JP2011510850A - 発射セル - Google Patents

Abstract

ノードを第１電位にプリチャージする第１手段であって、発射抵抗器を通して電流を制御するように構成したスイッチに該ノードを結合させる第１手段と、該ノードと第２電位との間に１個のトランジスタのみを有する経路を通して、該ノードを第２電位に選択的に放電する第２手段と、を含むシステムを提供する。
【選択図】図５

Description

流体吐出システムの１実施形態としてのインクジェット印刷システムには、印字ヘッドと、液体インクを印字ヘッドに提供するインク供給部と、印字ヘッドを制御する電子制御装置とを含めてもよい。流体吐出装置の１実施形態としての印字ヘッドは、複数のオリフィス又はノズルを通してインク滴を吐出する。電子部品を使用して、オリフィスを通るインク滴の吐出を制御してもよい。

これらの電子部品を製作するのに用いる製造プロセスが変化するにつれ、多くの場合最新のプロセスを用いてそうした電子部品を製作することが望ましくなっている。そうすることで、メーカーは例えば生産効率を高くでき、コストを節約でき、又は製品歩留まりを高くできることから、利益を得られるであろう。しかしながら、最新プロセスを用いるということには、異なるプロセスを用いて構築した前製品と同様にその製品が動作するように製品を製造する、という課題があるであろう。

以下の詳細な説明では、本明細書の一部を成す添付図を参照するが、図には、例示目的で、開示対象を実施してもよい具体的な実施形態を示している。当然ながら、他の実施形態を利用してもよく、構造又は論理的変更は、本開示の範囲から逸脱せずに、これを行うことができるものとする。従って、以下の詳細な説明は、狭義で解釈すべきではなく、本開示の範囲は、付記した請求項によって規定されるものとする。

１実施形態によれば、印字ヘッドダイの発射抵抗器を選択的に付勢するように構成した、プリチャージ（予備充電）する発射セルが提供される。発射抵抗器を発射セルによって付勢すると、発射抵抗器は、ノズルを通して、ダイの気化室内にあるインク滴を印刷媒体に向けて吐出させる。発射セルは、プリチャージサイクル中にセルをプリチャージする高圧入力信号と、選択的放電サイクル中に発射抵抗器を選択的に付勢させる低圧論理回路とを用いて、動作する。高圧入力信号を減衰したものを用いて、プリチャージサイクル中に低圧論理回路をバイアスする。この論理回路には、単一のトランジスタを有する少なくとも１つの放電経路を含み、トランジスタは、発射抵抗器を通して基準電位に至る電流を制御するスイッチに、選択的に接続する。

インクジェット印刷システムの１実施形態を示すブロック図である。 印字ヘッドダイの１実施形態の一部を示す図である。 印字ヘッドダイの１実施形態におけるインク送給スロットに沿って位置する滴生成装置のレイアウトを示す図である。 プリチャージする発射セルの１実施形態に関する動作を説明する図である プリチャージする発射セルの１実施形態に関する動作を説明する図である プリチャージする発射セルの１実施形態に関する動作を説明する図である。 プリチャージする発射セルの１実施形態を示す図である。 減衰回路の１実施形態を示す図である。 プリチャージする発射セルの１実施形態に関する更なる詳細について示す図である。 プリチャージする発射セルの群列を有する印字ヘッドダイの、１実施形態を示す図である。

図１は、インクジェット印刷システム２０の１実施形態を示すブロック図である。インクジェット印刷システム２０は、インクジェット印字ヘッド組立体２２等の流体吐出装置と、インク供給組立体２４等の流体供給組立体とを含む、流体吐出システムの１実施形態を構成する。インクジェット印刷システム２０にはまた、取付用組立体２６と、媒体移送組立体２８と、電子制御装置３０とを含む。少なくとも１つの電源３２により、インクジェット印刷システム２０の様々な電気部品に電力を供給する。

１実施形態では、インクジェット印字ヘッド組立体２２には、少なくとも１個の印字ヘッド又は印字ヘッドダイ４０を含み、印字ヘッド又は印字ヘッドダイ４０は、インク滴を、複数のオリフィス又はノズル３４を通して印刷媒体３６に向けて吐出し、それにより印刷媒体３６に印刷する。印字ヘッド４０は、流体吐出装置の１実施形態である。印刷媒体３６を、任意の種類の適当なシート材料、例えば紙、カードストック、透明フィルム、マイラー、織物等としてもよい。典型的には、インクジェット印字ヘッド組立体２２と印刷媒体３６を互いに対して移動させながら、ノズル３４からインクを正確に連続して吐出して、文字、記号、及び／又は他のグラフィックス若しくは画像を印刷媒体３６上に印刷するように、ノズル３４を１列又は複数の列若しくはアレイに配列する。以下の説明では、インクジェット印字ヘッド組立体２２からインクを吐出させることについて言及するが、当然ながら、清澄流体等の他の液体、流体又は可流動物質を、インクジェット印字ヘッド組立体２２から吐出してもよい。

流体供給組立体の１実施形態としてのインク供給組立体２４は、インクを印字ヘッド組立体２２に提供し、インク収容用貯留部３８を含む。インク供給組立体２４とインクジェット印字ヘッド組立体２２で、一方向のインク給送システム又は再循環インク給送システムの何れかを形成できる。一方向インク給送システムでは、インクジェット印字ヘッド組立体２２に提供するインクの略全てを、印刷中に消費する。再循環インク給送システムでは、印字ヘッド組立体２２へ提供するインクの一部だけを、印刷中に消費する。この場合、印刷中に消費されなかったインクは、インク供給組立体２４に戻される。

１実施形態では、インクジェット印字ヘッド組立体２２及びインク供給組立体２４をインクジェットカートリッジ又はペンに一緒に収容する。インクジェットカートリッジ又はペンを、流体吐出装置の１実施形態とする。別の実施形態では、インク供給組立体２４を、インクジェット印字ヘッド組立体２２から分離し、インクをインクジェット印字ヘッド組立体２２に、供給チューブ（図示せず）等のインタフェース接続を通して提供する。何れの実施形態でも、インク供給組立体２４の貯留部３８を、取外し、取替え、及び／又は再充填してもよい。１実施形態では、インクジェット印字ヘッド組立体２２及びインク供給組立体２４をインクジェットカートリッジに一緒に収容する場合には、貯留部３８には、カートリッジ内に設置する局所的貯留部を含み、またカートリッジから分離して設置する大貯留部を含んでもよい。この場合、分離した大貯留部を、局所的貯留部を再充填するのに役立てる。従って、分離した大貯留部及び／又は局所的貯留部を、取外し、取替え、及び／又は再充填してもよい。

取付用組立体２６により、インクジェット印字ヘッド組立体２２を媒体移送組立体２８に対して位置決めし、媒体移送組立体２８により、印刷媒体３６をインクジェット印字ヘッド組立体２２に対して位置決めする。その結果、印刷ゾーン３７が、インクジェット印字ヘッド組立体２２と印刷媒体３６との間の領域で、ノズル３４に隣接して画定される。１実施形態では、インクジェット印字ヘッド組立体２２を走査型印字ヘッド組立体とする。この場合、取付用組立体２６には、インクジェット印字ヘッド組立体２２を媒体移送組立体２８に対して移動させて、印刷媒体３６を走査するキャリッジ（図示せず）を含む。別の実施形態では、インクジェット印字ヘッド組立体２２を、非走査型印字ヘッド組立体とする。この場合、取付用組立体２６により、インクジェット印字ヘッド組立体２２を媒体移送組立体２８に対して所定位置に固定する。従って、媒体移送組立体２８により、印刷媒体３６をインクジェット印字ヘッド組立体２２に対して位置決めする。

電子制御装置又は印刷制御装置３０は、インクジェット印字ヘッド組立体２２と、取付用組立体２６と、媒体移送組立体２８との通信のために、典型的には、プロセッサ、ファームウェア、他の電子機器、又はそれらの組合せを含む。電子制御装置３０は、データ３９をコンピュータ等のホストシステムから受信し、通常、一時的にデータ３９を保存するメモリを含む。典型的には、電子、赤外線、光学又は他の情報伝達経路に沿って、インクジェット印刷システム２０にデータ３９を送信する。データ３９で、例えば、印刷する文書及び／又はファイルを表す。この場合、データ３９は、インクジェット印刷システム２０のための印刷ジョブを形成し、１つ又は複数の印刷ジョブコマンド及び／又はコマンドパラメータを含む。

１実施形態では、電子制御装置３０により、ノズル３４からインク滴を吐出するインクジェット印字ヘッド組立体２２を制御する。この場合、電子制御装置３０により、文字、記号及び／又は他のグラフィックス若しくは画像を印字媒体３６に形成する吐出インク滴のパターンを規定する。吐出インク滴のパターンを、印刷ジョブコマンド及び／又はコマンドパラメータによって決定する。

１実施形態では、インクジェット印字ヘッド組立体２２は、印字ヘッド４０を含む。別の実施形態では、インクジェット印字ヘッド組立体２２を、ワイドアレイ又はマルチヘッド式印字ヘッド組立体とする。ワイドアレイの１実施形態では、インクジェット印字ヘッド組立体２２は、印字ヘッドダイ４０を担持するキャリアを含み、印字ヘッドダイ４０と電子制御装置３０との間で電気通信を提供し、印字ヘッドダイ４０とインク供給組立体２４との間で流体連通を提供する。

図２は、印字ヘッドダイ４０の１実施形態の一部を説明する図である。印字ヘッドダイ４０には、印刷又は流体吐出要素４２のアレイを含む。印刷要素４２を、インク送給スロット４６を有する基板４４上に形成する。この場合、インク送給スロット４６により、液体インクの印刷要素４２への供給を提供する。インク送給スロット４６は、流体送給源の１実施形態である。流体送給源の他の実施形態として、対応する気化室に送給する個別のインク送給孔と、対応する流体吐出要素群に夫々送給する複数の短いインク送給溝とを含むが、これらに限定されない。薄膜構造体４８はインク送給流路５４を有し、インク送給流路５４は、基板４４に形成したインク送給スロット４６と連通している。オリフィス層５０は、表面５０ａと、表面５０ａに形成したノズル開口部３４とを有する。オリフィス層５０はノズル室又は気化室５６も有し、ノズル室又は気化室５６は、ノズル開口部３４及び薄膜構造体４８のインク送給流路５４と連通している。発射抵抗器５２を気化室５６内に位置決めし、リード線５８により、発射抵抗器５２を、選択した発射抵抗器を通して電流の印加を制御する回路と電気的に結合させる。ここで参照される滴生成装置６０には、発射抵抗器５２と、ノズル室又は気化室５６と、ノズル開口部３４とを含まれる。

印刷中、インクは、インク送給スロット４６から気化室５６へとインク送給流路５４を介して流れる。発射抵抗器５２の付勢時に気化室５６内のインク滴をノズル開口部３４を介して（例えば、発射抵抗器５２の平面に略垂直に）、印刷媒体３６に向けて吐出するように、ノズル開口部３４を動作可能に発射抵抗器５２と結合させる。

印字ヘッドダイ４０の例示的な実施形態としては、サーマル印字ヘッド、圧電印字ヘッド、静電印字ヘッド、又は多層構造体に一体化できる当該技術分野で既知のいかなる種類の流体吐出装置でもよい。基板４４を、例えば、シリコン、ガラス、セラミック、又は安定した重合体で形成し、薄膜構造体４８を、二酸化珪素、炭素ケイ素、窒化珪素、タンタル、ポリシリコンガラス、若しくは他の適当な材料製の１層又は複数の保護層又は絶縁層を含むように形成する。また、薄膜構造体４８は、少なくとも１層の導電層を含み、該導電層で、発射抵抗器５２及びリード線５８を規定する。例えば、導電層を、アルミニウム、金、タンタル、タンタルアルミニウム、又は他の金属若しくは合金を含むよう形成する。１実施形態では、以下で詳細に説明するような、発射セル回路を、基板４４及び薄膜構造体４８等の基板及び薄膜層に実装する。

１実施形態では、オリフィス層５０は、光画像化可能なエポキシ樹脂、例えば、ＳＵ８（マイクロケム（Ｍｉｃｒｏ-Ｃｈｅｍ）社、マサチューセッツ州ニュートンにより市販）と呼ばれるエポキシ樹脂からなる。オリフィス層５０をＳＵ８又は他の重合体で作製する例示的技術については、米国特許第７，２２６，１４９号で詳細に記載されており、同特許を参照として本明細書に組み込むものとする。

図３は、印字ヘッドダイ４０の１実施形態におけるインク送給スロット４６に沿って位置する滴生成装置６０を説明した図である。インク送給スロット４６は、対向するインク送給スロット辺４６ａ及び４６ｂを含む。滴生成装置６０を、各インク送給スロット辺４６ａ及び４６ｂに沿って配設する。計ｎ個の滴生成装置６０を、インク送給スロット４６に沿って設置し、ｍ個の滴生成装置６０をインク送給スロット側４６ａに沿って設置すると、ｎ-ｍ個の滴生成装置滴生成装置６０がインク送給スロット側４６ｂに沿って設置される。１実施形態では、ｎを、インク送給スロット４６に沿って位置する２００個の滴生成装置６０とし、ｍを、対向するインク送給スロット辺４６ａ及び４６ｂ夫々に沿って位置する１００個の滴生成装置６０とする。他の実施形態では、適当な数の滴生成装置６０を、インク送給スロット４６に沿って配設できる。

インク送給スロット４６により、インクを、インク送給スロット４６に沿って配設したｎ個の滴生成装置６０夫々に提供する。ｎ個の滴生成装置６０夫々は、発射抵抗器５２と、気化室５６と、ノズル３４を含む。ｎ個の気化室５６夫々を、インク送給スロット４６に、少なくとも１つのインク送給流路５４を通して流体的に結合させる。滴生成装置６０の発射抵抗器５２を、制御された順番で付勢して、気化室５６からノズル３４を通して流体を吐出させ、画像を印刷媒体３６に印刷する。

図２は、印字ヘッドダイ４０の１実施形態の一部を説明する図である。印字ヘッドダイ４０には、印刷又は印刷要素４２のアレイを含む。印刷要素４２を基板４４に形成し、基板４４はインク送給スロット４６を有する。このようにして、インク送給スロット４６により、液体インクを印刷要素４２に供給する。インク送給スロット４６は、流体送給源の１実施形態である。流体送給源の他の実施形態として、対応する気化室に送給する個別のインク送給孔や、対応する流体吐出要素群に夫々送給する複数の短いインク送給溝が挙げられるが、これらに限定されるものではない。薄膜構造体４８は、インク送給流路５４を有し、インク送給流路５４は、基板４４に形成したインク送給スロット４６と連通している。層５０は、上面５０ａと、上面５０ａに形成したノズル開口部３４とを有する。層５０はノズル室又は気化室５６も有し、ノズル室又は気化室５６は、ノズル開口部３４及び薄膜構造体４８のインク送給流路５４と連通している。発射抵抗器５２を気化室５６内に配置し、リード線５８により、発射抵抗器５２を、選択した発射抵抗器を通して電流の印加を制御する回路と、電気的に結合させる。ここで参照する滴生成装置６０は、発射抵抗器５２と、ノズル室又は気化室５６と、ノズル開口部３４とを含む。

印刷中、インクは、インク送給スロット４６から気化室５６へとインク送給流路５４を介して流れる。発射抵抗器５２の付勢時に、気化室５６内のインク滴を（例えば、発射抵抗器５２の平面に略垂直な）ノズル開口部３４を通して印刷媒体３６に向けて吐出させるように、ノズル開口部３４を発射抵抗器５２と動作可能に結合させる。

印字ヘッドダイ４０の例示的な実施形態としては、サーマル印字ヘッド、圧電印字ヘッド、静電印字ヘッド、又は多層構造体に一体化できる当該技術分野で既知のいかなる種類の流体吐出装置が挙げられる。基板４４を、例えば、シリコン、ガラス、セラミック、又は安定した重合体で形成し、薄膜構造体４８を、二酸化珪素、炭素ケイ素、窒化珪素、タンタル、ポリシリコンガラス、又は他の適当な材料製の１層又は複数の保護層又は絶縁層を含むように形成する。また薄膜構造体４８は、発火抵抗器５２及びリード線５８を規定する少なくとも１層の導電層を含む。この導電層を、例えば、アルミニウム、金、タンタル、タンタル-アルミニウム、又は他の金属若しくは金属合金を含むよう作製する。

１実施形態では、層５０には、光画像化可能なエポキシ樹脂、例えば、ＳＵ８（マイクロケム（Ｍｉｃｒｏ-Ｃｈｅｍ）社、マサチューセッツ州ニュートンにより市販）と呼ばれるエポキシ樹脂からなる。層５０をＳＵ８又は他の重合体で作製する例示的技術については、米国特許出願公開第２００５／０２７０３３２号で詳細に記載されており、同特許を参照として本明細書に組み込むものとする。しかしながら、他の適当な材料を採用しても、層５０を形成できる。

図３は、印字ヘッドダイ４０の１実施形態のインク送給スロット４６に沿って設置する滴生成装置６０を説明する図である。インク送給スロット４６は、対向するインク送給スロット辺４６ａ及び４６ｂを含む。滴生成装置６０を、各インク送給スロット辺４６ａ及び４６ｂに沿って配設する。計ｎ個の滴生成装置６０をインク送給スロット４６に沿って設置し、ｍ個の滴生成装置６０をインク送給スロット辺４６ａに沿って設置すると、ｎ-ｍ個の滴生成装置６０がインク送給スロット辺４６ｂに沿って設置される。１実施形態では、ｎを、インク送給スロット４６に沿って設置する２００個の滴生成装置６０とし、ｍを、対向するインク送給スロット辺４６ａ及び４６ｂ夫々に沿って設置する１００個の滴生成装置６０とする。他の実施形態では、適当な数の滴生成装置６０を、インク送給スロット４６に沿って配設できる。

インク送給スロット４６により、インクを、インク送給スロット４６に沿って配設したｎ個の滴生成装置６０夫々に提供する。ｎ個の滴生成装置６０夫々は、発射抵抗器５２と、気化室５６と、ノズル３４を含む。ｎ個の気化室５６夫々を、インク送給スロット４６に、少なくとも１つのインク送給流路５４を通して流体的に結合させる。滴生成装置６０の発射抵抗器５２を、制御された順番で付勢して、気化室５６からノズル３４を通して流体を吐出させ、画像を印刷媒体３６に印刷する。

図４Ａ〜図４Ｃは、プリチャージする発射セル７０の１実施形態に関する動作を説明する図である。図４Ａを参照すると、プリチャージする発射セル７０は、駆動スイッチを用いて、セレクト信号（ＳＥＬ）、２つのアドレス信号（(ＡＤＤＡと(ＡＤＤＢ）、データ信号（(ＤＡＴＡ）、発射信号（ＦＩＲＥ）に応じて、発射抵抗器５２を選択的に付勢するよう、動作する。図２を参照して上述したように、付勢すると、発射抵抗器５２により、気化室５６内のインク滴をノズル開口部３４を通して印字媒体３６に向けて吐出する。

駆動スイッチ７２を、ドレイン−ソース経路を有するトランジスタとし、トランジスタは、一端部で発射抵抗器５２の一方の端子に、他端部でグランド等の基準電位に、電気的に結合する。発射抵抗器５２のもう一方の端子は、発射信号を受信する発射線に電気的に結合する。発射信号には、駆動スイッチ７２をオンにする（即ち、導通する）と発射抵抗器５２を付勢し、駆動スイッチ７２をオフにする（即ち、導通しない）と発射抵抗器５２を付勢しない、エネルギパルスを含む。従って、駆動スイッチ７２は、発射抵抗器５２に印加するエネルギー（即ち、通過電流）を制御する。駆動スイッチ７２のゲートを、ノード７６と電気的に結合し、該ノードをまた、プリチャージトランジスタ７４のドレイン−ソース経路及び選択的放電回路７８に、電気的に結合する。

発射セル７０は、順次的で相互排他的な２つのサイクル、すなわちプリチャージサイクル及び選択的放電サイクルで動作する。図４Ｃでは、たとえば発射信号、プリチャージ信号、セレクト信号、アドレス信号、データ信号のプリチャージサイクルである、時間ｔ１とｔ２との間、ｔ３とｔ４との間の、信号レベルについて説明している。図４Ｃでは、たとえば発射信号、プリチャージ信号、セレクト信号、アドレス信号、データ信号の選択的放電サイクルである、時間ｔ２とｔ３との間、ｔ４とｔ５との間の信号レベルについて説明している。

各プリチャージサイクル中、図４Ａ及び図４Ｃで示したように、プリチャージ信号により、高電圧パルスを、プリチャージトランジスタ７４を通過させてプリチャージノード７６に提供して、駆動スイッチ７２をオンするのに十分なプリチャージ電圧レベルにする。プリチャージサイクル中、セレクト信号を低論理レベルにして、選択的放電回路７８がノード７６をプリチャージサイクル中に放電しないようにし、ノード７６がプリチャージ電圧レベルに充電され、レベルを維持できるようにする。

各選択的放電サイクル中、プリチャージ信号を低論理レベルとし、セレクト信号を高論理レベルに遷移させる。アドレス信号及びデータ信号により、各選択的放電サイクルの駆動スイッチ７２の動作を、ノード７６をプリチャージ電圧レベルに維持する（即ち、駆動スイッチ７２をオンしたままの状態にする）或はノード７６をグランド又は別の基準電位に放電する（即ち、駆動スイッチ７２をオフする）ことによって、制御する。発射信号をアサートすると、駆動スイッチ７２がオンの場合には、発射抵抗器５２は付勢され、駆動スイッチ７２がオフの場合は、発射抵抗器５２は付勢されない。

図４Ｃで示した実施形態では、アドレス信号及びデータ信号は、各信号名の前に記号「〜」で表したように、低レベルで、夫々アクティブである。この実施形態では、選択的放電サイクル中に、発射信号をアサートした際にアドレス信号及びデータ信号が全て低論理レベルである場合にのみ、発射抵抗器５２を付勢する。選択的吐出サイクル中に、発射信号をアサートした際に１つ又は複数のアドレス信号若しくはデータ信号が高論理レベルとなる場合、発射抵抗器５２を付勢しない。従って、図４Ｃの例では時間ｔ２とｔ３との間の選択的放電サイクル中に発射抵抗器５２を付勢するが、これは全てのアドレス信号及びデータ信号が低論理レベルとなるからである。同様に、時間ｔ４とｔ５との間の選択的放電サイクル中には発射抵抗器５２を付勢しないが、これは１つ又は複数のアドレス信号及びデータ信号が高論理レベルとなるからである。

図４Ｂで示す１実施形態では、選択的放電回路７８の１実施形態７８Ａは、セレクト信号が制御するパスゲートとして構成したトランジスタ８２と、アドレス信号及びデータ信号が制御するＮＯＲゲートとして構成した３個の並列トランジスタ８６、８８、９０を含む。プリチャージサイクル中、セレクト信号によりトランジスタ８２をオフにし、ノード７６がトランジスタ８６、８８、９０の何れかを通してグランドに放電しないようにする。選択的放電サイクル中、トランジスタ８６、８８、９０の何れかが夫々のアドレス線又はデータ線によってオンである場合、セレクト信号により、トランジスタ８２をオンにして、ノード７６をグランドに放電する。

１実施形態では、発射セル７０を、抵抗器と、ＮＭＯＳトランジスタと、高電圧ＮＭＯＳ（ＨＶＮＭＯＳ）トランジスタとだけを使用するＣＭＯＳプロセスで、構築してもよい。特に、駆動スイッチ７２をＨＶＮＭＯＳトランジスタとして構築し、また、トランジスタ７４と選択的放電回路７８とを、低電圧の薄いゲート酸化物を有するＮＭＯＳトランジスタで構築してもよい。更に、高電圧入力信号を、プリチャージ信号のソースとしてもよく、高電圧入力信号を使用してノード７６をプリチャージしてもよい。

ＣＭＯＳプロセスで形成すると、トランジスタ７４や選択的放電回路７８の何れのトランジスタも、ゲート端子の高電圧に耐えられないかも知れない。ゲート端子が高電圧となる結果、ゲートとソース接続との間が高電圧になり、ＣＭＯＳトランジスタの薄いゲート酸化物に損傷を与える可能性がある。高電圧入力信号をプリチャージ信号用ソースとして使用するために、この高電圧入力信号を、駆動スイッチ７２に適した電圧レベルに減衰する。しかしながら、高電圧入力信号を減衰するために用いる回路により、発射セル７０の動作周波数が制限されるかもしれない。

更に、ＣＭＯＳトランジスタの電気容量は、他のプロセスで形成したトランジスタと比較して高い可能性がある。また、ＣＭＯＳプロセスで形成したトランジスタの電気容量が高いので、発射セル７０の動作周波数が制限されるかもしれない。

例えば、図４Ｂの実施形態では、選択的放電回路７８Ａは、ＣＭＯＳプロセスで形成した場合、ノード７６を高い動作周波数で十分放電できない。ＣＭＯＳプロセスのこうした低電圧での動作や高電気容量では、直列構成のトランジスタ８２及び並列のトランジスタ８６、８８及び９０は、高動作周波数において、ノード７６を放電して駆動スイッチ７２がオンしたままにならないようにするのに十分なほど速くは、ノード７６を基準電位に電気的に結合できない。ノード７６で放電が不完全又は部分的になると、発射を選択していない滴生成装置６０で誤った小発射（ｓｕｂ-ｆｉｒｉｎｇ）が発生するかも知れない。また小発射により、印字ヘッドダイ４０の温度が上昇し、次の選択的放電サイクルでのノード７６の放電が更に遅延するかも知れない。こうした更なる遅延で、更なる小発射が起き、その結果熱暴走状態となるかも知れない。

図５は、プリチャージする発射セル７０及び入力減衰回路１０２の１実施形態を説明する図である。図５の実施形態では、プリチャージする発射セル７０は、高電圧入力信号（ＳＥＬ１５）、及び高電圧入力信号を入力減衰回路１０２で減衰した低電圧のもの（ＳＥＬ＿８Ｐ５及びＰＳＥＬ）を受信する。また、プリチャージする発射セル７０には、分布型レベルシフタ１０４（即ち、ダイオード接続トランジスタ）と、選択的放電回路７８Ｂの１実施形態を含む。

入力減衰回路１０２により、高電圧入力信号（ＳＥＬ１５）を受信し、高電圧入力信号を減衰して、高電圧信号の低電圧信号（ＳＥＬ＿８Ｐ５及びＰＳＥＬ）を生成する。１実施形態では、入力減衰回路１０２により、印字ヘッドダイ４０の外部にあるソース（図示せず）からＳＥＬ１５を受信し、ＳＥＬ１５を約１５ボルトの信号とする。他の実施形態では、ＳＥＬ１５を印字ヘッドダイ４０のソースから受信してもよい、及び／又は、ＳＥＬ１５は別の電圧レベルを有してもよい。１実施形態では、入力減衰回路１０２により、ＳＥＬ１５を用いて約８．５ボルトの信号となるＳＥＬ＿８Ｐ５、及びＳＥＬ１５を用いて約６ボルト信号となるＰＳＥＬを、生成する。他の実施形態では、入力減衰回路１０２により、他の電圧レベルでＳＥＬ１５及びＰＳＥＬを生成する。入力減衰回路１０２により、ＳＥＬ＿８Ｐ５及びＰＳＥＬを発射セル７０に提供する。入力減衰回路１０２の実施形態に関する更なる詳細について、以下で図６を参照して記載する。

発射セル７０は、ＳＥＬ１５をソースから、ＳＥＬ＿８Ｐ５及びＰＳＥＬを入力減衰回路１０２から受信する。ＳＥＬ１５は、分布型レベルシフタ１０４のソース端子に接続し、ＳＥＬ＿８Ｐ５は、分布型レベルシフタ１０４のゲート端子に接続する。レベルシフタ１０４は、ソース端子で、ＳＥＬ＿８Ｐ５より約１．５ボルト低い電位となるプリチャージ信号（ＰＲＥ）を生成するよう、動作する。従って、１実施形態では、分布型レベルシフタ１０４は、ＳＥＬ１５及びＳＥＬ＿８Ｐ５を用いて約７ボルトの信号となるよう、ＰＲＥを生成する。分布型レベルシフタ１０４のソース端子は、トランジスタ７４のゲート及びドレイン端子に接続すると共に、選択的放電回路７８Ｂにも接続して、分布型レベルシフタ１０４がＰＲＥをトランジスタ７４及び選択的放電回路７８Ｂに提供可能にする。ＰＳＥＬを入力減衰回路１０２から選択的放電回路７８Ｂに提供する。

ＳＥＬ１５、ＳＥＬ＿８Ｐ５、ＰＳＥＬ、ＰＲＥ全てが実質的に同期して生成され、図４Ｃに示したＰＲＥの信号規約に従う。発射セル７０のプリチャージサイクル中、ＰＲＥにより、トランジスタ７４を通して、ノード７６をＰＲＥより約１．５ボルト低い電位にプリチャージする。トランジスタ７４のソース端子は、ノード７６に接続する。従って、１実施形態では、ＰＲＥによりノード７６を約５．５ボルトにプリチャージする。

選択的放電回路７８Ｂを、発射セル７０のプリチャージサイクル中に、ノード７６と基準電位（例えば、グランド）との間に導電経路を提供しないように、及び発射セル７０の選択的放電サイクル中に、ノード７６と基準電位との間に導電経路を選択的に提供するように構成する。選択的放電サイクル中に、ノード７６と基準電位との間に導電経路を選択的に提供することによって、選択的放電回路７８Ｂでノード７６を基準電位に選択的に放電してもよい。選択的放電回路７８Ｂでノード７６を基準電位に放電する場合、ノード７６に直接接続している駆動スイッチ７２のゲート端子を、プリチャージ電位から基準電位まで低下させて、駆動スイッチ７２をオフにし、発射抵抗器５２を付勢しないようにする。選択的放電回路７８Ｂでノード７６を基準電位に放電しない場合、駆動スイッチ７２のゲート端子を、基準電位に対してプリチャージ電位に維持し、駆動スイッチ７２をオンにして、発射抵抗器５２をＦＩＲＥ信号で付勢可能にする。

選択的放電回路７８Ｂは、放電経路回路１０６と、放電経路回路１０８と、バッファ回路１１０とを含む。放電経路回路１０６により、データ（〜ＤＡＴＡ）信号及びセレクト（ＳＥＬ）信号に応じて、発射セル７０の各選択的放電サイクル中に、ノード７６を基準電位に選択的に放電する。放電経路回路１０６は、ノード７６と基準電位との間に１個のトランジスタのみを有する導電経路（例えば、図７で示したＭＮ１４）を含む。該トランジスタのドレイン端子をノード７６に直接接続し、該トランジスタのソース端子を基準電位に直接接続して、それにより十分な電圧を該トランジスタのゲート接続に印加した際に、該トランジスタのソース−ドレイン経路が導電経路となるようにする。論理回路（例えば、図７のパスゲートＰＡＳＳ２）は、データ信号及びセレクト信号を入力として受信し、出力を該トランジスタのゲート接続に提供して、該トランジスタの動作を制御する。この論理回路は、図４Ｃで示した及び上述した〜ＤＡＴＡ及びＳＥＬの信号規約に従い、動作する。従って、論理回路は該トランジスタをオンにしてノード７６を放電し、該トランジスタをオフにしてノード７６が該トランジスタを通して放電しないようにする。また、放電経路回路１０６は、ＰＳＥＬに応答し、該放電経路トランジスタをプリチャージサイクル中に確実にオフにするよう構成した回路（例えば、図７に示したトランジスタＭＮ１３）を、含む。

放電経路回路１０８は、発射セル７０の各選択的放電サイクル中に、バッファ回路１１０からの出力信号に応じて、ノード７６を基準電位に選択的に放電する。バッファ回路１１０は、アドレス信号（(ＡＤＤＡ及び(ＡＤＤＢ）及びセレクト信号（ＳＥＬ）に応じて、出力信号を生成する。放電経路回路１０８は、ノード７６と基準電位との間に１個のトランジスタ（例えば、図７に示したトランジスタＭＮ１）だけを有する導電経路を含む。該トランジスタのドレイン端子は、ノード７６に直接接続し、該トランジスタのソース端子は、基準電位に直接接続して、それにより十分な電圧を該トランジスタのゲート接続に印加すると、該トランジスタのソース-ドレイン経路が導電経路となるようにする。バッファ回路１１０は、アドレス信号及びセレクト信号を入力として受信し、出力信号を該トランジスタのゲート接続に提供して、該トランジスタの動作を制御する。バッファ回路１１０は、図４で示し、上述した〜ＡＤＤＡ、〜ＡＤＤＢ、ＳＥＬの信号規約に従い動作する。従って、バッファ回路１１０は該トランジスタをオンにしてノード７６を放電し、該トランジスタをオフにして該トランジスタを通してノード７６が放電されないようにする。また放電経路回路１０８は、ＰＳＥＬに応答し、プリチャージサイクル中に該放電経路トランジスタを確実にオフにするように構成した回路（例えば、図７に示したトランジスタＭＮ９）を含む。

各選択的放電サイクル中（即ち、次のプリチャージサイクルの前）に、放電経路回路１０８でノード７６を確実に十分に放電するために、バッファ回路１１０は、プリチャージ信号ＰＲＥが供給した電荷を蓄積する、１個又は複数のバッファ（例えば、図７に示すコンデンサを形成するように接続したトランジスタＭＮ２及びＭＮ１１）を含む。プリチャージ信号は、バッファ回路１１０からの出力信号により放電経路回路１０８の放電経路トランジスタを、ノード７６を十分に放電させる程速くオンにするように、各プリチャージサイクル中にこれらのバッファをバイアスする。また、バッファ回路１１０には、ＰＳＥＬに応答し、確実にバッファをプリチャージサイクル中に放電させないように構成した回路（例えば、図７に示したトランジスタＭＮ４及びＭＮ８）を含む。

図５の実施形態では、発射セル７０を、ＣＭＯＳプロセスを用いて、抵抗器（例えば、発射抵抗器５２）と、ＮＭＯＳトランジスタ（例えば、トランジスタ７４及び選択的放電回路７８Ｂ）と、高電圧ＮＭＯＳ（ＨＶＮＭＯＳ）トランジスタ（例えば、駆動スイッチ７２及び分布型レベルシフタ１０４）とだけで構築してもよい。１実施形態では、ＨＶＮＭＯＳトランジスタを、横方向二重拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタとして、形成してもよい。

他の実施形態では、アドレス信号に加えてデータ信号を使用して放電経路回路１０８を制御し、放電経路回路１０６を省略してもよい。この実施形態では、バッファ回路１１０でデータ信号を受信し、バッファ回路１１０は、アドレス信号又はデータ信号の何れかを選択的放電サイクル中にアサートした場合、放電経路回路１０８でノード７６を放電させる。この実施形態では、セレクト信号をアサートする前にデータ信号を有効にするようにして、データ信号を生成してもよい。

図６は、入力減衰回路１０２の１実施形態を説明する図である。入力減衰回路１０２で、高電圧入力信号ＳＥＬ１５を受信し、高電圧入力信号を減衰して、低電圧信号ＳＥＬ＿７、ＳＥＬ＿８Ｐ５、ＰＳＥＬを生成する。ＳＥＬ１５を約１５ボルトの信号とした１実施形態では、入力減衰回路１０２で、ＳＥＬ＿７、ＳＥＬ＿８Ｐ５、ＰＳＥＬを、夫々約７ボルト、８．５ボルト、６ボルトの信号となるように、生成する。

入力減衰回路１０２は、抵抗分圧回路１２２を含む。抵抗分圧回路１２２により、ＳＥＬ１５を分圧して、夫々の出力電圧を有する信号１２４と１２６と生成する。ＳＥＬ１５を約１５ボルトの信号とすると、抵抗分圧回路１２２により、信号１２４と１２６とを、夫々約１０ボルトと７．５ボルトの信号となるよう、生成する。また、入力減衰回路１０２は、レベルシフタ１２８、１３０、１３２（即ち、ダイオード接続トランジスタ）を含む。レベルシフタ１２８、１３０、１３２は、ＳＥＬ１５を減衰して、低電圧出力信号を生成する。また、レベルシフタ１２８、１３０、１３２は、プリチャージノード７６とバイアスバッファ回路１１０とに、十分な電流を提供するバッファを形成する。

ＳＥＬ１５は、レベルシフタ１２８のソース端子に接続し、信号１２４はレベルシフタ１２８のゲート端子に接続する。レベルシフタ１２８は、ソース端子で信号１２４より約１．５ボルト低い電位を有するＳＥＬ＿８Ｐ５を生成する。従って、１実施形態では、レベルシフタ１２８は、ＳＥＬ＿８Ｐ５を約８．５ボルトの信号となるよう生成する。

また、ＳＥＬ１５はレベルシフタ１３０のソース端子に接続し、信号１２６はレベルシフタ１３０のゲート端子に接続する。レベルシフタ１３０は、ソース端子で信号１２６より約１．５ボルト低い電位を有するＰＳＥＬを生成する。従って、１実施形態では、レベルシフタ１３０は、ＰＳＥＬを約６ボルトの信号となるよう生成する。

ＳＥＬ１５は更に、レベルシフタ１３２のソース端子に接続し、ＳＥＬ＿８Ｐ５はレベルシフタ１３２のゲート端子に接続する。レベルシフタ１３２は、ソース端子でＳＥＬ＿８Ｐ５より約１．５ボルト低い電位を有するＳＥＬ＿７を生成する。従って、１実施形態では、レベルシフタ１３２は、ＳＥＬ＿７を約７ボルトの信号となるよう生成する。

入力減衰回路１０２は、レベルシフタ１２８、１３０、１３２夫々の出力と基準電位（例えば、グランド）との間を接続するプルダウン抵抗１３４、１３６、１３８を、更に含む。プルダウン抵抗１３４、１３６、１３８は夫々、軽負荷をかけて、レベルシフタ１２８、１３０、１３２夫々から最小量の電流を引込み、ＳＥＬ＿８Ｐ５、ＳＥＬ＿７、ＰＳＥＬの差を、確実にレベルシフタ１２８、１３０、１３２夫々のゲートでの信号より約１．５ボルト低い状態にする。

他の実施形態では、ダイオード又はダイオード接続トランジスタのスタックを、抵抗分圧回路１２２の代わりに使用してもよい。

発射セル７０の他の実施形態では、ＳＥＬ＿７をプリチャージ信号ＰＲＥとして使用し、分布型レベルシフタ１０４を省略してもよい。

図７は、プリチャージする発射セル７０の１実施形態における、放電経路回路１０６と、放電経路回路１０８と、バッファ回路１１０の更なる詳細について説明する図である。

上述したように、ＳＥＬ１５、ＳＥＬ＿８Ｐ５、ＰＳＥＬ、ＰＲＥを、プリチャージサイクル中にアサートし、選択的放電サイクル中にデアサートする。セレクト信号ＳＥＬを、プリチャージサイクル中にデアサートし、選択的放電サイクル中にアサートする。アドレス信号〜ＡＤＤＡ及び〜ＡＤＤＢとデータ信号〜ＤＡＴＡを、図７の実施形態では、アクティブロー信号とする。

放電経路回路１０６は、ＰＳＥＬ、ＳＥＬ、〜ＤＡＴＡに応じて動作して、ノード７６をプリチャージサイクル中にプリチャージ可能にし、選択的放電サイクル中にノード７６を選択的に放電可能にする。放電経路回路１０６は、ノード７６に直接接続したドレイン端子、基準電位に直接接続したソース端子、パスゲートＰＡＳＳ２からの出力に接続したゲート端子を有する放電経路トランジスタＭＮ１４を含む。トランジスタＭＮ１４を、パスゲートＰＡＳＳ２からの出力でトランジスタＭＮ１４がオンするのに応じて、ノード７６がドレイン−ソース経路（即ち、放電ノード７６）を通過して基準電位に接続するように、またパスゲートＰＡＳＳ２からの出力でトランジスタＭＮ１４がオフするのに応じて、ノード７６が基準電位に接続しないように構成する。セレクト信号ＳＥＬは、パスゲートＰＡＳＳ２をオンにして、データ信号〜ＤＡＴＡを、パスゲートＰＡＳＳ２の出力として、トランジスタＭＮ１４のゲート端子に伝送する。

放電経路回路１０６のトランジスタＭＮ１３は、トランジスタＭＮ１４のゲート端子に接続したドレイン端子と、基準電位に接続したソース端子と、ＰＳＥＬに接続したゲート端子とを有する。トランジスタＭＮ１３を、ＰＳＥＬがオンにするのに応じてトランジスタＭＮ１４のゲート端子を基準電位に接続（即ち、トランジスタＭＮ１４をオフに）するように、またＰＳＥＬがオフにするのに応じてトランジスタＭＮ１４のゲート端子を基準電位に接続しない（即ち、トランジスタＭＮ１４をオンにする）ように、構成する。

放電経路回路１０８は、ＰＳＥＬ及びバッファ回路１１０からの出力１４２に応じて、ノード７６をプリチャージサイクル中にプリチャージ可能にし、選択的放電サイクル中にノード７６を選択的に放電可能にするよう、動作する。放電経路回路１０８は、ノード７６に直接接続したドレイン端子と、基準電位に直接接続したソース端子と、バッファ回路１１０の出力１４２に接続したゲート端子とを有する放電経路トランジスタＭＮ１を含む。トランジスタＭＮ１を、出力１４２がオンにするのに応じてノード７６がドレイン−ソース経路を通して基準電位に接続（即ち、ノード７６を放電）するように、また出力１４２がオフにするのに応じて、ノード７６が基準電位に接続しないように構成する。

放電経路回路１０８のトランジスタＭＮ９は、トランジスタＭＮ１のゲート端子に接続したドレイン端子と、基準電位に接続したソース端子と、ＰＳＥＬに接続したゲート端子とを有する。トランジスタＭＮ９を、ＰＳＥＬがオンにするのに応じて、トランジスタＭＮ１のゲート端子が基準電位に接続（即ち、トランジスタＭＮ１をオフに）するように、またＰＳＥＬがオフにするのに応じて、トランジスタＭＮ１のゲート端子が基準電位に接続しない（即ち、トランジスタＭＮ１をオンにする）ように、構成する。

バッファ回路１１０は、ＰＳＥＬ、ＰＲＥ、ＳＥＬ、〜ＡＤＤＡ、〜ＡＤＤＢに応じて、プリチャージサイクル中に出力１４２をデアサートし、選択的放電サイクル中に出力１４２を選択的にアサートするように、動作する。

プリチャージサイクル中、バッファ回路１１０により確実に、出力１４２をデアサートしてトランジスタＭＮ１をオフにし、ノード７６を、トランジスタＭＮ１を通して放電せずに、プリチャージ可能にする。そうするために、トランジスタＭＮ１１は、ノード１４４に対するコンデンサとして動作し、プリチャージサイクル中に、プリチャージ信号ＰＲＥによって、コンデンサをダイオード接続トランジスタＭＮ５を通して充電する。この充電したコンデンサにより、トランジスタＭＮ３をオンにして、トランジスタＭＮ１のゲート端子を基準電位に接続し、プリチャージサイクル中にはトランジスタＭＮ１をオフにする。セレクト信号ＳＥＬによって制御するパスゲートＰＡＳＳ３を、プリチャージサイクル中にオフにすると、ノード１４４がＮＯＲゲートの出力から切断されて、ノード１４４がプリチャージ信号ＰＲＥによって充電可能になる。

また、プリチャージ信号ＰＲＥは、プリチャージサイクル中にバッファ回路１１０でノード１４６をバイアスして、そのように選択された場合、次の選択的放電サイクル中に、トランジスタＭＮ１を通してノード７６を確実に十分放電する。プリチャージ信号ＰＲＥは、トランジスタＭＮ２で形成したノード１４６のコンデンサを、ダイオード接続トランジスタＭＮ７を通して充電する。ＰＳＥＬにより、トランジスタＭＮ４をオンにして、トランジスタＭＮ８のゲート端子を基準電位に接続し、プリチャージサイクル中にはトランジスタＭＮ８をオフにして、コンデンサノード１４６を充電可能にする。

選択的放電サイクル中、バッファ回路１１０は、アドレス信号〜ＡＤＤＡ及び〜ＡＤＤＢのどちらか又は両方をアサートする場合に、出力１４２をアサートし、アドレス信号〜ＡＤＤＡ及び〜ＡＤＤＢの両方をデアサートする場合に、出力１４２をデアサートする。出力１４２をアサートした場合、出力１４２がノード７６を放電経路回路１０８により放電させて、駆動スイッチ７２をオフにし、発射抵抗器５２を付勢させないようにする。出力１４２をデアサートした場合、出力１４２はノード７６を放電経路回路１０８により放電させない。

アドレス信号のどちらか又は両方をアサートすると、ＮＯＲゲート出力はデアサートされる。セレクト信号ＳＥＬは、パスゲートＰＡＳＳ３をオンにして、ＮＯＲゲートの出力をノード１４４のコンデンサの電荷に接続する。ＮＯＲゲートの出力はデアサートされているので、ノード１４４は、ＮＯＲゲートを介して放電し、トランジスタＭＮ３及びＭＮ８をオフにする。トランジスタＭＮ３及びＭＮ８をオフにすると、ノード１４６は充電状態のまま、トランジスタＭＮ６がオンになる。その結果、セレクト信号は出力１４２を、ダイオード接続トランジスタＭＮ１０及びオンにしたトランジスタＭＮ６を通して、アサートする。

両方のアドレス信号をデアサートするとＮＯＲゲート出力はアサートされ、ＮＯＲゲート出力が、オンにしたパスゲートＰＡＳＳ３を通してノード１４４のコンデンサの電荷に結合し、トランジスタＭＮ３及びＭＮ８をオンにする。ノード１４４を、ＮＯＲゲート出力ノードより高電気容量にして、ＮＯＲゲート出力をアサートした場合でも、トランジスタＭＮ３及びＭＮ８を確実にオンにするように設計してもよい。トランジスタＭＮ８は、ノード１４６を放電して、トランジスタＭＮ６をオフにし、セレクト信号が出力１４２をアサートしないようにする。トランジスタＭＮ３により、ノード１４２を基準電位まで引き下げて、出力１４２をデアサートする。

上記実施形態では、ＮＯＲゲートを形成するために使用したトランジスタを、比較的小型にして、アドレス信号〜ＡＤＤＡ及び〜ＡＤＤＢを駆動するアドレスドライバに対する全体の負荷を軽減させてもよい。バッファ回路１１０を使用して、比較的小さなＮＯＲゲートトランジスタの出力で、比較的大きなプルダウントランジスタＭＮ１を駆動可能にしてもよい。

他の実施形態では、アドレス信号に加えてデータ信号を使用して放電経路回路１０８を制御し、放電経路回路１０６を省略してもよい。この実施形態では、バッファ回路１１０のＮＯＲゲートが、データ信号をアドレス信号と共に受信する。ＮＯＲゲート出力は、アドレス信号又はデータ信号のいずれかがアサートされるとデアサートされ、アドレス信号とデータ信号の全てをデアサートした場合は、アサートされる。従って、データ信号はまた、選択的放電サイクル中にノード１４４のコンデンサの電荷についても制御する。この実施形態では、セレクト信号をアサートする前にデータ信号が有効となるよう、データ信号を生成する。

図８は、プリチャージする発射セル７０のアレイ１５０を有する印字ヘッドダイ４０の、１実施形態を説明する図である。

アレイ１５０を、１組の発射群１５２（１）〜１５２（Ｍ）に配列するが、Ｍを、１以上の整数（例えば、Ｍを４又は６としてもよい）とする。各発射群１５２には、任意の適当な数の列（例えば、１３列）と行（例えば、８行）に配列する発射セル７０を含む。発射群１５２の各列を、アドレス信号対〜ＡＤＤ（１）から〜ＡＤＤ（Ｎ）夫々を用いて選択するが、Ｎを３以上の整数とする。アドレス信号対〜ＡＤＤ（１）から〜ＡＤＤ（Ｎ）の各対夫々を、夫々の列の各発射セル７０で、〜ＡＤＤＡ及び〜ＡＤＤＢ信号と接続する。発射群１５２の各行を、データ信号〜ＤＡＴＡ（１）から〜ＤＡＴＡ（Ｐ）夫々を用いて選択するが、Ｐを１以上の整数とする。各データ信号〜ＤＡＴＡ（１）から〜ＤＡＴＡ（Ｐ）夫々を、夫々の行の各発射セル７０で、〜ＤＡＴＡ信号と接続する。

発射群１５２（１）〜１５２（Ｍ）夫々を、発射信号ＦＩＲＥ（１）〜ＦＩＲＥ（Ｍ）、セレクト信号ＳＥＬ（１）〜ＳＥＬ（Ｍ）、ＳＥＬ１５（１）〜ＳＥＬ１５（Ｍ）、ＳＥＬ＿８Ｐ５（１）〜ＳＥＬ＿８Ｐ５（Ｍ）、ＰＳＥＬ（１）〜ＰＳＥＬ（Ｍ）を受信するように、構成する。発射群１５２（１）〜１５２（Ｍ）夫々を、基準電位ＧＮＤ（例えば、グランド）に接続する。

１実施形態では、１発射群１５２用のセレクト信号ＳＥＬを、次の発射群１５２用のＳＥＬ１５、ＳＥＬ＿８Ｐ５及びＰＳＥＬ信号と同期させてもよい。例えば、ＳＥＬ（１）を、ＳＥＬ１５（２）、ＳＥＬ＿８Ｐ５（２）及びＰＳＥＬ（２）と同期させてもよく、ＳＥＬ（２）を、ＳＥＬ１５（３）、ＳＥＬ＿８Ｐ５（３）及びＰＳＥＬ（３）等と同期させてもよい。他の実施形態では、１発射群１５２用のセレクト信号ＳＥＬを、他の適当な方法で、１つ以上の他の発射群１５２用のＳＥＬ１５、ＳＥＬ＿８Ｐ５及びＰＳＥＬ信号と、同期又は非同期にしてもよい。

他の実施形態では、発射群１５２（１）〜１５２（Ｍ）夫々は、様々な数の列及び／又は行を有してもよい。更に、他の実施形態では、各発射群１５２は、様々な数の列及び／又は行で様々な数の発射セル７０を有してもよい。

本明細書では、実施形態について説明するために、具体的な実施形態を例示し、説明したが、当業者は、多種多様な変形及び／又は均等物を、図示及び説明した具体的な実施形態の代わりに、本開示の範囲を逸脱することなく、実施してもよい、と理解するであろう。当業者は、本開示を極めて多種多様な実施形態で実施してもよいことを、容易に理解するであろう。本出願は、本明細書で論じた開示実施形態の如何なる改良又は変更もこれを包含するものとする。従って、明らかに、本開示の範囲を、請求項及び請求項の均等物によって限定するものとする。

Claims (20)

1. 発射抵抗器と、
   ノードに結合し、前記発射抵抗器を通して電流を制御するよう構成したスイッチと、
   前記ノードを第１電位にプリチャージする第１手段と、
   第１トランジスタと、
   前記ノードと前記第２電位との間に前記第１トランジスタのみを有する第１経路を少なくとも通して、前記ノードを第２電位に選択的に放電する第２手段と、
   を備えるシステム。
2. 第２トランジスタと、
   前記ノードと前記第２電位との間に前記第２トランジスタのみを有する第２経路を通して、前記ノードを第２電位に選択的に放電する第３手段と、
   を更に備えること、を特徴とする請求項１に記載のシステム。
3. 前記第１手段が使用する信号を減衰して、前記ノードをプリチャージする第３手段、
   を更に備えること、を特徴とする請求項１に記載のシステム。
4. 第１プリチャージサイクル中に前記第２手段をバイアスして、前記第１プリチャージサイクルに続く第２プリチャージサイクル前に、前記ノードを確実に十分に放電する第３手段、
   を更に備えること、を特徴とする請求項１に記載のシステム。
5. 前記第２手段をバイアスするために使用する信号を減衰させる第４手段、
   を更に備えること、を特徴とする請求項４に記載のシステム。
6. 前記第２手段は、少なくとも１つのアドレス信号に応答すること、を特徴とする請求項１に記載のシステム。
7. 前記第２手段は、データ信号に応答すること、を特徴とする請求項１に記載のシステム。
8. 前記スイッチは、前記ノードに接続したゲート端子を有するトランジスタを含むこと、を特徴とする請求項１に記載のシステム。
9. 付勢するとインクをノズルから吐出させるように構成した発射抵抗器と、前記発射抵抗器に印加するエネルギーを制御するスイッチとを提供すること、
   前記スイッチの端子を第１電位にプリチャージするように構成した第１回路を提供すること、
   前記スイッチを前記第１電位にプリチャージした後で、第１トランジスタのみを含む第１経路を少なくとも通して、前記スイッチの前記端子を第２電位に選択的に接続する、第２回路を提供すること、
   を含むこと、を特徴とする方法。
10. 前記第１電位により前記スイッチをオンにし、前記第２電位により前記スイッチをオフにすること、を特徴とする請求項９に記載の方法。
11. 前記第１回路により、第３回路で減衰した信号を少なくとも１つ用いて、前記スイッチの端子を前記第１電位にプリチャージすること、を特徴とする請求項９に記載の方法。
12. 前記第２回路により、セレクト信号及び少なくとも１つのアドレス信号に応じて、前記スイッチの端子を前記第２電位に選択的に接続すること、を特徴とする請求項９に記載の方法。
13. 前記第２回路により、セレクト信号及びデータ信号に応じて、前記スイッチの端子を前記第２電位に選択的に接続すること、を特徴とする請求項９に記載の方法。
14. 発射抵抗器と、
    ノードに接続し、前記発射抵抗器を通して電流を制御するよう構成したスイッチと、
    前記ノードをプリチャージするよう構成したプリチャージ回路と、
    前記ノードに接続した第１端子と基準電位に接続した第２端子とを有し、前記ノードを前記基準電位に選択的に放電するように構成した第１トランジスタと、
    を備えること、を特徴とする発射セル。
15. 前記ノードに接続した第１端子と前記基準電位に接続した第２端子とを有し、前記ノードを前記基準電位に選択的に放電するように構成した第２トランジスタ、
    を更に備えること、を特徴とする請求項１４に記載の発射セル。
16. 前記第１トランジスタを、少なくとも１つのアドレス信号に応じて、前記ノードを前記基準電位に選択的に放電するように構成すること、及び前記第２トランジスタを、データ信号に応じて、前記ノードを前記基準電位に選択的に放電するように構成すること、を特徴とする請求項１５に記載の発射セル。
17. 入力信号、及び、該入力信号から生成した減衰信号、とからプリチャージ信号を生成するように構成した分布型レベルシフタを、更に備え、
    前記プリチャージ回路を、前記プリチャージ信号を用いて前記ノードをプリチャージするように構成すること、
    を特徴とする請求項１４に記載の発射セル。
18. 前記プリチャージ信号によってバイアスされ、前記第１トランジスタの動作を制御するように構成されたバッファ回路、
    を更に備えること、を特徴とする請求項１７に記載の発射セル。
19. 前記発射抵抗器と、前記スイッチと、前記プリチャージ回路と、前記第１トランジスタとを、ＣＭＯＳプロセスを用いて形成すること、を特徴とする請求項１４に記載の発射セル。
20. 前記スイッチには、前記ノードに直接結合したゲート接続を有する第２トランジスタを含むこと、を特徴とする請求項１４に記載の発射セル。

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