JP2011239283A - Surge protection circuit and electronic apparatus - Google Patents

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Masakazu Kitagawa
正和 北川
Hajime Misaki
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Abstract

PROBLEM TO BE SOLVED: To provide a surge protection circuit capable of transmitting a signal on which a DC voltage is superimposed and capable of reducing a countermeasure against a surge in the circuit and an electronic apparatus having the surge protection circuit.SOLUTION: An electronic apparatus 100 includes a terminal 1, an inductor 2, a signal line 3, a surge protection circuit 5 and a circuit part 50. The surge protection circuit 5 includes a varistor 10, a filter 11 and a Zener diode 12. The filter 11 constitutes a parallel LC filter. Impedance of the filter 11 is high in a frequency range which is predetermined so as to correspond to a rising time of a voltage of the signal line 3 by a surge. On the other hand, the impedance of the filter 11 is lower than impedance in the predetermined frequency range, in both cases in which a frequency is 0 and is a lower limit frequency of a signal S.

Description

本発明は、サージ保護回路およびそれを備える電子機器に関する。   The present invention relates to a surge protection circuit and an electronic device including the same.

従来から、電子機器をサージから保護するための様々な構成が提案されている。たとえば特開２００４−３１２４７３号公報（特許文献１）は、電子機器に内蔵された特定の回路を用いたサージ吸収用フィルターを開示する。   Conventionally, various configurations for protecting electronic devices from surges have been proposed. For example, Japanese Patent Laying-Open No. 2004-31473 (Patent Document 1) discloses a surge absorbing filter using a specific circuit built in an electronic device.

上記文献に開示されたフィルターは、信号入力端子と信号出力端子との間の信号通路に設けたハイパスフィルター回路、および当該ハイパスフィルター回路に連結された上り信号通過回路によって構成される。これらの回路全体を１つのハイパスフィルターとみて各素子の値を決定することによって、ハイパスフィルターに用いられるコイルのインダクタンス値を小さくすることが可能になる。   The filter disclosed in the above document includes a high-pass filter circuit provided in a signal path between a signal input terminal and a signal output terminal, and an upstream signal pass circuit connected to the high-pass filter circuit. By determining the value of each element by regarding these circuits as a single high-pass filter, the inductance value of the coil used in the high-pass filter can be reduced.

特開２００４−３１２４７３号公報JP 2004-31473 A

上記文献に開示された構成によれば、ハイパスフィルター回路に含まれるコイルは、信号入力端子とアース（接地ノード）との間に設けられる。したがって、直流電圧が重畳された信号を伝達するための信号ラインに上記フィルターを挿入できない。その理由は、信号に重畳された直流成分がコイルを経由してアースへと伝達されるためである。   According to the configuration disclosed in the above document, the coil included in the high-pass filter circuit is provided between the signal input terminal and the ground (ground node). Therefore, the filter cannot be inserted into a signal line for transmitting a signal on which a DC voltage is superimposed. The reason is that the DC component superimposed on the signal is transmitted to the ground via the coil.

また多くの場合には、電子回路のサージ保護については、バリスタ等の部品を電子回路に取り付けることで対応している。しかし配線パターン、部品配置等が異なると、サージに対して弱い部分も異なりうる。   In many cases, surge protection of electronic circuits is supported by attaching components such as varistors to the electronic circuit. However, if the wiring pattern, component arrangement, etc. are different, the portion that is vulnerable to surge can also be different.

このため、たとえば製品開発の際に、従来製品と配線パターンあるいは部品配置等が変更されたことによって、従来と同じサージ対策（たとえば回路パターンのある個所にバリスタを配置する）を行なっていてもサージに弱い個所が新たに発生する可能性がある。回路の中にサージに弱い部分がある場合には、その部分に対するサージ対策を追加する必要がある。   For this reason, for example, during product development, even if the same surge countermeasures as before (for example, varistors are arranged at locations where circuit patterns are provided) due to changes in the wiring pattern or component arrangement, etc., with conventional products There is a possibility that a new location will be generated. If there is a part that is vulnerable to surge in the circuit, it is necessary to add surge countermeasures for that part.

一般的に、回路の中にサージに弱い部分があるかどうかは、サージ試験によって検証される。したがってその回路にサージ対策を施すためには、回路の配線パターンあるいは部品配置をサージを考慮して検討し、その検討結果をサージ試験によって検証することが必要となる。このため、サージ対策が完了するまでに時間、設計工数がかかるといった課題がある。   In general, it is verified by a surge test whether there is a weak part in a circuit. Therefore, in order to take a surge countermeasure on the circuit, it is necessary to examine the wiring pattern or component arrangement of the circuit in consideration of the surge and to verify the examination result by a surge test. For this reason, there is a problem that it takes time and man-hours to complete the surge countermeasure.

本発明の目的は、直流電圧が重畳された信号を伝送でき、かつ、回路内でのサージ対策を少なくすることが可能なサージ保護回路、およびそのサージ保護回路を備えた電子機器を提供することである。   An object of the present invention is to provide a surge protection circuit capable of transmitting a signal on which a DC voltage is superimposed and capable of reducing surge countermeasures in the circuit, and an electronic device including the surge protection circuit. It is.

本発明のある局面に係るサージ保護回路は、直流電圧が重畳された信号を入力または出力するための端子に接続された信号ラインに設けられたサージ保護回路である。サージ保護回路は、バイパス素子と、第１のフィルターとを備える。バイパス素子は、信号ラインと接地ノードとの間に接続されて、端子にサージが入力されたときに信号ラインと接地ノードとの間にサージ電流のバイパスを形成する。第１のフィルターは、信号ラインに配置される。第１のフィルターは、信号ラインに並列接続された第１のインダクタおよび第１のコンデンサーを含む。サージによって信号ラインの電圧が上昇する時間に対応した所定の周波数範囲における第１のフィルターのインピーダンスが、周波数が０の場合および信号の下限周波数である場合の両方における第１のフィルターのインピーダンスよりも高くなるように、第１のインダクタのインダクタンス値および第１のコンデンサーの容量値が設定される。   A surge protection circuit according to an aspect of the present invention is a surge protection circuit provided in a signal line connected to a terminal for inputting or outputting a signal on which a DC voltage is superimposed. The surge protection circuit includes a bypass element and a first filter. The bypass element is connected between the signal line and the ground node, and forms a bypass of surge current between the signal line and the ground node when a surge is input to the terminal. The first filter is disposed on the signal line. The first filter includes a first inductor and a first capacitor connected in parallel to the signal line. The impedance of the first filter in a predetermined frequency range corresponding to the time when the voltage of the signal line rises due to the surge is greater than the impedance of the first filter in both the case where the frequency is 0 and the lower limit frequency of the signal. The inductance value of the first inductor and the capacitance value of the first capacitor are set so as to be higher.

好ましくは、サージ保護回路は、信号ラインに配置された第２のフィルターをさらに備える。第２のフィルターは、信号ラインと接地ノードとの間に直列接続された第２のインダクタおよび第２のコンデンサーを含む。所定の周波数範囲における第２のフィルターのインピーダンスが、周波数が０の場合および信号の下限周波数である場合の両方における第２のフィルターのインピーダンスよりも低くなるように、第２のインダクタのインダクタンス値および第２のコンデンサーの容量値が設定される。   Preferably, the surge protection circuit further includes a second filter disposed in the signal line. The second filter includes a second inductor and a second capacitor connected in series between the signal line and the ground node. The inductance value of the second inductor and the impedance value of the second inductor so that the impedance of the second filter in the predetermined frequency range is lower than the impedance of the second filter both when the frequency is 0 and when it is the lower limit frequency of the signal. The capacitance value of the second capacitor is set.

好ましくは、信号の下限周波数は、１０ＭＨｚである。所定の周波数範囲は、２０ｋＨｚ〜１０００ｋＨｚの範囲に含まれる。   Preferably, the lower limit frequency of the signal is 10 MHz. The predetermined frequency range is included in the range of 20 kHz to 1000 kHz.

本発明の他の局面に係る電子機器は、上記のサージ保護回路と、サージ保護回路を通じて入力された信号に対して所定の処理を行なう処理回路とを備える。   An electronic device according to another aspect of the present invention includes the above-described surge protection circuit and a processing circuit that performs a predetermined process on a signal input through the surge protection circuit.

好ましくは、信号は、衛星放送受信アンテナからの信号である。電子機器は、端子を介して、衛星放送受信アンテナの電源電圧として直流電圧を供給する。   Preferably, the signal is a signal from a satellite broadcast receiving antenna. The electronic device supplies a DC voltage as a power supply voltage of the satellite broadcast receiving antenna via the terminal.

本発明によれば、直流電圧が重畳された信号を伝送でき、かつ、回路内でのサージ対策を少なくすることが可能なサージ保護回路を実現できる。   ADVANTAGE OF THE INVENTION According to this invention, the surge protection circuit which can transmit the signal with which the DC voltage was superimposed, and can reduce the surge countermeasure in a circuit is realizable.

本発明の第１の実施の形態に係るサージ保護回路を含む電子機器の構成図である。It is a block diagram of the electronic device containing the surge protection circuit which concerns on the 1st Embodiment of this invention. バリスタの一般的な動作特性を説明するための図である。It is a figure for demonstrating the general operating characteristic of a varistor. サージに関する国際規格を説明するための波形図である。It is a wave form diagram for demonstrating the international standard regarding a surge. 図１に示したフィルター１１の特性の具体例を示した図である。It is the figure which showed the specific example of the characteristic of the filter 11 shown in FIG. 本発明の第２の実施の形態に係るサージ保護回路を含む電子機器の構成図である。It is a block diagram of the electronic device containing the surge protection circuit which concerns on the 2nd Embodiment of this invention. 図５に示したフィルター１１およびフィルター１３の特性の具体例を示した図である。It is the figure which showed the specific example of the characteristic of the filter 11 and the filter 13 which were shown in FIG. 本発明の実施の形態に係るサージ保護回路を備えた電子機器の第１の具体例を示した図である。It is the figure which showed the 1st specific example of the electronic device provided with the surge protection circuit which concerns on embodiment of this invention. 本発明の実施の形態に係るサージ保護回路を備えた電子機器の第２の具体例を示した図である。It is the figure which showed the 2nd specific example of the electronic device provided with the surge protection circuit which concerns on embodiment of this invention.

以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.

［実施の形態１］
図１は、本発明の第１の実施の形態に係るサージ保護回路を含む電子機器の構成図である。図１を参照して、電子機器１００は、端子１と、インダクタ２と、信号ライン３と、サージ保護回路５と、回路部５０とを備える。 [Embodiment 1]
FIG. 1 is a configuration diagram of an electronic device including a surge protection circuit according to the first embodiment of the present invention. Referring to FIG. 1, electronic device 100 includes a terminal 1, an inductor 2, a signal line 3, a surge protection circuit 5, and a circuit unit 50.

端子１は、信号Ｓが入力される端子である。信号Ｓは、直流電圧が重畳された信号である。端子１に入力された信号Ｓは信号ライン３を伝達して回路部５０に入力される。信号Ｓに重畳される直流電圧は回路部５０から供給されてもよいし、電子機器の外部の装置から供給されてもよい。また、この実施の形態では端子１は入力端子であるが、出力端子でもよい。   The terminal 1 is a terminal to which the signal S is input. The signal S is a signal on which a DC voltage is superimposed. The signal S input to the terminal 1 is transmitted to the signal line 3 and input to the circuit unit 50. The DC voltage superimposed on the signal S may be supplied from the circuit unit 50 or may be supplied from a device outside the electronic device. In this embodiment, the terminal 1 is an input terminal, but may be an output terminal.

インダクタ２およびサージ保護回路５は、信号ライン３に挿入される。インダクタ２の一方端は信号ライン３を介して端子１に接続されて信号Ｓを受ける。インダクタ２の他方端は信号ライン３（サージ保護回路５）に接続される。   The inductor 2 and the surge protection circuit 5 are inserted into the signal line 3. One end of the inductor 2 is connected to the terminal 1 via the signal line 3 and receives the signal S. The other end of the inductor 2 is connected to the signal line 3 (surge protection circuit 5).

サージ保護回路５は、バリスタ１０と、フィルター１１と、ツェナーダイオード１２とを含む。バリスタ１０は、信号ライン３（インダクタ２の他方端）と接地ノードＮとの間に接続される。フィルター１１は、信号ライン３においてバリスタ１０の後段に配置される。ツェナーダイオード１２は、フィルター１１の後段に設けられる。ツェナーダイオード１２のカソードは信号ライン３に接続され、ツェナーダイオード１２のアノードは接地される。   The surge protection circuit 5 includes a varistor 10, a filter 11, and a Zener diode 12. Varistor 10 is connected between signal line 3 (the other end of inductor 2) and ground node N. The filter 11 is arranged at the subsequent stage of the varistor 10 in the signal line 3. The Zener diode 12 is provided at the subsequent stage of the filter 11. The cathode of the Zener diode 12 is connected to the signal line 3, and the anode of the Zener diode 12 is grounded.

バリスタ１０は、その端子間電圧がある電圧（バリスタ電圧）以上に高くなると電気抵抗が低くなるという性質を持つ。バリスタ１０は、高電圧のサージが印加されたときに信号ライン３と接地ノードＮとの間にサージ電流のバイパスを形成するバイパス素子である。端子１にサージが入力された際に、バリスタ１０によってサージ電流のバイパスが形成されることで、回路部５０に印加される電圧を抑制することができる。したがって回路部５０を保護できる。   The varistor 10 has the property that the electrical resistance decreases when the voltage between its terminals becomes higher than a certain voltage (varistor voltage). The varistor 10 is a bypass element that forms a surge current bypass between the signal line 3 and the ground node N when a high-voltage surge is applied. When a surge is input to the terminal 1, a surge current bypass is formed by the varistor 10, whereby a voltage applied to the circuit unit 50 can be suppressed. Therefore, the circuit unit 50 can be protected.

なお、信号ライン３と接地ノードＮとの間にサージ電流のバイパスを形成する素子であれば、バリスタに限定されず、たとえばアレスタ、放電管等を用いてもよい。   The device is not limited to a varistor as long as it is a device that forms a surge current bypass between the signal line 3 and the ground node N. For example, an arrester, a discharge tube, or the like may be used.

フィルター１１は、信号ライン３に並列接続されたインダクタ２１およびコンデンサー２２を含む。すなわちフィルター１１は、並列ＬＣフィルターを構成する。   The filter 11 includes an inductor 21 and a capacitor 22 connected in parallel to the signal line 3. That is, the filter 11 constitutes a parallel LC filter.

フィルター１１は、インダクタ２１のインダクタンス値Ｌおよびコンデンサー２２の容量値Ｃによって定まる共振周波数ｆ（＝１／｛２π（Ｌ×Ｃ）１／２｝）の付近の周波数帯域において、高インピーダンスとなり、それ以外の周波数帯域において低インピーダンスとなる。フィルター１１のインピーダンスは、インダクタ２１のインピーダンスとコンデンサー２２のインピーダンスとの合成インピーダンスであり、ＺＬ×ＺＣ／（ＺＬ＋ＺＣ）と表わされる。ＺＬはインダクタ２１のインピーダンスであり、２πｆＬと表わされる。Ｚｃはコンデンサー２２のインピーダンスであり、１／２πｆＣと表わされる。Ｌはインダクタ２１のインダクタンスであり、Ｃはコンデンサー２２の容量値であり、ｆはフィルター１１の共振周波数である。 The filter 11 has high impedance in a frequency band near the resonance frequency f (= 1 / {2π (L × C) 1/2 }) determined by the inductance value L of the inductor 21 and the capacitance value C of the capacitor 22. It becomes low impedance in the frequency band other than. The impedance of the filter 11 is a combined impedance of the impedance of the inductor 21 and the impedance of the capacitor 22 and is expressed as Z L × Z C / (Z L + Z C ). Z L is the impedance of the inductor 21 and is expressed as 2πfL. Zc is the impedance of the capacitor 22 and is expressed as 1 / 2πfC. L is the inductance of the inductor 21, C is the capacitance value of the capacitor 22, and f is the resonance frequency of the filter 11.

この実施の形態では、フィルター１１のインピーダンスは、サージによる信号ライン３の電圧の上昇時間に対応するように予め定められた周波数範囲において高い。その一方で、フィルター１１のインピーダンスは、周波数が０の場合および信号Ｓの下限周波数の場合の両方において、上記予め定められた周波数範囲におけるインピーダンスよりも低い。フィルター１１のインピーダンスが上記条件を満たすようにフィルター１１の共振周波数が設定され、その共振周波数に基づいて、インダクタ２１のインダクタンス値およびコンデンサー２２の容量値が設定される。   In this embodiment, the impedance of the filter 11 is high in a predetermined frequency range so as to correspond to the voltage rise time of the signal line 3 due to the surge. On the other hand, the impedance of the filter 11 is lower than the impedance in the predetermined frequency range both when the frequency is 0 and when the frequency is the lower limit frequency of the signal S. The resonance frequency of the filter 11 is set so that the impedance of the filter 11 satisfies the above conditions, and the inductance value of the inductor 21 and the capacitance value of the capacitor 22 are set based on the resonance frequency.

直流電圧の周波数は０である。周波数が０の場合におけるフィルター１１のインピーダンスが低いため、フィルター１１は信号Ｓの直流成分を伝達できる。同様に、信号Ｓの下限周波数においてフィルター１１のインピーダンスが小さいので、信号Ｓの信号成分（高周波成分）もフィルター１１を通過できる。   The frequency of the DC voltage is zero. Since the impedance of the filter 11 when the frequency is 0 is low, the filter 11 can transmit the DC component of the signal S. Similarly, since the impedance of the filter 11 is small at the lower limit frequency of the signal S, the signal component (high frequency component) of the signal S can also pass through the filter 11.

一方、端子１にサージが入力された場合、信号ライン３の電圧が瞬時的に変化（上昇）する。信号ライン３の電圧がサージによって変化する時間の間、フィルター１１のインピーダンスが高いので、信号ライン３の電圧の上昇を抑制することができる。   On the other hand, when a surge is input to the terminal 1, the voltage of the signal line 3 changes (rises) instantaneously. Since the impedance of the filter 11 is high during the time when the voltage of the signal line 3 changes due to the surge, the increase of the voltage of the signal line 3 can be suppressed.

なお、バリスタ１０によっても、信号ライン３の電圧の上昇を抑制することができる。この実施の形態において、フィルター１１は、バリスタ１０の動作の遅れによる信号ライン３の電圧上昇を防止することができる。この点について以下に説明する。   The varistor 10 can also suppress an increase in the voltage of the signal line 3. In this embodiment, the filter 11 can prevent the voltage of the signal line 3 from rising due to a delay in the operation of the varistor 10. This will be described below.

図２は、バリスタの一般的な動作特性を説明するための図である。図２に示されるように、サージの発生によって電圧が瞬間的に上昇する。バリスタは、所定の電圧（バリスタ電圧）以上に電圧が高くなるのを抑制する。したがってバリスタが理想的に動作するのであれば、バリスタの端子間電圧がバリスタ電圧に達した時点から電圧上昇が抑制されて、バリスタの端子間電圧は所定のバリスタ電圧にクランプされる。   FIG. 2 is a diagram for explaining general operating characteristics of the varistor. As shown in FIG. 2, the voltage increases instantaneously due to the occurrence of a surge. The varistor suppresses the voltage from becoming higher than a predetermined voltage (varistor voltage). Therefore, if the varistor operates ideally, the voltage rise is suppressed from the time when the varistor terminal voltage reaches the varistor voltage, and the varistor terminal voltage is clamped to a predetermined varistor voltage.

しかしながら実際には、バリスタが動作を開始するまでの遅れ時間が存在する。このため、バリスタの端子間電圧がバリスタ電圧を一旦上回る。したがって図１に示した電子機器１００のサージ保護回路がバリスタのみの場合、サージが端子に入力されたときに、回路部５０を構成する各種部品に、その耐圧を超える電圧が一時的に印加される可能性がある。これによって回路部５０の構成部品の特性の劣化、あるいは構成部品の破損が考えられる。   However, in practice, there is a delay time until the varistor starts operation. For this reason, the voltage between terminals of a varistor once exceeds a varistor voltage. Therefore, when the surge protection circuit of the electronic device 100 shown in FIG. 1 is only a varistor, a voltage exceeding the withstand voltage is temporarily applied to various components constituting the circuit unit 50 when a surge is input to the terminal. There is a possibility. As a result, the characteristics of the components of the circuit unit 50 may be deteriorated or the components may be damaged.

これに対して第１の実施の形態によれば、サージ入力時における初期段階、すなわち信号ライン３の電圧が瞬時的に立ち上がる段階では、バリスタ１０が動作できなくても、フィルター１１によって信号ラインの電圧上昇を抑制できる。フィルター１１によって信号ラインの電圧上昇が抑制されている間にバリスタ１０が動作することで、信号ライン３の電圧がバリスタ電圧を上回ることを防止できる。したがって第１の実施の形態によれば、回路部５０をサージから確実に保護することが可能となる。   On the other hand, according to the first embodiment, at the initial stage at the time of surge input, that is, at the stage where the voltage of the signal line 3 rises instantaneously, even if the varistor 10 cannot operate, the filter 11 Voltage rise can be suppressed. By operating the varistor 10 while the voltage increase of the signal line is suppressed by the filter 11, it is possible to prevent the voltage of the signal line 3 from exceeding the varistor voltage. Therefore, according to the first embodiment, the circuit unit 50 can be reliably protected from the surge.

さらに信号ライン３と接地ノードとの間にツェナーダイオード１２が設けられる。バリスタ１０およびフィルター１１によっても信号ライン３の電圧上昇を抑制できない場合には、ツェナーダイオード１２によって信号ライン３の電圧を抑制する（信号ライン３の電圧をツェナー電圧に制限する）ことができる。したがって第１の実施の形態によれば、回路部５０をサージからより確実に保護することが可能となる。   Further, a Zener diode 12 is provided between the signal line 3 and the ground node. When the voltage increase of the signal line 3 cannot be suppressed even by the varistor 10 and the filter 11, the voltage of the signal line 3 can be suppressed by the Zener diode 12 (the voltage of the signal line 3 is limited to the Zener voltage). Therefore, according to the first embodiment, the circuit unit 50 can be more reliably protected from the surge.

上記のように、フィルター１１が高インピーダンスとなる時間（フィルター１１の共振周波数の逆数）は、端子１へのサージ入力にともなう電圧の変化時間に基づいて予め定められる。ただし、サージによる実際の電圧変化を予測することは容易ではない。このため第１の実施の形態では、サージに関する国際規格に基づいてサージ入力にともなう電圧の変化時間を規定するとともに、その変化時間にしたがってフィルター１１が高インピーダンスとなる時間を予め規定する。これにより、フィルター１１の共振周波数を設定できるので、インダクタ２１およびコンデンサー２２の選定が可能となる。   As described above, the time during which the filter 11 becomes high impedance (the reciprocal of the resonance frequency of the filter 11) is determined in advance based on the voltage change time associated with the surge input to the terminal 1. However, it is not easy to predict the actual voltage change due to surge. For this reason, in the first embodiment, the voltage change time associated with the surge input is defined based on the international standard relating to surge, and the time during which the filter 11 becomes high impedance is defined in advance according to the change time. Thereby, since the resonance frequency of the filter 11 can be set, the inductor 21 and the capacitor 22 can be selected.

図３は、サージに関する国際規格を説明するための波形図である。図３（ａ）は、ＩＥＣ（International Electrotechnical Commission）６１０００−４−５の定義による電圧サージ波形を示した図である。図３（ｂ）は、ＩＥＣ６１０００−４−５の定義による電流サージ波形を示した図である。図３（ｃ）は、ＣＣＩＴＴ（Comite Consultatif International Telegraphique et Telephonique）の定義による電圧サージ波形を示した図である。なお、以下の説明における「フロント時間」が、サージによる電圧上昇の期間に相当する。   FIG. 3 is a waveform diagram for explaining the international standard regarding surge. FIG. 3A is a diagram showing a voltage surge waveform according to the definition of IEC (International Electrotechnical Commission) 61000-4-5. FIG. 3B is a diagram showing a current surge waveform according to the definition of IEC61000-4-5. FIG. 3C shows a voltage surge waveform according to the definition of CCITT (Comite Consultatif International Telegraphique et Telephonique). Note that “front time” in the following description corresponds to a voltage increase period due to surge.

図３（ａ）に示すように、ＩＥＣ６１０００−４−５の定義による電圧サージ波形においては、フロント時間（Ｔ１）が１．２μｓ±３０％、半値までの時間Ｔ２が５０μｓ±２０％と定義される。 As shown in FIG. 3 (a), in the voltage surge waveform defined by the IEC61000-4-5, front time (T 1) is 1.2μs ± 30%, the time T 2 of the up half and a 50 [mu] s ± 20% Defined.

図３（ｂ）に示すように、ＩＥＣ６１０００−４−５の定義による電流サージ波形においては、フロント時間（Ｔ１）が８μｓ±２０％、半値までの時間Ｔ２が２０μｓ±２０％と定義される。 As shown in FIG. 3B, in the current surge waveform according to the definition of IEC61000-4-5, the front time (T 1 ) is defined as 8 μs ± 20%, and the time T 2 until half-value is defined as 20 μs ± 20%. The

図３（ｃ）に示すように、ＩＥＣ６１０００−４−５の定義による電圧サージ波形においては、フロント時間（Ｔ１）が１０μｓ±３０％、半値までの時間Ｔ２が７００μｓ±２０％と定義される。 As shown in FIG. 3C, in the voltage surge waveform according to the definition of IEC61000-4-5, the front time (T 1 ) is defined as 10 μs ± 30%, and the time T 2 until half-value is defined as 700 μs ± 20%. The

図３からは、サージ入力時における電圧の変化時間（電圧の立ち上がり時間）は、１．２μｓ〜１０μｓとなる。したがって第１の実施の形態では、１．２μｓ〜１０μｓの期間においてフィルター１１が高インピーダンスとなるように、フィルター１１が構成される。１．２μｓ〜１０μｓの時間幅を周波数帯に変換すると、１００ｋＨｚ〜８３３ｋＨｚの周波数帯となる。したがって、第１の実施の形態では、１００ｋＨｚ〜８３３ｋＨｚを含む所定の周波数帯におけるフィルター１１のインピーダンスが、周波数＝０および１０ＭＨｚ（信号Ｓの下限周波数）のときのフィルター１１のインピーダンスよりも高い。この所定の範囲は、インダクタ２１のインダクタ値およびコンデンサー２２の容量値のばらつきを考慮して定められることが好ましい。１つの実施形態において、上記所定の範囲は、２０ｋＨｚ〜１０００ｋＨｚの範囲に定められる。これにより、上記１００ｋＨｚ〜８３３ｋＨｚの周波数帯を包含できる。   From FIG. 3, the voltage change time (voltage rise time) at the time of surge input is 1.2 μs to 10 μs. Therefore, in the first embodiment, the filter 11 is configured so that the filter 11 has a high impedance in a period of 1.2 μs to 10 μs. When a time width of 1.2 μs to 10 μs is converted into a frequency band, a frequency band of 100 kHz to 833 kHz is obtained. Therefore, in the first embodiment, the impedance of the filter 11 in a predetermined frequency band including 100 kHz to 833 kHz is higher than the impedance of the filter 11 when the frequency = 0 and 10 MHz (the lower limit frequency of the signal S). This predetermined range is preferably determined in consideration of variations in the inductor value of the inductor 21 and the capacitance value of the capacitor 22. In one embodiment, the predetermined range is set to a range of 20 kHz to 1000 kHz. Thereby, the frequency band of 100 kHz to 833 kHz can be included.

インダクタンス値Ｌおよびコンデンサー２２の容量値Ｃの選定には各種の方法を採用できる。ただし、一般にはインダクタンス値Ｌが大きなインダクタほど、そのサイズも大きい。したがって、たとえばインダクタの実装サイズに基づいてインダクタンス値を決定し、所望の共振周波数が得られるように容量値を選定する方法を用いることができる。第１の実施の形態では、上記の共振周波数を実現するためのフィルター定数として、インダクタ２１のインダクタンス値Ｌが２２μＨ、コンデンサー２２の容量値Ｃが４７０００ｐＦに設定される。   Various methods can be used to select the inductance value L and the capacitance value C of the capacitor 22. However, in general, an inductor having a larger inductance value L has a larger size. Therefore, for example, a method of determining an inductance value based on the mounting size of the inductor and selecting a capacitance value so as to obtain a desired resonance frequency can be used. In the first embodiment, the inductance value L of the inductor 21 is set to 22 μH and the capacitance value C of the capacitor 22 is set to 47000 pF as filter constants for realizing the resonance frequency.

図４は、図１に示したフィルター１１の特性の具体例を示した図である。上記のように、インダクタ２１のインダクタンス値Ｌ＝２２μＨ、コンデンサー２２の容量値Ｃ＝４７０００ｐＦと設定した。   FIG. 4 is a diagram showing a specific example of the characteristics of the filter 11 shown in FIG. As described above, the inductance value L of the inductor 21 was set to 22 μH, and the capacitance value C of the capacitor 22 was set to 47000 pF.

図４を参照して、フィルター１１のインピーダンスは、１００ｋＨｚ〜８３３ｋＨｚの周波数帯において９Ω〜４Ω程度であり、２０ｋＨｚ〜１０００ｋＨｚの範囲において、約３Ω以上である。その一方、フィルター１１のインピーダンスは１０ＭＨｚ以上の周波数では、０．３４Ω以下となり、１００Ｈｚ以下では０．０１２Ω以下となる。したがって、フィルター１１は、信号Ｓを伝送可能である一方で、回路部５０へのサージの侵入を防止できる。   Referring to FIG. 4, the impedance of filter 11 is about 9Ω to 4Ω in the frequency band of 100 kHz to 833 kHz, and is about 3Ω or more in the range of 20 kHz to 1000 kHz. On the other hand, the impedance of the filter 11 is 0.34Ω or less at a frequency of 10 MHz or more, and 0.012Ω or less at a frequency of 100 Hz or less. Therefore, the filter 11 can transmit the signal S while preventing the surge from entering the circuit unit 50.

第１の実施の形態によれば、サージ保護回路５が回路部５０の前段に設けられる。第１の実施の形態に係るサージ保護回路５は、端子１に入力された信号Ｓを、信号ライン３を通じて回路部５０に伝送することができる。さらに端子１にサージが入力された場合には、サージ保護回路５は、回路部５０へのサージの侵入を防ぐことができる。   According to the first embodiment, the surge protection circuit 5 is provided in the front stage of the circuit unit 50. The surge protection circuit 5 according to the first embodiment can transmit the signal S input to the terminal 1 to the circuit unit 50 through the signal line 3. Further, when a surge is input to the terminal 1, the surge protection circuit 5 can prevent the surge from entering the circuit unit 50.

サージ保護回路５によって回路部５０へのサージ侵入の可能性を小さくできるので、回路部５０におけるサージ保護対策のための構成を簡素化あるいは不要とすることができる。これによりサージ対策に要する時間（設計時間、試験時間）あるいは工数を縮小することができる。   Since the possibility of surge intrusion into the circuit unit 50 can be reduced by the surge protection circuit 5, the configuration for surge protection measures in the circuit unit 50 can be simplified or made unnecessary. As a result, the time required for surge countermeasures (design time, test time) or man-hours can be reduced.

また、サージ対策として、電解コンデンサーによるノイズ吸収が多く用いられる。しかし電解コンデンサーの寿命（劣化）が電子機器の寿命に影響を与えることが起こりうる。第１の実施の形態によれば、電解コンデンサーによるサージ対策を不要にすることができるので電子機器の寿命の向上を図ることもできる。   Also, noise absorption by an electrolytic capacitor is often used as a surge countermeasure. However, the lifetime (deterioration) of the electrolytic capacitor can affect the lifetime of the electronic device. According to the first embodiment, since it is possible to eliminate the need for surge countermeasures by the electrolytic capacitor, it is possible to improve the life of the electronic device.

［実施の形態２］
図５は、本発明の第２の実施の形態に係るサージ保護回路を含む電子機器の構成図である。図５および図１を参照して、電子機器１０１は、サージ保護回路５に代えてサージ保護回路５Ａを備える点において電子機器１００と異なる。サージ保護回路５Ａは、信号ライン３に接続されたフィルター１３をさらに備える点においてサージ保護回路５と異なる。なお、図５にはツェナーダイオードが示されていないが、サージ保護回路５Ａはツェナーダイオードをさらに備えていてもよい。ツェナーダイオードのカソードは信号ライン３に接続され、ツェナーダイオードのアノードは接地される。 [Embodiment 2]
FIG. 5 is a configuration diagram of an electronic device including a surge protection circuit according to the second embodiment of the present invention. Referring to FIGS. 5 and 1, electronic device 101 is different from electronic device 100 in that it includes surge protection circuit 5 </ b> A instead of surge protection circuit 5. The surge protection circuit 5A is different from the surge protection circuit 5 in that it further includes a filter 13 connected to the signal line 3. Although a Zener diode is not shown in FIG. 5, the surge protection circuit 5A may further include a Zener diode. The cathode of the Zener diode is connected to the signal line 3, and the anode of the Zener diode is grounded.

フィルター１３はフィルター１１の後段に設けられる。フィルター１３は、信号ライン３と接地ノードとの間に直列接続されたインダクタ２３およびコンデンサー２４を含む。   The filter 13 is provided in the subsequent stage of the filter 11. Filter 13 includes an inductor 23 and a capacitor 24 connected in series between signal line 3 and the ground node.

フィルター１３は直列ＬＣフィルターを構成する。並列ＬＣフィルターとは逆に、直列ＬＣフィルターは、その共振周波数の付近の周波数帯域において、低インピーダンス（理想的には０）となり、それ以外の周波数帯域において高インピーダンスとなる性質を有する。なおフィルター１３の共振周波数ｆは、インダクタ２３のインダクタンス値Ｌおよびコンデンサー２４の容量値Ｃを用いて１／｛２π（Ｌ×Ｃ）１／２｝と表わされる。 The filter 13 constitutes a series LC filter. Contrary to the parallel LC filter, the series LC filter has a property of having a low impedance (ideally 0) in a frequency band near its resonance frequency and a high impedance in other frequency bands. The resonance frequency f of the filter 13 is expressed as 1 / {2π (L × C) 1/2 } using the inductance value L of the inductor 23 and the capacitance value C of the capacitor 24.

フィルター１３のインピーダンスは、インダクタ２３のインピーダンスとコンデンサー２４のインピーダンスとの合成インピーダンスであり、ＺＬ＋ＺＣと表わされる。ＺＬはインダクタ２３のインピーダンスであり、２πｆＬと表わされる。Ｚｃはコンデンサー２４のインピーダンスであり、１／２πｆＣと表わされる。Ｌはインダクタ２３のインダクタンス値であり、Ｃはコンデンサー２４の容量値である。 The impedance of the filter 13 is a combined impedance of the impedance of the inductor 23 and the impedance of the capacitor 24, and is expressed as Z L + Z C. Z L is the impedance of the inductor 23 and is expressed as 2πfL. Zc is the impedance of the capacitor 24 and is expressed as 1 / 2πfC. L is the inductance value of the inductor 23, and C is the capacitance value of the capacitor 24.

フィルター１１が高インピーダンスとなる周波数帯においてフィルター１３が低インピーダンスとなるように、インダクタ２３のインダクタンス値およびコンデンサー２４の容量値が予め設定される。すなわち、フィルター１３が低インピーダンスとなる周波数帯は、１００ｋＨｚ〜８３３ｋＨｚの周波数帯を含む範囲であり、好ましくは２０ｋＨｚ〜１０００ｋＨｚの範囲である。１つの実施形態では、インダクタ２３のインダクタンス値Ｌが３．３μＨに設定され、コンデンサー２２の容量値Ｃが１μＦに設定される。   The inductance value of the inductor 23 and the capacitance value of the capacitor 24 are set in advance so that the filter 13 has a low impedance in a frequency band where the filter 11 has a high impedance. That is, the frequency band in which the filter 13 has a low impedance is a range including a frequency band of 100 kHz to 833 kHz, preferably 20 kHz to 1000 kHz. In one embodiment, the inductance value L of the inductor 23 is set to 3.3 μH, and the capacitance value C of the capacitor 22 is set to 1 μF.

第２の実施の形態によれば、第１の実施の形態と同様に、サージ入力の初期段階（すなわち信号ライン３の電圧が瞬間的に立ち上がる状態）には、フィルター１１によって回路部５０の電圧の上昇が抑制される。したがって回路部５０をサージから保護できる。しかしながら上記の初期段階にはバリスタ１０が動作を開始していないため、フィルター１１だけでは回路部５０をサージから十分に保護できない可能性が考えられる。   According to the second embodiment, as in the first embodiment, the voltage of the circuit unit 50 is filtered by the filter 11 at the initial stage of surge input (that is, the voltage of the signal line 3 rises instantaneously). Rise is suppressed. Therefore, the circuit unit 50 can be protected from surge. However, since the varistor 10 has not started operating at the initial stage, there is a possibility that the circuit unit 50 cannot be sufficiently protected from the surge by the filter 11 alone.

上記の初期段階において、信号ライン３と接地ノードとの間には、フィルター１３によって、低インピーダンスの経路が形成される。したがってフィルター１３を通じてサージをアースに逃がすことが可能となる。さらに上記の周波数帯以外の周波数においてフィルター１３のインピーダンスが高いため、信号Ｓがフィルター１３を介してアースに伝達されることを防止できる。   In the initial stage, a low-impedance path is formed by the filter 13 between the signal line 3 and the ground node. Therefore, the surge can be released to the ground through the filter 13. Furthermore, since the impedance of the filter 13 is high at a frequency other than the above frequency band, the signal S can be prevented from being transmitted to the ground via the filter 13.

図６は、図５に示したフィルター１１およびフィルター１３の特性の具体例を示した図である。なお、上記のように、インダクタ２１のインダクタンス値Ｌ＝２２μＨ、コンデンサー２２の容量値Ｃ＝４７０００ｐＦ、インダクタ２３のインダクタンス値Ｌ＝３．３μＨ、コンデンサー２４の容量値Ｃ＝１μＦである。   FIG. 6 is a diagram showing a specific example of the characteristics of the filter 11 and the filter 13 shown in FIG. As described above, the inductance value L of the inductor 21 is 22 μH, the capacitance value C of the capacitor 22 is 47000 pF, the inductance value L of the inductor 23 is 3.3 μH, and the capacitance value C of the capacitor 24 is 1 μF.

フィルター１１のインピーダンスについては、既に説明したのでここでは説明を繰り返さない。フィルター１３のインピーダンスは、１００ｋＨｚ〜８３３ｋＨｚの周波数帯において３．６Ω〜１６Ω程度であり、２０ｋＨｚ〜１０００ｋＨｚの範囲において３０Ω以下である。一方、フィルター１３のインピーダンスは、１０ＭＨｚ以上の周波数では、約２００Ω以上となり、１ｋＨｚ以下では約１６０Ω以上となる。   Since the impedance of the filter 11 has already been described, the description will not be repeated here. The impedance of the filter 13 is about 3.6Ω to 16Ω in the frequency band of 100 kHz to 833 kHz, and is 30Ω or less in the range of 20 kHz to 1000 kHz. On the other hand, the impedance of the filter 13 is about 200Ω or more at a frequency of 10 MHz or more, and is about 160Ω or more at 1 kHz or less.

以上のように、第２の実施の形態によれば、第１の実施の形態と同様に、サージから回路を保護することができる。   As described above, according to the second embodiment, a circuit can be protected from a surge as in the first embodiment.

なお、パターン間の誘導を避けるために、第１の実施の形態に係るサージ保護回路５および第２の実施の形態に係るサージ保護回路５Ａは、端子１に近接した位置に設けることが好ましい。また、並列ＬＣフィルター、直列ＬＣフィルターの個数は特に限定されるものではなく、適切な数の並列ＬＣフィルターおよび直列ＬＣフィルターを組み合わせてサージ保護回路を構成してもよい。   In order to avoid induction between patterns, the surge protection circuit 5 according to the first embodiment and the surge protection circuit 5A according to the second embodiment are preferably provided at positions close to the terminal 1. Further, the number of parallel LC filters and series LC filters is not particularly limited, and a surge protection circuit may be configured by combining an appropriate number of parallel LC filters and series LC filters.

［電子機器の第１の具体例］
図７は、本発明の実施の形態に係るサージ保護回路を備えた電子機器の第１の具体例を示した図である。図７を参照して、本発明の実施の形態に係るサージ保護回路５（サージ保護回路５Ａでもよい）は、ブースター１１０に搭載される。ブースター１１０は、端子１、３１、３２と、電源部３３と、サージ保護回路５（またはサージ保護回路５Ａ）とを備える。 [First Specific Example of Electronic Device]
FIG. 7 is a diagram illustrating a first specific example of an electronic device including the surge protection circuit according to the embodiment of the present invention. Referring to FIG. 7, surge protection circuit 5 (surge protection circuit 5 </ b> A) according to the embodiment of the present invention is mounted on booster 110. The booster 110 includes terminals 1, 31, 32, a power supply unit 33, and a surge protection circuit 5 (or a surge protection circuit 5A).

端子１には、ＢＳ／ＣＳ混合入力（またはＢＳ／ＣＳ−ＩＦ入力）が入力される。一方で、端子１からはＢＳアンテナのコンバータおよび／またはＣＳアンテナのコンバータ（いずれも図示せず）に直流電力（たとえば直流１５Ｖ）が供給される。このため端子１には、直流電圧が重畳される。   The terminal 1 receives a BS / CS mixed input (or BS / CS-IF input). On the other hand, DC power (for example, DC 15V) is supplied from the terminal 1 to the converter of the BS antenna and / or the converter of the CS antenna (both not shown). For this reason, a DC voltage is superimposed on the terminal 1.

端子３１には、ＵＨＦ放送信号が図示しないＵＨＦアンテナから入力される。なお、ＵＨＦ放送信号に限らず、ＶＨＦ放送信号あるいはＦＭ放送信号が端子３１に入力されてもよい。   A UHF broadcast signal is input to the terminal 31 from a UHF antenna (not shown). Not only the UHF broadcast signal but also a VHF broadcast signal or an FM broadcast signal may be input to the terminal 31.

回路部５０には電源部３３より電源電圧が供給される。電源部３３はブースター１１０に内蔵されているが、ブースター本体の外側に設けた構成も可能である。回路部５０は、端子３１から入力されたＵＨＦ放送信号、端子１からサージ保護回路５（または５Ａ）を通して入力されたＢＳ／ＣＳ混合入力（またはＢＳ／ＣＳ−ＩＦ入力）に対して増幅等の所定の信号処理を実行して、端子３２からＴＶ信号を出力する。端子３２から出力されたＴＶ信号は、図示しない受信装置、たとえばチューナー、テレビジョン受像機等に送られる。   A power supply voltage is supplied from the power supply unit 33 to the circuit unit 50. Although the power supply part 33 is built in the booster 110, the structure provided in the outer side of the booster main body is also possible. The circuit unit 50 amplifies the UHF broadcast signal input from the terminal 31 and the BS / CS mixed input (or BS / CS-IF input) input from the terminal 1 through the surge protection circuit 5 (or 5A). Predetermined signal processing is executed and a TV signal is output from the terminal 32. The TV signal output from the terminal 32 is sent to a receiving device (not shown) such as a tuner or a television receiver.

［電子機器の第２の具体例］
図８は、本発明の実施の形態に係るサージ保護回路を備えた電子機器の第２の具体例を示した図である。図８を参照して、ＰｏＥ（Power over Ethernet（登録商標）；ＩＥＥＥ８０２．３ａｆ準拠）方式のスイッチングハブ１１１に、サージ保護回路５（サージ保護回路５Ａでもよい）が搭載される。スイッチングハブ１１１では、端子１は、ＬＡＮケーブルに接続されるコネクタとして実現される。 [Second Specific Example of Electronic Device]
FIG. 8 is a diagram illustrating a second specific example of an electronic apparatus including the surge protection circuit according to the embodiment of the present invention. Referring to FIG. 8, surge protection circuit 5 (or surge protection circuit 5 </ b> A) may be mounted on PoE (Power over Ethernet (registered trademark); IEEE802.3af compliant) switching hub 111. In the switching hub 111, the terminal 1 is realized as a connector connected to the LAN cable.

スイッチングハブ１１１はＬＡＮケーブル１１２を介して電子機器１２０に接続される。電子機器１２０の種類は特に限定されるものではない。スイッチングハブ１１１の本体部である回路部５０は、サージ保護回路５（または５Ａ）およびＬＡＮケーブル１１２を介して電子機器１２０と信号を授受するとともに図示しない他の機器と信号を授受する。さらに回路部５０は、サージ保護回路５（または５Ａ）およびＬＡＮケーブル１１２を介して電子機器１２０に電源電圧（直流電圧）を供給する。したがって、ＰｏＥ方式のスイッチングハブにも本発明の実施の形態に係るサージ保護回路５または５Ａを適用することができる。   The switching hub 111 is connected to the electronic device 120 via the LAN cable 112. The type of electronic device 120 is not particularly limited. The circuit unit 50, which is the main body of the switching hub 111, exchanges signals with the electronic device 120 via the surge protection circuit 5 (or 5A) and the LAN cable 112, and also exchanges signals with other devices not shown. Furthermore, the circuit unit 50 supplies a power supply voltage (DC voltage) to the electronic device 120 via the surge protection circuit 5 (or 5A) and the LAN cable 112. Therefore, the surge protection circuit 5 or 5A according to the embodiment of the present invention can also be applied to a PoE switching hub.

なお、上記の２つの例に限定されず、本発明のサージ保護回路は、直流電圧が重畳された信号を入力または出力するための端子に接続された信号ラインに設けることができるので、各種の電子機器に適用することができる。   The present invention is not limited to the above two examples, and the surge protection circuit of the present invention can be provided in a signal line connected to a terminal for inputting or outputting a signal on which a DC voltage is superimposed. It can be applied to electronic equipment.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１，３１，３２ 端子、２，２１，２３ インダクタ、３ 信号ライン、５，５Ａ サージ保護回路、１０ バリスタ、１１，１３ フィルター、１２ ツェナーダイオード、２２，２４ コンデンサー、３３ 電源部、５０ 回路部、１００，１０１，１２０ 電子機器、１１０ ブースター、１１１ スイッチングハブ、１１２ ＬＡＮケーブル、Ｎ 接地ノード、Ｓ 信号。   1,31,32 terminal, 2,21,23 inductor, 3 signal line, 5,5A surge protection circuit, 10 varistor, 11,13 filter, 12 Zener diode, 22,24 capacitor, 33 power supply unit, 50 circuit unit, 100, 101, 120 Electronic equipment, 110 booster, 111 switching hub, 112 LAN cable, N ground node, S signal.

Claims (5)

直流電圧が重畳された信号を入力または出力するための端子に接続された信号ラインに設けられたサージ保護回路であって、
前記信号ラインと接地ノードとの間に接続されて、前記端子にサージが入力されたときに前記信号ラインと前記接地ノードとの間にサージ電流のバイパスを形成するためのバイパス素子と、
前記信号ラインに配置された第１のフィルターとを備え、
前記第１のフィルターは、前記信号ラインに並列接続された第１のインダクタおよび第１のコンデンサーを含み、
前記サージによって前記信号ラインの電圧が上昇する時間に対応した所定の周波数範囲における前記第１のフィルターのインピーダンスが、周波数が０の場合および前記信号の下限周波数である場合の両方における前記第１のフィルターのインピーダンスよりも高くなるように、前記第１のインダクタのインダクタンス値および前記第１のコンデンサーの容量値が設定される、サージ保護回路。 A surge protection circuit provided in a signal line connected to a terminal for inputting or outputting a signal on which a DC voltage is superimposed,
A bypass element connected between the signal line and a ground node for forming a surge current bypass between the signal line and the ground node when a surge is input to the terminal;
A first filter disposed in the signal line,
The first filter includes a first inductor and a first capacitor connected in parallel to the signal line;
The impedance of the first filter in a predetermined frequency range corresponding to the time when the voltage of the signal line rises due to the surge is the first in both the case where the frequency is 0 and the lower limit frequency of the signal. A surge protection circuit, wherein an inductance value of the first inductor and a capacitance value of the first capacitor are set to be higher than an impedance of a filter. 前記サージ保護回路は、
前記信号ラインに配置された第２のフィルターをさらに備え、
前記第２のフィルターは、
前記信号ラインと前記接地ノードとの間に直列接続された第２のインダクタおよび第２のコンデンサーを含み、
前記所定の周波数範囲における前記第２のフィルターのインピーダンスが、周波数が０の場合および前記信号の前記下限周波数である場合の両方における前記第２のフィルターのインピーダンスよりも低くなるように、前記第２のインダクタのインダクタンス値および前記第２のコンデンサーの容量値が設定される、請求項１に記載のサージ保護回路。 The surge protection circuit is
A second filter disposed on the signal line;
The second filter is:
A second inductor and a second capacitor connected in series between the signal line and the ground node;
The second filter so that the impedance of the second filter in the predetermined frequency range is lower than the impedance of the second filter both when the frequency is 0 and when the signal is the lower limit frequency of the signal. The surge protection circuit according to claim 1, wherein an inductance value of the inductor and a capacitance value of the second capacitor are set. 前記信号の前記下限周波数は、１０ＭＨｚであり、
前記所定の周波数範囲は、２０ｋＨｚ〜１０００ｋＨｚの範囲に含まれる、請求項１または２に記載のサージ保護回路。 The lower limit frequency of the signal is 10 MHz;
The surge protection circuit according to claim 1, wherein the predetermined frequency range is included in a range of 20 kHz to 1000 kHz. 請求項１に記載のサージ保護回路と、
前記サージ保護回路を通じて入力された信号に対して所定の処理を行なう処理回路とを備える、電子機器。 A surge protection circuit according to claim 1;
An electronic apparatus comprising: a processing circuit that performs a predetermined process on a signal input through the surge protection circuit. 前記信号は、衛星放送受信アンテナからの信号であって、
前記電子機器は、前記端子を介して、前記衛星放送受信アンテナの電源電圧として前記直流電圧を供給する、請求項４に記載の電子機器。 The signal is a signal from a satellite broadcast receiving antenna,
The electronic device according to claim 4, wherein the electronic device supplies the DC voltage as a power supply voltage of the satellite broadcast receiving antenna via the terminal.
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