JP2011238713A

JP2011238713A - Method for designing semiconductor integrated circuit

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Publication number: JP2011238713A
Application number: JP2010107756A
Authority: JP
Inventors: Toru Nakanishi; 徹中西
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2010-05-07
Filing date: 2010-05-07
Publication date: 2011-11-24

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit which has high performance even if design margin is reduced by suppressing variations in the gate length and variations in the gate parasitic capacitance caused by the optical proximity effect generated in a photolithography step and enabling design of a library reflecting actual characteristics of a standard cell.SOLUTION: In a method for designing the semiconductor integrated circuit by arraying standard cells Sc1, at the ends of gate patterns 5 constituting the standard cells Sc1, dummy patterns 3 are disposed in the direction perpendicular to the gate patterns 5, and reduction in the gate pattern possession density at the ends of the gate patterns 5 is compensated by disposing the dummy patterns 3.

Description

本発明は、半導体集積回路の設計方法に関し、特に、微細化されたトランジスタを有する半導体集積回路（ＬＳＩ）の設計を、光近接効果、つまり、回路パターンのサイズが回路パターンの転写に用いる光源の波長より小さい場合に生じて、パターン幅のばらつきなどによるＬＳＩの性能劣化を招く現象を考慮して行う方法に関するものである。 The present invention relates to a method for designing a semiconductor integrated circuit, in particular, a design of a semiconductor integrated circuit (LSI) having a miniaturized transistor, an optical proximity effect, that is, a size of a light source used for transferring a circuit pattern. The present invention relates to a method that takes into account a phenomenon that occurs when the wavelength is smaller than the wavelength and causes LSI performance degradation due to variations in pattern width.

半導体集積回路（ＬＳＩ）の設計における、伝搬遅延時間のばらつきの主な要因としては、動作電源電圧、温度、プロセス上のばらつきなどがある。 In the design of a semiconductor integrated circuit (LSI), the main causes of variations in propagation delay time include operating power supply voltage, temperature, and process variations.

ＬＳＩは、上記のばらつきの要因のすべてが最も悪い条件となった場合でもその動作が保障されるように設計されていなければならない。 An LSI must be designed so that its operation is guaranteed even when all of the above-mentioned factors of variation are in the worst condition.

トランジスタの要素の中でも特にゲート長はトランジスタの動作を規定する重要な要素であり、ゲート長のばらつきの影響は、プロセス上のばらつきの中で非常に大きな割合を占めている。 Among the elements of the transistor, the gate length is an important element that defines the operation of the transistor, and the influence of the variation in the gate length accounts for a very large proportion of the variation in the process.

さらに近年、トランジスタの微細化の進展に伴ってゲート長はますます短くなり、ゲート長のばらつきが増大している。 Furthermore, in recent years, with the progress of miniaturization of transistors, the gate length has become shorter and the variation in gate length has increased.

このため、伝搬遅延時間のばらつきが増大して設計マージンを大きくする必要が生じており、高性能なＬＳＩを提供することが困難になっている。 For this reason, it is necessary to increase the design margin by increasing the dispersion of the propagation delay time, and it is difficult to provide a high-performance LSI.

また、一般に、半導体製造プロセスでは、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路が形成される。 In general, in a semiconductor manufacturing process, a photolithography process including resist coating, exposure, and development, an etching process for patterning an element using a resist mask, and a resist removal process are repeated to repeat the process on the semiconductor substrate. An integrated circuit is formed.

トランジスタのゲートを形成する際にも、フォトリソグラフィ工程、エッチング工程、レジスト除去工程が行なわれる。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。 When forming the gate of the transistor, a photolithography process, an etching process, and a resist removal process are performed. If the pattern dimension is equal to or smaller than the exposure wavelength during exposure in the photolithography process, an error between the design layout dimension and the pattern dimension on the semiconductor substrate increases due to the optical proximity effect due to the influence of diffracted light.

このような問題を解決する技術として、マスクに描かれた回路パターンを修正することにより、光近接効果の影響を補正するＯＰＣ（ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔｉｏｎ）技術がある。 As a technique for solving such a problem, there is an OPC (Optical Proximity Correction) technique for correcting the influence of the optical proximity effect by correcting a circuit pattern drawn on a mask.

このＯＰＣ技術は、光近接効果の影響によるゲート長Ｌｇの仕上り寸法のパターン依存性を大きく改善するが、その依存性を補正により完全に排除することは不可能である。 This OPC technique greatly improves the pattern dependence of the finished dimension of the gate length Lg due to the effect of the optical proximity effect, but it is impossible to completely eliminate the dependence by correction.

そのため、従来のＯＰＣ技術を用いてスタンダードセルで使われているような全てのパターンに対して正確な補正を行うことは困難である。 For this reason, it is difficult to accurately correct all patterns used in standard cells using conventional OPC technology.

一方、仕上り寸法を回路素子の接続情報であるネットリストにフィードバックする従来の設計手法を用いても、スタンダードセルで使われているような全てのパターンに対して正確な予測を行うことは非常に困難である。 On the other hand, even with the conventional design method that feeds back the finished dimensions to the netlist, which is the connection information of the circuit elements, it is very possible to make an accurate prediction for all patterns used in standard cells. Have difficulty.

このような、光近接効果によるゲート長のばらつきを抑制することができる半導体集積回路の設計方法およびセルの特性を保証するライブラリ設計方法を提供する代表的な手法が（特許文献１）に示されている。 A representative method for providing a semiconductor integrated circuit design method and a library design method for guaranteeing cell characteristics that can suppress such variations in gate length due to the optical proximity effect is disclosed in (Patent Document 1). ing.

図２は、特許文献１に記載された半導体集積回路の設計方法の例を説明する図であり、図２（ａ）は、種々の基本パターンを示し、図２（ｂ）は、基本パターンの組合せにより得られる種々の組合せパターンを示し、図２（ｃ）は、組合せパターンを組み合わせて得られる１つの標準セルを示している。 FIG. 2 is a diagram for explaining an example of a method for designing a semiconductor integrated circuit described in Patent Document 1. FIG. 2 (a) shows various basic patterns, and FIG. 2 (b) shows the basic pattern. Various combination patterns obtained by the combination are shown, and FIG. 2C shows one standard cell obtained by combining the combination patterns.

半導体集積回路の設計方法に用いる標準セルＳｃ（図２（ｃ））は、１つの信号処理機能を有する回路ブロックを構成するトランジスタの活性領域とゲート電極とのレイアウトを規定するものである。このような標準セルＳｃは、トランジスタの活性領域の平面パターン５０ａ及び５０ｂと、該活性領域上に配置されるゲート電極の平面パターン（ゲートパターン）５０ｃとを含む基本パターンを組み合わせて構成されている。 The standard cell Sc (FIG. 2C) used in the method for designing a semiconductor integrated circuit defines the layout of active regions and gate electrodes of transistors constituting a circuit block having one signal processing function. Such a standard cell Sc is configured by combining basic patterns including the planar patterns 50a and 50b of the active region of the transistor and the planar pattern (gate pattern) 50c of the gate electrode disposed on the active region. .

ここで、基本パターンとして、図２（ａ）に、種々の基本パターン５１、５１ｂ、５５、５７を示している。例えば、基本パターン５１は、シングルトランジスタを形成するためのパターンであり、そのゲートパターン５０ｃはコンタクト領域となる凸状のパッド部５０ｄを有している。また、基本パターン５１ｂは、基本パターン５１をパターンの中心線で反転させたパターンであり、基本パターン５５は、４個並列接続されたシングルトランジスタ５５を形成するためのパターンである。基本パターン５７はダミーゲートを形成するためのダミーゲートパターンである。 Here, as basic patterns, various basic patterns 51, 51b, 55, and 57 are shown in FIG. For example, the basic pattern 51 is a pattern for forming a single transistor, and the gate pattern 50c has a convex pad portion 50d serving as a contact region. The basic pattern 51b is a pattern obtained by inverting the basic pattern 51 at the center line of the pattern, and the basic pattern 55 is a pattern for forming four single transistors 55 connected in parallel. The basic pattern 57 is a dummy gate pattern for forming a dummy gate.

また、図２（ｂ）に示すパターン６１、６３、６５、６７、６９、７１は、上記基本パターンを組み合わせた組合せパターンである。例えば、組合せパターン６１は、基本パターン５１、５１ｂ、及び５７を組み合わせたものであり、組合せパターン６１では、平行に配置された２つのゲートパターン６１ａ及び６１ｂのうちの左側のゲートパターン６１ａの左側にダミーゲートパターン６１ｃが配置されている。つまり、この組合せパターン６１は、光近接効果、つまり、回路パターンのサイズが回路パターンの転写に用いる光源の波長より小さい場合に生じて、パターン幅のばらつきなどによるＬＳＩの性能劣化を招く現象を考慮して、ゲートパターン６１ｃの左側でのゲートパターンの占有密度の低下を補った構成となっている。 Also, patterns 61, 63, 65, 67, 69, 71 shown in FIG. 2B are combination patterns obtained by combining the basic patterns. For example, the combination pattern 61 is a combination of the basic patterns 51, 51b, and 57. In the combination pattern 61, on the left side of the left gate pattern 61a of the two gate patterns 61a and 61b arranged in parallel. A dummy gate pattern 61c is arranged. In other words, this combination pattern 61 takes into account the optical proximity effect, that is, the phenomenon that occurs when the circuit pattern size is smaller than the wavelength of the light source used for transferring the circuit pattern and causes the performance degradation of the LSI due to variations in the pattern width. Thus, the reduction in the occupation density of the gate pattern on the left side of the gate pattern 61c is compensated.

この方法は、１つのゲートパターンの両側に隣接するゲートパターンを考慮に入れて、基本パターンとして、活性領域の平面パターンとゲートパターンとダミーゲートパターンとを設定するステップ（ａ）と、上記基本パターンを組み合わせて、ダミーゲートパターンを含む組合せパターンを作成するステップ（ｂ）と、組合せパターンを組み合わせて標準セルを作成するステップ（ｃ）とを含むものである。 This method takes into account gate patterns adjacent to both sides of one gate pattern, and sets a step pattern (a) as a basic pattern of a planar pattern of an active region, a gate pattern, and a dummy gate pattern, and the above basic pattern Are combined to create a combination pattern including a dummy gate pattern (b) and a step (c) of combining the combination patterns to generate a standard cell.

例えば、図２（ｃ）に示す標準セルＳｃは、図２（ｂ）に示す組合せパターン６１、６３、６７、７１を重ね合わせることにより作成される。 For example, the standard cell Sc shown in FIG. 2C is created by superposing the combination patterns 61, 63, 67, 71 shown in FIG.

特開２００６−３３２３４８号広報JP 2006-332348 PR

上述した従来の半導体集積回路の設計方法では、標準セルＳｃの両端側にダミーゲートパターンを配置することで、両端のダミーゲートパターンの間でゲートパターンが平行に並んでいる間隔は一定となり、トランジスタのゲート長のばらつきの抑制を行っている。 In the conventional semiconductor integrated circuit design method described above, by arranging dummy gate patterns on both ends of the standard cell Sc, the interval in which the gate patterns are arranged in parallel between the dummy gate patterns on both ends becomes constant. The variation of the gate length is suppressed.

ところで、図３は半導体集積回路の設計における標準セルの配置方法の例を示しているが、例えば、図３（ａ）に示す、標準セルＳｃを配置したチップ領域１００ａでは、ゲートパターン方向（ゲートパターンの長手方向）Ｙと垂直な方向の最外周部分１０２では、ゲートパターンの縦方向の配置間隔は、ゲートパターンの横方向の配置間隔と大きな差異が発生する。また、図３（ｂ）に示すように、標準セルＳｃを配置したチップ領域１００ｂでは、標準セル行１０１と標準セル行１０１の間の領域を配線領域１０３として空けて、この領域には標準セルを配置しておらず、このようなセルの配置では、ゲートパターンの縦方向の配置間隔は、横方向の配置間隔と大きな差異が発生する。 3 shows an example of a standard cell arrangement method in the design of a semiconductor integrated circuit. For example, in the chip region 100a in which the standard cell Sc shown in FIG. In the outermost peripheral portion 102 in the direction perpendicular to the longitudinal direction (Y) of the pattern, the arrangement interval in the vertical direction of the gate pattern is greatly different from the arrangement interval in the horizontal direction of the gate pattern. Further, as shown in FIG. 3B, in the chip region 100b in which the standard cell Sc is arranged, a region between the standard cell row 101 and the standard cell row 101 is vacated as a wiring region 103, and this region has a standard cell. In such a cell arrangement, the vertical arrangement interval of the gate pattern is greatly different from the horizontal arrangement interval.

つまり、最外周部分１０２や配線領域１０３では、ゲートパターンの配置密度が標準セルが配置されている領域に比べて低下する。 That is, in the outermost peripheral portion 102 and the wiring region 103, the arrangement density of the gate pattern is lower than that in the region where the standard cells are arranged.

この結果、ゲート電極の端部のできあがり寸法が影響を受け、その影響によりゲート電極の端部と中央部とで、ゲート長の差が発生することになり、これによりトランジスタ性能に差異が生じる。また、ゲート電極を構成するポリシリコン層の形状が変化するため、ポリの寄生容量が変化し、ゲート容量のばらつきとなり回路性能に影響を与える。 As a result, the finished dimension of the end portion of the gate electrode is affected. Due to the influence, a difference in gate length occurs between the end portion and the central portion of the gate electrode, thereby causing a difference in transistor performance. In addition, since the shape of the polysilicon layer constituting the gate electrode changes, the parasitic capacitance of poly changes, resulting in variations in gate capacitance and affecting circuit performance.

さらに、ゲート電極と平行方向に配置されるダミーゲートは、電位が固定されていないフローティングゲートとなっているが、上記ようなゲート電極の端部と中央部でのゲート長の差の影響で、ダミーゲートとこれに隣接するゲート電極との間の寄生容量が一定にならず回路性能に影響を与える。 Furthermore, the dummy gate arranged in the direction parallel to the gate electrode is a floating gate whose potential is not fixed, but due to the influence of the gate length difference between the end and the center of the gate electrode as described above, The parasitic capacitance between the dummy gate and the gate electrode adjacent to the dummy gate is not constant, which affects circuit performance.

本発明は、上記のような問題点を解決するためになされたものであり、半導体集積回路のトランジスタにおけるフォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させた半導体集積回路を設計することができる半導体集積回路の設計方法を得ることを目的とする。 The present invention has been made to solve the above-described problems, and it is possible to reduce variations in gate length and gate parasitic capacitance due to an optical proximity effect generated in a photolithography process in a transistor of a semiconductor integrated circuit. An object of the present invention is to obtain a semiconductor integrated circuit design method capable of designing a semiconductor integrated circuit that suppresses and reflects the actual characteristics of a standard cell.

本発明に係る半導体集積回路の設計方法は、標準セルを配列して半導体集積回路を設計する方法であって、該標準セルは、所定の間隔で配置された互いに平行な複数のゲートパターンと、該複数のゲートパターンの端部に対向するよう、該ゲートパターンと垂直に配置された端部ダミーゲートパターンとを含み、該ゲートパターンは、該半導体集積回路を構成するトランジスタのゲート電極の配置領域であり、該端部ダミーゲートパターンは、該ゲート電極と同一材料からなる導電性層の配置領域であり、該ゲートパターンの端部での該ゲートパターンの占有密度の低下を補うものであり、そのことにより上記目的が達成される。 A method for designing a semiconductor integrated circuit according to the present invention is a method for designing a semiconductor integrated circuit by arranging standard cells, and the standard cell includes a plurality of parallel gate patterns arranged at a predetermined interval, An end dummy gate pattern disposed perpendicularly to the gate pattern so as to oppose the ends of the plurality of gate patterns, and the gate pattern is an arrangement region of a gate electrode of a transistor constituting the semiconductor integrated circuit The end dummy gate pattern is an arrangement region of a conductive layer made of the same material as the gate electrode, and compensates for a decrease in the occupation density of the gate pattern at the end of the gate pattern, This achieves the above object.

本発明は、上記半導体集積回路の設計方法において、電源配線パターンあるいはグランド配線パターンは、前記端部ダミーゲートパターンとして配置される導電性層が電源電位もしくはグラウンド電位に接続されるよう、該端部ダミーゲートパターンに重ねて配置されることが好ましい。 The present invention provides the semiconductor integrated circuit design method, wherein the power wiring pattern or the ground wiring pattern is connected to the end portion so that the conductive layer arranged as the end dummy gate pattern is connected to the power source potential or the ground potential. It is preferable to be disposed so as to overlap the dummy gate pattern.

本発明は、上記半導体集積回路の設計方法において、前記標準セルは、該標準セル内の最も外側に位置する外側ゲートパターンの外側に配置され、該外側ゲートパターンに平行に配置されたダミーゲートパターンを有し、該ダミーゲートパターンは、前記ゲート電極と同一材料からなる導電性層の配置領域であり、該外側ゲートパターンの外部での該ゲートパターンの占有密度の低下を補うものであることが好ましい。 The present invention provides the above-described method for designing a semiconductor integrated circuit, wherein the standard cell is arranged outside the outer gate pattern located on the outermost side in the standard cell, and is arranged in parallel to the outer gate pattern. The dummy gate pattern is a region where a conductive layer made of the same material as the gate electrode is disposed, and compensates for a decrease in the density of the gate pattern outside the outer gate pattern. preferable.

本発明は、上記半導体集積回路の設計方法において、電源配線パターンあるいはグランド配線パターンは、前記ダミーゲートパターンとして配置される導電性層が電源電位もしくはグラウンド電位に接続されるよう、該ダミーゲートパターンと重なる領域を有することが好ましい。 According to the present invention, in the method for designing a semiconductor integrated circuit, the power supply wiring pattern or the ground wiring pattern is connected to the dummy gate pattern so that a conductive layer arranged as the dummy gate pattern is connected to a power supply potential or a ground potential. It is preferable to have overlapping regions.

本発明は、上記半導体集積回路の設計方法において、前記標準セルは、１つの信号処理機能を有する回路ブロックを構成するトランジスタの活性領域とゲート電極とのレイアウトを規定するものであり、該標準セルは、該トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを含む基本パターンを組み合わせて構成されていることが好ましい。 According to the present invention, in the semiconductor integrated circuit design method, the standard cell defines a layout of active regions and gate electrodes of transistors constituting a circuit block having one signal processing function. Is preferably configured by combining a basic pattern including the planar pattern of the active region of the transistor and the planar pattern of the gate electrode disposed on the active region, which is the gate pattern.

本発明は、上記半導体集積回路の設計方法において、前記基本パターンは、前記ゲートパターンの端部に対向するよう配置され、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーゲートパターンとを含み、前記標準セルの端部ダミーゲートパターンは、該標準セルを構成する基本パターンの基本端部ダミーゲートパターンから構成されていることが好ましい。 According to the present invention, in the semiconductor integrated circuit design method, the basic pattern is disposed so as to face an end of the gate pattern, and a basic end dummy gate pattern having a direction perpendicular to the gate pattern as a longitudinal direction; Preferably, the end dummy gate pattern of the standard cell is composed of a basic end dummy gate pattern of a basic pattern constituting the standard cell.

本発明は、上記半導体集積回路の設計方法において、前記標準セルは、前記トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを含む基本パターンを組み合わせて得られる１以上の組合せパターンからなり、かつ前記１以上の組合せパターンの複数のゲートパターンの端部に対向するよう配置された前記端部ダミーゲートパターンを含むことが好ましい。 The present invention provides the method for designing a semiconductor integrated circuit, wherein the standard cell includes a planar pattern of an active region of the transistor and a planar pattern of a gate electrode disposed on the active region, which is the gate pattern. It is preferable to include the end dummy gate pattern which is composed of one or more combination patterns obtained by combining basic patterns and arranged to face the ends of the plurality of gate patterns of the one or more combination patterns.

本発明は、上記半導体集積回路の設計方法において、前記標準セルは、１つの信号処理機能を有する回路ブロックを構成するトランジスタの活性領域とゲート電極とのレイアウトを規定するものであり、該標準セルは、該トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを含む１以上の基本パターンを含み、かつ該１以上の基本パターンにおける最も外側に位置する外側ゲートパターンの外側に配置され、該外側ゲートパターンに平行に配置されたダミーゲートパターンを含むことが好ましい。 According to the present invention, in the semiconductor integrated circuit design method, the standard cell defines a layout of active regions and gate electrodes of transistors constituting a circuit block having one signal processing function. Includes one or more basic patterns including a planar pattern of the active region of the transistor and a planar pattern of the gate electrode disposed on the active region, which is the gate pattern, and in the one or more basic patterns It is preferable to include a dummy gate pattern arranged outside the outermost gate pattern located on the outermost side and arranged parallel to the outer gate pattern.

本発明は、上記半導体集積回路の設計方法において、前記トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを組み合わせて、該活性領域及び該ゲート電極のレイアウトが異なる種々の基本パターンを規定するステップと、該種々の基本パターンのうちの所定の基本パターンを組み合わせて、隣接するゲートパターンのレイアウトが異なる複数の組合せパターンを作成するステップと、該組合せパターンを組み合わせて、前記標準セルを形成するステップとを含むことが好ましい。 The present invention provides a method for designing a semiconductor integrated circuit, wherein the active region is a combination of a planar pattern of an active region of the transistor and a planar pattern of a gate electrode which is the gate pattern and is disposed on the active region. A step of defining various basic patterns having different layouts of the gate electrodes, and a step of creating a plurality of combination patterns having different layouts of adjacent gate patterns by combining predetermined basic patterns of the various basic patterns And combining the combination patterns to form the standard cell.

本発明は、上記半導体集積回路の設計方法において、前記基本パターンを規定するステップでは、前記トランジスタの活性領域の平面パターン、及び前記ゲートパターンであるゲート電極の平面パターンとともに、該ゲートパターンの端部に対向するよう配置され、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーゲートパターンを組み合わせて基本パターンを規定することが好ましい。 According to the present invention, in the method of designing a semiconductor integrated circuit, in the step of defining the basic pattern, the planar pattern of the active region of the transistor and the planar pattern of the gate electrode that is the gate pattern, as well as the end of the gate pattern It is preferable that the basic pattern is defined by combining the basic end dummy gate patterns which are arranged so as to face each other and whose longitudinal direction is perpendicular to the gate pattern.

本発明は、上記半導体集積回路の設計方法において、前記組合せパターンを作成するステップでは、前記トランジスタの活性領域の平面パターン、及び前記ゲートパターンであるゲート電極の平面パターンを有する所定の基本パターンを組み合わせる際、個々の基本パターンにおけるゲートパターンの端部に対向するよう、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーゲートパターンを配置して、複数の組合せパターンを作成することが好ましい。 According to the present invention, in the method of designing a semiconductor integrated circuit, in the step of creating the combination pattern, a predetermined basic pattern having a plane pattern of the active region of the transistor and a plane pattern of the gate electrode which is the gate pattern is combined. At this time, it is preferable to create a plurality of combination patterns by disposing a basic end dummy gate pattern whose longitudinal direction is a direction perpendicular to the gate pattern so as to face the end of the gate pattern in each basic pattern. .

本発明は、上記半導体集積回路の設計方法において、前記標準セルを形成するステップでは、前記組合せパターンを組み合わせる際、該組合せパターンを構成する個々の基本パターンにおけるゲートパターンの端部に対向するよう、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーゲートパターンを配置して、前記標準セルを形成することが好ましい。 In the design method of the semiconductor integrated circuit according to the present invention, in the step of forming the standard cell, when the combination pattern is combined, it faces an end portion of the gate pattern in each basic pattern constituting the combination pattern. Preferably, the standard cell is formed by disposing a basic end dummy gate pattern whose longitudinal direction is a direction perpendicular to the gate pattern.

次に、本発明の作用について説明する。 Next, the operation of the present invention will be described.

本発明においては、標準セルを配列して半導体集積回路を設計する方法において、標準セルを構成するゲートパターンの端部に、該ゲートパターンと垂直な方向にダミーパターンを配置し、これにより、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を、該ダミーパターンの配置により補うので、フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計できる。その結果、設計マージンを小さくすることが可能となり、それによって高性能な半導体を提供することができる。 In the present invention, in a method of designing a semiconductor integrated circuit by arranging standard cells, a dummy pattern is arranged at the end of the gate pattern constituting the standard cell in a direction perpendicular to the gate pattern, thereby The decrease in the occupation density of the gate pattern at the end of the pattern 5 is compensated by the arrangement of the dummy pattern, so that the variation in gate length and the variation in the parasitic capacitance of the gate due to the optical proximity effect generated in the photolithography process is suppressed. Thus, it is possible to design a library that reflects the actual characteristics of standard cells. As a result, the design margin can be reduced, thereby providing a high-performance semiconductor.

また、本発明では、ゲートパターンと垂直な方向に設定するダミーパターンの電位を固定し、さらに、ゲートパターンと平行なダミーゲートパターンについても、この電源配線の電源電位もしくはグランド配線のグランド電位のどちらか一方に決めて電位を固定するので、ダミーパターンあるいはダミーゲートパターンに隣接するゲートパターンの電位を安定化させることができる。 Further, in the present invention, the potential of the dummy pattern set in the direction perpendicular to the gate pattern is fixed. Further, for the dummy gate pattern parallel to the gate pattern, either the power supply potential of the power supply wiring or the ground potential of the ground wiring is used. Since the potential is fixed to one of them, the potential of the dummy pattern or the gate pattern adjacent to the dummy gate pattern can be stabilized.

本発明によれば、半導体集積回路のトランジスタにおけるフォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、セルの実際の特性を反映させたライブラリを設計でき、これにより設計マージンを小さくすることが可能であり、それによって高性能な半導体を提供することができる。 According to the present invention, it is possible to design a library that reflects the actual characteristics of a cell by suppressing variations in gate length and parasitic capacitance due to the optical proximity effect generated in a photolithography process in a transistor of a semiconductor integrated circuit. Thus, the design margin can be reduced, thereby providing a high-performance semiconductor.

図１は本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、標準セルにゲートパターンと垂直方向にダミーパターンを設定した例を示している。FIG. 1 is a diagram for explaining a method of designing a semiconductor integrated circuit according to Embodiment 1 of the present invention, and shows an example in which a dummy pattern is set in a standard cell in a direction perpendicular to a gate pattern. 図２は、特許文献１に記載された半導体集積回路の設計方法の例を説明する図であり、図２（ａ）は、種々の基本パターンを示し、図２（ｂ）は、基本パターンの組合せにより得られる組合せパターンを示し、図２（ｃ）は、組合せパターンを組み合わせて得られる標準セルを示している。FIG. 2 is a diagram for explaining an example of a method for designing a semiconductor integrated circuit described in Patent Document 1. FIG. 2 (a) shows various basic patterns, and FIG. 2 (b) shows the basic pattern. A combination pattern obtained by the combination is shown, and FIG. 2C shows a standard cell obtained by combining the combination patterns. 図３は、半導体集積回路の設計における一般的な標準セル配置領域の例（図３（ａ）、図３（ｂ））を示す図である。FIG. 3 is a diagram showing an example of a typical standard cell arrangement region in the design of a semiconductor integrated circuit (FIGS. 3A and 3B). 図４は、本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、図１に示す標準セルのダミーパターンにコンタクトを追加設定した例を示す図である。FIG. 4 is a diagram for explaining the semiconductor integrated circuit design method according to the first embodiment of the present invention, and is a diagram showing an example in which contacts are additionally set in the dummy pattern of the standard cell shown in FIG. 図５は、本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、図４に示す標準セルのレイアウトに、電源配線（金属配線）を追加設定した例を示す図である。FIG. 5 is a diagram for explaining the semiconductor integrated circuit design method according to the first embodiment of the present invention, and is a diagram showing an example in which power supply wiring (metal wiring) is additionally set in the standard cell layout shown in FIG. . 図６は、本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、図５に示す標準セルのレイアウトに、ゲートパターンと平行方向のダミーパターンをグランド配線に接続を追加した例を示す図である。FIG. 6 is a diagram for explaining a method of designing a semiconductor integrated circuit according to the first embodiment of the present invention. In the standard cell layout shown in FIG. 5, a dummy pattern parallel to the gate pattern is added to the ground wiring. It is a figure which shows an example. 図７は、本発明の実施形態２による半導体集積回路の設計方法を説明する図であり、基本パターンにゲートパターンと垂直方向にダミーパターンを設定した例を示す図である。FIG. 7 is a diagram for explaining a method of designing a semiconductor integrated circuit according to the second embodiment of the present invention, and is a diagram showing an example in which a dummy pattern is set in the vertical direction in the basic pattern. 図８は、本発明の実施形態３による半導体集積回路の設計方法を説明する図であり、標準セルを配置後に電源配線を設定した例を示している。FIG. 8 is a diagram for explaining a method of designing a semiconductor integrated circuit according to the third embodiment of the present invention, and shows an example in which power supply wiring is set after the standard cell is arranged. 図９は、図８の一部を拡大した図であり、ゲートパターンと垂直方向のダミーパターンと電源配線とダミーパターンを接続するためのコンタクトを設定した例を示している。FIG. 9 is an enlarged view of a part of FIG. 8, and shows an example in which a gate pattern, a dummy pattern in the vertical direction, a power supply wiring, and a contact for connecting the dummy pattern are set.

まず、本発明の基本原理について説明する。 First, the basic principle of the present invention will be described.

本発明は、標準セルを配列して半導体集積回路を設計する方法であって、標準セルを構成するゲートパターンの端部に、該ゲートパターンと垂直な方向にダミーパターンを配置し、これにより、ゲートパターンの端部での該ゲートパターンの占有密度の低下を、該ダミーパターンの配置により補うものである。 The present invention is a method for designing a semiconductor integrated circuit by arranging standard cells, and a dummy pattern is arranged in a direction perpendicular to the gate pattern at the end of the gate pattern constituting the standard cell, The decrease in the occupation density of the gate pattern at the end of the gate pattern is compensated by the arrangement of the dummy pattern.

このダミーパターンの配置は、標準セルを構成する基本パターンを作成するステップ、該基本パターンを組み合わせて組合せパターンを形成するステップ、及び該組合せパターンから標準セルを作成するステップのいずれのステップで行ってもよく、さらには、半導体設計手順で標準セルを配置した後に行ってもよい。 The dummy pattern is arranged in any of the steps of creating a basic pattern constituting a standard cell, combining the basic patterns to form a combination pattern, and creating a standard cell from the combination pattern. Further, it may be performed after the standard cell is arranged in the semiconductor design procedure.

以下、本発明の実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（実施形態１）
本発明の実施形態１による半導体集積回路の設計方法は、標準セルを作成するステップで、ゲートパターンと垂直な方向にダミーパターンを設定するものである。 (Embodiment 1)
In the method for designing a semiconductor integrated circuit according to the first embodiment of the present invention, a dummy pattern is set in a direction perpendicular to the gate pattern in the step of creating a standard cell.

図１は本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、標準セルＳｃ１にゲートパターンと垂直方向にダミーパターンを設定した例を示している。 FIG. 1 is a diagram for explaining a method of designing a semiconductor integrated circuit according to Embodiment 1 of the present invention, and shows an example in which a dummy pattern is set in the standard cell Sc1 in a direction perpendicular to the gate pattern.

図１に示す標準セルＳｃ１では、ゲートパターンが、同じ長さ、幅で、等間隔に横方向に配置され、標準セルの左右のセル境界線６上に、ゲートパターン５と平行で同様なパターンのダミーゲートパターン４が配置されている。このようにゲートパターン５と平行なダミーゲートパターン４を配置する点は、特許文献１に開示のものと同様である。このとき、標準セルＳｃ１の幅は、ゲートパターンの間隔Ｎの整数倍となる。 In the standard cell Sc1 shown in FIG. 1, the gate pattern has the same length and width and is arranged in the horizontal direction at equal intervals, and the same pattern parallel to the gate pattern 5 on the left and right cell boundary lines 6 of the standard cell. Dummy gate patterns 4 are arranged. Thus, the point which arrange | positions the dummy gate pattern 4 parallel to the gate pattern 5 is the same as that of the thing disclosed by patent document 1. FIG. At this time, the width of the standard cell Sc1 is an integral multiple of the interval N between the gate patterns.

次に、このゲートパターン５と垂直な方向に設定するダミーパターン（端部ダミーパターン）３は、標準セルＳｃの上下のセル境界線６上に配置し、長さはセル幅以上の長さに設定し、標準セルＳｃ１を並べた時に、このダミーパターン３がつながるように設定する。また、垂直な方向に設定するダミーパターン３の幅は、パターンの最小幅ルールを満たす幅とする。ゲートパターンとゲートパターンと垂直な方向に設定するダミーパターンの間隔は、パターンの最小隙間ルールを満たす間隔とする。 Next, the dummy pattern (end dummy pattern) 3 set in a direction perpendicular to the gate pattern 5 is arranged on the upper and lower cell boundary lines 6 of the standard cell Sc, and the length is longer than the cell width. It is set so that this dummy pattern 3 is connected when the standard cells Sc1 are arranged. The width of the dummy pattern 3 set in the vertical direction is set to satisfy the minimum width rule of the pattern. The interval between the dummy patterns set in the direction perpendicular to the gate pattern is set to satisfy the minimum gap rule of the pattern.

次に、ゲートパターンと垂直な方向に設定するダミーパターン３の電位を固定するために、このダミーパターン３に１つ以上のコンタクトを配置する。 Next, in order to fix the potential of the dummy pattern 3 set in a direction perpendicular to the gate pattern, one or more contacts are arranged on the dummy pattern 3.

図４は、図１に示すダミーパターン３にコンタクト８を追加設定した例を示す図である。 FIG. 4 is a diagram showing an example in which contacts 8 are additionally set in the dummy pattern 3 shown in FIG.

このコンタクト８を配置する位置は、ゲートパターン５の間隔Ｎの整数倍とし、オフセット値を０もしくは１／２Ｎとして、Ｎ＋オフセットに相当する位置とする。これにより、標準セルを隙間なく並べたときに、隣接する上下の標準セルの間でコンタクトが一致するようにしている。 The position where the contact 8 is disposed is an integer multiple of the interval N of the gate pattern 5 and the offset value is 0 or 1 / 2N, and is a position corresponding to N + offset. As a result, when the standard cells are arranged without gaps, the contacts are matched between the adjacent upper and lower standard cells.

また、このコンタクト８の配置位置上には、図５に示すように、トランジスタのソースへ接続するための電源配線もしくはグランド配線を形成する金属配線のパターン９もしくは１０を設定しておく。 Further, as shown in FIG. 5, a metal wiring pattern 9 or 10 for forming a power supply wiring or a ground wiring for connection to the source of the transistor is set on the arrangement position of the contact 8.

これにより、電源配線の下層にある、ダミーパターンを有する導電性層は、コンタクト８を介して電源電位に固定され、グランド配線の下層にある、ダミーパターンを有する導電性層は、コンタクト７を介してグランド電位に固定される。 Thereby, the conductive layer having the dummy pattern in the lower layer of the power supply wiring is fixed to the power supply potential through the contact 8, and the conductive layer having the dummy pattern in the lower layer of the ground wiring is connected through the contact 7. To the ground potential.

さらにゲートパターン５と平行なダミーゲートパターン４についても、この電源配線の電源電位もしくはグランド配線のグランド電位のどちらか一方に決めて電位を固定する。 Further, the potential of the dummy gate pattern 4 parallel to the gate pattern 5 is fixed to either the power supply potential of the power supply wiring or the ground potential of the ground wiring.

例えば、金属配線のパターン１０ａを、ゲートパターン５と平行なダミーゲートパターン４と重なるように配置し、これらの重なった部分にコンタクト１１を配置して、金属配線とグランド配線とが接続されるようにする。 For example, the metal wiring pattern 10a is disposed so as to overlap the dummy gate pattern 4 parallel to the gate pattern 5, and the contact 11 is disposed in these overlapping portions so that the metal wiring and the ground wiring are connected. To.

なお、図６は、このようにゲートパターン５と平行なダミーゲートパターン４をグランド配線のパターン１０に金属配線のパターン１０ａを介して接続した例を示している。 FIG. 6 shows an example in which the dummy gate pattern 4 parallel to the gate pattern 5 is connected to the ground wiring pattern 10 via the metal wiring pattern 10a.

このように本実施形態１では、標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、これにより、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を、該ダミーパターン３の配置により補うので、フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計できる。その結果、設計マージンを小さくすることが可能となり、それによって高性能な半導体を提供することができる。 As described above, in the first embodiment, in the method of designing the semiconductor integrated circuit by arranging the standard cells Sc1, the dummy pattern is formed at the end of the gate pattern 5 constituting the standard cell Sc1 in the direction perpendicular to the gate pattern 5. 3 is arranged to compensate for the decrease in the occupation density of the gate pattern at the end portion of the gate pattern 5 by the arrangement of the dummy pattern 3, so that the gate length due to the optical proximity effect generated in the photolithography process can be reduced. It is possible to design a library that reflects the actual characteristics of standard cells by suppressing variations and variations in gate parasitic capacitance. As a result, the design margin can be reduced, thereby providing a high-performance semiconductor.

また、この実施形態１では、ゲートパターン５と垂直な方向に設定するダミーパターン３の電位を固定し、さらに、ゲートパターン５と平行なダミーゲートパターン４についても、この電源配線の電源電位もしくはグランド配線のグランド電位のどちらか一方に決めて電位を固定するので、ダミーパターン３あるいはダミーゲートパターン４に隣接するゲートパターン５の電位を安定化させることができる。 In the first embodiment, the potential of the dummy pattern 3 set in a direction perpendicular to the gate pattern 5 is fixed, and the dummy gate pattern 4 parallel to the gate pattern 5 is also connected to the power supply potential or ground of the power supply wiring. Since the potential is fixed by determining one of the ground potentials of the wiring, the potential of the gate pattern 5 adjacent to the dummy pattern 3 or the dummy gate pattern 4 can be stabilized.

なお、上記実施形態１では、標準セルにゲートパターンと垂直な方向にダミーパターンを設定したが、標準セルを構成する基本パターンの作成ステップ、基本パターンを組み合わせた組合せパターンを作成するステップで、実施形態１と同様の方法でゲートパターンと垂直な方向にダミーパターンを設定し、電源配線（グランド配線）に接続して標準セルの作成を実施しても、同様の結果が得られる。
（実施形態２）
本発明の実施形態２による半導体集積回路の設計方法は、標準セルを構成する基本パターンを作成するステップで、ゲートパターンと垂直な方向にダミーパターンを設定するものである。 In the first embodiment, the dummy pattern is set in the standard cell in the direction perpendicular to the gate pattern. However, in the step of creating the basic pattern constituting the standard cell and the step of creating the combination pattern combining the basic pattern, Even if a dummy cell is set in a direction perpendicular to the gate pattern by the same method as in the first embodiment and connected to a power supply wiring (ground wiring) to create a standard cell, the same result can be obtained.
(Embodiment 2)
The semiconductor integrated circuit design method according to the second embodiment of the present invention is a step of creating a basic pattern constituting a standard cell, and sets a dummy pattern in a direction perpendicular to the gate pattern.

図７は、本発明の実施形態２による半導体集積回路の設計方法を説明する図であり、基本パターンにダミーパターンを設定した例を示している。 FIG. 7 is a diagram for explaining a semiconductor integrated circuit design method according to Embodiment 2 of the present invention, and shows an example in which a dummy pattern is set as a basic pattern.

なお、この基本パターンを組み合わせて標準セルを構成すると、実施形態１で示した図６の標準セルＳｃ１ができることが分かる。 It should be noted that when the standard cell is configured by combining these basic patterns, the standard cell Sc1 of FIG.

図７は、ダミーパターンを設定した基本パターンとして、４つの基本パターンＢｐ１〜Ｂｐ４を示し、また、ゲートパターンが配置されていない領域に、電源配線もしくはグランド配線を形成する金属配線のパターンを形成する基本パターンＢｐ５を示している。 FIG. 7 shows four basic patterns Bp1 to Bp4 as basic patterns in which dummy patterns are set, and a metal wiring pattern for forming power supply wiring or ground wiring is formed in a region where no gate pattern is arranged. A basic pattern Bp5 is shown.

例えば、基本パターンＢｐ１は、図２に示す基本パターン５１にダミーパターン１４、１８を設定したものであり、このダミーパターンにはそれぞれコンタクト１５、１９が設定され、さらに、グランド配線、電源配線を形成する金属配線のパターン１３、１７が設定されている。 For example, the basic pattern Bp1 is obtained by setting dummy patterns 14 and 18 to the basic pattern 51 shown in FIG. 2, and contacts 15 and 19 are set to the dummy pattern, respectively, and ground wiring and power supply wiring are formed. Metal wiring patterns 13 and 17 are set.

基本パターンＢｐ２は、図２に示す基本パターン５１ｂにダミーパターン１４、１８を設定したものであり、このダミーパターンにはそれぞれコンタクト１５、１９が設定され、さらに、グランド配線、電源配線を形成する金属配線のパターン１３、１７が設定されている。 The basic pattern Bp2 is obtained by setting dummy patterns 14 and 18 to the basic pattern 51b shown in FIG. 2, and contacts 15 and 19 are set in the dummy pattern, respectively, and metal for forming ground wiring and power supply wiring Wiring patterns 13 and 17 are set.

基本パターンＢｐ３は、図２に示す基本パターン５５にダミーパターン１４、１８を設定したものであり、このダミーパターンにはそれぞれコンタクト１５、１９が設定され、さらに、グランド配線、電源配線を形成する金属配線のパターン１３、１７が設定されている。 The basic pattern Bp3 is obtained by setting dummy patterns 14 and 18 to the basic pattern 55 shown in FIG. 2, and contacts 15 and 19 are set in the dummy pattern, respectively, and metal for forming ground wiring and power supply wiring is provided. Wiring patterns 13 and 17 are set.

基本パターンＢｐ４は、図２に示す基本パターン５７にダミーパターン１４、１８を設定したものであり、このダミーパターンにはそれぞれコンタクト１５、１９が設定され、さらに、グランド配線もしくは電源配線を形成する金属配線のパターン１３、１７が設定されている。 The basic pattern Bp4 is obtained by setting dummy patterns 14 and 18 to the basic pattern 57 shown in FIG. 2, and contacts 15 and 19 are set in the dummy pattern, respectively, and a metal that forms a ground wiring or a power supply wiring. Wiring patterns 13 and 17 are set.

このような構成の実施形態２においても、実施形態１と同様の効果が得られる。 Also in the second embodiment having such a configuration, the same effect as in the first embodiment can be obtained.

なお、本実施形態２による半導体集積回路の設計方法は、標準セルを構成する基本パターンを作成するステップで、ゲートパターンと垂直な方向にダミーパターンを設定するものであるが、ゲートパターンと垂直な方向のダミーパターンの設定は、図２（ｂ）に示すように、基本パターンを組み合わせて組合せパターンを作成するステップで行ってもよい。
（実施形態３）
次に、本発明の実施形態３による半導体集積回路の設計方法は、半導体集積回路を構成する複数の標準セルを配置した後にダミーパターンの配置を実施するものである。 In the semiconductor integrated circuit design method according to the second embodiment, a dummy pattern is set in a direction perpendicular to the gate pattern in the step of creating a basic pattern constituting a standard cell. The setting of the direction dummy pattern may be performed in a step of creating a combination pattern by combining basic patterns as shown in FIG.
(Embodiment 3)
Next, in the semiconductor integrated circuit design method according to the third embodiment of the present invention, the dummy pattern is arranged after arranging a plurality of standard cells constituting the semiconductor integrated circuit.

まず、この実施形態３による半導体集積回路の設計方法では、図３（ａ）あるいは図３（ｂ）のように、従来の方法で半導体集積回路を構成する複数の標準セルＳｃを配置する。この段階では、標準セル間の信号配線のレイアウトは実施していない。ここで、標準セルの上下辺の標準セル境界線上に、上下に隣接する標準セル行の間で共通の電源配線（金属配線）を実施する。 First, in the method for designing a semiconductor integrated circuit according to the third embodiment, as shown in FIG. 3A or 3B, a plurality of standard cells Sc constituting the semiconductor integrated circuit are arranged by a conventional method. At this stage, the layout of signal wiring between standard cells is not implemented. Here, on the standard cell boundary lines on the upper and lower sides of the standard cell, common power supply wiring (metal wiring) is carried out between the standard cell rows adjacent vertically.

図８は、このように標準セルの上下辺の標準セル境界線上に、上下の標準セル行の間で共通の電源配線（金属配線）２８及びグランド配線（金属配線）２５のレイアウトを実施した状態を示している。この金属配線の幅は、電源供給のために必要な幅ととする。 FIG. 8 shows a state in which the layout of the common power supply wiring (metal wiring) 28 and the ground wiring (metal wiring) 25 is performed between the upper and lower standard cell rows on the standard cell boundary lines on the upper and lower sides of the standard cell. Is shown. The width of the metal wiring is a width necessary for power supply.

次に、ゲートパターン２３と垂直な方向のダミーパターン２４及び２７のレイアウトを、標準セルの上下辺の標準セル境界線上に、先に実施した電源配線あるいはグランド配線のパターンと重なるように設定する。このダミーパターンの幅は、コンパクトの配置に必要な幅以上で、ゲートパターンとの最小隙間ルールを満たすものとする。もちろん、このルールが満たせるように標準セルを作成しておく。 Next, the layout of the dummy patterns 24 and 27 in the direction perpendicular to the gate pattern 23 is set so as to overlap the pattern of the power supply wiring or the ground wiring previously implemented on the standard cell boundary lines on the upper and lower sides of the standard cell. The width of this dummy pattern is equal to or larger than the width necessary for compact arrangement and satisfies the minimum clearance rule with the gate pattern. Of course, a standard cell is created so that this rule can be satisfied.

図９は、図８の一部を拡大し、ダミーパターンとコンタクトの配置を実施した例を示している。 FIG. 9 shows an example in which a part of FIG. 8 is enlarged and dummy patterns and contacts are arranged.

次に、図９に示すように、このダミーパターン２４、２７上に等間隔でコンタクト２６、２９を配置し、電源配線２８上のダミーパターン２７は電源電位に固定し、グランド配線２５上のダミーパターン２４はグランド電位に固定する。コンタクトの配置位置は、実施形態１と同じでＮの整数倍としオフセット値を０もしくは、１／２Ｎとして、Ｎ＋オフセットとする。 Next, as shown in FIG. 9, contacts 26 and 29 are arranged on the dummy patterns 24 and 27 at equal intervals, the dummy pattern 27 on the power supply wiring 28 is fixed to the power supply potential, and the dummy on the ground wiring 25 is set. The pattern 24 is fixed at the ground potential. The contact arrangement position is the same as in the first embodiment, and is an integer multiple of N. The offset value is 0 or 1 / 2N, and the offset is N +.

なお、コンタクトは、このような位置すべてに必要ではなく、一つのダミーパターンに対して、１つ以上あればよいが、ＩＲドロップの制約を守もれる間隔で配置するのが望ましい。 The contacts are not necessary at all such positions, and one or more contacts may be provided for one dummy pattern. However, it is desirable to arrange the contacts at an interval that can comply with the IR drop restrictions.

次に、ゲートパターンと平行に配置したダミーパターンの電位を固定するために、以下に示すとおり、図形演算により金属パターンとコンタクトパターンを生成し重ねる。 Next, in order to fix the potential of the dummy pattern arranged in parallel with the gate pattern, as shown below, a metal pattern and a contact pattern are generated and overlapped by graphic calculation.

まず、ゲートパターンと平行に配置したダミーパターンのグランド電位に接続する場合の手順について、図６を参照して説明する。 First, the procedure for connecting to the ground potential of a dummy pattern arranged in parallel with the gate pattern will be described with reference to FIG.

手順１：ゲートパターン５と平行なダミーパターン４のグランド配線１０に近い側の端にコンタクト１１を配置する。 Procedure 1: A contact 11 is arranged on the end of the dummy pattern 4 parallel to the gate pattern 5 on the side close to the ground wiring 10.

手順２：手順１で配置したコンタクト１１を覆う最小のメタルパターン（図示せず）を配置する。 Procedure 2: A minimum metal pattern (not shown) covering the contacts 11 arranged in Procedure 1 is arranged.

手順３：手順２で配置したメタルパターン（図示せず）とグランド配線１０のメタルを必要最小限の面積のメタルパターン１０ａでつなぐ。 Procedure 3: The metal pattern (not shown) arranged in Procedure 2 and the metal of the ground wiring 10 are connected by a metal pattern 10a having a minimum necessary area.

次に、ゲートパターンと平行に配置したダミーパターンを電源電位に接続する場合について図６を用いて説明する。 Next, a case where a dummy pattern arranged in parallel with the gate pattern is connected to the power supply potential will be described with reference to FIG.

手順１：ゲートパターン５と平行なダミーパターン４の電源配線９に近い側の端にコンタクト（（図示せず）を配置する。 Procedure 1: A contact (not shown) is arranged at the end of the dummy pattern 4 parallel to the gate pattern 5 on the side close to the power supply wiring 9.

手順２：手順１で配置したコンタクトを覆う最小のメタルパターンを配置する。 Procedure 2: Arrange the minimum metal pattern that covers the contacts arranged in Procedure 1.

手順３：手順２で配置したメタルパターンと電源配線のメタルを必要最小限の面積のメタルパターンでつなぐ。 Step 3: Connect the metal pattern arranged in step 2 and the metal of the power supply wiring with a metal pattern of the minimum necessary area.

この後は、従来方法と同様にして標準セル間の信号配線のレイアウトを実施する。 Thereafter, the layout of signal wiring between standard cells is carried out in the same manner as in the conventional method.

このような構成の本実施形態３による半導体集積回路の設計方法においても、実施形態１の半導体集積回路の設計方法と同様の効果が得られる。 Also in the semiconductor integrated circuit design method according to the third embodiment having such a configuration, the same effects as the semiconductor integrated circuit design method according to the first embodiment can be obtained.

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。 As mentioned above, although this invention has been illustrated using preferable embodiment of this invention, this invention should not be limited and limited to this embodiment. It is understood that the scope of the present invention should be construed only by the claims. It is understood that those skilled in the art can implement an equivalent range based on the description of the present invention and the common general technical knowledge from the description of specific preferred embodiments of the present invention. Patents, patent applications, and documents cited herein should be incorporated by reference in their entirety, as if the contents themselves were specifically described herein. Understood.

本発明は、半導体集積回路の設計方法の分野において、微細化されたトランジスタを有する半導体集積回路（ＬＳＩ）の設計を、光近接効果、つまり、回路パターンのサイズが回路パターンの転写に用いる光源の波長より小さい場合に生じて、パターン幅のばらつきなどによるＬＳＩの性能劣化を招く現象を考慮して行う方法に関するものであり、半導体集積回路のトランジスタにおけるフォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させた半導体集積回路を設計することができる半導体集積回路の設計方法を得ることができるものである。 The present invention relates to the design of a semiconductor integrated circuit (LSI) having a miniaturized transistor in the field of semiconductor integrated circuit design methods. The optical proximity effect, that is, the size of a circuit pattern is used for transferring a circuit pattern. The present invention relates to a method that takes into account the phenomenon that occurs when the wavelength is smaller than the wavelength and causes the performance degradation of the LSI due to variations in the pattern width, etc. It is possible to obtain a semiconductor integrated circuit design method capable of designing a semiconductor integrated circuit in which the variation in length and the variation in parasitic capacitance of the gate are suppressed and the actual characteristics of the standard cell are reflected.

３、１４、１８、２４、２７ダミーパターン
４、２０、２３ダミーゲートパターン
５、１６ゲートパターン
６標準セル境界線
７、１１、１５、２１、２６グランド電位側のコンタクト
８、１９、２９電源電位側のコンタクト
９、１７、２８電源配線
１０、１３、２６グランド配線
１２基本パターン境界線
２４，２７ゲートパターンと垂直方向のダミーパターン
Ｂｐ１〜Ｂｐ４基本パターン
Ｓｃ、Ｓｃ１標準セル 3, 14, 18, 24, 27 Dummy pattern 4, 20, 23 Dummy gate pattern 5, 16 Gate pattern 6 Standard cell boundary line 7, 11, 15, 21, 26 Ground potential side contact 8, 19, 29 Power supply potential Side contact 9, 17, 28 Power supply wiring 10, 13, 26 Ground wiring 12 Basic pattern boundary lines 24, 27 Dummy pattern perpendicular to gate pattern Bp1-Bp4 Basic pattern Sc, Sc1 Standard cell

Claims

A method of designing a semiconductor integrated circuit by arranging standard cells,
The standard cell is
A plurality of parallel gate patterns arranged at predetermined intervals;
An end dummy pattern disposed perpendicularly to the gate pattern so as to face the ends of the plurality of gate patterns,
The gate pattern is an arrangement region of a gate electrode of a transistor constituting the semiconductor integrated circuit,
The end dummy pattern is an arrangement region of a conductive layer made of the same material as the gate electrode, and compensates for a decrease in the occupation density of the gate pattern at the end of the gate pattern. Design method.

The method for designing a semiconductor integrated circuit according to claim 1,
The design of the semiconductor integrated circuit, wherein the power wiring pattern or the ground wiring pattern is arranged so as to overlap the end dummy pattern so that the conductive layer arranged as the end dummy pattern is connected to the power supply potential or the ground potential. Method.

The method for designing a semiconductor integrated circuit according to claim 1,
The standard cell is
A dummy gate pattern disposed outside the outermost gate pattern located outside the standard cell and disposed parallel to the outer gate pattern;
The dummy gate pattern is an arrangement region of a conductive layer made of the same material as the gate electrode, and compensates for a decrease in the occupation density of the gate pattern outside the outer gate pattern. Method.

The method of designing a semiconductor integrated circuit according to claim 3,
A method for designing a semiconductor integrated circuit, wherein a power supply wiring pattern or a ground wiring pattern has a region overlapping with a dummy gate pattern so that a conductive layer arranged as the dummy gate pattern is connected to a power supply potential or a ground potential.

The method for designing a semiconductor integrated circuit according to claim 1,
The standard cell defines a layout of active regions and gate electrodes of transistors constituting a circuit block having one signal processing function,
The standard cell is configured by combining a basic pattern including a planar pattern of the active region of the transistor and a planar pattern of the gate electrode, which is the gate pattern, disposed on the active region. Design method.

The method of designing a semiconductor integrated circuit according to claim 5,
The basic pattern includes a basic end dummy pattern that is disposed so as to face an end of the gate pattern and has a direction perpendicular to the gate pattern as a longitudinal direction,
The method for designing a semiconductor integrated circuit, wherein the end dummy pattern of the standard cell includes a basic end dummy pattern of a basic pattern constituting the standard cell.

The method of designing a semiconductor integrated circuit according to claim 5,
The standard cell is
It consists of one or more combination patterns obtained by combining a basic pattern including a planar pattern of the active region of the transistor and a planar pattern of the gate electrode, which is the gate pattern, disposed on the active region, and the 1 A method for designing a semiconductor integrated circuit, comprising the end dummy pattern arranged to face the ends of a plurality of gate patterns of the above combination pattern.

The method for designing a semiconductor integrated circuit according to claim 1,
The standard cell defines a layout of active regions and gate electrodes of transistors constituting a circuit block having one signal processing function,
The standard cell is
One or more basic patterns including a planar pattern of the active region of the transistor and a planar pattern of the gate electrode disposed on the active region, which is the gate pattern, and the outermost side in the one or more basic patterns A method for designing a semiconductor integrated circuit, comprising a dummy gate pattern disposed outside an outer gate pattern located at a position parallel to the outer gate pattern.

The method of designing a semiconductor integrated circuit according to claim 5,
By combining the planar pattern of the active region of the transistor and the planar pattern of the gate electrode, which is the gate pattern, disposed on the active region, various basic patterns having different layouts of the active region and the gate electrode are obtained. Prescribing steps;
Combining a predetermined basic pattern among the various basic patterns to create a plurality of combination patterns having different layouts of adjacent gate patterns;
Combining the combination pattern to form the standard cell.

The method of designing a semiconductor integrated circuit according to claim 9,
In the step of defining the basic pattern, the planar pattern of the active region of the transistor and the planar pattern of the gate electrode, which is the gate pattern, are arranged so as to face the edge of the gate pattern, and are perpendicular to the gate pattern. A method for designing a semiconductor integrated circuit, wherein a basic pattern is defined by combining basic end dummy patterns whose direction is a longitudinal direction.

The method of designing a semiconductor integrated circuit according to claim 9,
In the step of creating the combination pattern,
When combining a predetermined basic pattern having a planar pattern of the active region of the transistor and a planar pattern of the gate electrode which is the gate pattern, the gate pattern is perpendicular to the end of the gate pattern in each basic pattern. A method for designing a semiconductor integrated circuit, in which a plurality of combination patterns are created by arranging basic end dummy patterns having a long direction as a long direction.

The method of designing a semiconductor integrated circuit according to claim 9,
In the step of forming the standard cell,
When combining the combination pattern, disposing a basic end dummy pattern whose longitudinal direction is a direction perpendicular to the gate pattern so as to face the end of the gate pattern in each basic pattern constituting the combination pattern, A method of designing a semiconductor integrated circuit for forming the standard cell.