JP2011217422A - ネットワーク接続装置及びスイッチング回路装置、並びにアドレス学習処理方法 - Google Patents
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Abstract
【解決手段】本スイッチは、第1ポートから受信したパケットを第2ポートへ出力するスイッチ部と、スイッチ部からの要求に応答して特定のアドレスについて所定の学習処理を実施する管理プログラムを実行するプロセッサとを有する。スイッチ部は、装置のアドレスと本アドレスを学習したか否かを表すフラグとポートの識別子とを含むエントリを格納するテーブルを有し、特定のポートから受信したパケットに含まれる特定の装置の送信元アドレスが上記テーブルに登録されていない場合、送信元アドレスと学習中を表すフラグと特定のポートの識別子とを含むエントリを上記テーブルに登録すると共に、プロセッサに送信元アドレスの学習を要求し、上記プロセッサから特定のエントリのフラグを学習済みに変更する要求を受信すると、上記テーブルにおいて特定のエントリのフラグを学習済みに設定する。
【選択図】図3
Description
背景技術で述べたように、L2スイッチにおけるハードウエアのみによるアドレス学習では、MAC VLAN認証など高度な、そして学習の有無を切り替えたり学習内容を変更したりする柔軟なアドレス学習パターンに対応できない。そこで、スイッチLSIとは別にスイッチ管理プロセッサを導入して、当該スイッチ管理プロセッサで各種アドレス学習を実施するための管理プログラムを実行するような構成が考えられる。
図3に、本実施の形態におけるL2スイッチ100の構成例を示す。L2スイッチ100は、スイッチLSI110と、当該スイッチLSI110と通信路131及び割り込み信号線132で接続されたスイッチ管理プロセッサ120とを有する。スイッチLSI110は、端末装置等(図3では端末101乃至103)に接続されるポート部(図3ではポート1乃至3)と、ポート部に接続されるFDB111と、FDB111に接続されている管理部112と、管理部112と接続されており且つアドレス学習の順番を管理するためのキューとして機能するタグ格納部113とを有する。以下でも述べるが、図3で点線で示されるようにFDB111とタグ格納部113とは一体化される場合もある。また、FDB111には、以下で説明するようにアドレス学習中であるか否かを表す学習状態フラグ1111が新たに追加されている。また、管理部112は、タグ格納部113と共にアドレス学習の順番を管理するためのキューとして機能する先頭ポインタを格納する先頭ポインタ格納部1121及び末尾ポインタを格納する末尾ポインタ格納部1122を有する。また、スイッチ管理プロセッサ120は、OS上で管理プログラム121を実行している。
複数のポートのうち第1のポートから受信したパケットを第2のポートへ出力するスイッチ部と、
前記スイッチ部からの要求に応答して特定のアドレスについて所定の学習処理を実施する管理プログラムを実行するプロセッサと、
を有し、
前記スイッチ部は、
前記ポートに接続されている装置のアドレスと、前記プロセッサが前記アドレスを学習したか否かを表す学習データと、前記装置が接続されているポートの識別子とを含むエントリを格納するテーブルを有しており、
特定のポートから受信したパケットに含まれる特定の装置の送信元アドレスが前記テーブルに登録されていない場合、前記送信元アドレスと前記送信元アドレスを学習中であることを表す学習データと前記特定のポートの識別子とを含むエントリを前記テーブルに登録すると共に、前記プロセッサに前記送信元アドレスの学習を要求し、
前記特定のポートから前記特定の装置の送信元アドレスを含む第2のパケットを受信した際に前記テーブルに前記特定の装置の送信元アドレスと学習中であることを表す学習データとを含むエントリが登録済みである場合には、前記プロセッサに前記送信元アドレスの学習を要求せず、
前記プロセッサから前記テーブルにおける特定のエントリの前記学習データを学習済みに変更する要求を受信した場合、前記テーブルにおいて前記特定のエントリの前記学習データを学習済みに設定する
ネットワーク接続装置。
前記スイッチ部が、
前記特定のポートから特定の送信先アドレスを含む第2のパケットを受信した際に前記テーブルに前記特定の送信先アドレスと学習中であることを表す学習データとを含むエントリが登録済みである場合には、前記第2のパケットを、前記特定のポートを除く前記複数のポートに出力する
付記1記載のネットワーク接続装置。
前記テーブルにおいて前記学習データが学習中であることを表しているエントリの学習順番を管理するための機構をさらに有する付記1又は2記載のネットワーク接続装置。
前記機構において、
前記エントリ毎に、ポインタフィールドが設けられ、
前記ポインタフィールドに、前記学習データが学習中であることを表しているエントリに対応付けて、次に学習すべきエントリへのポインタが登録され、
さらに、最初に学習すべきエントリへのポインタ及び最後に学習すべきエントリへのポインタを別途保持する
付記3記載のネットワーク接続装置。
複数のポートのうち第1のポートから受信したパケットを第2のポートへ出力するスイッチ部と、前記スイッチ部からの要求に応答して特定のアドレスについて所定の学習処理を実施する管理プログラムを実行するプロセッサとを有するネットワーク接続装置により実行されるアドレス学習処理方法であって、
前記ポートに接続されている装置のアドレスと前記プロセッサが前記アドレスを学習したか否かを表す学習データと前記装置が接続されているポートの識別子とを含むエントリを格納するテーブルに、特定のポートから受信したパケットに含まれる特定の装置の送信元アドレスが登録されていない場合、前記送信元アドレスと前記送信元アドレスを学習中であることを表す学習データと前記特定のポートの識別子とを含むエントリを前記テーブルに登録すると共に、前記プロセッサに前記送信元アドレスの学習を要求する要求ステップと、
前記特定のポートから前記特定の装置の送信元アドレスを含む第2のパケットを受信した際に前記テーブルに前記特定の装置の送信元アドレスと学習中であることを表す学習データとを含むエントリが登録済みである場合には、前記プロセッサに対する前記送信元アドレスの学習の要求を抑制するステップと、
前記プロセッサから前記テーブルにおける特定のエントリの前記学習データを学習済みに変更する要求を受信した場合、前記テーブルにおいて前記特定のエントリの前記学習データを学習済みに設定するステップと、
を含むアドレス学習処理方法。
前記スイッチ部において、
前記エントリ毎に、ポインタフィールドが設けられ、
前記ポインタフィールドには、前記学習データが学習中であることを表しているエントリに対応付けて、次に学習すべきエントリへのポインタが登録され、
さらに、最初に学習すべきエントリへのポインタ及び最後に学習すべきエントリへのポインタを別途保持し、
前記要求ステップにおいて、
前記最後に学習すべきエントリへのポインタが既に登録されている場合には、当該最後に学習すべきエントリについての前記ポインタフィールドに、前記要求ステップにおいて前記テーブルに新たに登録されたエントリのアドレスを登録し、
前記要求ステップにおいて前記テーブルに新たに登録されたエントリのアドレスを、前記最後に学習すべきエントリへのポインタとして登録し、
前記要求ステップの後に前記プロセッサからの先頭ポインタの要求に応じて、前記最初に学習すべきエントリへのポインタが示す先頭エントリのアドレスを前記プロセッサに出力するステップと、
前記プロセッサからの前記先頭エントリのアドレスを指定した先頭エントリ取得要求に応じて、前記テーブルから前記先頭エントリのデータ及び当該先頭エントリに対応付けられている前記ポインタフィールドに格納されているアドレスを読み出して前記プロセッサに出力するステップと、
前記プロセッサからの前記先頭エントリに対応付けられている前記ポインタフィールドに格納されているアドレスの設定要求に応じて、前記最初に学習すべきエントリへのポインタとして前記アドレスの設定要求に含まれるアドレスを登録するステップと、
をさらに含む付記5記載のアドレス学習処理方法。
複数のポートのうちあるポートに接続されている装置のアドレスと、特定のアドレスについて所定の学習処理を実施する管理プログラムを実行するプロセッサが前記特定のアドレスを学習したか否かを表す学習データと、前記装置が接続されているポートの識別子とを含むエントリを格納するテーブルと、
管理部とを有しており、
前記管理部が、
特定のポートから受信したパケットに含まれる特定の装置の送信元アドレスが前記テーブルに登録されていない場合、前記送信元アドレスと前記送信元アドレスを学習中であることを表す学習データと前記特定のポートの識別子とを含むエントリを前記テーブルに登録すると共に、前記プロセッサに前記送信元アドレスの学習を要求し、
前記特定のポートから前記特定の装置の送信元アドレスを含む第2のパケットを受信した際に前記テーブルに前記特定の装置の送信元アドレスと学習中であることを表す学習データとを含むエントリが登録済みである場合には、前記プロセッサに前記送信元アドレスの学習を要求せず、
前記プロセッサから前記テーブルにおける特定のエントリの前記学習データを学習済みに変更する要求を受信した場合、前記テーブルにおいて前記特定のエントリの前記学習データを学習済みに設定する、
ネットワーク接続装置用のスイッチング回路装置。
120 スイッチ管理プロセッサ
111 FDB 112 管理部
113 タグ格納部
1111 学習状態フラグ
1121 先頭ポインタ格納部
1122 末尾ポインタ格納部
121 管理プログラム
Claims (8)
- スイッチとプロセッサとを備えるネットワーク接続装置において、
前記スイッチは、
複数のポートと、
いずれかのポートから受信したパケットの送信元アドレス、前記プロセッサが当該送信元アドレスの登録可否を判断処理中か否かを表す登録処理情報、及び、当該パケットを受信したポートの識別子を対応させて記憶する記憶部と、
前記複数のポートのうちいずれかのポートを介して受信したパケットに含まれる送信元アドレスが前記記憶部に記憶されているか否かを判断し、
受信した前記パケットに含まれる送信元アドレスが前記記憶部に記憶されていない場合には、当該送信元アドレスと、アドレスの登録処理中であることを示す登録処理情報と、前記パケットを受信したポートの識別子とを対応させて、前記パケットの受信順に前記記憶部に記憶し、
前記記憶部で先頭に記憶されている送信元アドレスの登録可否の判断処理の要求を前記プロセッサに送信し、
前記判断処理要求に対応して、前記プロセッサより登録処理情報を登録済みに変更する要求を受信した場合、当該送信元アドレスに対応する登録処理情報を登録済みに変更する管理部と
を備え、
前記プロセッサは、
前記スイッチから送信元アドレスの登録可否の判断処理の要求を受信した場合、当該送信元アドレスの登録に応じて、当該送信元アドレスに対応する登録処理情報を登録済みに変更する要求を、前記スイッチに送信する
ことを特徴とするネットワーク接続装置。 - 前記記憶部において登録処理中を示す登録処理情報が対応付けられている送信元アドレスの登録順序を管理する機構をさらに有し、
前記機構おいて、
前記送信元アドレス毎にポインタフィールドが設けられ、
前記ポインタフィールドに、対応する登録処理情報が登録処理中である送信元アドレスに対応付けて、次に登録すべき送信元アドレスのポインタが登録され、
さらに、最初に登録すべき送信元アドレスへのポインタ及び最後に登録すべき送信元アドレスへのポインタを別途保持する
請求項1記載のネットワーク接続装置。 - 前記管理部は、
受信した前記パケットに含まれる送信元アドレスが前記記憶部に記憶されており、当該送信元アドレスに対応する登録処理情報がアドレスの登録処理中を示す情報である場合には、前記プロセッサに当該送信元アドレスの登録可否の判断処理の要求を送信しない
ことを特徴とする請求項1又は2記載のネットワーク接続装置。 - 前記プロセッサは、
前記スイッチから送信元アドレスの登録可否の判断処理の要求を受信した場合、当該送信元アドレスの登録を実行できないときには、当該送信元アドレスに対応する登録処理情報を削除する削除要求を前記スイッチに送信し、
前記管理部は、
前記削除要求を前記プロセッサから受信した場合には、当該送信元アドレスに対応する登録処理情報を前記記憶部から削除する
ことを特徴とする請求項1乃至3のいずれか1つ記載のネットワーク接続装置。 - プロセッサに接続されるスイッチング回路装置において、
複数のポートと、
受信したパケットの送信元アドレス、前記プロセッサによる送信元アドレスの登録状況を示す登録処理情報、およびパケットを受信したポートの識別子を対応させて記憶する記憶部と、
管理部とを有し、
前記管理部は、
いずれかのポートを介して受信したパケットに含まれる送信元アドレスが前記記憶部に記憶されていない場合、当該送信元アドレスと、アドレスの登録処理中であることを示す登録処理情報と、前記パケットを受信したポートの識別子とを対応させて、パケットの受信順に前記記憶部に記憶し、
前記記憶部の先頭に位置する送信元アドレスの登録可否の判断処理要求を前記プロセッサに送信し、
前記判断処理要求に応じて、前記プロセッサから登録処理情報を登録済みに変更する要求を受信した場合、前記判断処理要求対象の送信元アドレスに対応する登録処理情報を登録済みに変更する
スイッチング回路装置。 - 前記記憶部において登録処理中を示す登録処理情報が対応付けられている送信元アドレスの登録順序を管理する手段をさらに有し、
前記手段には、
前記送信元アドレス毎にポインタフィールドが設けられ、
前記ポインタフィールドに、対応する登録処理情報が登録処理中である送信元アドレスに対応付けて、次に登録すべき送信元アドレスのポインタが登録され、
さらに、最初に登録すべき送信元アドレスへのポインタ及び最後に登録すべき送信元アドレスへのポインタを別途保持する
請求項5記載のスイッチング回路装置。 - 前記管理部は、
受信した前記パケットに含まれる送信元アドレスが前記記憶部に記憶されており、当該送信元アドレスに対応する登録処理情報がアドレスの登録処理中を示す場合には、前記プロセッサに当該送信元アドレスの登録可否の判断処理の要求を送信しない
ことを特徴とする請求項5又は6記載のスイッチング回路装置。 - 前記管理部は、
登録処理情報の削除要求を前記プロセッサから受信した場合には、当該削除要求にかかる送信元アドレスに対応する登録処理情報を前記記憶部から削除する
ことを特徴とする請求項5乃至7のいずれか1つ記載のスイッチング回路装置。
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JP2011171472A JP5278511B2 (ja) | 2011-08-05 | 2011-08-05 | ネットワーク接続装置及びスイッチング回路装置、並びにアドレス学習処理方法 |
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