JP2011216961A - Solid-state imaging apparatus, method of driving the same and electronic device - Google Patents
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Abstract
Description
本発明は、固体撮像装置、固体撮像装置の駆動方法、および、電子機器に関し、特に、グローバルシャッタに対応した固体撮像装置、固体撮像装置の駆動方法、および、電子機器に関する。 The present invention relates to a solid-state imaging device, a driving method for a solid-state imaging device, and an electronic device, and more particularly, to a solid-state imaging device corresponding to a global shutter, a driving method for a solid-state imaging device, and an electronic device.
従来、CMOSイメージセンサの電子シャッタの方式として、ローリングシャッタ(フォーカルプレインシャッタ)方式が普及している。ローリングシャッタ方式では、2次元配列された多数の画素を画素行毎に順次走査して信号のリセットを行うため、画素行ごとに露光期間にズレが生じる。その結果、被写体が動いている場合などに撮影した画像に歪みが生じる。例えば、上下方向にまっすぐな物が横方向に動いているのを撮影した場合に、それが傾いているように写る。 Conventionally, a rolling shutter (focal plane shutter) system has been widely used as an electronic shutter system for CMOS image sensors. In the rolling shutter system, a large number of two-dimensionally arranged pixels are sequentially scanned for each pixel row to reset the signal, so that a deviation occurs in the exposure period for each pixel row. As a result, the captured image is distorted when the subject is moving. For example, when a picture of a vertical object moving in the horizontal direction is taken, it appears as if it is tilted.
そこで、CMOS高速度イメージセンサ用の全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ(グローバル露光)とも呼ばれる。 Therefore, an all-pixel simultaneous electronic shutter for a CMOS high-speed image sensor has been developed. The all-pixel simultaneous electronic shutter is an operation in which exposure is started simultaneously for all pixels effective for imaging and the exposure is simultaneously ended, and is also called a global shutter (global exposure).
図1は、特許文献1に提案されている、全画素同時電子シャッタ動作が可能な固体撮像装置(CMOSイメージセンサ)の単位画素の構成の一例を示している。単位画素11Aは、浮遊拡散領域(容量)とは別に、光電変換素子から転送される光電荷を保持(蓄積)する電荷保持領域(以下、「メモリ部」と記述する)を有している。
FIG. 1 shows an example of the configuration of unit pixels of a solid-state imaging device (CMOS image sensor) proposed in
単位画素11Aは、光電変換素子として、例えばフォトダイオード(PD)21を有している。フォトダイオード21は、例えば、N型基板32上に形成されたP型ウェル層33に対して、P型層34を基板表面側に形成してN型埋め込み層35を埋め込むことによって形成される埋め込み型フォトダイオードである。フォトダイオード21は、光電変換により、入射光量に応じた電荷量の光電荷(以下、単に「電荷」と称する)を発生し、内部に蓄積する。
The unit pixel 11A has, for example, a photodiode (PD) 21 as a photoelectric conversion element. The
第1転送ゲート(TRX)22は、ゲート電極22Aに転送パルスTRXが印加されることにより、フォトダイオード21に蓄積されている電荷をメモリ部(MEM)23に転送する。メモリ部23は、ゲート電極22Aの下に形成されたN型の埋め込みチャネル36によって形成され、第1転送ゲート22によってフォトダイオード21から転送された電荷を蓄積する。なお、ゲート電極22と基板の間には絶縁膜22Bが形成されている。
The first transfer gate (TRX) 22 transfers the charge accumulated in the
第2転送ゲート(TRG)24は、ゲート電極24Aに転送パルスTRGが印加されることにより、メモリ部23に蓄積されている電荷を浮遊拡散領域(FD:Floating Diffusion)25に転送する。浮遊拡散領域25は、N型層からなる電荷電圧変換部であり、第2転送ゲート24によってメモリ部23から転送された電荷を電圧に変換する。なお、ゲート電極24Aと基板の間には絶縁膜24Bが形成されている。
The second transfer gate (TRG) 24 transfers charges accumulated in the
リセットトランジスタ26は、電源VDBと浮遊拡散領域25との間に接続されている。リセットトランジスタ26のゲート電極にリセットパルスRSTが印加され、リセットトランジスタ26がオンされることにより、浮遊拡散領域25がリセットされ、浮遊拡散領域25から電荷が排出される。
The
増幅トランジスタ27のドレイン電極は電源VDOに接続され、ゲート電極は浮遊拡散領域25に接続されている。選択トランジスタ28のドレイン電極は増幅トランジスタ27のソース電極に接続され、ソース電極は垂直信号線12に接続されている。そして、選択トランジスタ28のゲート電極に選択パルスSELが印加され、選択トランジスタ28がオンされることにより、画素信号を読み出す対象となる単位画素11Aが選択される。すなわち、増幅トランジスタ27は、選択トランジスタ28がオンされているとき、浮遊拡散領域25の電圧を示す信号を、垂直信号線12に出力する。
The drain electrode of the
単位画素11Aはさらに、電荷排出ゲート(ABG)29および電荷排出部(ABD)30を有している。電荷排出ゲート29は、ゲート電極29Aに制御パルスABGが印加されることにより、フォトダイオード21に蓄積されている電荷を転送する。なお、ゲート電極29Aと基板の間には絶縁膜29Bが形成されている。
The unit pixel 11 </ b> A further includes a charge discharge gate (ABG) 29 and a charge discharge unit (ABD) 30. The
電荷排出部30は、N型層により構成され、電源VDAに接続されている。そして、電荷排出ゲート29によってフォトダイオード21から電荷排出部30に転送された電荷は、電源VDAへと排出される。また、電荷排出ゲート29および電荷排出部30は、露光終了後の読み出し期間中にフォトダイオード21が飽和して電荷が溢れるのを防ぐ作用をなす。
The
次に、図2を参照して、単位画素11Aの駆動方法について説明する。なお、図2は、時刻t1乃至時刻t7における単位画素11Aのポテンシャル図を示している。また、図内のTRX、TRG、RSTの文字の下に記載されている四角は、転送パルスTRX、転送パルスTRG、リセットパルスRSTの状態を示している。黒塗りの四角は、そのパルスがオンされていることを示し、白抜きの四角は、そのパルスがオフされていることを示している。 Next, a driving method of the unit pixel 11A will be described with reference to FIG. FIG. 2 shows a potential diagram of the unit pixel 11A from time t1 to time t7. Further, the squares described below the characters TRX, TRG, and RST in the figure indicate the states of the transfer pulse TRX, the transfer pulse TRG, and the reset pulse RST. A black square indicates that the pulse is turned on, and a white square indicates that the pulse is turned off.
時刻t1から時刻t3までの期間は、入射光量に応じた電荷を全画素同時に蓄積する蓄積期間である。 A period from time t1 to time t3 is an accumulation period in which charges corresponding to the amount of incident light are accumulated simultaneously for all pixels.
具体的には、時刻t1において、全画素同時に転送パルスTRX、転送パルスTRG、リセットパルスRSTがオンされ、フォトダイオード21、メモリ部23、浮遊拡散領域25の電荷が排出される。その後、転送パルスTRX、転送パルスTRG、リセットパルスRSTがオフされ、全画素同時に露光が開始され、時刻t2に示されるように、入射光量に応じた量の電荷がフォトダイオード21に蓄積される。
Specifically, at time t1, the transfer pulse TRX, the transfer pulse TRG, and the reset pulse RST are turned on simultaneously for all the pixels, and the charges in the
時刻t3において、全画素同時に転送パルスTRXがオンされ、フォトダイオード21に蓄積されている電荷がメモリ部23に転送された後、転送パルスTRXがオフされる。
At time t3, the transfer pulse TRX is turned on at the same time for all the pixels, and after the charges accumulated in the
時刻t4から時刻t7までの期間は、蓄積した電荷を行単位で順に読み出す読み出し期間である。 A period from time t4 to time t7 is a reading period in which accumulated charges are sequentially read out in units of rows.
具体的には、時刻t4において、リセットパルスRSTがオンされ、浮遊拡散領域25がリセットされ、浮遊拡散領域25から電荷が排出された後、リセットパルスRSTがオフされる。
Specifically, at time t4, the reset pulse RST is turned on, the
時刻t5において、電荷が排出された浮遊拡散領域25の電圧(以下、リセットレベルと称する)を示す画素信号が読み出される。
At time t5, a pixel signal indicating the voltage of the
時刻t6において、転送パルスTRGがオンされ、メモリ部23に蓄積されている電荷が浮遊拡散領域25に転送された後、転送パルスTRGがオフされる。
At time t6, the transfer pulse TRG is turned on, and the charge accumulated in the
時刻t7において、浮遊拡散領域25に蓄積されている電荷に基づく電圧(以下、信号レベルと称する)を示す画素信号が読み出される。その後、必要に応じて、時刻t1の処理に戻り、次のフレームの蓄積期間が開始される。
At time t7, a pixel signal indicating a voltage (hereinafter referred to as a signal level) based on the charge accumulated in the
ここで、信号レベルに含まれるリセットノイズは、時刻t5において読み出されるリセットレベルに含まれるリセットノイズと同等である。従って、信号レベルとリセットレベルの差分をとることにより、kTCノイズ等のリセットノイズを除去した信号レベルを得ることができる。また、単位画素11Aでは、フォトダイオード21に蓄積された電荷を、読み出しを行う直前までメモリ部23に保持し、暗電流が発生しやすい浮遊拡散領域25に保持する期間を短縮することができ、ノイズを低減することができる。
Here, the reset noise included in the signal level is equivalent to the reset noise included in the reset level read at time t5. Accordingly, by taking the difference between the signal level and the reset level, it is possible to obtain a signal level from which reset noise such as kTC noise is removed. Further, in the unit pixel 11A, the charge accumulated in the
しかし、単位画素11Aでは、画素内にメモリ部23を設けることにより、フォトダイオード21の領域が小さくなり、1画素当たりに蓄積可能な最大電荷量(以下、最大蓄積電荷量と称する)が減少する。
However, in the unit pixel 11A, by providing the
そこで、特許文献1には、この課題を解決するために、図3の単位画素11Bも提案されている。
In order to solve this problem,
図3の単位画素11Bは、図1の単位画素11Aと比較して、ゲート電極22Aの下の、フォトダイオード21とメモリ部23との境界部分に、N−の不純物拡散領域37を設けることにより、オーバーフローパス31が形成されている点が異なる。
Compared with the unit pixel 11A of FIG. 1, the unit pixel 11B of FIG. 3 is provided with an N−
図4は、単位電荷11Bのポテンシャル図を示している。フォトダイオード21とメモリ部23との境界部分に、N−の不純物拡散領域37を設けることで、図4に示されるように、境界部分のポテンシャルバリア(電位障壁)が下がる。このポテンシャルバリアが下がった部分がオーバーフローパス31となる。そして、フォトダイオード21に蓄積された電荷のポテンシャルが、フォトダイオード21とメモリ部23との間のポテンシャルバリアを超えた場合、ポテンシャルバリアを超えた電荷が、自動的にメモリ部23に漏れて、蓄積される。一方、ポテンシャルバリアを超えないポテンシャルの電荷は、フォトダイオード21に蓄積される。なお、以下、フォトダイオード21とメモリ部23との間のポテンシャルバリアをTRXバリアと称する。
FIG. 4 shows a potential diagram of the unit charge 11B. By providing the N−
次に、図5および図6を参照して、単位画素11Bの蓄積期間の駆動方法について説明する。なお、図5は、入射光が明るく、フォトダイオード21に蓄積される電荷のポテンシャルがTRXバリアを超える場合の例を示している。一方、図6は、入射光が暗く、フォトダイオード21に蓄積される電荷のポテンシャルがTRXバリアを超えない場合の例を示している。なお、図5および図6は、主に電荷の遷移を示すためのものであり、電荷量について一部整合性が取れていない部分がある。
Next, a method for driving the accumulation period of the unit pixel 11B will be described with reference to FIGS. FIG. 5 shows an example where the incident light is bright and the potential of charges accumulated in the
時刻t1において、全画素同時に制御パルスABGがオンされ、フォトダイオード21に蓄積されていた不要電荷が電荷排出部30に排出される。その後、制御パルスABGがオフされ、全画素同時に露光が開始される。
At time t <b> 1, the control pulse ABG is turned on at the same time for all pixels, and unnecessary charges accumulated in the
そして、フォトダイオード21に蓄積された電荷のポテンシャルが、TRXバリアを超えた場合、図5の時刻t2の状態のように、ポテンシャルがTRXバリアを超えた電荷が、メモリ部23に遷移し、メモリ部23に蓄積される。すなわち、フォトダイオード21で発生した電荷は、フォトダイオード21とメモリ部23の両方に蓄積される。
When the potential of the charge accumulated in the
一方、フォトダイオード21に蓄積された電荷のポテンシャルが、TRXバリアを超えない場合、図6の時刻t2の状態のように、フォトダイオード21で発生した電荷は、フォトダイオード21のみに蓄積される。
On the other hand, when the potential of the charge accumulated in the
時刻t3において、全画素同時にリセットパルスRSTがオンされ、浮遊拡散領域25がリセットされ、浮遊拡散領域25から電荷が排出された後、リセットパルスRSTがオフされる。
At time t3, the reset pulse RST is turned on at the same time for all the pixels, the floating
なお、図5の時刻t3の状態のように、メモリ部23に蓄積された電荷のポテンシャルもTRXバリアを超えた場合、ポテンシャルがTRXバリアを超えた電荷は、TRXバリアを超えて、フォトダイオード21からメモリ部23に渡る領域に蓄積される。なお、以下、メモリ部23に電荷を溢れさせずにフォトダイオード21に蓄積可能な最大蓄積電荷量を、フォトダイオード21単独の最大蓄積電荷量と称する。また、以下、フォトダイオード21に電荷を溢れさせずにメモリ部23に蓄積可能な最大蓄積電荷量を、メモリ部23単独の最大蓄積電荷量と称する。
When the potential of the charge accumulated in the
時刻t4において、全画素同時に転送パルスTRGがオンされ、メモリ部23に蓄積されている電荷が、浮遊拡散領域25に転送された後、転送パルスTRGがオフされる。なお、図6の時刻t4のように、メモリ部23に電荷が蓄積されていない場合、浮遊拡散領域25に電荷は転送されない。
At time t4, the transfer pulse TRG is turned on simultaneously for all the pixels, and the charge accumulated in the
時刻t5において、転送パルスTRXがオンされ、フォトダイオード21に蓄積されている電荷が、メモリ部23に転送された後、転送パルスTRXがオフされる。これで蓄積期間は終了する。
At time t5, the transfer pulse TRX is turned on, and the charge accumulated in the
このように、単位画素11Bでは、露光期間中にフォトダイオード21で発生した電荷をフォトダイオード21とメモリ部23の両方で蓄積することができる。従って、1画素当たりの最大蓄積電荷量を、メモリ部23を設けない場合と同等にすることができる。
Thus, in the unit pixel 11B, the charge generated in the
ところで、単位画素11Bでは、メモリ部23単独の最大蓄積電荷量を、フォトダイオード21単独の最大蓄積電荷量より大きくする必要がある。この理由について、図7乃至図9を参照して説明する。
Incidentally, in the unit pixel 11B, it is necessary to make the maximum accumulated charge amount of the
なお、以下、露光期間中にフォトダイオード21で発生し、フォトダイオード21およびメモリ部23に蓄積される信号電荷をQsigとする。また、信号電荷Qsigのうち、メモリ部23に蓄積され、図5の時刻t4において、メモリ部23から浮遊拡散領域25に転送される電荷を電荷Qhとする。さらに、信号電荷Qsigのうち、フォトダイオード21に蓄積され、上述した図5および図6の時刻t5において、フォトダイオード21からメモリ部23に転送される電荷を電荷Qlとする。従って、Qsig=Qh+Qlとなる。また、TRXバリアの電位によって決まる電荷Qlの最大値をQlmaxとすると、Qsig>Qlmaxの場合、Qh=Qsig−Qlmaxとなる。なお、Qsig≦Qlmaxの場合、Qh=0となる。
Hereinafter, a signal charge generated in the
図7は、露光時間に対する信号電荷Qsig、電荷Qh、電荷Qlの変化を表している。なお、横軸は露光時間を示し、縦軸は蓄積電荷量を示している。 FIG. 7 shows changes in the signal charge Qsig, the charge Qh, and the charge Ql with respect to the exposure time. The horizontal axis indicates the exposure time, and the vertical axis indicates the accumulated charge amount.
露光を開始してから、フォトダイオード21からメモリ部23に電荷が溢れ出す前までの期間T1においては、信号電荷Qsigが全てフォトダイオード21に蓄積されるため、ΔQsig=ΔQlとなる。
In a period T1 from the start of exposure to before the charge overflows from the
また、フォトダイオード21からメモリ部23に電荷が溢れ出した後の期間T2において、フォトダイオード21から溢れ出た電荷が全てメモリ部23に流入するとともに、電荷Qlの増加が継続する。従って、ΔQsig=ΔQl+ΔQhが成り立つ。
Further, in the period T2 after the charge overflows from the
ここで、期間T2において電荷Qlが増加する理由を説明する。オーバーフローパス31を形成する不純物拡散領域37は、フォトダイオード21に電荷が蓄積されていないときに空乏状態となるように設計されている。そして、フォトダイオード21に電荷が蓄積されることにより不純物拡散領域37が変調され、TRXバリアが高くなる(TRXバリアの電位が低くなる)。すなわち、フォトダイオード21に電荷が蓄積されるにつれて、フォトダイオード21の電位が低くなり、この変調を受けてTRXバリアが高くなり、フォトダイオード21単独の最大蓄積電荷量が増加するのである。
Here, the reason why the charge Ql increases in the period T2 will be described. The
このTRXバリアの変調について、図8を参照して、さらに詳しく説明する。図8は、フォトダイオード21−浮遊拡散領域25間、および、フォトダイオード21からP型ウェル層33間のポテンシャル図を示している。
This TRX barrier modulation will be described in more detail with reference to FIG. FIG. 8 shows a potential diagram between the
以下、簡単のため、フォトダイオード21とTRXバリアとの間の容量をC1、フォトダイオード21の容量C1以外の容量をCg、TRXバリアとメモリ部23との間の容量をC2とし、フォトダイオード21に電荷が蓄積される容量Cpを、以下の式(1)で表す。
Hereinafter, for the sake of simplicity, the capacitance between the
Cp=Cg+C1×C2/(C1+C2) …(1) Cp = Cg + C1 × C2 / (C1 + C2) (1)
そして、フォトダイオード21にΔQsigの電荷が蓄積されると、フォトダイオード21の電位φpは、Δφp(=ΔQsig/Cp)だけ変動する。これに伴い、TRXバリアの電位φmは、Δφm(=(C1/(C1+C2))×Δφp)だけ変調する。
When the charge of ΔQsig is accumulated in the
なお、TRXバリアは、メモリ部23に蓄積された電荷によっても変調を受けて高くなり、その結果、フォトダイオード21に蓄積される電荷が増加する。しかし、メモリ部23から浮遊拡散領域25に電荷を転送する際に、メモリ部23が空乏化され、TRXバリアが低くなるため、この電荷の増加分は、フォトダイオード21からメモリ部23に溢れ出し、同時に浮遊拡散領域25に転送される。すなわち、メモリ部23に電荷が蓄積されて、TRXバリアが変調しても、フォトダイオード21単独の最大蓄積電荷量は実質的に増加しない。
The TRX barrier is also modulated and increased by the charge accumulated in the
図7に戻り、期間T3は、フォトダイオード21の電荷蓄積によるTRXバリアの変調が収束した後の期間であり、電荷Qlは増加せず、フォトダイオード21から溢れ出た電荷は、全てメモリ部23に流入する。従って、ΔQsig=ΔQhが成り立つ。
Returning to FIG. 7, the period T3 is a period after the modulation of the TRX barrier due to the charge accumulation of the
期間T4は、フォトダイオード21およびメモリ部23が飽和した後の期間であり、フォトダイオード21で発生した電荷は、例えば、電荷排出部30に溢れ出し、ΔQsig=0となる。
The period T4 is a period after the
ここで、メモリ部23単独の最大蓄積電荷量をQmとした場合、Qm<Qlmaxとなるとき、以下の問題が発生する。
Here, when the maximum stored charge amount of the
フォトダイオード21に蓄積された電荷Qlが、メモリ部23単独の最大蓄積電荷量Qmを超えた場合、フォトダイオード21からメモリ部23に電荷を転送するときに、Ql−Qmの量の電荷が、メモリ部23に転送されずに捨てられてしまう。従って、図9に示されるように、電荷Qlが最大蓄積電荷量Qmを超えた時点から、フォトダイオード21およびメモリ部23に蓄積される信号電荷Qsigと、実際に得られる信号電荷Qsig’とに差が生じてしまう。また、図9に示されるように、実際に得られる信号電荷Qsig’が、露光時間に対して線形性を示さなくなる。
When the charge Ql accumulated in the
以上の理由により、単位画素11Bでは、メモリ部23単独の最大蓄積電荷量を、フォトダイオード21単独の最大蓄積電荷量より大きくする必要がある。
For the above reason, in the unit pixel 11B, the maximum accumulated charge amount of the
また、遮光されているメモリ部23においては、電荷の保持を開始した時点から、飽和減りと呼ばれる現象により、保持している電荷が減少する。これは、例えば、フォトダイオード21とメモリ部23との間のTRXバリアを介して、電荷が拡散することにより発生する。また、この飽和減りにより、保持時間の対数に比例して電荷が減少することが知られている。例えば、グローバルシャッタを行う場合に、最大で60分の1秒間メモリ部23に電荷を保持すると仮定し、この保持時間を考慮すると、メモリ部23の最大蓄積電荷量は、飽和減りにより2〜3割減少する。
In the light-shielded
この飽和減りを減少させるためには、メモリ部23に蓄積される電荷のポテンシャルと、TRXバリアの電位との差ができるだけ大きくなるように、メモリ部23単独の最大蓄積電荷量を大きくすることが望ましい。
In order to reduce this decrease in saturation, the maximum stored charge amount of the
しかしながら、メモリ部23単独の最大蓄積電荷量を大きくするために、メモリ部23の領域を大きくした場合、以下の問題が発生する。
However, when the area of the
単位画素21Bでは、メモリ部23を備えない単位画素よりフォトダイオード21の領域が小さくなる。また、メモリ部23に光が直接入射しないように遮光膜を設ける必要があり、フォトダイオード21の開口はさらに小さくなる。そして、メモリ部23の領域が大きくなり、フォトダイオード21の開口が小さくなるほど、入射角度が厳しい画角の端部の画素において撮影感度やF値感度が低下する。
In the
また、メモリ部23の領域が大きくなるほど、フォトダイオード21で発生する電荷以外の電荷がメモリ部23に漏れ込む量が増大する。ここでいう電荷の漏れ込みとは、いわゆるCCDイメージセンサのスミアと同じ原理で発生する現象である。例えば、フォトダイオード21の開口から光が直接メモリ部23に入射し、光電変換により電荷が発生する現象や、P型ウェル層33などで光電変換により発生した電荷が拡散してメモリ部23に流入する現象などを含む。
Further, as the area of the
このように、メモリ部23の領域を大きくすることにより、単位画素11Bを用いた固体撮像装置の光学特性が悪化してしまう。
Thus, by increasing the area of the
本発明は、このような状況を鑑みてなされたものであり、固体撮像装置の光学特性を低下させずに、メモリ部の最大蓄積電荷量を大きくできるようにするものである。 The present invention has been made in view of such a situation, and makes it possible to increase the maximum accumulated charge amount of a memory unit without deteriorating the optical characteristics of a solid-state imaging device.
本発明の一側面の固体撮像装置は、光電変換部と、電荷保持部と、電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第1の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第1の転送手段と、前記電荷保持部から前記電荷電圧変換部に電荷を転送する第2の転送手段と、前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第1の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段とを備える複数の単位画素を有する。
A solid-state imaging device according to one aspect of the present invention includes a photoelectric conversion unit, a charge holding unit, a charge-voltage conversion unit,
First transfer for transferring charges from the photoelectric conversion unit to the charge holding unit by controlling the potential of the first potential barrier between the photoelectric conversion unit and the charge holding unit and the potential of the charge holding unit. Means, a second transfer means for transferring charges from the charge holding section to the charge voltage conversion section, and the first potential barrier when the transfer of charges from the photoelectric conversion section to the charge holding section is completed. Is set higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential. A plurality of unit pixels including a potential control means for performing the operation.
前記電位制御手段に、電源と、前記光電変換部と前記電源との間の第2の電位障壁の電位を制御する障壁制御手段とを設け、前記電位制御手段には、前記第1の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第1の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第2の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第2の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The potential control means is provided with a power supply and a barrier control means for controlling a potential of a second potential barrier between the photoelectric conversion unit and the power supply, and the potential control means includes the first potential barrier. Is higher than the depletion potential, the potential of the power source becomes a potential between the potential of the first potential barrier and the depletion potential, and the height of the second potential barrier is By controlling at least one of the potential of the power source and the potential of the second potential barrier so as to be lower than the potential of the power source, the potential of the photoelectric conversion unit is changed to the potential of the first potential barrier and the depletion potential. Can be set to a potential between.
前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第2の電位障壁の高さが前記空乏電位よりも高くなるように前記第2の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、前記電位制御手段には、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第2の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御させることができる。 Before ending the transfer of charge from the photoelectric conversion unit to the charge holding unit, the potential of the second potential barrier is set such that the height of the second potential barrier is higher than the depletion potential, The potential of the power supply is set in a direction in which charge moves from the depletion potential to the power supply, and the potential control means uses the potential of the photoelectric conversion unit as the potential of the first potential barrier and the depletion potential. The potential of the second potential barrier is returned to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit is completed, and then the potential of the power source is changed. , It can be controlled to return to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit.
前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、前記電位制御手段には、前記第1の電位障壁の高さが前記電源の電位より高くなった後、前記第2の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第2の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The potential of the power source is set in a direction in which charge moves from the power source to the depletion potential, and the potential control unit has a height of the first potential barrier higher than the potential of the power source, By controlling the potential of the second potential barrier so that the height of the second potential barrier is higher than the potential of the power source, the potential of the photoelectric conversion unit is changed to the first potential barrier. The potential between the potential of the potential barrier and the depletion potential can be set.
前記単位画素に、前記障壁制御手段が前記第2の電位障壁の電位を制御することにより、前記光電変換部から電荷が転送される電荷排出部をさらに設け、前記電源は前記電荷排出部に接続されるようにすることができる。 The unit pixel further includes a charge discharging unit for transferring charges from the photoelectric conversion unit by controlling the potential of the second potential barrier by the barrier control unit, and the power source is connected to the charge discharging unit. Can be done.
前記電位制御手段に、電圧が可変の電源を設け、前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第2の電位障壁が設けられており、前記電位制御手段には、前記第1の電位障壁の高さが前記第2の電位障壁の高さより高くなった後、前記第1の電位障壁の電位と前記第2の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The potential control means is provided with a power supply having a variable voltage, and a second potential barrier having a potential barrier height higher than the depletion potential is provided between the photoelectric conversion element and the power supply, The potential control means includes a potential between the potential of the first potential barrier and the potential of the second barrier after the height of the first potential barrier is higher than the height of the second potential barrier. By setting the potential of the power source, the potential of the photoelectric conversion unit can be set to a potential between the potential of the first potential barrier and the depletion potential.
複数行の前記単位画素に同時に、前記光電変換部から前記電荷保持部への電荷の転送を開始させ、前記光電変換部から前記電荷保持部への電荷の転送を終了させることができる。 Simultaneously, transfer of charges from the photoelectric conversion unit to the charge holding unit can be started and the transfer of charges from the photoelectric conversion unit to the charge holding unit can be ended by the unit pixels in a plurality of rows.
本発明の一側面の固体撮像装置の駆動方法は、光電変換部と、電荷保持部と、電荷電圧変換部と、前記光電変換部と前記電荷保持部との間の第1の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第1の転送手段と、前記電荷保持部から前記電荷電圧変換部に電荷を転送する第2の転送手段とを備える複数の単位画素を有する固体撮像装置が、前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第1の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する。 The solid-state imaging device driving method according to one aspect of the present invention includes a photoelectric conversion unit, a charge holding unit, a charge-voltage conversion unit, and a potential of a first potential barrier between the photoelectric conversion unit and the charge holding unit. And a first transfer means for controlling the potential of the charge holding portion to transfer the charge from the photoelectric conversion portion to the charge holding portion, and a second for transferring the charge from the charge holding portion to the charge voltage conversion portion. When the solid-state imaging device having a plurality of unit pixels including the transfer means completes transfer of charges from the photoelectric conversion unit to the charge holding unit, the height of the first potential barrier is depleted. After becoming higher than the depletion potential which is the potential of the photoelectric conversion unit, the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential.
前記単位画素に、電源と、前記光電変換部と前記電源との間の第2の電位障壁の電位を制御する障壁制御手段とをさらに設け、前記固体撮像装置には、前記第1の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第1の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第2の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第2の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The unit pixel further includes a power source and a barrier control unit that controls a potential of a second potential barrier between the photoelectric conversion unit and the power source, and the solid-state imaging device includes the first potential barrier. Is higher than the depletion potential, the potential of the power source becomes a potential between the potential of the first potential barrier and the depletion potential, and the height of the second potential barrier is By controlling at least one of the potential of the power source and the potential of the second potential barrier so as to be lower than the potential of the power source, the potential of the photoelectric conversion unit is changed to the potential of the first potential barrier and the depletion potential. Can be set to a potential between.
前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第2の電位障壁の高さが前記空乏電位よりも高くなるように前記第2の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第2の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御させることができる。 Before ending the transfer of charge from the photoelectric conversion unit to the charge holding unit, the potential of the second potential barrier is set such that the height of the second potential barrier is higher than the depletion potential, The potential of the power source is set in a direction in which charge moves from the depletion potential to the power source, and the solid-state imaging device uses the potential of the photoelectric conversion unit as the potential of the first potential barrier and the depletion potential. The potential of the second potential barrier is returned to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit is completed, and then the potential of the power source is changed. , It can be controlled to return to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit.
前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記第1の電位障壁の高さが前記電源の電位より高くなった後、前記第2の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第2の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The potential of the power source is set in a direction in which charge moves from the power source to the depletion potential, and after the height of the first potential barrier becomes higher than the potential of the power source in the solid-state imaging device, By controlling the potential of the second potential barrier so that the height of the second potential barrier is higher than the potential of the power source, the potential of the photoelectric conversion unit is changed to the first potential barrier. The potential between the potential of the potential barrier and the depletion potential can be set.
前記単位画素に、電源と、前記光電変換部と前記電源との間の第2の電位障壁の電位を制御する障壁制御手段とをさらに設け、前記固体撮像装置には、前記第1の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第1の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第2の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第2の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The unit pixel further includes a power source and a barrier control unit that controls a potential of a second potential barrier between the photoelectric conversion unit and the power source, and the solid-state imaging device includes the first potential barrier. Is higher than the depletion potential, the potential of the power source becomes a potential between the potential of the first potential barrier and the depletion potential, and the height of the second potential barrier is By controlling at least one of the potential of the power source and the potential of the second potential barrier so as to be lower than the potential of the power source, the potential of the photoelectric conversion unit is changed to the potential of the first potential barrier and the depletion potential. Can be set to a potential between.
前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第2の電位障壁の高さが前記空乏電位よりも高くなるように前記第2の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第2の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御させることができる。 Before ending the transfer of charge from the photoelectric conversion unit to the charge holding unit, the potential of the second potential barrier is set such that the height of the second potential barrier is higher than the depletion potential, The potential of the power source is set in a direction in which charge moves from the depletion potential to the power source, and the solid-state imaging device uses the potential of the photoelectric conversion unit as the potential of the first potential barrier and the depletion potential. The potential of the second potential barrier is returned to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit is completed, and then the potential of the power source is changed. , It can be controlled to return to the state before the transfer of the charge from the photoelectric conversion unit to the charge holding unit.
前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記第1の電位障壁の高さが前記電源の電位より高くなった後、前記第2の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第2の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The potential of the power source is set in a direction in which charge moves from the power source to the depletion potential, and after the height of the first potential barrier becomes higher than the potential of the power source in the solid-state imaging device, By controlling the potential of the second potential barrier so that the height of the second potential barrier is higher than the potential of the power source, the potential of the photoelectric conversion unit is changed to the first potential barrier. The potential between the potential of the potential barrier and the depletion potential can be set.
前記単位画素に、電圧が可変の電源をさらに設け、前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第2の電位障壁が設けられており、前記固体撮像装置には、前記第1の電位障壁の高さが前記第2の電位障壁の高さより高くなった後、前記第1の電位障壁の電位と前記第2の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。 The unit pixel further includes a power source having a variable voltage, and a second potential barrier having a potential barrier height higher than the depletion potential is provided between the photoelectric conversion element and the power source, The solid-state imaging device includes a potential between the potential of the first potential barrier and the potential of the second barrier after the height of the first potential barrier becomes higher than the height of the second potential barrier. By setting the potential of the power source, the potential of the photoelectric conversion unit can be set to a potential between the potential of the first potential barrier and the depletion potential.
複数行の前記単位画素に同時に、前記光電変換部から前記電荷保持部への電荷の転送を開始させ、前記光電変換部から前記電荷保持部への電荷の転送を終了させることができる。 Simultaneously, transfer of charges from the photoelectric conversion unit to the charge holding unit can be started and the transfer of charges from the photoelectric conversion unit to the charge holding unit can be ended by the unit pixels in a plurality of rows.
本発明の一側面の電子機器は、光電変換部と、電荷保持部と、電荷電圧変換部と、前記光電変換部と前記電荷保持部との間の第1の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第1の転送手段と、前記電荷保持部から前記電荷電圧変換部に電荷を転送する第2の転送手段と、前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第1の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段とを備える複数の単位画素を搭載する。 An electronic device according to one aspect of the present invention includes a photoelectric conversion unit, a charge holding unit, a charge-voltage conversion unit, a potential of a first potential barrier between the photoelectric conversion unit and the charge holding unit, and the charge holding. A first transfer unit that controls the potential of the unit to transfer charges from the photoelectric conversion unit to the charge holding unit; and a second transfer unit that transfers charges from the charge holding unit to the charge voltage conversion unit; When the transfer of the charge from the photoelectric conversion unit to the charge holding unit is terminated, after the height of the first potential barrier becomes higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, A plurality of unit pixels including a potential control unit that sets a potential of the photoelectric conversion unit to a potential between the potential of the first potential barrier and the depletion potential is mounted.
本発明の一側面においては、光電変換部から電荷保持部への電荷の転送を終了するとき、第1の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位が、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定される。 In one aspect of the present invention, when the transfer of charge from the photoelectric conversion unit to the charge holding unit is finished, the height of the first potential barrier is higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state. After that, the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential.
本発明の一側面によれば、光電変換部で発生した電荷を保持する電荷保持部の最大蓄積電荷量を大きくすることができる。特に、本発明の一側面によれば、固体撮像装置の光学特性を低下させずに、光電変換部で発生した電荷を保持する電荷保持部の最大蓄積電荷量を大きくすることができる。 According to one aspect of the present invention, the maximum accumulated charge amount of the charge holding unit that holds the charge generated in the photoelectric conversion unit can be increased. In particular, according to one aspect of the present invention, it is possible to increase the maximum accumulated charge amount of the charge holding unit that holds charges generated in the photoelectric conversion unit without degrading the optical characteristics of the solid-state imaging device.
以下、本発明を実施するための形態(以下、実施の形態という)について説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(基本構成)
2.第2の実施の形態(制御パルスABGをオフするようにした例)
3.第3の実施の形態(TRXバリアの電位と電源VDAの電位の制御を改良した例)
4.第4の実施の形態(電源VDAの電位を固定するようにした例)
5.第5の実施の形態(電荷排出ゲートを省略した例)
6.変形例
Hereinafter, modes for carrying out the present invention (hereinafter referred to as embodiments) will be described. The description will be given in the following order.
1. First embodiment (basic configuration)
2. Second Embodiment (Example in which control pulse ABG is turned off)
3. Third embodiment (an example in which the control of the potential of the TRX barrier and the potential of the power supply VDA is improved)
4). Fourth embodiment (example in which the potential of the power supply VDA is fixed)
5. Fifth embodiment (example in which the charge discharge gate is omitted)
6). Modified example
<1.第1の実施の形態>
図10乃至図15を参照して、本発明の第1の実施の形態について説明する。
<1. First Embodiment>
The first embodiment of the present invention will be described with reference to FIGS.
[固体撮像装置の構成例]
図10は、本発明が適用される固体撮像装置としてのCMOSイメージセンサの構成例を示すブロック図である。
[Configuration example of solid-state imaging device]
FIG. 10 is a block diagram showing a configuration example of a CMOS image sensor as a solid-state imaging device to which the present invention is applied.
CMOSイメージセンサ100は、画素アレイ部111、垂直駆動部112、カラム処理部113、水平駆動部114、およびシステム制御部115を含むように構成される。画素アレイ部111、垂直駆動部112、カラム処理部113、水平駆動部114、およびシステム制御部115は、図示せぬ半導体基板(チップ)上に形成されている。
The CMOS image sensor 100 is configured to include a pixel array unit 111, a
画素アレイ部111には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素(図11の単位画素131A)が、行列状に2次元配置されている。なお、以下、入射光量に応じた電荷量の光電荷を、単に「電荷」と称し、単位画素を、単に「画素」と称する場合がある。 In the pixel array unit 111, unit pixels (unit pixels 131A in FIG. 11) having photoelectric conversion elements that generate photoelectric charges having a charge amount corresponding to the amount of incident light and store them in a two-dimensional manner are arranged in a matrix. Yes. In the following, the photocharge having a charge amount corresponding to the amount of incident light may be simply referred to as “charge”, and the unit pixel may be simply referred to as “pixel”.
画素アレイ部111にはさらに、行列状の画素配列に対して行ごとに画素駆動線116が図の左右方向(画素行の画素の配列方向)に沿って形成され、列ごとに垂直信号線117が図の上下方向(画素列の画素の配列方向)に沿って形成されている。図10では、各行の画素駆動線116を1本ずつ示しているが、1本に限られるものではない。画素駆動線116の一端は、垂直駆動部112の各行に対応した出力端に接続されている。
In the pixel array unit 111, pixel drive lines 116 are further formed in the horizontal direction of the drawing (pixel arrangement direction of the pixel rows) for each row with respect to the matrix-like pixel arrangement, and the
CMOSイメージセンサ100はさらに、信号処理部118およびデータ格納部119を備えている。信号処理部118およびデータ格納部119は、CMOSイメージセンサ100とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理により実現するようにしてもよいし、CMOSイメージセンサ100と同じ基板上に搭載するようにしてもよい。
The CMOS image sensor 100 further includes a
垂直駆動部112は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部111の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部112は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。
The
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部111の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。 The readout scanning system selectively scans the unit pixels of the pixel array unit 111 sequentially in units of rows in order to read out signals from the unit pixels. The sweep-out scanning system performs sweep-out scanning with respect to the readout row on which readout scanning is performed by the readout scanning system, preceding the readout scanning by a time corresponding to the shutter speed.
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される(リセットされる)。そして、掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。 By the sweep scanning by the sweep scanning system, unnecessary charges are swept (reset) from the photoelectric conversion elements of the unit pixels in the readout row. A so-called electronic shutter operation is performed by sweeping (reset) unnecessary charges by the sweep scanning system. Here, the electronic shutter operation refers to an operation in which the photoelectric charge of the photoelectric conversion element is discarded and a new exposure is started (photocharge accumulation is started).
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間(露光時間)となる。 The signal read by the reading operation by the reading scanning system corresponds to the amount of light incident after the immediately preceding reading operation or electronic shutter operation. The period from the read timing by the previous read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the photocharge accumulation time (exposure time) in the unit pixel.
垂直駆動部112によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線117の各々を通してカラム処理部113に供給される。カラム処理部113は、画素アレイ部111の画素列ごとに、選択行の各単位画素から垂直信号線117を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
Pixel signals output from each unit pixel in the pixel row selectively scanned by the
具体的には、カラム処理部113は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング)処理を行う。このカラム処理部113によるCDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部113にノイズ除去処理以外に、例えば、AD(アナログ−デジタル)変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
Specifically, the
水平駆動部114は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部113の画素列に対応する単位回路を順番に選択する。この水平駆動部114による選択走査により、カラム処理部113で信号処理された画素信号が順番に信号処理部118に出力される。
The
システム制御部115は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部112、カラム処理部113および水平駆動部114などの駆動制御を行う。
The
信号処理部118は、少なくとも加算処理機能を有し、カラム処理部113から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部119は、信号処理部118での信号処理に当たって、その処理に必要なデータを一時的に格納する。
The
[単位画素の構造]
次に、図11および図12を参照して、図10の画素アレイ部111に行列状に配置されている単位画素131Aの具体的な構造について説明する。単位画素131Aの構造は、基本的に図3の単位画素11Bと同様であるが、ここではさらに詳細に説明する。
[Unit pixel structure]
Next, a specific structure of the unit pixel 131A arranged in a matrix in the pixel array unit 111 of FIG. 10 will be described with reference to FIGS. The structure of the unit pixel 131A is basically the same as that of the unit pixel 11B of FIG. 3, but will be described in more detail here.
図11の上の図は、図12に示されるA−A’方向の単位画素131Aの断面の構成例を示し、図11の下の図は、単位画素131AのA−A’方向のポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。また、図12は、単位画素131Aを模式的に示した平面図である。 The upper diagram in FIG. 11 shows a configuration example of the cross section of the unit pixel 131A in the AA ′ direction shown in FIG. 12, and the lower diagram in FIG. Is shown. In this potential diagram, the vertical direction indicates a potential, and the downward direction indicates a higher potential. FIG. 12 is a plan view schematically showing the unit pixel 131A.
単位画素131Aは、光電変換素子として、例えばフォトダイオード(PD)141を有している。フォトダイオード141は、例えば、N型基板152上に形成されたP型ウェル層153に対して、P型層154を基板表面側に形成してN型埋め込み層155を埋め込むことによって形成される埋め込み型フォトダイオードである。P型層154およびN型埋め込み層155は、電荷排出時に空乏状態となる不純物濃度とされる。
The unit pixel 131A includes, for example, a photodiode (PD) 141 as a photoelectric conversion element. For example, the
単位画素131Aは、フォトダイオード141に加えて、第1転送ゲート142、メモリ部(MEM)143、第2転送ゲート144および浮遊拡散領域(FD:Floating Diffusion)145を有する。また、図示はしていないが、メモリ部143と浮遊拡散領域145の表面は、タングステンなどによる遮光膜が形成され、遮光されている。
In addition to the
第1転送ゲート(TRX)142は、ゲート電極142Aに転送パルスTRXが印加されることにより、フォトダイオード141に蓄積されている電荷を転送する。なお、以下、ゲート電極142Aに転送パルスTRXが印加された状態を、転送パルスTRXがオンされた状態、あるいは、第1転送ゲート142がオンされた状態とも称する。また、以下、ゲート電極142Aに転送パルスTRXが印加されていない状態を、転送パルスTRXがオフされた状態、あるいは、第1転送ゲート142がオフされた状態とも称する。なお、ゲート電極142Aと基板の間には絶縁膜142Bが形成されている。
The first transfer gate (TRX) 142 transfers charges accumulated in the
メモリ部(MEM)143は、ゲート電極142Aの下に形成された、電荷排出時に空乏状態となる不純物濃度のN型の埋め込みチャネル156によって形成され、第1転送ゲート142によってフォトダイオード141から転送された電荷を蓄積する。なお、メモリ部143が、埋め込みチャネル156によって形成されているため、Si−SiO2界面での暗電流の発生を抑えることができ、画質の向上に寄与できる。
The memory unit (MEM) 143 is formed by an N-type buried
また、メモリ部143の上部にゲート電極142Aを配置し、そのゲート電極142Aに転送パルスTRXを印加することにより、メモリ部143に変調をかけることができる。すなわち、ゲート電極142Aに転送パルスTRXが印加されることにより、メモリ部143のポテンシャルが深くなる。これにより、メモリ部143の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
Further, the
なお、図11の下の図は、転送パルスTRXのオフ時とオン時のポテンシャル図を示している。この図に示されるように、転送パルスTRXがオンされた場合、ゲート電極142Aに印加された電圧により、フォトダイオード141とメモリ部143との間のTRXバリアおよびメモリ部143が変調を受けて、電位が上昇する。これにより、フォトダイオード141からメモリ部143に電荷が流れ込み、電荷の転送が行われる。ここで、転送パルスTRXがオフされると、TRXバリアとメモリ部143の電位が下がり、転送された電荷がメモリ部143に保持される。
The lower diagram in FIG. 11 shows potential diagrams when the transfer pulse TRX is off and on. As shown in this figure, when the transfer pulse TRX is turned on, the voltage applied to the
ここで、メモリ部143から見たTRXバリアの高さ、TRXバリアとメモリ部143との間の電位差(以下、TRX−MEM電位差と称する)は転送パルスTRXのオフ時とオン時とで異なる。具体的には、フォトダイオード141が空乏状態の場合の、転送パルスTRXがオフ時のTRX−MEM電位差をΔφ1とし、オン時のTRX−MEM電位差をΔφ2とすると、Δφ1<Δφ2となる。これは、TRXバリアよりメモリ部143の方が、ゲート電極142Aに印加された電圧による変調を受けやすいためである。
Here, the height of the TRX barrier viewed from the
第2転送ゲート(TRG)144は、ゲート電極144Aに転送パルスTRGが印加されることにより、メモリ部143に蓄積された電荷を転送する。なお、以下、ゲート電極144Aに転送パルスTRGが印加された状態を、転送パルスTRGがオンされた状態、あるいは、第2転送ゲート144がオンされた状態とも称する。また、以下、ゲート電極144Aに転送パルスTRGが印加されていない状態を、転送パルスTRGがオフされた状態、あるいは、第2転送ゲート144がオフされた状態とも称する。なお、ゲート電極144Aと基板の間には絶縁膜144Bが形成されている。
The second transfer gate (TRG) 144 transfers charges accumulated in the
浮遊拡散領域145は、配線用のコンタクトを接続できる不純物濃度のN型層からなる電荷電圧変換部であり、第2転送ゲート144によってメモリ部143から転送された電荷を電圧に変換する。
The floating
単位画素131Aはさらに、リセットトランジスタ146、増幅トランジスタ147および選択トランジスタ148を有している。なお、図11では、リセットトランジスタ146、増幅トランジスタ147および選択トランジスタ148に、NチャネルのMOSトランジスタを用いた例を示している。しかし、リセットトランジスタ146、増幅トランジスタ147および選択トランジスタ148の導電型の組み合わせは、これらの組み合わせに限られるものではない。
The unit pixel 131A further includes a
リセットトランジスタ146のドレイン電極は電源VDBに接続され、ソース電極は浮遊拡散領域145に接続されている。そして、リセットトランジスタ146のゲート電極にリセットパルスRSTが印加され、リセットトランジスタ146がオンされることにより、浮遊拡散領域145がリセットされ、浮遊拡散領域145から電荷が排出される。
The drain electrode of the
増幅トランジスタ147のドレイン電極は電源VDOに接続され、ゲート電極は浮遊拡散領域145に接続されている。選択トランジスタ148のドレイン電極は増幅トランジスタ147のソース電極に接続され、ソース電極は垂直信号線117に接続されている。そして、選択トランジスタ148のゲート電極に選択パルスSELが印加され、選択トランジスタ148がオンされることにより、画素信号を読み出す対象となる単位画素131Aが選択される。すなわち、増幅トランジスタ147は、選択トランジスタ148がオンされているとき、浮遊拡散領域145の電圧を示す信号を、垂直信号線117を介してカラム処理部113に供給する。
The drain electrode of the
なお、選択トランジスタ148を、電源VDOと増幅トランジスタ147のドレイン電極との間に接続するようにすることも可能である。また、リセットトランジスタ146、増幅トランジスタ147および選択トランジスタ148については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
Note that the
単位画素131Aはさらに、電荷排出ゲート(ABG)149および電荷排出部(ABD)150を有している。 The unit pixel 131A further includes a charge discharge gate (ABG) 149 and a charge discharge unit (ABD) 150.
電荷排出ゲート149は、ゲート電極149Aに制御パルスABGが印加されることにより、フォトダイオード141に蓄積されている電荷を転送する。なお、以下、ゲート電極149Aに制御パルスABGが印加された状態を、制御パルスABGがオンされた状態、あるいは、電荷排出ゲート149がオンされた状態とも称する。また、以下、ゲート電極149Aに制御パルスABGが印加されていない状態を、制御パルスABGがオフされた状態、あるいは、電荷排出ゲート149がオフされた状態とも称する。さらに、以下、フォトダイオード141と電荷排出部150との間のポテンシャルバリア(電位障壁)を、ABGバリアと称する。なお、ゲート電極149Aと基板の間には絶縁膜149Bが形成されている。
The
電荷排出部150は、配線用のコンタクトを接続できる不純物濃度のN型層により構成され、電源VDAに接続されている。従って、電荷排出部150の電位は、電源VDAの電位とほぼ等しくなる。そして、電荷排出ゲート149によってフォトダイオード141から電荷排出部150に転送された電荷は、電源VDAへと排出される。また、電荷排出ゲート149および電荷排出部150は、露光終了後の読み出し期間中にフォトダイオード141が飽和して電荷が溢れるのを防ぐ作用をなす。
The
電源VDAは、供給電圧を可変することができる。 The power supply VDA can vary the supply voltage.
また、単位画素131Aには、ゲート電極142A(絶縁膜142B)の下の、フォトダイオード141とメモリ部143との境界部分に、N−の不純物拡散領域157を設けることにより、オーバーフローパス151が形成されている。単位画素131Aでは、低照度での発生電荷を優先的にフォトダイオード141で蓄積する手段として、このオーバーフローパス151が用いられる。
In addition, an
具体的には、フォトダイオード141とメモリ部143との境界部分にN−の不純物拡散領域157を設けることで、図11の下の図に示されるように、転送パルスTRXがオフされているときのTRXバリアの電位が上がる。このTRXバリアの電位が上がった部分がオーバーフローパス151となる。そして、フォトダイオード141で発生し、オーバーフローパス151のポテンシャルを超えた電荷は、自動的にメモリ部143に漏れて、蓄積される。換言すれば、オーバーフローパス151のポテンシャル以下の発生電荷はフォトダイオード141に蓄積される。
Specifically, by providing an N−
オーバーフローパス151は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス151は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード141での光電変換によって発生し、オーバーフローパス151のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部143へ転送する。
The
なお、図11の例では、N−の不純物拡散領域157を設けることによりオーバーフローパス151を形成した構造が採用されている。しかし、N−の不純物拡散領域157を設ける代わりに、P−の不純物拡散領域157を設けることによりオーバーフローパス151を形成した構造をとることも可能である。
In the example of FIG. 11, a structure in which an
[メモリ部143のゲート電極の電位]
ここで、電荷保持領域としてのメモリ部143のゲート電極、即ち、第1転送ゲート142のゲート電極142Aの電位について説明する。
[The potential of the gate electrode of the memory portion 143]
Here, the potential of the gate electrode of the
本実施形態においては、電荷保持領域としてのメモリ部143のゲート電極の電位が、第1転送ゲート142および第2転送ゲート144のうち少なくともいずれか、たとえば第1転送ゲート142を非導通状態とする期間に、ピニング状態とする電位に設定される。
より具体的には、第1転送ゲート142若しくは第2転送ゲート144のいずれか一方、または両方を非導通状態とする際に、ゲート電極142A,144Aに印加する電圧が、ゲート電極直下のSi表面にキャリアを蓄積できるピニング状態となるように設定される。
In this embodiment, the potential of the gate electrode of the
More specifically, when one or both of the
本実施形態のように、転送ゲートを形成するトランジスタがN型の場合、第1転送ゲート142を非導通状態とする際に、ゲート電極142Aに印加する電圧がP型ウェル層153に対しグランドGNDよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがP型である場合、P型ウェル層がN型ウェル層となり、このN型ウェル層に対して電源電圧VDDよりも高い電圧に設定される。
As in the present embodiment, when the transistor forming the transfer gate is N-type, the voltage applied to the
第1転送ゲート142を非導通状態とする際に、ゲート電極142Aに印加する電圧を、ゲート電極直下のSi表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。
The reason why the voltage applied to the
第1転送ゲート142のゲート電極142Aの電位を、P型ウェル層153に対して同電位(例えば0V)とすると、Si表面の結晶欠陥から発生するキャリアがメモリ部143に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部143上に形成されるゲート電極142Aのオフ(OFF)電位を、P型ウェル層153に対して負電位、例えば−2.0Vとする。これにより、本実施形態においては、電荷保持期間中はメモリ部143のSi表面に正孔(ホール:Hole)を発生させ、Si表面で発生した電子(エレクトロン:Electron)を再結合させることが可能で、その結果、暗電流を低減することが可能である。
When the potential of the
なお、図11の構成においては、メモリ部143の端部に、第2転送ゲート144のゲート電極144Aが存在することから、このゲート電極144Aも負電位とすることで、メモリ部143の端部で発生する暗電流も同様に抑えることが可能である。
In the configuration of FIG. 11, since the
CMOSイメージセンサ100は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード141に蓄積された電荷を、遮光されたメモリ部143および浮遊拡散領域145へ転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。
The CMOS image sensor 100 starts exposure at the same time for all pixels, ends exposure at the same time for all pixels, and transfers the charges accumulated in the
[単位画素131Aの駆動方法]
次に、図13乃至図15を参照して、CMOSイメージセンサ100の単位画素131Aの駆動方法について説明する。なお、図13は、画素アレイ部111のi行目およびi+1行目の単位画素131Aの選択パルスSEL、制御パルスABG、転送パルスTRX、転送パルスTRG、およびリセットパルスRST、並びに、電源VDAの電位(≒電荷排出部150の電位)の、1フレーム期間におけるタイミングチャートを示している。また、図14および図15は、図13の時刻t1乃至t5における、図12のA−A’方向の単位画素131Aのポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、上方向は、電位が低くなる方向であり、TRXバリアおよびABGバリアの高さが高くなる方向である。逆に、下方向は、電位が高くなる方向であり、TRXバリアおよびABGバリアの高さが低くなる方向である。
[Driving Method of Unit Pixel 131A]
Next, a driving method of the unit pixel 131A of the CMOS image sensor 100 will be described with reference to FIGS. 13 shows the selection pulse SEL, the control pulse ABG, the transfer pulse TRX, the transfer pulse TRG, the reset pulse RST, and the potential of the power supply VDA of the unit pixels 131A in the i-th and i + 1-th rows of the pixel array unit 111. A timing chart in one frame period of (≈potential of the charge discharging unit 150) is shown. 14 and 15 show potential diagrams of the unit pixel 131A in the AA ′ direction in FIG. 12 at times t1 to t5 in FIG. In this potential diagram, the vertical direction indicates the potential, the upward direction is the direction in which the potential decreases, and the TRX barrier and the ABG barrier increase in height. Conversely, the downward direction is the direction in which the potential increases, and the TRX barrier and the ABG barrier are decreased in height.
なお、以下、制御パルスABG、転送パルスTRX、転送パルスTRGがオンされているときの各パルスの電圧をON電圧と称し、オフされているときの各パルスの電圧をOFF電圧と称する。 Hereinafter, the voltage of each pulse when the control pulse ABG, the transfer pulse TRX, and the transfer pulse TRG are turned on is referred to as an ON voltage, and the voltage of each pulse when the control pulse ABG is turned off is referred to as an OFF voltage.
まず、全画素同時に転送パルスTRX、転送パルスTRG、リセットパルスRSTがオンされ、第1転送ゲート142および第2転送ゲート144がオンするとともに、浮遊拡散領域145がリセットされる。その結果、フォトダイオード141、メモリ部143、浮遊拡散領域145の電荷が排出される。その後、まず転送パルスTRXがオフされ、第1転送ゲートがオフされた後、転送パルスTRGおよびリセットパルスRSTがオフされ、第2転送ゲート144がオフされる。そして、全画素同時に露光が開始され、フォトダイオード141への電荷の蓄積が開始される。すなわち、信号電荷の蓄積期間が開始される。
First, the transfer pulse TRX, the transfer pulse TRG, and the reset pulse RST are turned on simultaneously for all the pixels, the
次に、全画素同時に、リセットパルスRSTがオンされ、浮遊拡散領域145がリセットされ、浮遊拡散領域145から電荷が排出され、リセットパルスRSTがオフされる。
Next, simultaneously with all the pixels, the reset pulse RST is turned on, the floating
次に、全画素同時に、転送パルスTRGがオンされ、第2転送ゲート144がオンされ、メモリ部143に蓄積されている電荷が浮遊拡散領域145に転送された後、転送パルスTRGがオフされ、第2転送ゲート144がオフされる。
Next, at the same time for all pixels, the transfer pulse TRG is turned on, the
次に、全画素同時に、転送パルスTRXがオンされ、第1転送ゲート142がオンされ、フォトダイオード141に蓄積されている電荷がメモリ部143に転送される。さらに、全画素同時に、制御パルスABGがオンされ、電源VDBの電位がVDA(H)からVDA(L)に変更される。その後、全画素同時に転送パルスTRXがオフされ、第1転送ゲート142がオフされ、全画素同時に露光が終了し、信号電荷の蓄積期間が終了する。その後、全画素同時に電源VDBの電位がVDA(L)からVDA(H)に戻される。
Next, simultaneously with all pixels, the transfer pulse TRX is turned on, the
蓄積期間が終了した後、各画素131に蓄積した電荷に基づく画素信号を読み出す読み出し期間となる。なお、画素信号の読み出しは、画素ごとあるいは複数の画素単位で実行される。なお、以下、行ごとに実行する例を示す。 After the accumulation period ends, it becomes a readout period in which a pixel signal based on the charge accumulated in each pixel 131 is read. Note that the reading of the pixel signal is executed for each pixel or for a plurality of pixels. In the following, an example of execution for each row is shown.
例えば、i行目の単位画素131Aの画素信号を読み出す場合、i行目の選択トランジスタ148に対する選択パルスSELがオンされ、i行目の単位画素131Aが画素信号を読み出す対象に選択される。
For example, when the pixel signal of the unit pixel 131A in the i-th row is read, the selection pulse SEL for the
そして、まず、浮遊拡散領域145に蓄積されている電荷、すなわち、蓄積期間中にメモリ部143に蓄積され、浮遊拡散領域145に転送された電荷に基づく信号レベルを示す画素信号(以下、画素信号SHと称する)が読み出される。なお、以下、画素信号SHを読み出す期間をDH期間と称する。
First, a pixel signal (hereinafter referred to as a pixel signal) indicating a signal level based on charges accumulated in the floating
次に、リセットパルスRSTがオンされ、浮遊拡散領域145がリセットされた後、リセットパルスRSTがオフされる。そして、リセットレベルを示すリセット信号が読み出される。なお、以下、リセット信号を読み出す期間をP期間と称する。
Next, after the reset pulse RST is turned on and the floating
さらに、転送パルスTRGがオンされ、第2転送ゲート144がオンされ、メモリ部143に蓄積されている電荷、すなわち、蓄積期間中にフォトダイオード141に蓄積され、メモリ部143に転送された電荷が、浮遊拡散領域145に転送される。そして、浮遊拡散領域145に転送された電荷に基づく信号レベルを示す画素信号(以下、画素信号SLと称する)が読み出される。なお、以下、画素信号SLを読み出す期間をDL期間と称する。
Further, the transfer pulse TRG is turned on, the
その後、選択パルスSELがオフされ、i行目の単位画素131Aの読み出し期間が終了し、i+1行目の単位画素131Aの読み出し期間に遷移する。そして、全ての行の画素信号の読み出しが終了した後、必要に応じて、図13のタイミングチャートの先頭に遷移し、次のフレームの蓄積期間が開始される。 Thereafter, the selection pulse SEL is turned off, the reading period of the unit pixel 131A in the i-th row ends, and a transition is made to the reading period of the unit pixel 131A in the i + 1-th row. Then, after the readout of the pixel signals of all rows is completed, the transition to the top of the timing chart of FIG. 13 is made as necessary, and the accumulation period of the next frame is started.
ここで、図14および図15を参照して、図13のタイミングチャートの時刻t1乃至t5における単位画素131Aの各部のポテンシャルの詳細について説明する。 Here, with reference to FIG. 14 and FIG. 15, the details of the potential of each part of the unit pixel 131A at times t1 to t5 in the timing chart of FIG. 13 will be described.
時刻t1は、露光期間中であり、転送パルスTRX、転送パルスTRG、制御パルスABGがオフされ、電源VDAの電位がVDA(H)に設定されている。この時のTRX−MEM電位差は、上述したようにΔφ1となる。また、ABGバリアの電位は空乏状態のフォトダイオード141の電位(以下、PD空乏電位と称する)より低く、電源VDAの電位VDA(H)はPD空乏状態より高くなっている。
At time t1, the exposure period is in progress, the transfer pulse TRX, the transfer pulse TRG, and the control pulse ABG are turned off, and the potential of the power supply VDA is set to VDA (H). The TRX-MEM potential difference at this time is Δφ1 as described above. The potential of the ABG barrier is lower than the potential of the
時刻t2は、フォトダイオード141からメモリ部143に電荷を転送している期間であり、時刻t1の状態から、転送パルスTRXがオンされている。この時、TRXバリアの電位は、PD空乏電位より高くなっている。すなわち、TRXバリアの高さは空乏電位より低くなっている。また、この時のTRX−MEM電位差は、上述したようにΔφ2(>Δφ1)となる。
Time t2 is a period during which charges are transferred from the
時刻t3において、時刻t2の状態から、制御パルスABGがオンされ、ABGバリアの電位が上がっている。なお、このときのABGバリアの電位は、PD空乏電位より低くなるように設定される。すなわち、ABGバリアの高さは、PD空乏電位より低くなる。 At time t3, the control pulse ABG is turned on from the state at time t2, and the potential of the ABG barrier is increased. Note that the potential of the ABG barrier at this time is set to be lower than the PD depletion potential. That is, the height of the ABG barrier is lower than the PD depletion potential.
時刻t4において、時刻t3の状態から、転送パルスTRXがオフされ、電源VDAの電位がVDA(H)からVDA(L)に下げられている。なお、VDA(L)は、TRXバリアの電位<VDA(L)<ABGバリアの電位となるように設定される。また、転送パルスTRXをオンからオフに切替えた直後は、まだTRXバリアおよびメモリ部143の電位に変調がかかっており、先に示した理由により、TRX−MEM電位差は、Δφ1より大きくなる。
At time t4, the transfer pulse TRX is turned off from the state at time t3, and the potential of the power supply VDA is lowered from VDA (H) to VDA (L). Note that VDA (L) is set so that TRX barrier potential <VDA (L) <ABG barrier potential. Immediately after switching the transfer pulse TRX from ON to OFF, the potential of the TRX barrier and the
ここで、TRXバリアの電位が、時刻t1のTRXバリアの電位より高く、時刻t3のABGバリアの電位より低くなったときに、電源VDAの電位をVDA(L)に設定することにより、電源VDAから電荷排出ゲート149を介してフォトダイオード141に電荷が移動する。これにより、フォトダイオード141の電位が、PD空乏電位より低いVDA(L)に設定される。このフォトダイオード141の電位の変調を受けて、TRXバリアの電位はフォトダイオード141が空乏状態のときの電位より低くなる。換言すれば、TRXバリアの高さは、フォトダイオード141が空乏状態のときより高くなる。そして、最終的に、TRX−MEM電位差は、Δφ3(>Δφ1)となる。すなわち、転送パルスTRXをオフし、TRXバリアの高さがPD空乏電位より高くなった後、フォトダイオード141の電位が、TRXバリアの電位とPD空乏電位の間の電位Δφ3に設定される。
Here, when the potential of the TRX barrier is higher than the potential of the TRX barrier at the time t1 and lower than the potential of the ABG barrier at the time t3, the potential of the power supply VDA is set to VDA (L). The charge is transferred from the light to the
従って、フォトダイオード141からメモリ部143に電荷を転送した後、TRX−MEM電位差は、フォトダイオード141が空乏状態のときのΔφ1よりも大きくなる。また、TRX−MEM電位差がΔφ1より大きい状態は、露光を開始する前に、転送パルスTRXをオンし、TRXバリアの電位を上げるまで継続する。従って、フォトダイオード141から転送される電荷を蓄積する間、TRXバリアを高くし、メモリ部143単独の最大蓄積電荷量を大きくすることができる。
Therefore, after the charge is transferred from the
なお、この時、電源VDAの電位をVDA(L)に切り替えるタイミングと、転送パルスTRXをオフするタイミングには、注意が必要である。具体的には、TRXバリアの電位がVDA(L)より高いときに、電源VDAの電位がVDA(L)に切り替わってしまうと、メモリ部143の電位までVDA(L)に設定されてしまう。従って、TRXバリアの電位がVDA(L)より低くなってから、電源VDAの電位をVDA(L)に切り替えるようにタイミングを調整する必要がある。
At this time, attention must be paid to the timing of switching the potential of the power supply VDA to VDA (L) and the timing of turning off the transfer pulse TRX. Specifically, when the potential of the power supply VDA is switched to VDA (L) when the potential of the TRX barrier is higher than VDA (L), the potential of the
時刻t5において、時刻t4の状態から、電源VDAの電位がVDA(H)に戻されている。これにより、電源VDAの電位の切替えを、フォトダイオード141からメモリ部143への電荷の転送時に限定することができ、全画素同時に行うことができる。従って、電源VDAを全ての画素で共通化することができる。
At time t5, the potential of the power supply VDA is returned to VDA (H) from the state at time t4. Thereby, the switching of the potential of the power supply VDA can be limited at the time of transferring charges from the
以上のようにして、メモリ部143の領域を拡大せずに、フォトダイオード141に蓄積された電荷をメモリ部143で保持している間、TRXバリアを高くし、メモリ部143単独の最大蓄積電荷量を大きくすることができる。従って、メモリ部143単独の最大蓄積電荷量が大きくするのに、フォトダイオード141の領域を縮小する必要がないため、CMOSイメージセンサ100の光学特性は低下しない。また、メモリ部143で電荷を保持している期間中にTRXバリアが高くなるので、メモリ部143からの電荷の飽和減りを減少させることができる。
As described above, the TRX barrier is increased while the charge stored in the
<2.第2の実施の形態>
次に、図16および図17を参照して、本発明の第2の実施の形態について説明する。なお、第2の実施の形態は、第1の実施の形態と比較して、単位画素131Aの駆動方法のみが異なり、CMOSイメージセンサ100および単位画素131Aの構成は、第1の実施の形態と同様である。
<2. Second Embodiment>
Next, a second embodiment of the present invention will be described with reference to FIGS. The second embodiment is different from the first embodiment only in the driving method of the unit pixel 131A, and the configurations of the CMOS image sensor 100 and the unit pixel 131A are different from those of the first embodiment. It is the same.
[単位画素131Aの駆動方法]
図16は、図13と同様に、画素アレイ部111のi行目およびi+1行目の単位画素131Aの選択パルスSEL、制御パルスABG、転送パルスTRX、転送パルスTRG、およびリセットパルスRST、並びに、電源VDAの電位の、1フレーム期間におけるタイミングチャートを示している。また、図17は、図14および図15と同様に、図16の時刻t4乃至t12における、図12のA−A’方向の単位画素131Aのポテンシャル図を示している。
[Driving Method of Unit Pixel 131A]
FIG. 16 shows a selection pulse SEL, a control pulse ABG, a transfer pulse TRX, a transfer pulse TRG, and a reset pulse RST of the unit pixels 131A in the i-th row and the (i + 1) -th row of the pixel array unit 111, as in FIG. 3 shows a timing chart of the potential of the power supply VDA in one frame period. FIG. 17 shows a potential diagram of the unit pixel 131A in the direction AA ′ of FIG. 12 from time t4 to t12 of FIG. 16, similarly to FIGS.
第1の実施の形態では、時刻t4において、電源VDAの電位をVDA(L)に設定した後、時刻t5において、電源VDAの電圧をVDA(H)に戻していた。そのため、フォトダイオード141の電位は、時刻t4においてVDA(L)に設定された後、時刻t5において、ABGバリアの電位まで上がっていた。これにより、TRXバリアの変調量が小さくなり、TRXバリアが低くなり、メモリ部143単独の最大蓄積電荷量が小さくなっていた。第2の実施の形態は、この問題を解決するためのものである。
In the first embodiment, after setting the potential of the power supply VDA to VDA (L) at time t4, the voltage of the power supply VDA is returned to VDA (H) at time t5. For this reason, the potential of the
なお、第1の実施の形態と共通する部分については、その説明は繰返しになるので省略する。 The description of the parts common to the first embodiment will be omitted because the description will be repeated.
図13と図16のタイミングチャートを比較すると、時刻t4までの動作は同じで、時刻t11と時刻t12における動作が異なっている。この点について、図17を参照して説明する。 Comparing the timing charts of FIG. 13 and FIG. 16, the operation up to time t4 is the same, and the operations at time t11 and time t12 are different. This point will be described with reference to FIG.
上述したように、時刻t4では、電源VDAの電位がVDA(L)に設定され、フォトダイオード141の電位がVDA(L)に設定されている。
As described above, at time t4, the potential of the power supply VDA is set to VDA (L), and the potential of the
時刻t11において、時刻t4の状態から、電源VDAの電位がVDA(L)に維持されたまま、制御パルスABGがオフされ、ABGバリアの電位が、VDA(L)より低くなっている。 At time t11, from the state at time t4, the control pulse ABG is turned off while the potential of the power supply VDA is maintained at VDA (L), and the potential of the ABG barrier is lower than VDA (L).
時刻t12において、時刻t11の状態から、電源VDAの電位がVDA(H)に戻されている。しかし、ABGバリアの電位がVDA(L)より低い電位に設定されているため、フォトダイオード141の電位は、電源VDAの電位が上がっても、VDA(L)のまま維持される。
At time t12, the potential of the power supply VDA is returned to VDA (H) from the state at time t11. However, since the potential of the ABG barrier is set to a potential lower than VDA (L), the potential of the
このように、電源VDAの電位をVDA(H)に戻しても、フォトダイオード141の電位がVDA(L)に保たれるため、メモリ部143単独の最大蓄積電荷量の減少が防止される。また、フォトダイオード141の電位が、ABGバリアの電位ではなく、VDA(L)により規定されるので、画素間のバラツキを小さくすることができる。
As described above, even if the potential of the power supply VDA is returned to VDA (H), the potential of the
さらに、第2の実施の形態においては、時刻t3(図8)において、ABGバリアの電位を、PD空乏電位より高く設定するようにしても構わない。これにより、VDA(L)は、PD空乏電位より低い電位であればよくなり、電源VDAの設計条件の自由度が増す。 Further, in the second embodiment, the ABG barrier potential may be set higher than the PD depletion potential at time t3 (FIG. 8). As a result, VDA (L) only needs to be lower than the PD depletion potential, and the degree of freedom in design conditions for the power supply VDA is increased.
さらに、制御パルスABGをオンした後、すぐにオフするため、例えば、選択パルスSELと制御パルスABGが同時にオンされることがない。これにより、選択パルスSEL用の配線と制御パルスABG用の配線との間の容量カップリングの影響を考慮する必要がなくなる。従って、選択パルスSEL用の配線と制御パルスABG用の配線を遠ざける等の対策を施す必要がなく、単位画素131A内のレイアウトの自由度が増す。 Furthermore, since the control pulse ABG is turned off immediately after being turned on, for example, the selection pulse SEL and the control pulse ABG are not turned on at the same time. This eliminates the need to consider the influence of capacitive coupling between the selection pulse SEL wiring and the control pulse ABG wiring. Therefore, it is not necessary to take measures such as separating the wiring for the selection pulse SEL and the wiring for the control pulse ABG, and the degree of freedom of layout in the unit pixel 131A is increased.
<3.第3の実施の形態>
次に、図18乃至図20を参照して、本発明の第3の実施の形態について説明する。なお、第3の実施の形態は、第1および第2の実施の形態と比較して、単位画素131Aの駆動方法のみが異なり、CMOSイメージセンサ100および単位画素131Aの構成は、第1および第2の実施の形態と同様である。
<3. Third Embodiment>
Next, a third embodiment of the present invention will be described with reference to FIGS. The third embodiment differs from the first and second embodiments only in the driving method of the unit pixel 131A, and the configurations of the CMOS image sensor 100 and the unit pixel 131A are the first and second configurations. This is the same as the second embodiment.
[単位画素131Aの駆動方法]
図18は、図13と同様に、画素アレイ部111のi行目およびi+1行目の単位画素131Aの選択パルスSEL、制御パルスABG、転送パルスTRX、転送パルスTRG、およびリセットパルスRST、並びに、電源VDAの電位の、1フレーム期間におけるタイミングチャートを示している。また、図19および図20は、図14および図15と同様に、図18の時刻t21乃至t26における、図12のA−A’方向の単位画素131Aのポテンシャル図を示している。
[Driving Method of Unit Pixel 131A]
FIG. 18 shows a selection pulse SEL, a control pulse ABG, a transfer pulse TRX, a transfer pulse TRG, and a reset pulse RST of the unit pixels 131A in the i-th row and the (i + 1) -th row of the pixel array unit 111, as in FIG. 3 shows a timing chart of the potential of the power supply VDA in one frame period. 19 and 20 show potential diagrams of the unit pixel 131A in the AA ′ direction in FIG. 12 at the times t21 to t26 in FIG. 18, similarly to FIGS. 14 and 15.
第1および第2の実施の形態では、上述したように、電源VDAの電位をVDA(L)に切替えるタイミングと、転送パルスTRXをオフするタイミングに注意する必要があった。具体的には、メモリ部143の電位がVDA(L)に設定されてしまわないように、TRXバリアの電位がVDA(L)より低くなってから、電源VDAの電位をVDA(L)に切り替えるようにタイミングを調整する必要があった。第3の実施の形態は、このタイミングの調整を確実に行うようにするものである。
In the first and second embodiments, as described above, it is necessary to pay attention to the timing for switching the potential of the power supply VDA to VDA (L) and the timing for turning off the transfer pulse TRX. Specifically, the potential of the power supply VDA is switched to VDA (L) after the potential of the TRX barrier becomes lower than VDA (L) so that the potential of the
なお、第1および第2の実施の形態と共通する部分については、その説明は繰返しになるので省略する。 Note that the description of the parts common to the first and second embodiments will be omitted because they are repeated.
図13と図18のタイミングチャートを比較すると、時刻t2までの動作は同じで、時刻t21乃至時刻t26の動作が異なっている。 Comparing the timing charts of FIG. 13 and FIG. 18, the operation up to time t2 is the same, and the operation from time t21 to time t26 is different.
時刻t21において、時刻t2の状態から、転送パルスTRXの電圧がON電圧からmid−ON電圧(OFF電圧<mid−ON電圧<ON電圧)に下げられ、転送パルスABGがオフされている。この時のTRX−MEM電位差は、Δφ21(Δφ1<Δφ21≦Δφ2)となる。なお、第3の実施の形態では、これまでの実施の形態と異なり、図を分かりやすくするために、制御パルスABGがオフされているときのABGバリアの電位が、PD空乏電位より高く設定される例を示している。 At time t21, from the state at time t2, the voltage of the transfer pulse TRX is lowered from the ON voltage to the mid-ON voltage (OFF voltage <mid-ON voltage <ON voltage), and the transfer pulse ABG is turned off. The TRX-MEM potential difference at this time is Δφ21 (Δφ1 <Δφ21 ≦ Δφ2). In the third embodiment, unlike the previous embodiments, the potential of the ABG barrier when the control pulse ABG is turned off is set higher than the PD depletion potential in order to make the figure easier to understand. An example is shown.
時刻t22において、時刻t21の状態から、電源VDAの電位がVDA(H)からVDA(M)に下げられている。VDA(M)は、時刻t21のABGバリアの電位およびPD空乏電位より低く、時刻t21のTRXバリアの電位およびVDA(L)より高い電位に設定される。これにより、フォトダイオード141の電位がVDA(M)に設定される。また、フォトダイオード141の電位の変調を受けて、TRXバリアの電位が下がり、TRX−MEM電位差は、Δφ22(>Δφ21)となる。
At time t22, from the state at time t21, the potential of the power source VDA is lowered from VDA (H) to VDA (M). VDA (M) is set to a potential lower than the potential of the ABG barrier and the PD depletion potential at time t21 and higher than the potential of the TRX barrier and VDA (L) at time t21. As a result, the potential of the
時刻t23において、時刻t22の状態から、転送パルスTRXの電圧がmid−ON電圧からOFF電圧に下げられている。これにより、TRX−MEM電位差は、Δφ23(Δφ1<Δφ23≦Δφ22)となる。 At time t23, the voltage of the transfer pulse TRX is lowered from the mid-ON voltage to the OFF voltage from the state at time t22. As a result, the TRX-MEM potential difference becomes Δφ23 (Δφ1 <Δφ23 ≦ Δφ22).
時刻t24において、時刻t23の状態から、電源VDAの電位がVDA(M)からVDA(L)に下げられている。これにより、フォトダイオード141の電位がVDA(L)に設定される。また、フォトダイオード141の電位の変調を受けて、TRXバリアの電位が下がり、TRX−MEM電位差は、Δφ24(>Δφ23)となる。ここで、TRX−MEM電位差を、時刻t23のΔφ23よりさらに大きい電位差にすることで、メモリ部143単独の最大蓄積電荷量を大きくするとともに、メモリ部143からの電荷の飽和減りを減少させることができる。
At time t24, from the state at time t23, the potential of the power source VDA is lowered from VDA (M) to VDA (L). Thereby, the potential of the
時刻t25において、時刻t24の状態から、図17の時刻t11と同様に、電源VDAの電位がVDA(L)に維持されたまま、制御パルスABGがオフされ、ABGバリアの電位が、VDA(L)より低くなっている。 At time t25, from the state at time t24, as with time t11 in FIG. 17, the control pulse ABG is turned off while the potential of the power supply VDA is maintained at VDA (L), and the potential of the ABG barrier is VDA (L ) Is lower.
時刻t26において、時刻t25の状態から、図17の時刻t12の場合と同様に、電源VDAの電圧がVDA(H)に戻されている。 At time t26, the voltage of the power supply VDA is returned to VDA (H) from the state at time t25 as in the case of time t12 in FIG.
このようにして、電源VDAの電位がTRXバリアの電位より低く設定され、メモリ部143の電位が電源VDAの電位に設定されてしまうことを確実に防止することができる。
In this way, it is possible to reliably prevent the potential of the power source VDA from being set lower than the potential of the TRX barrier and the potential of the
<4.第4の実施の形態>
次に、図21乃至図23を参照して、本発明の第4の実施の形態について説明する。なお、第4の実施の形態は、第1乃至第3の実施の形態と比較して、単位画素131Aの駆動方法のみが異なり、CMOSイメージセンサ100および単位画素131Aの構成は、第1乃至第3の実施の形態と同様である。
<4. Fourth Embodiment>
Next, a fourth embodiment of the present invention will be described with reference to FIGS. Note that the fourth embodiment is different from the first to third embodiments only in the driving method of the unit pixel 131A, and the configurations of the CMOS image sensor 100 and the unit pixel 131A are the first to third. This is the same as the third embodiment.
[単位画素131Aの駆動方法]
図21は、図13と同様に、画素アレイ部111のi行目およびi+1行目の単位画素131Aの選択パルスSEL、制御パルスABG、転送パルスTRX、転送パルスTRG、およびリセットパルスRST、並びに、電源VDAの電位の、1フレーム期間におけるタイミングチャートを示している。また、図22および図23は、図14および図15と同様に、図21の時刻t31乃至t36における、図12のA−A’方向の単位画素131Aのポテンシャル図を示している。
[Driving Method of Unit Pixel 131A]
FIG. 21 shows a selection pulse SEL, a control pulse ABG, a transfer pulse TRX, a transfer pulse TRG, and a reset pulse RST of the unit pixels 131A in the i-th row and the (i + 1) -th row of the pixel array unit 111, as in FIG. 3 shows a timing chart of the potential of the power supply VDA in one frame period. 22 and 23 show potential diagrams of the unit pixel 131A in the AA ′ direction in FIG. 12 at the times t31 to t36 in FIG. 21, similarly to FIGS. 14 and 15.
第4の実施の形態は、電源VDAの電位をVDA(F)に固定したものである。なお、VDA(F)は、PD空乏電位より低く設定される。すなわち、VDA(F)は、電源VDAからPD空乏電位へ電荷が移動する方向の電位に設定される。また、VDA(F)は、フォトダイオード141が空乏状態の場合の転送パルスTRXがオフ時のTRXバリアより高い電位に設定される。
In the fourth embodiment, the potential of the power supply VDA is fixed to VDA (F). Note that VDA (F) is set lower than the PD depletion potential. That is, VDA (F) is set to a potential in a direction in which charges move from the power supply VDA to the PD depletion potential. VDA (F) is set to a potential higher than the TRX barrier when the transfer pulse TRX when the
なお、第1乃至第3の実施の形態と共通する部分については、その説明は繰返しになるので省略する。 Note that the description of the portions common to the first to third embodiments will be omitted because they are repeated.
時刻t31は、露光期間中であり、転送パルスTRX、転送パルスTRG、制御パルスABGがオフされ、電源VDAの電位がVDA(F)に設定されている。以下、この時のTRX−MEM電位差をΔφ31とする。 At time t31, during the exposure period, the transfer pulse TRX, the transfer pulse TRG, and the control pulse ABG are turned off, and the potential of the power supply VDA is set to VDA (F). Hereinafter, the TRX-MEM potential difference at this time is represented by Δφ31.
時刻t32は、フォトダイオード141からメモリ部143に電荷を転送している期間であり、時刻t31の状態から、転送パルスTRXがオンされている。この時のTRX−MEM電位差は、Δφ32(>Δφ31)となる。
Time t32 is a period during which charges are transferred from the
時刻t33において、時刻t32の状態から、転送パルスTRXの電圧がON電圧からmid−ON電圧(OFF電圧<mid−ON電圧<ON電圧)に下げられ、転送パルスTRXがオフされている。この時のTRX−MEM電位差は、Δφ33(Δφ31<Δφ33≦Δφ32)となる。なお、この時、TRXバリアの電位は、VDA(F)より低く設定され、TRXバリアの高さがVDA(F)より高くなる。 At time t33, from the state at time t32, the voltage of the transfer pulse TRX is lowered from the ON voltage to the mid-ON voltage (OFF voltage <mid-ON voltage <ON voltage), and the transfer pulse TRX is turned off. The TRX-MEM potential difference at this time is Δφ33 (Δφ31 <Δφ33 ≦ Δφ32). At this time, the potential of the TRX barrier is set lower than VDA (F), and the height of the TRX barrier becomes higher than VDA (F).
時刻t34において、時刻t33の状態から、転送パルスABGがオフされ、ABGバリアの電位が上がっている。この時、ABGバリアの電位は、VDA(F)より高い電位に設定される。すなわち、ABGバリアの高さが、VDA(F)より高い状態から低い状態になる。これにより、フォトダイオード141の電位が、VDA(F)に設定される。また、フォトダイオード141の電位の変調を受けて、TRXバリアの電位が下がり、TRX−MEM電位差は、Δφ34(>Δφ33)となる。
At time t34, from the state at time t33, the transfer pulse ABG is turned off, and the potential of the ABG barrier is increased. At this time, the potential of the ABG barrier is set to a potential higher than VDA (F). That is, the height of the ABG barrier is lowered from a state higher than VDA (F). Thereby, the potential of the
時刻t35において、時刻t34の状態から、転送パルスABGの電圧がmid−ON電圧からOFF電圧に下げられている。これにより、TRX−MEM電位差は、Δφ35(Δφ31<Δφ35≦Δφ34)となる。 At time t35, the voltage of the transfer pulse ABG is lowered from the mid-ON voltage to the OFF voltage from the state at time t34. Thereby, the TRX-MEM potential difference becomes Δφ35 (Δφ31 <Δφ35 ≦ Δφ34).
時刻t36において、時刻t35の状態から、制御パルスABGがオフされ、ABGバリアの電位が、VDA(F)より低くなっている。 At time t36, the control pulse ABG is turned off from the state at time t35, and the potential of the ABG barrier is lower than VDA (F).
第4の実施の形態では、他の画素内の電源と電源VDAを共通化することができなくなるが、リセットトランジスタ146の動作範囲を小さく設計することが可能となる。具体的には、他の画素内の電源と電源VDAを共通化する場合、リセットトランジスタ146がオフ時のリセットバリアの電位を、VDA(L)より低く設計する必要があった。そうしないと、リセットトランジスタ146のオフ時に、浮遊拡散領域145の電位がVDA(L)に設定されてしまうためである。これを防ぐように、リセットトランジスタ146を設計すると、リセットトランジスタ146の動作範囲が大きくなり、リセットトランジスタ146のオン時の設計が難しくなる。これに対して、第4の実施の形態により電源VDAと他の画素内の電源を分けることで、リセットトランジスタの動作範囲は前述のような制約を受けることなく、通常のCMOSイメージセンサと同様の動作範囲で設計することができるようになる。
In the fourth embodiment, the power supply VDA and the power supply VDA in other pixels cannot be shared, but the operation range of the
<5.第5の実施の形態>
次に、図24乃至図28を参照して、本発明の第5の実施の形態を説明する。
<5. Fifth embodiment>
Next, a fifth embodiment of the present invention will be described with reference to FIGS.
なお、第5の実施の形態は、第1の実施の形態と比較して、CMOSイメージセンサ100の構成は同様であり、単位画素の構成、および、単位画素の駆動方法が異なる。 In the fifth embodiment, the configuration of the CMOS image sensor 100 is the same as that of the first embodiment, and the configuration of the unit pixel and the driving method of the unit pixel are different.
[単位画素の構造]
ここで、図24および図25を参照して、図10の画素アレイ部111に行列状に配置される単位画素131Bの具体的な構造について説明する。
[Unit pixel structure]
Here, with reference to FIGS. 24 and 25, a specific structure of the unit pixels 131B arranged in a matrix in the pixel array unit 111 of FIG. 10 will be described.
図24の上の図は、図25に示されるB−B’方向の単位画素131Bの断面の構成例を示し、図24の下の図は、単位画素131BのB−B’方向のポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。また、図25は、単位画素131Bを模式的に示した平面図である。 The upper diagram in FIG. 24 shows a configuration example of the cross section of the unit pixel 131B in the BB ′ direction shown in FIG. 25, and the lower diagram in FIG. 24 shows the potential diagram in the BB ′ direction of the unit pixel 131B. Is shown. In this potential diagram, the vertical direction indicates a potential, and the downward direction indicates a higher potential. FIG. 25 is a plan view schematically showing the unit pixel 131B.
なお、図24および図25において、図11および図12と対応する部分には、同じ符合を付してあり、その説明は繰返しになるので適宜省略する。 24 and FIG. 25, the same reference numerals are given to the portions corresponding to FIG. 11 and FIG.
単位画素131Bは、単位画素131Aと比較して、電荷排出ゲート149が設けられておらず、代わりに、フォトダイオード141と電荷排出部150の境界部分にP−の不純物拡散領域201が設けられている。これにより、図11の下のポテンシャル図と図24の下のポテンシャル図とを比較して明らかなように、フォトダイオード141と電荷排出部150の境界部分の電位が上がっている。
Compared to the unit pixel 131A, the unit pixel 131B is not provided with the
なお、以下、単位画素131Bには、電荷排出ゲート(ABG)149が設けられていないが、便宜上、フォトダイオード141と電荷排出部150との間のポテンシャルバリアをABGバリアと称する。
In the following description, the unit pixel 131B is not provided with the charge discharge gate (ABG) 149, but for convenience, the potential barrier between the
また、以下、フォトダイオード141が空乏状態の場合の、転送パルスTRXがオフ時のTRX−MEM電位差をΔφ41とし、転送パルスTRXがオン時のTRX−MEM電位差をΔφ42とする。上述したように、TRXバリアよりメモリ部143の方が、ゲート電極142Aに印加された電圧による変調を受けやすいため、Δφ42>Δφ41となる。
In the following, when the
[単位画素131Bの駆動方法]
次に、図26乃至図28を参照して、単位画素131Bの駆動方法について説明する。なお、図26は、画素アレイ部111のi行目およびi+1行目の単位画素131Aの選択パルスSEL、転送パルスTRX、転送パルスTRG、およびリセットパルスRST、並びに、電源VDAの電位の、1フレーム期間におけるタイミングチャートを示している。また、図27および図28は、図14および図15と同様に、図26の時刻t41乃至t46における、図25のB−B’方向の単位画素131Bのポテンシャル図を示している。
[Driving Method of Unit Pixel 131B]
Next, a driving method of the unit pixel 131B will be described with reference to FIGS. FIG. 26 shows one frame of the selection pulse SEL, the transfer pulse TRX, the transfer pulse TRG, the reset pulse RST, and the potential of the power supply VDA of the unit pixels 131A in the i-th row and the (i + 1) -th row of the pixel array unit 111. The timing chart in the period is shown. 27 and 28 show potential diagrams of the unit pixel 131B in the BB ′ direction in FIG. 25 at the time t41 to t46 in FIG. 26, similarly to FIGS. 14 and 15.
なお、第1乃至第4の実施の形態と共通する部分については、その説明は繰返しになるので省略する。 The description of the parts common to the first to fourth embodiments will be omitted because the description will be repeated.
図18と図26のタイミングチャートを比較すると、制御パルスABGのタイミングチャートがない点、および、電源VDAのタイミングチャートが異なっている。 Comparing the timing charts of FIGS. 18 and 26, the timing chart of the control pulse ABG is not present, and the timing chart of the power supply VDA is different.
時刻t41は、露光期間中であり、転送パルスTRX、転送パルスTRGがオフされ、電源VDAの電位がVDA(H)に設定されている。この時のTRX−MEM電位差は、上述したようにΔφ41となる。また、ABGバリアの電位は、この時点のTRXバリアの電位より高く、PD空乏電位より低く設定されている。すなわち、ABGバリアの高さは、この時点のTRXバリアより低く、PD空乏電位より高く設定されている。 At time t41, during the exposure period, the transfer pulse TRX and the transfer pulse TRG are turned off, and the potential of the power supply VDA is set to VDA (H). The TRX-MEM potential difference at this time is Δφ41 as described above. The potential of the ABG barrier is set higher than the potential of the TRX barrier at this time and lower than the PD depletion potential. That is, the height of the ABG barrier is set lower than the TRX barrier at this time and higher than the PD depletion potential.
時刻t42は、フォトダイオード141からメモリ部143に電荷を転送している期間であり、時刻t41の状態から、転送パルスTRXがオンされている。この時、TRXバリアの電位は、PD空乏電位より高くなっている。また、この時のTRX−MEM電位差は、上述したようにΔφ42(>Δφ41)となる。
Time t42 is a period during which charges are transferred from the
時刻t43において、時刻t42の状態から、転送パルスTRXの電圧がON電圧からmid−ON電圧(OFF電圧<mid−ON電圧<ON電圧)に下げられている。この時のTRXバリアの電位は、ABGバリアの電位より低く設定され、TRXバリアの高さが、ABGバリアより高くなっている。また、この時のTRX−MEM電位差は、Δφ43(Δφ41<Δφ43≦Δφ42)となる。 At time t43, from the state at time t42, the voltage of the transfer pulse TRX is lowered from the ON voltage to the mid-ON voltage (OFF voltage <mid-ON voltage <ON voltage). At this time, the potential of the TRX barrier is set lower than the potential of the ABG barrier, and the height of the TRX barrier is higher than that of the ABG barrier. Also, the TRX-MEM potential difference at this time is Δφ43 (Δφ41 <Δφ43 ≦ Δφ42).
時刻t44において、時刻t43の状態から、電源VDAの電位がVDA(H)からVDA(L)に下げられている。なお、VDA(L)は、ABGバリアの電位>VDA(L)>時刻t43のTRXバリアの電位(転送パルスTRXがmid−ON電圧時)の関係を満たすように設定される。すなわち、電源VDAの電位が、ABGバリアの電位とTRXバリの電位の間の電位に設定される。これにより、フォトダイオード141の電位がVDA(L)に設定される。このフォトダイオード141の電位の変調を受けて、TRX−MEM電位差は、Δφ44(>Δφ43)となる。
At time t44, from the state at time t43, the potential of the power source VDA is lowered from VDA (H) to VDA (L). Note that VDA (L) is set so as to satisfy the relationship of ABG barrier potential> VDA (L)> TRX barrier potential at time t43 (when the transfer pulse TRX is a mid-ON voltage). That is, the potential of the power supply VDA is set to a potential between the potential of the ABG barrier and the potential of the TRX variator. Thereby, the potential of the
時刻t45において、時刻t44の状態から、転送パルスTRXの電圧がmid−ON電圧からOFF電圧に下げられている。これにより、TRX−MEM電位差は、Δφ45(Δφ41<Δφ45≦Δφ44)となる。 At time t45, the voltage of the transfer pulse TRX is lowered from the mid-ON voltage to the OFF voltage from the state at time t44. As a result, the TRX-MEM potential difference becomes Δφ45 (Δφ41 <Δφ45 ≦ Δφ44).
時刻t46において、時刻t45の状態から、電源VDAの電位がVDA(L)からVDA(H)に戻されている At time t46, the potential of the power supply VDA is returned from VDA (L) to VDA (H) from the state at time t45.
以上のようにして、電荷排出ゲート149を削除した構成においても、メモリ部143の領域を拡大せずに、フォトダイオード141に蓄積された電荷をメモリ部143で保持している間、TRXバリアを高くし、メモリ部143単独の最大蓄積電荷量を大きくすることができる。
As described above, even in the configuration in which the
また、電荷排出ゲート149を削除することにより、単位画素131Bの各部のレイアウトの自由度が増す。具体的には、電荷排出ゲート149を設ける場合、電荷排出ゲート149と他のゲートとの間隔や、電荷排出ゲート149と隣接画素のアクティブ領域との間隔などを考慮する必要がある。一方、電荷排出ゲート149を削除することで、この設計上の制約がなくなるとともに、電荷排出ゲート149を設ける領域が不要となり、フォトダイオード141やメモリ部143など、他の領域を拡大することが可能になる。
Further, by removing the
<6.変形例>
本発明は、上述した実施の形態で説明した単位画素以外の構造にも採用することができる。以下、本発明が適用可能なその他の単位画素の構造の例について説明する。なお、以下の図において、図11および図24と対応する部分には同一符号を付してあり、その説明は適宜省略する。
<6. Modification>
The present invention can also be applied to structures other than the unit pixels described in the above-described embodiments. Examples of other unit pixel structures to which the present invention can be applied will be described below. In the following drawings, portions corresponding to those in FIGS. 11 and 24 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
[単位画素のその他の構成例]
図29は、単位画素のその他の構成例である単位画素131Cの構造を示す図である。
[Other configuration examples of unit pixel]
FIG. 29 is a diagram illustrating a structure of a unit pixel 131C which is another configuration example of the unit pixel.
図29の単位画素131Cは、図11の単位画素Aと比較して、フォトダイオード141とメモリ部143との境界部分に、N−の不純物拡散領域157が設けられていない点が異なる。すなわち、単位画素Cは、図1の単位画素11Aと同様の構造を有し、フォトダイオード141とメモリ部143との間にオーバーフローパス151が形成されていない。
The unit pixel 131C of FIG. 29 differs from the unit pixel A of FIG. 11 in that the N−
なお、図24の単位画素131Bから、N−の不純物拡散領域157を設けないようにすることも可能である。
Note that it is possible not to provide the N−
さらに、本発明の実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、本発明の実施の形態においては、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行(例えば、数十行)ずつ高速に走査するようにすることも可能である。さらに、本発明の実施の形態においては、画像に現れる全画素に限らず、所定の複数行に対してグローバルシャッタ動作を適用するようにすることも可能である。 Furthermore, all the pixels in the embodiment of the present invention means all of the pixels that appear in the image, and dummy pixels and the like are excluded. In the embodiment of the present invention, if the time difference and the image distortion are sufficiently small so as not to cause a problem, scanning is performed at a high speed by a plurality of lines (for example, several tens of lines) instead of the simultaneous operation of all pixels. It is also possible to do. Furthermore, in the embodiment of the present invention, the global shutter operation can be applied not only to all the pixels appearing in the image but also to a predetermined plurality of rows.
また、以上に示した単位画素131におけるデバイス構造の導電型は一例に過ぎず、N型、P型が逆でも構わないし、また、基板152の導電型についてもN型、P型のどちらでも構わない。なお、単位電荷中を移動する多数キャリアが正孔であるか電子であるかによって、上述した各部の電位またはポテンシャルの大小関係が逆になる場合がある。
Further, the conductivity type of the device structure in the unit pixel 131 described above is merely an example, and the N type and P type may be reversed, and the conductivity type of the
また、電荷排出ゲート149のゲート電極149Aの下のフォトダイオード141と電荷排出部150との間の転送パスは、埋め込みチャネルにより形成することが望ましい。もし、転送パスが表面チャネルにより形成される場合、電源VDAの電位を低くしたときに、電荷が他にリークする恐れがあり、そのために、素子分離をより強固なものにする必要がある。素子分離を強くしようとすると、平面的なレイアウトの自由度が低下し、あまり好ましくない。従って、埋め込みチャネルにより形成することが望ましい。
The transfer path between the
さらに、本発明は、固体撮像装置への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部(光電変換部)に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。 Furthermore, the present invention is not limited to application to a solid-state imaging device. That is, the present invention is applied to an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, a copying machine using a solid-state imaging device as an image reading unit. The present invention can be applied to all electronic devices using a solid-state imaging device. The solid-state imaging device may have a form formed as a single chip, or may have a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.
[本発明を適用した電子機器の構成例]
図30は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
[Configuration Example of Electronic Device to which the Present Invention is Applied]
FIG. 30 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present invention is applied.
図30の撮像装置300は、レンズ群などからなる光学部301、上述した単位画素131の各構成が採用される固体撮像素子(撮像デバイス)302、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路303を備える。また、撮像装置300は、フレームメモリ304、表示部305、記録部306、操作部307、および電源部308も備える。DSP回路303、フレームメモリ304、表示部305、記録部306、操作部307および電源部308は、バスライン309を介して相互に接続されている。
An imaging apparatus 300 in FIG. 30 includes an
光学部301は、被写体からの入射光(像光)を取り込んで固体撮像素子302の撮像面上に結像する。固体撮像素子302は、光学部301によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子302として、上述した実施の形態に係るCMOSイメージセンサ100等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
The
表示部305は、例えば、液晶パネルや有機EL(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子302で撮像された動画または静止画を表示する。記録部306は、固体撮像素子302で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
The
操作部307は、ユーザによる操作の下に、撮像装置300が持つ様々な機能について操作指令を発する。電源部308は、DSP回路303、フレームメモリ304、表示部305、記録部306および操作部307の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
The
上述したように、固体撮像素子302として、上述した実施の形態に係るCMOSイメージセンサ100を用いることで、画素トランジスタの閾値バラツキに起因するノイズを低減し、高いS/Nを確保することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置300においても、撮像画像の高画質化を図ることができる。
As described above, by using the CMOS image sensor 100 according to the above-described embodiment as the solid-
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。 In the above-described embodiment, the case where the present invention is applied to a CMOS image sensor in which unit pixels that detect signal charges corresponding to the amount of visible light as physical quantities are arranged in a matrix has been described as an example. However, the present invention is not limited to application to a CMOS image sensor, and can be applied to all column-type solid-state imaging devices in which a column processing unit is arranged for each pixel column of a pixel array unit.
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子(物理量分布検知装置)全般に対して適用可能である。 Further, the present invention is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light and captures it as an image, but a solid that captures the distribution of the incident amount of infrared rays, X-rays, or particles as an image Applicable to imaging devices and, in a broad sense, solid-state imaging devices (physical quantity distribution detection devices) such as fingerprint detection sensors that detect the distribution of other physical quantities such as pressure and capacitance and capture images as images. is there.
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiments of the present invention are not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention.
100 CMOSイメージセンサ, 111 画素アレイ部, 112 垂直駆動部, 113 カラム処理部, 114 水平駆動部, 115 システム制御部, 118 信号処理部, 131A乃至131C 単位画素, 141 フォトダイオード, 142 第1転送ゲート, 142A ゲート電極, 143 メモリ部, 144 第2転送ゲート, 144A ゲート電極, 145 浮遊拡散領域, 146 リセットトランジスタ, 147 増幅トランジスタ, 148 選択トランジスタ, 149 電荷排出ゲート, 149A ゲート電極, 150 電荷排出部, 300 撮像装置, 302 固体撮像素子 100 CMOS image sensor, 111 pixel array unit, 112 vertical driving unit, 113 column processing unit, 114 horizontal driving unit, 115 system control unit, 118 signal processing unit, 131A to 131C unit pixel, 141 photodiode, 142 first transfer gate , 142A gate electrode, 143 memory unit, 144 second transfer gate, 144A gate electrode, 145 floating diffusion region, 146 reset transistor, 147 amplification transistor, 148 selection transistor, 149 charge discharge gate, 149A gate electrode, 150 charge discharge unit, 300 imaging device, 302 solid-state imaging device
Claims (15)
電荷保持部と、
電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第1の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第1の転送手段と、
前記電荷保持部から前記電荷電圧変換部に電荷を転送する第2の転送手段と、
前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第1の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段と
を備える複数の単位画素を
有する固体撮像装置。 A photoelectric conversion unit;
A charge holding unit;
A charge-voltage converter,
First transfer for transferring charges from the photoelectric conversion unit to the charge holding unit by controlling the potential of the first potential barrier between the photoelectric conversion unit and the charge holding unit and the potential of the charge holding unit. Means,
Second transfer means for transferring charge from the charge holding unit to the charge-voltage conversion unit;
When the transfer of the charge from the photoelectric conversion unit to the charge holding unit is finished, the height of the first potential barrier becomes higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, and then the photoelectric conversion unit A solid-state imaging device having a plurality of unit pixels comprising: potential control means for setting the potential of the conversion unit to a potential between the potential of the first potential barrier and the depletion potential.
電源と、
前記光電変換部と前記電源との間の第2の電位障壁の電位を制御する障壁制御手段と
を備え、
前記電位制御手段は、前記第1の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第1の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第2の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第2の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項1に記載の固体撮像装置。 The potential control means includes
Power supply,
Barrier control means for controlling a potential of a second potential barrier between the photoelectric conversion unit and the power source,
The potential control means is configured such that, after the height of the first potential barrier becomes higher than the depletion potential, the potential of the power source becomes a potential between the potential of the first potential barrier and the depletion potential, and , Controlling at least one of the potential of the power source and the potential of the second potential barrier so that the height of the second potential barrier is lower than the potential of the power source, The solid-state imaging device according to claim 1, wherein the solid-state imaging device is set to a potential between the potential of the first potential barrier and the depletion potential.
前記電位制御手段は、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第2の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御する
請求項2に記載の固体撮像装置。 Before ending the transfer of charge from the photoelectric conversion unit to the charge holding unit, the potential of the second potential barrier is set such that the height of the second potential barrier is higher than the depletion potential, The potential of the power supply is set in the direction in which charge moves from the depletion potential to the power supply;
The potential control means sets the potential of the photoelectric conversion unit to a potential between the potential of the first potential barrier and the depletion potential, and then sets the potential of the second potential barrier to the photoelectric conversion unit. From the state before the transfer of charges to the charge holding unit is completed, and then the potential of the power source is returned to the state before the transfer of charges from the photoelectric conversion unit to the charge holding unit is completed. The solid-state imaging device according to claim 2.
前記電位制御手段は、前記第1の電位障壁の高さが前記電源の電位より高くなった後、前記第2の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第2の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項2に記載の固体撮像装置。 The potential of the power source is set in a direction in which charge moves from the power source to the depletion potential;
The potential control means is configured so that the height of the second potential barrier is lowered from a state higher than the potential of the power source after the height of the first potential barrier becomes higher than the potential of the power source. The solid-state imaging according to claim 2, wherein the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential by controlling the potential of the second potential barrier. apparatus.
前記障壁制御手段が前記第2の電位障壁の電位を制御することにより、前記光電変換部から電荷が転送される電荷排出部を
さらに備え、
前記電源は前記電荷排出部に接続されている
請求項2に記載の固体撮像装置。 The unit pixel is
The barrier control means further includes a charge discharging unit for transferring charges from the photoelectric conversion unit by controlling the potential of the second potential barrier,
The solid-state imaging device according to claim 2, wherein the power source is connected to the charge discharging unit.
請求項5に記載の固体撮像装置。 The solid-state imaging device according to claim 5, wherein a transfer path between the photoelectric conversion unit and the charge discharging unit is formed by a buried channel.
電圧が可変の電源を
備え、
前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第2の電位障壁が設けられており、
前記電位制御手段は、前記第1の電位障壁の高さが前記第2の電位障壁の高さより高くなった後、前記第1の電位障壁の電位と前記第2の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項1に記載の固体撮像装置。 The potential control means includes
It has a power supply with variable voltage,
A second potential barrier having a potential barrier height higher than the depletion potential is provided between the photoelectric conversion element and the power source,
The potential control means is configured such that the potential between the potential of the first potential barrier and the potential of the second barrier after the height of the first potential barrier becomes higher than the height of the second potential barrier. The solid-state imaging device according to claim 1, wherein the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential by setting the potential of the power source.
請求項1に記載の固体撮像装置。 2. The unit pixels in a plurality of rows simultaneously start transferring charges from the photoelectric conversion unit to the charge holding unit, and finish transferring charges from the photoelectric conversion unit to the charge holding unit. Solid-state imaging device.
電荷保持部と、
電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第1の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第1の転送手段と、
前記電荷保持部から前記電荷電圧変換部に電荷を転送する第2の転送手段と
を備える複数の単位画素を有する固体撮像装置が、
前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第1の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する
固体撮像装置の駆動方法。 A photoelectric conversion unit;
A charge holding unit;
A charge-voltage converter,
First transfer for transferring charges from the photoelectric conversion unit to the charge holding unit by controlling the potential of the first potential barrier between the photoelectric conversion unit and the charge holding unit and the potential of the charge holding unit. Means,
A solid-state imaging device having a plurality of unit pixels comprising: a second transfer unit that transfers charges from the charge holding unit to the charge-voltage conversion unit;
When the transfer of the charge from the photoelectric conversion unit to the charge holding unit is finished, the height of the first potential barrier becomes higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, and then the photoelectric conversion unit A method for driving a solid-state imaging device, wherein the potential of the conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential.
電源と、
前記光電変換部と前記電源との間の第2の電位障壁の電位を制御する障壁制御手段と
をさらに備え、
前記固体撮像装置は、前記第1の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第1の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第2の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第2の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項9に記載の固体撮像装置の駆動方法。 The unit pixel is
Power supply,
Barrier control means for controlling a potential of a second potential barrier between the photoelectric conversion unit and the power source,
In the solid-state imaging device, after the height of the first potential barrier becomes higher than the depletion potential, the potential of the power supply becomes a potential between the potential of the first potential barrier and the depletion potential, and , Controlling at least one of the potential of the power source and the potential of the second potential barrier so that the height of the second potential barrier is lower than the potential of the power source, The method for driving a solid-state imaging device according to claim 9, wherein the driving method is set to a potential between the potential of the first potential barrier and the depletion potential.
前記固体撮像装置は、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第2の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御する
請求項10に記載の固体撮像装置の駆動方法。 Before ending the transfer of charge from the photoelectric conversion unit to the charge holding unit, the potential of the second potential barrier is set such that the height of the second potential barrier is higher than the depletion potential, The potential of the power supply is set in the direction in which charge moves from the depletion potential to the power supply;
The solid-state imaging device sets the potential of the photoelectric conversion unit to a potential between the potential of the first potential barrier and the depletion potential, and then sets the potential of the second potential barrier to the photoelectric conversion unit. From the state before the transfer of charges to the charge holding unit is completed, and then the potential of the power source is returned to the state before the transfer of charges from the photoelectric conversion unit to the charge holding unit is completed. The method for driving the solid-state imaging device according to claim 10.
前記固体撮像装置は、前記第1の電位障壁の高さが前記電源の電位より高くなった後、前記第2の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第2の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項10に記載の固体撮像装置の駆動方法。 The potential of the power source is set in a direction in which charge moves from the power source to the depletion potential;
In the solid-state imaging device, after the height of the first potential barrier becomes higher than the potential of the power source, the height of the second potential barrier changes from a state higher than the potential of the power source to a lower state. The solid-state imaging according to claim 10, wherein the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential by controlling the potential of the second potential barrier. Device driving method.
電圧が可変の電源を
さらに備え、
前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第2の電位障壁が設けられており、
前記固体撮像装置は、前記第1の電位障壁の高さが前記第2の電位障壁の高さより高くなった後、前記第1の電位障壁の電位と前記第2の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項9に記載の固体撮像装置の駆動方法。 The unit pixel is
A power supply with variable voltage,
A second potential barrier having a potential barrier height higher than the depletion potential is provided between the photoelectric conversion element and the power source,
The solid-state imaging device has a potential between the potential of the first potential barrier and the potential of the second barrier after the height of the first potential barrier becomes higher than the height of the second potential barrier. The solid-state imaging device drive according to claim 9, wherein the potential of the photoelectric conversion unit is set to a potential between the potential of the first potential barrier and the depletion potential by setting the potential of the power source. Method.
請求項9に記載の固体撮像装置の駆動方法。 The unit pixels of a plurality of rows simultaneously start transferring charges from the photoelectric conversion unit to the charge holding unit, and finish transferring charges from the photoelectric conversion unit to the charge holding unit. A driving method of a solid-state imaging device.
電荷保持部と、
電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第1の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第1の転送手段と、
前記電荷保持部から前記電荷電圧変換部に電荷を転送する第2の転送手段と、
前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第1の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第1の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段と
を備える複数の単位画素を
有する固体撮像装置を搭載した電子機器。 A photoelectric conversion unit;
A charge holding unit;
A charge-voltage converter,
First transfer for transferring charges from the photoelectric conversion unit to the charge holding unit by controlling the potential of the first potential barrier between the photoelectric conversion unit and the charge holding unit and the potential of the charge holding unit. Means,
Second transfer means for transferring charge from the charge holding unit to the charge-voltage conversion unit;
When the transfer of the charge from the photoelectric conversion unit to the charge holding unit is finished, the height of the first potential barrier becomes higher than the depletion potential that is the potential of the photoelectric conversion unit in the depletion state, and then the photoelectric conversion unit An electronic apparatus equipped with a solid-state imaging device having a plurality of unit pixels comprising: potential control means for setting the potential of the conversion unit to a potential between the potential of the first potential barrier and the depletion potential.
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