JP2011210322A5

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Info

Publication number: JP2011210322A5
Application number: JP2010078412A
Authority: JP
Filing date: 2010-03-30
Publication date: 2013-05-02
Anticipated expiration: 2030-03-30

Description

給電路Ｈの電圧レベルと停止信号に対する変圧部制御信号の関係を図２に示す。図２において、停止信号がＬＯＷの場合は、必ず変圧部６がオフ（変圧部制御信号がＬＯＷ)となる。制御部１０がマスタとなり変圧部６をオフできるようにするためである。停止信号がＨＩＧＨの場合は、給電路Ｈの電圧レベルにより変圧部６の状態が変わる。給電路Ｈの電圧レベルがＬＯＷ（Ｖｉｎ≦Ｖｔ）なら変圧部６がオフ（変圧部制御信号がＬＯＷ)、給電路Ｈの電圧レベルがＨＩＧＨ（Ｖｉｎ＞Ｖｔ）なら変圧部６がオン（変圧部制御信号がＨＩＧＨ)する。このようにすることで、給電路Ｈの電圧レベルが低い場合は自動的に変圧部６をオフでき制御部１０の制御が簡易になる。なおＶｔはＬＯＷまたはＨＩＧＨを識別する閾値である。 FIG. 2 shows the relationship between the voltage level of the feed line H and the transformer control signal with respect to the stop signal. In FIG. 2 , when the stop signal is LOW, the transformer 6 is always turned off (the transformer control signal is LOW). This is because the control unit 10 becomes a master so that the transformer 6 can be turned off. When the stop signal is HIGH, the state of the transformer 6 changes depending on the voltage level of the power supply path H. The voltage level of the power supply path H is LOW (Vin ≦ Vt) If transformer 6 is turned off (transformer control signal is LOW), the voltage level of the power supply path H is HIGH (Vin> Vt) If transformer 6 Gao emissions (strange The pressure part control signal is HIGH. By doing in this way, when the voltage level of the feeding path H is low, the transformer 6 can be automatically turned off, and the control of the controller 10 is simplified. Vt is a threshold value for identifying LOW or HIGH.

以上のように構成された本発明の一実施の形態におけるフラッシュメモリ用電源装置について、図３、図４を用いて動作を説明する。図３はフラッシュメモリ用電源装置１の動作を説明する図である。また、図４は各部の信号のレベルを説明するための図である。 The operation of the power supply device for a flash memory according to an embodiment of the present invention configured as described above will be described with reference to FIGS. FIG. 3 is a diagram for explaining the operation of the flash memory power supply device 1. FIG. 4 is a diagram for explaining the signal level of each part.

まず、制御部１０は、フラッシュメモリ３が搭載される電子装置のシステムがオンされたとき（Ｓ０１）、制御部１０はスリープ状態から復帰し、所定時間Ｔｋの間だけ停止信号をＬＯＷにする（Ｓ０２）。その後、停止信号をＨＩＧＨにする。これが図４のＴ１〜Ｔ３に相当する。次に制御部１０はコンデンサ７が十分に電荷を蓄積できる時間充電時間Ｔｃ（図４のＴ３〜Ｔ４）が経過後にメモリアクセスを開始（図４のＴ４）する（Ｓ０３）。 First, when the system of the electronic device in which the flash memory 3 is mounted is turned on (S01), the control unit 10 returns from the sleep state and sets the stop signal to LOW for a predetermined time Tk ( S02 ). Later, the stop signal to HIGH. This corresponds to T1 to T3 in FIG. Next, the control unit 10 starts a memory access (T4 in FIG. 4) after a time charging time Tc (T3 to T4 in FIG. 4) in which the capacitor 7 can sufficiently accumulate electric charge has elapsed (S03).