JP2011192780A - Electrostatic discharge protection circuit, and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an ESD protection circuit capable of preventing a noise at a specific frequency and the like and adjusting a trigger voltage of an ESD protection element, and to provide a semiconductor device. <P>SOLUTION: The electrostatic discharge protection circuit includes: the electrostatic discharge protection element 211 having a first main terminal connected to a signal line, a second main terminal connected to a ground line, and a control terminal for applying a control voltage, which is operated by the control voltage higher than the trigger voltage to the control terminal; a filter circuit 212 including a first circuit element arranged on the signal line and a second circuit element connected to the signal line between the first circuit element and a circuit to be protected via a first node and connected to the ground line via a second node on the ground line; and a control voltage application circuit 213 having an input part connected to a third node between the first node and the second circuit element and an output part connected to the control terminal, including a buffer or an inverter, and applying the control voltage to the control terminal. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、静電気放電（ＥＳＤ：Electro-Static Discharge）保護回路及び半導体装置に関する。   The present invention relates to an electrostatic discharge (ESD) protection circuit and a semiconductor device.

ＥＳＤ保護回路は、半導体装置を静電気放電から保護する回路である。ＥＳＤ保護回路は一般に、半導体装置内において内部回路と外部端子との間に配置される。従来のＥＳＤ保護回路には、次のような欠点がある。   The ESD protection circuit is a circuit that protects a semiconductor device from electrostatic discharge. The ESD protection circuit is generally disposed between an internal circuit and an external terminal in a semiconductor device. The conventional ESD protection circuit has the following drawbacks.

特許文献１には、１つのＥＳＤ保護素子と、少なくとも１つのインダクタンス素子とを備え、内部回路と入／出力端子との間で等価回路的に対称に構成されたＥＳＤ保護回路が記載されている。この回路には、高速、高周波信号の信号劣化が少なくなるという効果があるものの、低周波信号に対しては必ずしも適していないという欠点がある。   Patent Document 1 describes an ESD protection circuit that includes one ESD protection element and at least one inductance element, and is configured symmetrically in an equivalent circuit between an internal circuit and an input / output terminal. . Although this circuit has the effect of reducing signal degradation of high-speed and high-frequency signals, it has a drawback that it is not necessarily suitable for low-frequency signals.

また、特許文献２には、電源線とグラウンド線との間に配置されたＥＳＤ保護素子と、ＥＳＤ保護素子の上流に配置されたインバータと、インバータを介して漏れ電流が流れるのを遮断するキャパシタとを備えるＥＳＤ保護回路が記載されている。この回路には、電源ノイズに対して漏れ電流を誘発しないという効果があるものの、入／出力信号に対して適用できないという欠点がある。   Further, Patent Document 2 discloses an ESD protection element disposed between a power supply line and a ground line, an inverter disposed upstream of the ESD protection element, and a capacitor that blocks leakage current from flowing through the inverter. An ESD protection circuit comprising: Although this circuit has the effect of not inducing leakage current against power supply noise, it has a drawback that it cannot be applied to input / output signals.

また、特許文献３には、電源線とグラウンド線との間に、ＥＳＤ保護素子と帯域阻止型フィルタとを配置することで、特定の電源ノイズを除去し、かつＥＳＤ保護が実現できるＥＳＤ保護回路が記載されている。しかしながら、この回路には、ＥＳＤ保護素子のトリガー電圧を調整できないという欠点がある。   Further, Patent Document 3 discloses an ESD protection circuit that eliminates specific power supply noise and realizes ESD protection by disposing an ESD protection element and a band rejection filter between a power supply line and a ground line. Is described. However, this circuit has the disadvantage that the trigger voltage of the ESD protection element cannot be adjusted.

また、特許文献４には、電源線とグラウンド線との間に配置されたＥＳＤ保護素子及びデカップリングコンデンサを備え、ノイズ対策とＥＳＤ保護の両方を実現できるＥＳＤ保護回路が記載されている。しかしながら、この回路には、特定周波数のノイズに対処することができず、ＥＳＤ保護素子のトリガー電圧も調整できないという欠点がある。   Patent Document 4 describes an ESD protection circuit that includes an ESD protection element and a decoupling capacitor disposed between a power supply line and a ground line and can realize both noise countermeasures and ESD protection. However, this circuit has a drawback that it cannot cope with noise of a specific frequency and the trigger voltage of the ESD protection element cannot be adjusted.

特開２００５−２１７０４３号公報JP-A-2005-217043 特開２００７−１４２４２３号公報JP 2007-142423 A 特開２００７−２１４２２６号公報JP 2007-214226 A 特開２００８−１４７３３８号公報JP 2008-147338 A

本発明は、特定周波数のノイズ等を防ぐことができ、かつＥＳＤ保護素子のトリガー電圧を調整できるＥＳＤ保護回路及び半導体装置を提供することを課題とする。   It is an object of the present invention to provide an ESD protection circuit and a semiconductor device that can prevent noise at a specific frequency and adjust the trigger voltage of an ESD protection element.

本発明の一の態様は例えば、保護対象の回路に接続された信号線及びグラウンド線と、前記信号線に接続された第１の主端子と、前記グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、前記信号線上に配置された第１の回路素子と、前記第１の回路素子と前記保護対象の回路との間の第１のノードで前記信号線に接続され、前記グラウンド線上の第２のノードで前記グラウンド線に接続された第２の回路素子とを含むフィルタ回路と、前記第１のノードと前記第２の回路素子との間の第３のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、を備えることを特徴とする静電気放電保護回路である。   One aspect of the present invention is, for example, a signal line and a ground line connected to a circuit to be protected, a first main terminal connected to the signal line, and a second main terminal connected to the ground line. And an electrostatic discharge protection element that operates when the control voltage higher than the trigger voltage is applied to the control terminal, and a control terminal for applying the control voltage, and disposed on the signal line The first circuit element is connected to the signal line at a first node between the first circuit element and the circuit to be protected, and is connected to the ground line at a second node on the ground line. A filter circuit including a second circuit element, an input section connected to a third node between the first node and the second circuit element, and an output section connected to the control terminal And a buffer or inverter Seen a electrostatic discharge protection circuit, characterized in that it and a control voltage applying circuit for applying the control voltage to the control terminal.

本発明の別の態様は例えば、内部回路と、前記内部回路に信号線を介して接続された信号端子と、前記内部回路にグラウンド線を介して接続されたグラウンド端子と、前記内部回路を静電気放電から保護する静電気放電保護回路とを備え、前記静電気放電保護回路は、前記信号線に接続された第１の主端子と、前記グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、前記信号線上に配置された第１の回路素子と、前記第１の回路素子と前記内部回路との間の第１のノードで前記信号線に接続され、前記グラウンド線上の第２のノードで前記グラウンド線に接続された第２の回路素子とを含むフィルタ回路と、前記第１のノードと前記第２の回路素子との間の第３のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、を備えることを特徴とする半導体装置である。   Another aspect of the present invention includes, for example, an internal circuit, a signal terminal connected to the internal circuit via a signal line, a ground terminal connected to the internal circuit via a ground line, and the internal circuit electrostatically An electrostatic discharge protection circuit for protecting against discharge, wherein the electrostatic discharge protection circuit includes a first main terminal connected to the signal line, a second main terminal connected to the ground line, and a control voltage. An electrostatic discharge protection element that operates when a control voltage higher than a trigger voltage is applied to the control terminal, and a first circuit element disposed on the signal line. And a second circuit element connected to the signal line at a first node between the first circuit element and the internal circuit, and connected to the ground line at a second node on the ground line; Including A buffer circuit, an input section connected to a third node between the first node and the second circuit element, and an output section connected to the control terminal. And a control voltage application circuit for applying the control voltage to the control terminal.

本発明によれば、特定周波数のノイズ等を防ぐことができ、かつＥＳＤ保護素子のトリガー電圧を調整できるＥＳＤ保護回路及び半導体装置を提供することが可能となる。   ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the ESD protection circuit and semiconductor device which can prevent the noise of a specific frequency, etc. and can adjust the trigger voltage of an ESD protection element.

第１実施形態のＥＳＤ保護回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ESD protection circuit of 1st Embodiment. ＥＳＤ保護素子の例を示す回路図である。It is a circuit diagram which shows the example of an ESD protection element. 比較例のフィルタ回路及びＥＳＤ保護回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the filter circuit and ESD protection circuit of a comparative example. 第１実施形態のＥＳＤ保護回路の効果について説明するための図である。It is a figure for demonstrating the effect of the ESD protection circuit of 1st Embodiment. 第１実施形態の変形例のＥＳＤ保護回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ESD protection circuit of the modification of 1st Embodiment. 第１実施形態の変形例のＥＳＤ保護回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ESD protection circuit of the modification of 1st Embodiment. 第２実施形態のＥＳＤ保護回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ESD protection circuit of 2nd Embodiment. 第２実施形態の変形例のＥＳＤ保護回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ESD protection circuit of the modification of 2nd Embodiment. 第３実施形態のＥＳＤ保護回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the ESD protection circuit of 3rd Embodiment. 第４実施形態の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the semiconductor device of 4th Embodiment.

本発明の実施形態を、図面に基づいて説明する。   Embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図１は、第１実施形態のＥＳＤ（静電気放電）保護回路の構成を示す回路図である。 (First embodiment)
FIG. 1 is a circuit diagram showing a configuration of an ESD (electrostatic discharge) protection circuit according to the first embodiment.

図１には、同じ半導体装置内に設けられた内部回路１０１及びＥＳＤ保護回路２０１が示されている。ＥＳＤ保護回路２０１は、内部回路１０１を静電気放電から保護するために設けられている。内部回路１０１は、本発明の保護対象の回路の例である。   FIG. 1 shows an internal circuit 101 and an ESD protection circuit 201 provided in the same semiconductor device. The ESD protection circuit 201 is provided to protect the internal circuit 101 from electrostatic discharge. The internal circuit 101 is an example of a circuit to be protected according to the present invention.

図１には更に、半導体装置内に設けられた信号線Ｉ／Ｏ及びグラウンド線ＧＮＤが示されている。信号線Ｉ／Ｏは、半導体装置に信号を入力する入力線、又は半導体装置から信号を出力する出力線に相当する。信号線Ｉ／Ｏ及びグラウンド線ＧＮＤは、内部回路１０１と、半導体装置の外部端子（図示せず）とを接続している。また、ＥＳＤ保護回路２０１は、内部回路１０１と外部端子との間において、信号線Ｉ／Ｏ及びグラウンド線ＧＮＤに接続されている。   FIG. 1 further shows signal lines I / O and ground lines GND provided in the semiconductor device. The signal line I / O corresponds to an input line for inputting a signal to the semiconductor device or an output line for outputting a signal from the semiconductor device. The signal line I / O and the ground line GND connect the internal circuit 101 and an external terminal (not shown) of the semiconductor device. The ESD protection circuit 201 is connected to the signal line I / O and the ground line GND between the internal circuit 101 and the external terminal.

図１に示すように、ＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを備える。   As shown in FIG. 1, the ESD protection circuit 201 includes an ESD protection element 211, a filter circuit 212, and a control voltage application circuit 213.

ＥＳＤ保護素子２１１は、内部回路１０１を静電気放電から保護するための回路素子である。ＥＳＤ保護素子２１１は、信号線Ｉ／Ｏに接続された第１の主端子ＴAと、グラウンド線ＧＮＤに接続された第２の主端子ＴBと、制御電圧を印加するための制御端子ＴCとを有している。第１の主端子ＴAは、信号線Ｉ／ＯにノードＮAで接続されており、第２の主端子ＴBは、グラウンド線ＧＮＤにノードＮBで接続されている。 The ESD protection element 211 is a circuit element for protecting the internal circuit 101 from electrostatic discharge. ESD protection device 211 includes a first main terminal T A, a second main terminal T B, which is connected to the ground line GND, the control terminal T for applying a control voltage connected to the signal line I / O C. The first main terminal T A, is connected to the signal line I / O at the node N A, the second main terminal T B is connected to the ground line GND at node N B.

図２は、ＥＳＤ保護素子２１１の例を示す回路図である。   FIG. 2 is a circuit diagram illustrating an example of the ESD protection element 211.

図２(Ａ)には、ＥＳＤ保護素子２１１の例として、ＭＯＳＦＥＴが示されている。図２(Ａ)では、第１の主端子ＴA、第２の主端子ＴB、及び制御端子ＴCがそれぞれ、ドレイン端子、ソース端子、及びゲート端子となっている。 FIG. 2A shows a MOSFET as an example of the ESD protection element 211. In FIG. 2A, the first main terminal T A , the second main terminal T B , and the control terminal T C are a drain terminal, a source terminal, and a gate terminal, respectively.

一方、図２(Ｂ)には、ＥＳＤ保護素子２１１の例として、バイポーラトランジスタが示されている。図２(Ｂ)では、第１の主端子ＴA、第２の主端子ＴB、及び制御端子ＴCがそれぞれ、コレクタ端子、エミッタ端子、及びベース端子となっている。 On the other hand, FIG. 2B shows a bipolar transistor as an example of the ESD protection element 211. In FIG. 2B, the first main terminal T A , the second main terminal T B , and the control terminal T C are a collector terminal, an emitter terminal, and a base terminal, respectively.

信号線Ｉ／Ｏに静電気が流れると、静電気に起因する電圧が、ＥＳＤ保護素子２１１の制御端子ＴCに印加される。ＥＳＤ保護素子２１１は、トリガー電圧よりも高い制御電圧が制御端子ＴCに印加されることで、高抵抗状態から低抵抗状態へと変化し、その動作を開始する。これにより、ＥＳＤ保護素子２１１の第１の主端子ＴAから第２の主端子ＴBへと、静電気が流れやすくなる。その結果、内部回路１０１に大量の静電気が流れ込むことが抑制され、内部回路１０１が静電気から保護される。 Static electricity flows through the signal line I / O, a voltage due to static electricity is applied to the control terminal T C of the ESD protection device 211. ESD protection device 211, by a higher control voltage than the trigger voltage is applied to the control terminal T C, changes from the high resistance state to the low resistance state, starts its operation. Thus, from the first main terminal T A of the ESD protection device 211 to the second main terminal T B, the static electricity flows easily. As a result, a large amount of static electricity flowing into the internal circuit 101 is suppressed, and the internal circuit 101 is protected from static electricity.

図１に戻り、ＥＳＤ保護回路２０１の説明を続ける。   Returning to FIG. 1, the description of the ESD protection circuit 201 is continued.

フィルタ回路２１２は、抵抗ＲとキャパシタＣにより構成されている。抵抗Ｒは、信号線Ｉ／Ｏ上に配置され、キャパシタＣは、信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されている。より詳細には、キャパシタＣは、抵抗Ｒと内部回路１０１との間のノードＮ1で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ2でグラウンド線ＧＮＤに接続されている。 The filter circuit 212 includes a resistor R and a capacitor C. The resistor R is disposed on the signal line I / O, and the capacitor C is disposed between the signal line I / O and the ground line GND. More specifically, the capacitor C is connected to the signal line I / O at a node N 1 between the resistor R and the internal circuit 101, and is connected to the ground line GND at a node N 2 on the ground line GND.

よって、フィルタ回路２１２は、ローパスフィルタとなっており、フィルタ回路２１２により、高周波のノイズや信号成分が除去される。抵抗Ｒは、本発明の第１の回路素子の例であり、キャパシタＣは、本発明の第２の回路素子の例である。また、ノードＮ1は、本発明の第１のノードの例であり、ノードＮ2は、本発明の第２のノードの例である。抵抗Ｒは、インダクタＬと置き換えても構わない。 Therefore, the filter circuit 212 is a low-pass filter, and high-frequency noise and signal components are removed by the filter circuit 212. The resistor R is an example of the first circuit element of the present invention, and the capacitor C is an example of the second circuit element of the present invention. Node N 1 is an example of the first node of the present invention, and node N 2 is an example of the second node of the present invention. The resistor R may be replaced with the inductor L.

なお、本実施形態では、ノードＮ1は、ノードＮAと内部回路１０１との間に位置し、ノードＮ2は、ノードＮBと内部回路１０１との間に位置している。また、本実施形態では、抵抗Ｒは、ノードＮAとノードＮ1との間に配置されている。 In the present embodiment, the node N 1 is located between the node N A and the internal circuit 101, the node N 2 is located between node N B and the internal circuit 101. In the present embodiment, the resistor R is disposed between the node N A and the node N 1 .

制御電圧印加回路２１３は、ＥＳＤ保護素子２１１の制御端子ＴCに制御電圧を印加する回路であり、ノードＮ1とキャパシタＣとの間のノードＮ3に接続された入力部Ｔinと、ＥＳＤ保護素子２１１の制御端子ＴCに接続された出力部Ｔoutとを有する。ノードＮ3は、本発明の第３のノードの例である。 The control voltage application circuit 213 is a circuit that applies a control voltage to the control terminal T C of the ESD protection element 211, an input portion Tin connected to the node N 3 between the node N 1 and the capacitor C, and ESD protection. And an output unit Tout connected to the control terminal T C of the element 211. Node N 3 is an example of the third node of the present invention.

本実施形態では、制御電圧印加回路２１３は、１つのインバータにより構成されており、インバータの入力端子及び出力端子がそれぞれ、入力部Ｔin側及び出力部Ｔout側に位置している。これにより、制御電圧印加回路２１３の後段から前段への悪影響の伝達が緩和される。制御電圧印加回路２１３は、後述するように、インバータの代わりにバッファを有していても構わない。   In the present embodiment, the control voltage application circuit 213 is configured by one inverter, and the input terminal and the output terminal of the inverter are positioned on the input unit Tin side and the output unit Tout side, respectively. As a result, transmission of adverse effects from the subsequent stage to the previous stage of the control voltage application circuit 213 is alleviated. The control voltage application circuit 213 may have a buffer instead of an inverter, as will be described later.

以上のように、ＥＳＤ保護回路２０１は、信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されたＥＳＤ保護素子２１１を備えており、これにより、内部回路１０１を静電気放電から保護することが可能となっている。本実施形態のＥＳＤ保護回路２０１は、その他にも種々の効果を有している。   As described above, the ESD protection circuit 201 includes the ESD protection element 211 disposed between the signal line I / O and the ground line GND, thereby protecting the internal circuit 101 from electrostatic discharge. It is possible. The ESD protection circuit 201 of the present embodiment has various other effects.

以下、本実施形態のＥＳＤ保護回路２０１の効果について説明する。   Hereinafter, effects of the ESD protection circuit 201 of the present embodiment will be described.

本実施形態では、第１に、ＥＳＤ保護回路２０１がフィルタ回路２１２を備えている。よって、本実施形態によれば、特定周波数のノイズ等を防ぐことが可能となる。より詳細には、本実施形態のフィルタ回路２１２は、ローパスフィルタとなっている。よって、本実施形態によれば、信号線Ｉ／Ｏ上の信号から、高周波のノイズや信号成分を除去することが可能となる。   In the present embodiment, first, the ESD protection circuit 201 includes a filter circuit 212. Therefore, according to the present embodiment, it is possible to prevent noise at a specific frequency. More specifically, the filter circuit 212 of this embodiment is a low-pass filter. Therefore, according to the present embodiment, it is possible to remove high-frequency noise and signal components from the signal on the signal line I / O.

本実施形態のフィルタ回路２１２は、抵抗ＲとキャパシタＣからなるローパスフィルタとなっており、そのカットオフ周波数は、抵抗Ｒの値とキャパシタＣの値により規定される。よって、本実施形態によれば、抵抗Ｒの値とキャパシタＣの値を調整することで、ローパスフィルタのカットオフ周波数を調整し、これにより、どのような周波数のノイズや信号成分を除去するかを調整することが可能となる。   The filter circuit 212 of this embodiment is a low-pass filter including a resistor R and a capacitor C, and the cutoff frequency is defined by the value of the resistor R and the value of the capacitor C. Therefore, according to the present embodiment, the cut-off frequency of the low-pass filter is adjusted by adjusting the value of the resistor R and the value of the capacitor C, and thereby what kind of frequency noise and signal components are removed. Can be adjusted.

本実施形態では、第２に、抵抗Ｒ及びキャパシタＣによる分圧効果により、ノードＮ1やノードＮ3の電圧が、ノードＮAの電圧よりも低くなる。ＥＳＤ保護素子２１１のトリガー電圧は、この分圧効果に影響され、ノードＮ1やノードＮ3の電圧が低くなるほど、ＥＳＤ保護素子２１１のトリガー電圧も低くなる。よって、本実施形態では、この分圧効果を利用することで、ＥＳＤ保護素子２１１のトリガー電圧を調整することできる。即ち、本実施形態によれば、抵抗Ｒの値とキャパシタＣの値を調整することで、ノードＮ1やノードＮ3の電圧を調整し、これにより、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。 In the present embodiment, secondly, due to the voltage dividing effect by the resistor R and the capacitor C, the voltages at the node N 1 and the node N 3 become lower than the voltage at the node N A. The trigger voltage of the ESD protection element 211 is affected by this voltage dividing effect, and the trigger voltage of the ESD protection element 211 is lowered as the voltage at the node N 1 or the node N 3 is lowered. Therefore, in this embodiment, the trigger voltage of the ESD protection element 211 can be adjusted by using this voltage dividing effect. That is, according to the present embodiment, the voltage of the node N 1 or the node N 3 is adjusted by adjusting the value of the resistor R and the value of the capacitor C, thereby adjusting the trigger voltage of the ESD protection element 211. It becomes possible.

本実施形態では、第３に、抵抗Ｒが信号線Ｉ／Ｏ上にあるため、急激に変化する信号の波形をなまらせることが可能となる。急激に変化する信号の例としては、パルス信号が挙げられる。信号の急激な変化は、電流の急増や急減等により、内部回路１０１に悪影響を及ぼすことがあるが、本実施形態によれば、このような悪影響が信号波形がなまることで軽減され、内部回路１０１を保護しやすくなる。   Third, in the present embodiment, since the resistor R is on the signal line I / O, it is possible to smooth the waveform of a signal that changes rapidly. An example of a signal that changes rapidly is a pulse signal. An abrupt change in the signal may adversely affect the internal circuit 101 due to a sudden increase or decrease in the current. However, according to the present embodiment, such an adverse effect is mitigated by the signal waveform becoming dull, It becomes easy to protect the circuit 101.

以上のように、本実施形態によれば、内部回路１０１が静電気放電から保護されるという効果に加え、上記の第１から第３の効果が得られる。これは、抵抗Ｒの代わりに、インダクタＬを使用する場合にも同様である。   As described above, according to the present embodiment, the first to third effects described above can be obtained in addition to the effect that the internal circuit 101 is protected from electrostatic discharge. This is the same when the inductor L is used instead of the resistor R.

以下、図３及び図４を参照し、これらの効果についてより詳細に説明する。   Hereinafter, these effects will be described in more detail with reference to FIGS. 3 and 4.

図３は、比較例のフィルタ回路２１２及びＥＳＤ保護回路２０１の構成を示す回路図である。   FIG. 3 is a circuit diagram showing configurations of the filter circuit 212 and the ESD protection circuit 201 of the comparative example.

図３(Ａ)には、比較例のフィルタ回路２１２が示されている。図３(Ａ)に示すフィルタ回路２１２は、抵抗Ｒ及びキャパシタＣからなるローパスフィルタとなっている。よって、このフィルタ回路２１２には、信号線Ｉ／Ｏ上の信号から、高周波のノイズや信号成分を除去できるという効果がある。しかしながら、このフィルタ回路２１２そのものは、ＥＳＤ保護にはあまり効果がない。   FIG. 3A shows a filter circuit 212 of a comparative example. A filter circuit 212 shown in FIG. 3A is a low-pass filter including a resistor R and a capacitor C. Therefore, the filter circuit 212 has an effect of removing high frequency noise and signal components from the signal on the signal line I / O. However, the filter circuit 212 itself is not very effective for ESD protection.

一方、図３(Ｂ)には、比較例のＥＳＤ保護回路２０１が示されている。図３(Ｂ)に示すＥＳＤ保護回路２０１は、図１に示すＥＳＤ保護回路２０１と同様、ＥＳＤ保護素子２１１と、制御電圧印加回路２１３とを備えている。しかしながら、図３(Ｂ)では、抵抗Ｒ及びキャパシタＣが、共に信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されており、ローパスフィルタ等のフィルタ回路を構成していない。そのため、このＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１のトリガー電圧の調整はできるものの、ノイズの除去には効果がない。   On the other hand, FIG. 3B shows an ESD protection circuit 201 of a comparative example. The ESD protection circuit 201 illustrated in FIG. 3B includes an ESD protection element 211 and a control voltage application circuit 213, similarly to the ESD protection circuit 201 illustrated in FIG. 1. However, in FIG. 3B, the resistor R and the capacitor C are both disposed between the signal line I / O and the ground line GND, and do not constitute a filter circuit such as a low-pass filter. Therefore, although the ESD protection circuit 201 can adjust the trigger voltage of the ESD protection element 211, it is not effective in removing noise.

これに対し、本実施形態では、ＥＳＤ保護回路２０１がフィルタ回路２１２を備えているため、特定周波数のノイズ等を防ぐことができる。更には、このフィルタ回路２１１を構成する抵抗Ｒ及びキャパシタＣによる分圧効果により、ＥＳＤ保護素子２１１のトリガー電圧を調整することができる。更には、この抵抗Ｒが信号線Ｉ／Ｏ上に配置されているため、急激に変化する信号の波形をなまらせることができ、内部回路１０１を保護しやすくなっている。   On the other hand, in the present embodiment, since the ESD protection circuit 201 includes the filter circuit 212, noise at a specific frequency can be prevented. Furthermore, the trigger voltage of the ESD protection element 211 can be adjusted by the voltage dividing effect by the resistor R and the capacitor C constituting the filter circuit 211. Furthermore, since the resistor R is disposed on the signal line I / O, the waveform of a signal that changes rapidly can be smoothed, and the internal circuit 101 can be easily protected.

図４は、本実施形態のＥＳＤ保護回路２０１の効果について説明するための図である。   FIG. 4 is a diagram for explaining the effect of the ESD protection circuit 201 of the present embodiment.

図４(Ａ)には、図１と同様、本実施形態のＥＳＤ保護回路２０１が示されている。図４(Ａ)では、入力線ＩＮ上のノードＮAの電圧がＶinで示され、ノードＮ1の電圧がＶt1で示されている。 FIG. 4A shows an ESD protection circuit 201 of this embodiment, as in FIG. In FIG. 4A, the voltage at the node N A on the input line IN is indicated by Vin, and the voltage at the node N 1 is indicated by V t1 .

図４(Ｂ)は、ＥＳＤ保護素子２１１のトリガー電圧の測定結果等を示したグラフである。このグラフにおいて、Ｘ1は、抵抗Ｒ及びキャパシタＣの値を示しており、Ｘ2は、ＥＳＤ保護素子２１１がトリガーされる際の電圧Ｖt1の値を示している。 FIG. 4B is a graph showing measurement results of the trigger voltage of the ESD protection element 211 and the like. In this graph, X 1 indicates the values of the resistor R and the capacitor C, and X 2 indicates the value of the voltage V t1 when the ESD protection element 211 is triggered.

図４(Ｂ)には、抵抗Ｒ及びキャパシタＣが存在する場合の３種類の測定結果と、抵抗Ｒ及びキャパシタＣが存在しない場合の１種類の測定結果が示されている。図４(Ｂ)から、Ｒ及びＣが存在する場合には、Ｒ及びＣが存在しない場合と比べて、ＥＳＤ保護素子２１１がトリガーされる際の電圧Ｖt1の値が低下することが解る。このことから、ＥＳＤ保護素子２１１のトリガー電圧は、Ｒ及びＣによる分圧効果の影響で低下することが解る。 FIG. 4B shows three types of measurement results when the resistor R and the capacitor C are present, and one type of measurement results when the resistor R and the capacitor C are not present. From FIG. 4B, it can be seen that when R and C are present, the value of the voltage V t1 when the ESD protection element 211 is triggered is lower than when R and C are not present. From this, it can be seen that the trigger voltage of the ESD protection element 211 decreases due to the influence of the voltage dividing effect by R and C.

よって、本実施形態によれば、抵抗Ｒの値とキャパシタＣの値を調整することで、ノードＮ1やノードＮ3の電圧を調整し、これにより、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。本実施形態では例えば、内部回路１０１が１０Ｖ以上の静電気で故障してしまう場合、ＥＳＤ保護素子２１１のトリガー電圧を１０Ｖ未満に調整することで、内部回路１０１の故障を抑制することができる。 Therefore, according to the present embodiment, the voltage of the node N 1 or the node N 3 is adjusted by adjusting the value of the resistor R and the value of the capacitor C, thereby adjusting the trigger voltage of the ESD protection element 211. It becomes possible. In the present embodiment, for example, when the internal circuit 101 fails due to static electricity of 10 V or more, the failure of the internal circuit 101 can be suppressed by adjusting the trigger voltage of the ESD protection element 211 to less than 10 V.

以下、図５及び図６を参照して、本実施形態の変形例について説明する。図５及び図６は、本実施形態の変形例のＥＳＤ保護回路２０１の構成を示す回路図である。   Hereinafter, a modification of the present embodiment will be described with reference to FIGS. 5 and 6. 5 and 6 are circuit diagrams showing a configuration of an ESD protection circuit 201 according to a modification of the present embodiment.

図５(Ａ)では、フィルタ回路２１２が、２つの抵抗Ｒ1及びＲ2と、１つのキャパシタＣ1とを有している。抵抗Ｒ1及びキャパシタＣ1はそれぞれ、図１に示す抵抗Ｒ及びキャパシタＣと同じ位置に配置されている。また、抵抗Ｒ2は、信号線Ｉ／Ｏ上において、ノードＮ1と内部回路１０１との間に配置されている。よって、図５(Ａ)のフィルタ回路２１２は、Ｔ型のローパスフィルタとなっている。なお、図５(Ａ)の抵抗Ｒ1及びＲ2はそれぞれ、インダクタＬ1及びＬ2に置き換えても構わない（図５(Ｂ)参照）。 In FIG. 5A, the filter circuit 212 has two resistors R 1 and R 2 and one capacitor C 1 . The resistor R 1 and the capacitor C 1 are disposed at the same positions as the resistor R and the capacitor C shown in FIG. The resistor R 2 is disposed between the node N 1 and the internal circuit 101 on the signal line I / O. Therefore, the filter circuit 212 in FIG. 5A is a T-type low-pass filter. Note that the resistors R 1 and R 2 in FIG. 5A may be replaced with inductors L 1 and L 2 , respectively (see FIG. 5B).

また、図５(Ｃ)では、フィルタ回路２１２が、１つの抵抗Ｒ1と、２つのキャパシタＣ1及びＣ2とを有している。抵抗Ｒ1及びキャパシタＣ1はそれぞれ、図１に示す抵抗Ｒ及びキャパシタＣと同じ位置に配置されている。また、キャパシタＣ2は、信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されており、抵抗Ｒ1に対しノードＮ1と反対側に位置するノードＮ4で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ5でグラウンド線ＧＮＤに接続されている。よって、図５(Ｃ)のフィルタ回路２１２は、π型のローパスフィルタとなっている。なお、図５(Ｃ)の抵抗Ｒ1は、インダクタＬ1に置き換えても構わない（図５(Ｄ)参照）。 In FIG. 5C, the filter circuit 212 includes one resistor R 1 and two capacitors C 1 and C 2 . The resistor R 1 and the capacitor C 1 are disposed at the same positions as the resistor R and the capacitor C shown in FIG. The capacitor C 2 is disposed between the signal line I / O and the ground line GND, and is connected to the signal line I / O at a node N 4 located on the opposite side of the node N 1 with respect to the resistor R 1. The node N 5 on the ground line GND is connected to the ground line GND. Therefore, the filter circuit 212 in FIG. 5C is a π-type low-pass filter. Note that the resistor R 1 in FIG. 5C may be replaced with the inductor L 1 (see FIG. 5D).

なお、図５(Ｃ)及び(Ｄ)では、ノードＮAは、ノードＮ1とノードＮ4との間に位置し、ノードＮBは、ノードＮ2とノードＮ5との間に位置している。図５(Ｃ)及び(Ｄ)のノードＮ4及びＮ5はそれぞれ、本発明の第４及び第５のノードの例である。さらに、図５(Ａ)の抵抗Ｒ2、図５(Ｂ)のインダクタＬ2、図５(Ｃ)のキャパシタＣ2、図５(Ｄ)のキャパシタＣ2はいずれも、本発明の第３の回路素子の例である。 In FIG. 5 (C) and (D), the node N A is located between node N 1 and the node N 4, the node N B is located between node N 2 and the node N 5 ing. Nodes N 4 and N 5 in FIGS. 5C and 5D are examples of the fourth and fifth nodes of the present invention, respectively. Further, the resistance R 2 in FIG. 5 (A), the inductor L 2 of FIG. 5 (B), the capacitor C 2 in FIG. 5 (C), both the capacitor C 2 in FIG. 5 (D) third invention This is an example of the circuit element.

図６では、フィルタ回路２１２が、２つの抵抗Ｒ1及びＲ2と、２つのキャパシタＣ1及びＣ2と、１つのオペアンプＡとを有しており、サレン・キー（Sallen-Key）型のローパスフィルタとなっている。 In FIG. 6, the filter circuit 212 has two resistors R 1 and R 2 , two capacitors C 1 and C 2, and one operational amplifier A, and is of the Sallen-Key type. It is a low-pass filter.

図６では、抵抗Ｒ1及びキャパシタＣ1はそれぞれ、図１に示す抵抗Ｒ及びキャパシタＣと同じ位置に配置されている。また、オペアンプＡは、信号線Ｉ／Ｏ上において、ノードＮ1と内部回路１０１との間に配置されている。オペアンプＡは、ノードＮ1に接続された非反転入力端子と、グラウンド線ＧＮＤ上のノードＮ4でグラウンド線ＧＮＤ上に接続された反転入力端子と、内部回路１０１に接続された出力端子とを有している。 In FIG. 6, the resistor R 1 and the capacitor C 1 are disposed at the same positions as the resistor R and the capacitor C shown in FIG. The operational amplifier A is disposed between the node N 1 and the internal circuit 101 on the signal line I / O. The operational amplifier A includes a non-inverting input terminal connected to the node N 1 , an inverting input terminal connected to the ground line GND at the node N 4 on the ground line GND, and an output terminal connected to the internal circuit 101. Have.

また、抵抗Ｒ2は、抵抗Ｒ2とノードＮ1との間に抵抗Ｒ1を挟むように、信号線Ｉ／Ｏ上に配置されている。また、キャパシタＣ2は、一方の電極が、抵抗Ｒ1と抵抗Ｒ2との間のノードＮ5で信号線Ｉ／Ｏに接続され、他方の電極が、オペアンプＡの出力端子と内部回路１０１との間のノードＮ6で信号線Ｉ／Ｏに接続されている。また、抵抗Ｒ3は、オペアンプＡの反転入力端子とノードＮ4との間に配置されている。また、抵抗Ｒ4は、オペアンプＡの反転入力端子と抵抗Ｒ3との間のノードＮ7に接続されると共に、オペアンプＡの出力端子と内部回路１０１との間のノードＮ8で信号線Ｉ／Ｏに接続されている。 The resistor R 2 is arranged on the signal line I / O so that the resistor R 1 is sandwiched between the resistor R 2 and the node N 1 . The capacitor C 2 has one electrode connected to the signal line I / O at a node N 5 between the resistors R 1 and R 2, and the other electrode connected to the output terminal of the operational amplifier A and the internal circuit 101. Is connected to the signal line I / O at a node N 6 between The resistor R 3 is disposed between the inverting input terminal of the operational amplifier A and the node N 4 . The resistor R 4 is connected to a node N 7 between the inverting input terminal of the operational amplifier A and the resistor R 3, and the signal line I at the node N 8 between the output terminal of the operational amplifier A and the internal circuit 101. Connected to / O.

このような配置により、フィルタ回路２１２は、サレン・キー型のローパスフィルタとなっている。   With this arrangement, the filter circuit 212 is a salen-key type low-pass filter.

以上のように、本実施形態のフィルタ回路２１２は、Ｔ型やπ型のローパスフィルタとしても構わない。また、本実施形態のフィルタ回路２１２は、１次ローパスフィルタでも２次以上のローパスフィルタでも構わない。更に、本実施形態のフィルタ回路２１２は、ローパスフィルタ以外のフィルタ回路でも構わない。このようなフィルタ回路２１２の例については、後述する。   As described above, the filter circuit 212 of the present embodiment may be a T-type or π-type low-pass filter. The filter circuit 212 of the present embodiment may be a primary low-pass filter or a secondary or higher-order low-pass filter. Furthermore, the filter circuit 212 of this embodiment may be a filter circuit other than the low-pass filter. An example of such a filter circuit 212 will be described later.

以上のように、本実施形態のＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを備えている。本実施形態では、このフィルタ回路２１２により、特定周波数のノイズ等を防ぐことが可能となる。   As described above, the ESD protection circuit 201 of this embodiment includes the ESD protection element 211, the filter circuit 212, and the control voltage application circuit 213. In this embodiment, the filter circuit 212 can prevent noise at a specific frequency.

また、本実施形態のフィルタ回路２１２は、信号線Ｉ／Ｏ上に配置された第１の回路素子（Ｒ又はＬ）と、第１の回路素子と保護回路１０１との間のノードＮ1で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ2でグラウンド線ＧＮＤに接続された第２の回路素子（Ｃ）とを有しており、ノードＮ1と第２の回路素子との間のノードＮ3の電圧が、制御電圧印加回路２１３を介して、ＥＳＤ保護素子２１１の制御端子に印加される。本実施形態では、これら第１及び第２の回路素子による分圧効果により、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。 In addition, the filter circuit 212 of the present embodiment includes a first circuit element (R or L) disposed on the signal line I / O, and a node N 1 between the first circuit element and the protection circuit 101. A second circuit element (C) connected to the signal line I / O and connected to the ground line GND at a node N 2 on the ground line GND. The node N 1 , the second circuit element, the voltage of the node N 3 between, via the control voltage applying circuit 213, is applied to the control terminal of the ESD protection device 211. In the present embodiment, the trigger voltage of the ESD protection element 211 can be adjusted by the voltage dividing effect by the first and second circuit elements.

また、本実施形態によれば、第１の回路素子が信号線Ｉ／Ｏ上に配置されるため、急激に変化する信号の波形をなまらせることができ、内部回路１０１を保護しやすくなる。   Further, according to the present embodiment, since the first circuit element is disposed on the signal line I / O, the waveform of a signal that changes rapidly can be smoothed, and the internal circuit 101 can be easily protected.

以上のように、本実施形態によれば、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。   As described above, according to the present embodiment, it is possible to prevent noise at a specific frequency and the like, and it is possible to adjust the trigger voltage of the ESD protection element 211.

以下、本発明の第２から第４実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。   Hereinafter, second to fourth embodiments of the present invention will be described. These embodiments are modifications of the first embodiment, and these embodiments will be described with a focus on differences from the first embodiment.

（第２実施形態）
図７は、第２実施形態のＥＳＤ保護回路２０１の構成を示す回路図である。 (Second Embodiment)
FIG. 7 is a circuit diagram showing a configuration of the ESD protection circuit 201 of the second embodiment.

図７では、図１に示す抵抗ＲがキャパシタＣに置き換えられ、図１に示すキャパシタＣが抵抗Ｒに置き換えられている。よって、本実施形態のフィルタ回路２１２は、ハイパスフィルタとなっており、本実施形態のフィルタ回路２１２により、低周波のノイズや信号成分が除去される。よって、本実施形態は例えば、高周波信号を取り扱い、低周波のノイズが問題となる半導体装置等に有効である。   In FIG. 7, the resistor R shown in FIG. 1 is replaced with a capacitor C, and the capacitor C shown in FIG. Therefore, the filter circuit 212 of this embodiment is a high-pass filter, and low-frequency noise and signal components are removed by the filter circuit 212 of this embodiment. Therefore, the present embodiment is effective for, for example, a semiconductor device that handles a high-frequency signal and has low-frequency noise.

なお、図７に示すキャパシタＣは、本発明の第１の回路素子の例であり、図７に示す抵抗Ｒは、本発明の第２の回路素子の例である。図７に示す抵抗Ｒは、インダクタＬと置き換えても構わない。   The capacitor C shown in FIG. 7 is an example of the first circuit element of the present invention, and the resistor R shown in FIG. 7 is an example of the second circuit element of the present invention. The resistor R shown in FIG. 7 may be replaced with the inductor L.

また、本実施形態のフィルタ回路２１２は、第１実施形態と同様、Ｔ型やπ型のハイパスフィルタとしても構わない。また、本実施形態のフィルタ回路２１２は、１次ハイパスフィルタでも２次以上のハイパスフィルタでも構わない。   Further, the filter circuit 212 of the present embodiment may be a T-type or π-type high-pass filter as in the first embodiment. Further, the filter circuit 212 of the present embodiment may be a primary high-pass filter or a secondary or higher-order high-pass filter.

このようなフィルタ回路２１２の例を、図８に示す。図８は、第２実施形態の変形例のＥＳＤ保護回路２０１の構成を示す回路図である。図８では、図６に示す抵抗Ｒ1〜Ｒ4がそれぞれキャパシタＣ1〜Ｃ4に置き換えられ、図６に示すキャパシタＣ1，Ｃ2がそれぞれ抵抗Ｒ1，Ｒ2に置き換えられている。よって、図８に示すフィルタ回路２１２は、サレン・キー型のハイパスフィルタとなっている。 An example of such a filter circuit 212 is shown in FIG. FIG. 8 is a circuit diagram showing a configuration of an ESD protection circuit 201 according to a modification of the second embodiment. In FIG. 8, resistors R 1 to R 4 shown in FIG. 6 are replaced with capacitors C 1 to C 4 , respectively, and capacitors C 1 and C 2 shown in FIG. 6 are replaced with resistors R 1 and R 2 , respectively. Therefore, the filter circuit 212 shown in FIG. 8 is a salen key type high-pass filter.

以上のように、本実施形態のＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを備え、フィルタ回路２１２は、ハイパスフィルタとなっている。本実施形態によれば、第１実施形態と同様、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。   As described above, the ESD protection circuit 201 of this embodiment includes the ESD protection element 211, the filter circuit 212, and the control voltage application circuit 213, and the filter circuit 212 is a high-pass filter. According to the present embodiment, as in the first embodiment, it is possible to prevent noise at a specific frequency and the like, and it is possible to adjust the trigger voltage of the ESD protection element 211.

（第３実施形態）
図９は、第３実施形態のＥＳＤ保護回路２０１の構成を示す回路図である。 (Third embodiment)
FIG. 9 is a circuit diagram showing a configuration of the ESD protection circuit 201 of the third embodiment.

図９では、フィルタ回路２１２が、２つの抵抗Ｒ1及びＲ2と、２つのキャパシタＣ1及びＣ2とを有している。抵抗Ｒ1及びキャパシタＣ1はそれぞれ、図１に示す抵抗Ｒ及びキャパシタＣと同じ位置に配置されている。 In FIG. 9, the filter circuit 212 has two resistors R 1 and R 2 and two capacitors C 1 and C 2 . The resistor R 1 and the capacitor C 1 are disposed at the same positions as the resistor R and the capacitor C shown in FIG.

また、抵抗Ｒ2は、信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されており、ノードＮ1と内部回路１０１との間のノードＮ4で信号線Ｉ／Ｏに接続され、ノードＮ2と内部回路１０１との間のノードＮ5でグラウンド線ＧＮＤに接続されている。また、キャパシタＣ2は、信号線Ｉ／Ｏ上において、ノードＮ1とノードＮ4との間に配置されている。 The resistor R 2 is disposed between the signal line I / O and the ground line GND, and is connected to the signal line I / O at a node N 4 between the node N 1 and the internal circuit 101. The node N 5 between N 2 and the internal circuit 101 is connected to the ground line GND. The capacitor C 2 is disposed between the node N 1 and the node N 4 on the signal line I / O.

よって、本実施形態のフィルタ回路２１２は、特定の周波数帯域の信号を透過させるバンドパスフィルタとなっており、本実施形態のフィルタ回路２１２により、その他の周波数帯域のノイズや信号成分が除去される。図９に示す抵抗Ｒ1及びＲ2はそれぞれ、インダクタＬ1及びＬ2に置き換えても構わない。 Therefore, the filter circuit 212 of the present embodiment is a bandpass filter that transmits a signal in a specific frequency band, and noise and signal components in other frequency bands are removed by the filter circuit 212 of the present embodiment. . The resistors R 1 and R 2 shown in FIG. 9 may be replaced with inductors L 1 and L 2 , respectively.

なお、本実施形態のフィルタ回路２１２は、特定の周波数帯域の信号を遮断するバンドストップフィルタとしてもよい。このようなフィルタ回路２１２によれば、当該特定の周波数帯域のノイズや信号成分が除去される。   Note that the filter circuit 212 of the present embodiment may be a band stop filter that blocks a signal in a specific frequency band. According to such a filter circuit 212, noise and signal components in the specific frequency band are removed.

以上のように、本実施形態のＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを備え、フィルタ回路２１２は、バンドパスフィルタ又はバンドストップフィルタとなっている。本実施形態によれば、第１及び第２実施形態と同様、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。   As described above, the ESD protection circuit 201 of this embodiment includes the ESD protection element 211, the filter circuit 212, and the control voltage application circuit 213, and the filter circuit 212 is a bandpass filter or a bandstop filter. Yes. According to the present embodiment, as in the first and second embodiments, it is possible to prevent noise at a specific frequency and adjust the trigger voltage of the ESD protection element 211.

（第４実施形態）
図１０は、第４実施形態の半導体装置の構成を示す回路図である。 (Fourth embodiment)
FIG. 10 is a circuit diagram showing a configuration of the semiconductor device of the fourth embodiment.

図１０には、半導体装置を構成する内部回路１０１、２つのＥＳＤ保護回路２０１、及び４つの外部端子３０１〜３０４が示されている。   FIG. 10 shows an internal circuit 101, two ESD protection circuits 201, and four external terminals 301 to 304 constituting the semiconductor device.

外部端子３０１，３０２はそれぞれ、入力端子、グラウンド端子に相当する。入力端子３０１は、入力線ＩＮを介して内部回路１０１に接続され、グラウンド端子３０２は、グラウンド線ＧＮＤを介して内部回路１０１に接続されている。入力端子３０１及び入力線ＩＮは、それぞれ本発明の信号端子及び信号線の例である。   The external terminals 301 and 302 correspond to an input terminal and a ground terminal, respectively. The input terminal 301 is connected to the internal circuit 101 via the input line IN, and the ground terminal 302 is connected to the internal circuit 101 via the ground line GND. The input terminal 301 and the input line IN are examples of the signal terminal and the signal line of the present invention, respectively.

一方、外部端子３０３，３０４はそれぞれ、出力端子、グラウンド端子に相当する。出力端子３０３は、出力線ＯＵＴを介して内部回路１０１に接続され、グラウンド端子３０４は、グラウンド線ＧＮＤを介して内部回路１０１に接続されている。出力端子３０３及び出力線ＯＵＴもまた、それぞれ本発明の信号端子及び信号線の例である。   On the other hand, the external terminals 303 and 304 correspond to an output terminal and a ground terminal, respectively. The output terminal 303 is connected to the internal circuit 101 via the output line OUT, and the ground terminal 304 is connected to the internal circuit 101 via the ground line GND. The output terminal 303 and the output line OUT are also examples of the signal terminal and the signal line of the present invention, respectively.

図１０では、一方のＥＳＤ保護回路２０１が、符号２０１Ａで示され、他方のＥＳＤ保護回路２０１が、符号２０１Ｂで示されている。ＥＳＤ保護回路２０１Ａは、入力線ＩＮ及びグラウンド線ＧＮＤに接続されており、入力線ＩＮ上での静電気放電から内部回路１０１を保護するよう機能する。一方、ＥＳＤ保護回路２０１Ｂは、出力線ＯＵＴ及びグラウンド線ＧＮＤに接続されており、出力線ＯＵＴ上での静電気放電から内部回路１０１を保護するよう機能する。   In FIG. 10, one ESD protection circuit 201 is indicated by reference numeral 201A, and the other ESD protection circuit 201 is indicated by reference numeral 201B. The ESD protection circuit 201A is connected to the input line IN and the ground line GND, and functions to protect the internal circuit 101 from electrostatic discharge on the input line IN. On the other hand, the ESD protection circuit 201B is connected to the output line OUT and the ground line GND, and functions to protect the internal circuit 101 from electrostatic discharge on the output line OUT.

そして、本実施形態では、ＥＳＤ保護回路２０１Ａ，Ｂがいずれも、図１に示すＥＳＤ保護回路２０１と同じ構成を有している。よって、本実施形態によれば、ＥＳＤ保護回路２０１Ａ，Ｂにより、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。   In this embodiment, the ESD protection circuits 201A and 201B both have the same configuration as the ESD protection circuit 201 shown in FIG. Therefore, according to this embodiment, the ESD protection circuits 201A and 201B can prevent noise at a specific frequency and adjust the trigger voltage of the ESD protection element 211.

なお、本実施形態のＥＳＤ保護回路２０１Ａ，Ｂは、図１に示すＥＳＤ保護回路２０１と同じ構成を有しているが、第１から第３実施形態で説明したその他のＥＳＤ保護回路２０１と同じ構成を有していても構わない。   The ESD protection circuits 201A and 201B of the present embodiment have the same configuration as the ESD protection circuit 201 shown in FIG. 1, but are the same as the other ESD protection circuits 201 described in the first to third embodiments. You may have a structure.

また、本実施形態では、半導体装置内に２つのＥＳＤ保護回路２０１が設けられているが、半導体装置内に３つ以上のＥＳＤ保護回路２０１を設けてもよいし、半導体装置内にＥＳＤ保護回路２０１を１つしか設けなくても構わない。   In this embodiment, the two ESD protection circuits 201 are provided in the semiconductor device. However, three or more ESD protection circuits 201 may be provided in the semiconductor device, or the ESD protection circuit may be provided in the semiconductor device. Only one 201 may be provided.

以上のように、本実施形態の半導体装置は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを有するＥＳＤ保護回路２０１を備えている。本実施形態によれば、第１から第３実施形態と同様、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。   As described above, the semiconductor device of this embodiment includes the ESD protection circuit 201 having the ESD protection element 211, the filter circuit 212, and the control voltage application circuit 213. According to the present embodiment, like the first to third embodiments, it is possible to prevent noise at a specific frequency and the like, and it is possible to adjust the trigger voltage of the ESD protection element 211.

なお、本実施形態のフィルタ回路２１２は例えば、信号線Ｉ／Ｏ上に配置された第１の回路素子と、第１の回路素子と内部回路１０１との間のノードＮ1で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ2でグラウンド線ＧＮＤに接続された第２の回路素子とを有する。 Note that the filter circuit 212 of the present embodiment includes, for example, a signal line I / O at a first circuit element disposed on the signal line I / O and a node N 1 between the first circuit element and the internal circuit 101. It is connected to O, and a second circuit element connected to the ground line GND at node N 2 on the ground line GND.

また、本実施形態のフィルタ回路２１２は更に、例えば、信号線Ｉ／Ｏ上においてノードＮ1と内部回路１０１との間に配置された第３の回路素子、或いは、第１の回路素子に対しノードＮ1と反対側に位置するノードＮ4で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ5でグラウンド線ＧＮＤに接続された第３の回路素子を有する。 Further, the filter circuit 212 of the present embodiment further includes, for example, a third circuit element disposed between the node N 1 and the internal circuit 101 on the signal line I / O, or the first circuit element. It has a third circuit element connected to the signal line I / O at a node N 4 located on the opposite side of the node N 1 and connected to the ground line GND at a node N 5 on the ground line GND.

以上、本発明の具体的な態様の例を、第１から第４実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。   As mentioned above, although the example of the specific aspect of this invention was demonstrated by 1st-4th embodiment, this invention is not limited to these embodiment.

１０１ 内部回路
２０１ ＥＳＤ保護回路
２１１ ＥＳＤ保護素子
２１２ フィルタ回路
２１３ 制御電圧印加回路
３０１ 入力端子
３０２ グラウンド端子
３０３ 出力端子
３０４ グラウンド端子 DESCRIPTION OF SYMBOLS 101 Internal circuit 201 ESD protection circuit 211 ESD protection element 212 Filter circuit 213 Control voltage application circuit 301 Input terminal 302 Ground terminal 303 Output terminal 304 Ground terminal

Claims (6)

保護対象の回路に接続された信号線及びグラウンド線と、
前記信号線に接続された第１の主端子と、前記グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、
前記信号線上に配置された第１の回路素子と、前記第１の回路素子と前記保護対象の回路との間の第１のノードで前記信号線に接続され、前記グラウンド線上の第２のノードで前記グラウンド線に接続された第２の回路素子とを含むフィルタ回路と、
前記第１のノードと前記第２の回路素子との間の第３のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、
を備えることを特徴とする静電気放電保護回路。 A signal line and a ground line connected to the circuit to be protected;
A first main terminal connected to the signal line; a second main terminal connected to the ground line; and a control terminal for applying a control voltage; An electrostatic discharge protection element that operates by applying the high control voltage;
A first circuit element disposed on the signal line, and a first node between the first circuit element and the circuit to be protected, connected to the signal line, and a second node on the ground line A filter circuit including a second circuit element connected to the ground line at
An input unit connected to a third node between the first node and the second circuit element; and an output unit connected to the control terminal, including a buffer or an inverter, and the control A control voltage application circuit for applying the control voltage to a terminal;
An electrostatic discharge protection circuit comprising: 前記第１の回路素子は、抵抗又はインダクタであり、
前記第２の回路素子は、キャパシタであり、
前記フィルタ回路は、ローパスフィルタであることを特徴とする請求項１に記載の静電気放電保護回路。 The first circuit element is a resistor or an inductor;
The second circuit element is a capacitor;
The electrostatic discharge protection circuit according to claim 1, wherein the filter circuit is a low-pass filter. 前記第１の回路素子は、キャパシタであり、
前記第２の回路素子は、抵抗又はインダクタであり、
前記フィルタ回路は、ハイパスフィルタであることを特徴とする請求項１に記載の静電気放電保護回路。 The first circuit element is a capacitor;
The second circuit element is a resistor or an inductor;
The electrostatic discharge protection circuit according to claim 1, wherein the filter circuit is a high-pass filter. 前記フィルタ回路は、バンドパスフィルタ又はバンドストップフィルタであることを特徴とする請求項１に記載の静電気放電保護回路。   The electrostatic discharge protection circuit according to claim 1, wherein the filter circuit is a band pass filter or a band stop filter. 前記フィルタ回路は、Ｔ型、π型、又はサレン・キー型のハイパスフィルタ又はローパスフィルタであることを特徴とする請求項１に記載の静電気放電保護回路。   The electrostatic discharge protection circuit according to claim 1, wherein the filter circuit is a T-type, π-type, or salen key type high-pass filter or low-pass filter. 内部回路と、
前記内部回路に信号線を介して接続された信号端子と、
前記内部回路にグラウンド線を介して接続されたグラウンド端子と、
前記内部回路を静電気放電から保護する静電気放電保護回路とを備え、
前記静電気放電保護回路は、
前記信号線に接続された第１の主端子と、前記グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、
前記信号線上に配置された第１の回路素子と、前記第１の回路素子と前記内部回路との間の第１のノードで前記信号線に接続され、前記グラウンド線上の第２のノードで前記グラウンド線に接続された第２の回路素子とを含むフィルタ回路と、
前記第１のノードと前記第２の回路素子との間の第３のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、
を備えることを特徴とする半導体装置。 Internal circuitry,
A signal terminal connected to the internal circuit via a signal line;
A ground terminal connected to the internal circuit via a ground line;
An electrostatic discharge protection circuit for protecting the internal circuit from electrostatic discharge,
The electrostatic discharge protection circuit is:
A first main terminal connected to the signal line; a second main terminal connected to the ground line; and a control terminal for applying a control voltage; An electrostatic discharge protection element that operates by applying the high control voltage;
A first circuit element disposed on the signal line; connected to the signal line at a first node between the first circuit element and the internal circuit; and at a second node on the ground line. A filter circuit including a second circuit element connected to the ground line;
An input unit connected to a third node between the first node and the second circuit element; and an output unit connected to the control terminal, including a buffer or an inverter, and the control A control voltage application circuit for applying the control voltage to a terminal;
A semiconductor device comprising:
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