JP2011187153A - Semiconductor device and memory device - Google Patents
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Abstract
Description
本発明は、半導体装置およびメモリ装置に関する。より詳しくは、コンバインドコーディングを利用した半導体装置およびメモリ装置に関する。 The present invention relates to a semiconductor device and a memory device. More specifically, the present invention relates to a semiconductor device and a memory device using combined coding.
並列データインターフェースのために、単一型の並列伝送方法を使う半導体装置（例えば、ＤＲＡＭまたはコントローラ）の並列入出力回路には、寄生インダクタンスに起因したノイズが発生する。 Due to the parallel data interface, noise caused by parasitic inductance is generated in a parallel input / output circuit of a semiconductor device (for example, a DRAM or a controller) that uses a single parallel transmission method.
図１は、一般的な単一型の並列データインターフェースシステム１０を示す概略図である。図１を参照すると、前記インターフェースシステム１０は、送信部２１を備える第１半導体装置２０、多数の伝送ラインＬｉｎｅ１ないしＬｉｎｅＮ、及び受信部３１を備える第２半導体装置３０を備えている。前記送信部２１は、多数の送信ドライバー１０１ないし１０Ｎを備えている。前記受信部３１は、多数の増幅器２０１ないし２０Ｎと終端抵抗Ｒ１ないしＲＮとを備えている。 FIG. 1 is a schematic diagram illustrating a typical single-type parallel data interface system 10. Referring to FIG. 1, the interface system 10 includes a first semiconductor device 20 including a transmission unit 21, a plurality of transmission lines Line1 to LineN, and a second semiconductor device 30 including a reception unit 31. The transmission unit 21 includes a large number of transmission drivers 101 to 10N. The receiving unit 31 includes a number of amplifiers 201 to 20N and termination resistors R1 to RN.
前記伝送ラインＬｉｎｅ１ないしＬｉｎｅＮを通じて伝送されるＮビットの並列データ（例えば、ＤＱ１ないしＤＱＮ）値によって、前記ドライバー１０１ないし１０Ｎが消費する総電流量が変わる。 The total amount of current consumed by the drivers 101 to 10N varies according to N-bit parallel data (for example, DQ1 to DQN) values transmitted through the transmission lines Line1 to LineN.
チップ内部の電源ノードＶＤＤＱ、ＶＳＳＱとボード（Ｂｏａｒｄ）の供給電源ＶＤＤ、ＶＳＳとの間には、寄生インダクタンスが存在するので、前記寄生インダクタンスに流れる電流変化は、前記チップ内部の電源ノードＶＤＤＱ、ＶＳＳＱにノイズ（例えば、ジッタ（Ｊｉｔｔｅｒ）、電圧ノイズ、Ｒｅｆｅｒｅｎｃｅ ｆｌｕｃｔｕａｔｉｏｎ）を発生させる。前記ノイズは、前記伝送ライン（例えば、Ｌｉｎｅ１ないしＬｉｎｅＮ）のそれぞれに流れる電流の総変化量に比例する。前記ノイズは、信号の電圧マージン（ｖｏｌｔａｇｅ ｍａｒｇｉｎ）と時間マージンとを減少させ、伝送動作速度（伝送周波数）を制約させる。 Since parasitic inductance exists between the power supply nodes VDDQ and VSSQ inside the chip and the supply power VDD and VSS of the board (Board), a change in current flowing through the parasitic inductance is caused by power supply nodes VDDQ and VSSQ inside the chip. Noise (e.g., jitter, voltage noise, reference fluctuation). The noise is proportional to the total amount of change in current flowing through each of the transmission lines (for example, Line 1 to Line N). The noise reduces a signal voltage margin and a time margin, and restricts a transmission operation speed (transmission frequency).
前記ノイズを減少させるためには、常に一定の電流を消費する差動信号伝送方法（Ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）を使わなければならない。しかし、前記差動信号伝送方法は、単一型の伝送方法（ｓｉｎｇｌｅ ｅｎｄｅｄ）に比べて２倍のピン（ｐｉｎ）数が必要であるという短所がある。 In order to reduce the noise, it is necessary to use a differential signal transmission method that always consumes a constant current. However, the differential signal transmission method has a disadvantage in that it requires twice as many pins as the single type transmission method.
前記ノイズを減らすための他の方法として、ＤＣバランスコーディングを利用する方法がある。ＤＣバランスコーディングの例としては、８Ｂ／１０Ｂコーディング及びデータバスインバージョンＤＣコーディングがある。 As another method for reducing the noise, there is a method using DC balance coding. Examples of DC balance coding include 8B / 10B coding and data bus inversion DC coding.
図２Ａは、一般的な８Ｂ／１０Ｂバランスエンコーディングを説明するための図である。 FIG. 2A is a diagram for explaining general 8B / 10B balance encoding.
図２Ａを参照すると、前記８Ｂ／１０Ｂエンコーディング方式は、８ビットの並列データに２ビットのデータを追加して常に０と１との個数が類似しているようにエンコーディング（ｅｎｃｏｄｉｎｇ）する。その結果、ＤＣバランスコード値は、０と１との個数が最大２個の差があるようになって、前記チップ内部の電源ノードＶＤＤＱ、ＶＳＳＱに発生するノイズが４分の１に減少する。 Referring to FIG. 2A, in the 8B / 10B encoding method, 2-bit data is added to 8-bit parallel data, and encoding is performed so that the numbers of 0 and 1 are always similar. As a result, the DC balance code value has a maximum difference of 2 between 0 and 1, and noise generated in the power supply nodes VDDQ and VSSQ inside the chip is reduced to a quarter.
しかし、８Ｂ／１０Ｂコードを具現するためには、ＲＯＭを利用するか、組み合わせロジック（ｃｏｍｂｉｎａｔｉｏｎａｌ ｌｏｇｉｃ）を使わなければならないので、回路の面積が増加する。また、８Ｂ／１０Ｂエンコーディングを使う前の８ビットのデータは、平均４ＩＤＱ（ＩＤＱ：８ビットデータのうち、一つのビットのみ０（または、１）である時、消耗する電流量）の電流を消耗するが、８Ｂ／１０Ｂエンコーディング後には、５ＩＤＱの電流を消耗するという短所がある。 However, in order to implement the 8B / 10B code, a ROM or a combinational logic must be used, which increases the circuit area. In addition, 8-bit data before using 8B / 10B encoding consumes an average of 4 IDQ (IDQ: the amount of current consumed when only one bit is 0 (or 1) of 8-bit data). However, after 8B / 10B encoding, there is a disadvantage that the current of 5 IDQ is consumed.
既存の８Ｂ／１０Ｂコードの代りに、よりシステム的な方法を使えば、エンコーディング／デコーディングの複雑度と回路面積とを減少させることができる。その一方法として、ＤＢＩ（ｄａｔａ ｂｕｓ ｉｎｖｅｒｓｉｏｎ）ＤＣコーディングがある。 If a more systematic method is used in place of the existing 8B / 10B code, the encoding / decoding complexity and circuit area can be reduced. One method is DBI (data bus inversion) DC coding.
図２Ｂは、一般的なデータバスインバージョン（ＤＢＩ）ＤＣエンコーディングを説明するための図である。図２Ｂを参照すると、ＤＢＩ ＤＣエンコーディングは、８ビットデータの１と０との個数を見て０の個数が４個より大きければ、データをいずれも反転させ、その状態をＤＢＩフラグ（ｆｌａｇ）に保存させて伝送させる方式である。この方式を使えば、具現が簡単であり、平均電流消耗が２ＩＤＱに減少するという長所がある。しかし、０の個数が０から４個まで変わりうることから４ＩＤＱの電流変化が発生して、エンコーディングの前よりＶＤＤＱ／ＶＳＳＱに発生するノイズの減少が１／２のみとなってしまうという短所が存在する。 FIG. 2B is a diagram for explaining general data bus inversion (DBI) DC encoding. Referring to FIG. 2B, in the DBI DC encoding, if the number of 0's is larger than 4 when the number of 1's and 0's of 8-bit data is seen, all the data are inverted and the state is changed to the DBI flag (flag). This is a method of saving and transmitting. If this method is used, the implementation is simple and the average current consumption is reduced to 2 IDQ. However, since the number of 0 can vary from 0 to 4, there is a disadvantage that a current change of 4IDQ occurs and the noise reduction generated in VDDQ / VSSQ is only ½ before encoding. To do.
前記８Ｂ／１０Ｂｃｏｄｅ方式とデータバスインバージョンＤＣ方式は、並列データの０と１との総個数を調節して、チップ内部の電源ノードＶＤＤＱ、ＶＳＳＱとボード（Ｂｏａｒｄ）の供給電源ＶＤＤ、ＶＳＳとの間の寄生インダクタンスに流れる電流変化量を減少させ、ノイズを減らす方式である。したがって、前記従来のＤＣバランスコーディング方式によってＤＣノイズは減少する。 In the 8B / 10Bcode method and the data bus inversion DC method, the total number of 0 and 1 of parallel data is adjusted, and the power supply nodes VDDQ and VSSQ in the chip and the power supply VDD and VSS of the board (Board) are connected. In this method, the amount of change in current flowing through the parasitic inductance is reduced to reduce noise. Therefore, DC noise is reduced by the conventional DC balance coding method.
しかし、前記８Ｂ／１０Ｂｃｏｄｅ方式とデータバスインバージョンＤＣ方式は、並列データのそれぞれの入力ビット値が経時的に変わる時に発生するスイッチング（ｓｗｉｔｃｈｉｎｇ）ノイズは減少されないという短所がある。例えば、１０ビットのバランスコードが、第１コード（０００００１１１１１）から第２コード（１１１１１０００００）に変われば、１０ビットのいずれもが変わるために、前記入力データ値のスイッチングによるノイズが増加する。 However, the 8B / 10Bcode method and the data bus inversion DC method have a disadvantage in that switching noise generated when each input bit value of parallel data changes with time is not reduced. For example, if the 10-bit balance code is changed from the first code (0000011111) to the second code (1111110000), since all 10 bits are changed, noise due to switching of the input data value increases.
したがって、バランスコード（ｂａｌａｎｃｅ ｃｏｄｅ）を使う単一型の並列データインターフェースシステムで、ロード電流（すなわち、ＤＣ電流）の変化とスイッチング電流の変化とをともに減少させる必要がある。 Therefore, in a single type parallel data interface system using a balance code, it is necessary to reduce both the change in load current (ie, DC current) and the change in switching current.
本発明が解決しようとする技術的な課題は、並列データインターフェースシステムで、ＤＣノイズとスイッチングノイズとをともに減少させることができる半導体装置およびメモリ装置を提供することにある。 A technical problem to be solved by the present invention is to provide a semiconductor device and a memory device capable of reducing both DC noise and switching noise in a parallel data interface system.
前記技術的課題を果たすために、本発明の一実施形態による半導体装置が提供される。 In order to achieve the above technical problem, a semiconductor device according to an embodiment of the present invention is provided.
前記半導体装置は、選択信号別に区分可能な多数のエンコーディングルックアップテーブルを含むエンコーディングルックアップテーブルユニットと、Ｎ（２以上の整数）ビット並列データを受信し、前記エンコーディングルックアップテーブルユニットから前記選択信号に相応し、前記Ｎビット並列データにマッピングされるエンコーディングデータを抽出して出力する選択ユニットと、を備える。前記多数のエンコーディングルックアップテーブルのそれぞれは、前記Ｎビット並列データのパターンに一対一でマッピングされ、時間及び空間的にランダムパターンを有する多数のエンコーディングデータを保存する。 The semiconductor device receives an encoding look-up table unit including a number of encoding look-up tables that can be classified according to a selection signal, and N (integer greater than or equal to 2) bits of parallel data, and receives the selection signal from the encoding look-up table unit. And a selection unit for extracting and outputting the encoding data mapped to the N-bit parallel data. Each of the plurality of encoding lookup tables is mapped one-to-one to the pattern of the N-bit parallel data, and stores a plurality of encoding data having a random pattern in time and space.
前記選択信号は、アドレス信号、バースト長信号、及びコマンド信号のうち少なくとも一つの信号の一部を含みうる。 The selection signal may include a part of at least one of an address signal, a burst length signal, and a command signal.
前記半導体装置は、前記エンコーディングデータを複数のデータラインを通じて出力する出力ドライバーをさらに備えることができる。 The semiconductor device may further include an output driver that outputs the encoding data through a plurality of data lines.
前記技術的課題を果たすために、本発明の他の一実施形態による半導体装置が提供される。 In order to achieve the above technical problem, a semiconductor device according to another embodiment of the present invention is provided.
前記半導体装置は、選択信号別に区分可能な多数のデコーディングルックアップテーブルを含むデコーディングルックアップテーブルユニットと、エンコーディングデータを受信し、前記デコーディングルックアップテーブルユニットから前記選択信号に相応し、前記エンコーディングデータにマッピングされるＮ（２以上の整数）ビット並列データを抽出して出力する選択ユニットと、を備える。前記多数のデコーディングルックアップテーブルのそれぞれは、時間及び空間的にランダムパターンを有する多数のエンコーディングデータパターンのそれぞれに一対一でマッピングされる多数のＮビット並列データを保存する。 The semiconductor device receives a decoding lookup table unit including a plurality of decoding lookup tables that can be classified according to a selection signal, encoding data, and corresponds to the selection signal from the decoding lookup table unit, and A selection unit that extracts and outputs N (integer greater than or equal to 2) bits of parallel data mapped to the encoding data. Each of the plurality of decoding lookup tables stores a plurality of N-bit parallel data mapped one-to-one to each of a plurality of encoding data patterns having a random pattern in time and space.
前記技術的課題を果たすために、本発明のまた他の一実施形態による半導体装置が提供される。 In order to achieve the above technical problem, a semiconductor device according to another embodiment of the present invention is provided.
前記半導体装置は、シード（ｓｅｅｄ）を用いてスクランブリングコードを生成するスクランブリングコード生成器と、前記スクランブリングコードを用いて第１並列データグループ−第１並列データグループは、Ｎ（２以上の整数）ビット並列データを二つ以上含む−をスクランブリングして、第２並列データグループ−前記第２並列データグループは、Ｎビットスクランブルド（ｓｃｒａｍｂｌｅｄ）並列データを二つ以上含む−を発生させるスクランブラーと、前記第２並列データグループを受信し、前記第２並列データグループのＮビットスクランブルド並列データのそれぞれをＤＣバランスエンコーディングして、Ｍ（＞Ｎ、整数）ビットバランスコードを発生させるバランスエンコーディングブロックと、前記バランスコード及び前記シードを順次に複数のデータラインを通じて出力する出力ドライバーと、を備える。 The semiconductor device includes a scrambling code generator that generates a scrambling code using a seed, and a first parallel data group-first parallel data group using the scrambling code is N (two or more). Scrambling an integer) including two or more bit parallel data to generate a second parallel data group-the second parallel data group includes two or more N-bit scrambled parallel data. And a balance encoding that receives the second parallel data group and DC balance encodes each of the N-bit scrambled parallel data of the second parallel data group to generate an M (> N, integer) bit balance code Block, balance code and And an output driver for outputting sequentially through a plurality of data lines of the seed.
前記バランスエンコーディングブロックは、前記Ｎビットスクランブルド並列データに含まれた第１ロジックレベルのビット数または第２ロジックレベルのビット数によって、選択的に前記Ｎビットスクランブルド並列データを反転し、前記選択的に反転された前記Ｎビットスクランブルド並列データに反転如何を表わすフラグ信号を追加することができる。 The balance encoding block selectively inverts the N-bit scrambled parallel data according to the number of bits of the first logic level or the number of bits of the second logic level included in the N-bit scrambled parallel data, and selects the selection It is possible to add a flag signal indicating the inversion to the N-bit scrambled parallel data that has been inverted.
前記スクランブラーは、前記第１並列データグループのそれぞれのビットと前記スクランブリングコードのそれぞれのビットとを排他的論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ）する論理演算器を含みうる。 The scrambler may include a logical operation unit that performs exclusive OR on each bit of the first parallel data group and each bit of the scrambling code.
前記技術的課題を果たすために、本発明のさらに他の一実施形態による半導体装置が提供される。 In order to achieve the above technical problem, a semiconductor device according to another embodiment of the present invention is provided.
前記半導体装置は、複数のデータラインを通じてＭ（２以上の整数）ビットバランスコード及びシードを受信するデータ受信部−前記Ｍビットバランスコードのそれぞれは、Ｎ（＜Ｍ、整数）ビット並列データを二つ以上含む第１並列データグループをスクランブリングして、生成された第２並列データグループのＮビットスクランブルド並列データのそれぞれをＤＣバランスエンコーディングすることで生成される−と、前記シードを用いてデスクランブリングコードを生成するデスクランブリングコード生成器と、前記バランスコードをそれぞれＤＣバランスデコーディングして、前記Ｎビットスクランブルド並列データを二つ以上含む前記第２並列データグループを抽出するバランスデコーディングブロックと、前記バランスデコーディングブロックによって抽出された前記第２並列データグループを、前記デスクランブリングコードを用いてデスクランブリングして、前記第１並列データグループを抽出するデスクランブラーと、を備える。 The semiconductor device receives a M (two or more) bit balance code and a seed through a plurality of data lines. Each of the M bit balance codes receives N (<M, integer) bit parallel data. Generated by scrambling a first parallel data group including two or more N-bit scrambled parallel data of the generated second parallel data group-and using the seeds A descrambling code generator for generating a rambling code; and a balance decoding block for extracting the second parallel data group including two or more of the N-bit scrambled parallel data by DC balance decoding each of the balance codes; , The balance decoding Said second parallel data group extracted by the ring block, and descrambling using the descrambling code, and a descrambler for extracting said first parallel data group.
前記バランスデコーディングブロックは、前記バランスコードに含まれた所定のフラグ信号によって当該バランスコードを選択的に反転する。 The balance decoding block selectively inverts the balance code according to a predetermined flag signal included in the balance code.
前記技術的課題を果たすために、本発明のさらに他の一実施形態によるメモリ装置が提供される。 In order to achieve the above technical problem, a memory device according to another embodiment of the present invention is provided.
前記メモリ装置は、メモリコントローラの制御によってデータを保存するメモリ装置であって、前記メモリコントローラの記録命令（ｗｒｉｔｅ ｃｏｍｍａｎｄ）に基づいて、前記メモリコントローラから複数のデータラインを通じて第１並列データを受信するデータ受信部と、前記第１並列データをエンコーディングして、エンコーディングデータを出力するエンコーダと、前記エンコーディングデータを前記メモリ装置の内部バス（ｂｕｓ）を通じて受信して保存するデータ保存部と、を備える。 The memory device stores data under the control of a memory controller, and receives first parallel data from the memory controller through a plurality of data lines based on a write command of the memory controller. A data receiving unit; an encoder that encodes the first parallel data and outputs the encoded data; and a data storage unit that receives and stores the encoded data through an internal bus of the memory device.
前記メモリ装置は、前記データ保存部から出力されるデータをデコーディングするデコーダと、前記デコーダの出力データを前記メモリコントローラに伝送する出力ドライバーと、をさらに備えることができる。 The memory device may further include a decoder that decodes data output from the data storage unit, and an output driver that transmits output data of the decoder to the memory controller.
本発明の実施形態によれば、ＤＣ電流変化によるノイズだけではなく、データのＡＣ変化によるスイッチングノイズを減少させることができる。また、本発明の実施形態によれば、コンバインドエンコーディングによって時間的にだけではなく、空間的にも０と１とが分散されているので、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）からリターン電流（ｒｅｔｕｒｎ ｃｕｒｒｅｎｔ）が減少してノイズ及びクロストーク（ｃｒｏｓｓｔａｌｋ）などを減少させることができる。 According to the embodiment of the present invention, not only noise due to DC current change but also switching noise due to AC change in data can be reduced. Also, according to the embodiment of the present invention, 0 and 1 are dispersed not only in time but also in space by combined encoding, so that a return current (return current) is generated from a PCB (Printed Circuit Board). It is possible to reduce noise and crosstalk.
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。 In order to more fully understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同じ参照符号は、同じ部材を表わす。 For a full understanding of the invention, its operational advantages, and the objectives achieved by the practice of the invention, reference should be made to the accompanying drawings that illustrate preferred embodiments of the invention and the contents described in the accompanying drawings. There must be. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like members.
図３は、本発明の一実施形態による並列データインターフェースシステム３００を示す。前記システム３００は、第１半導体装置３１０及び第２半導体装置３２０を備えている。前記第１半導体装置３１０は、メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）になり、前記第２半導体装置は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどのメモリ装置になりうる。前記第１半導体装置３１０は、コアブロック３１１、第１エンコーダ３１２、第１出力ドライバー３１４、第１受信部３１５、第１デコーダ３１６を備えている。 FIG. 3 illustrates a parallel data interface system 300 according to one embodiment of the invention. The system 300 includes a first semiconductor device 310 and a second semiconductor device 320. The first semiconductor device 310 may be a memory controller, and the second semiconductor device may be a memory device such as a DRAM, an SRAM, or a flash memory. The first semiconductor device 310 includes a core block 311, a first encoder 312, a first output driver 314, a first receiver 315, and a first decoder 316.
前記コアブロック３１１は、マイクロプロセッサ（図示せず）及び内部メモリ（図示せず）を備えることができる。前記コアブロック３１１は、前記第２半導体装置３２０（例えば、ＤＲＡＭ）にデータを記録するか、前記第２半導体装置３２０（例えば、ＤＲＡＭ）からデータを読み出すために必要な命令語（Ｃｏｍｍａｎｄ）、アドレス（Ａｄｄｒｅｓｓ）などを発生させうる。 The core block 311 may include a microprocessor (not shown) and an internal memory (not shown). The core block 311 records data in the second semiconductor device 320 (for example, DRAM), or an instruction word (Command) and address necessary for reading data from the second semiconductor device 320 (for example, DRAM). (Address) can be generated.
前記第１エンコーダ３１２は、本発明の一実施形態によるコンバインドエンコーダであって、前記コアブロック３１１から第１並列データグループを受信して、前記第１並列データグループの０と１とのビットが時空間的にランダム（あるいは、類似ランダム）に分布するように変換して出力する。第１並列データグループは、Ｎ（２以上の整数、例えば、８）ビットの並列データＤ１Ｎを二つ以上含むデータであって、例えば、８ビットの並列データＤ１Ｎを８セット含み、これをバーストデータ（ｂｕｒｓｔ ｄａｔａ）と称する。 The first encoder 312 is a combined encoder according to an embodiment of the present invention, receives a first parallel data group from the core block 311, and bits 0 and 1 of the first parallel data group are timed. The data is converted so as to be distributed randomly (or similar random) and output. The first parallel data group is data including two or more N (two or more integers, for example, 8) bits of parallel data D1N. For example, the first parallel data group includes eight sets of 8-bit parallel data D1N. (Burst data).
第１エンコーダ３１２の出力データは、所定の乱数列パターンを有した第２並列データグループであり得る。第２並列データグループは、Ｍ（Ｎ以上の整数）ビットのエンコーディングされた並列データＤ１Ｍ（ｅｎｃｏｄｅｄ ｄａｔａ）を二つ以上含みうる。 The output data of the first encoder 312 may be a second parallel data group having a predetermined random number sequence pattern. The second parallel data group may include two or more encoded parallel data D1M (encoded data) of M (an integer greater than or equal to N) bits.
前記第１エンコーダ３１２は、図５Ａに示された実施形態のように構成することができる。図５Ａを参照すると、第１エンコーダ３１２は、エンコーディングルックアップテーブルユニット３３０及び選択ユニット３４０を含みうる。 The first encoder 312 may be configured as in the embodiment shown in FIG. 5A. Referring to FIG. 5A, the first encoder 312 may include an encoding lookup table unit 330 and a selection unit 340.
エンコーディングルックアップテーブルユニット３３０は、選択信号別に各入力並列データＤａｔａ０〜７に対応するエンコーディングされたデータを保存している複数のルックアップテーブル３３０−１〜３３０−Ｌを含む（例えば、Ｌは、２以上の整数）。すなわち、各ルックアップテーブル３３０−１〜３３０−Ｌは、入力並列データの各パターンに相応するエンコーディングされたデータパターンを保存する。 The encoding lookup table unit 330 includes a plurality of lookup tables 330-1 to 330-L storing encoded data corresponding to each input parallel data Data0 to 7 for each selection signal (for example, L is An integer of 2 or more). That is, each lookup table 330-1 to 330-L stores an encoded data pattern corresponding to each pattern of input parallel data.
入力並列データは、Ｎ（２以上の整数、例えば、８）ビットであり、エンコーディングされたデータは、Ｍ（Ｎ以上の整数）ビットであり得る。エンコーディングされたデータは、入力並列データをＤＣバランスエンコーディングしたデータと同一となる。この際、同一の入力並列データのパターンに対応するエンコーディングされたデータのパターンは、ルックアップテーブル３３０−１〜３３０−Ｌ別に異なる。 The input parallel data may be N (an integer greater than or equal to 2, for example, 8) bits, and the encoded data may be M (an integer greater than or equal to N) bits. The encoded data is the same as the data obtained by DC balance encoding of the input parallel data. At this time, the encoded data pattern corresponding to the same input parallel data pattern is different for each of the lookup tables 330-1 to 330-L.
他の実施形態では、エンコーディングされたデータは、入力並列データをスクランブリングした後、ＤＣバランスエンコーディングしたデータと同一となるか、または、エンコーディングされたデータは、入力並列データをＤＣバランスエンコーディングした後、スクランブリングしたデータと同一となる。 In other embodiments, the encoded data is identical to the DC balance encoded data after scrambling the input parallel data, or the encoded data is DC balanced encoded after the input parallel data. Same as scrambled data.
エンコーディングルックアップテーブルユニット３３０の各エンコーディングルックアップテーブル３３０−１〜３３０−Ｌは、入力並列データＤａｔａ０〜７を受信し、入力並列データＤａｔａ０〜７にマッピングされるエンコーディングデータを出力する。選択ユニット３４０は、選択信号ＳＥＬに応答して、各エンコーディングルックアップテーブル３３０−１〜３３０−Ｌから出力される多数Ｌのエンコーディングデータのうちから何れか一つを選択して出力する。 Each of the encoding lookup tables 330-1 to 330-L of the encoding lookup table unit 330 receives the input parallel data Data0 to 7 and outputs the encoding data mapped to the input parallel data Data0 to 7. In response to the selection signal SEL, the selection unit 340 selects and outputs one of a large number of L encoding data output from the encoding lookup tables 330-1 to 330-L.
結局、第１エンコーダ３１２は、複数のエンコーディングルックアップテーブル３３０−１〜３３０−Ｌから、選択信号ＳＥＬに対応して、入力並列データＤａｔａ０〜７にマッピングされるエンコーディングデータを抽出して出力する。 Eventually, the first encoder 312 extracts and outputs the encoding data mapped to the input parallel data Data0 to 7 corresponding to the selection signal SEL from the plurality of encoding look-up tables 330-1 to 330-L.
ここで、選択信号ＳＥＬは、アドレス信号、バースト長（ｂｕｒｓｔ ｌｅｎｇｔｈ）信号、及びコマンド信号のうち少なくとも一つの信号の一部であり得る。例えば、第１半導体装置３１０が、第２半導体装置３２０にデータを保存するために、あるいは第２半導体装置３２０からデータを読み出すために、第２半導体装置３２０に伝送するアドレス信号の一部が選択信号ＳＥＬとして使われる。 Here, the selection signal SEL may be a part of at least one of an address signal, a burst length signal, and a command signal. For example, a part of an address signal transmitted to the second semiconductor device 320 is selected by the first semiconductor device 310 to store data in the second semiconductor device 320 or to read data from the second semiconductor device 320. Used as signal SEL.
前述したように、本発明の一実施形態によれば、ルックアップテーブル３３０−１〜３３０−Ｌを用いて入力並列データを、時間と空間的にランダム（あるいは、類似ランダム）なパターンを有するエンコーディングデータにマッピングして出力する。その上に、本発明の一実施形態によれば、多数のエンコーディングルックアップテーブル３３０−１〜３３０−Ｌを備えて入力並列データ−対−エンコーディングデータのマッピングを、選択信号ＳＥＬを使って変換させることによって、８ビット入力並列データが連続して同じパターンを有しても出力されるエンコーディングデータは変わるために、エンコーディングデータは、さらに時間と空間的にランダムなパターンを有する。 As described above, according to an embodiment of the present invention, the input parallel data is encoded with a temporally and spatially random (or similar random) pattern using the lookup tables 330-1 to 330-L. Output by mapping to data. In addition, according to an embodiment of the present invention, a plurality of encoding look-up tables 330-1 to 330-L are provided to convert the input parallel data-to-encoding data mapping using the selection signal SEL. Thus, even if 8-bit input parallel data has the same pattern continuously, the encoded data to be output changes, and therefore the encoding data further has a temporally and spatially random pattern.
多数のルックアップテーブル３３０−１〜３３０−Ｌにあらかじめ保存されているエンコーディングデータのパターンは、スイッチングノイズ及びクロストーク（ｃｒｏｓｓｔａｌｋ）などを最小化するパターンで決定されうる。エンコーディングデータの特徴については、後から追加的に記述する。 A pattern of encoding data stored in advance in a number of lookup tables 330-1 to 330-L may be determined as a pattern that minimizes switching noise and crosstalk. The characteristics of the encoding data will be described later.
図５Ａの実施形態では、一つの入力並列データパターンに対してエンコーディングルックアップテーブルユニット３３０からＬ個のエンコーディングデータが出力され、そのうち、一つのエンコーディングデータが最終選択されて出力されるように具現される。しかし、本発明が、図５Ａに示された実施形態に限定されるものではない。例えば、選択信号ＳＥＬに応答して、Ｌ個のエンコーディングルックアップテーブル３３０−１〜３３０−Ｌのうち何れか一つのみイネーブルされ、該イネーブルされたルックアップテーブルから入力並列データパターンに該当するエンコーディングデータが出力されるように具現することが可能である。 In the embodiment of FIG. 5A, L encoding data is output from the encoding lookup table unit 330 for one input parallel data pattern, and one encoding data is finally selected and output. The However, the present invention is not limited to the embodiment shown in FIG. 5A. For example, in response to the selection signal SEL, only one of the L encoding lookup tables 330-1 to 330-L is enabled, and the encoding corresponding to the input parallel data pattern from the enabled lookup table. It is possible to implement so that data is output.
再び、図３を参照すると、前記第１出力ドライバー３１４は、前記第１エンコーダ３１２の出力データを受信して、複数のデータラインを通じて前記第２半導体装置３２０（例えば、ＤＲＡＭ）に送信する。この際、第１出力ドライバー３１４は、Ｍ＊Ｋ（Ｋは、バースト長であって、２以上の整数）ビット長のバーストデータをＭビットずつ並列して順次に前記第２半導体装置３２０（例えば、ＤＲＡＭ）に送信することができる。 Referring to FIG. 3 again, the first output driver 314 receives the output data of the first encoder 312 and transmits it to the second semiconductor device 320 (eg, DRAM) through a plurality of data lines. At this time, the first output driver 314 sequentially outputs the second semiconductor device 320 (for example, M * K (K is a burst length, an integer of 2 or more) bit length in parallel by M bits in parallel. , DRAM).
前記第２半導体装置３２０は、第２受信部３２１、第２デコーダ３２２、データ保存部３２３、第２エンコーダ３２４、及び第２出力ドライバー３２５を備えることができる。 The second semiconductor device 320 may include a second receiving unit 321, a second decoder 322, a data storage unit 323, a second encoder 324, and a second output driver 325.
前記第２受信部３２１は、前記第１出力ドライバー３１４から送信された並列データを受信する。前記第２デコーダ３２２は、前記第２受信部３２１の出力をコンバインドデコーディングして、前記第１並列データＤ１Ｎを復元する。エラーがなければ、復元された並列データＤ２Ｎは、第１半導体装置３１０の第１エンコーダ３１２の入力データＤ１Ｎと同一である。前記復元された並列データＤ２Ｎは、第２受信部３２１によって受信された並列データをＤＣバランスデコーディングした後、デスクランブリングしたデータ、またはデスクランブリング後、ＤＣバランスデコーディングしたデータと同一となる。 The second receiver 321 receives the parallel data transmitted from the first output driver 314. The second decoder 322 performs combined decoding on the output of the second receiving unit 321 to restore the first parallel data D1N. If there is no error, the restored parallel data D2N is the same as the input data D1N of the first encoder 312 of the first semiconductor device 310. The restored parallel data D2N is the same as the data descrambled after DC balance decoding of the parallel data received by the second receiver 321 or the DC balance decoded data after descrambling.
前記第２デコーダ３２２は、図５Ｂに示された実施形態のように構成することができる。図５Ｂを参照すると、第２デコーダ３２２は、デコーディングルックアップテーブルユニット３５０及び選択ユニット３６０を含みうる。デコーディングルックアップテーブルユニット３５０は、選択信号ＳＥＬ別に各入力並列データ（すなわち、エンコーディングデータ）に対応するデコーディングデータを保存している複数のデコーディングルックアップテーブル３５０−１〜３５０−Ｌを含む（例えば、Ｌは、２以上の整数）。すなわち、各ルックアップテーブル３５０−１〜３５０−Ｌは、エンコーディングデータの各パターンに対応するデコーディングデータパターンを保存する。この際、同一のエンコーディングデータのパターンに対応するデコーディングデータのパターンは、ルックアップテーブル３５０−１〜３５０−Ｌ別に異なりうる。 The second decoder 322 may be configured as in the embodiment shown in FIG. 5B. Referring to FIG. 5B, the second decoder 322 may include a decoding lookup table unit 350 and a selection unit 360. The decoding lookup table unit 350 includes a plurality of decoding lookup tables 350-1 to 350-L that store decoding data corresponding to each input parallel data (that is, encoding data) for each selection signal SEL. (For example, L is an integer of 2 or more). That is, each lookup table 350-1 to 350-L stores a decoding data pattern corresponding to each pattern of encoding data. At this time, the decoding data pattern corresponding to the same encoding data pattern may be different for each of the lookup tables 350-1 to 350-L.
デコーディングルックアップテーブルユニット３５０の各デコーディングルックアップテーブル３５０−１〜３５０−Ｌは、エンコーディングデータを受信し、これにマッピングされるデコーディングデータを出力する。 Each decoding lookup table 350-1 to 350-L of the decoding lookup table unit 350 receives the encoding data and outputs the decoding data mapped thereto.
選択ユニット３６０は、選択信号ＳＥＬに応答して、各デコーディングルックアップテーブル３５０−１〜３５０−Ｌから出力される多数Ｌのデコーディングデータのうちから何れか一つを選択して出力する。 In response to the selection signal SEL, the selection unit 360 selects and outputs one of the L decoding data output from the decoding lookup tables 350-1 to 350-L.
結局、第２デコーダ３２２は、多数のデコーディングルックアップテーブル３５０−１〜３５０−Ｌから、選択信号ＳＥＬに対応して、エンコーディングデータにマッピングされるデコーディングデータを抽出して出力する。 Eventually, the second decoder 322 extracts and outputs the decoding data mapped to the encoding data corresponding to the selection signal SEL from the multiple decoding look-up tables 350-1 to 350-L.
選択信号ＳＥＬは、前述したように、第１半導体装置３１０が、第２半導体装置３２０に伝送したアドレス信号、コマンド信号のうち少なくとも一部であり得る。または、選択信号ＳＥＬは、第２半導体装置３２０の特定レジスタ（例えば、モードレジスタセット）に保存される信号（例えば、バースト長信号など）の一部であり得る。 As described above, the selection signal SEL may be at least part of an address signal and a command signal transmitted from the first semiconductor device 310 to the second semiconductor device 320. Alternatively, the selection signal SEL may be part of a signal (for example, a burst length signal) stored in a specific register (for example, a mode register set) of the second semiconductor device 320.
図５Ｂの実施形態では、一つのエンコーディングデータパターンに対してデコーディングルックアップテーブルユニット３５０からＬ個のデコーディングデータが出力され、そのうち、一つのデコーディングデータが最終選択されて出力されるように具現される。しかし、本発明が、図５Ｂに示された実施形態に限定されるものではない。例えば、選択信号ＳＥＬに応答して、Ｌ個のデコーディングルックアップテーブル３５０−１〜３５０−Ｌのうち何れか一つのみイネーブルされ、該イネーブルされたルックアップテーブルからエンコーディングデータパターンに相当するデコーディングデータが出力されるように具現することが可能である。 In the embodiment of FIG. 5B, L decoding data are output from the decoding lookup table unit 350 for one encoding data pattern, and one decoding data is finally selected and output. Embodied. However, the present invention is not limited to the embodiment shown in FIG. 5B. For example, in response to the selection signal SEL, only one of the L decoding lookup tables 350-1 to 350-L is enabled, and a decoding corresponding to the encoding data pattern is enabled from the enabled lookup table. It is possible to implement so that coding data is output.
再び図３を参照すると、前記データ保存部３２３は、デコーディングデータ、すなわち、復元された第１並列データＤ２Ｎを保存する。前記データ保存部３２３は、多数のメモリセルを備えるメモリセルアレイになりうる。 Referring to FIG. 3 again, the data storage unit 323 stores the decoded data, that is, the restored first parallel data D2N. The data storage unit 323 may be a memory cell array including a large number of memory cells.
前記第２エンコーダ３２４は、前記データ保存部３２３に保存された第２並列データＤ２Ｎを受信し、ＭビットのエンコーディングデータＤ２Ｍを生成する。前記第２エンコーダ３２４は、前記第１エンコーダ３１２のエンコーディング方式と同一方式でエンコーディングデータＤ２Ｍを生成することができる。すなわち、第２エンコーダ３２４の構成及び動作は、第１エンコーダ３１２と同一であるので、これについての詳細な説明は省略する。 The second encoder 324 receives the second parallel data D2N stored in the data storage unit 323 and generates M-bit encoding data D2M. The second encoder 324 may generate encoding data D2M using the same encoding method as that of the first encoder 312. That is, since the configuration and operation of the second encoder 324 are the same as those of the first encoder 312, detailed description thereof is omitted.
前記第２出力ドライバー３２５は、前記第２エンコーディングデータＤ２Ｍを受信して、前記第１半導体装置３１０（例えば、メモリコントローラ）に送信する。 The second output driver 325 receives the second encoding data D2M and transmits it to the first semiconductor device 310 (for example, a memory controller).
第１半導体装置３１０の前記第１受信部３１５は、前記第２半導体装置３２０から出力された並列データを受信する。前記第１デコーダ３１６は、前記第１受信部３１５の出力をコンバインドデコーディングする。前記第１デコーダ３１６の構成及び動作は、第２デコーダ３２２と同一であるので、これについての詳細な説明は省略する。 The first receiving unit 315 of the first semiconductor device 310 receives the parallel data output from the second semiconductor device 320. The first decoder 316 performs combined decoding on the output of the first receiver 315. Since the configuration and operation of the first decoder 316 are the same as those of the second decoder 322, a detailed description thereof will be omitted.
図４は、本発明の他の実施形態による並列データインターフェースシステム４００を示す。図３及び図４を参照すると、前記システム４００は、半導体装置４１０及び４２０を備える。前記半導体装置４１０は、図３に示した第１半導体装置３１０と同一の構成を有するので、重複を避けるために説明を省略する。 FIG. 4 illustrates a parallel data interface system 400 according to another embodiment of the present invention. Referring to FIGS. 3 and 4, the system 400 includes semiconductor devices 410 and 420. Since the semiconductor device 410 has the same configuration as the first semiconductor device 310 shown in FIG. 3, the description thereof is omitted to avoid duplication.
前記半導体装置４２０は、図３に示した第２半導体装置３２０と類似した構成を有するが、図３に示した第２半導体装置３２０に比べて、第２デコーダ３２２と第２エンコーダ３２４とが備えられていないという点で差がある。 The semiconductor device 420 has a configuration similar to that of the second semiconductor device 320 shown in FIG. 3, but includes a second decoder 322 and a second encoder 324 as compared with the second semiconductor device 320 shown in FIG. There is a difference in that it is not.
前記半導体装置４２０の前記第２受信部３２１は、前記半導体装置４１０の前記第１出力ドライバー３１４から送信された並列データを受信する。該受信されたデータは、コンバインドデコーディングなしにデータ保存部３２３に保存される。ここで、コンバインドデコーディングとは、第１半導体装置４１０の第１エンコーダ３１２で行われたコンバインドエンコーディングに対応するデコーディングであって、他種のデコーディング（例えば、ＣＲＣデコーディングなど）は、いくらでも行われる。 The second receiving unit 321 of the semiconductor device 420 receives the parallel data transmitted from the first output driver 314 of the semiconductor device 410. The received data is stored in the data storage unit 323 without combined decoding. Here, the combined decoding is decoding corresponding to the combined encoding performed by the first encoder 312 of the first semiconductor device 410, and any other kind of decoding (for example, CRC decoding) can be performed. Done.
本実施形態では、受信されたデータは、コンバインドデコーディングなしにデータ保存部３２３に保存されるので、該保存されたデータは、コンバインドエンコーディングされたデータ、すなわち、時／空間的にランダム化されたデータである。 In this embodiment, since the received data is stored in the data storage unit 323 without combined decoding, the stored data is combined-encoded data, that is, temporally / spatially randomized. It is data.
前記第２出力ドライバー３２５は、データ保存部３２３から出力されるエンコーディングデータを受信して、前記半導体装置４１０に送信することができる。 The second output driver 325 may receive the encoding data output from the data storage unit 323 and transmit it to the semiconductor device 410.
したがって、前記第１及び第２半導体装置の間にＮビットの並列データを伝送する場合、図３に示されたデータ保存部３２３には、コンバインドデコーディングされたデータ、すなわち、復元されたＮビットの並列データが保存されるが、図４に示されたデータ保存部３２３には、エンコーディングデータ、すなわち、コンバインドエンコーディングされたＭビット並列データが保存される。 Therefore, when transmitting N bits of parallel data between the first and second semiconductor devices, the data storage unit 323 shown in FIG. 3 stores combined decoded data, that is, restored N bits. 4 is stored, the data storage unit 323 shown in FIG. 4 stores encoding data, that is, combined encoded M-bit parallel data.
図６Ａは、一般的な８／１０ビットバランスコーディングされた並列データＤＱ１ないしＤＱ１０を示す。図６Ａを参照すると、８ビットの並列データは、前記８／１０ビットバランスコーディングによって１０ビットの並列データＤＱ１ないしＤＱ１０に変換される。一周期で伝送される前記１０ビットの並列データＤＱ１ないしＤＱ１０は、０と１との個数が最大２個の差がある。しかし、前記伝送される１０ビットの並列データＤＱ１ないしＤＱ１０が点線内の場合のように経時的に変わる場合には、１０ビットのいずれもが変わるので、スイッチングノイズが最大となり、データチャンネルに伝送されるデータ信号の電気的結合による影響が大きくなって漏話（ｃｒｏｓｓｔａｌｋ）も最大となる。 FIG. 6A shows general 8 / 10-bit balance-coded parallel data DQ1 to DQ10. Referring to FIG. 6A, 8-bit parallel data is converted into 10-bit parallel data DQ1 to DQ10 by the 8 / 10-bit balance coding. In the 10-bit parallel data DQ1 to DQ10 transmitted in one cycle, there is a maximum difference of 2 between 0 and 1. However, when the transmitted 10-bit parallel data DQ1 to DQ10 change over time as in the dotted line, all 10 bits change, so that the switching noise is maximized and transmitted to the data channel. As a result, the influence of electrical coupling of data signals increases, and the crosstalk becomes maximum.
図６Ｂは、本発明の一実施形態によるコンバインドエンコーディングされた並列データＤＱ１’ないしＤＱ１０’を示す。図３及び図６Ｂを参照すると、本発明の一実施形態によるコンバインドエンコーディングされた並列データＤＱ１’ないしＤＱ１０’は、スクランブリングと８／１０ビットバランスエンコーディングとが結合されたエンコーディングを経たデータである。 FIG. 6B illustrates combined encoded parallel data DQ1 'to DQ10' according to an embodiment of the present invention. Referring to FIGS. 3 and 6B, combined-encoded parallel data DQ1 'to DQ10' according to an embodiment of the present invention is data that has undergone encoding in which scrambling and 8 / 10-bit balance encoding are combined.
すなわち、エンコーディングされた並列データグループＣｏｄｅ０〜Ｃｏｄｅ４は、スクランブリング及び８／１０ビットバランスエンコーディングを通じて第１ロジックレベルを有するビット‘０’と第２ロジックレベルを有するビット‘１’とが時間及び空間的にランダムに分布されたデータである。ここで、空間的であるという意味は、並列してともに伝送されるデータ内での‘０’及び‘１’の位置がランダムに分布するということを意味し、時間的であるという意味は、同一データラインを通じて順次に伝送されるデータ内での‘０’及び‘１’の位置がランダムに分布するということを意味する。 That is, in the encoded parallel data groups Code0 to Code4, the bit '0' having the first logic level and the bit '1' having the second logic level are temporally and spatially processed through scrambling and 8/10 bit balance encoding. The data is distributed randomly. Here, the meaning of being spatial means that the positions of '0' and '1' in the data transmitted together in parallel are randomly distributed, and the meaning of being temporal is This means that the positions of “0” and “1” in data sequentially transmitted through the same data line are randomly distributed.
したがって、前記エンコーディングデータグループＣｏｄｅ０〜Ｃｏｄｅ４では、図６Ａに示された点線内の場合が出る確率がほとんどなくなる。 Therefore, in the encoding data groups Code0 to Code4, there is almost no probability that the case within the dotted line shown in FIG. 6A will appear.
そして、図６Ｂに示された点線内の場合のように、前記エンコーディングデータ（例えば、ＤＱ１’ないしＤＱ１０’）の一ビットの現在周期のデータ値と次の周期のデータ値とが異なる値を有する確率が５０％になる。したがって、本発明の一実施形態によって、並列データをコンバインドエンコーディングして伝送する場合、スイッチングノイズが減少し、漏話も減少する。 Then, as in the dotted line shown in FIG. 6B, the data value of the current cycle of the encoding data (for example, DQ1 ′ to DQ10 ′) and the data value of the next cycle have different values. Probability is 50%. Therefore, when parallel data is transmitted with combined encoding according to an embodiment of the present invention, switching noise is reduced and crosstalk is also reduced.
図６Ｃは、一般的なＤＢＩ ＤＣバランスコーディングされた並列データＤＱ１’’ないしＤＱ９’’を示す。図６Ｃを参照すると、８ビットの並列データは、前記ＤＢＩ ＤＣバランスコーディングによって９ビットの並列データＤＱ１’’ないしＤＱ９’’に変換される。図６Ｃの最初の点線内の並列データは、ＤＢＩ ＤＣバランスコーディングによってもバランスコードが保持される場合ではない。 FIG. 6C shows general DBI DC balance-coded parallel data DQ1 ″ through DQ9 ″. Referring to FIG. 6C, 8-bit parallel data is converted into 9-bit parallel data DQ1 ″ through DQ9 ″ by the DBI DC balance coding. The parallel data within the first dotted line in FIG. 6C is not the case where the balance code is retained even by DBI DC balance coding.
また、前記８ビットの並列データのうちから１の値を有するビット数が、０個または１個である場合も、前記ＤＢＩ ＤＣバランスコーディングによっても、同様にバランスコードが保持されない。数学的に、前記バランスコードが保持されない場合が出る確率は２５６分の１０になる。 Also, even when the number of bits having a value of 1 out of the 8-bit parallel data is 0 or 1, the balance code is not held in the same manner by the DBI DC balance coding. Mathematically, the probability that the balance code is not held is 10/256.
前記ＤＢＩ ＤＣバランスコーディングの場合にも、図６Ｃの二番目の点線内の場合のように、前記９ビットの並列データＤＱ１’’ないしＤＱ９’’が経時的にいずれも変化する場合、スイッチングノイズが増加する。 Also in the case of the DBI DC balance coding, when all of the 9-bit parallel data DQ1 ″ to DQ9 ″ change over time as in the second dotted line in FIG. 6C, switching noise is generated. To increase.
図６Ｄは、本発明の他の一実施形態によってコンバインドエンコーディングされた並列データＤＱ１’’’ないしＤＱ９’’’を示す。図３及び図６Ｄを参照すると、本発明の他の一実施形態によってコンバインドエンコーディングされた並列データＤＱ１’’’ないしＤＱ９’’’は、スクランブリングとＤＢＩ ＤＣバランスエンコーディングとを経たデータである。 FIG. 6D shows parallel data DQ1 "" through DQ9 "" combined encoded according to another embodiment of the present invention. Referring to FIGS. 3 and 6D, the parallel data DQ1 "" through DQ9 "" combined and encoded according to another embodiment of the present invention is data that has undergone scrambling and DBI DC balance encoding.
すなわち、エンコーディングデータグループＣｏｄｅ０〜Ｃｏｄｅ５は、スクランブリング及びＤＢＩ ＤＣバランスエンコーディングを通じて第１ロジックレベルを有するビット‘０’と第２ロジックレベルを有するビット‘１’とが時間及び空間的にランダムに分布されたデータである。 That is, in encoding data groups Code0 to Code5, bit '0' having the first logic level and bit '1' having the second logic level are randomly distributed in time and space through scrambling and DBI DC balance encoding. Data.
したがって、本発明の一実施形態によるコンバインドエンコーディングされた並列データＤＱ１’’’ないしＤＱ９’’’は、図６Ｃの最初の点線内の並列データパターン及び二番目の点線内の並列データパターンが出る確率がほとんどなくなる。したがって、本発明の一実施形態によって、並列データをコンバインドエンコーディングして伝送する場合、空間的にバランスコードが保持されながらも、経時的にスイッチングノイズが減少する。 Therefore, the combined encoded parallel data DQ1 ′ ″ through DQ9 ′ ″ according to an embodiment of the present invention has a probability that the parallel data pattern in the first dotted line and the parallel data pattern in the second dotted line in FIG. Almost disappears. Therefore, according to an embodiment of the present invention, when parallel data is combined encoded and transmitted, the switching noise is reduced with time while the balance code is spatially retained.
図７Ａは、本発明の他の一実施形態によるコンバインドエンコーダの概略的な構成図である。 FIG. 7A is a schematic configuration diagram of a combined encoder according to another embodiment of the present invention.
図７Ａを参照すると、エンコーダ３１２’は、シード生成器３７１、スクランブリングコード生成器３７２、バランスエンコーディングブロック３７３及びスクランブラー３７４を備えることができる。 Referring to FIG. 7A, the encoder 312 ′ may include a seed generator 371, a scrambling code generator 372, a balance encoding block 373 and a scrambler 374.
シード生成器３７１は、スクランブリングコードの生成に使われるシードを生成する。しかし、シードは、レジスタなどを用いてあらかじめ保存されていることもあり、または、アドレス信号、バースト長信号、及びコマンド信号のうち少なくとも一つの信号の一部であり得る。 The seed generator 371 generates a seed used for generating a scrambling code. However, the seed may be stored in advance using a register or the like, or may be a part of at least one of an address signal, a burst length signal, and a command signal.
スクランブリングコード生成器３７２は、シードを用いてスクランブリングコードを生成する。スクランブリングコードは、乱数列（ｐｓｅｕｄｏ ｒａｎｄｏｍ ｂｉｎａｒｙ ｓｅｑｕｅｎｃｅ）パターンのコードであり得る。スクランブリングコード生成器３７２は、シードを用いて乱数列を生成する乱数列発生器として具現されることもできるが、これに限定されるものではない。 The scrambling code generator 372 generates a scrambling code using the seed. The scrambling code may be a code of a random number sequence (pseudo random binary sequence). The scrambling code generator 372 may be implemented as a random number generator that generates a random number sequence using a seed, but is not limited thereto.
スクランブラー３７４は、前記スクランブリングコードを用いて入力される第１並列データグループをスクランブリングして、第２並列データグループを生成する。スクランブラー３７４は、第１並列データグループのそれぞれのビットとスクランブリングコードのそれぞれのビットとを排他的論理和する論理演算器を含みうる。 The scrambler 374 scrambles the first parallel data group input using the scrambling code to generate a second parallel data group. The scrambler 374 may include a logical operator that performs an exclusive OR operation on each bit of the first parallel data group and each bit of the scrambling code.
ここで、第１並列データグループは、Ｎ（例えば、８）ビット並列データを二つ以上含むデータであって、本実施形態では、８セットの８ビット並列データで構成される６４ビットデータである。したがって、スクランブリングコードも６４ビットデータである。本実施形態は、バースト長が８である場合であって、第１並列データグループの長さは、並列データのビット数＊バースト長に相当する。 Here, the first parallel data group is data including two or more N (for example, 8) -bit parallel data, and in the present embodiment, the first parallel data group is 64-bit data including eight sets of 8-bit parallel data. . Therefore, the scrambling code is also 64-bit data. In the present embodiment, the burst length is 8, and the length of the first parallel data group corresponds to the number of bits of parallel data * burst length.
スクランブラー３７４は、６４ビットの第１並列データグループの各ビットと６４ビットのスクランブリングコードの各ビットとを１対１で排他的論理和して、６４ビットのスクランブリングされた第２並列データグループを発生させうる。説明の便宜上、特整数値（８ビット、６４ビットなど）を例として説明するが、第１並列データグループの長さ、及びスクランブリングコードの長さは、変更されうる。 The scrambler 374 exclusively ORs each bit of the 64-bit first parallel data group and each bit of the 64-bit scrambling code to obtain 64-bit scrambled second parallel data. Can generate groups. For convenience of explanation, a special integer value (8 bits, 64 bits, etc.) will be described as an example. However, the length of the first parallel data group and the length of the scrambling code can be changed.
バランスエンコーディングブロック３７３は、第２並列データグループを受信し、前記第２並列データグループの８ビットスクランブルド並列データのそれぞれをＤＣバランスエンコーディングして、Ｍ（＞Ｎ、整数）ビットバランスコードｃｏｄｅ０〜ｃｏｄｅ７を発生させる。 The balance encoding block 373 receives the second parallel data group, DC balance encodes each of the 8-bit scrambled parallel data of the second parallel data group, and M (> N, integer) bit balance codes code0 to code7. Is generated.
本実施形態では、バランスエンコーディングブロック３７３は、ＤＢＩ ＤＣエンコーダであって、８ビットスクランブルド並列データに含まれた第１ロジックレベルのビット数または第２ロジックレベルのビット数によって、選択的に前記８ビットスクランブルド並列データを反転し、前記選択的に反転された前記８ビットスクランブルド並列データに反転如何を表わすフラグ信号ＤＢＩを追加する。しかし、バランスエンコーディングブロック３７３が、ＤＢＩ ＤＣエンコーダに限定されるものではなく、また、図７Ａに示されたように、一ビットのフラグ信号ＤＢＩを使うＤＢＩ ＤＣエンコーダに限定されるものでもない。 In this embodiment, the balance encoding block 373 is a DBI DC encoder, and is selectively selected according to the number of bits of the first logic level or the number of bits of the second logic level included in the 8-bit scrambled parallel data. The bit scrambled parallel data is inverted, and a flag signal DBI indicating the inversion is added to the selectively inverted 8-bit scrambled parallel data. However, the balance encoding block 373 is not limited to the DBI DC encoder, and is not limited to the DBI DC encoder using the 1-bit flag signal DBI as shown in FIG. 7A.
例えば、バランスエンコーディングブロック３７３は、アメリカ登録特許第７，４９５，５８７号に開示されたように、二つのビットのフラグ信号を使うＤＢＩ ＤＣエンコーダとして具現可能である。 For example, the balance encoding block 373 can be implemented as a DBI DC encoder that uses a two-bit flag signal as disclosed in US Pat. No. 7,495,587.
出力ドライバー３１４は、バランスコードｃｏｄｅ０〜ｃｏｄｅ７及び前記シードデータを順次に複数のデータラインを通じて出力する。例えば、ＤＱ０ないしＤＱ７及びフラグ信号ＤＢＩで構成された各バランスコードｃｏｄｅ０〜ｃｏｄｅ７を８ＵＩ（ＵｎｉｔＩｎｔｅｒｖａｌ）の間に、Ｃｏｄｅ０からＣｏｄｅ７まで順次に出力した後、後続して、前記シードデータを同一の複数のデータラインを通じて出力する。 The output driver 314 sequentially outputs the balance codes code0 to code7 and the seed data through a plurality of data lines. For example, after each balance code code0 to code7 composed of DQ0 to DQ7 and flag signal DBI is sequentially output from Code0 to Code7 during 8UI (Unit Interval), the seed data is subsequently transmitted to the same plurality of Output through the data line.
ここで、ＵＩとは、１ビット（または、シンボル）長を意味する。したがって、図７Ａに示された実施形態では、最初のＵＩでは、Ｃｏｄｅ０が並列して出力され、その次のＵＩでは、Ｃｏｄｅ１が出力される。そして、８番目のＵＩでバーストデータの最後のバランスコードであるＣｏｄｅ７が並列して出力された後には、シードデータが複数のデータラインを通じて出力される。 Here, the UI means a 1-bit (or symbol) length. Therefore, in the embodiment shown in FIG. 7A, Code0 is output in parallel in the first UI, and Code1 is output in the next UI. Then, after Code 7 that is the last balance code of burst data is output in parallel in the eighth UI, seed data is output through a plurality of data lines.
本実施形態によれば、シードデータが別途の伝送ラインではないデータラインを通じてデータに後続して出力されるので、シードを伝送するための別途のラインやピンを要しない。 According to this embodiment, since seed data is output following the data through a data line that is not a separate transmission line, a separate line or pin for transmitting the seed is not required.
前記シードのビット数によってシードの伝送に必要となるＵＩが変わり、またシードを伝送する順序も変わりうる。例えば、シーツデータを先に伝送した後、バーストデータを伝送することもできる。 Depending on the number of bits of the seed, the UI required for transmitting the seed varies, and the order of transmitting the seed can also vary. For example, burst data can be transmitted after sheet data is transmitted first.
図７Ｂは、本発明の他の一実施形態によるコンバインドデコーダの概略的な構成図である。図７Ｂを参照すると、デコーダ３２２’は、デスクランブリングコード生成器３８１、バランスデコーディングブロック３８２及びデスクランブラー３８３を備えることができる。 FIG. 7B is a schematic configuration diagram of a combined decoder according to another embodiment of the present invention. Referring to FIG. 7B, the decoder 322 ′ may include a descrambling code generator 381, a balance decoding block 382 and a descrambler 383.
デスクランブリングコード生成器３８１は、シードを用いてデスクランブリングコードを生成する。デスクランブリングコード生成器３８１は、図７Ａに示されたスクランブリングコード生成器３７２と同様に具現可能である。デスクランブリングコードは、乱数列パターンのコードであって、スクランブリングコードと同一であり得る。 The descrambling code generator 381 generates a descrambling code using the seed. The descrambling code generator 381 can be implemented in the same manner as the scrambling code generator 372 shown in FIG. 7A. The descrambling code is a code of a random number sequence pattern and may be the same as the scrambling code.
シードは、複数のデータラインを通じて受信される。例えば、受信部３２１は、複数のデータラインを通じてＭ（２以上の整数）ビットバランスコード及びシードを順次に受信し、該受信されたシードをデスクランブリングコード生成器３８１に提供する。 The seed is received through a plurality of data lines. For example, the receiving unit 321 sequentially receives M (an integer greater than or equal to 2) bit balance code and seed through a plurality of data lines and provides the received seed to the descrambling code generator 381.
バランスデコーディングブロック３８２は、多数のバランスコードｃｏｄｅ０〜ｃｏｄｅ７を含む総７２ビットの並列データグループ（ｂｕｒｓｔ ｄａｔａ）を受信し、前記並列データグループの９ビットスクランブルドバランスコードのそれぞれをＤＣバランスデコーディングして、８セットの８ビットスクランブルド並列データを発生させる。すなわち、バランスデコーディングブロック３８２の出力は、６４ビットスクランブルドデータである。 The balance decoding block 382 receives a 72-bit parallel data group including a plurality of balance codes code0 to code7, and DC balance decodes each of the 9-bit scrambled balance codes of the parallel data group. Thus, 8 sets of 8-bit scrambled parallel data are generated. That is, the output of the balance decoding block 382 is 64-bit scrambled data.
本実施形態では、バランスデコーディングブロック３８２は、ＤＢＩ ＤＣデコーダであって、フラグ信号ＤＢＩによって８ビットスクランブルド並列データＤＱ０〜ＤＱ７を選択的に反転する。しかし、前述したバランスエンコーディングブロック３７３と同等に、バランスデコーディングブロック３８２もＤＢＩ ＤＣデコーダに限定されるものではなく、また、図７Ｂに示されたように、一ビットのフラグ信号ＤＢＩを使うＤＢＩ ＤＣデコーダに限定されるものでもない。 In this embodiment, the balance decoding block 382 is a DBI DC decoder, and selectively inverts the 8-bit scrambled parallel data DQ0 to DQ7 by the flag signal DBI. However, like the above-described balance encoding block 373, the balance decoding block 382 is not limited to the DBI DC decoder, and as shown in FIG. 7B, the DBI DC using the 1-bit flag signal DBI is used. It is not limited to a decoder.
デスクランブラー３８３は、前記デスクランブリングコード（例えば、６４ビットの乱数列）を用いてバランスデコーディングブロック３８２から出力された６４ビットのスクランブルドデータをデスクランブリングして、該デスクランブルされたデータを発生させる。デスクランブラー３８３は、バランスデコーディングブロック３８２から出力されたデータのそれぞれのビットとデスクランブリングコードのそれぞれのビットとを排他的論理和する論理演算器を含みうる。 The descrambler 383 generates the descrambled data by descrambling the 64-bit scrambled data output from the balance decoding block 382 using the descrambling code (for example, a 64-bit random number sequence). Let The descrambler 383 may include a logical operator that performs an exclusive OR operation on each bit of the data output from the balance decoding block 382 and each bit of the descrambling code.
デスクランブラー３８３の出力データは、データ保存部３２３に保存することができる。 The output data of the descrambler 383 can be stored in the data storage unit 323.
図８は、本発明の一実施形態によるメモリ装置４３０の概略的な構成図である。図８のメモリ装置４３０は、前述した第１半導体装置３１０、４１０または第２半導体装置３２０、４２０と類似した構成及び機能を有する。したがって、重複を避けるために異なる点を中心に記述する。図８を参照すると、メモリ装置４３０は、受信部３２１’、エンコーダ３１２’’、データ保存部３２３、デコーダ３２２’’及び出力ドライバー３２５’を備える。 FIG. 8 is a schematic configuration diagram of a memory device 430 according to an embodiment of the present invention. The memory device 430 of FIG. 8 has a configuration and functions similar to those of the first semiconductor devices 310 and 410 or the second semiconductor devices 320 and 420 described above. Therefore, in order to avoid duplication, it describes focusing on different points. Referring to FIG. 8, the memory device 430 includes a receiving unit 321 ′, an encoder 312 ″, a data storage unit 323, a decoder 322 ″, and an output driver 325 ′.
メモリ装置４３０は、メモリコントローラ（図示せず）の制御によってデータを保存することができる。受信部３２１’は、メモリコントローラの記録命令に基づいて、メモリコントローラから複数のデータラインを通じて伝送される第１並列データグループを受信する。 The memory device 430 can store data under the control of a memory controller (not shown). The receiving unit 321 'receives the first parallel data group transmitted from the memory controller through the plurality of data lines based on the recording command of the memory controller.
エンコーダ３１２’’は、スクランブラー３７４及びバランスエンコーディングブロック３７３を含む。スクランブラー３７４及びバランスエンコーディングブロック３７３の構成及び動作は、図７Ａを参照して説明したところと同一であるので、これについての詳細な説明は省略する。また、エンコーダ３１２’’は、図７Ａに示されたように、スクランブリングコード発生器３７２をさらに備えることができる。または、エンコーダ３１２’’は、図５Ａに示されたように、ルックアップテーブルを用いて具現可能である。 The encoder 312 ″ includes a scrambler 374 and a balance encoding block 373. Since the configuration and operation of the scrambler 374 and the balance encoding block 373 are the same as those described with reference to FIG. 7A, detailed description thereof will be omitted. Also, the encoder 312 ″ may further include a scrambling code generator 372 as shown in FIG. 7A. Alternatively, the encoder 312 ″ can be implemented using a lookup table as shown in FIG. 5A.
データ保存部３２３は、前記エンコーディングデータを、内部バスを通じて受信して保存する。 The data storage unit 323 receives and stores the encoding data through the internal bus.
図３及び図４のシステム３００、４００では、二つ以上の装置の間の並列インターフェースで発生するスイッチングノイズ及びＤＣ電流変化量を減らすために、一つの半導体装置３１０、４１０でコンバインドエンコーディングを行ってエンコーディングされたデータを他の半導体装置３２０、４２０に伝送する。これに比べて、図８のメモリ装置４３０は、メモリ装置４３０に受信された並列データをスクランブリングあるいはコンバインドエンコーディングをした後、内部データ保存部３２３に保存する。メモリ装置の集積度が高くなり、並列してインターフェースされるデータの量も増加するにつれて、メモリ装置の内部のデータ伝送時に発生するクロストークなどのノイズを減らすことが重要なイシューになっている。 In the systems 300 and 400 of FIGS. 3 and 4, combined encoding is performed on one semiconductor device 310 and 410 in order to reduce switching noise and DC current variation generated in a parallel interface between two or more devices. The encoded data is transmitted to the other semiconductor devices 320 and 420. Compared with this, the memory device 430 of FIG. 8 stores the parallel data received by the memory device 430 in the internal data storage unit 323 after scrambling or combined encoding. As the degree of integration of memory devices increases and the amount of data interfaced in parallel increases, it is an important issue to reduce noise such as crosstalk that occurs during data transmission inside the memory device.
本発明の実施形態では、外部から受信された並列データをスクランブリングあるいはコンバインドエンコーディングを通じて‘０’と‘１’とを時／空間的に分散して内部バスを通じて伝送することによって、メモリ装置内でのデータ伝送時にクロストークなどのノイズを減らすことができ、これによって、メモリ装置の性能が向上する。 In the embodiment of the present invention, parallel data received from the outside is transmitted through an internal bus by dispersing '0' and '1' in time / space through scrambling or combined encoding. Noise such as crosstalk can be reduced during data transmission, thereby improving the performance of the memory device.
デコーダ３２２’’は、データ保存部３２３から出力される並列データをデスクランブリングあるいはコンバインドデコーディングして出力する。出力ドライバー３２５’は、デコーダ３２２’’の出力データを外部に出力する。 The decoder 322 ″ outputs the parallel data output from the data storage unit 323 by descrambling or combined decoding. The output driver 325 ′ outputs the output data of the decoder 322 ″ to the outside.
デコーダ３２２’’は、バランスデコーディングブロック３８２及びデスクランブラー３８３をさらに含む。バランスデコーディングブロック３８２及びデスクランブラー３８３の構成及び動作は、図７Ｂを参照して説明したところと同一であるので、これについての詳細な説明は省略する。また、デコーダ３２２’’は、図７Ｂに示されたように、デスクランブリングコード発生器３８１をさらに備えることができる。または、デコーダ３２２’’は、図５Ｂに示されたように、ルックアップテーブルを用いて具現可能である。 The decoder 322 ″ further includes a balance decoding block 382 and a descrambler 383. Since the configuration and operation of the balance decoding block 382 and the descrambler 383 are the same as those described with reference to FIG. 7B, detailed description thereof will be omitted. In addition, the decoder 322 ″ may further include a descrambling code generator 381 as illustrated in FIG. 7B. Alternatively, the decoder 322 '' can be implemented using a lookup table as shown in FIG. 5B.
図９及び図１０のそれぞれは、本発明の他の一実施形態による並列データインターフェースシステム１０００を概略的に示すブロック図である。 9 and 10 are block diagrams schematically illustrating a parallel data interface system 1000 according to another embodiment of the present invention.
図９を参照すると、並列データインターフェースシステム１０００は、メモリコントローラ４４０及びメモリ装置４５０を備える。メモリコントローラ４４０は、メモリ装置４５０にデータを書き込むか、メモリ装置４５０からデータを読み出すなどの一連の動作を行うために、メモリ装置４５０にコマンド／アドレス信号ＣＡを送信する。 Referring to FIG. 9, the parallel data interface system 1000 includes a memory controller 440 and a memory device 450. The memory controller 440 transmits a command / address signal CA to the memory device 450 in order to perform a series of operations such as writing data to the memory device 450 or reading data from the memory device 450.
メモリ装置４５０は、メモリコントローラ４４０からデータの書き込み命令（Ｗｒｉｔｅ）または読み出し命令（Ｒｅａｄ）が印加された時、クロック信号ＤＱ＿ＣＬＫを用いてデータＤＱの入出力を行う。 When a data write command (Write) or a read command (Read) is applied from the memory controller 440, the memory device 450 inputs and outputs data DQ using the clock signal DQ_CLK.
メモリコントローラ４４０とメモリ装置４５０との間の並列データの送受信時に、前述したように、本発明の一実施形態によるコンバインドエンコーディングを行った後、エンコーディングデータを送受信することができる。 As described above, when performing parallel data transmission / reception between the memory controller 440 and the memory device 450, the encoded data can be transmitted / received after performing the combined encoding according to the embodiment of the present invention.
または、メモリ装置４５０は、メモリコントローラ４４０から並列データを受信して、内部的にコンバインドエンコーディングして保存することができる。 Alternatively, the memory device 450 may receive parallel data from the memory controller 440 and internally perform combined encoding and save.
図１０を参照すると、並列データインターフェースシステム１０００’は、メモリコントローラ５３０及び多数のメモリ装置５５０を備える。メモリコントローラ５３０は、各メモリ装置５５０とコンバインドエンコーディングされたデータとを送受信することができる。 Referring to FIG. 10, the parallel data interface system 1000 ′ includes a memory controller 530 and a plurality of memory devices 550. The memory controller 530 can transmit / receive data encoded with each memory device 550.
図１１Ａないし図１１Ｃのそれぞれは、本発明の一実施形態によるメモリモジュールを示すブロック図である。図１１Ａに示されたメモリモジュール５００ａは、ＵＤＩＭＭ（ｕｎｂｕｆｆｅｒｅｄ ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）の一例である。 11A to 11C are block diagrams illustrating a memory module according to an embodiment of the present invention. The memory module 500a illustrated in FIG. 11A is an example of a UDIMM (unbuffered dual in-line memory module).
メモリモジュール５００ａは、メモリコントローラ５３０から入力されるコマンド／アドレス信号ＣＡを受信し、クロック信号ＤＱ＿ＣＬＫに応答してデータＤＱを入出力することができる複数個のメモリ装置５５０を含む。メモリモジュール５００ａは、また複数個のメモリ装置のそれぞれに連結されて、外部とデータＤＱの入出力通路となるデータ配線、コマンド／アドレス信号ＣＡをメモリ装置５５０に伝達するためのコマンド／アドレス配線、クロック信号ＤＱ＿ＣＬＫをメモリ装置５５０に供給するためのクロック配線を含みうる。 The memory module 500a includes a plurality of memory devices 550 that receive the command / address signal CA input from the memory controller 530 and can input / output data DQ in response to the clock signal DQ_CLK. The memory module 500a is connected to each of a plurality of memory devices, and includes data wiring serving as an input / output path for data DQ with the outside, command / address wiring for transmitting a command / address signal CA to the memory device 550, Clock wiring for supplying the clock signal DQ_CLK to the memory device 550 may be included.
クロック信号ＤＱ＿ＣＬＫ、コマンド／アドレス信号ＣＡ及びデータＤＱは、メモリコントローラ５３０から別途のバッファを経ず、メモリモジュール５００ａの各メモリ装置５５０に入力される。 The clock signal DQ_CLK, the command / address signal CA, and the data DQ are input from the memory controller 530 to each memory device 550 of the memory module 500a without passing through a separate buffer.
図１１Ｂに示されたメモリモジュール５００ｂは、ＲＤＩＭＭ（ｒｅｇｉｓｔｅｒｅｄｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）の一例である。コマンド／アドレス信号ＣＡは、レジスタ回路ＲＥＧ５３１を経てメモリモジュール５００ｂの各メモリ装置５５０に入力される一方、クロック信号ＤＱ＿ＣＬＫとデータＤＱは、レジスタ回路ＲＥＧ５３１を経ず、メモリモジュール５００ｂの各メモリ装置５５０に入力される。レジスタ回路５３１は、コマンド／アドレス信号ＣＡをバッファリングするためのレジスタを含みうる。レジスタ回路５３１は、場合によってメモリモジュール５００ｂではないチップセット上に具現可能であり、この場合、メモリモジュール５００ｂで削除されうる。 The memory module 500b illustrated in FIG. 11B is an example of an RDIMM (registered dual in-line memory module). The command / address signal CA is input to each memory device 550 of the memory module 500b via the register circuit REG531, while the clock signal DQ_CLK and the data DQ are not transmitted to the memory devices 550 of the memory module 500b via the register circuit REG531. Entered. Register circuit 531 may include a register for buffering command / address signal CA. The register circuit 531 may be implemented on a chip set that is not the memory module 500b in some cases, and may be deleted in the memory module 500b in this case.
図１１Ｃに示されたメモリモジュール５００ｃは、ＦＢＤＩＭＭ（Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ ＤＩＭＭ）の一例であって、メモリモジュール上にバッファ（ＢＵＦＦＥＲ）５３２を有するメモリモジュールの実施形態である。図１１Ｃに示したように、バッファ５３２を含んだメモリモジュール５００ｃは、一つのチャンネルＣＨを用いて外部（メモリコントローラ５３０）と連結され、チャンネルＣＨと連結されたバッファ５３２を通じてのみ外部と通信が可能である。すなわち、メモリモジュール５００ｃ上のあらゆるメモリ装置５５０は、チャンネルＣＨと連結されたバッファ５３２を通じてのみメモリコントローラ５３０からクロック信号ＤＱ＿ＣＬＫ、コマンド／アドレス信号ＣＡとデータＤＱとを入力され、またデータＤＱを外部に出力することができる。 The memory module 500c illustrated in FIG. 11C is an example of an FBDIMM (Full Buffered DIMM), and is an embodiment of a memory module having a buffer (BUFFER) 532 on the memory module. As shown in FIG. 11C, the memory module 500c including the buffer 532 is connected to the outside (memory controller 530) using one channel CH, and can communicate with the outside only through the buffer 532 connected to the channel CH. It is. That is, every memory device 550 on the memory module 500c receives the clock signal DQ_CLK, the command / address signal CA, and the data DQ from the memory controller 530 only through the buffer 532 connected to the channel CH, and sends the data DQ to the outside. Can be output.
図１２Ａないし図１２Ｄは、それぞれ図１１Ａないし図１１Ｃに示されたメモリモジュールを利用したメモリシステムの構造を示す。図１２Ａないし図１２Ｄを参照すると、メモリシステムは、前述したメモリモジュール５００ａ、５００ｂ、または５００ｃを多数個含んで具現可能である。 12A to 12D show structures of memory systems using the memory modules shown in FIGS. 11A to 11C, respectively. Referring to FIGS. 12A to 12D, the memory system may include a plurality of the memory modules 500a, 500b, or 500c described above.
図１２Ａないし図１２Ｄに示された実施形態で、メモリコントローラ５３０は、各メモリ装置５５０と並列データの送受信時に、前述したように、本発明の一実施形態によるコンバインドエンコーディングを行った後、エンコーディングデータを送受信することができる。または、各メモリ装置５５０は、メモリコントローラ５３０から並列データを受信して、内部的にコンバインドエンコーディングして保存することができる。 12A to 12D, the memory controller 530 performs encoding encoding after performing combined encoding according to an exemplary embodiment of the present invention when transmitting / receiving parallel data to / from each memory device 550, as described above. Can be sent and received. Alternatively, each memory device 550 may receive parallel data from the memory controller 530 and internally perform combined encoding and save.
前述した本発明の一実施形態による並列データインターフェースシステム１０００、１０００’及びメモリモジュール５００ａ〜５００ｃでは、メモリコントローラからメモリ装置にクロック信号ＤＱ＿ＣＬＫを供給するが、本発明が、これに限定されるものではない。例えば、本発明の他の実施形態では、クロック信号ＤＱ＿ＣＬＫの代りに、データストローブ信号ＤＱＳが使われる。本発明のまた他の実施形態では、クロック信号ＤＱ＿ＣＬＫやデータストローブ信号ＤＱＳをメモリコントローラからメモリ装置に供給せず、メモリ装置内でＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）方式で受信されるデータからクロック信号を復旧して使うこともできる。したがって、本発明は、前述した実施形態に限定されず、多様な変更が可能である。本発明は、コンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、光データ保存装置などがある。また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散されて、分散方式でコンピュータ読み取り可能なコードが保存されて実行可能である。そして、本発明を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマーによって容易に推論されうる。 In the parallel data interface systems 1000 and 1000 ′ and the memory modules 500a to 500c according to the embodiment of the present invention, the clock signal DQ_CLK is supplied from the memory controller to the memory device. However, the present invention is not limited thereto. Absent. For example, in another embodiment of the present invention, the data strobe signal DQS is used instead of the clock signal DQ_CLK. In another embodiment of the present invention, the clock signal DQ_CLK and the data strobe signal DQS are not supplied from the memory controller to the memory device, and the clock signal is recovered from the data received by the CDR (Clock Data Recovery) method in the memory device. You can also use it. Therefore, the present invention is not limited to the above-described embodiments, and various modifications can be made. The present invention can be embodied as computer-readable code on a computer-readable recording medium. Computer-readable recording media include all types of recording devices that can store data that can be read by a computer system. Examples of computer-readable recording media include ROM, RAM, CD-ROM, magnetic tape, optical data storage device, and the like. The computer-readable recording medium is distributed in a computer system connected via a network, and computer-readable code can be stored and executed in a distributed manner. A functional program, code, and code segment for implementing the present invention can be easily inferred by a programmer in the technical field to which the present invention belongs.
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。 Although the present invention has been described with reference to an embodiment shown in the drawings, this is only an example, and those skilled in the art can make various modifications and equivalent other embodiments. You will understand that there is. Therefore, the true technical protection scope of the present invention should be determined by the technical idea of the claims.
本発明は、コンバインドコーディングを利用した半導体装置およびメモリ装置に使われる。 The present invention is used in a semiconductor device and a memory device using combined coding.
３００、４００、１０００、１０００’：並列データインターフェースシステム
３１０、３２０、４１０、４２０、４３０：半導体装置
３１１：コアブロック
３１２、３２４：エンコーダ
３１４、３２５：出力ドライバー
３１５、３２１：受信部
３１６、３２２：デコーダ
３３０、３５０：エンコーディングルックアップテーブルユニット
３４０、３６０：選択ユニット
300, 400, 1000, 1000 ′: Parallel data interface system 310, 320, 410, 420, 430: Semiconductor device 311: Core block 312, 324: Encoder 314, 325: Output driver 315, 321: Receiver 316, 322: Decoders 330 and 350: Encoding lookup table unit 340 and 360: Selection unit
Claims (24)
Ｎビット並列データを受信し、前記エンコーディングルックアップテーブルユニットから、前記選択信号に対応して、前記Ｎビット並列データにマッピングされるエンコーディングデータを抽出して出力する選択ユニットと、
を備え、
前記Ｎは、２以上の整数であり、
前記多数のエンコーディングルックアップテーブルのそれぞれは、前記Ｎビット並列データのパターンに一対一でマッピングされ、時間及び空間的にランダムパターンを有する多数のエンコーディングデータを保存することを特徴とする半導体装置。 An encoding lookup table unit having a plurality of encoding lookup tables separable by selection signal;
A selection unit that receives N-bit parallel data, extracts encoding data mapped to the N-bit parallel data in response to the selection signal, and outputs the encoded data from the encoding lookup table unit;
With
N is an integer of 2 or more,
Each of the plurality of encoding lookup tables is mapped one-to-one to the pattern of the N-bit parallel data, and stores a plurality of encoding data having a random pattern in time and space.
エンコーディングデータを受信し、前記デコーディングルックアップテーブルユニットから前記選択信号に応じて、前記エンコーディングデータにマッピングされるＮビット並列データを抽出して出力する選択ユニットと、
を備え、
前記Ｎは、２以上の整数であり、
前記多数のデコーディングルックアップテーブルのそれぞれは、時間及び空間的にランダムパターンを有する多数のエンコーディングデータパターンのそれぞれに一対一でマッピングされる多数のＮビット並列データを保存することを特徴とする半導体装置。 A decoding lookup table unit including a number of decoding lookup tables separable by selection signal;
A selection unit that receives encoding data and extracts and outputs N-bit parallel data mapped to the encoding data in response to the selection signal from the decoding lookup table unit;
With
N is an integer of 2 or more,
Each of the plurality of decoding lookup tables stores a plurality of N-bit parallel data mapped one-to-one to each of a plurality of encoding data patterns having a random pattern in time and space. apparatus.
前記スクランブリングコードを用いて第１並列データグループをスクランブリングして、第２並列データグループを発生させるスクランブラーと、
前記第２並列データグループを受信し、前記第２並列データグループのＮビットスクランブルド並列データのそれぞれをＤＣバランスエンコーディングして、Ｍビットバランスコードを発生させるバランスエンコーディングブロックと、
前記バランスコード及び前記シードを順次に複数のデータラインを通じて出力する出力ドライバーと、
を備え、
前記Ｎは、２以上の整数であり、
前記Ｍは、Ｎより大きい整数であり、
前記第１並列データグループは、Ｎビット並列データを二つ以上含み、
前記第２並列データグループは、Ｎビットスクランブルド並列データを二つ以上含むことを特徴とする半導体装置。 A scrambling code generator for generating a scrambling code using a seed;
A scrambler that scrambles a first parallel data group using the scrambling code to generate a second parallel data group;
A balance encoding block that receives the second parallel data group and DC balance encodes each of the N bit scrambled parallel data of the second parallel data group to generate an M bit balance code;
An output driver for sequentially outputting the balance code and the seed through a plurality of data lines;
With
N is an integer of 2 or more,
M is an integer greater than N;
The first parallel data group includes two or more N-bit parallel data,
The semiconductor device according to claim 2, wherein the second parallel data group includes two or more N-bit scrambled parallel data.
前記シードを用いてデスクランブリングコードを生成するデスクランブリングコード生成器と、
前記バランスコードをそれぞれＤＣバランスデコーディングして、Ｎビットスクランブルド並列データを二つ以上含む第２並列データグループを抽出するバランスデコーディングブロックと、
前記バランスデコーディングブロックによって抽出された前記第２並列データグループを、前記デスクランブリングコードを用いてデスクランブリングして、前記第１並列データグループを抽出するデスクランブラーと、
を備え、
前記Ｍは、２以上の整数であり、
前記Ｎは、Ｍより小さい整数であり、
前記Ｍビットバランスコードのそれぞれは、Ｎビット並列データを二つ以上含む第１並列データグループをスクランブリングして、生成された第２並列データグループのＮビットスクランブルド並列データのそれぞれをＤＣバランスエンコーディングすることで生成されることを特徴とする半導体装置。 A data receiver for receiving the M-bit balance code and seed through a plurality of data lines;
A descrambling code generator for generating a descrambling code using the seed;
A balance decoding block for extracting a second parallel data group including at least two N-bit scrambled parallel data by DC balance decoding each of the balance codes;
A descrambler for extracting the first parallel data group by descrambling the second parallel data group extracted by the balance decoding block using the descrambling code;
With
M is an integer of 2 or more,
N is an integer smaller than M;
Each of the M bit balance codes scrambles a first parallel data group including two or more N bit parallel data, and DC balance encodes each of the generated N bit scrambled parallel data of the second parallel data group. A semiconductor device produced by performing the above steps.
前記メモリコントローラの記録命令に基づいて、前記メモリコントローラから複数のデータラインを通じて第１並列データを受信するデータ受信部と、
前記第１並列データをエンコーディングして、エンコーディングデータを出力するエンコーダと、
前記エンコーディングデータを前記メモリ装置の内部バスを通じて受信して保存するデータ保存部と、
を備えることを特徴とするメモリ装置。 In a memory device that stores data under the control of a memory controller,
A data receiving unit configured to receive first parallel data from the memory controller through a plurality of data lines based on a recording command of the memory controller;
An encoder that encodes the first parallel data and outputs the encoded data;
A data storage unit for receiving and storing the encoding data through an internal bus of the memory device;
A memory device comprising:
前記データ保存部から出力されるデータをデコーディングするデコーダと、
前記デコーダの出力データを前記メモリコントローラに伝送する出力ドライバーと、
をさらに備えることを特徴とする請求項１９に記載のメモリ装置。 The memory device includes:
A decoder for decoding data output from the data storage unit;
An output driver for transmitting output data of the decoder to the memory controller;
The memory device according to claim 19, further comprising:
選択信号別に区分可能な多数のエンコーディングルックアップテーブルを含むエンコーディングルックアップテーブルユニットと、
Ｎビット並列データを受信し、前記エンコーディングルックアップテーブルユニットから、前記選択信号に対応して、前記Ｎビット並列データにマッピングされるエンコーディングデータを抽出して出力する選択ユニットと、
を備え、
前記Ｎは、２以上の整数であり、
前記多数のエンコーディングルックアップテーブルのそれぞれは、前記Ｎビット並列データのパターンに一対一でマッピングされ、時間及び空間的にランダムパターンを有する多数のエンコーディングデータを保存することを特徴とする請求項１９に記載のメモリ装置。 The encoder is
An encoding lookup table unit including a number of encoding lookup tables separable by selection signal;
A selection unit that receives N-bit parallel data, extracts encoding data mapped to the N-bit parallel data in response to the selection signal, and outputs the encoded data from the encoding lookup table unit;
With
N is an integer of 2 or more,
The plurality of encoding look-up tables are mapped to the N-bit parallel data pattern on a one-to-one basis, and store a plurality of encoding data having a random pattern in time and space. The memory device described.
シードを用いてスクランブリングコードを生成するスクランブリングコード生成器と、
前記スクランブリングコードを用いて第１並列データグループをスクランブリングして、第２並列データグループを発生させるスクランブラーと、
を含み、
前記Ｎは、２以上の整数であり、
前記第１並列データグループは、Ｎビット並列データを二つ以上含み、
前記第２並列データグループは、Ｎビットスクランブルド並列データを二つ以上含むことを特徴とする請求項１９に記載のメモリ装置。 The encoder is
A scrambling code generator for generating a scrambling code using a seed;
A scrambler that scrambles a first parallel data group using the scrambling code to generate a second parallel data group;
Including
N is an integer of 2 or more,
The first parallel data group includes two or more N-bit parallel data,
The memory device of claim 19, wherein the second parallel data group includes two or more N-bit scrambled parallel data.
前記Ｍは、Ｎより大きい整数であることを特徴とする請求項２３に記載のメモリ装置。 The encoder further includes a balance encoding block that receives the second parallel data group, DC balance encodes each of the N-bit scrambled parallel data of the second parallel data group, and generates an M-bit balance code,
24. The memory device of claim 23, wherein the M is an integer greater than N.
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