JP2011181023A - Power control device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power control device reducing power consumption in a computer system connected to a network. <P>SOLUTION: The power control device, in a network system to which a first network device connectable to the network at a first communication speed and a second network device connectable to the network at a second communication speed higher than the first communication speed are connected, includes a variable clock generation means which is disposed on the first or second network device connected to the network through a hub connectable to only the second communication speed, and automatically sets the system clock of the first or second network device to the lowest frequency within a range where normal communication can be performed without a receiving packet error. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、複数のネットワーク機器が接続されたコンピュータシステムにおいて、消費電力を削減する電力制御装置に関する。   The present invention relates to a power control apparatus that reduces power consumption in a computer system to which a plurality of network devices are connected.

今日、複数のネットワーク機器をネットワーク回線に接続し、資源を共有して使用することによって効率のよい作業を行うコンピュータシステムが採用されている。例えば、プリンタ装置や複写機等の印刷装置と複数のパーソナルコンピュータ（ＰＣ）をＬＡＮ（local area network）ケーブルによって接続し、印刷装置を共用する印刷システムが使用されている。   2. Description of the Related Art Today, computer systems are employed that perform efficient work by connecting a plurality of network devices to a network line and sharing and using resources. For example, a printing system is used in which a printing apparatus such as a printer or a copying machine is connected to a plurality of personal computers (PCs) via a LAN (local area network) cable, and the printing apparatus is shared.

このようなシステムでは、ＬＡＮ端子を備えた複数台のパーソナルコンピュータ（ＰＣ）と印刷装置を、ハブを中心にケーブルでつなぎ、例えば１台の印刷装置を複数台のパーソナルコンピュータ（ＰＣ）で共用する。   In such a system, a plurality of personal computers (PCs) having LAN terminals and printing apparatuses are connected with a cable around a hub, for example, one printing apparatus is shared by a plurality of personal computers (PCs). .

図５は上記ネットワークシステムの模式図であり、ハブ（ＨＵＢ）２０を介してＬＡＮケーブル２１にノードＡ〜Ｄが接続されている。同図に示すノードＡ〜Ｄは上記印刷装置やパーソナルコンピュータ（ＰＣ）等のネットワーク機器であり、ノードＡ、Ｂ、及びＤは、通信速度100Mbit（ビット毎秒）の通信（100Base）が可能な機器であり、ノードＣは、通信速度10Mbit（ビット毎秒）の通信（10Base）のみが可能な機器である。また、ハブ（ＨＵＢ）２０は100Baseと10Baseの通信速度の切り替えが可能な機器であり、駆動するネットワーク機器に従って通信速度を切り替える。   FIG. 5 is a schematic diagram of the above network system. Nodes A to D are connected to a LAN cable 21 via a hub (HUB) 20. The nodes A to D shown in the figure are network devices such as the printing apparatus and personal computer (PC), and the nodes A, B, and D are devices capable of communication (100 Base) at a communication speed of 100 Mbit (bits per second). Node C is a device capable of only communication (10Base) at a communication speed of 10 Mbit (bits per second). The hub (HUB) 20 is a device capable of switching between 100Base and 10Base communication speed, and switches the communication speed according to the network device to be driven.

上記のように通信速度が混在するシステムにおいては、一般的に100Baseのノードに比べ、10Baseのノードの方が転送速度が劣り、消費電力も低い。そこで、消費電力を軽減するため、例えば通信やデータ処理を殆ど行っていないネットワーク機器では、10Baseに切り替えて省電力化を図っている。   In a system in which communication speeds are mixed as described above, a 10Base node generally has a lower transfer speed and consumes less power than a 100Base node. Therefore, in order to reduce power consumption, for example, in a network device that hardly performs communication or data processing, it is switched to 10Base to save power.

例えば、ネットワークに接続された機器が印刷装置である場合、装置が待機状態やスリープ状態であって、ホスト機器との間で通信を殆ど行わない場合、10Baseに切り替えて省電力化を図っている。   For example, when the device connected to the network is a printing device, if the device is in a standby state or sleep state and hardly communicates with the host device, it is switched to 10Base to save power. .

さらに、従来上記省電力時、印刷装置のシステムクロックの周波数も下げ、更なる省電力化を図っている。この場合、システムクロックの周波数は10Baseでの通信が行える最低の周期まで低速に制御される。   Further, when the power is saved, the frequency of the system clock of the printing apparatus is lowered to further save power. In this case, the frequency of the system clock is controlled to a low speed up to the minimum cycle at which communication with 10Base is possible.

尚、図６は上記従来の処理を説明するフローチャートであり、例えばネットワーク機器が印刷装置の場合の例である。先ず、待機状態又はスリープ状態を判断し（ステップ（以下、Ｓで示す）１）、待機状態又はスリープ状態である場合（Ｓ１がＹＥＳ）、更に通信速度を10Baseに切り替えることが可能であるか判断し（Ｓ２）、10Baseへの切り替えが可能であれば、ハブ２０を10Baseに切り替え（Ｓ３）、更にシステムクロックを10Base用の最低周波数に切り替えて（Ｓ４）、省電力設定を行う。一方、10Baseへの切り替えが不可能である場合（Ｓ２がＮＯ）、システムクロックを100Base用の最低周波数に切り替えて、通信処理を行う（Ｓ５）。その後、復帰の有無を判断する（Ｓ６）。   FIG. 6 is a flowchart for explaining the above-described conventional process. For example, FIG. 6 shows an example in which the network device is a printing apparatus. First, a standby state or a sleep state is determined (step (hereinafter referred to as S) 1), and if it is a standby state or a sleep state (S1 is YES), it is further determined whether the communication speed can be switched to 10Base. If it is possible to switch to 10Base (S2), the hub 20 is switched to 10Base (S3), the system clock is switched to the lowest frequency for 10Base (S4), and the power saving setting is performed. On the other hand, if switching to 10Base is impossible (S2 is NO), the system clock is switched to the lowest frequency for 100Base and communication processing is performed (S5). Thereafter, it is determined whether or not there is a return (S6).

尚、特許文献１は、他のネットワーク機器との通信速度を低速モードに設定し、例えば特定のネットワーク機器、或いは自己の操作部等のＩ／Ｏから通信要求に対しては通信速度の設定を高速モードに変更し、当該通信処理が終了した後、上記通信速度の設定を低速モードに戻し、消費電力の削減を図る発明である。   In Patent Document 1, the communication speed with other network devices is set to the low speed mode, and for example, the communication speed is set for a specific network device or a communication request from an I / O of its own operation unit or the like. After changing to the high speed mode and completing the communication process, the communication speed setting is returned to the low speed mode to reduce power consumption.

特開２００４−０６４３３５号公報JP 2004-064335 A

しかしながら、ネットワークに接続されたハブには、通信速度の切り替えが行えず、例えば100Baseの通信速度に設定されている機器もある。例えば、図７は100Baseの通信のみが可能なハブ２２が使用されたネットワークシステムの例である。尚、前述と同様、同図において、ノードＡ、Ｂ、及びＤは100Baseの通信が可能な機器であり、ノードＣは10Baseの通信が可能な機器である。したがって、上記構成のシステムでは、10Baseに切り替えて消費電力の軽減を行うことはできず、ノードＣは10Baseのままでは接続できない。   However, the hub connected to the network cannot switch the communication speed, and for example, some devices are set to a communication speed of 100Base. For example, FIG. 7 shows an example of a network system using a hub 22 capable of only 100Base communication. Similarly to the above, in the same figure, nodes A, B, and D are devices capable of 100Base communication, and node C is a device capable of 10Base communication. Therefore, in the system configured as described above, the power consumption cannot be reduced by switching to 10Base, and the node C cannot be connected with 10Base as it is.

また、上記10Baseでの通信が行える最低の周波数までシステムクロックを制御すると、100Baseの環境下では受信エラーが発生して通信不可能になる。   Also, if the system clock is controlled to the lowest frequency at which communication with 10Base is possible, a reception error will occur in a 100Base environment and communication will be impossible.

そこで、本発明は上記課題に鑑み、遅い通信速度への切り替えができないシステムにおいても、受信パケットエラーが発生しない範囲で自動的にシステムクロックを低く抑えることにより、電力消費を可能な限り軽減することができる電力制御装置を提供するものである。また、受信パケットエラーが発生しない範囲で自動的にシステムクロックの周波数を低下させ、消費電力の削減を図る。   Therefore, in view of the above problems, the present invention reduces power consumption as much as possible by automatically suppressing the system clock within a range in which a reception packet error does not occur even in a system that cannot switch to a low communication speed. Provided is a power control device capable of In addition, the frequency of the system clock is automatically lowered within a range where no reception packet error occurs, thereby reducing power consumption.

上記課題は第１の発明によれば、第１の通信速度でネットワークに接続可能な第１のネットワーク機器と、前記第１の通信速度より早い第２の通信速度でネットワークに接続可能な第２のネットワーク機器とが接続されたネットワークシステムにおける省電力制御装置であり、前記第２の通信速度のみに接続可能なハブを介して前記ネットワークに接続された前記第１、又は第２のネットワーク機器に配設され、受信パケットエラーを発生せずに正常通信を行うことができる範囲で、前記第１、又は第２のネットワーク機器のシステムクロックを最も低い周波数に自動設定する可変クロック生成手段を有する電力制御装置を提供することによって達成できる。   According to the first aspect of the present invention, there is provided a first network device that can be connected to a network at a first communication speed, and a second network device that can be connected to a network at a second communication speed that is faster than the first communication speed. To the first or second network device connected to the network via a hub that can be connected only to the second communication speed. Power having variable clock generating means that is arranged and automatically sets the system clock of the first or second network device to the lowest frequency within a range in which normal communication can be performed without generating a reception packet error. This can be achieved by providing a control device.

また、上記課題は第２の発明によれば、前記第１、又は第２のネットワーク機器は印刷装置であり、該装置が待機状態、又はスリープ状態に設定されている時、前記可変クロック生成手段はシステムクロックを最も低い周波数に自動設定する電力制御装置を提供することによって達成できる。   According to a second aspect of the present invention, there is provided the variable clock generation means when the first or second network device is a printing device and the device is set in a standby state or a sleep state. Can be achieved by providing a power controller that automatically sets the system clock to the lowest frequency.

また、上記課題は第３の発明によれば、前記ハブが、更に前記第１の通信速度と前記第２の通信速度との切り替えが可能である場合、前記第１の通信速度で前記第１のネットワーク機器の駆動を行う電力制御装置を提供することによって達成できる。   According to a third aspect of the present invention, when the hub can further switch between the first communication speed and the second communication speed, the first communication speed is the first communication speed. This can be achieved by providing a power control apparatus that drives the network equipment.

また、上記課題は第４の発明によれば、前記可変クロック生成手段は、電圧制御回路と、該電圧制御回路の出力電圧によってシステムクロックの可変を行う電圧制御発振器とで構成されている電力制御装置を提供することによって達成できる。   According to a fourth aspect of the present invention, the variable clock generator includes a voltage control circuit and a voltage control oscillator configured to vary a system clock according to an output voltage of the voltage control circuit. This can be achieved by providing a device.

また、上記課題は第５の発明によれば、第１の通信速度でネットワークに接続可能な第１のネットワーク機器と、該第１の通信速度より早い第２の通信速度でネットワークに接続可能な第２のネットワーク機器とが接続されたネットワークシステムにおける電力制御方法であり、前記第２の通信速度のみに接続可能なハブを介して前記ネットワークに接続された前記第１、又は第２のネットワーク機器に配設され、受信パケットエラーを発生せずに正常通信を行うことができる範囲で、前記第１、又は第２のネットワーク機器のシステムクロックを最も低い周波数に自動設定する処理を行う電力制御方法を提供することによって達成できる。   According to the fifth aspect of the present invention, the first network device that can be connected to the network at the first communication speed and the network that can be connected to the network at a second communication speed that is faster than the first communication speed. A power control method in a network system connected to a second network device, wherein the first or second network device is connected to the network via a hub connectable only to the second communication speed. Power control method for performing processing for automatically setting the system clock of the first or second network device to the lowest frequency within a range in which normal communication can be performed without generating a reception packet error Can be achieved by providing.

本発明によれば、複数のネットワーク機器が接続されたシステムにおいて、切り替え可能な最低限の通信速度に設定を切り替え、電力消費を可能な限り軽減する電力制御装置を提供するものである。また、ネットワーク機器が印刷装置である場合、装置が待機状態又はスリープ状態である間、ホスト機器との通信において受信パケットエラーが発生しない範囲で自動的にシステムクロックの周波数を低下させ、装置の消費電力の削減を図る。   According to the present invention, in a system in which a plurality of network devices are connected, a power control device that switches the setting to the minimum switchable communication speed and reduces power consumption as much as possible is provided. In addition, when the network device is a printing device, the system clock frequency is automatically reduced within a range in which a reception packet error does not occur in communication with the host device while the device is in a standby state or a sleep state. Reduce power consumption.

本実施形態の電力制御装置のシステム構成図である。It is a system configuration figure of the power control device of this embodiment. 可変クロック生成回路の回路図である。It is a circuit diagram of a variable clock generation circuit. 本実施形態の基本処理を説明するフローチャートである。It is a flowchart explaining the basic processing of this embodiment. システムクロックの制御処理を説明するフローチャートである。It is a flowchart explaining the control processing of a system clock. 100Baseと10Baseのネットワークシステムの模式図である。It is a schematic diagram of a 100Base and 10Base network system. 従来の処理を説明するフローチャートである。It is a flowchart explaining the conventional process. 100Baseの通信のみが可能なネットワークのシステム構成図である。It is a system configuration diagram of a network capable of only 100Base communication.

以下、本発明の実施の形態を図面を参照しながら説明する。
図１は本実施形態の電力制御装置を含むシステム構成図であり、例えばイーサネット（登録商標）回線で接続されたネットワーク機器として、印刷装置がネットワークに接続された例を示す。但し、同図において、印刷装置の印刷処理部やエンジン部等の構成は省略している。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a system configuration diagram including a power control apparatus according to the present embodiment, and shows an example in which a printing apparatus is connected to a network as, for example, a network device connected by an Ethernet (registered trademark) line. However, the configuration of the print processing unit, engine unit, and the like of the printing apparatus is omitted in FIG.

同図において、印刷装置１０はＣＰＵ１、メモリ２、可変クロック生成回路３、メディアアクセス制御を行うイーサネットＭＡＣ（Media Access Control）４、イーサネットＰＨＹ（physical layer device）５で構成されている。また、イーサネットＰＨＹ５は通信モデムであり、イーサネット回線を介してパーソナルコンピュータＰＣ１やＰＣ２等のホスト機器に接続されている。   In FIG. 1, a printing apparatus 10 includes a CPU 1, a memory 2, a variable clock generation circuit 3, an Ethernet MAC (Media Access Control) 4 for performing media access control, and an Ethernet PHY (physical layer device) 5. The Ethernet PHY 5 is a communication modem and is connected to a host device such as the personal computer PC1 or PC2 via an Ethernet line.

メモリ２はシステムプログラムを記憶し、ＣＰＵ１はメモリ２に記憶されたプログラムに従って印刷処理を行い、また本例の省電力制御を行う。また、ＣＰＵ１は可変クロック生成回路３及びイーサネットＭＡＣ４に接続され、データや信号の授受を行う。   The memory 2 stores a system program, and the CPU 1 performs print processing according to the program stored in the memory 2 and performs power saving control in this example. The CPU 1 is connected to the variable clock generation circuit 3 and the Ethernet MAC 4 to exchange data and signals.

可変クロック生成回路３は、ＣＰＵ１の制御に従って装置のシステムクロックを可変し、可変したシステムクロックをＣＰＵ１に出力する。   The variable clock generation circuit 3 varies the system clock of the apparatus under the control of the CPU 1 and outputs the varied system clock to the CPU 1.

図２は、上記可変クロック生成回路３の回路図である。可変クロック生成回路３は電圧制御回路６、及びＶＣＯ（voltage controlled oscillator）７で構成され、電圧制御回路６にはＣＰＵ１から制御信号が供給される。例えば、システムクロックの周波数を低下させる場合には、ＣＰＵ１からシステムクロックダウン要求信号が供給され、システムクロックの周波数を増加させる場合には、ＣＰＵ１からシステムクロック復帰要求信号が供給される。   FIG. 2 is a circuit diagram of the variable clock generation circuit 3. The variable clock generation circuit 3 includes a voltage control circuit 6 and a voltage controlled oscillator (VCO) 7, and a control signal is supplied from the CPU 1 to the voltage control circuit 6. For example, when the system clock frequency is decreased, the system clock down request signal is supplied from the CPU 1, and when the system clock frequency is increased, the system clock return request signal is supplied from the CPU 1.

電圧制御回路６はＣＰＵ１から供給される上記信号に従って出力電圧を制御し、制御電圧をＶＣＯ７に出力する。ＶＣＯ７は入力する制御電圧に従ってシステムクロックを可変、生成し、ＣＰＵ１に出力する。   The voltage control circuit 6 controls the output voltage according to the signal supplied from the CPU 1 and outputs the control voltage to the VCO 7. The VCO 7 varies and generates a system clock according to the input control voltage, and outputs it to the CPU 1.

また、イーサネットＭＡＣ４は、ＣＰＵ１から出力される送信データを、例えば一定長以下のパケットデータに分割し、イーサネットＰＨＹ５を介して他のネットワーク機器に送信し、イーサネットＰＨＹ５を介して入力するパケットデータを受信し、設定された通信速度に従ってＣＰＵ１に送信する。   Further, the Ethernet MAC 4 divides the transmission data output from the CPU 1 into packet data of a certain length or less, for example, transmits the packet data to another network device via the Ethernet PHY 5, and receives the packet data input via the Ethernet PHY 5 Then, the data is transmitted to the CPU 1 according to the set communication speed.

また、イーサネットＭＡＣ４は通信速度によってパケットデータの受信に失敗した場合、受信パケットエラーを可変クロック生成回路３に出力する。可変クロック生成回路３は受信パケットエラーを受信すると、後述する処理を行い、システムクロックの周波数を低下させる。   The Ethernet MAC 4 outputs a received packet error to the variable clock generation circuit 3 when reception of packet data fails due to the communication speed. When the variable clock generation circuit 3 receives the reception packet error, the variable clock generation circuit 3 performs processing to be described later to lower the frequency of the system clock.

以上の構成において、以下に本例の処理動作を説明する。
図３は、本例の処理動作を説明するフローチャートである。先ず、印刷装置１０が待機状態又はスリープ状態であるか判断する（ステップ（以下、ＳＴで示す）１）。この判断は、ＣＰＵ１が印刷装置１０のシステム制御を行っており、ＣＰＵ１は装置の状態を把握しており、装置が待機状態又はスリープ状態であるか否かの判断を行うことができる。 In the above configuration, the processing operation of this example will be described below.
FIG. 3 is a flowchart for explaining the processing operation of this example. First, it is determined whether the printing apparatus 10 is in a standby state or a sleep state (step (hereinafter referred to as ST) 1). In this determination, the CPU 1 performs system control of the printing apparatus 10, and the CPU 1 knows the state of the apparatus, and can determine whether the apparatus is in a standby state or a sleep state.

ここで、印刷装置１０が待機状態又はスリープ状態である場合（ＳＴ１がＹＥＳ）、更に10Baseの通信が可能であるか判断する（ＳＴ２）。ここで、10Baseの通信が可能である場合には（ＳＴ２がＹＥＳ）、通信速度を10Baseに切り替える（ＳＴ３）。したがって、この場合には、システムクロックを対応する周波数まで落とし、省電力制御を行うことができる。   If the printing apparatus 10 is in a standby state or a sleep state (ST1 is YES), it is further determined whether 10Base communication is possible (ST2). Here, when 10Base communication is possible (YES in ST2), the communication speed is switched to 10Base (ST3). Therefore, in this case, it is possible to perform power saving control by reducing the system clock to the corresponding frequency.

一方、10Baseへの切り替えが不可能な場合（ＳＴ２がＮＯ）、システムクロックをクロックダウンする（ＳＴ４）。この処理を具体的に説明するフローチャートが、図４である。先ず、ＣＰＵ１は電圧制御回路６（可変クロック生成回路３）に対してシステムクロックダウン要求信号を出力し、システムクロックの周波数を低下させる（ＳＴ４−１がＹＥＳ、ＳＴ４−２）。そして、受信パケットエラーが発生するか判断する（ＳＴ４−３）。すなわち、システムクロック周波数を定義済みの周波数まで下げ、受信パケットエラーが発生するか判断する。   On the other hand, when switching to 10Base is impossible (ST2 is NO), the system clock is clocked down (ST4). FIG. 4 is a flowchart specifically explaining this process. First, the CPU 1 outputs a system clock down request signal to the voltage control circuit 6 (variable clock generation circuit 3), and lowers the frequency of the system clock (ST4-1 is YES, ST4-2). Then, it is determined whether a reception packet error occurs (ST4-3). That is, the system clock frequency is lowered to a predefined frequency, and it is determined whether a reception packet error occurs.

すなわち、前述のようにＣＰＵ１からシステムクロックダウン要求信号を電圧制御回路６に出力し、電圧制御回路６からＶＣＯ７への制御電圧を低下させ、ＶＣＯ７から出力されるシステムクロック周波数を低下させる。したがって、ＣＰＵ１は周波数が低下したシステムクロックによって処理を行い、イーサネットＭＡＣ４はパケットデータを受信する。   That is, as described above, the system clock down request signal is output from the CPU 1 to the voltage control circuit 6, the control voltage from the voltage control circuit 6 to the VCO 7 is lowered, and the system clock frequency output from the VCO 7 is lowered. Therefore, the CPU 1 performs processing using the system clock whose frequency is reduced, and the Ethernet MAC 4 receives packet data.

その後、低下させた周波数のシステムクロックに従って受信処理を行った際、当該クロックによっても受信エラーが発生すると（ＳＴ４−３がＹＥＳ）、イーサネットＭＡＣ４から受信パケットエラーが電圧制御回路６に通知される。   After that, when reception processing is performed according to the system clock of the reduced frequency, if a reception error occurs due to the clock (YES in ST4-3), a reception packet error is notified from the Ethernet MAC 4 to the voltage control circuit 6.

この場合、電圧制御回路６は所定の制御電圧をＶＣＯ７に出力し、ＶＣＯ７からの出力周波数を０．１MHz低下させる（ＳＴ４−４）。したがって、この処理によって、システムクロックの周波数が低下し、ＣＰＵ１はこのシステムクロックに基づいて制御を行う。また、イーサネットＭＡＣ４はこのシステムクロックに従ってパケットデータの受信処理を行う。   In this case, the voltage control circuit 6 outputs a predetermined control voltage to the VCO 7 and lowers the output frequency from the VCO 7 by 0.1 MHz (ST4-4). Therefore, this process reduces the frequency of the system clock, and the CPU 1 performs control based on this system clock. The Ethernet MAC 4 performs packet data reception processing according to the system clock.

次に、低下した周波数のシステムクロックに従って受信処理を行い、再度受信パケットエラーが発生すると（ＳＴ４−３がＹＥＳ）、イーサネットＭＡＣ４は前述と同様、受信パケットエラーを電圧制御回路６に通知する（ＳＴ４−４）。   Next, reception processing is performed according to the system clock of the reduced frequency, and when a reception packet error occurs again (YES in ST4-3), the Ethernet MAC 4 notifies the voltage control circuit 6 of the reception packet error as described above (ST4). -4).

以下、同様の処理を継続し、データ受信エラーが発生する毎にイーサネットＭＡＣ４から電圧制御回路６に対して受信パケットエラーを送信し、システムクロック周波数を０．１MHｚ毎に低下させ、処理を継続する。この処理を繰り返すことによって、システムクロックの周波数は順次低下し、イーサネットＭＡＣ４で行うパケットデータの受信において受信エラーの判断が繰り返される。   Thereafter, the same processing is continued, and every time a data reception error occurs, a reception packet error is transmitted from the Ethernet MAC 4 to the voltage control circuit 6, the system clock frequency is decreased by 0.1 MHz, and the processing is continued. . By repeating this process, the frequency of the system clock decreases sequentially, and the reception error determination is repeated in the reception of packet data performed by the Ethernet MAC 4.

その後、受信パケットエラーの発生が無くなると（ＳＴ４−３がＹＥＳ）、受信パケットエラーを発生せずに正常通信を行うことができる最も低いシステムクロックが設定されることになる。したがって、以後このシステムクロックによって駆動することにより、装置の電力消費を軽減することができる。すなわち、ネットワーク機器が印刷装置の場合、待機状態又はスリープ状態において、システムクロックを受信パケットエラーが発生しない最低の周波数に抑えることができ、電力消費を可能な限り軽減することができる。   Thereafter, when the occurrence of a reception packet error is eliminated (YES in ST4-3), the lowest system clock that can perform normal communication without occurrence of a reception packet error is set. Therefore, the power consumption of the apparatus can be reduced by driving with the system clock thereafter. That is, when the network device is a printing apparatus, the system clock can be suppressed to the lowest frequency that does not cause a reception packet error in the standby state or the sleep state, and power consumption can be reduced as much as possible.

その後、待機状態又はスリープ状態が解消すると、ＣＰＵ１からシステムクロック復帰要求信号が電圧制御回路６（可変クロック生成回路３）に出力され、システムクロックは元の周波数まで戻される（ＳＴ４−５がＹＥＳ、ＳＴ４−６、図３のＳＴ５がＹＥＳ、ＳＴ６）。
尚、本実施形態においては、データ通信が行われていない場合として、印刷装置が待機状態又はスリープ状態の場合について説明したが、上記場合に限定されるものではない。 Thereafter, when the standby state or the sleep state is resolved, the CPU 1 outputs a system clock return request signal to the voltage control circuit 6 (variable clock generation circuit 3), and the system clock is returned to the original frequency (YES in ST4-5) ST4-6, ST5 in FIG. 3 is YES, ST6).
In this embodiment, the case where the printing apparatus is in the standby state or the sleep state has been described as the case where data communication is not performed. However, the present invention is not limited to the above case.

また、本実施形態の説明では、第１の通信速度として10Base（10Mbps（１０Ｍビット毎秒））と、第２の通信速度として100Base（100Mbps（１００Ｍビット毎秒））を使用したが、第１の通信速度として10Base（10Mbps（１０Ｍビット毎秒））を使用し、第２の通信速度として1000Base（1000Mbps（１０００Ｍビット毎秒））を使用する構成、または第１の通信速度として100Base（100Mbps（１００Ｍビット毎秒））を使用し、第２の通信速度として1000Base（1000Mbps（１０００Ｍビット毎秒））を使用する構成としてもよい。   In the description of this embodiment, 10Base (10 Mbps (10 Mbit / s)) is used as the first communication speed and 100Base (100 Mbps (100 Mbit / s)) is used as the second communication speed. 10Base (10Mbps (10M bits per second)) as the speed, 1000Base (1000Mbps (1000M bits per second)) as the second communication speed, or 100Base (100Mbps (100M bits per second) as the first communication speed ) And 1000Base (1000 Mbps (1000 Mbit / s)) may be used as the second communication speed.

１・・・ＣＰＵ
２・・・メモリ
３・・・可変クロック生成回路
４・・・イーサネットＭＡＣ４
５・・・イーサネットＰＨＹ
６・・・電圧制御回路
７・・・ＶＣＯ 1 ... CPU
2 ... Memory 3 ... Variable clock generation circuit 4 ... Ethernet MAC4
5 ... Ethernet PHY
6 ... Voltage control circuit 7 ... VCO

Claims (5)

第１の通信速度でネットワークに接続可能な第１のネットワーク機器と、該第１の通信速度より早い第２の通信速度でネットワークに接続可能な第２のネットワーク機器とが接続されたネットワークシステムにおける電力制御装置であり、
前記第２の通信速度のみに接続可能なハブを介して前記ネットワークに接続された前記第１、又は第２のネットワーク機器に配設され、受信パケットエラーを発生せずに正常通信を行うことができる範囲で、前記第１、又は第２のネットワーク機器のシステムクロックを最も低い周波数に自動設定する可変クロック生成手段を有することを特徴とする電力制御装置。 In a network system in which a first network device connectable to a network at a first communication speed and a second network device connectable to a network at a second communication speed higher than the first communication speed are connected. A power control device,
It is arranged in the first or second network device connected to the network via a hub that can be connected only to the second communication speed, and performs normal communication without generating a reception packet error. A power control apparatus comprising variable clock generation means for automatically setting the system clock of the first or second network device to the lowest frequency as far as possible. 前記第１、又は第２のネットワーク機器は印刷装置であり、該装置が待機状態、又はスリープ状態に設定された後、前記可変クロック生成手段はシステムクロックを最も低い周波数に自動設定することを特徴とする請求項１に記載の電力制御装置。   The first or second network device is a printing device, and after the device is set to a standby state or a sleep state, the variable clock generation unit automatically sets the system clock to the lowest frequency. The power control apparatus according to claim 1. 前記ハブが、更に前記第１の通信速度と前記第２の通信速度との切り替えが可能である場合、前記第１の通信速度で前記第１のネットワーク機器の駆動を行うことを特徴とする請求項１、又は２に記載の電力制御装置。   The hub drives the first network device at the first communication speed when the hub can further switch between the first communication speed and the second communication speed. Item 3. The power control device according to Item 1 or 2. 前記可変クロック生成手段は、電圧制御回路と該電圧制御回路の出力電圧に従ってシステムクロックの可変を行う電圧制御発振器であることを特徴とする請求項１、２、又は３に記載の電力制御装置。   4. The power control apparatus according to claim 1, wherein the variable clock generating means is a voltage control oscillator that varies a system clock according to a voltage control circuit and an output voltage of the voltage control circuit. 第１の通信速度でネットワークに接続可能な第１のネットワーク機器と、該第１の通信速度より早い第２の通信速度でネットワークに接続可能な第２のネットワーク機器とが接続されたネットワークシステムにおける電力制御方法であり、
前記第２の通信速度のみに接続可能なハブを介して前記ネットワークに接続された前記第１、又は第２のネットワーク機器に配設され、受信パケットエラーを発生せずに正常通信を行うことができる範囲で、前記第１、又は第２のネットワーク機器のシステムクロックを最も低い周波数に自動設定する処理を行うことを特徴とする電力制御方法。 In a network system in which a first network device connectable to a network at a first communication speed and a second network device connectable to a network at a second communication speed higher than the first communication speed are connected. Power control method,
It is arranged in the first or second network device connected to the network via a hub that can be connected only to the second communication speed, and performs normal communication without generating a reception packet error. A power control method characterized by performing a process of automatically setting the system clock of the first or second network device to the lowest frequency as far as possible.
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