JP2011169854A - Method of manufacturing integrated circuit device, and inspection device - Google Patents

Method of manufacturing integrated circuit device, and inspection device Download PDF

Info

Publication number
JP2011169854A
JP2011169854A JP2010036072A JP2010036072A JP2011169854A JP 2011169854 A JP2011169854 A JP 2011169854A JP 2010036072 A JP2010036072 A JP 2010036072A JP 2010036072 A JP2010036072 A JP 2010036072A JP 2011169854 A JP2011169854 A JP 2011169854A
Authority
JP
Japan
Prior art keywords
unit
integrated circuit
laminated
circuit device
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010036072A
Other languages
Japanese (ja)
Other versions
JP5407925B2 (en
Inventor
Masahiro Kanase
雅裕 金瀬
Naoyoshi Kikuchi
直良 菊地
Yuichi Watanabe
有一 渡辺
Daisaku Kiba
大作 木庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2010036072A priority Critical patent/JP5407925B2/en
Publication of JP2011169854A publication Critical patent/JP2011169854A/en
Application granted granted Critical
Publication of JP5407925B2 publication Critical patent/JP5407925B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To increase the yield of an integrated circuit device including a laminated IC unit. <P>SOLUTION: A method of manufacturing the integrated circuit device including the laminated IC unit 4 in which a plurality of integrated circuit dies are laminated includes: a loading process to load the laminated IC unit 4 on the surface of an interposer substrate 68; an inspection process to inspect the laminated IC unit 4 via an external terminal 30 of the interposer substrate 68; and a division/extraction process to divide the interposer substrate 68 after the inspection process and to extract the integrated circuit devices including the laminated IC unit 4 having passed the inspection process out of the divided integrated circuit devices. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、集積回路装置の製造方法及び検査装置に関する。   The present invention relates to an integrated circuit device manufacturing method and an inspection device.

携帯電話や携帯端末、高性能サーバなどの電子機器の高機能化及び高速化が、進んでいる。同時に、携帯型の電子機器では、小型化及び薄層化が進んでいる。このため、これら電子機器に搭載する集積回路（IC; Integrated Circuit）の高機能化、高速化、及び小型化が、進んでいる。   Electronic devices such as mobile phones, mobile terminals, and high-performance servers are becoming more sophisticated and faster. At the same time, portable electronic devices are becoming smaller and thinner. For this reason, high functionality, high speed, and miniaturization of integrated circuits (ICs) mounted on these electronic devices are progressing.

システムインパッケージ（SiP; System in Package）は、複数の集積回路ダイ（すなわち、ＩＣチップ）を一つのＩＣパッケージ内に納めて、一つのＩＣパッケージ内にシステムを構築する技術である。SiPは、集積回路装置の高機能化、高速化、及び小型化を支える重要な技術である。   System in Package (SiP) is a technology for building a system in one IC package by storing a plurality of integrated circuit dies (ie, IC chips) in one IC package. SiP is an important technology that supports high functionality, high speed, and miniaturization of integrated circuit devices.

SiPでは、インターポーザに複数の集積回路ダイ（以下、ダイと呼ぶ）を搭載し、インターポーザの配線により複数のダイを相互に接続して集積回路装置を形成する。その後、この集積回路装置をパッケージングして、SiP構造体を形成する。ここで、複数のダイを積層した積層ＩＣユニットをインターポーザに搭載することにより、集積回路装置の集積度を飛躍的に向上させることができる。   In SiP, a plurality of integrated circuit dies (hereinafter referred to as dies) are mounted on an interposer, and a plurality of dies are connected to each other by interposer wiring to form an integrated circuit device. Thereafter, the integrated circuit device is packaged to form a SiP structure. Here, by mounting a stacked IC unit in which a plurality of dies are stacked on an interposer, the degree of integration of the integrated circuit device can be dramatically improved.

特開２００８−２４３８５３号公報JP 2008-243853 A

ウエハの分割前にＩＣを検査し、ウエハの分割後に、検査に合格したＩＣチップ（ダイ）を抽出することは容易である。従って、このようなダイをインターポーザ上に平らに搭載した集積回路装置の歩留りは高い。   It is easy to inspect the IC before dividing the wafer and extract the IC chip (die) that has passed the inspection after dividing the wafer. Therefore, the yield of an integrated circuit device in which such a die is mounted flat on an interposer is high.

ところで、検査に合格したダイを積層して積層ＩＣユニットを形成しても、積層過程でダイが損傷を受けて、積層ＩＣユニットが正常に動作しない場合がある。ここで、積層ＩＣユニットは、一辺が高々数ｍｍの部材である。従って、積層ＩＣユニットの外部電極に探針を当ててその動作を検査することは、事実上困難である。このため、ダイを平らに積層した集積回路装置と同様に、正常に動作する積層ＩＣユニットを抽出して、集積回路装置を形成することは困難である。故に、積層ＩＣユニットを有する集積回路装置の歩留りは、必ずしも高くない。   By the way, even if dies that pass inspection are stacked to form a stacked IC unit, the stacked IC unit may not operate normally due to damage to the die during the stacking process. Here, the laminated IC unit is a member having a side of several millimeters at most. Therefore, it is practically difficult to inspect the operation by applying a probe to the external electrode of the laminated IC unit. Therefore, it is difficult to form an integrated circuit device by extracting a normally operating stacked IC unit in the same way as an integrated circuit device in which dies are stacked flat. Therefore, the yield of the integrated circuit device having the stacked IC unit is not necessarily high.

そこで、本発明の目的は、積層ＩＣユニットを有する集積回路装置の歩留りを高くする製造方法を提供することである。   Accordingly, an object of the present invention is to provide a manufacturing method for increasing the yield of an integrated circuit device having a laminated IC unit.

上記の目的を達成するために、本集積回路の製造方法の一観点によれば、複数の集積回路ダイが積層された積層ＩＣユニットを有する集積回路装置の製造方法であって、インターポーザ基板の表面に、前記積層ＩＣユニットを搭載する搭載工程と、前記インターポーザ基板の外部端子を介して、前記積層ＩＣユニットを検査する検査工程と、前記検査工程の後に前記インターポーザ基板を分割し、当該分割された集積回路装置のうち、前記検査工程に合格した前記積層ＩＣユニットを有する集積回路装置を抽出する分割抽出工程とを有する集積回路装置の製造方法が提供される。   In order to achieve the above object, according to one aspect of the present integrated circuit manufacturing method, there is provided a manufacturing method of an integrated circuit device having a stacked IC unit in which a plurality of integrated circuit dies are stacked, the surface of an interposer substrate In addition, a mounting process for mounting the multilayer IC unit, an inspection process for inspecting the multilayer IC unit via an external terminal of the interposer substrate, and the interposer substrate after the inspection process are divided. A method of manufacturing an integrated circuit device is provided, which includes a divided extraction step of extracting an integrated circuit device having the stacked IC unit that has passed the inspection step among the integrated circuit devices.

本実施の形態によれば、積層ＩＣユニットを有する集積回路装置の歩留りが高くなる。   According to this embodiment, the yield of an integrated circuit device having a stacked IC unit is increased.

実施の形態１により製造される集積回路装置の断面図である。1 is a cross-sectional view of an integrated circuit device manufactured according to Embodiment 1. FIG. 実施の形態１の集積回路装置をパッケージングしたSiP構造体の断面図である。1 is a cross-sectional view of a SiP structure in which an integrated circuit device according to a first embodiment is packaged. 実施の形態１の積層ＩＣユニットの構造を説明する断面図である。FIG. 3 is a cross-sectional view illustrating the structure of the laminated IC unit according to the first embodiment. 実施の形態１のインターポーザの断面図である。2 is a cross-sectional view of the interposer according to Embodiment 1. FIG. 実施の形態１の製造方法で使用する検査装置の構成を説明する図である。It is a figure explaining the structure of the test | inspection apparatus used with the manufacturing method of Embodiment 1. FIG. 実施の形態１の集積回路装置の製造方法を説明する工程断面図である（その１）。FIG. 6 is a process cross-sectional view illustrating the manufacturing method of the integrated circuit device according to the first embodiment (part 1); 実施の形態１の集積回路装置の製造方法を説明する工程断面図である（その２）。FIG. 6 is a process cross-sectional view illustrating the manufacturing method of the integrated circuit device according to the first embodiment (part 2); 実施の形態１の集積回路装置の製造方法を説明する工程断面図である（その３）。FIG. 6 is a process cross-sectional view illustrating the manufacturing method of the integrated circuit device of the first embodiment (No. 3). 積層ＩＣユニットを搭載するインターポーザ基板の表面側の平面図である。It is a top view of the surface side of the interposer board | substrate which mounts a laminated IC unit. 積層ＩＣユニットを搭載するインターポーザ基板の裏面側の平面図である。It is a top view of the back surface side of the interposer board | substrate which mounts a laminated IC unit. 検査装置に設けられた支持板の表面側の平面図である。It is a top view of the surface side of the support plate provided in the test | inspection apparatus. 検査装置に設けられた支持板の裏面側の平面図である。It is a top view of the back surface side of the support plate provided in the inspection apparatus. インターポーザ基板を裏返して支持板に載置した状態を説明する断面図である。It is sectional drawing explaining the state which turned over the interposer board | substrate and mounted in the support plate. 実施の形態２の集積回路装置の製造方法を説明する工程断面図である（その１）。FIG. 10 is a process cross-sectional view illustrating the manufacturing method of the integrated circuit device of the second embodiment (No. 1). 実施の形態２の集積回路装置の製造方法を説明する工程断面図である（その２）。FIG. 10 is a process cross-sectional view illustrating the manufacturing method of the integrated circuit device of the second embodiment (No. 2). 実施の形態３の集積回路装置の断面図である。FIG. 6 is a cross-sectional view of an integrated circuit device according to a third embodiment. 実施の形態３の集積回路装置をパッケージングしたSiP構造体の断面図である。FIG. 6 is a cross-sectional view of a SiP structure packaged with an integrated circuit device according to a third embodiment. 実施の形態３の集積回路装置の製造方法を説明する工程断面図である。FIG. 10 is a process cross-sectional view illustrating the method for manufacturing the integrated circuit device according to the third embodiment.

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof. In addition, the same code | symbol is attached | subjected to the corresponding part even if drawings differ, and the description is abbreviate | omitted.

（実施の形態１）
（１）集積回路装置の構造
図１は、本実施の形態の集積回路装置２の断面図である。図２は、この集積回路装置２をパッケージングしたSiP構造体の断面図である。 (Embodiment 1)
(1) Structure of Integrated Circuit Device FIG. 1 is a cross-sectional view of an integrated circuit device 2 of the present embodiment. FIG. 2 is a cross-sectional view of the SiP structure in which the integrated circuit device 2 is packaged.

図１に示すように、本実施の形態の集積回路装置２は、第１の積層ＩＣユニット４ａと、第２の積層ＩＣユニット４ｂと、積層ＩＣユニット４ａ,４ｂを搭載し且つ相互に接続するインターポーザ６を有している。この集積回路装置２は、図２に示すように、パッケージ基板８の表面に搭載され、樹脂１０により封止されている。このパッケージ基板８の裏面には、外部端子１１が２次元アレイ状に配置されている。   As shown in FIG. 1, an integrated circuit device 2 according to the present embodiment includes a first stacked IC unit 4a, a second stacked IC unit 4b, and stacked IC units 4a and 4b and is connected to each other. An interposer 6 is provided. The integrated circuit device 2 is mounted on the surface of the package substrate 8 and sealed with a resin 10 as shown in FIG. External terminals 11 are arranged in a two-dimensional array on the back surface of the package substrate 8.

ここで、第１の積層ＩＣユニット４ａ及び第２の積層ＩＣユニット４ｂは、図１に示すように、その底面に外部端子２６ａ,２６ｂを有し、この外部端子２６ａ,２６ｂにより、インターポーザ６の表面のＩＣ搭載端子（図示せず）に接続されている。このＩＣ搭載端子は、インターポーザ６の裏面に設けられた外部端子３０に接続されている。この外部端子３０は、パッケージ基板８の表面に設けられた電極パッド（図示せず）に接続されている。そして、この電極パッドが、パッケージ基板８の外部端子１１に接続されている。   Here, as shown in FIG. 1, the first laminated IC unit 4a and the second laminated IC unit 4b have external terminals 26a and 26b on their bottom surfaces, and the external terminals 26a and 26b allow the interposer 6 to It is connected to a surface IC mounting terminal (not shown). This IC mounting terminal is connected to an external terminal 30 provided on the back surface of the interposer 6. The external terminal 30 is connected to an electrode pad (not shown) provided on the surface of the package substrate 8. This electrode pad is connected to the external terminal 11 of the package substrate 8.

―積層ＩＣユニット―
第１の積層ＩＣユニット４ａ及び第２の積層ＩＣユニッ４ｂ（以下、積層ＩＣユニットと総称する）の構造は、ダイの積層数やそのＩＣの構造などを除き、基本的には同じである。図３は、本実施の形態の積層ＩＣユニット４の構造を説明する断面図である。積層ＩＣユニット４は、図３に示すように、複数の集積回路ダイ（以下、ダイと呼ぶ）１２が積層された部材である。ダイの積層数は、例えば２乃至１０である。 ―Multilayer IC unit―
The structure of the first laminated IC unit 4a and the second laminated IC unit 4b (hereinafter collectively referred to as a laminated IC unit) is basically the same except for the number of stacked die and the structure of the IC. FIG. 3 is a cross-sectional view illustrating the structure of the laminated IC unit 4 of the present embodiment. The laminated IC unit 4 is a member in which a plurality of integrated circuit dies (hereinafter referred to as dies) 12 are laminated as shown in FIG. The number of stacked dies is 2 to 10, for example.

尚、集積回路ダイとは、複数のＩＣが形成された半導体基板(ウエハ）を、一つ一つのＩＣに分割した部材のことである。各ダイ１２のＩＣは、例えばＣＰＵ（Central Processing Unit）、ＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリ、ロジックＩＣなどである。   The integrated circuit die is a member obtained by dividing a semiconductor substrate (wafer) on which a plurality of ICs are formed into individual ICs. The IC of each die 12 is, for example, a CPU (Central Processing Unit), a DRAM (Dynamic Random Access Memory), a flash memory, a logic IC, or the like.

本実施の形態のダイ１２は、図３に示しように、分割したＳｉ基板（以下、Ｓｉ分割基板と呼ぶ）１４と、このＳｉ分割基板１４の表面に形成した多層配線構造１６を有している。Ｓｉ分割基板１４には、複数の半導体素子（図示せず）が形成されており、多層配線構造１６により相互に接続されて、ＩＣを形成している。   As shown in FIG. 3, the die 12 of the present embodiment has a divided Si substrate (hereinafter referred to as a Si divided substrate) 14 and a multilayer wiring structure 16 formed on the surface of the Si divided substrate 14. Yes. A plurality of semiconductor elements (not shown) are formed on the Si divided substrate 14 and are connected to each other by a multilayer wiring structure 16 to form an IC.

更に、ダイ１２は、ダイ１２を垂直に貫通するＳｉ貫通電極（TSV; through-silicon via）１８を有している。ダイ１２は、夫々、このＳｉ貫通電極１８に接続された表面側電極パッド２０と、同じくＳｉ貫通電極１８に接続された裏面側電極パッド２２,２２ａを有している。この表面側電極パッド２０及び裏面側電極パッド２２の一方又は双方に形成した半田バンプ２４により、上下の集積回路ダイ１２が接続されている。これにより、各集積回路ダイ１２のＩＣが相互に接続され、互いに協働して所定の機能を発揮する積層ＩＣユニットを形成する。但し、一番上のダイには、必ずしも、表面側電極パッド２０を設けなくてもよい（図３参照）。   Furthermore, the die 12 has a through silicon via (TSV) 18 that vertically penetrates the die 12. The die 12 has a front-side electrode pad 20 connected to the Si through-electrode 18 and back-side electrode pads 22 and 22 a connected to the Si through-electrode 18, respectively. The upper and lower integrated circuit dies 12 are connected by solder bumps 24 formed on one or both of the front surface side electrode pad 20 and the rear surface side electrode pad 22. As a result, the ICs of the integrated circuit dies 12 are connected to each other to form a laminated IC unit that cooperates with each other and exhibits a predetermined function. However, the uppermost die is not necessarily provided with the surface-side electrode pad 20 (see FIG. 3).

一方、最下層のダイ１２に形成した半田バンプ２４ａは、積層ＩＣユニット４をインターポーザ６に接続する。この半田バンプ２４ａと、この半田バンプ２４ａを担持する電極パッド２２ａは、積層ＩＣユニット４の外部端子２６を形成する。本実施の形態では、この外部端子２６が、２次元アレイ状に配置されている。尚、最下層のダイ１２に電極パッド２２ａだけを設けて、後述するインターポーザ基板のＩＣ搭載端子に半田バンプを設けてもよい。   On the other hand, solder bumps 24 a formed on the lowermost layer die 12 connect the laminated IC unit 4 to the interposer 6. The solder bumps 24 a and the electrode pads 22 a that carry the solder bumps 24 a form the external terminals 26 of the laminated IC unit 4. In the present embodiment, the external terminals 26 are arranged in a two-dimensional array. Alternatively, only the electrode pad 22a may be provided on the lowermost layer die 12, and solder bumps may be provided on the IC mounting terminals of the interposer substrate described later.

ところで、積層ＩＣユニット４を形成するダイ１２は、厚さ５０〜２００μｍの壊れやすい部材である。このため、積層ＩＣユニット４の製造過程で、ダイ１２が傷つけられることがある。また、電極パッド２０,２２の直径は、高々数１０μｍである。このため、上下のダイが接続不良を起こすことがある。更に、積層されたダイの影響により、ＩＣの動作熱が円滑に放出されず、夫々のダイ（特に、最上層のダイ）が動作不良を起こすことがある。このような種々の原因により、正常なダイを積層して積層ＩＣユニット４を形成しても、積層ＩＣユニット４が正常に動作しない場合がある。   By the way, the die 12 forming the laminated IC unit 4 is a fragile member having a thickness of 50 to 200 μm. For this reason, the die 12 may be damaged in the manufacturing process of the laminated IC unit 4. The diameter of the electrode pads 20 and 22 is at most several tens of μm. For this reason, upper and lower dies may cause poor connection. Furthermore, due to the effects of the stacked dies, the operating heat of the IC is not released smoothly, and each die (particularly, the uppermost layer die) may malfunction. Due to such various causes, even if normal dies are stacked to form the stacked IC unit 4, the stacked IC unit 4 may not operate normally.

積層ＩＣユニット４の一辺は高々数ｍｍである。このような微細な部材にＩＣテスタの探針（プローブ）を当てて検査することは、極めて非効率的な作業である。また、積層ＩＣユニット４の外部端子２６の間隔は、通常数十μｍ（例えば、５０μｍ）である。このような狭い間隔で配置された外部端子２６に探針を接触さることは、極めて困難である。従って、積層ＩＣユニット４の検査は、事実上困難である。   One side of the laminated IC unit 4 is at most several mm. It is a very inefficient operation to inspect such a fine member by applying an IC tester probe. Further, the interval between the external terminals 26 of the multilayer IC unit 4 is usually several tens of μm (for example, 50 μm). It is extremely difficult to bring the probe into contact with the external terminals 26 arranged at such a narrow interval. Therefore, the inspection of the laminated IC unit 4 is practically difficult.

―インターポーザ―
インターポーザは、端子間隔の異なる２つの電子部材（例えば、プリント基板とダイ）を接続する中継部材である。本実施の形態のSiP構造体では、インターポーザ６が、積層ＩＣユニット４ａ,４ｂをパッケージ基板８に接続している（図２参照）。 ―Interposer―
The interposer is a relay member that connects two electronic members (for example, a printed board and a die) having different terminal intervals. In the SiP structure of the present embodiment, the interposer 6 connects the stacked IC units 4a and 4b to the package substrate 8 (see FIG. 2).

図４は、インターポーザ６の断面図である。   FIG. 4 is a cross-sectional view of the interposer 6.

図４に示すように、インターポーザ６は、表面側に、第１の積層ＩＣユニット４ａの外部端子２６ａに対応する、第１のＩＣ搭載端子２８ａ（電極パッド）を有している。更に、インターポーザ６は、表面側に、第２の積層ＩＣユニット４ｂの外部端子２６ｂに対応する、第２のＩＣ搭載端子２８ｂ（電極パッド）を有している。また、インターポーザ６は、裏面側に、パッケージ基板８の電極パッドに対応する外部端子３０を有している。ここで、外部端子３０は、電極パッド３２と、この電極パッド３２上に形成された半田バンプ３４を有している。   As shown in FIG. 4, the interposer 6 has a first IC mounting terminal 28a (electrode pad) corresponding to the external terminal 26a of the first laminated IC unit 4a on the surface side. Furthermore, the interposer 6 has a second IC mounting terminal 28b (electrode pad) corresponding to the external terminal 26b of the second stacked IC unit 4b on the front surface side. In addition, the interposer 6 has external terminals 30 corresponding to the electrode pads of the package substrate 8 on the back surface side. Here, the external terminal 30 has an electrode pad 32 and a solder bump 34 formed on the electrode pad 32.

また、インターポーザ６は、図４に示すように、Ｓｉ分割基板３６と、このＳｉ分割基板３６に形成された、薄膜キャパシタ３８と多層配線層４０を有している。ここで、薄膜キャパシタ３８は、電源ラインのノイズを除去して、積層ＩＣユニット４ａ,４ｂの動作を安定にする。従って、電源ラインのノイズが小さい場合には、薄膜キャパシタ３８を省略することができる。   Further, as shown in FIG. 4, the interposer 6 includes a Si divided substrate 36, a thin film capacitor 38 and a multilayer wiring layer 40 formed on the Si divided substrate 36. Here, the thin film capacitor 38 removes noise from the power supply line and stabilizes the operation of the multilayer IC units 4a and 4b. Therefore, when the noise on the power supply line is small, the thin film capacitor 38 can be omitted.

多層配線層４０は、ポリイミド薄膜４１（絶縁膜）と配線４２を積層した構造体である。この配線４２は、インターポーザ６の表面のＩＣ搭載端子２８ａ,２８ｂに接続されている。第１の積層ＩＣユニット４ａ及び第２の積層ＩＣユニット４ｂの外部端子２６ａ,２６ｂが、夫々これらＩＣ搭載端子２８ａ,２８ｂに接続されると、第１の積層ＩＣユニット４ａと第２の積層ＩＣユニット４ｂが相互に接続される。そして、一つのシステム（例えば、コンピュータシステム）が形成される。   The multilayer wiring layer 40 is a structure in which a polyimide thin film 41 (insulating film) and a wiring 42 are stacked. The wiring 42 is connected to the IC mounting terminals 28 a and 28 b on the surface of the interposer 6. When the external terminals 26a and 26b of the first multilayer IC unit 4a and the second multilayer IC unit 4b are connected to the IC mounting terminals 28a and 28b, respectively, the first multilayer IC unit 4a and the second multilayer IC are connected. Units 4b are connected to each other. One system (for example, a computer system) is formed.

更に、インターポーザ６は、Ｓｉ分割基板３６を貫通する貫通電極４４を有している。この貫通電極４４は、多層配線層４０の配線４２及びインターポーザ裏面の外部端子３０に接続されている。従って、インターポーザ６に搭載された積層ＩＣユニット４は、配線４２及び貫通電極４４を介して、外部端子３０に接続されている。   Further, the interposer 6 has a through electrode 44 that penetrates the Si divided substrate 36. The through electrode 44 is connected to the wiring 42 of the multilayer wiring layer 40 and the external terminal 30 on the back surface of the interposer. Therefore, the laminated IC unit 4 mounted on the interposer 6 is connected to the external terminal 30 via the wiring 42 and the through electrode 44.

ところで、ＩＣ搭載端子２８ａ,２８ｂの間隔は、積層ＩＣユニット４ａ,４ｂの外部端子２６ａ,２６ｂの間隔（例えば、５０μｍ）に略一致している。一方、インターポーザ６の外部端子３０の間隔は、パッケージ基板８の電極パッド間隔（例えば、１２０μｍ）に略一致している。従って、インターポーザ６の外部端子３０の間隔は、積層ＩＣユニット４の外部端子２６の間隔より広くなっている。故に、インターポーザ６の外部端子３０に、ＩＣ検査用の探針を接触させることは容易である。   By the way, the interval between the IC mounting terminals 28a and 28b is substantially equal to the interval (for example, 50 μm) between the external terminals 26a and 26b of the laminated IC units 4a and 4b. On the other hand, the interval between the external terminals 30 of the interposer 6 is substantially equal to the electrode pad interval (for example, 120 μm) of the package substrate 8. Therefore, the interval between the external terminals 30 of the interposer 6 is wider than the interval between the external terminals 26 of the laminated IC unit 4. Therefore, it is easy to bring the IC inspection probe into contact with the external terminal 30 of the interposer 6.

（２）検査装置
図５は、本実施の形態の検査装置４６の構成を説明する図である。 (2) Inspection Device FIG. 5 is a diagram illustrating the configuration of the inspection device 46 according to the present embodiment.

本検査装置４６は、図５に示すように、ステージ４８（支持台）と、複数の探針５０と、この探針５０を担持するプローブカード５４と、プローブカード５４を担持するテストヘッド５６と、探針５０に接続されたＩＣテスタ５９を有している。   As shown in FIG. 5, the inspection apparatus 46 includes a stage 48 (support base), a plurality of probes 50, a probe card 54 that carries the probe 50, and a test head 56 that carries the probe card 54. And an IC tester 59 connected to the probe 50.

本検査装置４６は、更に、インターポーザ基板（ウエハ）を支持する支持板５８を有している。支持板５８の厚さは、例えば１乃至１０ｍｍである。この支持板５８の表面には、積層ＩＣユニット４を収容する窪みが設けられている。この窪みの深さは、例えば１００乃至５００μｍである。   The inspection apparatus 46 further includes a support plate 58 that supports the interposer substrate (wafer). The thickness of the support plate 58 is, for example, 1 to 10 mm. On the surface of the support plate 58, a recess for accommodating the laminated IC unit 4 is provided. The depth of this depression is, for example, 100 to 500 μm.

この支持板５８に、表面に積層ＩＣユニット４を搭載したインターポーザ基板を裏返して載置し、インターポーザ基板６８の外部端子３０に探針５０を接触させ、その後ＩＣテスタ５９により積層ＩＣユニットを検査する。   The interposer substrate having the laminated IC unit 4 mounted thereon is placed on the support plate 58 so that the probe 50 is brought into contact with the external terminal 30 of the interposer substrate 68, and then the laminated IC unit is inspected by the IC tester 59. .

本検査装置のステージ４８には、図５に示すように、排気ユニット６０と、ステージ４８の温度を一定に保つ温度制御ユニット６２とが装着されている。ここで、温度制御ユニット６２は、ステージ４８を加熱及び/又は冷却する加熱/冷却器６４（例えば、ペルチェ素子）と、その温度コントローラ６６を有している。   As shown in FIG. 5, an exhaust unit 60 and a temperature control unit 62 that keeps the temperature of the stage 48 constant are mounted on the stage 48 of the present inspection apparatus. Here, the temperature control unit 62 includes a heating / cooling device 64 (for example, a Peltier element) that heats and / or cools the stage 48 and a temperature controller 66 thereof.

（３）製造方法
図６乃至８は、本実施の形態の集積回路装置２の製造方法を説明する工程断面図である。以下、図６乃至８に従って、集積回路装置２の製造方法を説明する。 (3) Manufacturing Method FIGS. 6 to 8 are process cross-sectional views illustrating a method of manufacturing the integrated circuit device 2 of the present embodiment. A method for manufacturing the integrated circuit device 2 will be described below with reference to FIGS.

（i）積層ＩＣユニットの搭載工程（図６（ａ）参照）
本工程では、インターポーザ基板６８の表面に、第１の積層ＩＣユニット４ａを搭載する。図９及び１０は、積層ＩＣユニット４ａを搭載するインターポーザ基板６８の表面側及び裏面側の平面図である。 (I) Stacking IC unit mounting process (see FIG. 6A)
In this step, the first multilayer IC unit 4a is mounted on the surface of the interposer substrate 68. 9 and 10 are plan views of the front and back sides of the interposer substrate 68 on which the laminated IC unit 4a is mounted.

本インターポーザ基板６８は、直径２００乃至３００ｍｍのＳｉウエハに、図４を参照して説明したインターポーザ６の各部材（多層配線層４０、貫通電極４４、ＩＣ搭載端子２８ａ,２８ｂ、外部端子３０等）を形成した板材である。このインターポーザ基板６８は、後述する検査分割工程において、破線で示すダイシングライン７０に沿って分割され、複数のインターポーザ６になる（図９参照）。この時、インターポーザ基板６８は、ダイシングライン７０で囲われた複数の分割領域７２,７２aに分割される。   This interposer substrate 68 is formed on a Si wafer having a diameter of 200 to 300 mm and each member of the interposer 6 described with reference to FIG. 4 (multilayer wiring layer 40, through electrode 44, IC mounting terminals 28a and 28b, external terminals 30 and the like). It is the board | plate material which formed. This interposer substrate 68 is divided along a dicing line 70 indicated by a broken line in an inspection division process to be described later, and becomes a plurality of interposers 6 (see FIG. 9). At this time, the interposer substrate 68 is divided into a plurality of divided regions 72 and 72 a surrounded by the dicing line 70.

各分割領域７２,７２aの表面側には、図９に示すように、第１の積層ＩＣユニット４ａを接続する複数の第１のＩＣ搭載端子２８ａと、第２の積層ＩＣユニット４ｂを接続する複数の第２のＩＣ搭載端子２８ｂが形成されている。   As shown in FIG. 9, a plurality of first IC mounting terminals 28a to which the first multilayer IC unit 4a is connected and the second multilayer IC unit 4b are connected to the surface side of each divided region 72, 72a. A plurality of second IC mounting terminals 28b are formed.

ここで、第１のＩＣ搭載端子２８ａは２次元アレイ状に配置されており、十字形又は矢印形の第１のマーカ７４が、第１のＩＣ搭載端子全体を指定している。同様に、第２のＩＣ搭載端子２８ｂも２次元アレイ状に配置されており、三角形の第１のマーカ７６が、第２のＩＣ搭載端子全体を指定している。尚、左上に示した矢印形の第１のマーカ７４は、分割領域７２,７２ａの位置情報の基点を指定する第１の基点マーカ７８も兼ねている。   Here, the first IC mounting terminals 28a are arranged in a two-dimensional array, and the first marker 74 having a cross or arrow shape designates the entire first IC mounting terminal. Similarly, the second IC mounting terminals 28b are also arranged in a two-dimensional array, and the triangular first marker 76 designates the entire second IC mounting terminal. The arrow-shaped first marker 74 shown at the upper left also serves as the first base point marker 78 that specifies the base point of the position information of the divided areas 72 and 72a.

一方、各分割領域７２,７２ａの裏面側には、図１０に示すように、第１のＩＣ搭載端子２８ａに接続された第１の外部端子３０ａと、第２のＩＣ搭載端子２８ｂに接続された第２の外部端子３０ｂが、夫々アレイ状に形成されている。ここで、第１のＩＣ搭載端子２８ａと第１の外部端子３０ａの位置関係は、鏡像関係にある（図９及び１０参照）。第２のＩＣ搭載端子２８ｂと第２の外部端子３０ｂの位置関係も同様である。   On the other hand, as shown in FIG. 10, the rear surfaces of the divided regions 72 and 72a are connected to the first external terminal 30a connected to the first IC mounting terminal 28a and the second IC mounting terminal 28b. The second external terminals 30b are each formed in an array. Here, the positional relationship between the first IC mounting terminal 28a and the first external terminal 30a is a mirror image relationship (see FIGS. 9 and 10). The positional relationship between the second IC mounting terminal 28b and the second external terminal 30b is the same.

更に、インターポーザ基板６８の裏面には、表面側の第１のマーカ７４に対応して、第１のマーカ７４に対向する位置に、第１のマーカ７４と略同一形状の第３のマーカ８０が形成されている（図１０参照）。ここで、第３のマーカ８０は、第１のＩＣ搭載端子２８ａに接続された外部端子３０ａを指定する。   Further, on the back surface of the interposer substrate 68, a third marker 80 having substantially the same shape as the first marker 74 is formed at a position facing the first marker 74 corresponding to the first marker 74 on the front surface side. It is formed (see FIG. 10). Here, the third marker 80 designates the external terminal 30a connected to the first IC mounting terminal 28a.

同様に、インターポーザ基板６８の裏面には、表面側の第２のマーカ７６に対応して、第２のマーカ７６に対向する位置に、第２マーカ７６と略同一形状の第４のマーカ８２が形成されている。この第４のマーカは、第２のＩＣ搭載端子２８ｂに接続された外部端子３０ｂを指定する。   Similarly, on the back surface of the interposer substrate 68, a fourth marker 82 having substantially the same shape as the second marker 76 is formed at a position facing the second marker 76 corresponding to the second marker 76 on the front surface side. Is formed. The fourth marker designates the external terminal 30b connected to the second IC mounting terminal 28b.

また、インターポーザ基板６８の裏面には、表面側の第１の基点マーカ７８に対応して、第１の基点マーカ７８に対向する位置に、第１の基点マーカ７８と略同一形状の第２の基点マーカ８４が形成されている。   In addition, on the back surface of the interposer substrate 68, a second base having substantially the same shape as the first base point marker 78 is formed at a position facing the first base point marker 78 corresponding to the first base point marker 78 on the front side. A base marker 84 is formed.

これら第１乃至第４のマーカは、例えば、ＩＣ搭載端子２８ａ,２８ｂ又は外部端子３０ａ,３０ｂの電極パッドの形成と同時に、同じ導電性材料層から形成することができる。   These first to fourth markers can be formed from the same conductive material layer simultaneously with the formation of the electrode pads of the IC mounting terminals 28a, 28b or the external terminals 30a, 30b, for example.

図６乃至８の工程断面図は、図９のVI−VI線に沿った断面を矢印の方向から見た図である。本搭載工程では、まず、インターポーザ基板６８の表面側において、十字形又は矢印形の第１のマーカ７４,７８が指定する第１のＩＣ搭載端子２８ａの夫々に、第１の積層ＩＣユニット４ａの各外部端子２６ａを重ね合わせる。この重ね合わせは、まず、第１の基点マーカ７８が指定する分割領域７２ａで実施し、その後、残りの分割領域７２の全てで順次実施する。   6 to 8 are cross-sectional views taken along the line VI-VI in FIG. 9 as viewed from the direction of the arrows. In the main mounting step, first, on the surface side of the interposer substrate 68, the first IC mounting terminal 28a designated by the first marker 74 or 78 having a cross shape or an arrow shape is placed on the first stacked IC unit 4a. The external terminals 26a are overlapped. This superposition is first performed in the divided area 72 a designated by the first base point marker 78, and then sequentially performed in all the remaining divided areas 72.

次に、リフロー処理により、半田バンプを溶融して、第１の積層ＩＣユニット４ａの外部端子２６ａと第１のＩＣ搭載端子２８ａを接続する。このリフロー処理により、第１のマーカ７４,７８が指定する第１のＩＣ搭載端子２８ａに、第１の積層ＩＣユニット４ａが接続される。   Next, the solder bumps are melted by reflow processing to connect the external terminals 26a of the first multilayer IC unit 4a and the first IC mounting terminals 28a. By this reflow processing, the first stacked IC unit 4a is connected to the first IC mounting terminal 28a specified by the first markers 74 and 78.

以上の工程により、図６（ａ）に示すように、インターポーザ基板６８の表面に、積層ＩＣユニット４ａを搭載する。この時、正常に動作しない積層ＩＣユニット８６（以下、不良積層ＩＣユニットと呼ぶ）も、正常な積層ＩＣユニット４ａと一緒に搭載される。   Through the above steps, the laminated IC unit 4a is mounted on the surface of the interposer substrate 68 as shown in FIG. At this time, the laminated IC unit 86 that does not operate normally (hereinafter referred to as a defective laminated IC unit) is also mounted together with the normal laminated IC unit 4a.

（ii）積層ＩＣユニットの検査工程（図６（ｂ）参照）
本工程では、インターポーザ基板６８の第１の外部端子３０ａを介して、第１の積層ＩＣユニット４ａを検査する。 (Ii) Inspection process of laminated IC unit (see FIG. 6B)
In this step, the first multilayer IC unit 4a is inspected via the first external terminal 30a of the interposer substrate 68.

この検査は、図５を参照して説明した検査装置４６を用いて行う。図１１は、この検査装置４６に設けられた支持板５８の表面側の平面図である。この支持板５８の形成材料は、石英やアリミナ等のセラミックである。   This inspection is performed using the inspection apparatus 46 described with reference to FIG. FIG. 11 is a plan view of the surface side of the support plate 58 provided in the inspection apparatus 46. The material for forming the support plate 58 is a ceramic such as quartz or arimina.

図１１に示すように、支持板５８の表面には、第１の積層ＩＣユニット４ａを収容する窪み８８が設けられている。この窪み８８は、少なくても第１の積層ＩＣユニット４ａより大きく形成されている。ここで、窪み８８は、インターポーザ基板６８に搭載した全ての第１の積層ＩＣユニット４ａに対応して設けられている。   As shown in FIG. 11, a recess 88 that accommodates the first laminated IC unit 4 a is provided on the surface of the support plate 58. The recess 88 is formed to be at least larger than the first laminated IC unit 4a. Here, the recess 88 is provided corresponding to all the first laminated IC units 4 a mounted on the interposer substrate 68.

図１２は、支持板５８の裏面側の平面図である。支持板５８の裏面には、図１２に示すように、支持板５８の外周を周回する凸部９０が設けられている。この凸部は、例えば、セラミック円板の裏面を外周部を残して刳り貫くことにより、形成することができる。   FIG. 12 is a plan view of the back surface side of the support plate 58. As shown in FIG. 12, a convex portion 90 that goes around the outer periphery of the support plate 58 is provided on the back surface of the support plate 58. This convex portion can be formed, for example, by scoring the back surface of the ceramic disk leaving the outer peripheral portion.

更に、支持板５８には、この凸部の内側から（支持板５８の）表面側に貫通する複数の第１の真空吸着孔９２が形成されている。また、この凸部９０で囲まれた領域（すなわち、凸部９０の内側の領域）には、例えば銅板製（又は金板製）の熱伝導部９４が設けられている。ここで、熱伝導部９４と外周部の凸部９０の高さは、略等しいことが好ましい。また、熱伝導部９４は、上記窪み８８の真下に設けることが好ましい。尚、窪み８８の真下に、外周部の凸部９０と略同じ高さの凸部を設けて、熱伝導部としてもよい。   Further, the support plate 58 is formed with a plurality of first vacuum suction holes 92 penetrating from the inside of the convex portion to the surface side (of the support plate 58). In addition, a heat conductive portion 94 made of, for example, a copper plate (or a metal plate) is provided in a region surrounded by the convex portion 90 (that is, a region inside the convex portion 90). Here, it is preferable that the heights of the heat conducting portion 94 and the convex portion 90 on the outer peripheral portion are substantially equal. Further, it is preferable that the heat conducting portion 94 is provided directly below the depression 88. In addition, it is good also as a heat conduction part by providing the convex part of substantially the same height as the convex part 90 of an outer peripheral part directly under the hollow 88. FIG.

図１３は、インターポーザ基板６８を裏返して支持板５８に載置した状態を説明する断面図である。図１３には、支持板５８を支持するステージ４８と、ステージ４８に装着した加熱/冷却器６４（例えば、ペルチェ素子）も図示されている。尚、図１３に示した支持板５８の断面図は、図１２のXIII-XIII線に沿った断面を矢印の方向から見た図である。   FIG. 13 is a cross-sectional view illustrating a state where the interposer substrate 68 is turned over and placed on the support plate 58. FIG. 13 also shows a stage 48 that supports the support plate 58 and a heating / cooling device 64 (for example, a Peltier element) mounted on the stage 48. The cross-sectional view of the support plate 58 shown in FIG. 13 is a cross-sectional view taken along the line XIII-XIII of FIG.

図１３に示すように、ステージ４８には、支持板５８の凸部９０に対応する第２の真空吸着孔９６と、この凸部９０の内側の領域に対応する第３の真空吸着孔９８とが設けられている。ここで、第２の真空吸着孔９６は、支持板５８をステージ４８に載置した時に、支持板５８の凸部９０の真下で開口するように形成されている。また、第３の真空吸着孔９８は、支持板５８をステージ４８に載置した時に、凸部９０の内側領域の空洞部分の真下（熱伝導部９４の真下以外の部分）で開口するように設けられている。尚、第２の真空吸引孔９６は、ステージ４８の表面に設けた円環状の溝の底で開口するように形成してもよい。同様に、第３の真空吸引孔９８を、この溝と同心円の溝の底で開口するように形成してもよい。   As shown in FIG. 13, the stage 48 includes a second vacuum suction hole 96 corresponding to the convex portion 90 of the support plate 58, and a third vacuum suction hole 98 corresponding to a region inside the convex portion 90. Is provided. Here, the second vacuum suction hole 96 is formed so as to open directly below the convex portion 90 of the support plate 58 when the support plate 58 is placed on the stage 48. Further, when the support plate 58 is placed on the stage 48, the third vacuum suction hole 98 opens so as to be directly below the hollow portion in the inner region of the convex portion 90 (a portion other than directly below the heat conducting portion 94). Is provided. The second vacuum suction hole 96 may be formed so as to open at the bottom of an annular groove provided on the surface of the stage 48. Similarly, the third vacuum suction hole 98 may be formed so as to open at the bottom of a groove concentric with this groove.

ここで、第２の真空吸着孔９６と第３の真空吸着孔９８は、図５に示す排気ユニット６０により、夫々、別々に排気することができる。   Here, the second vacuum suction hole 96 and the third vacuum suction hole 98 can be separately exhausted by the exhaust unit 60 shown in FIG.

このような支持板５８及びステージ４８を備えた検査装置４６により、インターポーザ基板６８に搭載した第１の積層ＩＣユニット４ａを検査する。   The inspection device 46 including the support plate 58 and the stage 48 inspects the first laminated IC unit 4a mounted on the interposer substrate 68.

本検査工程では、まず、図１３に示すように、支持板５８の凸部９０が第２の真空吸引孔９６の真上に来るように、支持板５８をステージ４８に載置する。その後、排気ユニット６０により、第２の真空吸引孔９６を排気する。この真空吸着により支持板５８が、ステージ４８に固定される。   In this inspection process, first, as shown in FIG. 13, the support plate 58 is placed on the stage 48 so that the convex portion 90 of the support plate 58 comes directly above the second vacuum suction hole 96. Thereafter, the second vacuum suction hole 96 is exhausted by the exhaust unit 60. The support plate 58 is fixed to the stage 48 by this vacuum suction.

次に、第１の積層ＩＣユニット４ａが窪み８８に収納されるように、インターポーザ基板６８を、支持板５８に裏返して載置する。その後、排気ユニット６０により、第３の真空吸引孔９８を排気する。これにより、支持板５８がステージ４８に固定される。この時、支持板５８の熱伝導部９４が、ステージ４８の表面に密着する。ステージ４８に密着した熱伝導部は、支持板５８を支え、その撓みを防止する。   Next, the interposer substrate 68 is turned over and placed on the support plate 58 so that the first laminated IC unit 4 a is accommodated in the recess 88. Thereafter, the third vacuum suction hole 98 is exhausted by the exhaust unit 60. Thereby, the support plate 58 is fixed to the stage 48. At this time, the heat conducting portion 94 of the support plate 58 is in close contact with the surface of the stage 48. The heat conducting portion that is in close contact with the stage 48 supports the support plate 58 and prevents its bending.

次に、温度コントローラ６６により、ステージ４８の裏面に装着した加熱/冷却器６４を制御して、ステージ４８を、一定の温度（例えば、−６０℃乃至８０℃）に保持する。この時、熱伝導部９４を介してステージ４８から第１の積層ＩＣユニット４ａに（或いは、逆方向に）熱が伝わって、第１の積層ＩＣユニット４ａの温度が、ステージ４８の温度と略同じ温度に保たれる。   Next, the temperature controller 66 controls the heating / cooling device 64 mounted on the back surface of the stage 48 to maintain the stage 48 at a constant temperature (for example, −60 ° C. to 80 ° C.). At this time, heat is transferred from the stage 48 to the first laminated IC unit 4a (or in the reverse direction) via the heat conducting portion 94, and the temperature of the first laminated IC unit 4a is substantially equal to the temperature of the stage 48. Kept at the same temperature.

この状態で、ステージ４８を、テストヘッド５６の真下に移動する。その後、複数の探針５０を担持するプローブカード５４の一辺と、インターポーザ基板６８の第３のマーカ８０（又は、第２のマーカ８２）が形成するマーカ列が平行になるように、ステージ４８を回転する。   In this state, the stage 48 is moved directly below the test head 56. Thereafter, the stage 48 is moved so that one side of the probe card 54 carrying the plurality of probes 50 and the marker row formed by the third marker 80 (or the second marker 82) of the interposer substrate 68 are parallel to each other. Rotate.

このアライメント処理の後、ステージ４８を上方に移動して、図６（ｂ）に示すように、インターポーザ基板６８の外部端子３０ａに、探針５０を接触させる。尚、図６（ｂ）では、支持板５８の凸部９０及び熱伝導部９４は、省略されている。   After the alignment process, the stage 48 is moved upward, and the probe 50 is brought into contact with the external terminal 30a of the interposer substrate 68 as shown in FIG. In FIG. 6B, the convex portion 90 and the heat conducting portion 94 of the support plate 58 are omitted.

ここで、インターポーザ基板６８の外部端子３０ａの間隔は、第１の積層ＩＣユニット４ａの外部端子２６ａの間隔より広い。従って、容易に、探針５０を（インターポーザ基板６８の）外部端子３０ａに接触させることができる。   Here, the interval between the external terminals 30a of the interposer substrate 68 is wider than the interval between the external terminals 26a of the first multilayer IC unit 4a. Therefore, the probe 50 can be easily brought into contact with the external terminal 30a (of the interposer substrate 68).

次に、ＩＣテスタ５９により、インターポーザ基板６８の外部端子３０ａを介して、第１の積層ＩＣユニット４ａを検査する。ここで、インターポーザ基板６８の外部端子３０ａは、第１の積層ＩＣユニット４ａの外部端子２６ａに接続されている。従って、インターポーザ基板６８の外部端子３０ａを介して、第１の積層ＩＣユニット４ａを検査することができる。   Next, the first multilayer IC unit 4a is inspected by the IC tester 59 through the external terminal 30a of the interposer substrate 68. Here, the external terminal 30a of the interposer substrate 68 is connected to the external terminal 26a of the first multilayer IC unit 4a. Therefore, the first laminated IC unit 4a can be inspected via the external terminal 30a of the interposer substrate 68.

ＩＣテスタ５９による上記検査では、外部端子３０ａを介して、第１に積層ＩＣユニット４ａに電源電圧を供給し、実動作させ、その外部出力を測定し、その積層ＩＣユニットが正しく機能するか調べる。所謂、機能テスタを実施する。   In the above-described inspection by the IC tester 59, first, the power supply voltage is supplied to the laminated IC unit 4a via the external terminal 30a, the actual operation is performed, and the external output is measured to check whether the laminated IC unit functions correctly. . A so-called function tester is implemented.

この検査は、裏面側の第２の基点マーカ８４（図１０参照）が指定する分割領域７２ａで最初の行われ、その後順次、全ての分割領域７２で行われる。最初にインターポーザ基板６８とプローブカード５４のアライメントが調整されているので、プローブカード５４を機械的に移動させるだけで、全ての分割領域で、外部端子３０ａに探針５０を容易に接触させることができる。この際、第３のマーカ８０及び第４のマーカ８２により、第１の外部端子３０ａと第２の外部端子３０ｂを容易に区別することができる。   This inspection is first performed in the divided area 72a designated by the second base point marker 84 (see FIG. 10) on the back side, and then sequentially performed in all the divided areas 72. First, since the alignment between the interposer substrate 68 and the probe card 54 is adjusted, the probe 50 can be easily brought into contact with the external terminals 30a in all the divided regions only by mechanically moving the probe card 54. it can. At this time, the first external terminal 30a and the second external terminal 30b can be easily distinguished by the third marker 80 and the fourth marker 82.

以上の検査により、図６（ｂ）に示す例では、不良積層ＩＣユニット８６が不合格と判定され、他の第１の積層ＩＣユニット４ａは合格と判定される。   By the above inspection, in the example shown in FIG. 6B, the defective multilayer IC unit 86 is determined to be unacceptable, and the other first multilayer IC unit 4a is determined to be acceptable.

各積層ＩＣユニット４ａの検査結果は、その分割領域７２,７２ａの位置情報と共に記録する。ここで、分割領域７２,７２ａの位置情報は、例えば、「第２の基点マーカ８４が指定する分割領域７２ａから、右側に１つ目で且つ下側に３つ目の分割領域７２ｂ」というように記録される（符号８４,７２ａ,７２ｂは、実際の位置情報には含まれない。）。このようにして形成した検査情報には、インターポーザ基板６８の温度（温度コントローラ６６の設定温度）を含めてもよい。   The inspection result of each laminated IC unit 4a is recorded together with the position information of the divided areas 72 and 72a. Here, the position information of the divided areas 72 and 72a is, for example, “the first divided area 72a on the right side and the third divided area 72b on the lower side from the divided area 72a designated by the second base point marker 84”. (Reference numerals 84, 72a, 72b are not included in the actual position information). The inspection information thus formed may include the temperature of the interposer substrate 68 (the set temperature of the temperature controller 66).

以上のように、本検査工程では、インターポーザ基板６８をステージ４８に固定し、インターポーザ基板６８とプローブカード５４のアライメントを調整する。この一回の作業により、インターポーザ基板６８に搭載された多数の積層ＩＣユニット４ａが、同時に固定されアライメン調整される。従って、本工程によれば、微細な積層ＩＣユニット４ａを夫々固定し、アライメント調整する作業が不要になるので、検査工程が極めて容易になる。   As described above, in this inspection process, the interposer substrate 68 is fixed to the stage 48, and the alignment between the interposer substrate 68 and the probe card 54 is adjusted. Through this single operation, a large number of stacked IC units 4a mounted on the interposer substrate 68 are simultaneously fixed and aligned. Therefore, according to this process, the work of fixing the fine laminated IC units 4a and adjusting the alignment becomes unnecessary, so that the inspection process becomes extremely easy.

（iii）積層ＩＣユニットの追加搭載工程（図7（ａ）参照）
次に、上記検査工程に合格した第１の積層ＩＣユニット１００を有する（インターポーザ基板６８の）分割領域１０２に、第２の積層ＩＣユニット４ｂを搭載する。一方、上記検査工程で不合格になった第１の積層ＩＣユニット１０４（不良積層ＩＣユニット８６）を有する分割領域１０６には、第２の積層ＩＣユニット４ｂを搭載しない（図７（ａ）参照）。 (Iii) Additional mounting process for stacked IC units (see Fig. 7 (a))
Next, the second multilayer IC unit 4b is mounted in the divided region 102 (of the interposer substrate 68) having the first multilayer IC unit 100 that has passed the inspection process. On the other hand, the second stacked IC unit 4b is not mounted in the divided region 106 having the first stacked IC unit 104 (defective stacked IC unit 86) that has failed in the inspection process (see FIG. 7A). ).

第２の積層ＩＣユニット４ｂの搭載方法は、上述した、第１の積層ＩＣユニット４ａの搭載方法と略同じである。但し、第２のマーカ７６が指定する、分割領域１０２の第２のＩＣ搭載端子２８ｂに、第２の積層ＩＣユニット４ｂを接続する（図９参照）。   The mounting method of the second stacked IC unit 4b is substantially the same as the mounting method of the first stacked IC unit 4a described above. However, the second stacked IC unit 4b is connected to the second IC mounting terminal 28b of the divided region 102 designated by the second marker 76 (see FIG. 9).

ここで、第２の積層ＩＣユニット４ｂを搭載する分割領域１０２は、上記検査情報を参照して特定する。この際、分割領域の位置情報を、表面側の位置情報に変換する。   Here, the divided region 102 on which the second stacked IC unit 4b is mounted is specified with reference to the inspection information. At this time, the position information of the divided areas is converted into position information on the front side.

（iv）集積回路装置の分割抽出工程（図7（ｂ）及び図８（ａ）参照）
次に、ダイシングライン７０に沿ってインターポーザ基板６８を分割して、図１を参照して説明した集積回路装置２を形成する（図7（ｂ）及び図９参照）。インターポーザ基板６８の分割は、ダイシング又はレーザ照射により行う。 (Iv) Integrated extraction step of integrated circuit device (see FIGS. 7B and 8A)
Next, the interposer substrate 68 is divided along the dicing line 70 to form the integrated circuit device 2 described with reference to FIG. 1 (see FIGS. 7B and 9). The interposer substrate 68 is divided by dicing or laser irradiation.

次に、分割して形成した集積回路装置のうち、上記検査工程に合格した第１の積層ＩＣユニット１００を有する集積回路装置１０８を抽出する（図８（ａ）参照）。一方、上記検査工程で不合格になった第１の積層ＩＣユニット１０４を有する集積回路装置１１０は、破棄する。この選別は、上記検査情報に基づいて行われる。   Next, the integrated circuit device 108 having the first laminated IC unit 100 that has passed the above-described inspection process is extracted from the divided integrated circuit devices (see FIG. 8A). On the other hand, the integrated circuit device 110 having the first stacked IC unit 104 that has failed in the inspection process is discarded. This selection is performed based on the inspection information.

（v）パッケージング工程（図８（ｂ）参照）
次に、抽出した集積回路装置１０８を、パッケージ基板８に搭載する。その後、この集積回路装置１０８を樹脂１０で封止して、SiP構造体を形成する。 (V) Packaging process (see FIG. 8B)
Next, the extracted integrated circuit device 108 is mounted on the package substrate 8. Thereafter, the integrated circuit device 108 is sealed with the resin 10 to form a SiP structure.

以上のように、本実施の形態では、第１の積層ＩＣユニット４ａをインターポーザ基板６８に搭載した後、インターポーザ基板６８の分割前に第１の積層ＩＣユニット４ａを検査する。この検査により正常に動作する第１の積層ＩＣユニット１００を選び出して、第２の積層ＩＣユニット４ｂを接続する。従って、検査で不合格と判定された第１の積層ＩＣユニット１０４（積層ＩＣユニット８６）を搭載する集積回路装置が製造されることはない。従って、本実施の形態の集積回路装置２の歩留りは、高くなる。   As described above, in the present embodiment, after the first multilayer IC unit 4a is mounted on the interposer substrate 68, the first multilayer IC unit 4a is inspected before the interposer substrate 68 is divided. The first laminated IC unit 100 that operates normally by this inspection is selected, and the second laminated IC unit 4b is connected. Therefore, an integrated circuit device on which the first laminated IC unit 104 (laminated IC unit 86) that is determined to be unacceptable in the inspection is not manufactured. Therefore, the yield of the integrated circuit device 2 of the present embodiment is increased.

本実施の形態では、不良積層ＩＣユニット８６に、第２の積層ＩＣユニット４ｂを接続することはない。従って、第２の積層ＩＣユニット４ｂが無駄に消費されることはない。また、不良積層ＩＣユニット８６を搭載した集積回路装置１１０が、無駄にパッケージングされることもない。従って、無駄なパッケージング作業を回避するこができる。   In the present embodiment, the second stacked IC unit 4 b is not connected to the defective stacked IC unit 86. Therefore, the second stacked IC unit 4b is not wasted. Further, the integrated circuit device 110 on which the defective laminated IC unit 86 is mounted is not wastefully packaged. Therefore, useless packaging work can be avoided.

（実施の形態２）
本実施の形態の集積回路装置は、図１乃至４を参照して説明した実施の形態１の集積回路装置と同じ構造を有している。また、本実施の形態の検査装置は、図５、１１、乃至１３を参照して説明した実施の形態１の検査装置と略同じ構造を有している。但し、本実施の形態では、支持板５８の窪み８８は、少なくても第１の積層ＩＣユニット４ａ及び第２の積層ＩＣユニット４ｂを同時に収納する。 (Embodiment 2)
The integrated circuit device of the present embodiment has the same structure as the integrated circuit device of the first embodiment described with reference to FIGS. Further, the inspection apparatus according to the present embodiment has substantially the same structure as the inspection apparatus according to the first embodiment described with reference to FIGS. However, in this embodiment, the depression 88 of the support plate 58 accommodates at least the first laminated IC unit 4a and the second laminated IC unit 4b at the same time.

図１３に示すように、実施の形態１の支持板５８は、第１の積層ＩＣユニット４ａ及び第２の積層ＩＣユニット４ｂを同時に収納することができる。従って、実施の形態１の支持板５８は、本実施の形態にも対応している。   As shown in FIG. 13, the support plate 58 of the first embodiment can accommodate the first laminated IC unit 4a and the second laminated IC unit 4b at the same time. Therefore, the support plate 58 of the first embodiment also corresponds to the present embodiment.

図１４及び１５は、本実施の形態の製造方法を説明する工程断面図である。   14 and 15 are process cross-sectional views illustrating the manufacturing method of the present embodiment.

本実施の形態の形態では、まず、図１４（ａ）に示すように、インターポーザ基板６８の表面に、第１の積層ＩＣユニット４ａと第２の積層ＩＣユニット４ｂを搭載する。   In the present embodiment, first, as shown in FIG. 14A, the first multilayer IC unit 4a and the second multilayer IC unit 4b are mounted on the surface of the interposer substrate 68.

次に、図１４（ｂ）に示すように、インターポーザ基板６８の第１の外部端子３０ａ及び第２の外部端子３０ｂを介して、第１の積層ＩＣユニット４ａ及び第２の積層ＩＣユニット４ｂを検査する。夫々の積層ＩＣの検査方法は、実施の形態１の検査方法と略同じである。   Next, as shown in FIG. 14B, the first multilayer IC unit 4a and the second multilayer IC unit 4b are connected via the first external terminal 30a and the second external terminal 30b of the interposer substrate 68. inspect. Each of the stacked IC inspection methods is substantially the same as the inspection method of the first embodiment.

次に、図１５（ａ）に示すように、インターポーザ基板６８を分割して、集積回路装置１０８ａ,１１０ａを形成する。その後、図１５（ｂ）に示すように、分割された集積回路装置のうち、検査に合格した第１の積層ＩＣユニット１００及び同じく検査に合格した第２の積層ＩＣユニット１００ａを有する集積回路装置１０８ａを抽出する。インターポーザ基板６８の分割抽出工程は、実施の形態１と略同じである。尚、集積回路装置１１０ａは、検査で不合格と判定された積層ＩＣユニットを有する集積回路装置である。   Next, as shown in FIG. 15A, the interposer substrate 68 is divided to form integrated circuit devices 108a and 110a. Thereafter, as shown in FIG. 15B, among the divided integrated circuit devices, the integrated circuit device having the first laminated IC unit 100 that has passed the inspection and the second laminated IC unit 100a that has also passed the inspection. 108a is extracted. The division extraction process of the interposer substrate 68 is substantially the same as in the first embodiment. The integrated circuit device 110a is an integrated circuit device having a stacked IC unit that is determined to be unacceptable in the inspection.

次に、抽出した集積回路装置１０８ａをパッケージ基板８に搭載した後、樹脂１０で封止して、SiP構造体を形成する（図２参照）。   Next, after the extracted integrated circuit device 108a is mounted on the package substrate 8, it is sealed with a resin 10 to form a SiP structure (see FIG. 2).

本実施の形態によれば、検査に合格した積層ＩＣユニットを選び出してパケージングするので、パッケージング後の集積回路装置（SiP構造体）の歩留りが高くなる。また、無駄なパッケージング作業を回避することができる。   According to the present embodiment, since the stacked IC units that pass the inspection are selected and packaged, the yield of the integrated circuit device (SiP structure) after packaging is increased. Also, useless packaging work can be avoided.

（実施の形態３）
図１６は、本実施の形態の集積回路装置１１２の断面図である。図１７は、本実施の形態のSiP構造体の断面図である。 (Embodiment 3)
FIG. 16 is a cross-sectional view of the integrated circuit device 112 of this embodiment. FIG. 17 is a cross-sectional view of the SiP structure of the present embodiment.

本実施の形態の集積回路装置１１２は、図１６に示すように、実施の形態１と同様に、第１の積層ＩＣユニット４ａと、第２の積層ＩＣユニット４ｂと、積層ＩＣユニット４ａ,４ｂを搭載し且つ相互に接続するインターポーザ６を有している。一方、本実施の形態のSiP構造体は、図１７に示すように、実施の形態１とは異なり、パッケージング基板を有していない。尚、本実施の形態では、第１の積層ＩＣユニット４ａのダイの数と第２の積層ＩＣユニット４ｂのダイの数は、互いに近いほど好ましい。これにより、SiP構造体を低背化することができる。   As shown in FIG. 16, the integrated circuit device 112 according to the present embodiment includes a first stacked IC unit 4a, a second stacked IC unit 4b, and stacked IC units 4a and 4b, as in the first embodiment. The interposer 6 is mounted and connected to each other. On the other hand, as shown in FIG. 17, the SiP structure according to the present embodiment does not have a packaging substrate, unlike the first embodiment. In the present embodiment, it is preferable that the number of dies in the first multilayer IC unit 4a and the number of dies in the second multilayer IC unit 4b are closer to each other. Thereby, the height of the SiP structure can be reduced.

図１８は、本実施の形態の集積回路装置の製造方法を説明する工程断面図である。   FIG. 18 is a process cross-sectional view illustrating the manufacturing method of the integrated circuit device of the present embodiment.

本実施の形態では、まず、実施の形態１の「積層ＩＣユニットの搭載工程」と同様に、インターポーザ基板６８の表面に、第１の積層ＩＣユニット４ａを搭載する。   In the present embodiment, first, the first multilayer IC unit 4 a is mounted on the surface of the interposer substrate 68 in the same manner as the “stacked IC unit mounting step” in the first embodiment.

次に、実施の形態１の「積層ＩＣユニットの検査工程」と同様に、インターポーザ基板６８の外部端子３０ａを介して、第１の積層ＩＣユニット４ａを検査する。   Next, similarly to the “stacked IC unit inspection process” of the first embodiment, the first stacked IC unit 4 a is inspected via the external terminal 30 a of the interposer substrate 68.

次に、実施の形態１の「積層ＩＣユニットの追加搭載工程」と同様に、上記検査工程に合格した第１の積層ＩＣユニット１００ａを有する、インターポーザ基板６８の分割領域内１０２ａに、第２の積層ＩＣユニット４ｂを搭載する。一方、検査工程で不合格と判定された第１の積層ＩＣユニット１０４ａ（不良積層ＩＣユニット８６）を有する、インターポーザ基板６８の分割領域内１０６aには、第２の積層ＩＣユニット４ｂを搭載しない（図１８参照）。その後、第１の積層ＩＣユニット１００ａと第２の積層ＩＣユニット４ｂを、インターポーザ基板６８の上で樹脂１０で封止する。   Next, similarly to the “additional mounting process of the multilayer IC unit” of the first embodiment, the second multilayer IC unit 100a having passed the inspection process has a second region 102a in the divided region 102a of the interposer substrate 68. The laminated IC unit 4b is mounted. On the other hand, the second laminated IC unit 4b is not mounted in the divided area 106a of the interposer substrate 68 having the first laminated IC unit 104a (defective laminated IC unit 86) determined to be unacceptable in the inspection process ( (See FIG. 18). Thereafter, the first multilayer IC unit 100 a and the second multilayer IC unit 4 b are sealed with the resin 10 on the interposer substrate 68.

次に、実施の形態１の分割抽出工程と同様に、インターポーザ基板６８を分割し、分割された集積回路装置のうち、検査に合格した第１の積層ＩＣユニット１００ａを有する集積回路装置１１４を抽出する（図１８（ｂ）参照）。ここで、本実施の形態では、インターポーザ基板６８の分割前に樹脂封止を行っているので、パッケージング工程は不要である。この集積回路装置１１４は、図１８に示すように、樹脂１０で封止されたSiP構造体である。尚、図１６では、樹脂１０が省略されている。   Next, similarly to the division extraction process of the first embodiment, the interposer substrate 68 is divided, and the integrated circuit device 114 having the first stacked IC unit 100a that has passed the inspection is extracted from the divided integrated circuit devices. (See FIG. 18B). Here, in this embodiment, since resin sealing is performed before the division of the interposer substrate 68, a packaging process is unnecessary. The integrated circuit device 114 is a SiP structure sealed with a resin 10 as shown in FIG. In FIG. 16, the resin 10 is omitted.

本実施の形態では、実施の形態１と同様に、第２の積層ＩＣユニット４ｂの搭載前に、第１の積層ＩＣユニット４ａを検査する。従って、集積回路１１２の歩留まりが高くなる。また、第２の積層ＩＣユニット４ｂが無駄になることもない。   In the present embodiment, similarly to the first embodiment, the first multilayer IC unit 4a is inspected before the second multilayer IC unit 4b is mounted. Therefore, the yield of the integrated circuit 112 is increased. Further, the second laminated IC unit 4b is not wasted.

尚、実施の形態２と同様に、第１の積層ＩＣユニット４ａ及び第２の積層ＩＣユニット４ｂをインターポーザ基板６８に搭載した後に、夫々の積層ＩＣユニットを検査してもよい。この場合も、分割抽出工程により不良品が除去されるので、集積回路装置の歩留まりが高くなる。   As in the second embodiment, each of the stacked IC units may be inspected after the first stacked IC unit 4a and the second stacked IC unit 4b are mounted on the interposer substrate 68. Also in this case, defective products are removed by the division extraction process, so that the yield of the integrated circuit device is increased.

以上の実施の形態では、集積回路装置に搭載する積層ＩＣユニットの数は２つである。しかし、集積回路装置に搭載する積層ＩＣユニットの数は、２つには限られない。例えば、１つでも良いし、３つ以上であってもよい。また、第２の積層ＩＣユニットの代わりに、ダイを一つだけ有する集積回路ユニットを搭載してもよい。   In the above embodiment, the number of stacked IC units mounted on the integrated circuit device is two. However, the number of stacked IC units mounted on the integrated circuit device is not limited to two. For example, one may be sufficient and three or more may be sufficient. Further, instead of the second stacked IC unit, an integrated circuit unit having only one die may be mounted.

また、以上の実施の形態では、インターポーザを形成する基板の材料はＳｉである。しかし、インターポーザの基板材料はＳｉに限られない。例えば、アルミナ等のセラミック材料やガラスエポキシ等を、基板材料としてもよい。   Moreover, in the above embodiment, the material of the board | substrate which forms an interposer is Si. However, the substrate material of the interposer is not limited to Si. For example, a ceramic material such as alumina or glass epoxy may be used as the substrate material.

また、以上の実施の形態では、Ｓｉ貫通電極によりダイを相互に接続して積層ＩＣユニットを形成し、この積層ＩＣユニットをインターポーザ基板に搭載している。しかし、ワイヤによりダイを相互に接続した積層ＩＣユニットや一対のダイをフリップチップ接続した積層ＩＣユニットを、インターポーザ基板に搭載してもよい。或いは、インターポーザ基板に複数のダイを積層し、夫々のダイをワーヤでインターポーザ基板に接続することで、積層ＩＣユニットをインターポーザ基板に搭載してもよい。   Further, in the above embodiment, the stacked IC unit is formed by connecting the dies to each other by the Si through electrode, and this stacked IC unit is mounted on the interposer substrate. However, a laminated IC unit in which dies are connected to each other by a wire or a laminated IC unit in which a pair of dies are flip-chip connected may be mounted on the interposer substrate. Alternatively, the stacked IC unit may be mounted on the interposer substrate by stacking a plurality of dies on the interposer substrate and connecting each die to the interposer substrate with a wire.

また、以上の実施の形態では、相互に接続された積層ＩＣユニットを、インターポーザ基板のＩＣ搭載端子に接続することで、積層ＩＣユニットをインターポーザ基板に搭載している。しかし、ＩＣ搭載端子上にダイを一つ一つ積層して、積層ＩＣユニットを形成することで、積層ＩＣユニットをインターポーザ基板に搭載してもよい。或いは、複数のダイを積層したダイ積層体（例えば、２層のダイ積層体）をＩＣ搭載端子上に一つ一つ積層することで、インターポーザ基板に積層ＩＣユニット（例えば、１０層の積層ＩＣユニット）を搭載してもよい。この際、ダイ積層体を積層する度に、夫々のダイ積層体を検査してもよい。   In the above embodiment, the stacked IC units are mounted on the interposer substrate by connecting the stacked IC units connected to each other to the IC mounting terminals of the interposer substrate. However, the stacked IC units may be mounted on the interposer substrate by stacking dies one by one on the IC mounting terminals to form a stacked IC unit. Alternatively, by stacking a die stack (eg, a two-layer die stack) in which a plurality of dies are stacked one by one on an IC mounting terminal, a stacked IC unit (for example, a 10-layer stacked IC) is formed on the interposer substrate. Unit). At this time, each die stack may be inspected each time the die stack is stacked.

また、以上の実施の形態では、インターポーザ基板をパッケ−ジ基板（又はプリント基板）に接続する外部端子３０ａ,３０ｂを介して、積層ＩＣユニットを検査する。しかし、検査専用の外部端子をインターポーザ基板に設け、この検査端子を介して、積層ＩＣユニットを検査してもよい。この検査専用の外部端子として、例えば、接続用の外部端子から引き出した配線に接続された、電極パッドを形成してもよい。この際、検査専用の外部端子の間隔を、接続用の外部端子の間隔より広くして、探針の接触をより容易にすることができる。   In the above embodiment, the laminated IC unit is inspected via the external terminals 30a and 30b that connect the interposer substrate to the package substrate (or printed circuit board). However, an external terminal dedicated for inspection may be provided on the interposer substrate, and the laminated IC unit may be inspected via the inspection terminal. As an external terminal dedicated to this inspection, for example, an electrode pad connected to a wiring drawn from the external terminal for connection may be formed. At this time, the interval between the external terminals dedicated for inspection can be made wider than the interval between the external terminals for connection, thereby making it easier to contact the probe.

以上の実施の形態に関し、更に以下の付記を開示する。   Regarding the above embodiment, the following additional notes are disclosed.

（付記１）
複数の集積回路ダイが積層された積層ＩＣユニットを有する集積回路装置の製造方法であって、
インターポーザ基板の表面に、前記積層ＩＣユニットを搭載する搭載工程と、
前記インターポーザ基板の外部端子を介して、前記積層ＩＣユニットを検査する検査工程と、
前記検査工程の後に前記インターポーザ基板を分割し、当該分割された集積回路装置のうち、前記検査工程に合格した前記積層ＩＣユニットを有する集積回路装置を抽出する分割抽出工程とを、
有する集積回路装置の製造方法。 (Appendix 1)
A method of manufacturing an integrated circuit device having a stacked IC unit in which a plurality of integrated circuit dies are stacked,
A mounting step of mounting the laminated IC unit on the surface of the interposer substrate;
An inspection step of inspecting the laminated IC unit via an external terminal of the interposer substrate;
Dividing the interposer substrate after the inspection step, and dividing and extracting the integrated circuit device having the stacked IC unit that has passed the inspection step among the divided integrated circuit devices,
A method for manufacturing an integrated circuit device.

（付記２）
付記１に記載の集積回路装置の製造方法において、
前記集積回路装置が、相互に接続された複数の積層ＩＣユニットを有し、
前記搭載工程において、前記インターポーザ基板の表面に、第１の積層ＩＣユニットを搭載し、
前記検査工程に合格した前記第１の積層ＩＣユニットを有する、前記第インターポーザ基板の分割領域内に、第２の積層ＩＣユニットを搭載する追加搭載工程を有し、
前記追加搭載工程の後に、前記分割抽出工程を行うことを、
特徴とする集積回路装置の製造方法。 (Appendix 2)
In the manufacturing method of the integrated circuit device according to attachment 1,
The integrated circuit device includes a plurality of stacked IC units connected to each other;
In the mounting step, the first laminated IC unit is mounted on the surface of the interposer substrate,
In the divided area of the first interposer substrate having the first laminated IC unit that has passed the inspection process, an additional mounting step of mounting a second laminated IC unit,
Performing the divided extraction step after the additional mounting step;
A method of manufacturing an integrated circuit device.

（付記３）
付記２に記載の集積回路装置の製造方法において、
前記搭載工程において、第１のマーカが指定する第１のＩＣ搭載端子に、前記第１の積層ＩＣユニットを接続し、
前記追加搭載工程において、第２のマーカが指定する、前記分割領域内の第２のＩＣ搭載端子に、前記第２の積層ＩＣユニットを接続することを、
特徴とする集積回路装置の製造方法。 (Appendix 3)
In the method of manufacturing an integrated circuit device according to attachment 2,
In the mounting step, the first stacked IC unit is connected to a first IC mounting terminal specified by a first marker,
In the additional mounting step, connecting the second stacked IC unit to the second IC mounting terminal in the divided area specified by the second marker;
A method of manufacturing an integrated circuit device.

（付記４）
付記１乃至３のいずれか１項に記載の集積回路装置の製造方法において、
前記検査工程において、
窪みが表面に設けられた支持板に、前記窪みに前記積層ＩＣユニットが収納されるように、前記インターポーザ基板を裏返して載置し、前記外部端子を介して、前記積層ＩＣユニットを検査することを、
特徴とする集積回路装置の製造方法。 (Appendix 4)
In the method for manufacturing an integrated circuit device according to any one of appendices 1 to 3,
In the inspection step,
The interposer substrate is placed upside down on a support plate provided with a recess so that the stacked IC unit is accommodated in the recess, and the stacked IC unit is inspected via the external terminal. The
A method of manufacturing an integrated circuit device.

（付記５）
付記４に記載の集積回路装置の製造方法において、
前記支持板が、前記支持板の外周を裏面側で周回する凸部と、前記凸部で囲まれた領域に設けられた熱伝導部を有し、
前記検査工程において、一定の温度に保たれたステージに前記熱伝導部を接触させた状態で、前記外部端子を介して、前記積層ＩＣユニットに検査することを、
特徴とする集積回路装置の製造方法。 (Appendix 5)
In the method of manufacturing an integrated circuit device according to appendix 4,
The support plate has a convex portion that circulates on the back surface side of the outer periphery of the support plate, and a heat conduction portion provided in a region surrounded by the convex portion,
In the inspection step, inspecting the laminated IC unit through the external terminal in a state where the heat conduction unit is in contact with a stage maintained at a constant temperature.
A method of manufacturing an integrated circuit device.

（付記６）
複数の集積回路ダイが積層された積層ＩＣユニットを表面に搭載したインターポーザ基板を裏返して載置する支持板であって、前記積層ＩＣユニットを収容する窪みが表面に設けられた支持板と、
前記インターポーザ基板の外部端子に接触する探針とを、
有する集積回路装置の検査装置。 (Appendix 6)
A support plate for turning over and mounting an interposer substrate on which a laminated IC unit on which a plurality of integrated circuit dies are laminated is mounted on the surface, a support plate provided on the surface with a recess for accommodating the laminated IC unit;
A probe that contacts an external terminal of the interposer substrate,
An integrated circuit device inspection apparatus.

（付記７）
付記６に記載の集積回路装置の検査装置において、
前記支持板が、前記支持板の外周を裏面側で周回する凸部と、前記凸部の内側から表面側に貫通する真空吸着孔とを有し、
前記凸部に対応する真空吸着孔と、前記凸部の内側の領域に対応する真空吸着孔とが設けられたステージを有することを、
特徴とする集積回路装置の検査装置。 (Appendix 7)
In the inspection apparatus for an integrated circuit device according to appendix 6,
The support plate has a convex portion that circulates around the outer periphery of the support plate on the back surface side, and a vacuum suction hole that penetrates from the inside of the convex portion to the front surface side,
Having a stage provided with a vacuum suction hole corresponding to the convex portion and a vacuum suction hole corresponding to a region inside the convex portion,
An integrated circuit device inspection apparatus.

（付記８）
付記６又は７に記載の集積回路装置の検査装置において、
前記支持板が、前記凸部で囲まれた領域に設けられた熱伝導部と、
前記ステージの温度を一定に保つ温度制御ユニットを有することを、
特徴とする集積回路装置の検査装置。 (Appendix 8)
In the inspection apparatus for an integrated circuit device according to appendix 6 or 7,
A heat conducting portion provided in a region surrounded by the convex portion, the support plate;
Having a temperature control unit that keeps the temperature of the stage constant;
An integrated circuit device inspection apparatus.

２・・・実施の形態１の集積回路装置
４・・・積層ＩＣユニット
６・・・インターポーザ
１２・・・集積回路ダイ
２６・・・積層ＩＣユニットの外部端子
２８・・・ＩＣ搭載端子
３０・・・インターポーザの外部端子
４６・・・検査装置
４８・・・ステージ
５０・・・探針
５８・・・支持板
６０・・・排気ユニット
６２・・・温度制御ユニット
６８・・・インターポーザ基板
７２・・・分割領域
７４・・・第１のマーカ
７６・・・第２のマーカ
８０・・・第３のマーカ
８２・・・第４のマーカ
８８・・・窪み
９０・・・凸部
９２・・・第１の真空吸着孔
９４・・・熱伝導部
９６・・・第２の真空吸着孔
９８・・・第３の真空吸着孔
１１２・・・集積回路装置 2 ... Integrated circuit device 4 of Embodiment 1 ... Stacked IC unit 6 ... Interposer 12 ... Integrated circuit die 26 ... External terminal 28 of stacked IC unit ... IC mounting terminal 30 · · Interposer external terminal 46 · · · inspection device 48 · · · stage 50 · · · probe 58 · · · support plate 60 · · · exhaust unit 62 · · · temperature control unit 68 · · · interposer substrate 72 .. divided area 74... First marker 76... Second marker 80... Third marker 82... Fourth marker 88. First vacuum suction hole 94... Heat conduction part 96... Second vacuum suction hole 98... Third vacuum suction hole 112.

Claims (5)

複数の集積回路ダイが積層された積層ＩＣユニットを有する集積回路装置の製造方法であって、
インターポーザ基板の表面に、前記積層ＩＣユニットを搭載する搭載工程と、
前記インターポーザ基板の外部端子を介して、前記積層ＩＣユニットを検査する検査工程と、
前記検査工程の後に前記インターポーザ基板を分割し、当該分割された集積回路装置のうち、前記検査工程に合格した前記積層ＩＣユニットを有する集積回路装置を抽出する分割抽出工程とを、
有する集積回路装置の製造方法。 A method of manufacturing an integrated circuit device having a stacked IC unit in which a plurality of integrated circuit dies are stacked,
A mounting step of mounting the laminated IC unit on the surface of the interposer substrate;
An inspection step of inspecting the laminated IC unit via an external terminal of the interposer substrate;
Dividing the interposer substrate after the inspection step, and dividing and extracting the integrated circuit device having the stacked IC unit that has passed the inspection step among the divided integrated circuit devices,
A method for manufacturing an integrated circuit device. 請求項１記載の集積回路装置の製造方法において、
前記検査工程において、
窪みが表面に設けられた支持板に、前記窪みに前記積層ＩＣユニットが収納されるように、前記インターポーザ基板を裏返して載置し、前記外部端子を介して、前記積層ＩＣユニットを検査することを、
特徴とする集積回路装置の製造方法。 In the manufacturing method of the integrated circuit device of Claim 1,
In the inspection step,
The interposer substrate is placed upside down on a support plate provided with a recess so that the stacked IC unit is accommodated in the recess, and the stacked IC unit is inspected via the external terminal. The
A method of manufacturing an integrated circuit device. 請求項２に記載の集積回路装置の製造方法において、
前記支持板が、前記支持板の外周を裏面側で周回する凸部と、前記凸部で囲まれた領域に設けられた熱伝導部を有し、
前記検査工程において、一定の温度に保たれたステージに前記熱伝導部を接触させた状態で、前記外部端子を介して、前記積層ＩＣユニットに検査することを、
特徴とする集積回路装置の製造方法。 In the manufacturing method of the integrated circuit device according to claim 2,
The support plate has a convex portion that circulates on the back surface side of the outer periphery of the support plate, and a heat conduction portion provided in a region surrounded by the convex portion,
In the inspection step, inspecting the laminated IC unit through the external terminal in a state where the heat conduction unit is in contact with a stage maintained at a constant temperature.
A method of manufacturing an integrated circuit device. 複数の集積回路ダイが積層された積層ＩＣユニットを表面に搭載したインターポーザ基板を裏返して載置する支持板であって、前記積層ＩＣユニットを収容する窪みが表面に設けられた支持板と、
前記インターポーザ基板の外部端子に接触する探針とを、
有する集積回路装置の検査装置。 A support plate for turning over and mounting an interposer substrate on which a laminated IC unit on which a plurality of integrated circuit dies are laminated is mounted on the surface, a support plate provided on the surface with a recess for accommodating the laminated IC unit;
A probe that contacts an external terminal of the interposer substrate,
An integrated circuit device inspection apparatus. 請求項４に記載の集積回路装置の検査装置において、
前記支持板が、前記支持板の外周を裏面側で周回する凸部と、前記凸部の内側から表面側に貫通する真空吸着孔とを有し、
前記凸部に対応する真空吸着孔と、前記凸部の内側の領域に対応する真空吸着孔とが設けられたステージを有することを、
特徴とする集積回路装置の検査装置。 The inspection apparatus for an integrated circuit device according to claim 4,
The support plate has a convex portion that circulates around the outer periphery of the support plate on the back surface side, and a vacuum suction hole that penetrates from the inside of the convex portion to the front surface side,
Having a stage provided with a vacuum suction hole corresponding to the convex portion and a vacuum suction hole corresponding to a region inside the convex portion,
An integrated circuit device inspection apparatus.
JP2010036072A 2010-02-22 2010-02-22 Integrated circuit device manufacturing method and inspection device Expired - Fee Related JP5407925B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010036072A JP5407925B2 (en) 2010-02-22 2010-02-22 Integrated circuit device manufacturing method and inspection device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010036072A JP5407925B2 (en) 2010-02-22 2010-02-22 Integrated circuit device manufacturing method and inspection device

Publications (2)

Publication Number Publication Date
JP2011169854A true JP2011169854A (en) 2011-09-01
JP5407925B2 JP5407925B2 (en) 2014-02-05

Family

ID=44684116

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010036072A Expired - Fee Related JP5407925B2 (en) 2010-02-22 2010-02-22 Integrated circuit device manufacturing method and inspection device

Country Status (1)

Country Link
JP (1) JP5407925B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014196105A1 (en) * 2013-06-03 2014-12-11 パナソニックＩｐマネジメント株式会社 Semiconductor device, and production method therefor
KR101622453B1 (en) * 2014-01-22 2016-05-31 앰코 테크놀로지 코리아 주식회사 Semiconductor device and manufacturing method thereof
WO2018159186A1 (en) * 2017-02-28 2018-09-07 富士フイルム株式会社 Semiconductor device, laminate, semiconductor device manufacturing method, and laminate manufacturing method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008263150A (en) * 2007-04-16 2008-10-30 Matsushita Electric Ind Co Ltd Semiconductor device, and inspection method
JP2008300604A (en) * 2007-05-31 2008-12-11 Renesas Technology Corp Manufacturing method of semiconductor device
JP2009038192A (en) * 2007-08-01 2009-02-19 Alps Electric Co Ltd Manufacturing method of semiconductor device, and interposer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008263150A (en) * 2007-04-16 2008-10-30 Matsushita Electric Ind Co Ltd Semiconductor device, and inspection method
JP2008300604A (en) * 2007-05-31 2008-12-11 Renesas Technology Corp Manufacturing method of semiconductor device
JP2009038192A (en) * 2007-08-01 2009-02-19 Alps Electric Co Ltd Manufacturing method of semiconductor device, and interposer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014196105A1 (en) * 2013-06-03 2014-12-11 パナソニックＩｐマネジメント株式会社 Semiconductor device, and production method therefor
US9461019B2 (en) 2013-06-03 2016-10-04 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for making the device
KR101622453B1 (en) * 2014-01-22 2016-05-31 앰코 테크놀로지 코리아 주식회사 Semiconductor device and manufacturing method thereof
US9793180B2 (en) 2014-01-22 2017-10-17 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
WO2018159186A1 (en) * 2017-02-28 2018-09-07 富士フイルム株式会社 Semiconductor device, laminate, semiconductor device manufacturing method, and laminate manufacturing method

Also Published As

Publication number Publication date
JP5407925B2 (en) 2014-02-05

Similar Documents

Publication Publication Date Title
US11193953B2 (en) 3D chip testing through micro-C4 interface
US9209166B2 (en) Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
US9502314B2 (en) Method for manufacturing tested apparatus and method for manufacturing system including tested apparatus
US8689437B2 (en) Method for forming integrated circuit assembly
JP4602715B2 (en) Chip stack package and manufacturing method thereof
TWI536525B (en) Chip package
US10651050B2 (en) Semiconductor device packages and structures
US10056354B2 (en) Multi-chip semiconductor apparatus
US10062668B2 (en) Semiconductor electronic device with improved testing features and corresponding packaging method
TW201436161A (en) Semiconductor package and method of manufacture
US10325881B2 (en) Vertical semiconductor device having a stacked die block
JP2000294607A (en) Manufacture of semiconductor device
US20140184261A1 (en) Testing apparatus and testing method
US20140070404A1 (en) Semiconductor package structure and interposer therefor
JP5407925B2 (en) Integrated circuit device manufacturing method and inspection device
TWI506712B (en) Method for testing semiconductor package
JP2015176937A (en) Semiconductor device manufacturing method
TWI487922B (en) Testing apparatus for semiconductor component and method of testing a semiconductor component
CN117561598A (en) Reconstituted wafer-to-wafer hybrid bond interconnect architecture with known good die

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121031

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130716

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130917

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131021

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees