JP2011169854A - Method of manufacturing integrated circuit device, and inspection device - Google Patents
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Abstract
Description
本発明は、集積回路装置の製造方法及び検査装置に関する。 The present invention relates to an integrated circuit device manufacturing method and an inspection device.
携帯電話や携帯端末、高性能サーバなどの電子機器の高機能化及び高速化が、進んでいる。同時に、携帯型の電子機器では、小型化及び薄層化が進んでいる。このため、これら電子機器に搭載する集積回路(IC; Integrated Circuit)の高機能化、高速化、及び小型化が、進んでいる。 Electronic devices such as mobile phones, mobile terminals, and high-performance servers are becoming more sophisticated and faster. At the same time, portable electronic devices are becoming smaller and thinner. For this reason, high functionality, high speed, and miniaturization of integrated circuits (ICs) mounted on these electronic devices are progressing.
システムインパッケージ(SiP; System in Package)は、複数の集積回路ダイ(すなわち、ICチップ)を一つのICパッケージ内に納めて、一つのICパッケージ内にシステムを構築する技術である。SiPは、集積回路装置の高機能化、高速化、及び小型化を支える重要な技術である。 System in Package (SiP) is a technology for building a system in one IC package by storing a plurality of integrated circuit dies (ie, IC chips) in one IC package. SiP is an important technology that supports high functionality, high speed, and miniaturization of integrated circuit devices.
SiPでは、インターポーザに複数の集積回路ダイ(以下、ダイと呼ぶ)を搭載し、インターポーザの配線により複数のダイを相互に接続して集積回路装置を形成する。その後、この集積回路装置をパッケージングして、SiP構造体を形成する。ここで、複数のダイを積層した積層ICユニットをインターポーザに搭載することにより、集積回路装置の集積度を飛躍的に向上させることができる。 In SiP, a plurality of integrated circuit dies (hereinafter referred to as dies) are mounted on an interposer, and a plurality of dies are connected to each other by interposer wiring to form an integrated circuit device. Thereafter, the integrated circuit device is packaged to form a SiP structure. Here, by mounting a stacked IC unit in which a plurality of dies are stacked on an interposer, the degree of integration of the integrated circuit device can be dramatically improved.
ウエハの分割前にICを検査し、ウエハの分割後に、検査に合格したICチップ(ダイ)を抽出することは容易である。従って、このようなダイをインターポーザ上に平らに搭載した集積回路装置の歩留りは高い。 It is easy to inspect the IC before dividing the wafer and extract the IC chip (die) that has passed the inspection after dividing the wafer. Therefore, the yield of an integrated circuit device in which such a die is mounted flat on an interposer is high.
ところで、検査に合格したダイを積層して積層ICユニットを形成しても、積層過程でダイが損傷を受けて、積層ICユニットが正常に動作しない場合がある。ここで、積層ICユニットは、一辺が高々数mmの部材である。従って、積層ICユニットの外部電極に探針を当ててその動作を検査することは、事実上困難である。このため、ダイを平らに積層した集積回路装置と同様に、正常に動作する積層ICユニットを抽出して、集積回路装置を形成することは困難である。故に、積層ICユニットを有する集積回路装置の歩留りは、必ずしも高くない。 By the way, even if dies that pass inspection are stacked to form a stacked IC unit, the stacked IC unit may not operate normally due to damage to the die during the stacking process. Here, the laminated IC unit is a member having a side of several millimeters at most. Therefore, it is practically difficult to inspect the operation by applying a probe to the external electrode of the laminated IC unit. Therefore, it is difficult to form an integrated circuit device by extracting a normally operating stacked IC unit in the same way as an integrated circuit device in which dies are stacked flat. Therefore, the yield of the integrated circuit device having the stacked IC unit is not necessarily high.
そこで、本発明の目的は、積層ICユニットを有する集積回路装置の歩留りを高くする製造方法を提供することである。 Accordingly, an object of the present invention is to provide a manufacturing method for increasing the yield of an integrated circuit device having a laminated IC unit.
上記の目的を達成するために、本集積回路の製造方法の一観点によれば、複数の集積回路ダイが積層された積層ICユニットを有する集積回路装置の製造方法であって、インターポーザ基板の表面に、前記積層ICユニットを搭載する搭載工程と、前記インターポーザ基板の外部端子を介して、前記積層ICユニットを検査する検査工程と、前記検査工程の後に前記インターポーザ基板を分割し、当該分割された集積回路装置のうち、前記検査工程に合格した前記積層ICユニットを有する集積回路装置を抽出する分割抽出工程とを有する集積回路装置の製造方法が提供される。 In order to achieve the above object, according to one aspect of the present integrated circuit manufacturing method, there is provided a manufacturing method of an integrated circuit device having a stacked IC unit in which a plurality of integrated circuit dies are stacked, the surface of an interposer substrate In addition, a mounting process for mounting the multilayer IC unit, an inspection process for inspecting the multilayer IC unit via an external terminal of the interposer substrate, and the interposer substrate after the inspection process are divided. A method of manufacturing an integrated circuit device is provided, which includes a divided extraction step of extracting an integrated circuit device having the stacked IC unit that has passed the inspection step among the integrated circuit devices.
本実施の形態によれば、積層ICユニットを有する集積回路装置の歩留りが高くなる。 According to this embodiment, the yield of an integrated circuit device having a stacked IC unit is increased.
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof. In addition, the same code | symbol is attached | subjected to the corresponding part even if drawings differ, and the description is abbreviate | omitted.
(実施の形態1)
(1)集積回路装置の構造
図1は、本実施の形態の集積回路装置2の断面図である。図2は、この集積回路装置2をパッケージングしたSiP構造体の断面図である。
(Embodiment 1)
(1) Structure of Integrated Circuit Device FIG. 1 is a cross-sectional view of an
図1に示すように、本実施の形態の集積回路装置2は、第1の積層ICユニット4aと、第2の積層ICユニット4bと、積層ICユニット4a,4bを搭載し且つ相互に接続するインターポーザ6を有している。この集積回路装置2は、図2に示すように、パッケージ基板8の表面に搭載され、樹脂10により封止されている。このパッケージ基板8の裏面には、外部端子11が2次元アレイ状に配置されている。
As shown in FIG. 1, an
ここで、第1の積層ICユニット4a及び第2の積層ICユニット4bは、図1に示すように、その底面に外部端子26a,26bを有し、この外部端子26a,26bにより、インターポーザ6の表面のIC搭載端子(図示せず)に接続されている。このIC搭載端子は、インターポーザ6の裏面に設けられた外部端子30に接続されている。この外部端子30は、パッケージ基板8の表面に設けられた電極パッド(図示せず)に接続されている。そして、この電極パッドが、パッケージ基板8の外部端子11に接続されている。
Here, as shown in FIG. 1, the first laminated
―積層ICユニット―
第1の積層ICユニット4a及び第2の積層ICユニッ4b(以下、積層ICユニットと総称する)の構造は、ダイの積層数やそのICの構造などを除き、基本的には同じである。図3は、本実施の形態の積層ICユニット4の構造を説明する断面図である。積層ICユニット4は、図3に示すように、複数の集積回路ダイ(以下、ダイと呼ぶ)12が積層された部材である。ダイの積層数は、例えば2乃至10である。
―Multilayer IC unit―
The structure of the first laminated
尚、集積回路ダイとは、複数のICが形成された半導体基板(ウエハ)を、一つ一つのICに分割した部材のことである。各ダイ12のICは、例えばCPU(Central Processing Unit)、DRAM(Dynamic Random Access Memory)、フラッシュメモリ、ロジックICなどである。
The integrated circuit die is a member obtained by dividing a semiconductor substrate (wafer) on which a plurality of ICs are formed into individual ICs. The IC of each
本実施の形態のダイ12は、図3に示しように、分割したSi基板(以下、Si分割基板と呼ぶ)14と、このSi分割基板14の表面に形成した多層配線構造16を有している。Si分割基板14には、複数の半導体素子(図示せず)が形成されており、多層配線構造16により相互に接続されて、ICを形成している。
As shown in FIG. 3, the die 12 of the present embodiment has a divided Si substrate (hereinafter referred to as a Si divided substrate) 14 and a
更に、ダイ12は、ダイ12を垂直に貫通するSi貫通電極(TSV; through-silicon via)18を有している。ダイ12は、夫々、このSi貫通電極18に接続された表面側電極パッド20と、同じくSi貫通電極18に接続された裏面側電極パッド22,22aを有している。この表面側電極パッド20及び裏面側電極パッド22の一方又は双方に形成した半田バンプ24により、上下の集積回路ダイ12が接続されている。これにより、各集積回路ダイ12のICが相互に接続され、互いに協働して所定の機能を発揮する積層ICユニットを形成する。但し、一番上のダイには、必ずしも、表面側電極パッド20を設けなくてもよい(図3参照)。
Furthermore, the die 12 has a through silicon via (TSV) 18 that vertically penetrates the die 12. The die 12 has a front-
一方、最下層のダイ12に形成した半田バンプ24aは、積層ICユニット4をインターポーザ6に接続する。この半田バンプ24aと、この半田バンプ24aを担持する電極パッド22aは、積層ICユニット4の外部端子26を形成する。本実施の形態では、この外部端子26が、2次元アレイ状に配置されている。尚、最下層のダイ12に電極パッド22aだけを設けて、後述するインターポーザ基板のIC搭載端子に半田バンプを設けてもよい。
On the other hand, solder bumps 24 a formed on the lowermost layer die 12 connect the
ところで、積層ICユニット4を形成するダイ12は、厚さ50〜200μmの壊れやすい部材である。このため、積層ICユニット4の製造過程で、ダイ12が傷つけられることがある。また、電極パッド20,22の直径は、高々数10μmである。このため、上下のダイが接続不良を起こすことがある。更に、積層されたダイの影響により、ICの動作熱が円滑に放出されず、夫々のダイ(特に、最上層のダイ)が動作不良を起こすことがある。このような種々の原因により、正常なダイを積層して積層ICユニット4を形成しても、積層ICユニット4が正常に動作しない場合がある。
By the way, the die 12 forming the
積層ICユニット4の一辺は高々数mmである。このような微細な部材にICテスタの探針(プローブ)を当てて検査することは、極めて非効率的な作業である。また、積層ICユニット4の外部端子26の間隔は、通常数十μm(例えば、50μm)である。このような狭い間隔で配置された外部端子26に探針を接触さることは、極めて困難である。従って、積層ICユニット4の検査は、事実上困難である。
One side of the
―インターポーザ―
インターポーザは、端子間隔の異なる2つの電子部材(例えば、プリント基板とダイ)を接続する中継部材である。本実施の形態のSiP構造体では、インターポーザ6が、積層ICユニット4a,4bをパッケージ基板8に接続している(図2参照)。
―Interposer―
The interposer is a relay member that connects two electronic members (for example, a printed board and a die) having different terminal intervals. In the SiP structure of the present embodiment, the
図4は、インターポーザ6の断面図である。
FIG. 4 is a cross-sectional view of the
図4に示すように、インターポーザ6は、表面側に、第1の積層ICユニット4aの外部端子26aに対応する、第1のIC搭載端子28a(電極パッド)を有している。更に、インターポーザ6は、表面側に、第2の積層ICユニット4bの外部端子26bに対応する、第2のIC搭載端子28b(電極パッド)を有している。また、インターポーザ6は、裏面側に、パッケージ基板8の電極パッドに対応する外部端子30を有している。ここで、外部端子30は、電極パッド32と、この電極パッド32上に形成された半田バンプ34を有している。
As shown in FIG. 4, the
また、インターポーザ6は、図4に示すように、Si分割基板36と、このSi分割基板36に形成された、薄膜キャパシタ38と多層配線層40を有している。ここで、薄膜キャパシタ38は、電源ラインのノイズを除去して、積層ICユニット4a,4bの動作を安定にする。従って、電源ラインのノイズが小さい場合には、薄膜キャパシタ38を省略することができる。
Further, as shown in FIG. 4, the
多層配線層40は、ポリイミド薄膜41(絶縁膜)と配線42を積層した構造体である。この配線42は、インターポーザ6の表面のIC搭載端子28a,28bに接続されている。第1の積層ICユニット4a及び第2の積層ICユニット4bの外部端子26a,26bが、夫々これらIC搭載端子28a,28bに接続されると、第1の積層ICユニット4aと第2の積層ICユニット4bが相互に接続される。そして、一つのシステム(例えば、コンピュータシステム)が形成される。
The
更に、インターポーザ6は、Si分割基板36を貫通する貫通電極44を有している。この貫通電極44は、多層配線層40の配線42及びインターポーザ裏面の外部端子30に接続されている。従って、インターポーザ6に搭載された積層ICユニット4は、配線42及び貫通電極44を介して、外部端子30に接続されている。
Further, the
ところで、IC搭載端子28a,28bの間隔は、積層ICユニット4a,4bの外部端子26a,26bの間隔(例えば、50μm)に略一致している。一方、インターポーザ6の外部端子30の間隔は、パッケージ基板8の電極パッド間隔(例えば、120μm)に略一致している。従って、インターポーザ6の外部端子30の間隔は、積層ICユニット4の外部端子26の間隔より広くなっている。故に、インターポーザ6の外部端子30に、IC検査用の探針を接触させることは容易である。
By the way, the interval between the
(2)検査装置
図5は、本実施の形態の検査装置46の構成を説明する図である。
(2) Inspection Device FIG. 5 is a diagram illustrating the configuration of the
本検査装置46は、図5に示すように、ステージ48(支持台)と、複数の探針50と、この探針50を担持するプローブカード54と、プローブカード54を担持するテストヘッド56と、探針50に接続されたICテスタ59を有している。
As shown in FIG. 5, the
本検査装置46は、更に、インターポーザ基板(ウエハ)を支持する支持板58を有している。支持板58の厚さは、例えば1乃至10mmである。この支持板58の表面には、積層ICユニット4を収容する窪みが設けられている。この窪みの深さは、例えば100乃至500μmである。
The
この支持板58に、表面に積層ICユニット4を搭載したインターポーザ基板を裏返して載置し、インターポーザ基板68の外部端子30に探針50を接触させ、その後ICテスタ59により積層ICユニットを検査する。
The interposer substrate having the laminated
本検査装置のステージ48には、図5に示すように、排気ユニット60と、ステージ48の温度を一定に保つ温度制御ユニット62とが装着されている。ここで、温度制御ユニット62は、ステージ48を加熱及び/又は冷却する加熱/冷却器64(例えば、ペルチェ素子)と、その温度コントローラ66を有している。
As shown in FIG. 5, an
(3)製造方法
図6乃至8は、本実施の形態の集積回路装置2の製造方法を説明する工程断面図である。以下、図6乃至8に従って、集積回路装置2の製造方法を説明する。
(3) Manufacturing Method FIGS. 6 to 8 are process cross-sectional views illustrating a method of manufacturing the
(i)積層ICユニットの搭載工程(図6(a)参照)
本工程では、インターポーザ基板68の表面に、第1の積層ICユニット4aを搭載する。図9及び10は、積層ICユニット4aを搭載するインターポーザ基板68の表面側及び裏面側の平面図である。
(I) Stacking IC unit mounting process (see FIG. 6A)
In this step, the first
本インターポーザ基板68は、直径200乃至300mmのSiウエハに、図4を参照して説明したインターポーザ6の各部材(多層配線層40、貫通電極44、IC搭載端子28a,28b、外部端子30等)を形成した板材である。このインターポーザ基板68は、後述する検査分割工程において、破線で示すダイシングライン70に沿って分割され、複数のインターポーザ6になる(図9参照)。この時、インターポーザ基板68は、ダイシングライン70で囲われた複数の分割領域72,72aに分割される。
This
各分割領域72,72aの表面側には、図9に示すように、第1の積層ICユニット4aを接続する複数の第1のIC搭載端子28aと、第2の積層ICユニット4bを接続する複数の第2のIC搭載端子28bが形成されている。
As shown in FIG. 9, a plurality of first
ここで、第1のIC搭載端子28aは2次元アレイ状に配置されており、十字形又は矢印形の第1のマーカ74が、第1のIC搭載端子全体を指定している。同様に、第2のIC搭載端子28bも2次元アレイ状に配置されており、三角形の第1のマーカ76が、第2のIC搭載端子全体を指定している。尚、左上に示した矢印形の第1のマーカ74は、分割領域72,72aの位置情報の基点を指定する第1の基点マーカ78も兼ねている。
Here, the first
一方、各分割領域72,72aの裏面側には、図10に示すように、第1のIC搭載端子28aに接続された第1の外部端子30aと、第2のIC搭載端子28bに接続された第2の外部端子30bが、夫々アレイ状に形成されている。ここで、第1のIC搭載端子28aと第1の外部端子30aの位置関係は、鏡像関係にある(図9及び10参照)。第2のIC搭載端子28bと第2の外部端子30bの位置関係も同様である。
On the other hand, as shown in FIG. 10, the rear surfaces of the divided
更に、インターポーザ基板68の裏面には、表面側の第1のマーカ74に対応して、第1のマーカ74に対向する位置に、第1のマーカ74と略同一形状の第3のマーカ80が形成されている(図10参照)。ここで、第3のマーカ80は、第1のIC搭載端子28aに接続された外部端子30aを指定する。
Further, on the back surface of the
同様に、インターポーザ基板68の裏面には、表面側の第2のマーカ76に対応して、第2のマーカ76に対向する位置に、第2マーカ76と略同一形状の第4のマーカ82が形成されている。この第4のマーカは、第2のIC搭載端子28bに接続された外部端子30bを指定する。
Similarly, on the back surface of the
また、インターポーザ基板68の裏面には、表面側の第1の基点マーカ78に対応して、第1の基点マーカ78に対向する位置に、第1の基点マーカ78と略同一形状の第2の基点マーカ84が形成されている。
In addition, on the back surface of the
これら第1乃至第4のマーカは、例えば、IC搭載端子28a,28b又は外部端子30a,30bの電極パッドの形成と同時に、同じ導電性材料層から形成することができる。
These first to fourth markers can be formed from the same conductive material layer simultaneously with the formation of the electrode pads of the
図6乃至8の工程断面図は、図9のVI−VI線に沿った断面を矢印の方向から見た図である。本搭載工程では、まず、インターポーザ基板68の表面側において、十字形又は矢印形の第1のマーカ74,78が指定する第1のIC搭載端子28aの夫々に、第1の積層ICユニット4aの各外部端子26aを重ね合わせる。この重ね合わせは、まず、第1の基点マーカ78が指定する分割領域72aで実施し、その後、残りの分割領域72の全てで順次実施する。
6 to 8 are cross-sectional views taken along the line VI-VI in FIG. 9 as viewed from the direction of the arrows. In the main mounting step, first, on the surface side of the
次に、リフロー処理により、半田バンプを溶融して、第1の積層ICユニット4aの外部端子26aと第1のIC搭載端子28aを接続する。このリフロー処理により、第1のマーカ74,78が指定する第1のIC搭載端子28aに、第1の積層ICユニット4aが接続される。
Next, the solder bumps are melted by reflow processing to connect the
以上の工程により、図6(a)に示すように、インターポーザ基板68の表面に、積層ICユニット4aを搭載する。この時、正常に動作しない積層ICユニット86(以下、不良積層ICユニットと呼ぶ)も、正常な積層ICユニット4aと一緒に搭載される。
Through the above steps, the
(ii)積層ICユニットの検査工程(図6(b)参照)
本工程では、インターポーザ基板68の第1の外部端子30aを介して、第1の積層ICユニット4aを検査する。
(Ii) Inspection process of laminated IC unit (see FIG. 6B)
In this step, the first
この検査は、図5を参照して説明した検査装置46を用いて行う。図11は、この検査装置46に設けられた支持板58の表面側の平面図である。この支持板58の形成材料は、石英やアリミナ等のセラミックである。
This inspection is performed using the
図11に示すように、支持板58の表面には、第1の積層ICユニット4aを収容する窪み88が設けられている。この窪み88は、少なくても第1の積層ICユニット4aより大きく形成されている。ここで、窪み88は、インターポーザ基板68に搭載した全ての第1の積層ICユニット4aに対応して設けられている。
As shown in FIG. 11, a
図12は、支持板58の裏面側の平面図である。支持板58の裏面には、図12に示すように、支持板58の外周を周回する凸部90が設けられている。この凸部は、例えば、セラミック円板の裏面を外周部を残して刳り貫くことにより、形成することができる。
FIG. 12 is a plan view of the back surface side of the
更に、支持板58には、この凸部の内側から(支持板58の)表面側に貫通する複数の第1の真空吸着孔92が形成されている。また、この凸部90で囲まれた領域(すなわち、凸部90の内側の領域)には、例えば銅板製(又は金板製)の熱伝導部94が設けられている。ここで、熱伝導部94と外周部の凸部90の高さは、略等しいことが好ましい。また、熱伝導部94は、上記窪み88の真下に設けることが好ましい。尚、窪み88の真下に、外周部の凸部90と略同じ高さの凸部を設けて、熱伝導部としてもよい。
Further, the
図13は、インターポーザ基板68を裏返して支持板58に載置した状態を説明する断面図である。図13には、支持板58を支持するステージ48と、ステージ48に装着した加熱/冷却器64(例えば、ペルチェ素子)も図示されている。尚、図13に示した支持板58の断面図は、図12のXIII-XIII線に沿った断面を矢印の方向から見た図である。
FIG. 13 is a cross-sectional view illustrating a state where the
図13に示すように、ステージ48には、支持板58の凸部90に対応する第2の真空吸着孔96と、この凸部90の内側の領域に対応する第3の真空吸着孔98とが設けられている。ここで、第2の真空吸着孔96は、支持板58をステージ48に載置した時に、支持板58の凸部90の真下で開口するように形成されている。また、第3の真空吸着孔98は、支持板58をステージ48に載置した時に、凸部90の内側領域の空洞部分の真下(熱伝導部94の真下以外の部分)で開口するように設けられている。尚、第2の真空吸引孔96は、ステージ48の表面に設けた円環状の溝の底で開口するように形成してもよい。同様に、第3の真空吸引孔98を、この溝と同心円の溝の底で開口するように形成してもよい。
As shown in FIG. 13, the
ここで、第2の真空吸着孔96と第3の真空吸着孔98は、図5に示す排気ユニット60により、夫々、別々に排気することができる。
Here, the second
このような支持板58及びステージ48を備えた検査装置46により、インターポーザ基板68に搭載した第1の積層ICユニット4aを検査する。
The
本検査工程では、まず、図13に示すように、支持板58の凸部90が第2の真空吸引孔96の真上に来るように、支持板58をステージ48に載置する。その後、排気ユニット60により、第2の真空吸引孔96を排気する。この真空吸着により支持板58が、ステージ48に固定される。
In this inspection process, first, as shown in FIG. 13, the
次に、第1の積層ICユニット4aが窪み88に収納されるように、インターポーザ基板68を、支持板58に裏返して載置する。その後、排気ユニット60により、第3の真空吸引孔98を排気する。これにより、支持板58がステージ48に固定される。この時、支持板58の熱伝導部94が、ステージ48の表面に密着する。ステージ48に密着した熱伝導部は、支持板58を支え、その撓みを防止する。
Next, the
次に、温度コントローラ66により、ステージ48の裏面に装着した加熱/冷却器64を制御して、ステージ48を、一定の温度(例えば、−60℃乃至80℃)に保持する。この時、熱伝導部94を介してステージ48から第1の積層ICユニット4aに(或いは、逆方向に)熱が伝わって、第1の積層ICユニット4aの温度が、ステージ48の温度と略同じ温度に保たれる。
Next, the
この状態で、ステージ48を、テストヘッド56の真下に移動する。その後、複数の探針50を担持するプローブカード54の一辺と、インターポーザ基板68の第3のマーカ80(又は、第2のマーカ82)が形成するマーカ列が平行になるように、ステージ48を回転する。
In this state, the
このアライメント処理の後、ステージ48を上方に移動して、図6(b)に示すように、インターポーザ基板68の外部端子30aに、探針50を接触させる。尚、図6(b)では、支持板58の凸部90及び熱伝導部94は、省略されている。
After the alignment process, the
ここで、インターポーザ基板68の外部端子30aの間隔は、第1の積層ICユニット4aの外部端子26aの間隔より広い。従って、容易に、探針50を(インターポーザ基板68の)外部端子30aに接触させることができる。
Here, the interval between the
次に、ICテスタ59により、インターポーザ基板68の外部端子30aを介して、第1の積層ICユニット4aを検査する。ここで、インターポーザ基板68の外部端子30aは、第1の積層ICユニット4aの外部端子26aに接続されている。従って、インターポーザ基板68の外部端子30aを介して、第1の積層ICユニット4aを検査することができる。
Next, the first
ICテスタ59による上記検査では、外部端子30aを介して、第1に積層ICユニット4aに電源電圧を供給し、実動作させ、その外部出力を測定し、その積層ICユニットが正しく機能するか調べる。所謂、機能テスタを実施する。
In the above-described inspection by the
この検査は、裏面側の第2の基点マーカ84(図10参照)が指定する分割領域72aで最初の行われ、その後順次、全ての分割領域72で行われる。最初にインターポーザ基板68とプローブカード54のアライメントが調整されているので、プローブカード54を機械的に移動させるだけで、全ての分割領域で、外部端子30aに探針50を容易に接触させることができる。この際、第3のマーカ80及び第4のマーカ82により、第1の外部端子30aと第2の外部端子30bを容易に区別することができる。
This inspection is first performed in the divided
以上の検査により、図6(b)に示す例では、不良積層ICユニット86が不合格と判定され、他の第1の積層ICユニット4aは合格と判定される。
By the above inspection, in the example shown in FIG. 6B, the defective
各積層ICユニット4aの検査結果は、その分割領域72,72aの位置情報と共に記録する。ここで、分割領域72,72aの位置情報は、例えば、「第2の基点マーカ84が指定する分割領域72aから、右側に1つ目で且つ下側に3つ目の分割領域72b」というように記録される(符号84,72a,72bは、実際の位置情報には含まれない。)。このようにして形成した検査情報には、インターポーザ基板68の温度(温度コントローラ66の設定温度)を含めてもよい。
The inspection result of each
以上のように、本検査工程では、インターポーザ基板68をステージ48に固定し、インターポーザ基板68とプローブカード54のアライメントを調整する。この一回の作業により、インターポーザ基板68に搭載された多数の積層ICユニット4aが、同時に固定されアライメン調整される。従って、本工程によれば、微細な積層ICユニット4aを夫々固定し、アライメント調整する作業が不要になるので、検査工程が極めて容易になる。
As described above, in this inspection process, the
(iii)積層ICユニットの追加搭載工程(図7(a)参照)
次に、上記検査工程に合格した第1の積層ICユニット100を有する(インターポーザ基板68の)分割領域102に、第2の積層ICユニット4bを搭載する。一方、上記検査工程で不合格になった第1の積層ICユニット104(不良積層ICユニット86)を有する分割領域106には、第2の積層ICユニット4bを搭載しない(図7(a)参照)。
(Iii) Additional mounting process for stacked IC units (see Fig. 7 (a))
Next, the second
第2の積層ICユニット4bの搭載方法は、上述した、第1の積層ICユニット4aの搭載方法と略同じである。但し、第2のマーカ76が指定する、分割領域102の第2のIC搭載端子28bに、第2の積層ICユニット4bを接続する(図9参照)。
The mounting method of the second
ここで、第2の積層ICユニット4bを搭載する分割領域102は、上記検査情報を参照して特定する。この際、分割領域の位置情報を、表面側の位置情報に変換する。
Here, the divided
(iv)集積回路装置の分割抽出工程(図7(b)及び図8(a)参照)
次に、ダイシングライン70に沿ってインターポーザ基板68を分割して、図1を参照して説明した集積回路装置2を形成する(図7(b)及び図9参照)。インターポーザ基板68の分割は、ダイシング又はレーザ照射により行う。
(Iv) Integrated extraction step of integrated circuit device (see FIGS. 7B and 8A)
Next, the
次に、分割して形成した集積回路装置のうち、上記検査工程に合格した第1の積層ICユニット100を有する集積回路装置108を抽出する(図8(a)参照)。一方、上記検査工程で不合格になった第1の積層ICユニット104を有する集積回路装置110は、破棄する。この選別は、上記検査情報に基づいて行われる。
Next, the
(v)パッケージング工程(図8(b)参照)
次に、抽出した集積回路装置108を、パッケージ基板8に搭載する。その後、この集積回路装置108を樹脂10で封止して、SiP構造体を形成する。
(V) Packaging process (see FIG. 8B)
Next, the extracted
以上のように、本実施の形態では、第1の積層ICユニット4aをインターポーザ基板68に搭載した後、インターポーザ基板68の分割前に第1の積層ICユニット4aを検査する。この検査により正常に動作する第1の積層ICユニット100を選び出して、第2の積層ICユニット4bを接続する。従って、検査で不合格と判定された第1の積層ICユニット104(積層ICユニット86)を搭載する集積回路装置が製造されることはない。従って、本実施の形態の集積回路装置2の歩留りは、高くなる。
As described above, in the present embodiment, after the first
本実施の形態では、不良積層ICユニット86に、第2の積層ICユニット4bを接続することはない。従って、第2の積層ICユニット4bが無駄に消費されることはない。また、不良積層ICユニット86を搭載した集積回路装置110が、無駄にパッケージングされることもない。従って、無駄なパッケージング作業を回避するこができる。
In the present embodiment, the second
(実施の形態2)
本実施の形態の集積回路装置は、図1乃至4を参照して説明した実施の形態1の集積回路装置と同じ構造を有している。また、本実施の形態の検査装置は、図5、11、乃至13を参照して説明した実施の形態1の検査装置と略同じ構造を有している。但し、本実施の形態では、支持板58の窪み88は、少なくても第1の積層ICユニット4a及び第2の積層ICユニット4bを同時に収納する。
(Embodiment 2)
The integrated circuit device of the present embodiment has the same structure as the integrated circuit device of the first embodiment described with reference to FIGS. Further, the inspection apparatus according to the present embodiment has substantially the same structure as the inspection apparatus according to the first embodiment described with reference to FIGS. However, in this embodiment, the
図13に示すように、実施の形態1の支持板58は、第1の積層ICユニット4a及び第2の積層ICユニット4bを同時に収納することができる。従って、実施の形態1の支持板58は、本実施の形態にも対応している。
As shown in FIG. 13, the
図14及び15は、本実施の形態の製造方法を説明する工程断面図である。 14 and 15 are process cross-sectional views illustrating the manufacturing method of the present embodiment.
本実施の形態の形態では、まず、図14(a)に示すように、インターポーザ基板68の表面に、第1の積層ICユニット4aと第2の積層ICユニット4bを搭載する。
In the present embodiment, first, as shown in FIG. 14A, the first
次に、図14(b)に示すように、インターポーザ基板68の第1の外部端子30a及び第2の外部端子30bを介して、第1の積層ICユニット4a及び第2の積層ICユニット4bを検査する。夫々の積層ICの検査方法は、実施の形態1の検査方法と略同じである。
Next, as shown in FIG. 14B, the first
次に、図15(a)に示すように、インターポーザ基板68を分割して、集積回路装置108a,110aを形成する。その後、図15(b)に示すように、分割された集積回路装置のうち、検査に合格した第1の積層ICユニット100及び同じく検査に合格した第2の積層ICユニット100aを有する集積回路装置108aを抽出する。インターポーザ基板68の分割抽出工程は、実施の形態1と略同じである。尚、集積回路装置110aは、検査で不合格と判定された積層ICユニットを有する集積回路装置である。
Next, as shown in FIG. 15A, the
次に、抽出した集積回路装置108aをパッケージ基板8に搭載した後、樹脂10で封止して、SiP構造体を形成する(図2参照)。
Next, after the extracted
本実施の形態によれば、検査に合格した積層ICユニットを選び出してパケージングするので、パッケージング後の集積回路装置(SiP構造体)の歩留りが高くなる。また、無駄なパッケージング作業を回避することができる。 According to the present embodiment, since the stacked IC units that pass the inspection are selected and packaged, the yield of the integrated circuit device (SiP structure) after packaging is increased. Also, useless packaging work can be avoided.
(実施の形態3)
図16は、本実施の形態の集積回路装置112の断面図である。図17は、本実施の形態のSiP構造体の断面図である。
(Embodiment 3)
FIG. 16 is a cross-sectional view of the
本実施の形態の集積回路装置112は、図16に示すように、実施の形態1と同様に、第1の積層ICユニット4aと、第2の積層ICユニット4bと、積層ICユニット4a,4bを搭載し且つ相互に接続するインターポーザ6を有している。一方、本実施の形態のSiP構造体は、図17に示すように、実施の形態1とは異なり、パッケージング基板を有していない。尚、本実施の形態では、第1の積層ICユニット4aのダイの数と第2の積層ICユニット4bのダイの数は、互いに近いほど好ましい。これにより、SiP構造体を低背化することができる。
As shown in FIG. 16, the
図18は、本実施の形態の集積回路装置の製造方法を説明する工程断面図である。 FIG. 18 is a process cross-sectional view illustrating the manufacturing method of the integrated circuit device of the present embodiment.
本実施の形態では、まず、実施の形態1の「積層ICユニットの搭載工程」と同様に、インターポーザ基板68の表面に、第1の積層ICユニット4aを搭載する。
In the present embodiment, first, the first
次に、実施の形態1の「積層ICユニットの検査工程」と同様に、インターポーザ基板68の外部端子30aを介して、第1の積層ICユニット4aを検査する。
Next, similarly to the “stacked IC unit inspection process” of the first embodiment, the first
次に、実施の形態1の「積層ICユニットの追加搭載工程」と同様に、上記検査工程に合格した第1の積層ICユニット100aを有する、インターポーザ基板68の分割領域内102aに、第2の積層ICユニット4bを搭載する。一方、検査工程で不合格と判定された第1の積層ICユニット104a(不良積層ICユニット86)を有する、インターポーザ基板68の分割領域内106aには、第2の積層ICユニット4bを搭載しない(図18参照)。その後、第1の積層ICユニット100aと第2の積層ICユニット4bを、インターポーザ基板68の上で樹脂10で封止する。
Next, similarly to the “additional mounting process of the multilayer IC unit” of the first embodiment, the second
次に、実施の形態1の分割抽出工程と同様に、インターポーザ基板68を分割し、分割された集積回路装置のうち、検査に合格した第1の積層ICユニット100aを有する集積回路装置114を抽出する(図18(b)参照)。ここで、本実施の形態では、インターポーザ基板68の分割前に樹脂封止を行っているので、パッケージング工程は不要である。この集積回路装置114は、図18に示すように、樹脂10で封止されたSiP構造体である。尚、図16では、樹脂10が省略されている。
Next, similarly to the division extraction process of the first embodiment, the
本実施の形態では、実施の形態1と同様に、第2の積層ICユニット4bの搭載前に、第1の積層ICユニット4aを検査する。従って、集積回路112の歩留まりが高くなる。また、第2の積層ICユニット4bが無駄になることもない。
In the present embodiment, similarly to the first embodiment, the first
尚、実施の形態2と同様に、第1の積層ICユニット4a及び第2の積層ICユニット4bをインターポーザ基板68に搭載した後に、夫々の積層ICユニットを検査してもよい。この場合も、分割抽出工程により不良品が除去されるので、集積回路装置の歩留まりが高くなる。
As in the second embodiment, each of the stacked IC units may be inspected after the first
以上の実施の形態では、集積回路装置に搭載する積層ICユニットの数は2つである。しかし、集積回路装置に搭載する積層ICユニットの数は、2つには限られない。例えば、1つでも良いし、3つ以上であってもよい。また、第2の積層ICユニットの代わりに、ダイを一つだけ有する集積回路ユニットを搭載してもよい。 In the above embodiment, the number of stacked IC units mounted on the integrated circuit device is two. However, the number of stacked IC units mounted on the integrated circuit device is not limited to two. For example, one may be sufficient and three or more may be sufficient. Further, instead of the second stacked IC unit, an integrated circuit unit having only one die may be mounted.
また、以上の実施の形態では、インターポーザを形成する基板の材料はSiである。しかし、インターポーザの基板材料はSiに限られない。例えば、アルミナ等のセラミック材料やガラスエポキシ等を、基板材料としてもよい。 Moreover, in the above embodiment, the material of the board | substrate which forms an interposer is Si. However, the substrate material of the interposer is not limited to Si. For example, a ceramic material such as alumina or glass epoxy may be used as the substrate material.
また、以上の実施の形態では、Si貫通電極によりダイを相互に接続して積層ICユニットを形成し、この積層ICユニットをインターポーザ基板に搭載している。しかし、ワイヤによりダイを相互に接続した積層ICユニットや一対のダイをフリップチップ接続した積層ICユニットを、インターポーザ基板に搭載してもよい。或いは、インターポーザ基板に複数のダイを積層し、夫々のダイをワーヤでインターポーザ基板に接続することで、積層ICユニットをインターポーザ基板に搭載してもよい。 Further, in the above embodiment, the stacked IC unit is formed by connecting the dies to each other by the Si through electrode, and this stacked IC unit is mounted on the interposer substrate. However, a laminated IC unit in which dies are connected to each other by a wire or a laminated IC unit in which a pair of dies are flip-chip connected may be mounted on the interposer substrate. Alternatively, the stacked IC unit may be mounted on the interposer substrate by stacking a plurality of dies on the interposer substrate and connecting each die to the interposer substrate with a wire.
また、以上の実施の形態では、相互に接続された積層ICユニットを、インターポーザ基板のIC搭載端子に接続することで、積層ICユニットをインターポーザ基板に搭載している。しかし、IC搭載端子上にダイを一つ一つ積層して、積層ICユニットを形成することで、積層ICユニットをインターポーザ基板に搭載してもよい。或いは、複数のダイを積層したダイ積層体(例えば、2層のダイ積層体)をIC搭載端子上に一つ一つ積層することで、インターポーザ基板に積層ICユニット(例えば、10層の積層ICユニット)を搭載してもよい。この際、ダイ積層体を積層する度に、夫々のダイ積層体を検査してもよい。 In the above embodiment, the stacked IC units are mounted on the interposer substrate by connecting the stacked IC units connected to each other to the IC mounting terminals of the interposer substrate. However, the stacked IC units may be mounted on the interposer substrate by stacking dies one by one on the IC mounting terminals to form a stacked IC unit. Alternatively, by stacking a die stack (eg, a two-layer die stack) in which a plurality of dies are stacked one by one on an IC mounting terminal, a stacked IC unit (for example, a 10-layer stacked IC) is formed on the interposer substrate. Unit). At this time, each die stack may be inspected each time the die stack is stacked.
また、以上の実施の形態では、インターポーザ基板をパッケ−ジ基板(又はプリント基板)に接続する外部端子30a,30bを介して、積層ICユニットを検査する。しかし、検査専用の外部端子をインターポーザ基板に設け、この検査端子を介して、積層ICユニットを検査してもよい。この検査専用の外部端子として、例えば、接続用の外部端子から引き出した配線に接続された、電極パッドを形成してもよい。この際、検査専用の外部端子の間隔を、接続用の外部端子の間隔より広くして、探針の接触をより容易にすることができる。
In the above embodiment, the laminated IC unit is inspected via the
以上の実施の形態に関し、更に以下の付記を開示する。 Regarding the above embodiment, the following additional notes are disclosed.
(付記1)
複数の集積回路ダイが積層された積層ICユニットを有する集積回路装置の製造方法であって、
インターポーザ基板の表面に、前記積層ICユニットを搭載する搭載工程と、
前記インターポーザ基板の外部端子を介して、前記積層ICユニットを検査する検査工程と、
前記検査工程の後に前記インターポーザ基板を分割し、当該分割された集積回路装置のうち、前記検査工程に合格した前記積層ICユニットを有する集積回路装置を抽出する分割抽出工程とを、
有する集積回路装置の製造方法。
(Appendix 1)
A method of manufacturing an integrated circuit device having a stacked IC unit in which a plurality of integrated circuit dies are stacked,
A mounting step of mounting the laminated IC unit on the surface of the interposer substrate;
An inspection step of inspecting the laminated IC unit via an external terminal of the interposer substrate;
Dividing the interposer substrate after the inspection step, and dividing and extracting the integrated circuit device having the stacked IC unit that has passed the inspection step among the divided integrated circuit devices,
A method for manufacturing an integrated circuit device.
(付記2)
付記1に記載の集積回路装置の製造方法において、
前記集積回路装置が、相互に接続された複数の積層ICユニットを有し、
前記搭載工程において、前記インターポーザ基板の表面に、第1の積層ICユニットを搭載し、
前記検査工程に合格した前記第1の積層ICユニットを有する、前記第インターポーザ基板の分割領域内に、第2の積層ICユニットを搭載する追加搭載工程を有し、
前記追加搭載工程の後に、前記分割抽出工程を行うことを、
特徴とする集積回路装置の製造方法。
(Appendix 2)
In the manufacturing method of the integrated circuit device according to attachment 1,
The integrated circuit device includes a plurality of stacked IC units connected to each other;
In the mounting step, the first laminated IC unit is mounted on the surface of the interposer substrate,
In the divided area of the first interposer substrate having the first laminated IC unit that has passed the inspection process, an additional mounting step of mounting a second laminated IC unit,
Performing the divided extraction step after the additional mounting step;
A method of manufacturing an integrated circuit device.
(付記3)
付記2に記載の集積回路装置の製造方法において、
前記搭載工程において、第1のマーカが指定する第1のIC搭載端子に、前記第1の積層ICユニットを接続し、
前記追加搭載工程において、第2のマーカが指定する、前記分割領域内の第2のIC搭載端子に、前記第2の積層ICユニットを接続することを、
特徴とする集積回路装置の製造方法。
(Appendix 3)
In the method of manufacturing an integrated circuit device according to
In the mounting step, the first stacked IC unit is connected to a first IC mounting terminal specified by a first marker,
In the additional mounting step, connecting the second stacked IC unit to the second IC mounting terminal in the divided area specified by the second marker;
A method of manufacturing an integrated circuit device.
(付記4)
付記1乃至3のいずれか1項に記載の集積回路装置の製造方法において、
前記検査工程において、
窪みが表面に設けられた支持板に、前記窪みに前記積層ICユニットが収納されるように、前記インターポーザ基板を裏返して載置し、前記外部端子を介して、前記積層ICユニットを検査することを、
特徴とする集積回路装置の製造方法。
(Appendix 4)
In the method for manufacturing an integrated circuit device according to any one of appendices 1 to 3,
In the inspection step,
The interposer substrate is placed upside down on a support plate provided with a recess so that the stacked IC unit is accommodated in the recess, and the stacked IC unit is inspected via the external terminal. The
A method of manufacturing an integrated circuit device.
(付記5)
付記4に記載の集積回路装置の製造方法において、
前記支持板が、前記支持板の外周を裏面側で周回する凸部と、前記凸部で囲まれた領域に設けられた熱伝導部を有し、
前記検査工程において、一定の温度に保たれたステージに前記熱伝導部を接触させた状態で、前記外部端子を介して、前記積層ICユニットに検査することを、
特徴とする集積回路装置の製造方法。
(Appendix 5)
In the method of manufacturing an integrated circuit device according to
The support plate has a convex portion that circulates on the back surface side of the outer periphery of the support plate, and a heat conduction portion provided in a region surrounded by the convex portion,
In the inspection step, inspecting the laminated IC unit through the external terminal in a state where the heat conduction unit is in contact with a stage maintained at a constant temperature.
A method of manufacturing an integrated circuit device.
(付記6)
複数の集積回路ダイが積層された積層ICユニットを表面に搭載したインターポーザ基板を裏返して載置する支持板であって、前記積層ICユニットを収容する窪みが表面に設けられた支持板と、
前記インターポーザ基板の外部端子に接触する探針とを、
有する集積回路装置の検査装置。
(Appendix 6)
A support plate for turning over and mounting an interposer substrate on which a laminated IC unit on which a plurality of integrated circuit dies are laminated is mounted on the surface, a support plate provided on the surface with a recess for accommodating the laminated IC unit;
A probe that contacts an external terminal of the interposer substrate,
An integrated circuit device inspection apparatus.
(付記7)
付記6に記載の集積回路装置の検査装置において、
前記支持板が、前記支持板の外周を裏面側で周回する凸部と、前記凸部の内側から表面側に貫通する真空吸着孔とを有し、
前記凸部に対応する真空吸着孔と、前記凸部の内側の領域に対応する真空吸着孔とが設けられたステージを有することを、
特徴とする集積回路装置の検査装置。
(Appendix 7)
In the inspection apparatus for an integrated circuit device according to
The support plate has a convex portion that circulates around the outer periphery of the support plate on the back surface side, and a vacuum suction hole that penetrates from the inside of the convex portion to the front surface side,
Having a stage provided with a vacuum suction hole corresponding to the convex portion and a vacuum suction hole corresponding to a region inside the convex portion,
An integrated circuit device inspection apparatus.
(付記8)
付記6又は7に記載の集積回路装置の検査装置において、
前記支持板が、前記凸部で囲まれた領域に設けられた熱伝導部と、
前記ステージの温度を一定に保つ温度制御ユニットを有することを、
特徴とする集積回路装置の検査装置。
(Appendix 8)
In the inspection apparatus for an integrated circuit device according to
A heat conducting portion provided in a region surrounded by the convex portion, the support plate;
Having a temperature control unit that keeps the temperature of the stage constant;
An integrated circuit device inspection apparatus.
2・・・実施の形態1の集積回路装置
4・・・積層ICユニット
6・・・インターポーザ
12・・・集積回路ダイ
26・・・積層ICユニットの外部端子
28・・・IC搭載端子
30・・・インターポーザの外部端子
46・・・検査装置
48・・・ステージ
50・・・探針
58・・・支持板
60・・・排気ユニット
62・・・温度制御ユニット
68・・・インターポーザ基板
72・・・分割領域
74・・・第1のマーカ
76・・・第2のマーカ
80・・・第3のマーカ
82・・・第4のマーカ
88・・・窪み
90・・・凸部
92・・・第1の真空吸着孔
94・・・熱伝導部
96・・・第2の真空吸着孔
98・・・第3の真空吸着孔
112・・・集積回路装置
2 ...
Claims (5)
インターポーザ基板の表面に、前記積層ICユニットを搭載する搭載工程と、
前記インターポーザ基板の外部端子を介して、前記積層ICユニットを検査する検査工程と、
前記検査工程の後に前記インターポーザ基板を分割し、当該分割された集積回路装置のうち、前記検査工程に合格した前記積層ICユニットを有する集積回路装置を抽出する分割抽出工程とを、
有する集積回路装置の製造方法。 A method of manufacturing an integrated circuit device having a stacked IC unit in which a plurality of integrated circuit dies are stacked,
A mounting step of mounting the laminated IC unit on the surface of the interposer substrate;
An inspection step of inspecting the laminated IC unit via an external terminal of the interposer substrate;
Dividing the interposer substrate after the inspection step, and dividing and extracting the integrated circuit device having the stacked IC unit that has passed the inspection step among the divided integrated circuit devices,
A method for manufacturing an integrated circuit device.
前記検査工程において、
窪みが表面に設けられた支持板に、前記窪みに前記積層ICユニットが収納されるように、前記インターポーザ基板を裏返して載置し、前記外部端子を介して、前記積層ICユニットを検査することを、
特徴とする集積回路装置の製造方法。 In the manufacturing method of the integrated circuit device of Claim 1,
In the inspection step,
The interposer substrate is placed upside down on a support plate provided with a recess so that the stacked IC unit is accommodated in the recess, and the stacked IC unit is inspected via the external terminal. The
A method of manufacturing an integrated circuit device.
前記支持板が、前記支持板の外周を裏面側で周回する凸部と、前記凸部で囲まれた領域に設けられた熱伝導部を有し、
前記検査工程において、一定の温度に保たれたステージに前記熱伝導部を接触させた状態で、前記外部端子を介して、前記積層ICユニットに検査することを、
特徴とする集積回路装置の製造方法。 In the manufacturing method of the integrated circuit device according to claim 2,
The support plate has a convex portion that circulates on the back surface side of the outer periphery of the support plate, and a heat conduction portion provided in a region surrounded by the convex portion,
In the inspection step, inspecting the laminated IC unit through the external terminal in a state where the heat conduction unit is in contact with a stage maintained at a constant temperature.
A method of manufacturing an integrated circuit device.
前記インターポーザ基板の外部端子に接触する探針とを、
有する集積回路装置の検査装置。 A support plate for turning over and mounting an interposer substrate on which a laminated IC unit on which a plurality of integrated circuit dies are laminated is mounted on the surface, a support plate provided on the surface with a recess for accommodating the laminated IC unit;
A probe that contacts an external terminal of the interposer substrate,
An integrated circuit device inspection apparatus.
前記支持板が、前記支持板の外周を裏面側で周回する凸部と、前記凸部の内側から表面側に貫通する真空吸着孔とを有し、
前記凸部に対応する真空吸着孔と、前記凸部の内側の領域に対応する真空吸着孔とが設けられたステージを有することを、
特徴とする集積回路装置の検査装置。 The inspection apparatus for an integrated circuit device according to claim 4,
The support plate has a convex portion that circulates around the outer periphery of the support plate on the back surface side, and a vacuum suction hole that penetrates from the inside of the convex portion to the front surface side,
Having a stage provided with a vacuum suction hole corresponding to the convex portion and a vacuum suction hole corresponding to a region inside the convex portion,
An integrated circuit device inspection apparatus.
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