JP2011158559A - Substrate for electronic device and connection structure - Google Patents
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Abstract
Description
本発明は、電子デバイス用基板および接続構造、特に、樹脂層などのフレキシブル材料を有する電子デバイス用基板に関する。 The present invention relates to an electronic device substrate and a connection structure, and more particularly to an electronic device substrate having a flexible material such as a resin layer.
近年、電子ペーパーなどの電気光学装置の開発において、装置の小型化や軽量化に加え、可撓性や耐衝撃性を図れることから樹脂層やプラスティックフィルムなどの上に電子デバイス（フレキシブル電子デバイス）を作成する技術が検討されている。フレキシブル電子デバイスはフレキシブル回路基板を構成要素として含んでおり、フレキシブル回路基板は樹脂層上やプラスティックフィルム上に形成された薄膜素子群から成っている。薄膜素子群は薄膜半導体装置（ＴＦＴ）や薄膜ダイオード素子、薄膜コンデンサ素子、薄膜抵抗素子などから成って半導体回路を形成している。 In recent years, in development of electro-optical devices such as electronic paper, in addition to downsizing and weight reduction of the device, flexibility and impact resistance can be achieved, so an electronic device (flexible electronic device) on a resin layer or plastic film Technology to create is being studied. The flexible electronic device includes a flexible circuit board as a constituent element, and the flexible circuit board includes a thin film element group formed on a resin layer or a plastic film. The thin film element group includes a thin film semiconductor device (TFT), a thin film diode element, a thin film capacitor element, a thin film resistor element, and the like to form a semiconductor circuit.
例えば、下記特許文献１には、転写技術を用いた電気光学装置の製造方法が開示されている。また、下記特許文献２においては、転写の際に薄膜素子層に発生するクラックを抑制する技術が開示されている。 For example, Patent Document 1 below discloses a method for manufacturing an electro-optical device using a transfer technique. Patent Document 2 below discloses a technique for suppressing cracks generated in a thin film element layer during transfer.
本発明者等は、フレキシブル基板を用いた電気光学装置に係る研究・開発を行っており、装置特性の向上を検討している。 The inventors have conducted research and development related to an electro-optical device using a flexible substrate, and are considering improvement of device characteristics.
上記転写技術は、フレキシブル基板上に電子デバイス（フレキシブル電子デバイス）を形成する技術として極めて有用である一方、出来上がったフレキシブル電子デバイスにおいては、外部接続部品との接続部となる電極端子が波打つ「波状化」と呼ばれる現象が生じ、断線や接続不良などのデバイス特性の劣化をもたらしていた。 While the above transfer technology is extremely useful as a technology for forming an electronic device (flexible electronic device) on a flexible substrate, in the completed flexible electronic device, the electrode terminal serving as a connection portion with an external connection component undulates. A phenomenon called “reduction” has occurred, resulting in deterioration of device characteristics such as disconnection and poor connection.
そこで、本発明に係る具体的態様は、上記「波状化」を起こし難い構造体の採用により、信頼性に優れた電子デバイス用基板および接続構造を提供することを目的とする。 Therefore, a specific aspect of the present invention aims to provide an electronic device substrate and a connection structure that are excellent in reliability by adopting a structure that is less likely to cause the above-mentioned “waving”.
(1)本発明に係る電子デバイス用基板は、樹脂層と、該樹脂層の上に設けられた電極端子と、を備える電子デバイス用基板であって、前記電極端子は、絶縁層の下に設けられた下層電極と、該絶縁層の上に設けられた複数の上層電極と、を含み、前記複数の上層電極のうち互いに隣り合う第１の上層電極と第２の上層電極とが、前記下層電極によって互いに電気的に接続されている。 (1) An electronic device substrate according to the present invention is an electronic device substrate comprising a resin layer and an electrode terminal provided on the resin layer, wherein the electrode terminal is under the insulating layer. A plurality of upper layer electrodes provided on the insulating layer, and the first upper layer electrode and the second upper layer electrode adjacent to each other among the plurality of upper layer electrodes, The lower electrodes are electrically connected to each other.
かかる構造によれば、電極端子を分割された上層電極とそれらを接続する下層電極とで構成したので、上層電極に起因する波状化を抑制し、製造時に於ける歩留まりを高めると共に使用時に於ける信頼性を改善すると言った電子デバイスの特性を向上させることができる。 According to such a structure, since the electrode terminal is composed of the divided upper layer electrode and the lower layer electrode connecting them, the undulation caused by the upper layer electrode is suppressed, the yield in manufacturing is increased, and the use is in use. It is possible to improve the characteristics of an electronic device that is said to improve reliability.
(2)より好ましくは、前記下層電極の面積は、前記第１の上層電極および前記第２の上層電極のいずれの面積よりも小さい。下層電極は、前記第１の上層電極を前記第２の上層電極に電気的に接続できる範囲で出来る限り小さくする。このように、下層電極を小さくすることで、上層電極と下層電極とが互いに平面視で重なることによる波状化を抑制することができる。 (2) More preferably, the area of the lower layer electrode is smaller than the area of either the first upper layer electrode or the second upper layer electrode. The lower layer electrode is made as small as possible within a range in which the first upper layer electrode can be electrically connected to the second upper layer electrode. In this way, by making the lower layer electrode smaller, it is possible to suppress undulation due to the upper layer electrode and the lower layer electrode overlapping each other in plan view.
(3)例えば、前記複数の上層電極のうち、前記第１の上層電極と前記第２の上層電極とに隣り合う第３の上層電極は、前記下層電極によって前記第１の上層電極と前記第２の上層電極とに電気的に接続されている。 (3) For example, among the plurality of upper layer electrodes, the third upper layer electrode adjacent to the first upper layer electrode and the second upper layer electrode may be connected to the first upper layer electrode and the first upper layer electrode by the lower layer electrode. 2 is electrically connected to the upper layer electrode.
このように、１の下層電極によって、３つ以上の上層電極の電気的接続を図ってもよい。 Thus, three or more upper layer electrodes may be electrically connected by one lower layer electrode.
(4)例えば、前記第１の上層電極および第２の上層電極は、平面視において多角形形状であり、前記下層電極が前記多角形形状の角部と重ならないよう配置されている。 (4) For example, the first upper layer electrode and the second upper layer electrode have a polygonal shape in plan view, and are arranged so that the lower layer electrode does not overlap the corners of the polygonal shape.
かかる構成によれば、上層電極と下層電極の重なり部で生じやすく、また、上層電極や下層電極の角部で生じやすい波状化（取り分け電極面積が大きい上層電極の角部に起因する波状化）を効果的に抑制することができる。 According to such a configuration, corrugation that is likely to occur at the overlapping portion of the upper layer electrode and the lower layer electrode and that is likely to occur at the corner portion of the upper layer electrode or the lower layer electrode (particularly due to the corrugation due to the corner portion of the upper layer electrode having a large electrode area) Can be effectively suppressed.
(5)例えば、前記第１乃至第３の上層電極は、平面視において鈍角を有する多角形形状である。 (5) For example, the first to third upper layer electrodes have a polygonal shape having an obtuse angle in plan view.
このように、上層電極の形状を工夫することにより、鋭角部で生じやすい波状化を効果的に抑制することができる。 Thus, by devising the shape of the upper layer electrode, it is possible to effectively suppress undulation that tends to occur at an acute angle portion.
(6)例えば、前記第１乃至第３の上層電極は、平面視において正六角形である。 (6) For example, the first to third upper layer electrodes have a regular hexagonal shape in plan view.
このように、上層電極を正六角形とすれば、角度が１２０度となり、鋭角部で生じやすい波状化を効果的に抑制することができる。 Thus, if the upper layer electrode is a regular hexagon, the angle is 120 degrees, and it is possible to effectively suppress undulation that tends to occur at an acute angle portion.
(7)例えば、前記複数の上層電極のうち、前記第１の上層電極に隣り合う第３の上層電極と、前記第１乃至第３の上層電極にそれぞれ隣り合う第４の上層電極と、前記第１の上層電極と前記第２の上層電極とは、前記下層電極によって互いに電気的に接続されている。 (7) For example, among the plurality of upper layer electrodes, a third upper layer electrode adjacent to the first upper layer electrode, a fourth upper layer electrode adjacent to the first to third upper layer electrodes, The first upper layer electrode and the second upper layer electrode are electrically connected to each other by the lower layer electrode.
このように、１の下層電極によって、４つの上層電極の電気的接続を図ってもよい。 In this way, the four upper layer electrodes may be electrically connected by one lower electrode.
(8)前記第１乃至第４の上層電極は、正方形である。このように、上層電極の形状を正方形としてもよい。 (8) The first to fourth upper layer electrodes are square. Thus, the shape of the upper layer electrode may be a square.
(9)例えば、前記電極端子に電気的に接続された配線をさらに備え、前記配線の幅は、前記配線の延在方向と直交する方向の前記第１の上層電極の幅よりも小さい。 (9) For example, a wiring electrically connected to the electrode terminal is further provided, and the width of the wiring is smaller than the width of the first upper layer electrode in the direction orthogonal to the extending direction of the wiring.
このように、第１、第２の上層電極間は、下層電極により接続されているため、上記配線は、上層配線および下層配線のいずれかと接続すればよく、その幅も小さくすることができる。 Thus, since the first and second upper layer electrodes are connected by the lower layer electrode, the above-described wiring may be connected to either the upper layer wiring or the lower layer wiring, and the width thereof can be reduced.
(10)例えば、前記電極端子の前記第１の上層電極および第２の上層電極は、外部接続部品の一の端子と接続される。 (10) For example, the first upper layer electrode and the second upper layer electrode of the electrode terminal are connected to one terminal of the external connection component.
このように、複数の上層配線と外部接続部品の一の端子とを接続することによって電子デバイスと外部接続部品の良好な接続を図ることができる。 In this way, by connecting the plurality of upper layer wirings and one terminal of the external connection component, it is possible to achieve good connection between the electronic device and the external connection component.
（11)本発明に係る接続構造は、樹脂層と、該樹脂層の上に設けられた第１の電極端子と、を備える電子デバイス用基板と、第２の電極端子を備える外部接続部品と、が、前記第１の電極端子と前記第２の電極端子とが導電性粒子を介して互いに電気的に接続されるように、該導電性粒子を含む樹脂材料を介して接続された接続構造であって、前記第１の電極端子は、下層電極と、絶縁層を介して該下層電極の上に設けられ多複数の上層電極と、を含み、前記複数の上層電極のうち互いに隣り合う第１の上層電極と第２の上層電極は、前記下層電極によって互いに電気的に接続されており、前記下層電極の面積は、前記第１の上層電極および前記第２の上層電極のいずれの面積よりも小さく、前記第１の上層電極と前記第２の上層電極との間隔は、前記導電性粒子の径よりも小さい。 (11) A connection structure according to the present invention includes a resin layer, a substrate for an electronic device including a first electrode terminal provided on the resin layer, and an external connection component including a second electrode terminal. , But the first electrode terminal and the second electrode terminal are connected via a resin material containing conductive particles such that the first electrode terminal and the second electrode terminal are electrically connected to each other via conductive particles The first electrode terminal includes a lower layer electrode and a plurality of upper layer electrodes provided on the lower layer electrode via an insulating layer, and the first electrode terminals are adjacent to each other among the plurality of upper layer electrodes. The first upper electrode and the second upper electrode are electrically connected to each other by the lower electrode, and the area of the lower electrode is greater than the area of either the first upper electrode or the second upper electrode And the distance between the first upper electrode and the second upper electrode , Smaller than the diameter of the conductive particles.
かかる構造によれば、電極端子を分割された上層電極とそれらを接続する下層電極とで構成したので、上層電極の波状化を抑制し、電子デバイスの特性を向上させることができる。また、外部接続部品との接続の際、電気的接続に寄与する導電性粒子の径よりもその間隔が小さくなるよう第１の上層電極と前記第２の上層電極とを配置することで、電子デバイスと外部接続部品の接続特性を向上させることができる。 According to such a structure, since the electrode terminal is constituted by the divided upper layer electrode and the lower layer electrode connecting them, the wave formation of the upper layer electrode can be suppressed and the characteristics of the electronic device can be improved. In addition, when the external connection component is connected, the first upper layer electrode and the second upper layer electrode are arranged so that the interval is smaller than the diameter of the conductive particles contributing to the electrical connection, so that the electron The connection characteristics between the device and the external connection component can be improved.
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same or related code | symbol is attached | subjected to what has the same function, and the repeated description is abbreviate | omitted.
出願人の調査に基づくと、フレキシブル電子デバイス（樹脂層上やフィルム上に形成されたＴＦＴ回路）では（１）概ね５５℃以上の温度差が生じた時、即ち８０℃以上の熱処理がフレキシブル電子デバイスに施された時に、（２）面積が概ね０．２５ｍｍ2以上の大面積の金属薄膜や（３）大面積金属薄膜の角部、取り分け鋭角部、及び（４）大面積金属薄膜と他層に設けられた金属薄膜とが平面視で重なっている領域で波状化が発生しやすい。波状化とは金属の内部応力に依って樹脂層が粘性流動し、デバイス表面に凹凸状の皺が発生する現象である（図８（Ｄ）参照）。温度に関しては低温でも長時間経つと発生する事から、８０℃で波状化する電子デバイスは信頼性が低く、デバイス寿命が短い事を意味する。其処で本願では広い面積が必要な金属薄膜を細分し、金属薄膜の角部の角度を成る可く大きくし（鈍角にし）、金属薄膜が平面視で互いに重なる領域では重なり部の面積を出来る限り小さくする等の施策により、波状化を回避する。以下ではその形態を詳細に説明する。
＜実施の形態１＞
（基板の構成）
図１は、本実施の形態の電気光学装置に用いられる基板の構成を示す平面図および回路図である。
Based on the applicant's investigation, in flexible electronic devices (TFT circuits formed on resin layers and films) (1) When a temperature difference of approximately 55 ° C or higher occurs, that is, heat treatment of 80 ° C or higher is applied to flexible electronic devices. When applied to devices, (2) large area metal thin films with an area of approximately 0.25 mm 2 or more, (3) corners of large area metal thin films, especially sharp corners, and (4) large area metal thin films and others Wave formation is likely to occur in a region where the metal thin film provided in the layer overlaps in a plan view. The wave formation is a phenomenon in which the resin layer viscously flows due to internal stress of the metal and uneven wrinkles are generated on the device surface (see FIG. 8D). Regarding the temperature, it occurs after a long time even at a low temperature. Therefore, an electronic device that corrugates at 80 ° C. has low reliability, meaning that the device life is short. Therefore, in this application, the metal thin film that requires a large area is subdivided and the angle of the corner of the metal thin film is made as large as possible (obtuse), and the area of the overlapping portion is as much as possible in the region where the metal thin films overlap each other in plan view. Avoid wavy by taking measures such as making it smaller. Below, the form is demonstrated in detail.
<Embodiment 1>
(Substrate structure)
FIG. 1 is a plan view and a circuit diagram showing a configuration of a substrate used in the electro-optical device according to the present embodiment.
図１（Ａ）に示すように、基板（アクティブマトリクス基板）Ｓ１は、表示部（表示領域）１ａおよび周辺回路部１ｂを有し、周辺回路部１ｂには、例えば、ＸドライバやＹドライバなどの表示部を駆動させるために必要な回路が配置される。また、表示部を構成する各画素は、ソース線ＳＬとゲート線ＧＬとの交点に、マトリクス状に複数配置される。この画素は、画素電極ＰＥおよび薄膜トランジスタＴを有している。 As shown in FIG. 1A, the substrate (active matrix substrate) S1 includes a display unit (display region) 1a and a peripheral circuit unit 1b. The peripheral circuit unit 1b includes, for example, an X driver and a Y driver. A circuit necessary for driving the display unit is arranged. A plurality of pixels constituting the display portion are arranged in a matrix at intersections of the source lines SL and the gate lines GL. This pixel has a pixel electrode PE and a thin film transistor T.
図１（Ｂ）に示すように、上記基板Ｓ１は、フレキシブル基板であり、例えば、絶縁性の樹脂材料などを用いて構成されている。また、ＸドライバやＹドライバからは、引き回し配線１ｃが複数の電極パッド（電極端子、外部電極端子）Ｐまで延在している。この電極パッドＰは、ＦＰＣ（フレキシブルプリントコネクタ）などのケーブル（外部接続部品）３を介して駆動用ＩＣ５と接続される。尚、以下の説明ではＸドライバとＹドライバとがフレキシブル基板に設けられている例を説明するが、本願発明はドライバ回路が設けられていないフレキシブル基板にも適用できる。この場合、表示部から伸びるソース線ＳＬやゲート線ＧＬの端部が電極パッド（電極端子）となっており、此等のパッド上にＦＰＣやＣＯＦ（チップオンフィルム）などが実装される。ケーブル３の裏面には電極パッドＰ３が、基板Ｓ１側の電極パッドＰと対応するように配置されている。また、電極パッドＰ３は、図示しない配線を介して駆動用ＩＣ５の端子と接続されている。よって、電極パッドＰとＰ３を電気的に接続することで、基板Ｓ１上の表示部１ａを駆動用ＩＣ５により制御することができる。なお、Ｘドライバ、およびＹドライバの配置、駆動用ＩＣ５との接続態様は、図示のものに限られるものではなく、例えば、Ｙドライバを表示部１ａの両側に設けてもよく、また、ドライバ機能を駆動用ＩＣ５中に設け、ソース線ＳＬとゲート線ＧＬを直接電極パッドＰに接続するなど種々の変形が可能である。 As shown in FIG. 1B, the substrate S1 is a flexible substrate, and is configured using, for example, an insulating resin material. Further, from the X driver or the Y driver, the lead wiring 1c extends to a plurality of electrode pads (electrode terminals, external electrode terminals) P. The electrode pad P is connected to the driving IC 5 via a cable (external connection component) 3 such as an FPC (flexible print connector). In the following description, an example in which the X driver and the Y driver are provided on the flexible board will be described. However, the present invention can also be applied to a flexible board on which no driver circuit is provided. In this case, end portions of the source line SL and the gate line GL extending from the display portion serve as electrode pads (electrode terminals), and FPC, COF (chip on film), or the like is mounted on these pads. An electrode pad P3 is arranged on the back surface of the cable 3 so as to correspond to the electrode pad P on the substrate S1 side. The electrode pad P3 is connected to a terminal of the driving IC 5 via a wiring (not shown). Therefore, the display unit 1a on the substrate S1 can be controlled by the driving IC 5 by electrically connecting the electrode pads P and P3. The arrangement of the X driver and Y driver and the connection mode with the driving IC 5 are not limited to those shown in the figure. For example, the Y driver may be provided on both sides of the display unit 1a. Are provided in the driving IC 5, and various modifications such as connecting the source line SL and the gate line GL directly to the electrode pad P are possible.
図２は、本実施の形態の電気光学装置の構成を示す斜視図である。図２（Ａ）に示す電極パッドＰに、図２（Ｂ）に示すように、ケーブル３を介して駆動用ＩＣ５を接続し、さらに、その上部に、電気泳動シート７を実装する。この電気泳動シート７のうち、領域７ａは、電気泳動カプセル層(電気泳動層）が形成された領域であり、領域７ｂは、保護フィルム部である。 FIG. 2 is a perspective view illustrating the configuration of the electro-optical device according to the present embodiment. As shown in FIG. 2 (B), the driving IC 5 is connected to the electrode pad P shown in FIG. 2 (A) via the cable 3, and the electrophoretic sheet 7 is mounted thereon. In the electrophoretic sheet 7, a region 7a is a region where an electrophoretic capsule layer (electrophoretic layer) is formed, and a region 7b is a protective film portion.
なお、図２（Ａ）中のＣＥは、共通電極パッドである。また、図２（Ａ）においては、Ｙドライバを表示部１ａの両側に設けてある。本願発明は電極パッドＰや共通電極パッドＣＥなど、面積が比較的大きな電極パッドに関する。 Note that CE in FIG. 2A is a common electrode pad. In FIG. 2A, Y drivers are provided on both sides of the display portion 1a. The present invention relates to an electrode pad having a relatively large area, such as an electrode pad P or a common electrode pad CE.
図３は、本実施の形態の電気光学装置に用いられる基板の電極パッドＰ部の要部平面図および断面図である。図１および図２においては、上記電極パッドＰを簡略化して単一の矩形状に記載したが、本実施の形態の電極パッドＰは、図３（Ａ）および（Ｂ）に示すように、複数の第２配線電極（上層電極、分割パッド）２Ｅを有する。この第２配線電極２Ｅは、平面視において正方形であり、所定の間隔ｄを置いてアレイ状に配置されている。また、第２配線電極２Ｅは、下層の第１配線電極（下層電極）１Ｅと接続部（プラグ）Ｃを介して接続されている。この第１配線電極１Ｅの面積は、第２配線電極２Ｅの面積より小さく、第１配線電極１Ｅは、４つの第２配線電極２Ｅの角部が近接する領域に配置され、１の第１配線電極１Ｅによって、４つの第２配線電極２Ｅが電気的に接続される。複数の第２配線電極２Ｅとケーブル３の裏面の一の電極パッドＰ３とが互いに、ＡＣＰ（異方性導電ペースト；Anisotropic Conductive Paste）やＡＣＦ（異方性導電フィルム；Anisotropic Conductive Film）技術などを用いて電気的に接続される。 FIG. 3 is a plan view and a cross-sectional view of the main part of the electrode pad P portion of the substrate used in the electro-optical device of the present embodiment. In FIG. 1 and FIG. 2, the electrode pad P is simplified and described in a single rectangular shape, but the electrode pad P of the present embodiment is as shown in FIGS. A plurality of second wiring electrodes (upper layer electrodes, divided pads) 2E are provided. The second wiring electrodes 2E are square in plan view, and are arranged in an array with a predetermined interval d. The second wiring electrode 2E is connected to the lower first wiring electrode (lower layer electrode) 1E through a connection portion (plug) C. The area of the first wiring electrode 1E is smaller than the area of the second wiring electrode 2E, and the first wiring electrode 1E is disposed in a region where the corners of the four second wiring electrodes 2E are close to each other. The four second wiring electrodes 2E are electrically connected by the electrode 1E. The plurality of second wiring electrodes 2E and one electrode pad P3 on the back surface of the cable 3 are mutually connected with ACP (Anisotropic Conductive Paste), ACF (Anisotropic Conductive Film) technology, etc. Electrically connected.
このように、電極パッドＰを分割された複数の第２配線電極２Ｅとそれらを接続する複数の第１配線電極１Ｅとで構成したので、大きな電極パッドＰに発生する波状化を抑制し、電気光学装置の特性を向上させることができる。
（基板の製造工程）
次いで、本実施の形態の電気光学装置の製造工程を説明しつつ、その構成をより明確にする。図４〜図７は、本実施の形態の電気光学装置に用いられる基板の製造工程を示す平面図又は断面図である。なお、各図の（Ａ）は、ＴＦＴ部の断面図であり、（Ｂ）は、実装部（電極パッドＰ部）の断面図、（Ｃ）は、実装部の平面図（上面図）である。また、（Ｂ）の断面図は、（Ｃ）のＨ−Ｈ’断面部に対応する（図６参照）。
Thus, since the electrode pad P is composed of the plurality of divided second wiring electrodes 2E and the plurality of first wiring electrodes 1E that connect them, the undulation that occurs in the large electrode pad P is suppressed, The characteristics of the optical device can be improved.
(Manufacturing process of substrate)
Next, the structure of the electro-optical device according to the present embodiment will be described more clearly while describing the manufacturing process. 4 to 7 are plan views or cross-sectional views showing a manufacturing process of a substrate used in the electro-optical device of the present embodiment. In addition, (A) of each figure is sectional drawing of a TFT part, (B) is sectional drawing of a mounting part (electrode pad P part), (C) is a top view (top view) of a mounting part. is there. Further, the cross-sectional view of (B) corresponds to the HH ′ cross-section of (C) (see FIG. 6).
図４に示すように、例えば、ポリイミド樹脂などからなる基板（フレキシブル基板）Ｓ１の上に下地絶縁膜１５として例えば、酸化シリコン膜を成膜する。なお、酸化シリコン膜に変えて、窒化シリコン膜などの他の無機系の絶縁膜を用いてもよい。 As shown in FIG. 4, for example, a silicon oxide film is formed as a base insulating film 15 on a substrate (flexible substrate) S1 made of, for example, polyimide resin. Note that another inorganic insulating film such as a silicon nitride film may be used instead of the silicon oxide film.
次いで、ＴＦＴ部の下地絶縁膜１５上に、島状の半導体膜１７を形成する。半導体膜としては、例えばアモルファスシリコンをＣＶＤ（Chemical Vapor Deposition；化学気相成長）法やスパッター法などにより堆積し、次いで、所望の形状にパターニングする。具体的には、全面に成膜した半導体膜１７上に、フォトレジスト膜（図示せず）を形成し、露光・現像（フォトリソグラフィ）することにより所望の形状（例えば、略矩形状）のフォトレジスト膜を形成する。次いで、フォトレジスト膜をマスクに、半導体膜１７をエッチングし、残存するフォトレジスト膜を除去する。このフォトレジスト膜の形成から除去までの一連の工程をパターニングという。なお、アモルファスシリコン膜を固相成長法やレーザ照射法により結晶化させ、多結晶シリコン膜とした後、パターニングしてもよい。また、実装部においては、半導体膜１７を除去する。 Next, an island-shaped semiconductor film 17 is formed on the base insulating film 15 in the TFT portion. As the semiconductor film, for example, amorphous silicon is deposited by a CVD (Chemical Vapor Deposition) method, a sputtering method, or the like, and then patterned into a desired shape. Specifically, a photoresist film (not shown) is formed on the semiconductor film 17 formed on the entire surface, and is exposed and developed (photolithography) to obtain a photo of a desired shape (for example, a substantially rectangular shape). A resist film is formed. Next, the semiconductor film 17 is etched using the photoresist film as a mask, and the remaining photoresist film is removed. A series of steps from formation to removal of the photoresist film is called patterning. Note that the amorphous silicon film may be crystallized by a solid phase growth method or a laser irradiation method to form a polycrystalline silicon film and then patterned. In the mounting portion, the semiconductor film 17 is removed.
次いで、図５に示すように、半導体膜１７上を含む基板Ｓ１の全面上に、絶縁膜１９として、例えば、酸化シリコン膜をＣＶＤ法により堆積する。この絶縁膜１９は、ＴＦＴ部においてゲート絶縁膜となる。次いで、絶縁膜１９上に、導電性膜として例えばアルミニウム（Ａｌ）などの金属膜をスパッタリング法により堆積し、パターニングすることにより、ＴＦＴ部においてゲート電極Ｇを、実装部において第１配線電極１Ｅを形成する。第１配線電極１Ｅは、正方形であり、所定の間隔ｄ１を置いてアレイ状に配置されている。 Next, as shown in FIG. 5, for example, a silicon oxide film is deposited as the insulating film 19 on the entire surface of the substrate S <b> 1 including the semiconductor film 17 by the CVD method. This insulating film 19 becomes a gate insulating film in the TFT portion. Next, a metal film such as aluminum (Al), for example, is deposited as a conductive film on the insulating film 19 by sputtering and patterned to form the gate electrode G in the TFT portion and the first wiring electrode 1E in the mounting portion. Form. The first wiring electrodes 1E are square and are arranged in an array with a predetermined interval d1.
次いで、ゲート電極Ｇをマスクとして半導体膜１７中にｎ型又はｐ型の不純物を注入し、ソース、ドレイン領域１７ａを形成する。 Next, n-type or p-type impurities are implanted into the semiconductor film 17 using the gate electrode G as a mask to form source and drain regions 17a.
次いで、図６（Ａ）および（Ｂ）に示すように、ゲート電極Ｇおよび第１配線電極１Ｅ上に層間絶縁膜２１として例えば酸化シリコン膜をＣＶＤ法で形成する。 Next, as shown in FIGS. 6A and 6B, for example, a silicon oxide film is formed as an interlayer insulating film 21 on the gate electrode G and the first wiring electrode 1E by the CVD method.
次いで、ソース、ドレイン領域１７ａ上の層間絶縁膜２１をエッチングすることによりコンタクトホールを形成する。また、実装部においては、正方形の第１配線電極１Ｅの４つの角部各々に、層間絶縁膜２１をエッチングすることによりコンタクトホールを形成する。次いで、コンタクトホール内を含む層間絶縁膜２１上に導電性膜として例えばＡｌ膜をスパッタリング法で堆積し、パターニングすることによりＴＦＴ部に第１層配線Ｍ１ａ、Ｍ１ｂを形成する。Ｍ１ａは、例えば、ソース線ＳＬとなり、Ｍ１ｂは、後述する画素電極ＰＥと接続される。また、この際、実装部においては、第１配線電極１Ｅの４つの角部各々に設けたコンタクトホールとそれぞれ重なるように４つの第２配線電極２Ｅを配置する。この第２配線電極２Ｅは、平面視において正方形であり、所定の間隔ｄを置いてアレイ状に配置されている(図６（Ｃ）参照）。具体的には、第１配線電極１Ｅａの４つの角部各々に１個ずつコンタクトホールが設けられ、第２配線電極２Ｅ（２１），第２配線電極２Ｅ（２２），第２配線電極２Ｅ（２５），第２配線電極２Ｅ（２６）各々が、第１配線電極１Ｅａの４つの角部各々に設けられたコンタクトホールのいずれかひとつと重なるように配置されている。その結果、第２配線電極２Ｅ（２１），第２配線電極２Ｅ（２２），第２配線電極２Ｅ（２５），第２配線電極２Ｅ（２６）は、第１配線電極１Ｅａと４つの接続部Ｃ１，Ｃ２，Ｃ３，Ｃ４とによって互いに電気的に接続される。 Next, contact holes are formed by etching the interlayer insulating film 21 on the source / drain regions 17a. In the mounting portion, a contact hole is formed by etching the interlayer insulating film 21 at each of the four corners of the square first wiring electrode 1E. Next, an Al film, for example, is deposited as a conductive film on the interlayer insulating film 21 including the inside of the contact hole by sputtering and patterned to form first layer wirings M1a and M1b in the TFT portion. For example, M1a becomes a source line SL, and M1b is connected to a pixel electrode PE described later. At this time, in the mounting portion, the four second wiring electrodes 2E are arranged so as to overlap with the contact holes provided in the four corners of the first wiring electrode 1E, respectively. The second wiring electrodes 2E are square in a plan view and are arranged in an array with a predetermined interval d (see FIG. 6C). Specifically, one contact hole is provided in each of the four corners of the first wiring electrode 1Ea, and the second wiring electrode 2E (21), the second wiring electrode 2E (22), the second wiring electrode 2E ( 25) and the second wiring electrode 2E (26) are arranged so as to overlap any one of the contact holes provided at each of the four corners of the first wiring electrode 1Ea. As a result, the second wiring electrode 2E (21), the second wiring electrode 2E (22), the second wiring electrode 2E (25), and the second wiring electrode 2E (26) are connected to the first wiring electrode 1Ea and four connection portions. C1, C2, C3 and C4 are electrically connected to each other.
次いで、図７（Ａ）および(Ｂ)に示すように、第１層配線Ｍ１ａ、Ｍ１ｂおよび第２配線電極２Ｅ上を含む層間絶縁膜２１上に、層間絶縁膜２３として例えばポリイミド膜を形成する。例えば、ポリイミド樹脂溶液を第１基板Ｓ１上にスピンコート法を用いて塗布した後、熱処理により固化する。次いで、第１層配線Ｍ１ｂ上の層間絶縁膜２３をエッチングすることによりコンタクトホールを形成する。この際、実装部の層間絶縁膜２３を除去し、第２配線電極２Ｅを露出させる。次いで、当該コンタクトホール内を含む層間絶縁膜２３上に導電性膜として例えばＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜をスパッタリング法で堆積し、パターニングすることにより画素電極ＰＥを形成する。 Next, as shown in FIGS. 7A and 7B, for example, a polyimide film is formed as the interlayer insulating film 23 on the interlayer insulating film 21 including the first layer wirings M1a and M1b and the second wiring electrode 2E. . For example, a polyimide resin solution is applied on the first substrate S1 using a spin coating method, and then solidified by heat treatment. Next, a contact hole is formed by etching the interlayer insulating film 23 on the first layer wiring M1b. At this time, the interlayer insulating film 23 in the mounting portion is removed, and the second wiring electrode 2E is exposed. Next, an ITO (Indium Tin Oxide) film, for example, is deposited as a conductive film on the interlayer insulating film 23 including the inside of the contact hole by sputtering, and the pixel electrode PE is formed by patterning.
以上の工程により、基板Ｓ１のＴＦＴ部に、薄膜トランジスタＴおよび画素電極ＰＥが形成され、実装部に互いに電気的に接続された複数の第１配線電極１Ｅおよび複数の第２配線電極２Ｅよりなる電極パッドＰが形成される（図７（Ｃ））。 Through the above-described steps, the thin film transistor T and the pixel electrode PE are formed in the TFT portion of the substrate S1, and an electrode including a plurality of first wiring electrodes 1E and a plurality of second wiring electrodes 2E that are electrically connected to the mounting portion. A pad P is formed (FIG. 7C).
以上の工程によりアクティブマトリクス基板が略完成する。 The active matrix substrate is substantially completed through the above steps.
このように、本実施の形態によれば、電極パッドＰを分割された複数の第２配線電極２Ｅとそれらを接続する複数の第１配線電極１Ｅとで構成したので、電極パッドＰの波状化を抑制することができる。 As described above, according to the present embodiment, the electrode pad P is constituted by the plurality of divided second wiring electrodes 2E and the plurality of first wiring electrodes 1E connecting them, so that the electrode pad P is waved. Can be suppressed.
図８は、比較例の基板の断面図および平面図を示す図である。図８（Ａ）〜（Ｃ）に示すように、ＴＦＴ部の第１層配線Ｍ１ａ、Ｍ１ｂと同層の配線層を利用して、実装部において電極パッドＰを大面積（例えば、２５０μｍ×１ｃｍ程度）で形成した場合、図８（Ｄ）に示すように、電極パッドの波状化が生じる。これに対し、上記実施の形態においては、上記構成により波状化を抑制し、電気光学装置の特性を向上させることができる。 FIG. 8 is a diagram illustrating a cross-sectional view and a plan view of a substrate of a comparative example. As shown in FIGS. 8A to 8C, the electrode pad P is formed in a large area (for example, 250 μm × 1 cm) in the mounting portion by using the same wiring layer as the first layer wirings M1a and M1b of the TFT portion. In the case of forming the electrode pad, the electrode pad becomes wavy as shown in FIG. On the other hand, in the above-described embodiment, the above configuration can suppress wave formation and improve the characteristics of the electro-optical device.
また、上記実施の形態によれば、互いに隣接する全ての第２配線電極２Ｅが第１配線電極１Ｅによって電気的に接続されるため、例えば、フォト欠陥などにより一部の接続部Ｃが非導通となった場合にも、別ルートでの電気的接続が図れることとなり、接続不良を低減できる。具体的には、図７（Ｃ）に示す２Ｅ（１１）と２Ｅ（１２）との間の直接的な接続が非導通となった場合であっても、２Ｅ（１１）から２Ｅ（２１）および２Ｅ（２２）を介して２Ｅ（１２）へ接続する他のルートなどで、電気的接続が担保される。かかる迂回ルートは、多種多様に考えられ、フォト欠陥などのプロセス不良による歩留り低下を回避することができる。 In addition, according to the above embodiment, since all the second wiring electrodes 2E adjacent to each other are electrically connected by the first wiring electrode 1E, for example, some of the connection portions C are non-conductive due to a photo defect or the like. Even in such a case, electrical connection can be achieved by another route, and connection failure can be reduced. Specifically, even if the direct connection between 2E (11) and 2E (12) shown in FIG. 7C is non-conductive, 2E (11) to 2E (21) And the electrical connection is ensured, for example, by another route connecting to 2E (12) via 2E (22). Such detour routes can be considered in a wide variety of ways, and it is possible to avoid yield reduction due to process defects such as photo defects.
＜数値範囲例＞
次いで、本発明者らの考察による、より好ましい数値範囲について説明する。
<Numerical range example>
Next, a more preferable numerical range based on the consideration of the present inventors will be described.
本発明者らの検討によれば、<1>０．２５ｍｍ2（＝０．５ｍｍ×０．５ｍｍ）以上の大面積の金属膜を形成下場合には、波状化が生じやすい。本実施の形態においては、パッド電極Ｐを構成する第２配線電極２Ｅを０．２５ｍｍ2以下、より好ましくは、０．０１ｍ2以上０．０９ｍｍ2以下とすることができ、波状化による装置特性の劣化、例えば、断線などの発生を抑制することができる。 According to the study by the present inventors, when a metal film having a large area of <1> 0.25 mm 2 (= 0.5 mm × 0.5 mm) or more is formed, corrugation tends to occur. In the present embodiment, the second wiring electrode 2E constituting the pad electrodes P 0.25 mm 2 or less, more preferably, be a 0.01 m 2 or more 0.09 mm 2 or less, device characteristics due to waving It is possible to suppress the occurrence of deterioration, such as disconnection.
また、本発明者らの検討によれば、<2>金属膜の重なり部において、波状化が生じやすい。本実施の形態においては、一の第１配線電極１Ｅを一の第２配線電極２Ｅより小さくすることで、重なり面積を小さくでき、波状化を抑制することができる。好ましくは、一の第１配線電極１Ｅの面積を一の第２配線電極２Ｅの面積の１／１０以下とする。 Further, according to the study by the present inventors, <2> corrugation tends to occur at the overlapping portion of the metal films. In the present embodiment, by making one first wiring electrode 1E smaller than one second wiring electrode 2E, the overlapping area can be reduced and wave formation can be suppressed. Preferably, the area of one first wiring electrode 1E is set to 1/10 or less of the area of one second wiring electrode 2E.
なお、第２配線電極２Ｅの形状に制限はなく、他の形状、三角形や長方形でもよいが、本発明者らの検討によれば、<3>鋭角部において、波状化が生じやすいため、４以上の多角形が好ましい。また、第１配線電極１Ｅと第２配線電極２Ｅの重なり部を小さくするためには、１Ｅの面積の和／（１Ｅの面積の和＋２Ｅの面積の和）を最小にすることが好ましい。この場合、一定面積下で２Ｅの外周が最小となるべきであるため、正多角形、例えば、本実施の形態で示す正方形や後述する正六角形が好ましい。 The shape of the second wiring electrode 2E is not limited, and may be other shapes, such as a triangle or a rectangle. However, according to the study by the present inventors, <3> a wavy shape is likely to occur at an acute angle portion. The above polygon is preferable. In order to reduce the overlap between the first wiring electrode 1E and the second wiring electrode 2E, it is preferable to minimize the sum of the areas of 1E / (the sum of the areas of 1E + the sum of the areas of 2E). In this case, since the outer circumference of 2E should be minimized under a certain area, a regular polygon, for example, a square shown in the present embodiment or a regular hexagon described later is preferable.
第２配線電極２Ｅの形として正方形を例示したが、長方形でもよい。しかし、正方形の縦の辺と横の辺は互いに等しいため、長方形と比較した場合、縦方向と横方向のいずれに対しても波状化を抑制する効果が同じように得られる。また、必ずしも正六角形である必要はなく、六角形でもよい。しかし、正六角形であれば、互いに対向する３組の２つの辺の間隔が互いに等しいため、波状化を抑制する高い効果が得られる。 Although the square is illustrated as the shape of the second wiring electrode 2E, it may be a rectangle. However, since the vertical side and the horizontal side of the square are equal to each other, the effect of suppressing undulation can be obtained in the same way in both the vertical direction and the horizontal direction when compared with a rectangle. Moreover, it does not necessarily need to be a regular hexagon and may be a hexagon. However, in the case of a regular hexagon, the interval between the two sets of two sides facing each other is equal to each other, so that a high effect of suppressing wave formation can be obtained.
よって、本実施の形態で示す正四角形の第２配線電極２Ｅにおいて、上記好ましい面積を適用すると、その一辺は、０．５ｍｍ以下、より好ましくは１００μｍ以上３００μｍとなる。 Therefore, in the regular tetragonal second wiring electrode 2E shown in this embodiment, when the above preferable area is applied, one side thereof is 0.5 mm or less, more preferably 100 μm or more and 300 μm.
また、第２配線電極２Ｅの間隔ｄについては、電極パッドＰとケーブル３の電極パッドＰ３との良好な接続を図るため、できるだけ小さいことが好ましい（図３（Ｂ）参照）。例えば、プロセスルールが許す最短に設定することが好ましい。具体的には、上記製造工程に係るプロセスルールで言えば、間隔ｄは、１μｍ以上３μｍ以下である。但し、プロセスルールは、製造する製品や使用する装置により変更されるものであるため、第２配線電極２Ｅの一辺と間隔ｄとの関係の目安としては、第２配線電極２Ｅの一辺を間隔ｄの１０倍以上とすることが好ましい。 The distance d between the second wiring electrodes 2E is preferably as small as possible in order to achieve a good connection between the electrode pad P and the electrode pad P3 of the cable 3 (see FIG. 3B). For example, it is preferable to set the shortest time allowed by the process rule. Specifically, in terms of the process rule relating to the manufacturing process, the interval d is 1 μm or more and 3 μm or less. However, since the process rule is changed depending on the product to be manufactured and the apparatus to be used, as a measure of the relationship between one side of the second wiring electrode 2E and the distance d, the one side of the second wiring electrode 2E is set to the distance d. Is preferably 10 times or more.
また、第２配線電極２Ｅの間隔ｄについては、追って詳細に説明するように、電極パッドＰとケーブル３の電極パッドＰ３との接続を、導電性粒子を含む樹脂材料を用いたＡＣＰ技術を用いて接続する場合、間隔ｄを導電性粒子の直径よりも小さく設定することで、接続特性の向上を図ることができる。一般的には、かかる導電性粒子の直径は、５μｍ〜５０μｍ程度であるため、間隔ｄを５μｍ以下とすることが好ましい。 As for the distance d between the second wiring electrodes 2E, as will be described in detail later, the connection between the electrode pad P and the electrode pad P3 of the cable 3 is performed using an ACP technique using a resin material containing conductive particles. In this case, the connection characteristics can be improved by setting the distance d smaller than the diameter of the conductive particles. Generally, since the diameter of the conductive particles is about 5 μm to 50 μm, it is preferable to set the distance d to 5 μm or less.
よって、現行のプロセスルールおよびＡＣＰ材料を考慮すれば、第２配線電極２Ｅの間隔ｄを１μｍ以上５μｍ以下とすることが好ましい。 Therefore, in consideration of the current process rules and the ACP material, it is preferable that the distance d between the second wiring electrodes 2E be 1 μm or more and 5 μm or less.
以下に、より好ましい条件を纏めて示す。 Below, more preferable conditions are summarized.
第２配線電極２Ｅの面積について、１００μｍ×１００μｍ（＝０．０１ｍｍ2）以上３００μｍ×３００μｍ（＝０．０９ｍｍ2）以下とする。第２配線電極２Ｅの間隔ｄについて、１μｍ以上３μｍ以下とする。 The area of the second wiring electrode 2E, and 100μm × 100μm (= 0.01mm 2) above 300μm × 300μm (= 0.09mm 2) below. The distance d between the second wiring electrodes 2E is set to 1 μm or more and 3 μm or less.
コンタクトホールの直径（接続部Ｃの直径）について、１μｍ以上８μｍ以下、コンタクトホールと第１配線電極の端部又は第２配線電極の端部との距離は、１μｍ以上３μｍ以下とする。 The diameter of the contact hole (the diameter of the connection portion C) is 1 μm or more and 8 μm or less, and the distance between the contact hole and the end of the first wiring electrode or the end of the second wiring electrode is 1 μm or more and 3 μm or less.
第１配線電極１Ｅの面積について、例えば、上記最小の組み合わせである、
１μｍ＋１μｍ＋１μｍ＋１μｍ＋１μｍ＋１μｍ＋１μｍ＝７μｍから、
７μｍ×7μｍ＝４９μｍ2…（１）を算出し、
また、上記最大の組み合わせである、
３μｍ＋８μｍ＋３μｍ＋３μｍ＋３μｍ＋８μｍ＋３μｍ＝３１μｍから、
３１μｍ×３１μｍ＝９６１μｍ2…（２）を算出し、
第１配線電極１Ｅの面積を４９μｍ2以上９６１μｍ2以下の正方形としてもよい。
About the area of the 1st wiring electrode 1E, it is the said minimum combination, for example.
From 1 μm + 1 μm + 1 μm + 1 μm + 1 μm + 1 μm + 1 μm = 7 μm,
7 μm × 7 μm = 49 μm 2 (1) is calculated,
Moreover, it is the largest combination of the above,
From 3 μm + 8 μm + 3 μm + 3 μm + 3 μm + 8 μm + 3 μm = 31 μm,
31 μm × 31 μm = 961 μm 2 (2) is calculated,
The area of the first wiring electrode 1E may be a square of 49 μm 2 or more and 961 μm 2 or less.
なお、上記数値は、種々の条件を勘案した場合の好ましい数値の例であり、本発明は、上記数値に制限されるものでなく、本発明の趣旨に反しない範囲で他の数値も取りうるものである。
＜引き回し配線１ｃの形成例＞
上記「基板の製造工程」においては、詳述しなかったが、電極パッドＰまで延在する引き回し配線１ｃ（図１参照）は、第１配線電極１Ｅと同層で形成してもよく、また、第２配線電極２Ｅと同層で形成してもよい。
The above numerical values are examples of preferable numerical values in consideration of various conditions, and the present invention is not limited to the above numerical values, and other numerical values can be taken without departing from the spirit of the present invention. Is.
<Example of forming the routing wiring 1c>
Although not described in detail in the “substrate manufacturing process”, the lead wiring 1c (see FIG. 1) extending to the electrode pad P may be formed in the same layer as the first wiring electrode 1E. The second wiring electrode 2E may be formed in the same layer.
図９および図１０は、本実施の形態の電極パッドＰと引き回し配線１ｃとの接続状態を示す平面図である。図９及び図１０においては、第１配線電極１Ｅと同層で引き回し配線１ｃを形成している。 9 and 10 are plan views showing a connection state between the electrode pad P of the present embodiment and the routing wiring 1c. 9 and 10, the lead wiring 1c is formed in the same layer as the first wiring electrode 1E.
即ち、絶縁膜１９上に、導電性膜として例えばアルミニウム（Ａｌ）などの金属膜をスパッタリング法により堆積し、パターニングすることにより、ＴＦＴ部においてゲート電極Ｇを、実装部において第１配線電極１Ｅを形成する（図５参照）。この際、図９（Ａ）に示すように、引き回し配線１ｃを２つの第１配線電極１Ｅと接続領域を介して接続するようにパターニングし、図９（Ｂ）に示すように、上記２つの第１配線電極１Ｅ上に形成される接続部Ｃを利用して第２配線電極２Ｅとの接続を図る。この場合、図示するように、引き回し配線（接続領域は除く）１ｃの幅Ｗは、第２配線電極２Ｅの一辺の長さより小さく設定されている。 That is, a metal film such as aluminum (Al), for example, is deposited as a conductive film on the insulating film 19 by sputtering and patterned to form the gate electrode G in the TFT portion and the first wiring electrode 1E in the mounting portion. Form (see FIG. 5). At this time, as shown in FIG. 9A, the routing wiring 1c is patterned so as to be connected to the two first wiring electrodes 1E via the connection region, and as shown in FIG. The connection with the second wiring electrode 2E is attempted using the connection portion C formed on the first wiring electrode 1E. In this case, as shown in the drawing, the width W of the routing wiring (excluding the connection region) 1c is set smaller than the length of one side of the second wiring electrode 2E.
図１０（Ａ）および（Ｂ）でも同様に、第１配線電極１Ｅと同層で引き回し配線１ｃを形成している。図９との違いは、引き回し配線１ｃを接続領域を介して６つの第１配線電極１Ｅと接続するようにパターニングしている点である。この場合も、幅Ｗは、第２配線電極２Ｅの一辺の長さより小さい。 Similarly in FIGS. 10A and 10B, the lead wiring 1c is formed in the same layer as the first wiring electrode 1E. The difference from FIG. 9 is that the routing wiring 1c is patterned so as to be connected to the six first wiring electrodes 1E via the connection region. Also in this case, the width W is smaller than the length of one side of the second wiring electrode 2E.
図１１および図１２は、本実施の形態の電極パッドＰと引き回し配線１ｃとの接続状態を示す平面図である。図１１及び図１２においては、第２配線電極２Ｅと同層で引き回し配線１ｃを形成している。 11 and 12 are plan views showing a connection state between the electrode pad P and the lead wiring 1c of the present embodiment. In FIG. 11 and FIG. 12, the lead wiring 1c is formed in the same layer as the second wiring electrode 2E.
即ち、層間絶縁膜２１をエッチングすることによりコンタクトホールを形成した後、コンタクトホール内を含む層間絶縁膜２１上に導電性膜として例えばＡｌ膜をスパッタリング法で堆積し、パターニングすることにより第１層配線Ｍ１ａ、Ｍ１ｂおよび第２配線電極２Ｅを形成する（図６参照）。この際、図１１に示すように、引き回し配線１ｃを１つの第２配線電極２Ｅと接続するようにパターニングする。また、図１２に示すように、引き回し配線１ｃを５つの第２配線電極２Ｅと接続領域を介して接続するようにパターニングしてもよい。これらの場合において、引き回し配線（接続領域は除く）１ｃの幅Ｗは、第２配線電極２Ｅの一辺の長さより小さく設定されている。
＜１Ｅと２Ｅの形状および接続構成の変形例＞
図６においては、第２配線電極２Ｅを正方形とし、これらを間隔ｄを置いてアレイ状に配置した際、４つの正方形の近接する４つの頂点（頂角）を結ぶ正方形の中心部を、中心とする正方形状に第１配線電極１Ｅを配置したが、かかる構造体に限定されず、種々の変形が可能である。
That is, after a contact hole is formed by etching the interlayer insulating film 21, an Al film, for example, is deposited as a conductive film on the interlayer insulating film 21 including the inside of the contact hole by a sputtering method and patterned to form the first layer. Wirings M1a and M1b and a second wiring electrode 2E are formed (see FIG. 6). At this time, as shown in FIG. 11, the routing wiring 1c is patterned so as to be connected to one second wiring electrode 2E. Further, as shown in FIG. 12, the routing wiring 1c may be patterned so as to be connected to the five second wiring electrodes 2E via the connection region. In these cases, the width W of the lead wiring (excluding the connection region) 1c is set smaller than the length of one side of the second wiring electrode 2E.
<Modifications of 1E and 2E shapes and connection configurations>
In FIG. 6, when the second wiring electrodes 2E are formed in a square shape and are arranged in an array at intervals d, the center portion of the square connecting the four adjacent apexes (vertical angles) of the four squares is centered. Although the first wiring electrodes 1E are arranged in a square shape as described above, the present invention is not limited to such a structure, and various modifications are possible.
図１３〜図１６は、本実施の形態の電気光学装置に用いられる基板の他の構成を示す平面図である。 13 to 16 are plan views showing other configurations of the substrate used in the electro-optical device according to the present embodiment.
（変形例１）
図１３においては、第２配線電極２Ｅを正方形とし、これらを間隔ｄを置いてアレイ状に配置した際、互いに隣り合う２つの第２配線電極２Ｅの互いに近接する２つの辺の中心部間を接続するように長方形の第１配線電極１Ｅを配置している。言い換えれば、一の正方形(２Ｅ)の内部から所定の方向へ、正方形の一辺の中点を通過し、当該辺と隣接する辺の中点を通り、当該辺を有する他の正方形（２Ｅ）の内部まで延在するように、矩形状に第１配線電極１Ｅを配置している。かかる構造によれば、第２配線電極２Ｅの角部が平面視で第１配線電極１Ｅと重ならず、角部および電極の重なり部で生じやすい波状化を効果的に抑制することができる。
(Modification 1)
In FIG. 13, when the second wiring electrodes 2E are formed in a square shape and arranged in an array with a distance d between the two adjacent second wiring electrodes 2E, the center portions of two adjacent sides are adjacent to each other. A rectangular first wiring electrode 1E is arranged so as to be connected. In other words, in the predetermined direction from the inside of one square (2E), it passes through the midpoint of one side of the square, passes through the midpoint of the side adjacent to the side, and the other square (2E) having the side The first wiring electrodes 1E are arranged in a rectangular shape so as to extend to the inside. According to such a structure, the corner portion of the second wiring electrode 2E does not overlap with the first wiring electrode 1E in a plan view, and it is possible to effectively suppress undulation that tends to occur at the corner portion and the electrode overlap portion.
（変形例２）
図１４においては、第２配線電極２Ｅを正六角形とし、これらの各辺が間隔ｄを置いて対向するよう配置した際、対向する２つの辺の中心部間を接続するように六角形の状に第１配線電極１Ｅを配置している。かかる構成によれば、第２配線電極２Ｅを正六角形とすることで、角が鈍角（１２０°）となり、鋭角部で生じやすい波状化を効果的に抑制することができる。また、変形例１の場合と同様に、第２配線電極２Ｅの角部が平面視で第１配線電極１Ｅと重ならず、角部および電極の重なり部で生じやすい波状化を効果的に抑制することができる。なお、第１配線電極１Ｅを長方形としてもよい。但し、六角形とすることで、角を鈍角とすることができ、波状化を効果的に抑制することができる。
(Modification 2)
In FIG. 14, when the second wiring electrode 2E has a regular hexagonal shape and these sides are arranged to face each other with a gap d, a hexagonal shape is formed so as to connect between the center portions of the two opposite sides. The 1st wiring electrode 1E is arrange | positioned. According to such a configuration, by forming the second wiring electrode 2E to be a regular hexagon, the corner becomes an obtuse angle (120 °), and it is possible to effectively suppress undulation that tends to occur at an acute angle portion. Further, as in the case of the first modification, the corner portion of the second wiring electrode 2E does not overlap the first wiring electrode 1E in a plan view, and the corrugation that easily occurs at the corner portion and the overlapping portion of the electrodes is effectively suppressed. can do. The first wiring electrode 1E may be rectangular. However, by using hexagons, the corners can be made obtuse, and wave formation can be effectively suppressed.
（変形例３）
図１５においては、第２配線電極２Ｅを正六角形とし、これらの各辺が間隔ｄを置いて対向するよう配置した際、３つの第２配線電極２Ｅの近接する３つの頂点を結ぶ正三角形の中心部を中心とする、正六角形の第１配線電極１Ｅを配置している。当該第１配線電極１Ｅは、３つの第２配線電極２Ｅの近接する３つの頂点を含んでいる。このように、第２配線電極２Ｅを正六角形とすることで、角が鈍角（１２０°）となり、鋭角部で生じやすい波状化を効果的に抑制することができる。また、変形例２の場合と比較し、第１配線電極１Ｅの数を少なくでき、第１配線電極１Ｅの総面積を小さくできる。よって、第１配線電極１Ｅと第２配線電極２Ｅとの重なり領域を小さくでき、波状化を抑制することができる。
(Modification 3)
In FIG. 15, when the second wiring electrode 2E has a regular hexagonal shape and is arranged so that these sides face each other with a gap d, a regular triangle connecting three adjacent vertices of the three second wiring electrodes 2E. A regular hexagonal first wiring electrode 1E centering on the central portion is arranged. The first wiring electrode 1E includes three apexes adjacent to the three second wiring electrodes 2E. Thus, by making the 2nd wiring electrode 2E into a regular hexagon, a corner | angular becomes an obtuse angle (120 degrees) and it can suppress effectively the corrugation which is easy to occur in an acute angle part. Further, as compared with the case of the second modification, the number of first wiring electrodes 1E can be reduced, and the total area of the first wiring electrodes 1E can be reduced. Therefore, the overlapping region between the first wiring electrode 1E and the second wiring electrode 2E can be reduced, and wave formation can be suppressed.
（変形例４）
図１６においては、第２配線電極２Ｅを正方形とし、これらを間隔ｄを置いてアレイ状に配置した際、４つの第２配線電極２Ｅの近接する４つの角部の内側に接続部（Ｃ１〜Ｃ４）を設け、これらを接続するように略正方形の枠状に第１配線電極１Ｅを配置している。かかる構造によれば、第２配線電極２Ｅの角部と第１配線電極１Ｅが重ならず、角部および電極の重なり部で生じやすい波状化を効果的に抑制することができる。また、変形例１の場合と比較し、接続部の数を少なくすることができる。
(Modification 4)
In FIG. 16, when the second wiring electrodes 2E are square and are arranged in an array with a distance d, the connection portions (C1 to C1) are arranged inside the four corners adjacent to the four second wiring electrodes 2E. C4) is provided, and the first wiring electrodes 1E are arranged in a substantially square frame shape so as to connect them. According to such a structure, the corner portion of the second wiring electrode 2E and the first wiring electrode 1E do not overlap each other, and it is possible to effectively suppress undulation that tends to occur at the corner portion and the overlapping portion of the electrodes. Moreover, compared with the case of the modification 1, the number of connection parts can be decreased.
なお、上記変形例１〜４については、第１配線電極１Ｅと第２配線電極２Ｅの形状および接続構成が異なるのみで、他の構成および製造工程は、図１〜図７を参照しながら説明した上記実施の形態と同様である。
＜実施の形態２＞
上記実施の形態１においては、ＴＦＴ部にいわゆるトップゲート構造の薄膜トランジスタＴを形成したが、薄膜トランジスタの構成はこれに限定されるものではなく、例えば、ボトムゲート構造の薄膜トランジスタＴを形成してもよい。
In addition, in the above-described modified examples 1 to 4, only the shapes and connection configurations of the first wiring electrode 1E and the second wiring electrode 2E are different, and other configurations and manufacturing processes will be described with reference to FIGS. This is the same as the above embodiment.
<Embodiment 2>
In the first embodiment, the so-called top gate thin film transistor T is formed in the TFT portion. However, the structure of the thin film transistor is not limited to this, and for example, a bottom gate thin film transistor T may be formed. .
図１７は、本実施の形態の電気光学装置に用いられる基板の構成および製造工程を示す断面図および平面図である。 FIG. 17 is a cross-sectional view and a plan view showing the configuration and manufacturing process of the substrate used in the electro-optical device of the present embodiment.
図１７（Ａ）に示すように、ボトムゲート構造の薄膜トランジスタＴが形成される。かかるトランジスタの製造工程に制限はなく、例えば、実施の形態１と同様の材料や成膜方法を用いて各部位を形成することができ、その一例を以下に説明する。 As shown in FIG. 17A, a thin film transistor T having a bottom gate structure is formed. There is no limitation on the manufacturing process of such a transistor, and for example, each part can be formed using the same material and film formation method as those in Embodiment 1, and an example thereof will be described below.
図１７（Ａ）および（Ｂ）に示すように、例えば、ポリイミド樹脂などからなる基板Ｓ１の上部に下地絶縁膜１５として例えば、酸化シリコン膜を成膜した後、導電性膜として例えばアルミニウム（Ａｌ）などの金属膜をスパッタリング法により堆積し、パターニングすることにより、ＴＦＴ部においてゲート電極Ｇを、実装部において第１配線電極１Ｅを形成する。 As shown in FIGS. 17A and 17B, for example, a silicon oxide film is formed as the base insulating film 15 on the substrate S1 made of, for example, polyimide resin, and then the conductive film is aluminum (Al, for example). ) Or the like is deposited by sputtering and patterned to form the gate electrode G in the TFT portion and the first wiring electrode 1E in the mounting portion.
次いで、ゲート電極Ｇおよび第１配線電極１Ｅ上に層間絶縁膜１９として例えば酸化シリコン膜をＣＶＤ法で形成し、さらに、その上部に半導体膜１７ｉとして、例えばアモルファスシリコンをＣＶＤ法やスパッター法などにより堆積する。 Next, a silicon oxide film, for example, is formed as an interlayer insulating film 19 on the gate electrode G and the first wiring electrode 1E by a CVD method, and further, amorphous silicon is formed thereon as a semiconductor film 17i by a CVD method, a sputtering method, or the like. accumulate.
次いで、各トランジスタのチャネル領域となる部分にエッチングストッパー１６を形成し、さらに、その上部に、ｎ型又はｐ型の不純物含有した半導体膜を成膜する。次いで、ｎ型又はｐ型の不純物含有した半導体膜がエッチングストッパーの１６の両側に残存するよう、パターニングし、ソース、ドレイン領域１７Ａを形成する。この際、下層の真性半導体膜１７ｉも同時にパターニングする。 Next, an etching stopper 16 is formed in a portion to be a channel region of each transistor, and a semiconductor film containing an n-type or p-type impurity is formed thereon. Next, patterning is performed so that a semiconductor film containing an n-type or p-type impurity remains on both sides of the etching stopper 16 to form source and drain regions 17A. At this time, the underlying intrinsic semiconductor film 17i is also patterned at the same time.
次いで、実装部において第１配線電極１Ｅ上の層間絶縁膜１９をエッチングすることによりコンタクトホールを形成した後、ソース、ドレイン領域１７Ａ上に導電性膜として例えばＡｌ膜をスパッタリング法で堆積し、パターニングすることにより第１層配線Ｍ１ａ、Ｍ１ｂを形成する。また、この際、実装部においては、第１配線電極１Ｅの４つの角部のコンタクトホールとその角部が重なるように４つの第２配線電極２Ｅを配置する。 Next, after a contact hole is formed by etching the interlayer insulating film 19 on the first wiring electrode 1E in the mounting portion, an Al film, for example, is deposited as a conductive film on the source / drain region 17A by a sputtering method and patterned. Thus, the first layer wirings M1a and M1b are formed. At this time, in the mounting portion, the four second wiring electrodes 2E are arranged so that the contact holes at the four corners of the first wiring electrode 1E overlap the corners.
この後、実施の形態１と同様に、層間絶縁膜および画素電極を形成する。 Thereafter, as in the first embodiment, an interlayer insulating film and a pixel electrode are formed.
このように、薄膜トランジスタＴをボトムゲート構造としても、各構成部位の形成工程と同じ工程で第１配線電極１Ｅ、接続部Ｃおよび第２配線電極２Ｅを形成することができ、短工程で、波状化を抑制できる電極パッドＰを形成することができる。 Thus, even if the thin film transistor T has a bottom gate structure, the first wiring electrode 1E, the connection portion C, and the second wiring electrode 2E can be formed in the same process as the formation process of each component, Thus, the electrode pad P that can be prevented from being formed can be formed.
なお、実施の形態１および２においては、ゲート電極Ｇおよび第１層配線Ｍ１ａとそれぞれ同層の配線層を用いて第１配線電極１Ｅおよび第２配線電極２Ｅを形成したが、他の導電性部位、例えば、第１層配線よりさらに上層の配線や、画素を構成するコンデンサなどの他の素子の電極と、同層の導電性膜を利用して電極（Ｅ１、Ｅ２）を形成してもよい。 In the first and second embodiments, the first wiring electrode 1E and the second wiring electrode 2E are formed using the same wiring layer as the gate electrode G and the first layer wiring M1a, respectively. Even if the electrodes (E1, E2) are formed by using the conductive film of the same layer as the part, for example, the wiring of the upper layer above the first layer wiring, the electrode of another element such as a capacitor constituting the pixel, or the like. Good.
また、実施の形態１および２においては、フレキシブル基板Ｓ１上に直接薄膜トランジスタＴ等を形成する工程について説明したが、いわゆる転写技術を用いてもよい。即ち、ガラス基板のような剛性の基板上に薄膜トランジスタＴ等を形成し、他のガラス基板等に仮転写した後、最終的にフレキシブル基板上に転写してもよい。このような場合においても、最終転写後に、上記実施の形態と同様、熱処理工程（例えば、ＦＰＣの熱圧着工程など）が存在し、熱による波状化に効果的に対応できる。また、製品完成後の基板の経時変化による波状化にも効果的に対応でき、品質の向上を図ることができる。 In the first and second embodiments, the process of forming the thin film transistor T and the like directly on the flexible substrate S1 has been described. However, a so-called transfer technique may be used. That is, the thin film transistor T or the like may be formed on a rigid substrate such as a glass substrate, temporarily transferred to another glass substrate or the like, and finally transferred onto a flexible substrate. Even in such a case, after the final transfer, there is a heat treatment step (for example, FPC thermocompression bonding step, etc.) as in the above-described embodiment, and it can effectively cope with the undulation due to heat. In addition, it is possible to effectively cope with the undulation caused by the aging of the substrate after the product is completed, and the quality can be improved.
また、実施の形態１および２においては、ポリイミド樹脂などからなるフレキシブル基板を例に説明したが、波状化の問題は、上記プラスチック基板のみならず、大面積の電極パッドの下層に厚い樹脂層が存在する場合に生じ得る。樹脂層は熱や経時変化によって粘性流動変形しやすく、それ故に樹脂層上に形成された電極パッドは波状化しやすい。変形が生じやすい材料としては、例えば、アクリル樹脂やフィルム、ポリエステルフィルム、ビニル樹脂やウレタン樹脂などの各種プラスチック樹脂並びにプラスティックフィルムなどがある。よって、上記実施の形態は、上記プラスチック基板のみならず、下層に樹脂層を有する電子デバイスに広く適用可能である。 In the first and second embodiments, a flexible substrate made of polyimide resin or the like has been described as an example. However, the problem of corrugation is that not only the plastic substrate but also a thick resin layer is formed under the large-area electrode pad. Can occur when present. The resin layer is likely to undergo viscous flow deformation due to heat or a change with time, and therefore the electrode pad formed on the resin layer is likely to be corrugated. Examples of materials that are easily deformed include acrylic resins, films, polyester films, various plastic resins such as vinyl resins and urethane resins, and plastic films. Therefore, the above-described embodiment can be widely applied not only to the plastic substrate but also to electronic devices having a resin layer as a lower layer.
また、実施の形態１および２においては、大面積（例えば、１ｍｍ2以上）の金属層として電極パッドＰを例に説明したが、かかる金属層としては、共通電極や画素電極なども例として挙げることができる。例えば、図２（Ａ）中の共通電極パッドＣＥを、上記第１配線電極１Ｅ、接続部Ｃおよび第２配線電極２Ｅで構成してもよい。この共通電極パッドＣＥは、ＡＣＰ材料などを用いて後述の対向電極３３と電気的に接続される部位である。
＜実施の形態３＞
上記実施の形態１および２においては、第２配線電極２Ｅを、第１層配線Ｍ１ａのパターニングと同時に形成したが、画素電極ＰＥのパターニング時に形成し、第２配線電極２Ｅを積層構造としてもよい。
In Embodiments 1 and 2, the electrode pad P has been described as an example of a metal layer having a large area (for example, 1 mm 2 or more), but examples of the metal layer include a common electrode and a pixel electrode. be able to. For example, the common electrode pad CE in FIG. 2A may be configured by the first wiring electrode 1E, the connection portion C, and the second wiring electrode 2E. The common electrode pad CE is a part that is electrically connected to a counter electrode 33 to be described later using an ACP material or the like.
<Embodiment 3>
In the first and second embodiments, the second wiring electrode 2E is formed at the same time as the patterning of the first layer wiring M1a. However, the second wiring electrode 2E may be formed at the patterning time of the pixel electrode PE and the stacked structure. .
図１８および図１９は、本実施の形態の電気光学装置に用いられる基板の構成および製造工程を示す断面図および平面図である。 18 and 19 are a cross-sectional view and a plan view showing the configuration and manufacturing process of the substrate used in the electro-optical device of the present embodiment.
実施の形態１と同様に、基板Ｓ１上に薄膜トランジスタＴおよび第１配線電極１Ｅを形成した後、ゲート電極Ｇおよび第１配線電極１Ｅ上に層間絶縁膜２１として例えば酸化シリコン膜をＣＶＤ法で形成する。 As in the first embodiment, after the thin film transistor T and the first wiring electrode 1E are formed on the substrate S1, for example, a silicon oxide film is formed as the interlayer insulating film 21 on the gate electrode G and the first wiring electrode 1E by the CVD method. To do.
次いで、ソース、ドレイン領域１７ａ上の層間絶縁膜２１をエッチングすることによりコンタクトホールを形成する。また、実装部においては、正方形の第１配線電極１Ｅの４つの角部にコンタクトホールを形成する。次いで、コンタクトホール内を含む層間絶縁膜２１上に導電性膜として例えばＡｌ膜をスパッタリング法で堆積し、パターニングすることにより第１層配線Ｍ１ａ、Ｍ１ｂを形成する。この際、実装部においては、Ａｌ膜をパターニングせず、大面積の導電性膜２４として残存させる。 Next, contact holes are formed by etching the interlayer insulating film 21 on the source / drain regions 17a. In the mounting portion, contact holes are formed at the four corners of the square first wiring electrode 1E. Next, an Al film, for example, is deposited as a conductive film on the interlayer insulating film 21 including the inside of the contact hole by sputtering and patterned to form first layer wirings M1a and M1b. At this time, in the mounting portion, the Al film is not patterned and remains as the conductive film 24 having a large area.
次いで、図１９に示すように、第１層配線Ｍ１ａ、Ｍ１ｂおよび導電性膜２４上を含む層間絶縁膜２１上に、層間絶縁膜２３として例えばポリイミド膜をスピンコート法を用いて形成する。次いで、第１層配線Ｍ１ｂ上の層間絶縁膜２３をエッチングすることによりコンタクトホールを形成する。この際、実装部の層間絶縁膜２３を除去し、導電性膜２４を露出させる。次いで、当該コンタクトホール内を含む層間絶縁膜２３上および導電性膜２４上に導電性膜として例えばＩＴＯ膜をスパッタリング法で堆積し、パターニングすることにより画素電極ＰＥを形成する。この際、実装部においては、ＩＴＯ膜２６と導電性膜２４の積層膜を同時にパターニングし、これらの積層膜よりなる第２配線電極２Ｅを形成する。この第２配線電極２Ｅは、実施の形態１と同様の平面形状である。 Next, as shown in FIG. 19, a polyimide film, for example, is formed as an interlayer insulating film 23 on the interlayer insulating film 21 including the first layer wirings M1a and M1b and the conductive film 24 by using a spin coating method. Next, a contact hole is formed by etching the interlayer insulating film 23 on the first layer wiring M1b. At this time, the interlayer insulating film 23 in the mounting portion is removed, and the conductive film 24 is exposed. Next, for example, an ITO film is deposited as a conductive film on the interlayer insulating film 23 and the conductive film 24 including the inside of the contact hole by a sputtering method, and the pixel electrode PE is formed by patterning. At this time, in the mounting portion, the laminated film of the ITO film 26 and the conductive film 24 is simultaneously patterned to form the second wiring electrode 2E made of these laminated films. The second wiring electrode 2E has the same planar shape as that of the first embodiment.
このように、第２配線電極２ＥをＩＴＯ膜と導電性膜の積層構造としてもよい。かかる構成によれば、実施の形態１で説明した波状化の抑制の効果に加え、ＩＴＯ膜が保護膜となり外部応力に対する耐性が向上する。
＜実施の形態４＞
上記実施の形態１および２においては、第１配線電極１Ｅと第２配線電極２Ｅとを接続部Ｃを介して接続したが、これらの電極（Ｅ１、Ｅ２）を異なる導電性膜を用いて形成し、互いに直接重ね合わせることで接続を図ってもよい。
As described above, the second wiring electrode 2E may have a laminated structure of the ITO film and the conductive film. According to such a configuration, in addition to the effect of suppressing the undulation described in the first embodiment, the ITO film becomes a protective film and resistance to external stress is improved.
<Embodiment 4>
In the first and second embodiments, the first wiring electrode 1E and the second wiring electrode 2E are connected via the connection portion C. These electrodes (E1, E2) are formed using different conductive films. In addition, connection may be achieved by directly overlapping each other.
図２０は、本実施の形態の電気光学装置に用いられる基板の構成および製造工程を示す断面図および平面図である。 FIG. 20 is a cross-sectional view and a plan view showing the configuration and manufacturing process of the substrate used in the electro-optical device according to the present embodiment.
実施の形態１と同様に、基板Ｓ１上に薄膜トランジスタＴを形成した後、ゲート電極Ｇ上に層間絶縁膜２１として例えば酸化シリコン膜をＣＶＤ法で形成する。 As in the first embodiment, after the thin film transistor T is formed on the substrate S1, for example, a silicon oxide film is formed on the gate electrode G as the interlayer insulating film 21 by the CVD method.
次いで、ソース、ドレイン領域１７ａ上の層間絶縁膜２１をエッチングすることによりコンタクトホールを形成する。次いで、コンタクトホール内を含む層間絶縁膜２１上に導電性膜として例えばＡｌ膜をスパッタリング法で堆積し、パターニングすることにより第１層配線Ｍ１ａ、Ｍ１ｂを形成する。この際、実装部において第１配線電極１Ｅを形成する。第１配線電極１Ｅは、実施の形態１と同様に、正方形であり、所定の間隔ｄ１を置いてアレイ状に配置されている。 Next, contact holes are formed by etching the interlayer insulating film 21 on the source / drain regions 17a. Next, an Al film, for example, is deposited as a conductive film on the interlayer insulating film 21 including the inside of the contact hole by sputtering and patterned to form first layer wirings M1a and M1b. At this time, the first wiring electrode 1E is formed in the mounting portion. The first wiring electrodes 1E are square like the first embodiment, and are arranged in an array with a predetermined interval d1.
次いで、第１層配線Ｍ１ａ、Ｍ１ｂおよび第１配線電極１Ｅ上を含む層間絶縁膜２１上に、層間絶縁膜２３として例えばポリイミド膜を実施の形態１と同様に形成する。次いで、第１層配線Ｍ１ｂ上の層間絶縁膜２３をエッチングすることによりコンタクトホールを形成する。この際、実装部の層間絶縁膜２３を除去し、第１配線電極１Ｅを露出させる。次いで、当該コンタクトホール内を含む層間絶縁膜２３上および第１配線電極１Ｅ上に導電性膜として例えばＩＴＯ膜をスパッタリング法で堆積し、パターニングすることにより画素電極ＰＥを形成する。この際、実装部においては、ＩＴＯ膜をパターニングし、第１配線電極１Ｅの４つの角部のいずれかと重なるように４つの第２配線電極２Ｅを形成する。この第２配線電極２Ｅは、実施の形態１と同様に平面視において正方形であり、所定の間隔ｄを置いてアレイ状に配置されている。 Next, for example, a polyimide film is formed as an interlayer insulating film 23 on the interlayer insulating film 21 including the first layer wirings M1a and M1b and the first wiring electrode 1E in the same manner as in the first embodiment. Next, a contact hole is formed by etching the interlayer insulating film 23 on the first layer wiring M1b. At this time, the interlayer insulating film 23 in the mounting portion is removed, and the first wiring electrode 1E is exposed. Next, an ITO film, for example, is deposited as a conductive film on the interlayer insulating film 23 and the first wiring electrode 1E including the inside of the contact hole by the sputtering method, and the pixel electrode PE is formed by patterning. At this time, in the mounting portion, the ITO film is patterned to form four second wiring electrodes 2E so as to overlap with any one of the four corners of the first wiring electrode 1E. The second wiring electrodes 2E are square in plan view as in the first embodiment, and are arranged in an array with a predetermined interval d.
このように、第１配線電極１Ｅの一部と第２配線電極２Ｅの一部とを互いに直接重ねあわせ電気的接続を図り、電極パッドＰとしてもよい。この場合も、実施の形態１〜３に示す効果より劣るが波状化の抑制を図ることができる。但し、本構成によれば、接続部Ｃを省略することができるため、コンタクトホールと第１配線電極１Ｅの端部あるいは第２配線電極２Ｅの端部との間隔を考慮する必要がなく、また、製造工程の簡略化を図ることができる。 In this way, a part of the first wiring electrode 1E and a part of the second wiring electrode 2E may be directly overlapped with each other to be electrically connected to form the electrode pad P. In this case as well, it is possible to suppress undulation, although inferior to the effects shown in the first to third embodiments. However, according to this configuration, since the connection portion C can be omitted, it is not necessary to consider the distance between the contact hole and the end of the first wiring electrode 1E or the end of the second wiring electrode 2E. The manufacturing process can be simplified.
なお、上記実施の形態２〜４において、実施の形態１で説明した「数値範囲」や「１Ｅと２Ｅの形状および接続構成の変形例」や各種応用例を適宜採用できることは言うまでもない。 In the second to fourth embodiments, it goes without saying that the “numerical value range” described in the first embodiment, “modified examples of the shapes and connection configurations of 1E and 2E”, and various application examples can be adopted as appropriate.
＜電子機器＞
上記実施の形態で説明した基板（電子デバイス用基板、アクティブマトリクス基板）は、電気光学装置などの電子機器に用いることができる。
<Electronic equipment>
The substrates (electronic device substrates and active matrix substrates) described in the above embodiments can be used for electronic devices such as electro-optical devices.
（電気泳動表示装置の製造工程）
電気光学装置の一例として電気泳動装置（電子ペーパー）への適用について説明する。
(Manufacturing process of electrophoretic display device)
Application to an electrophoretic device (electronic paper) will be described as an example of an electro-optical device.
図２１は、上記実施の形態に係る基板Ｓ１を用いた電気泳動装置の製造方法を示す断面図である。図示するように、対向電極３３および電気泳動カプセル層３１が形成された電気泳動シートＳ３を基板Ｓ１の表示部（ＴＦＴ部）に接着することにより電気泳動装置が形成される。なお、基板Ｓ１上の素子層の詳細な図示は省略してある。 FIG. 21 is a cross-sectional view showing a method for manufacturing an electrophoresis apparatus using the substrate S1 according to the above embodiment. As shown in the drawing, an electrophoretic device is formed by adhering an electrophoretic sheet S3 on which a counter electrode 33 and an electrophoretic capsule layer 31 are formed to a display unit (TFT unit) of a substrate S1. Detailed illustration of the element layer on the substrate S1 is omitted.
（電子機器）
図２２に電子ペーパー１０００の斜視図を示す。当該電子ペーパーは、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体１００１と、表示ユニット１００２とを備えている。このような電子ペーパー１０００では、表示ユニット１００２の部分に、前述した電気泳動装置が組み込まれる。
(Electronics)
FIG. 22 is a perspective view of the electronic paper 1000. The electronic paper includes a main body 1001 formed of a rewritable sheet having the same texture and flexibility as paper, and a display unit 1002. In such an electronic paper 1000, the above-described electrophoresis apparatus is incorporated in the display unit 1002.
なお、上記においては、上記電気泳動装置を例に説明したが、この他、液晶装置や有機ＥＬ（Electro-Luminescence）装置などの各種電気光学装置にも適用可能である。 In the above description, the electrophoretic device has been described as an example. However, the present invention can also be applied to various electro-optical devices such as a liquid crystal device and an organic EL (Electro-Luminescence) device.
図２３は、電子機器の一例である携帯電話機を示す斜視図である。この携帯電話機１１００は、表示部１１０１を備え、当該表示部に、上記電気光学装置を組み込むことができる。 FIG. 23 is a perspective view illustrating a mobile phone which is an example of an electronic apparatus. The cellular phone 1100 includes a display portion 1101. The electro-optical device can be incorporated in the display portion.
図２４は、電子機器の一例である携帯型情報処理装置を示す斜視図である。この携帯型情報処理装置１２００は、キーボード等の入力部１２０１、演算手段や記憶手段などが格納された本体部１２０２、及び表示部１２０３を備えている。当該表示部に、上記電気光学装置を組み込むことができる。 FIG. 24 is a perspective view illustrating a portable information processing apparatus which is an example of an electronic apparatus. The portable information processing apparatus 1200 includes an input unit 1201 such as a keyboard, a main body unit 1202 in which a calculation unit, a storage unit, and the like are stored, and a display unit 1203. The electro-optical device can be incorporated in the display portion.
この他、例えば、テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、電子新聞、ワードプロセッサ、パーソナルコンピュータ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等にも適用できる。これらの各種電子機器の表示部や駆動回路部に、上記電気光学装置を組み込むことができる。 In addition, for example, TV, viewfinder type, monitor direct view type video tape recorder, car navigation device, pager, electronic notebook, calculator, electronic newspaper, word processor, personal computer, workstation, videophone, POS terminal, touch panel It can also be applied to other equipment. The electro-optical device can be incorporated in the display unit and the drive circuit unit of these various electronic devices.
なお、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。 It should be noted that the examples and application examples described through the above embodiment can be used in appropriate combination according to the application, or can be used with modifications or improvements, and the present invention is limited to the description of the above embodiment. Is not to be done.
１ａ…表示部（表示領域）、１ｂ…周辺回路部、１ｃ…引き回し配線、１Ｅ…第１配線電極、２Ｅ…第２配線電極、３…ケーブル、５…駆動用ＩＣ、７…電気泳動シート、７ａ…電気泳動カプセル層が形成された領域、７ｂ…保護フィルム部、１５…下地絶縁膜、１６…エッチングストッパー、１７…半導体膜、１７ａ…ソース、ドレイン領域、１７ｉ…真性半導体膜、１７Ａ…ソース、ドレイン領域、１９…絶縁膜、２１…層間絶縁膜、２３…層間絶縁膜、２４…導電性膜、２６…ＩＴＯ膜、３１…電気泳動カプセル層、３３…対向電極、１０００…電子ペーパー、１００１…本体、１００２…表示ユニット、１１００…携帯電話機、１１０１…表示部、１２００…携帯型情報処理装置、１２０１…入力部、１２０２…本体部、１２０３…表示部、Ｃ…接続部、ＣＥ…共通電極パッド、ｄ…間隔、ｄ１…間隔、ＧＬ…ゲート線、Ｍ１ａ、Ｍ１ｂ…第１層配線、Ｐ…電極パッド、Ｐ３…電極パッド、ＰＥ…画素電極、ＳＬ…ソース線、Ｓ１…基板、Ｓ３…電気泳動シート、Ｔ…薄膜トランジスタ、Ｗ…引き回し配線の幅 DESCRIPTION OF SYMBOLS 1a ... Display part (display area), 1b ... Peripheral circuit part, 1c ... Lead wiring, 1E ... 1st wiring electrode, 2E ... 2nd wiring electrode, 3 ... Cable, 5 ... Driving IC, 7 ... Electrophoresis sheet, 7a ... A region where the electrophoretic capsule layer is formed, 7b ... Protective film portion, 15 ... Base insulating film, 16 ... Etching stopper, 17 ... Semiconductor film, 17a ... Source, drain region, 17i ... Intrinsic semiconductor film, 17A ... Source , Drain region, 19 ... insulating film, 21 ... interlayer insulating film, 23 ... interlayer insulating film, 24 ... conductive film, 26 ... ITO film, 31 ... electrophoresis capsule layer, 33 ... counter electrode, 1000 ... electronic paper, 1001 ... Main unit, 1002 ... Display unit, 1100 ... Mobile phone, 1101 ... Display unit, 1200 ... Portable information processing device, 1201 ... Input unit, 1202 ... Main unit, 1203 ... Indicating portion, C: connection portion, CE: common electrode pad, d: interval, d1 ... interval, GL ... gate line, M1a, M1b ... first layer wiring, P ... electrode pad, P3 ... electrode pad, PE ... pixel electrode , SL ... source line, S1 ... substrate, S3 ... electrophoresis sheet, T ... thin film transistor, W ... width of routing wiring
Claims (11)
前記電極端子は、絶縁層の下に設けられた下層電極と、該絶縁層の上に設けられた複数の上層電極と、を含み、
前記複数の上層電極のうち互いに隣り合う第１の上層電極と第２の上層電極とが、前記下層電極によって互いに電気的に接続されていることを特徴とする電子デバイス用基板。 An electronic device substrate comprising: a resin layer; and an electrode terminal provided on the resin layer,
The electrode terminal includes a lower layer electrode provided below the insulating layer, and a plurality of upper layer electrodes provided on the insulating layer,
A substrate for an electronic device, wherein a first upper layer electrode and a second upper layer electrode adjacent to each other among the plurality of upper layer electrodes are electrically connected to each other by the lower layer electrode.
前記第１の上層電極と前記第２の上層電極とは、前記下層電極によって互いに電気的に接続されている電子デバイス用基板。 3. The third upper layer electrode adjacent to the first upper layer electrode among the plurality of upper layer electrodes, and the fourth upper layer electrode adjacent to the first to third upper electrodes, respectively. ,
The substrate for electronic devices, wherein the first upper layer electrode and the second upper layer electrode are electrically connected to each other by the lower layer electrode.
第２の電極端子を備える外部接続部品と、
が、前記第１の電極端子と前記第２の電極端子とが導電性粒子を介して互いに電気的に接続されるように、該導電性粒子を含む樹脂材料を介して接続された接続構造であって、
前記第１の電極端子は、下層電極と、絶縁層を介して該下層電極の上に設けられた複数の上層電極と、を含み、
前記複数の上層電極のうち互いに隣り合う第１の上層電極と第２の上層電極は、前記下層電極によって互いに電気的に接続されており、
前記下層電極の面積は、前記第１の上層電極および前記第２の上層電極のいずれの面積よりも小さく、
前記第１の上層電極と前記第２の上層電極との間隔は、前記導電性粒子の径よりも小さいことを特徴とする接続構造。 An electronic device substrate comprising: a resin layer; and a first electrode terminal provided on the resin layer;
An external connection component comprising a second electrode terminal;
Is a connection structure in which the first electrode terminal and the second electrode terminal are connected via a resin material containing conductive particles so that the first electrode terminal and the second electrode terminal are electrically connected to each other via conductive particles. There,
The first electrode terminal includes a lower layer electrode, and a plurality of upper layer electrodes provided on the lower layer electrode via an insulating layer,
The first upper layer electrode and the second upper layer electrode adjacent to each other among the plurality of upper layer electrodes are electrically connected to each other by the lower layer electrode,
The area of the lower layer electrode is smaller than the area of either the first upper layer electrode or the second upper layer electrode,
The connection structure, wherein a distance between the first upper layer electrode and the second upper layer electrode is smaller than a diameter of the conductive particles.
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| Application Number | Priority Date | Filing Date | Title |
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