JP2011145759A - Parallel signal processing processor - Google Patents
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Abstract
Description
この発明は、単一の命令を実行して、所定の演算処理を行う複数のプロセッサエレメントを実装している複数のＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）演算器が並列に動作することで、デジタル信号データを並列処理するＳＩＭＤ制御方式の並列信号処理プロセッサに関するものである。 According to the present invention, a plurality of SIMD (Single Instruction Multiple Data) arithmetic units, which are mounted with a plurality of processor elements that execute a single instruction and perform predetermined arithmetic processing, operate in parallel. The present invention relates to a parallel signal processor of the SIMD control system that performs parallel processing.
例えば、デジタルスチルカメラ、デジタルビデオカメラ、デジタルテレビやＰＣ（パーソナルコンピュータ）グラフィックスなどの分野では、高速かつ大量のデジタル画像信号を処理する必要があるため、大規模な専用ハードウェア（例えば、ＬＳＩ）の開発が行われている。
一方、デジタル画像信号に対する信号処理アルゴリズムが短期間で高度化・複雑化していく傾向にあるため、専用ハードウェアを開発する上で、短期間で高度化・複雑化する信号処理アルゴリズムへの追従が困難である。
For example, in fields such as digital still cameras, digital video cameras, digital televisions, and PC (personal computer) graphics, it is necessary to process a large amount of high-speed digital image signals. ) Is being developed.
On the other hand, since signal processing algorithms for digital image signals tend to become more sophisticated and complex in a short period of time, when developing dedicated hardware, it is possible to follow signal processing algorithms that become more sophisticated and complex in a short period of time. Have difficulty.
そこで、プログラマビリティが高い高速プロセッサやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）から構成されている画像処理装置の開発も行われている。
しかしながら、画像の高解像度化や高画質化に伴って、画像処理装置に対する要求性能が増大しているため、単独のプロセッサやＤＳＰでは、演算処理量や演算精度の不足、あるいは、高速クロック化による消費電力の増加が問題とされている。
そのため、単一の命令で複数のデータを並列処理するＳＩＭＤ制御方式の並列信号処理プロセッサによって、演算処理能力を高める方法が考えられている。
Therefore, development of an image processing apparatus composed of a high-speed processor with high programmability and a DSP (Digital Signal Processor) is also underway.
However, as the resolution of images increases and the image quality increases, the required performance for image processing devices has increased. With a single processor or DSP, the amount of calculation processing or calculation accuracy is insufficient, or high-speed clocks are used. Increased power consumption is a problem.
For this reason, a method has been considered in which an arithmetic processing capability is enhanced by a SIMD control type parallel signal processor that processes a plurality of data in parallel with a single instruction.
ＳＩＭＤ制御方式の並列信号処理プロセッサは、例えば、算術演算や論理演算を行う演算装置（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ：ＡＬＵ）や、ＡＬＵの演算結果を一時的に記憶するメモリなどから構成されるプロセッサエレメントを１次元に配置し、複数のプロセッサエレメントを単一の命令によって制御するものである。
例えば、デジタルスチルカメラ、デジタルビデオカメラ、デジタルテレビやＰＣグラフィックスなどの分野では、上述したように、高速かつ大量のデジタル画像信号を処理する必要があるが、ＳＩＭＤ制御方式の並列信号処理プロセッサは、高速かつ大量のデジタル画像信号を処理することが可能であるため適している。
また、ＳＩＭＤ制御方式の並列信号処理プロセッサは、短期間で高度化・複雑化する信号処理アルゴリズムに対して、容易に対応することができるため適している。
A SIMD-controlled parallel signal processor includes, for example, a processor element including an arithmetic unit (ALU) that performs arithmetic operations and logical operations, a memory that temporarily stores ALU operation results, and the like. It is arranged in a dimension, and a plurality of processor elements are controlled by a single instruction.
For example, in the fields of digital still cameras, digital video cameras, digital televisions and PC graphics, as described above, it is necessary to process a large amount of digital image signals at high speed. It is suitable because it can process a large amount of digital image signals at high speed.
A SIMD-controlled parallel signal processor is suitable because it can easily cope with signal processing algorithms that are sophisticated and complicated in a short period of time.
近年、画像処理装置に対する要求性能は、画像の高解像度化や高画質化に伴って増大している。
そのため、並列信号処理プロセッサでは、搭載するプロセッサエレメントの台数を増やして、演算処理量や演算精度を高めるようにしている。
また、単に、プロセッサエレメントの台数を増やすだけでなく、多様な信号処理を並列に処理することができるようにするために、並列信号処理プロセッサにおけるプロセッサエレメントの構成を変更できるようにしている（例えば、非特許文献１を参照）。
In recent years, the required performance for image processing apparatuses has been increasing with higher resolution and higher image quality of images.
For this reason, in the parallel signal processor, the number of processor elements to be mounted is increased to increase the amount of calculation processing and the calculation accuracy.
In addition to simply increasing the number of processor elements, the configuration of the processor elements in the parallel signal processor can be changed in order to allow various signal processing to be performed in parallel (for example, , See Non-Patent Document 1).
ただし、演算効率を高めるために、図７に示すように、同時に処理するプロセッサエレメント（ＰＥ演算器）の台数を増加させる場合（全体連結制御部が、ＳＩＭＤ演算器＃１のＰＥ演算器と、ＳＩＭＤ演算器＃２のＰＥ演算器と、ＳＩＭＤ演算器＃３のＰＥ演算器とを結合する場合）、ＳＩＭＤ演算器＃１，＃２，＃３における命令メモリに対して、同一のＳＩＭＤプログラムＤを格納する必要がある。
However, in order to increase the computation efficiency, as shown in FIG. 7, when the number of processor elements (PE computing units) to be processed simultaneously is increased (the overall connection control unit is connected to the PE computing unit of SIMD
従来の並列信号処理プロセッサは以上のように構成されているので、演算効率を高めるために、同時に処理するプロセッサエレメント（ＰＥ演算器）の台数を増加させる場合、ＳＩＭＤ演算器＃１，＃２，＃３における命令メモリに対して、同一のＳＩＭＤプログラムＤを格納する必要があり、命令メモリの利用効率が低下するなどの課題があった。
Since the conventional parallel signal processor is configured as described above, when increasing the number of processor elements (PE computing units) to be processed simultaneously in order to increase the computation efficiency, SIMD
この発明は上記のような課題を解決するためになされたもので、演算効率を高めるために、同時に処理するプロセッサエレメントの台数を増加させる場合でも、各ＳＩＭＤ演算器における命令メモリに対して、異なるプログラムを格納できるようにして、命令メモリの利用効率の低下を防止することができる並列信号処理プロセッサを得ることを目的とする。 The present invention has been made to solve the above-described problems. Even when the number of processor elements to be processed at the same time is increased in order to increase the calculation efficiency, the present invention differs from the instruction memory in each SIMD arithmetic unit. It is an object of the present invention to obtain a parallel signal processor capable of storing a program and preventing a decrease in the use efficiency of an instruction memory.
この発明に係る並列信号処理プロセッサは、単一の命令を実行して、所定の演算処理を行う複数のプロセッサエレメントを実装している複数のＳＩＭＤ演算器が、プログラムを格納している命令メモリと、全体連結制御部から出力された選択信号が示す命令メモリが自己の命令メモリであれば、自己の命令メモリに格納されているプログラムを取得して、そのプログラムを他のＳＩＭＤ演算器に与え、その選択信号が示す命令メモリが自己の命令メモリでなければ、他のＳＩＭＤ演算器からプログラムを取得し、その取得したプログラム内の命令を複数のプロセッサエレメントに発行する命令発行手段とを備えるようにしたものである。 A parallel signal processor according to the present invention includes: an instruction memory in which a plurality of SIMD arithmetic units that are provided with a plurality of processor elements that execute a single instruction and perform predetermined arithmetic processing; If the instruction memory indicated by the selection signal output from the overall connection control unit is its own instruction memory, the program stored in its own instruction memory is obtained and given to another SIMD computing unit, If the instruction memory indicated by the selection signal is not its own instruction memory, an instruction issuing means is provided for acquiring a program from another SIMD computing unit and issuing instructions in the acquired program to a plurality of processor elements. It is a thing.
この発明によれば、単一の命令を実行して、所定の演算処理を行う複数のプロセッサエレメントを実装している複数のＳＩＭＤ演算器が、プログラムを格納している命令メモリと、全体連結制御部から出力された選択信号が示す命令メモリが自己の命令メモリであれば、自己の命令メモリに格納されているプログラムを取得して、そのプログラムを他のＳＩＭＤ演算器に与え、その選択信号が示す命令メモリが自己の命令メモリでなければ、他のＳＩＭＤ演算器からプログラムを取得し、その取得したプログラム内の命令を複数のプロセッサエレメントに発行する命令発行手段とを備えるように構成したので、演算効率を高めるために、同時に処理するプロセッサエレメントの台数を増加させる場合でも、各ＳＩＭＤ演算器における命令メモリに対して、異なるプログラムを格納できるようになり、その結果、命令メモリの利用効率の低下を防止することができる効果がある。 According to the present invention, a plurality of SIMD computing units equipped with a plurality of processor elements that execute a single instruction and perform predetermined arithmetic processing are provided with an instruction memory storing a program, and overall connection control. If the instruction memory indicated by the selection signal output from the unit is its own instruction memory, the program stored in its own instruction memory is obtained and given to another SIMD computing unit. If the instruction memory to be shown is not its own instruction memory, the program is obtained from another SIMD computing unit, and the instruction issuing means for issuing the instructions in the acquired program to a plurality of processor elements is provided. Even if the number of processor elements to be processed simultaneously is increased in order to increase the calculation efficiency, the instruction memo in each SIMD arithmetic unit Against, will be able to store different programs, as a result, there is an effect that it is possible to prevent a decrease in utilization efficiency of the instruction memory.
実施の形態１．
図１はこの発明の実施の形態１による並列信号処理プロセッサを示す構成図である。
図１において、ＳＩＭＤ演算器１−１は単一の命令を実行して、入出力バス４から入力した演算対象のデータに対して所定の演算処理を行う４個のＰＥ演算器１４−１（プロセッサエレメント）を実装している。
ＳＩＭＤ演算器１−２は単一の命令を実行して、入出力バス４から入力した演算対象のデータに対して所定の演算処理を行う４個のＰＥ演算器１４−２（プロセッサエレメント）を実装している。
ＳＩＭＤ演算器１−３は単一の命令を実行して、入出力バス４から入力した演算対象のデータに対して所定の演算処理を行う４個のＰＥ演算器１４−３（プロセッサエレメント）を実装している。
図１では、並列信号処理プロセッサが３個のＳＩＭＤ演算器１−１〜１−３を実装し、ＳＩＭＤ演算器１−１〜１−３が４個のＰＥ演算器１４−１〜１４−３を実装している例を示しているが、並列信号処理プロセッサが４個以上のＳＩＭＤ演算器１を実装し、各ＳＩＭＤ演算器１が４個未満あるいは５個以上のＰＥ演算器１４を実装するようにしてもよい。
1 is a block diagram showing a parallel signal processor according to
In FIG. 1, a SIMD computing unit 1-1 executes four instructions to perform a predetermined computation process on data to be computed that is input from the input / output bus 4. Processor element).
The SIMD calculator 1-2 executes four PE calculators 14-2 (processor elements) that execute a single instruction and perform predetermined calculation processing on the calculation target data input from the input / output bus 4. Implemented.
The SIMD arithmetic unit 1-3 executes four instructions and executes four PE arithmetic units 14-3 (processor elements) that perform predetermined arithmetic processing on data to be calculated input from the input / output bus 4. Implemented.
In FIG. 1, the parallel signal processor implements three SIMD computing units 1-1 to 1-3, and the SIMD computing units 1-1 to 1-3 include four PE computing units 14-1 to 14-3. In this example, four or more
全体連結制御部２はＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間の結合又は分離を指示するＳＩＭＤ結合制御信号を演算器連結部３−１，３−２に出力するとともに、選択対象の命令メモリを示すデコーダ選択信号をＳＩＭＤ演算器１−１〜１−３に出力する処理を実施する。
演算器連結部３−１は全体連結制御部２から出力されたＳＩＭＤ結合制御信号がＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２間の結合を指示していれば、ＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２間を結合し、そのＳＩＭＤ結合制御信号がＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２間の分離を指示していれば、ＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２間を分離する処理を実施する。
The overall
If the SIMD coupling control signal output from the overall
演算器連結部３−２は全体連結制御部２から出力されたＳＩＭＤ結合制御信号がＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間の結合を指示していれば、ＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間を結合し、そのＳＩＭＤ結合制御信号がＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間の分離を指示していれば、ＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間を分離する処理を実施する。
入出力バス４は演算対象のデータをＳＩＭＤ演算器１−１〜１−３に伝送するとともに、ＳＩＭＤ演算器１−１〜１−３の演算結果を伝送するための伝送路である。
If the SIMD coupling control signal output from the overall
The input / output bus 4 is a transmission path for transmitting calculation target data to the SIMD calculators 1-1 to 1-3 and transmitting the calculation results of the SIMD calculators 1-1 to 1-3.
ＳＩＭＤ演算器１−１の命令メモリ１１−１はＳＩＭＤプログラムの一部（以下、「ＳＩＭＤプログラムＡ−１」と称する）を格納しているＲＡＭやＲＯＭなどの記録媒体である。
命令フェッチ制御部１２−１は命令デコード部１３−１から出力された分岐指示信号が命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得する旨を示していれば、命令メモリ１１−１からＳＩＭＤプログラムＡ−１内の命令（以下、「命令データ」と称する）を取得して、その命令データを命令デコード部１３−１に出力するとともに、その命令データを右隣のＳＩＭＤ演算器１−２に出力する処理を実施する。
一方、命令デコード部１３−１から出力された分岐指示信号が命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得しない旨を示していれば、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得せずに、例えば、ＮＯＰの命令データを右隣のＳＩＭＤ演算器１−２に出力する処理を実施する。ここでは、ＮＯＰの命令データを出力する例を示しているが、何も出力しないようにしてもよい。
The instruction memory 11-1 of the SIMD computing unit 1-1 is a recording medium such as a RAM or a ROM that stores a part of the SIMD program (hereinafter referred to as “SIMD program A-1”).
If the branch instruction signal output from the instruction decode unit 13-1 indicates that the SIMD program A-1 is acquired from the instruction memory 11-1, the instruction fetch control unit 12-1 receives the SIMD from the instruction memory 11-1. An instruction in the program A-1 (hereinafter referred to as “instruction data”) is acquired, and the instruction data is output to the instruction decoding unit 13-1, and the instruction data is input to the SIMD computing unit 1-2 on the right side. Execute the process to output to.
On the other hand, if the branch instruction signal output from the instruction decode unit 13-1 indicates that the SIMD program A-1 is not acquired from the instruction memory 11-1, the SIMD program A-1 is acquired from the instruction memory 11-1. For example, a process of outputting NOP instruction data to the SIMD computing unit 1-2 on the right side is performed. Although an example of outputting NOP instruction data is shown here, nothing may be output.
命令デコード部１３−１は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−１を選択する旨を示していれば、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−１に出力し、そのデコーダ選択信号が命令メモリ１１−１以外の命令メモリを選択する旨を示していれば、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−１に出力する処理を実施する。
また、命令デコード部１３−１は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−１を選択する旨を示していれば、命令フェッチ制御部１２−１から出力された命令データをＰＥ制御信号に変換して、そのＰＥ制御信号を４個のＰＥ演算器１４−１に発行し、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−１以外の命令メモリを選択する旨を示していれば、右隣のＳＩＭＤ演算器１−２から出力された命令データをＰＥ制御信号に変換して、そのＰＥ制御信号を４個のＰＥ演算器１４−１に発行する処理を実施する。
If the instruction selection unit 13-1 indicates that the decoder selection signal output from the overall
Further, if the instruction decode unit 13-1 indicates that the decoder selection signal output from the overall
ＰＥ演算器１４−１はバスＩ／Ｆ１６−１からＰＥバス１５−１を介して演算対象のデータを入力し、命令デコード部１３−１から発行されたＰＥ制御信号を実行することで、その演算対象のデータに対して所定の演算処理（例えば、算術演算や論理演算などの論理演算、あるいは、データシフトなどの演算）を行い、その演算結果をＰＥバス１５−１を介してバスＩ／Ｆ１６−１に出力する処理を実施する。
バスＩ／Ｆ１６−１は入出力バス４から演算対象のデータを入力して、そのデータをＰＥバス１５−１を介して４個のＰＥ演算器１４−１に出力する一方、４個のＰＥ演算器１４−１の演算結果をＰＥバス１５−１を介して入力し、その演算結果を入出力バス４に出力する処理を実施する。
The PE computing unit 14-1 inputs the data to be computed from the bus I / F 16-1 via the PE bus 15-1, and executes the PE control signal issued from the instruction decoding unit 13-1. Predetermined arithmetic processing (for example, logical operation such as arithmetic operation or logical operation, or operation such as data shift) is performed on the data to be operated, and the operation result is sent to the bus I / O via the PE bus 15-1. The process of outputting to F16-1 is performed.
The bus I / F 16-1 receives data to be operated from the input / output bus 4 and outputs the data to the four PE arithmetic units 14-1 via the PE bus 15-1, while the four PE arithmetic units 14-1. The calculation result of the calculator 14-1 is input via the PE bus 15-1, and the calculation result is output to the input / output bus 4.
ＳＩＭＤ演算器１−２の命令メモリ１１−２はＳＩＭＤプログラムの一部（以下、「ＳＩＭＤプログラムＡ−２」と称する）を格納しているＲＡＭやＲＯＭなどの記録媒体である。
命令フェッチ制御部１２−２は命令デコード部１３−２から出力された分岐指示信号が命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得する旨を示していれば、命令メモリ１１−２からＳＩＭＤプログラムＡ−２内の命令（以下、「命令データ」と称する）を取得して、その命令データを命令デコード部１３−２に出力するとともに、その命令データを右隣のＳＩＭＤ演算器１−３に出力する処理を実施する。
一方、命令デコード部１３−２から出力された分岐指示信号が命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得しない旨を示していれば、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得せずに、左隣のＳＩＭＤ演算器１−１から出力された命令データを取得して、その命令データを右隣のＳＩＭＤ演算器１−３に出力する処理を実施する。ただし、左隣のＳＩＭＤ演算器１−１から何も出力されていなければ、何も出力しないようにしてもよい。
The instruction memory 11-2 of the SIMD computing unit 1-2 is a recording medium such as a RAM or a ROM that stores a part of the SIMD program (hereinafter referred to as “SIMD program A-2”).
If the branch instruction signal output from the instruction decode unit 13-2 indicates that the SIMD program A-2 is acquired from the instruction memory 11-2, the instruction fetch control unit 12-2 receives the SIMD from the instruction memory 11-2. An instruction in the program A-2 (hereinafter referred to as “instruction data”) is acquired, and the instruction data is output to the instruction decoding unit 13-2. At the same time, the instruction data is output to the right SIMD calculator 1-3. Execute the process to output to.
On the other hand, if the branch instruction signal output from the instruction decode unit 13-2 indicates that the SIMD program A-2 is not acquired from the instruction memory 11-2, the SIMD program A-2 is acquired from the instruction memory 11-2. Without executing the processing, the instruction data output from the SIMD calculator 1-1 on the left is acquired, and the instruction data is output to the SIMD calculator 1-3 on the right. However, nothing may be output if nothing is output from the SIMD calculator 1-1 on the left side.
命令デコード部１３−２は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−２を選択する旨を示していれば、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−２に出力し、そのデコーダ選択信号が命令メモリ１１−２以外の命令メモリを選択する旨を示していれば、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−２に出力する処理を実施する。
また、命令デコード部１３−２は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−２を選択する旨を示していれば、命令フェッチ制御部１２−２から出力された命令データをＰＥ制御信号に変換して、そのＰＥ制御信号を４個のＰＥ演算器１４−２に発行し、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−２以外の命令メモリを選択する旨を示していれば、右隣のＳＩＭＤ演算器１−３から出力された命令データをＰＥ制御信号に変換して、そのＰＥ制御信号を４個のＰＥ演算器１４−２に発行する処理を実施する。
さらに、命令デコード部１３−２はＰＥ制御信号に変換する命令データを左隣のＳＩＭＤ演算器１−１に出力する処理を実施する。
The instruction decode unit 13-2 acquires the SIMD program A-2 from the instruction memory 11-2 if the decoder selection signal output from the overall
Further, if the instruction decode unit 13-2 indicates that the decoder selection signal output from the overall
Further, the instruction decoding unit 13-2 performs a process of outputting the instruction data to be converted into the PE control signal to the SIMD computing unit 1-1 on the left side.
ＰＥ演算器１４−２はバスＩ／Ｆ１６−２からＰＥバス１５−２を介して演算対象のデータを入力し、命令デコード部１３−２から発行されたＰＥ制御信号を実行することで、その演算対象のデータに対して所定の演算処理（例えば、算術演算や論理演算などの論理演算、あるいは、データシフトなどの演算）を行い、その演算結果をＰＥバス１５−２を介してバスＩ／Ｆ１６−２に出力する処理を実施する。
バスＩ／Ｆ１６−２は入出力バス４から演算対象のデータを入力して、そのデータをＰＥバス１５−２を介して４個のＰＥ演算器１４−２に出力する一方、４個のＰＥ演算器１４−２の演算結果をＰＥバス１５−２を介して入力し、その演算結果を入出力バス４に出力する処理を実施する。
The PE computing unit 14-2 inputs data to be computed from the bus I / F 16-2 via the PE bus 15-2, and executes the PE control signal issued from the instruction decoding unit 13-2. Predetermined arithmetic processing (for example, arithmetic operation, logical operation such as logical operation, or operation such as data shift) is performed on the data to be operated, and the operation result is sent to the bus I / O via PE bus 15-2. The process of outputting to F16-2 is performed.
The bus I / F 16-2 receives data to be operated from the input / output bus 4 and outputs the data to the four PE computing units 14-2 via the PE bus 15-2, while four PEs. The calculation result of the calculator 14-2 is input via the PE bus 15-2, and the calculation result is output to the input / output bus 4.
ＳＩＭＤ演算器１−３の命令メモリ１１−３はＳＩＭＤプログラムの一部（以下、「ＳＩＭＤプログラムＡ−３」と称する）を格納しているＲＡＭやＲＯＭなどの記録媒体である。
命令フェッチ制御部１２−３は命令デコード部１３−３から出力された分岐指示信号が命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得する旨を示していれば、命令メモリ１１−３からＳＩＭＤプログラムＡ−３内の命令（以下、「命令データ」と称する）を取得して、その命令データを命令デコード部１３−３に出力する処理を実施する。
一方、命令デコード部１３−３から出力された分岐指示信号が命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得しない旨を示していれば、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得せずに、左隣のＳＩＭＤ演算器１−２から出力された命令データを取得して、その命令データを命令デコード部１３−３に出力する処理を実施する。
The instruction memory 11-3 of the SIMD computing unit 1-3 is a recording medium such as a RAM or a ROM that stores a part of the SIMD program (hereinafter referred to as “SIMD program A-3”).
If the branch instruction signal output from the instruction decoding unit 13-3 indicates that the SIMD program A-3 is acquired from the instruction memory 11-3, the instruction fetch control unit 12-3 receives the SIMD from the instruction memory 11-3. A process of acquiring an instruction (hereinafter referred to as “instruction data”) in the program A-3 and outputting the instruction data to the instruction decoding unit 13-3 is performed.
On the other hand, if the branch instruction signal output from the instruction decode unit 13-3 indicates that the SIMD program A-3 is not acquired from the instruction memory 11-3, the SIMD program A-3 is acquired from the instruction memory 11-3. Without executing the processing, the instruction data output from the SIMD computing unit 1-2 adjacent to the left is acquired, and the instruction data is output to the instruction decoding unit 13-3.
命令デコード部１３−３は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−３を選択する旨を示していれば、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−３に出力し、そのデコーダ選択信号が命令メモリ１１−３以外の命令メモリを選択する旨を示していれば、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−３に出力する処理を実施する。
また、命令デコード部１３−３は命令フェッチ制御部１２−３から出力された命令データをＰＥ制御信号に変換して、そのＰＥ制御信号を４個のＰＥ演算器１４−２に発行する処理を実施する。
さらに、命令デコード部１３−３は命令フェッチ制御部１２−３から出力された命令データを左隣のＳＩＭＤ演算器１−２に出力する処理を実施する。
If the instruction selection unit 13-3 indicates that the decoder selection signal output from the overall
The instruction decode unit 13-3 converts the instruction data output from the instruction fetch control unit 12-3 into a PE control signal and issues the PE control signal to the four PE computing units 14-2. carry out.
Further, the instruction decoding unit 13-3 performs a process of outputting the instruction data output from the instruction fetch control unit 12-3 to the SIMD arithmetic unit 1-2 on the left side.
ＰＥ演算器１４−３はバスＩ／Ｆ１６−３からＰＥバス１５−３を介して演算対象のデータを入力し、命令デコード部１３−３から発行されたＰＥ制御信号を実行することで、その演算対象のデータに対して所定の演算処理（例えば、算術演算や論理演算などの論理演算、あるいは、データシフトなどの演算）を行い、その演算結果をＰＥバス１５−３を介してバスＩ／Ｆ１６−３に出力する処理を実施する。
バスＩ／Ｆ１６−３は入出力バス４から演算対象のデータを入力して、そのデータをＰＥバス１５−３を介して４個のＰＥ演算器１４−３に出力する一方、４個のＰＥ演算器１４−３の演算結果をＰＥバス１５−３を介して入力し、その演算結果を入出力バス４に出力する処理を実施する。
なお、命令フェッチ制御部１２−１〜１２−３及び命令デコード部１３−１〜１３−３から命令発行手段が構成されている。
The PE arithmetic unit 14-3 inputs data to be operated from the bus I / F 16-3 via the PE bus 15-3, and executes the PE control signal issued from the instruction decoding unit 13-3. Predetermined arithmetic processing (for example, logical operation such as arithmetic operation or logical operation, or operation such as data shift) is performed on the data to be operated, and the operation result is sent to the bus I / O via the PE bus 15-3. The process of outputting to F16-3 is performed.
The bus I / F 16-3 inputs data to be operated from the input / output bus 4, and outputs the data to the four PE arithmetic units 14-3 via the PE bus 15-3, while the four PEs The calculation result of the calculator 14-3 is input via the PE bus 15-3, and the calculation result is output to the input / output bus 4.
The instruction fetch control units 12-1 to 12-3 and the instruction decode units 13-1 to 13-3 constitute an instruction issuing unit.
図２はこの発明の実施の形態１による並列信号処理プロセッサの全体連結制御部２を示す構成図である。
図２において、結合制御命令メモリ２１は例えばＲＡＭなどの記録媒体であり、ＳＩＭＤ演算器１−１〜１−３間の結合／分離の制御や、選択対象の命令メモリを決定する全体結合制御プログラムを格納している。
シーケンサ２２は例えばプログラムカウンタ、ＲＯＭ及び制御回路を備えており、結合制御命令メモリ２１により格納されている全体結合制御プログラム内の命令を順次読み出して解読し、その命令にしたがってＳＩＭＤ連結制御部２３及びデコーダ選択制御部２４の動作を制御する。
FIG. 2 is a block diagram showing the overall
In FIG. 2, a coupling
The
ＳＩＭＤ連結制御部２３はシーケンサ２２の指示の下で、ＳＩＭＤ演算器１−１〜１−３間の結合又は分離を指示するＳＩＭＤ結合制御信号を生成し、そのＳＩＭＤ結合制御信号を演算器連結部３−１，３−２に出力する処理を実施する。
デコーダ選択制御部２４はシーケンサ２２の指示の下で、選択対象の命令メモリ１１を示すデコーダ選択信号を生成し、そのデコーダ選択信号をＳＩＭＤ演算器１−１〜１−３に出力する処理を実施する。
Under the instruction of the
Under the instruction of the
図３はこの発明の実施の形態１による並列信号処理プロセッサの命令フェッチ制御部１２−１〜１２−３を示す構成図である。
図３において、命令フェッチ制御部１２−１〜１２−３のメモリアクセス制御部３１は例えばプログラムカウンタや分岐アドレス制御回路を内蔵しており、命令デコード部１３−１〜１３−３から出力された分岐指示信号にしたがって内部のプログラムカウンタを制御することで、命令メモリ１１−１〜１１−３により格納されているＳＩＭＤプログラムＡ−１〜Ａ−３内の命令データの読出しを制御する。
FIG. 3 is a block diagram showing the instruction fetch control units 12-1 to 12-3 of the parallel signal processor according to the first embodiment of the present invention.
In FIG. 3, the memory
命令フェッチ制御部１２−１のセレクタ判定部３２は命令デコード部１３−１から出力された分岐指示信号が命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得する旨を示していれば、命令メモリ１１−１から読み出されたＳＩＭＤプログラムＡ−１内の命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−２に出力する指令を命令セレクタ３３に出力し、その分岐指示信号が命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得しない旨を示していれば、例えば、ＮＯＰの命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−２に出力する指令を命令セレクタ３３に出力する処理を実施する。ここでは、ＮＯＰの命令データを選択する命令を出力する例を示しているが、何も出力しない命令を出力するようにしてもよい。
If the
命令フェッチ制御部１２−２のセレクタ判定部３２は命令デコード部１３−２から出力された分岐指示信号が命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得する旨を示していれば、命令メモリ１１−２から読み出されたＳＩＭＤプログラムＡ−２内の命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−３に出力する指令を命令セレクタ３３に出力し、その分岐指示信号が命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得しない旨を示していれば、左隣のＳＩＭＤ演算器１−１から出力された命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−３に出力する指令を命令セレクタ３３に出力する処理を実施する。
If the
命令フェッチ制御部１２−３のセレクタ判定部３２は命令デコード部１３−３から出力された分岐指示信号が命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得する旨を示していれば、命令メモリ１１−３から読み出されたＳＩＭＤプログラムＡ−３内の命令データを選択して、その命令データを命令デコード部１３−３に出力する指令を命令セレクタ３３に出力し、その分岐指示信号が命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得しない旨を示していれば、左隣のＳＩＭＤ演算器１−２から出力された命令データを選択して、その命令データを命令デコード部１３−３に出力する指令を命令セレクタ３３に出力する処理を実施する。
If the branch determination signal output from the instruction decode unit 13-3 indicates that the SIMD program A-3 is acquired from the instruction memory 11-3, the
命令フェッチ制御部１２−１の命令セレクタ３３はセレクタ判定部３２から出力された指令が命令メモリ１１−１から読み出されたＳＩＭＤプログラムＡ−１内の命令データを選択する旨を示していれば、命令メモリ１１−１から読み出されたＳＩＭＤプログラムＡ−１内の命令データを選択して、その命令データを命令デコード部１３−１及び右隣のＳＩＭＤ演算器１−２に出力し、セレクタ判定部３２から出力された指令がＮＯＰの命令データを選択する旨を示していれば、ＮＯＰの命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−２に出力する処理を実施する。
If the
命令フェッチ制御部１２−２の命令セレクタ３３はセレクタ判定部３２から出力された指令が命令メモリ１１−２から読み出されたＳＩＭＤプログラムＡ−２内の命令データを選択する旨を示していれば、命令メモリ１１−２から読み出されたＳＩＭＤプログラムＡ−２内の命令データを選択して、その命令データを命令デコード部１３−２及び右隣のＳＩＭＤ演算器１−３に出力し、セレクタ判定部３２から出力された指令が左隣のＳＩＭＤ演算器１−１から出力された命令データを選択する旨を示していれば、左隣のＳＩＭＤ演算器１−１から出力された命令データを選択し、その命令データを右隣のＳＩＭＤ演算器１−２に出力する処理を実施する。
If the
命令フェッチ制御部１２−３の命令セレクタ３３はセレクタ判定部３２から出力された指令が命令メモリ１１−３から読み出されたＳＩＭＤプログラムＡ−３内の命令データを選択する旨を示していれば、命令メモリ１１−３から読み出されたＳＩＭＤプログラムＡ−３内の命令データを選択して、その命令データを命令デコード部１３−３に出力し、セレクタ判定部３２から出力された指令が左隣のＳＩＭＤ演算器１−２から出力された命令データを選択する旨を示していれば、左隣のＳＩＭＤ演算器１−２から出力された命令データを選択し、その命令データを命令デコード部１３−３に出力する処理を実施する。
If the
図４はこの発明の実施の形態１による並列信号処理プロセッサの命令デコード部１３−１〜１３−３を示す構成図である。
図４において、命令デコード部１３−１の命令デコーダ４１は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−１を選択する旨を示していれば、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−１に出力し、そのデコーダ選択信号が命令メモリ１１−１以外の命令メモリを選択する旨を示していれば、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−１に出力する処理を実施する。
また、命令デコーダ４１はセレクタ４２により選択された命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−１に発行する処理を実施する。
4 is a block diagram showing instruction decode units 13-1 to 13-3 of the parallel signal processor according to the first embodiment of the present invention.
In FIG. 4, if the
The
命令デコード部１３−２の命令デコーダ４１は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−２を選択する旨を示していれば、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−２に出力し、そのデコーダ選択信号が命令メモリ１１−２以外の命令メモリを選択する旨を示していれば、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−２に出力する処理を実施する。
また、命令デコーダ４１はセレクタ４２により選択された命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−２に発行する処理を実施する。
If the
The
命令デコード部１３−３の命令デコーダ４１は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−３を選択する旨を示していれば、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−３に出力し、そのデコーダ選択信号が命令メモリ１１−３以外の命令メモリを選択する旨を示していれば、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−３に出力する処理を実施する。
また、命令デコーダ４１はセレクタ４２により選択された命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−３に発行する処理を実施する。
If the
The
命令デコード部１３−１のセレクタ４２は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−１を選択する旨を示していれば、命令フェッチ制御部１２−１から出力された命令データを選択して、その命令データを命令デコーダ４１に出力し、そのデコーダ選択信号が命令メモリ１１−１以外の命令メモリを選択する旨を示していれば、右隣のＳＩＭＤ演算器１−２から出力された命令データを選択して、その命令データを命令デコーダ４１に出力する処理を実施する。
If the
命令デコード部１３−２のセレクタ４２は全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−２を選択する旨を示していれば、命令フェッチ制御部１２−２から出力された命令データを選択して、その命令データを命令デコーダ４１及び左隣のＳＩＭＤ演算器１−１に出力し、そのデコーダ選択信号が命令メモリ１１−２以外の命令メモリを選択する旨を示していれば、右隣のＳＩＭＤ演算器１−３から出力された命令データを選択して、その命令データを命令デコーダ４１及び左隣のＳＩＭＤ演算器１−１に出力する処理を実施する。
命令デコード部１３−３のセレクタ４２は命令フェッチ制御部１２−３から出力された命令データを選択して、その命令データを命令デコーダ４１及び左隣のＳＩＭＤ演算器１−２に出力する処理を実施する。
If the
The
次に動作について説明する。
最初に、３個のＳＩＭＤ演算器１−１〜１−３を結合して、３×４個のＰＥ演算器１４が並列に演算処理を実行する場合の処理内容を説明する。
図５は３個のＳＩＭＤ演算器１−１〜１−３を結合して、ＳＩＭＤプログラムＡ−１，Ａ−２，Ａ−３内の命令データを順番に読み出し、その命令データに対応するＰＥ制御信号を１２個のＰＥ演算器１４−１〜１４−３に発行している様子を示す説明図である。
なお、ＰＥ演算器１４−１〜１４−３は、演算対象のデータや演算結果を格納するＲＡＭなどの記録媒体を実装しているが、ＳＩＭＤ演算器１−１〜１−３が結合されることで、他のＳＩＭＤ演算器１に実装されているＰＥ演算器１４の記録媒体に格納されている演算結果を参照することが可能になり、その演算結果を演算対象のデータとして使用することができる。
Next, the operation will be described.
First, the contents of processing when the three SIMD computing units 1-1 to 1-3 are combined and the 3 × 4 PE computing units 14 perform computation processing in parallel will be described.
FIG. 5 shows a combination of three SIMD calculators 1-1 to 1-3, which sequentially read instruction data in SIMD programs A-1, A-2, A-3, and PEs corresponding to the instruction data. It is explanatory drawing which shows a mode that the control signal is issued to 12 PE computing units 14-1 to 14-3.
The PE computing units 14-1 to 14-3 are mounted with a recording medium such as a RAM for storing data to be computed and computation results, but the SIMD computing units 1-1 to 1-3 are combined. As a result, it becomes possible to refer to the calculation result stored in the recording medium of the PE calculator 14 mounted on the
まず、全体連結制御部２は、ＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間の結合を指示するＳＩＭＤ結合制御信号を演算器連結部３−１，３−２に出力する。
即ち、全体連結制御部２のシーケンサ２２は、結合制御命令メモリ２１により格納されている全体結合制御プログラム内の命令を読み出し、その命令がＳＩＭＤ演算器１−１〜１−３間の結合を指示する命令であれば、ＳＩＭＤ演算器１−１〜１−３間の結合を指示するＳＩＭＤ結合制御信号の生成をＳＩＭＤ連結制御部２３に指示する。
全体連結制御部２のＳＩＭＤ連結制御部２３は、シーケンサ２２の指示の下、ＳＩＭＤ演算器１−１〜１−３間の結合を指示するＳＩＭＤ結合制御信号を生成し、そのＳＩＭＤ結合制御信号を演算器連結部３−１，３−２に出力する。
First, the overall
That is, the
Under the instruction of the
演算器連結部３−１は、全体連結制御部２からＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２間の結合を指示するＳＩＭＤ結合制御信号を受けると、ＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２間を結合する。
演算器連結部３−２は、全体連結制御部２からＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間の結合を指示するＳＩＭＤ結合制御信号を受けると、ＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間を結合する。
これにより、３個のＳＩＭＤ演算器１−１〜１−３が結合されるため、１２個のＰＥ演算器１４を用いて、３個の演算対象のデータを同時に演算することが可能なＳＩＭＤが構成される。
Upon receiving the SIMD coupling control signal that instructs the coupling between the SIMD computing unit 1-1 and the SIMD computing unit 1-2 from the overall
Upon receiving the SIMD coupling control signal that instructs the coupling between the SIMD computing unit 1-2 and the SIMD computing unit 1-3 from the overall
As a result, since the three SIMD computing units 1-1 to 1-3 are combined, the SIMD capable of computing three computation target data simultaneously using the twelve PE computing units 14 is provided. Composed.
次に、全体連結制御部２は、最初にＳＩＭＤプログラムＡ−１内の命令データをＳＩＭＤ演算器１−１〜１−３に与えるため、選択対象の命令メモリがＳＩＭＤ演算器１−１内の命令メモリ１１−１である旨を示すデコーダ選択信号をＳＩＭＤ演算器１−１〜１−３の命令デコード部１３−１〜１３−３に出力する。
即ち、全体連結制御部２のシーケンサ２２は、結合制御命令メモリ２１により格納されている全体結合制御プログラム内の次の命令（ＳＩＭＤ演算器１−１〜１−３間の結合を指示する命令の次の命令）を読み出し、その命令がＳＩＭＤプログラムＡ−１内の命令データを選択する命令であれば、選択対象の命令メモリがＳＩＭＤ演算器１−１内の命令メモリ１１−１である旨を示すデコーダ選択信号の生成をデコーダ選択制御部２４に指示する。
全体連結制御部２のデコーダ選択制御部２４は、シーケンサ２２の指示の下、選択対象の命令メモリがＳＩＭＤ演算器１−１内の命令メモリ１１−１である旨を示すデコーダ選択信号を生成し、そのデコーダ選択信号をＳＩＭＤ演算器１−１〜１−３の命令デコード部１３−１〜１３−３に出力する。
Next, since the overall
That is, the
Under the instruction of the
命令デコード部１３−１の命令デコーダ４１は、全体連結制御部２から命令メモリ１１−１を選択する旨を示すデコーダ選択信号を受けると、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−１に出力する。
一方、命令デコード部１３−１，１３−２の命令デコーダ４１は、全体連結制御部２から命令メモリ１１−１を選択する旨を示すデコーダ選択信号を受けると、命令メモリ１１−２，１１−３からＳＩＭＤプログラムＡ−２，Ａ−３を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−２，１２−３に出力する。
When receiving the decoder selection signal indicating that the instruction memory 11-1 is selected from the overall
On the other hand, when the
命令フェッチ制御部１２−１は、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得する旨を示す分岐指示信号を命令デコード部１３−１から受けると、命令メモリ１１−１からＳＩＭＤプログラムＡ−１内の命令データを取得して、その命令データを命令デコード部１３−１に出力するとともに、その命令データを右隣のＳＩＭＤ演算器１−２に出力する。
即ち、命令フェッチ制御部１２−１のメモリアクセス制御部３１は、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得する旨を示す分岐指示信号を受けると、その分岐指示信号にしたがって内部のプログラムカウンタを制御することで、命令メモリ１１−１により格納されているＳＩＭＤプログラムＡ−１内の命令データを順番に読み出し、その命令データが命令メモリ１１−１から命令セレクタ３３に与えられるように制御する。
When the instruction fetch control unit 12-1 receives from the instruction decoding unit 13-1 a branch instruction signal indicating that the SIMD program A-1 is acquired from the instruction memory 11-1, the instruction fetch control unit 12-1 receives the branch instruction signal from the instruction memory 11-1. 1 is acquired, the instruction data is output to the instruction decoding unit 13-1, and the instruction data is output to the SIMD computing unit 1-2 on the right.
In other words, when the memory
命令フェッチ制御部１２−１のセレクタ判定部３２は、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得する旨を示す分岐指示信号を受けると、命令メモリ１１−１から読み出されたＳＩＭＤプログラムＡ−１内の命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−２に出力する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−１の命令セレクタ３３は、メモリアクセス制御部３１の制御の下、命令メモリ１１−１からＳＩＭＤプログラムＡ−１内の命令データを受けると、セレクタ判定部３２から出力された指令にしたがって、そのＳＩＭＤプログラムＡ−１内の命令データを選択して、その命令データを命令デコード部１３−１に出力するとともに、その命令データを右隣のＳＩＭＤ演算器１−２に出力する。
When the
The
命令フェッチ制御部１２−２は、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得しない旨を示す分岐指示信号を命令デコード部１３−２から受けると、命令メモリ１１−２からＳＩＭＤプログラムＡ−２内の命令データを取得せずに、左隣のＳＩＭＤ演算器１−１から出力されたＳＩＭＤプログラムＡ−１内の命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−３に出力する。
即ち、命令フェッチ制御部１２−２のセレクタ判定部３２は、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得しない旨を示す分岐指示信号を受けると、左隣のＳＩＭＤ演算器１−１から出力された命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−３に出力する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−２の命令セレクタ３３は、左隣のＳＩＭＤ演算器１−１からＳＩＭＤプログラムＡ−１内の命令データを受けると、セレクタ判定部３２から出力された指令にしたがって、そのＳＩＭＤプログラムＡ−１内の命令データを選択し、その命令データを右隣のＳＩＭＤ演算器１−３に出力する。
When the instruction fetch control unit 12-2 receives a branch instruction signal indicating that the SIMD program A-2 is not acquired from the instruction memory 11-2 from the instruction decoding unit 13-2, the instruction fetch control unit 12-2 receives the SIMD program A− from the instruction memory 11-2. 2, the instruction data in the SIMD program A-1 output from the SIMD calculator 1-1 on the left side is selected without acquiring the instruction data in the left side, and the instruction data in the
That is, when the
When the
命令フェッチ制御部１２−３は、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得しない旨を示す分岐指示信号を命令デコード部１３−３から受けると、命令メモリ１１−３からＳＩＭＤプログラムＡ−３内の命令データを取得せずに、左隣のＳＩＭＤ演算器１−２から出力されたＳＩＭＤプログラムＡ−１内の命令データを選択して、その命令データを命令デコード部１３−３に出力する。
即ち、命令フェッチ制御部１２−３のセレクタ判定部３２は、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得しない旨を示す分岐指示信号を受けると、左隣のＳＩＭＤ演算器１−２から出力された命令データを選択して、その命令データを命令デコード部１３−３に出力する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−３の命令セレクタ３３は、左隣のＳＩＭＤ演算器１−２からＳＩＭＤプログラムＡ−１内の命令データを受けると、セレクタ判定部３２から出力された指令にしたがって、そのＳＩＭＤプログラムＡ−１内の命令データを選択し、その命令データを命令デコード部１３−３に出力する。
When the instruction fetch control unit 12-3 receives from the instruction decoding unit 13-3 a branch instruction signal indicating that the SIMD program A-3 is not acquired from the instruction memory 11-3, the instruction fetch control unit 12-3 receives the branch instruction signal from the instruction memory 11-3. 3 is selected, the instruction data in the SIMD program A-1 output from the SIMD arithmetic unit 1-2 on the left is selected and the instruction data is output to the instruction decoding unit 13-3. To do.
That is, when the
When the
命令デコード部１３−３のセレクタ４２は、命令フェッチ制御部１２−３からＳＩＭＤプログラムＡ−１内の命令データを受けると、その命令データを命令デコーダ４１に出力するとともに、左隣のＳＩＭＤ演算器１−２に出力する。
命令デコード部１３−３の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ−１内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−３に発行する。
When the
When the
命令デコード部１３−２のセレクタ４２は、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−２以外の命令メモリを選択する旨を示しているため、右隣のＳＩＭＤ演算器１−３から出力されたＳＩＭＤプログラムＡ−１内の命令データを選択して、その命令データを命令デコーダ４１に出力するとともに、左隣のＳＩＭＤ演算器１−１に出力する。
命令デコード部１３−２の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ−１内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−２に発行する。
The
When the
命令デコード部１３−１のセレクタ４２は、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−１を選択する旨を示しているため、命令フェッチ制御部１２−１から出力されたＳＩＭＤプログラムＡ−１内の命令データを選択して、その命令データを命令デコーダ４１に出力する。
命令デコード部１３−１の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ−１内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−１に発行する。
これにより、３個のＳＩＭＤ演算器１−１〜１−３内のＰＥ演算器１４−１〜１４−３には、同一のＰＥ制御信号（ＳＩＭＤ演算器１がＳＩＭＤプログラムＡ−１内の命令データを実行するための制御信号）が発行されたことになる。
Since the
When the
As a result, the PE operation units 14-1 to 14-3 in the three SIMD operation units 1-1 to 1-3 have the same PE control signal (the
ＳＩＭＤ演算器１−１のバスＩ／Ｆ１６−１は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−１を介して、そのデータを４個のＰＥ演算器１４−１に出力する。
ＳＩＭＤ演算器１−２のバスＩ／Ｆ１６−２は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−２を介して、そのデータを４個のＰＥ演算器１４−２に出力する。
ＳＩＭＤ演算器１−３のバスＩ／Ｆ１６−３は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−３を介して、そのデータを４個のＰＥ演算器１４−３に出力する。
When the bus I / F 16-1 of the SIMD computing unit 1-1 receives data to be computed from the input / output bus 4, the data is transferred to the four PE computing units 14-1 via the PE bus 15-1. Output.
When the bus I / F 16-2 of the SIMD computing unit 1-2 receives the data to be computed from the input / output bus 4, the data is transferred to the four PE computing units 14-2 via the PE bus 15-2. Output.
When the bus I / F 16-3 of the SIMD computing unit 1-3 receives data to be computed from the input / output bus 4, it passes the data to the four PE computing units 14-3 via the PE bus 15-3. Output.
ＳＩＭＤ演算器１−１のＰＥ演算器１４−１は、命令デコード部１３−１から発行されたＰＥ制御信号を実行することで、バスＩ／Ｆ１６−１から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−１を介して、その演算結果をバスＩ／Ｆ１６−１に出力する。
ＳＩＭＤ演算器１−２のＰＥ演算器１４−２は、命令デコード部１３−２から発行されたＰＥ制御信号を実行（ＰＥ演算器１４−１と同一のＰＥ制御信号を実行）することで、バスＩ／Ｆ１６−２から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−２を介して、その演算結果をバスＩ／Ｆ１６−２に出力する。
ＳＩＭＤ演算器１−３のＰＥ演算器１４−３は、命令デコード部１３−３から発行されたＰＥ制御信号を実行（ＰＥ演算器１４−１，１４−２と同一のＰＥ制御信号を実行）することで、バスＩ／Ｆ１６−３から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−３を介して、その演算結果をバスＩ／Ｆ１６−３に出力する。
The PE computing unit 14-1 of the SIMD computing unit 1-1 executes the PE control signal issued from the instruction decoding unit 13-1, thereby processing the computation target data output from the bus I / F 16-1. Then, a predetermined calculation process is performed, and the calculation result is output to the bus I / F 16-1 via the PE bus 15-1.
The PE computing unit 14-2 of the SIMD computing unit 1-2 executes the PE control signal issued from the instruction decoding unit 13-2 (executes the same PE control signal as the PE computing unit 14-1). Predetermined calculation processing is performed on the calculation target data output from the bus I / F 16-2, and the calculation result is output to the bus I / F 16-2 via the PE bus 15-2.
The PE computing unit 14-3 of the SIMD computing unit 1-3 executes the PE control signal issued from the instruction decoding unit 13-3 (executes the same PE control signal as the PE computing units 14-1 and 14-2). As a result, predetermined calculation processing is performed on the calculation target data output from the bus I / F 16-3, and the calculation result is output to the bus I / F 16-3 via the PE bus 15-3. .
ＳＩＭＤ演算器１−１のバスＩ／Ｆ１６−１は、ＰＥ演算器１４−１の演算結果を受けると、その演算結果を入出力バス４に出力する。
ＳＩＭＤ演算器１−２のバスＩ／Ｆ１６−２は、ＰＥ演算器１４−２の演算結果を受けると、その演算結果を入出力バス４に出力する。
ＳＩＭＤ演算器１−３のバスＩ／Ｆ１６−３は、ＰＥ演算器１４−３の演算結果を受けると、その演算結果を入出力バス４に出力する。
When the bus I / F 16-1 of the SIMD computing unit 1-1 receives the computation result of the PE computing unit 14-1, it outputs the computation result to the input / output bus 4.
When the bus I / F 16-2 of the SIMD computing unit 1-2 receives the computation result of the PE computing unit 14-2, it outputs the computation result to the input / output bus 4.
When the bus I / F 16-3 of the SIMD calculator 1-3 receives the calculation result of the PE calculator 14-3, it outputs the calculation result to the input / output bus 4.
全体連結制御部２は、ＳＩＭＤ演算器１−１〜１−３がＳＩＭＤプログラムＡ−１内の命令データを実行すると、次に、ＳＩＭＤプログラムＡ−２内の命令データをＳＩＭＤ演算器１−１〜１−３に与えるため、選択対象の命令メモリがＳＩＭＤ演算器１−２内の命令メモリ１１−２である旨を示すデコーダ選択信号をＳＩＭＤ演算器１−１〜１−３の命令デコード部１３−１〜１３−３に出力する。
即ち、全体連結制御部２のシーケンサ２２は、結合制御命令メモリ２１により格納されている全体結合制御プログラム内の次の命令（ＳＩＭＤプログラムＡ−１内の命令データを選択する命令の次の命令）を読み出し、その命令がＳＩＭＤプログラムＡ−２内の命令データを選択する命令であれば、選択対象の命令メモリがＳＩＭＤ演算器１−２内の命令メモリ１１−２である旨を示すデコーダ選択信号の生成をデコーダ選択制御部２４に指示する。
全体連結制御部２のデコーダ選択制御部２４は、シーケンサ２２の指示の下、選択対象の命令メモリがＳＩＭＤ演算器１−２内の命令メモリ１１−２である旨を示すデコーダ選択信号を生成し、そのデコーダ選択信号をＳＩＭＤ演算器１−１〜１−３の命令デコード部１３−１〜１３−３に出力する。
When the SIMD calculators 1-1 to 1-3 execute the instruction data in the SIMD program A-1, the overall
That is, the
Under the instruction of the
命令デコード部１３−２の命令デコーダ４１は、全体連結制御部２から命令メモリ１１−２を選択する旨を示すデコーダ選択信号を受けると、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−２に出力する。
一方、命令デコード部１３−１，１３−３の命令デコーダ４１は、全体連結制御部２から命令メモリ１１−２を選択する旨を示すデコーダ選択信号を受けると、命令メモリ１１−１，１１−３からＳＩＭＤプログラムＡ−１，Ａ−３を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−１，１２−３に出力する。
When the
On the other hand, when the
命令フェッチ制御部１２−１は、命令デコード部１３−１から、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得しない旨を示す分岐指示信号を受けると、命令メモリ１１−１からＳＩＭＤプログラムＡ−１内の命令データを取得せずに、ＮＯＰの命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−２に出力する。
即ち、命令フェッチ制御部１２−１のセレクタ判定部３２は、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得しない旨を示す分岐指示信号を受けると、ＮＯＰの命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−２に出力する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−１の命令セレクタ３３は、セレクタ判定部３２から出力された指令にしたがって、ＮＯＰの命令データを選択し、その命令データを右隣のＳＩＭＤ演算器１−２に出力する。
When the instruction fetch control unit 12-1 receives a branch instruction signal indicating that the SIMD program A-1 is not acquired from the instruction memory 11-1 from the instruction decoding unit 13-1, the instruction fetch control unit 12-1 receives the SIMD program A from the instruction memory 11-1. Without acquiring the instruction data in -1, the instruction data of NOP is selected and the instruction data is output to the SIMD computing unit 1-2 on the right.
That is, when the
The
命令フェッチ制御部１２−２は、命令デコード部１３−２から、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得する旨を示す分岐指示信号を受けると、命令メモリ１１−２からＳＩＭＤプログラムＡ−２内の命令データを取得して、その命令データを命令デコード部１３−２に出力するとともに、その命令データを右隣のＳＩＭＤ演算器１−３に出力する。
即ち、命令フェッチ制御部１２−２のメモリアクセス制御部３１は、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得する旨を示す分岐指示信号を受けると、その分岐指示信号にしたがって内部のプログラムカウンタを制御することで、命令メモリ１１−２により格納されているＳＩＭＤプログラムＡ−２内の命令データを順番に読み出し、その命令データが命令メモリ１１−２から命令セレクタ３３に与えられるように制御する。
When receiving the branch instruction signal indicating that the SIMD program A-2 is acquired from the instruction memory 11-2 from the instruction decoding unit 13-2, the instruction fetch control unit 12-2 receives the SIMD program A from the instruction memory 11-2. -2 is acquired, the instruction data is output to the instruction decoding unit 13-2, and the instruction data is output to the SIMD computing unit 1-3 on the right.
That is, when the memory
命令フェッチ制御部１２−２のセレクタ判定部３２は、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得する旨を示す分岐指示信号を受けると、命令メモリ１１−２から読み出されたＳＩＭＤプログラムＡ−２内の命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−３に出力する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−２の命令セレクタ３３は、メモリアクセス制御部３１の制御の下、命令メモリ１１−２からＳＩＭＤプログラムＡ−２内の命令データを受けると、セレクタ判定部３２から出力された指令にしたがって、そのＳＩＭＤプログラムＡ−２内の命令データを選択して、その命令データを命令デコード部１３−２に出力するとともに、その命令データを右隣のＳＩＭＤ演算器１−３に出力する。
When the
The
命令フェッチ制御部１２−３は、命令デコード部１３−３から、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得しない旨を示す分岐指示信号を受けると、命令メモリ１１−３からＳＩＭＤプログラムＡ−３内の命令データを取得せずに、左隣のＳＩＭＤ演算器１−２から出力されたＳＩＭＤプログラムＡ−２内の命令データを選択して、その命令データを命令デコード部１３−３に出力する。
即ち、命令フェッチ制御部１２−３のセレクタ判定部３２は、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得しない旨を示す分岐指示信号を受けると、左隣のＳＩＭＤ演算器１−２から出力された命令データを選択して、その命令データを命令デコード部１３−３に出力する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−３の命令セレクタ３３は、左隣のＳＩＭＤ演算器１−２からＳＩＭＤプログラムＡ−２内の命令データを受けると、セレクタ判定部３２から出力された指令にしたがって、そのＳＩＭＤプログラムＡ−２内の命令データを選択し、その命令データを命令デコード部１３−３に出力する。
When receiving the branch instruction signal indicating that the SIMD program A-3 is not acquired from the instruction memory 11-3 from the instruction decoding unit 13-3, the instruction fetch control unit 12-3 receives the SIMD program A from the instruction memory 11-3. -3, the instruction data in the SIMD program A-2 output from the SIMD computing unit 1-2 on the left side is selected without acquiring the instruction data in the left side, and the instruction data is sent to the instruction decoding unit 13-3. Output.
That is, when the
When the
命令デコード部１３−３のセレクタ４２は、命令フェッチ制御部１２−３からＳＩＭＤプログラムＡ−２内の命令データを受けると、その命令データを命令デコーダ４１に出力するとともに、左隣のＳＩＭＤ演算器１−２に出力する。
命令デコード部１３−３の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ−２内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−３に発行する。
When the
When the
命令デコード部１３−２のセレクタ４２は、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−２を選択する旨を示しているため、命令フェッチ制御部１２−２から出力されたＳＩＭＤプログラムＡ−２内の命令データを選択して、その命令データを命令デコーダ４１に出力するとともに、左隣のＳＩＭＤ演算器１−１に出力する。
命令デコード部１３−２の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ−２内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−２に発行する。
Since the
Upon receiving the instruction data in the SIMD program A-2 from the
命令デコード部１３−１のセレクタ４２は、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−１以外の命令メモリを選択する旨を示しているため、右隣のＳＩＭＤ演算器１−２から出力されたＳＩＭＤプログラムＡ−２内の命令データを選択して、その命令データを命令デコーダ４１に出力する。
命令デコード部１３−１の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ−２内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−１に発行する。
これにより、３個のＳＩＭＤ演算器１−１〜１−３内のＰＥ演算器１４−１〜１４−３には、同一のＰＥ制御信号（ＳＩＭＤ演算器１がＳＩＭＤプログラムＡ−２内の命令データを実行するための制御信号）が発行されたことになる。
Since the
When the
As a result, the PE operation units 14-1 to 14-3 in the three SIMD operation units 1-1 to 1-3 have the same PE control signal (the
ＳＩＭＤ演算器１−１のバスＩ／Ｆ１６−１は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−１を介して、そのデータを４個のＰＥ演算器１４−１に出力する。
ＳＩＭＤ演算器１−２のバスＩ／Ｆ１６−２は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−２を介して、そのデータを４個のＰＥ演算器１４−２に出力する。
ＳＩＭＤ演算器１−３のバスＩ／Ｆ１６−３は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−３を介して、そのデータを４個のＰＥ演算器１４−３に出力する。
When the bus I / F 16-1 of the SIMD computing unit 1-1 receives data to be computed from the input / output bus 4, the data is transferred to the four PE computing units 14-1 via the PE bus 15-1. Output.
When the bus I / F 16-2 of the SIMD computing unit 1-2 receives the data to be computed from the input / output bus 4, the data is transferred to the four PE computing units 14-2 via the PE bus 15-2. Output.
When the bus I / F 16-3 of the SIMD computing unit 1-3 receives data to be computed from the input / output bus 4, it passes the data to the four PE computing units 14-3 via the PE bus 15-3. Output.
ＳＩＭＤ演算器１−１のＰＥ演算器１４−１は、命令デコード部１３−１から発行されたＰＥ制御信号を実行することで、バスＩ／Ｆ１６−１から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−１を介して、その演算結果をバスＩ／Ｆ１６−１に出力する。
ＳＩＭＤ演算器１−２のＰＥ演算器１４−２は、命令デコード部１３−２から発行されたＰＥ制御信号を実行（ＰＥ演算器１４−１と同一のＰＥ制御信号を実行）することで、バスＩ／Ｆ１６−２から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−２を介して、その演算結果をバスＩ／Ｆ１６−２に出力する。
ＳＩＭＤ演算器１−３のＰＥ演算器１４−３は、命令デコード部１３−３から発行されたＰＥ制御信号を実行（ＰＥ演算器１４−１，１４−２と同一のＰＥ制御信号を実行）することで、バスＩ／Ｆ１６−３から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−３を介して、その演算結果をバスＩ／Ｆ１６−３に出力する。
The PE computing unit 14-1 of the SIMD computing unit 1-1 executes the PE control signal issued from the instruction decoding unit 13-1, thereby processing the computation target data output from the bus I / F 16-1. Then, a predetermined calculation process is performed, and the calculation result is output to the bus I / F 16-1 via the PE bus 15-1.
The PE computing unit 14-2 of the SIMD computing unit 1-2 executes the PE control signal issued from the instruction decoding unit 13-2 (executes the same PE control signal as the PE computing unit 14-1). Predetermined calculation processing is performed on the calculation target data output from the bus I / F 16-2, and the calculation result is output to the bus I / F 16-2 via the PE bus 15-2.
The PE computing unit 14-3 of the SIMD computing unit 1-3 executes the PE control signal issued from the instruction decoding unit 13-3 (executes the same PE control signal as the PE computing units 14-1 and 14-2). As a result, predetermined calculation processing is performed on the calculation target data output from the bus I / F 16-3, and the calculation result is output to the bus I / F 16-3 via the PE bus 15-3. .
ＳＩＭＤ演算器１−１のバスＩ／Ｆ１６−１は、ＰＥ演算器１４−１の演算結果を受けると、その演算結果を入出力バス４に出力する。
ＳＩＭＤ演算器１−２のバスＩ／Ｆ１６−２は、ＰＥ演算器１４−２の演算結果を受けると、その演算結果を入出力バス４に出力する。
ＳＩＭＤ演算器１−３のバスＩ／Ｆ１６−３は、ＰＥ演算器１４−３の演算結果を受けると、その演算結果を入出力バス４に出力する。
When the bus I / F 16-1 of the SIMD computing unit 1-1 receives the computation result of the PE computing unit 14-1, it outputs the computation result to the input / output bus 4.
When the bus I / F 16-2 of the SIMD computing unit 1-2 receives the computation result of the PE computing unit 14-2, it outputs the computation result to the input / output bus 4.
When the bus I / F 16-3 of the SIMD calculator 1-3 receives the calculation result of the PE calculator 14-3, it outputs the calculation result to the input / output bus 4.
全体連結制御部２は、ＳＩＭＤ演算器１−１〜１−３がＳＩＭＤプログラムＡ−２内の命令データを実行すると、最後に、ＳＩＭＤプログラムＡ−３内の命令データをＳＩＭＤ演算器１−１〜１−３に与えるため、選択対象の命令メモリがＳＩＭＤ演算器１−３内の命令メモリ１１−３である旨を示すデコーダ選択信号をＳＩＭＤ演算器１−１〜１−３の命令デコード部１３−１〜１３−３に出力する。
即ち、全体連結制御部２のシーケンサ２２は、結合制御命令メモリ２１により格納されている全体結合制御プログラム内の次の命令（ＳＩＭＤプログラムＡ−２内の命令データを選択する命令の次の命令）を読み出し、その命令がＳＩＭＤプログラムＡ−３内の命令データを選択する命令であれば、選択対象の命令メモリがＳＩＭＤ演算器１−３内の命令メモリ１１−３である旨を示すデコーダ選択信号の生成をデコーダ選択制御部２４に指示する。
全体連結制御部２のデコーダ選択制御部２４は、シーケンサ２２の指示の下、選択対象の命令メモリがＳＩＭＤ演算器１−３内の命令メモリ１１−３である旨を示すデコーダ選択信号を生成し、そのデコーダ選択信号をＳＩＭＤ演算器１−１〜１−３の命令デコード部１３−１〜１３−３に出力する。
When the SIMD calculators 1-1 to 1-3 execute the instruction data in the SIMD program A-2, the overall
That is, the
Under the instruction of the
命令デコード部１３−３の命令デコーダ４１は、全体連結制御部２から命令メモリ１１−３を選択する旨を示すデコーダ選択信号を受けると、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−３に出力する。
一方、命令デコード部１３−１，１３−２の命令デコーダ４１は、全体連結制御部２から命令メモリ１１−３を選択する旨を示すデコーダ選択信号を受けると、命令メモリ１１−１，１１−２からＳＩＭＤプログラムＡ−１，Ａ−２を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−１，１２−２に出力する。
When receiving the decoder selection signal indicating that the instruction memory 11-3 is selected from the overall
On the other hand, when the
命令フェッチ制御部１２−１は、命令デコード部１３−１から、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得しない旨を示す分岐指示信号を受けると、命令メモリ１１−１からＳＩＭＤプログラムＡ−１内の命令データを取得せずに、ＮＯＰの命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−２に出力する。
即ち、命令フェッチ制御部１２−１のセレクタ判定部３２は、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得しない旨を示す分岐指示信号を受けると、ＮＯＰの命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−２に出力する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−１の命令セレクタ３３は、セレクタ判定部３２から出力された指令にしたがって、ＮＯＰの命令データを選択し、その命令データを右隣のＳＩＭＤ演算器１−２に出力する。
When the instruction fetch control unit 12-1 receives a branch instruction signal indicating that the SIMD program A-1 is not acquired from the instruction memory 11-1 from the instruction decoding unit 13-1, the instruction fetch control unit 12-1 receives the SIMD program A from the instruction memory 11-1. Without acquiring the instruction data in -1, the instruction data of NOP is selected and the instruction data is output to the SIMD computing unit 1-2 on the right.
That is, when the
The
命令フェッチ制御部１２−２は、命令デコード部１３−２から、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得しない旨を示す分岐指示信号を受けると、命令メモリ１１−２からＳＩＭＤプログラムＡ−２内の命令データを取得せずに、左隣のＳＩＭＤ演算器１−１から出力されたＮＯＰの命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−３に出力する。
即ち、命令フェッチ制御部１２−２のセレクタ判定部３２は、命令メモリ１１−２からＳＩＭＤプログラムＡ−２を取得しない旨を示す分岐指示信号を受けると、左隣のＳＩＭＤ演算器１−１から出力された命令データを選択して、その命令データを右隣のＳＩＭＤ演算器１−３に出力する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−２の命令セレクタ３３は、左隣のＳＩＭＤ演算器１−１からＮＯＰの命令データを受けると、セレクタ判定部３２から出力された指令にしたがって、ＮＯＰの命令データを選択し、その命令データを右隣のＳＩＭＤ演算器１−３に出力する。
When the instruction fetch control unit 12-2 receives a branch instruction signal indicating that the SIMD program A-2 is not obtained from the instruction memory 11-2 from the instruction decoding unit 13-2, the instruction fetch control unit 12-2 receives the SIMD program A from the instruction memory 11-2. -2 without selecting the instruction data in -2, select the NOP instruction data output from the left SIMD calculator 1-1, and output the instruction data to the SIMD calculator 1-3 on the right .
That is, when the
When the
命令フェッチ制御部１２−３は、命令デコード部１３−２から、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得する旨を示す分岐指示信号を受けると、命令メモリ１１−３からＳＩＭＤプログラムＡ−３内の命令データを取得して、その命令データを命令デコード部１３−３に出力する。
即ち、命令フェッチ制御部１２−３のメモリアクセス制御部３１は、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得する旨を示す分岐指示信号を受けると、その分岐指示信号にしたがって内部のプログラムカウンタを制御することで、命令メモリ１１−３により格納されているＳＩＭＤプログラムＡ−３内の命令データを順番に読み出し、その命令データが命令メモリ１１−３から命令セレクタ３３に与えられるように制御する。
When receiving the branch instruction signal indicating that the SIMD program A-3 is acquired from the instruction memory 11-3 from the instruction decoding unit 13-2, the instruction fetch control unit 12-3 receives the SIMD program A from the instruction memory 11-3. -3 is acquired, and the instruction data is output to the instruction decoding unit 13-3.
That is, when the memory
命令フェッチ制御部１２−３のセレクタ判定部３２は、命令メモリ１１−３からＳＩＭＤプログラムＡ−３を取得する旨を示す分岐指示信号を受けると、ＳＩＭＤプログラムＡ−３内の命令データを選択する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−３の命令セレクタ３３は、メモリアクセス制御部３１の制御の下、命令メモリ１１−３からＳＩＭＤプログラムＡ−３内の命令データを受けると、セレクタ判定部３２から出力された指令にしたがって、そのＳＩＭＤプログラムＡ−３内の命令データを選択し、その命令データを命令デコード部１３−３に出力する。
When receiving the branch instruction signal indicating that the SIMD program A-3 is acquired from the instruction memory 11-3, the
The
命令デコード部１３−３のセレクタ４２は、命令フェッチ制御部１２−３からＳＩＭＤプログラムＡ−３内の命令データを受けると、その命令データを命令デコーダ４１に出力するとともに、左隣のＳＩＭＤ演算器１−２に出力する。
命令デコード部１３−３の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ−３内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−３に発行する。
Upon receiving the instruction data in the SIMD program A-3 from the instruction fetch control unit 12-3, the
Upon receiving the instruction data in the SIMD program A-3 from the
命令デコード部１３−２のセレクタ４２は、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−２以外の命令メモリを選択する旨を示しているため、右隣のＳＩＭＤ演算器１−３から出力されたＳＩＭＤプログラムＡ−３内の命令データを選択して、その命令データを命令デコーダ４１に出力するとともに、左隣のＳＩＭＤ演算器１−１に出力する。
命令デコード部１３−２の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ−３内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−２に発行する。
The
When the
命令デコード部１３−１のセレクタ４２は、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−１以外の命令メモリを選択する旨を示しているため、右隣のＳＩＭＤ演算器１−２から出力されたＳＩＭＤプログラムＡ−３内の命令データを選択して、その命令データを命令デコーダ４１に出力する。
命令デコード部１３−１の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ−３内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−１に発行する。
これにより、３個のＳＩＭＤ演算器１−１〜１−３内のＰＥ演算器１４−１〜１４−３には、同一のＰＥ制御信号（ＳＩＭＤ演算器１がＳＩＭＤプログラムＡ−３内の命令データを実行するための制御信号）が発行されたことになる。
Since the
When the
As a result, the PE operation units 14-1 to 14-3 in the three SIMD operation units 1-1 to 1-3 have the same PE control signal (the
ＳＩＭＤ演算器１−１のバスＩ／Ｆ１６−１は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−１を介して、そのデータを４個のＰＥ演算器１４−１に出力する。
ＳＩＭＤ演算器１−２のバスＩ／Ｆ１６−２は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−２を介して、そのデータを４個のＰＥ演算器１４−２に出力する。
ＳＩＭＤ演算器１−３のバスＩ／Ｆ１６−３は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−３を介して、そのデータを４個のＰＥ演算器１４−３に出力する。
When the bus I / F 16-1 of the SIMD computing unit 1-1 receives data to be computed from the input / output bus 4, the data is transferred to the four PE computing units 14-1 via the PE bus 15-1. Output.
When the bus I / F 16-2 of the SIMD computing unit 1-2 receives the data to be computed from the input / output bus 4, the data is transferred to the four PE computing units 14-2 via the PE bus 15-2. Output.
When the bus I / F 16-3 of the SIMD computing unit 1-3 receives data to be computed from the input / output bus 4, it passes the data to the four PE computing units 14-3 via the PE bus 15-3. Output.
ＳＩＭＤ演算器１−１のＰＥ演算器１４−１は、命令デコード部１３−１から発行されたＰＥ制御信号を実行することで、バスＩ／Ｆ１６−１から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−１を介して、その演算結果をバスＩ／Ｆ１６−１に出力する。
ＳＩＭＤ演算器１−２のＰＥ演算器１４−２は、命令デコード部１３−２から発行されたＰＥ制御信号を実行（ＰＥ演算器１４−１と同一のＰＥ制御信号を実行）することで、バスＩ／Ｆ１６−２から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−２を介して、その演算結果をバスＩ／Ｆ１６−２に出力する。
ＳＩＭＤ演算器１−３のＰＥ演算器１４−３は、命令デコード部１３−３から発行されたＰＥ制御信号を実行（ＰＥ演算器１４−１，１４−２と同一のＰＥ制御信号を実行）することで、バスＩ／Ｆ１６−３から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−３を介して、その演算結果をバスＩ／Ｆ１６−３に出力する。
The PE computing unit 14-1 of the SIMD computing unit 1-1 executes the PE control signal issued from the instruction decoding unit 13-1, thereby processing the computation target data output from the bus I / F 16-1. Then, a predetermined calculation process is performed, and the calculation result is output to the bus I / F 16-1 via the PE bus 15-1.
The PE computing unit 14-2 of the SIMD computing unit 1-2 executes the PE control signal issued from the instruction decoding unit 13-2 (executes the same PE control signal as the PE computing unit 14-1). Predetermined calculation processing is performed on the calculation target data output from the bus I / F 16-2, and the calculation result is output to the bus I / F 16-2 via the PE bus 15-2.
The PE computing unit 14-3 of the SIMD computing unit 1-3 executes the PE control signal issued from the instruction decoding unit 13-3 (executes the same PE control signal as the PE computing units 14-1 and 14-2). As a result, predetermined calculation processing is performed on the calculation target data output from the bus I / F 16-3, and the calculation result is output to the bus I / F 16-3 via the PE bus 15-3. .
ＳＩＭＤ演算器１−１のバスＩ／Ｆ１６−１は、ＰＥ演算器１４−１の演算結果を受けると、その演算結果を入出力バス４に出力する。
ＳＩＭＤ演算器１−２のバスＩ／Ｆ１６−２は、ＰＥ演算器１４−２の演算結果を受けると、その演算結果を入出力バス４に出力する。
ＳＩＭＤ演算器１−３のバスＩ／Ｆ１６−３は、ＰＥ演算器１４−３の演算結果を受けると、その演算結果を入出力バス４に出力する。
When the bus I / F 16-1 of the SIMD computing unit 1-1 receives the computation result of the PE computing unit 14-1, it outputs the computation result to the input / output bus 4.
When the bus I / F 16-2 of the SIMD computing unit 1-2 receives the computation result of the PE computing unit 14-2, it outputs the computation result to the input / output bus 4.
When the bus I / F 16-3 of the SIMD calculator 1-3 receives the calculation result of the PE calculator 14-3, it outputs the calculation result to the input / output bus 4.
ここでは、ＳＩＭＤプログラムＡ−１内の命令データを読み出してから、ＳＩＭＤプログラムＡ−２内の命令データを読み出し、その後、ＳＩＭＤプログラムＡ−３内の命令データを読み出すものについて示したが、ＳＩＭＤプログラムＡ−１〜Ａ−３の読出順は一例に過ぎず、例えば、ＳＩＭＤプログラムＡ−２内の命令データを読み出してから、ＳＩＭＤプログラムＡ−３内の命令データを読み出し、その後、ＳＩＭＤプログラムＡ−１内の命令データを読み出すようにしてもよいし、ＳＩＭＤプログラムＡ−３内の命令データを読み出してから、ＳＩＭＤプログラムＡ−１内の命令データを読み出し、その後、ＳＩＭＤプログラムＡ−２内の命令データを読み出すようにしてもよい。 Here, the instruction data in the SIMD program A-1 is read, the instruction data in the SIMD program A-2 is read, and then the instruction data in the SIMD program A-3 is read. The reading order of A-1 to A-3 is merely an example. For example, after reading the instruction data in the SIMD program A-2, the instruction data in the SIMD program A-3 is read, and then the SIMD program A- The instruction data in 1 may be read, or the instruction data in SIMD program A-3 is read out, then the instruction data in SIMD program A-1 is read, and then the instructions in SIMD program A-2 Data may be read out.
また、全く同様な構成において、命令デコード部１３−１〜１３−３の命令デコーダ４１が、命令データから分岐命令を判別し、分岐命令の場合には、分岐先を示す分岐指示信号を命令フェッチ制御部１２−１〜１２−３に出力する手段を備えるようにしてもよい。
命令デコード部１３−１の命令デコーダ４１は、命令データから分岐命令を判別して、最初の分岐命令が見つかるまでは、上記と同様に、全体連結制御部２から出力されたデコーダ選択信号に従って分岐指示信号を出力する。
その後、分岐命令が見つかると、その分岐命令が示す分岐先が命令メモリ１１−１の範囲内を示していれば、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得する旨を示す分岐指示信号を命令フェッチ制御部１２−１に出力し、その分岐命令が示す分岐先が命令メモリ１１−１の範囲以外を示していれば、命令メモリ１１−１からＳＩＭＤプログラムＡ−１を取得しない旨を示す分岐指示信号を命令フェッチ制御部１２−１に出力する処理を実施する。命令デコーダ部１３−２と命令デコーダ１３−３についても同様の処理を実施する。
その他の部分は、全く同様な構成でよい。
命令デコーダ部１３−１〜１３−３の命令デコーダ４１が、命令データから分岐命令を判別して、分岐命令の場合には、その分岐先を示す分岐指示信号を命令フェッチ制御部１２−１〜１２−３に出力する手段を備えることにより、全体連結制御部２に格納する全体結合制御プログラムはＳＩＭＤの連結構成のみを記述し、ＳＩＭＤプログラムＡ−１〜Ａ−３の読出順を記述する必要がなくなるため、全体結合制御プログラムの簡潔化を図ることができるとともに、ＳＩＭＤプログラムＡ−１〜Ａ−３の自由度を高めることができる。
In the same configuration, the
The
Thereafter, when a branch instruction is found, a branch instruction signal indicating that the SIMD program A-1 is acquired from the instruction memory 11-1 if the branch destination indicated by the branch instruction indicates the range of the instruction memory 11-1. Is output to the instruction fetch control unit 12-1, and if the branch destination indicated by the branch instruction indicates a range outside the range of the instruction memory 11-1, the SIMD program A-1 is not acquired from the instruction memory 11-1. The process which outputs the branch instruction | indication signal shown to the instruction fetch control part 12-1 is implemented. The same processing is performed for the instruction decoder unit 13-2 and the instruction decoder 13-3.
Other parts may have the same configuration.
The
次に、３個のＳＩＭＤ演算器１−１〜１−３を分離して、ＳＩＭＤ演算器１−１〜１−３内のＰＥ演算器１４が、それぞれ独立して演算処理を実行する（同一のＳＩＭＤ演算器１内のＰＥ演算器１４は、並列に演算処理を実行する）場合の処理内容を説明する。
図６は３個のＳＩＭＤ演算器１−１〜１−３を分離して、ＳＩＭＤ演算器１−１〜１−３がＳＩＭＤプログラムＡ，Ｂ，Ｃ内の命令データを読み出し、その命令データに対応するＰＥ制御信号をＰＥ演算器１４−１〜１４−３に発行している様子を示す説明図である。
Next, the three SIMD calculators 1-1 to 1-3 are separated, and the PE calculators 14 in the SIMD calculators 1-1 to 1-3 execute the calculation process independently (the same). The processing contents in the case where the PE computing unit 14 in the
FIG. 6 shows three SIMD computing units 1-1 to 1-3 separated, and the SIMD computing units 1-1 to 1-3 read out the instruction data in the SIMD programs A, B, and C, and use them as instruction data. It is explanatory drawing which shows a mode that the corresponding PE control signal is issued to PE calculator 14-1 to 14-3.
ここまでは、ＳＩＭＤ演算器１−１〜１−３の命令メモリ１１−１〜１１−３には、ＳＩＭＤプログラムＡ−１，Ａ−２，Ａ−３が格納されているものとして説明したが、ＳＩＭＤ演算器１−１の命令メモリ１１−１には、ＳＩＭＤプログラムＡ−１の他にＳＩＭＤプログラムＡが格納され、ＳＩＭＤ演算器１−２の命令メモリ１１−２には、ＳＩＭＤプログラムＡ−２の他にＳＩＭＤプログラムＢが格納され、ＳＩＭＤ演算器１−３の命令メモリ１１−３には、ＳＩＭＤプログラムＡ−３の他にＳＩＭＤプログラムＣが格納されているものとする。 Up to this point, it has been described that SIMD programs A-1, A-2, and A-3 are stored in the instruction memories 11-1 to 11-3 of the SIMD computing units 1-1 to 1-3. In addition to the SIMD program A-1, the SIMD program A is stored in the instruction memory 11-1 of the SIMD computing unit 1-1, and the SIMD program A- is stored in the instruction memory 11-2 of the SIMD computing unit 1-2. 2, the SIMD program B is stored, and the SIMD program C is stored in the instruction memory 11-3 of the SIMD computing unit 1-3 in addition to the SIMD program A-3.
まず、全体連結制御部２は、ＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間の分離を指示するＳＩＭＤ結合制御信号を演算器連結部３−１，３−２に出力する。
即ち、全体連結制御部２のシーケンサ２２は、結合制御命令メモリ２１により格納されている全体結合制御プログラム内の命令を読み出し、その命令がＳＩＭＤ演算器１−１〜１−３間の分離を指示する命令であれば、ＳＩＭＤ演算器１−１〜１−３間の分離を指示するＳＩＭＤ結合制御信号の生成をＳＩＭＤ連結制御部２３に指示する。
全体連結制御部２のＳＩＭＤ連結制御部２３は、シーケンサ２２の指示の下、ＳＩＭＤ演算器１−１〜１−３間の分離を指示するＳＩＭＤ結合制御信号を生成し、そのＳＩＭＤ結合制御信号を演算器連結部３−１，３−２に出力する。
First, the overall
That is, the
Under the instruction of the
演算器連結部３−１は、全体連結制御部２からＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２間の分離を指示するＳＩＭＤ結合制御信号を受けると、ＳＩＭＤ演算器１−１とＳＩＭＤ演算器１−２間を分離する。
演算器連結部３−２は、全体連結制御部２からＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間の分離を指示するＳＩＭＤ結合制御信号を受けると、ＳＩＭＤ演算器１−２とＳＩＭＤ演算器１−３間を分離する。
これにより、３個のＳＩＭＤ演算器１−１〜１−３が分離されるため、それぞれのＳＩＭＤ演算器１が３個のＰＥ演算器１４を用いるＳＩＭＤが構成される。
Receiving the SIMD coupling control signal for instructing the separation between the SIMD computing unit 1-1 and the SIMD computing unit 1-2 from the overall
Upon receiving the SIMD coupling control signal that instructs separation between the SIMD computing unit 1-2 and the SIMD computing unit 1-3 from the overall
Thus, since the three SIMD computing units 1-1 to 1-3 are separated, each
次に、全体連結制御部２は、ＳＩＭＤプログラムＡ内の命令データをＳＩＭＤ演算器１−１に与えるため、選択対象の命令メモリがＳＩＭＤ演算器１−１内の命令メモリ１１−１である旨を示すデコーダ選択信号（デコーダ選択信号には、読出対象のＳＩＭＤプログラムが、ＳＩＭＤプログラムＡ−１ではなく、ＳＩＭＤプログラムＡである旨を示す命令を含むものとする）をＳＩＭＤ演算器１−１の命令デコード部１３−１に出力する。
また、全体連結制御部２は、ＳＩＭＤプログラムＢ内の命令データをＳＩＭＤ演算器１−２に与えるため、選択対象の命令メモリがＳＩＭＤ演算器１−２内の命令メモリ１１−２である旨を示すデコーダ選択信号（デコーダ選択信号には、読出対象のＳＩＭＤプログラムが、ＳＩＭＤプログラムＡ−２ではなく、ＳＩＭＤプログラムＢである旨を示す命令を含むものとする）をＳＩＭＤ演算器１−２の命令デコード部１３−２に出力する。
さらに、全体連結制御部２は、ＳＩＭＤプログラムＣ内の命令データをＳＩＭＤ演算器１−３に与えるため、選択対象の命令メモリがＳＩＭＤ演算器１−３内の命令メモリ１１−３である旨を示すデコーダ選択信号（デコーダ選択信号には、読出対象のＳＩＭＤプログラムが、ＳＩＭＤプログラムＡ−３ではなく、ＳＩＭＤプログラムＣである旨を示す命令を含むものとする）をＳＩＭＤ演算器１−３の命令デコード部１３−３に出力する。
Next, since the whole
Further, since the overall
Further, since the overall
命令デコード部１３−１の命令デコーダ４１は、全体連結制御部２から命令メモリ１１−１を選択する旨を示すデコーダ選択信号を受けると、そのデコーダ選択信号にしたがって命令メモリ１１−１からＳＩＭＤプログラムＡを取得する旨を示す分岐指示信号を命令フェッチ制御部１２−１に出力する。
また、命令デコード部１３−２の命令デコーダ４１は、全体連結制御部２から命令メモリ１１−２を選択する旨を示すデコーダ選択信号を受けると、そのデコーダ選択信号にしたがって命令メモリ１１−２からＳＩＭＤプログラムＢを取得する旨を示す分岐指示信号を命令フェッチ制御部１２−２に出力する。
また、命令デコード部１３−３の命令デコーダ４１は、全体連結制御部２から命令メモリ１１−３を選択する旨を示すデコーダ選択信号を受けると、そのデコーダ選択信号にしたがって命令メモリ１１−３からＳＩＭＤプログラムＣを取得する旨を示す分岐指示信号を命令フェッチ制御部１２−３に出力する。
When the
When the
When the
命令フェッチ制御部１２−１は、命令デコード部１３−１から、命令メモリ１１−１からＳＩＭＤプログラムＡを取得する旨を示す分岐指示信号を受けると、命令メモリ１１−１からＳＩＭＤプログラムＡ内の命令データを取得して、その命令データを命令デコード部１３−１に出力する。
即ち、命令フェッチ制御部１２−１のメモリアクセス制御部３１は、命令メモリ１１−１からＳＩＭＤプログラムＡを取得する旨を示す分岐指示信号を受けると、その分岐指示信号にしたがって内部のプログラムカウンタを制御することで、命令メモリ１１−１により格納されているＳＩＭＤプログラムＡ内の命令データを順番に読み出し、その命令データが命令メモリ１１−１から命令セレクタ３３に与えられるように制御する。
When the instruction fetch control unit 12-1 receives a branch instruction signal indicating that the SIMD program A is acquired from the instruction memory 11-1 from the instruction decoding unit 13-1, the instruction fetch control unit 12-1 stores the SIMD program A in the SIMD program A. The instruction data is acquired, and the instruction data is output to the instruction decoding unit 13-1.
That is, when the memory
命令フェッチ制御部１２−１のセレクタ判定部３２は、命令メモリ１１−１からＳＩＭＤプログラムＡを取得する旨を示す分岐指示信号を受けると、命令メモリ１１−１から読み出されたＳＩＭＤプログラムＡ内の命令データを選択して、その命令データを命令デコード部１３−１に出力する指令を命令セレクタ３３に出力する。
命令フェッチ制御部１２−１の命令セレクタ３３は、メモリアクセス制御部３１の制御の下、命令メモリ１１−１からＳＩＭＤプログラムＡ内の命令データを受けると、セレクタ判定部３２から出力された指令にしたがって、そのＳＩＭＤプログラムＡ内の命令データを選択して、その命令データを命令デコード部１３−１に出力する。
When the
When the
命令フェッチ制御部１２−２は、命令デコード部１３−２から、命令メモリ１１−２からＳＩＭＤプログラムＢを取得する旨を示す分岐指示信号を受けると、命令メモリ１１−２からＳＩＭＤプログラムＢ内の命令データを取得して、その命令データを命令デコード部１３−２に出力する。
命令フェッチ制御部１２−３は、命令デコード部１３−３から、命令メモリ１１−３からＳＩＭＤプログラムＣを取得する旨を示す分岐指示信号を受けると、命令メモリ１１−３からＳＩＭＤプログラムＣ内の命令データを取得して、その命令データを命令デコード部１３−３に出力する。
この場合の命令フェッチ制御部１２−２，１２−３の内部の動作は、命令フェッチ制御部１２−１の内部の動作と同様であるため説明を省略する。
When the instruction fetch control unit 12-2 receives a branch instruction signal indicating that the SIMD program B is acquired from the instruction memory 11-2 from the instruction decoding unit 13-2, the instruction fetch control unit 12-2 stores the SIMD program B in the SIMD program B from the instruction memory 11-2. The instruction data is acquired, and the instruction data is output to the instruction decoding unit 13-2.
When the instruction fetch control unit 12-3 receives a branch instruction signal indicating that the SIMD program C is acquired from the instruction memory 11-3 from the instruction decoding unit 13-3, the instruction fetch control unit 12-3 receives the branch instruction signal from the instruction memory 11-3 in the SIMD program C. The instruction data is acquired, and the instruction data is output to the instruction decoding unit 13-3.
In this case, the internal operation of the instruction fetch control units 12-2 and 12-3 is the same as the internal operation of the instruction fetch control unit 12-1, and thus the description thereof is omitted.
命令デコード部１３−１のセレクタ４２は、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−１を選択する旨を示しているため、命令フェッチ制御部１２−１から出力されたＳＩＭＤプログラムＡ内の命令データを選択して、その命令データを命令デコーダ４１に出力する。
命令デコード部１３−１の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＡ内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−１に発行する。
これにより、ＳＩＭＤ演算器１−１内のＰＥ演算器１４−１には、同一のＰＥ制御信号が発行されたことになる。
Since the
When the
As a result, the same PE control signal is issued to the PE computing unit 14-1 in the SIMD computing unit 1-1.
命令デコード部１３−２のセレクタ４２は、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−２を選択する旨を示しているため、命令フェッチ制御部１２−２から出力されたＳＩＭＤプログラムＢ内の命令データを選択して、その命令データを命令デコーダ４１に出力する。
命令デコード部１３−２の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＢ内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−２に発行する。
これにより、ＳＩＭＤ演算器１−２内のＰＥ演算器１４−２には、同一のＰＥ制御信号が発行されたことになる。
Since the
When the
As a result, the same PE control signal is issued to the PE computing unit 14-2 in the SIMD computing unit 1-2.
命令デコード部１３−３のセレクタ４２は、全体連結制御部２から出力されたデコーダ選択信号が命令メモリ１１−３を選択する旨を示しているため、命令フェッチ制御部１２−３から出力されたＳＩＭＤプログラムＣ内の命令データを選択して、その命令データを命令デコーダ４１に出力する。
命令デコード部１３−３の命令デコーダ４１は、セレクタ４２からＳＩＭＤプログラムＣ内の命令データを受けると、その命令データをＰＥ制御信号に変換し、そのＰＥ制御信号を４個のＰＥ演算器１４−３に発行する。
これにより、ＳＩＭＤ演算器１−３内のＰＥ演算器１４−３には、同一のＰＥ制御信号が発行されたことになる。
The
When the
As a result, the same PE control signal is issued to the PE computing unit 14-3 in the SIMD computing unit 1-3.
ＳＩＭＤ演算器１−１のバスＩ／Ｆ１６−１は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−１を介して、そのデータを４個のＰＥ演算器１４−１に出力する。
ＳＩＭＤ演算器１−２のバスＩ／Ｆ１６−２は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−２を介して、そのデータを４個のＰＥ演算器１４−２に出力する。
ＳＩＭＤ演算器１−３のバスＩ／Ｆ１６−３は、入出力バス４から演算対象のデータを入力すると、ＰＥバス１５−３を介して、そのデータを４個のＰＥ演算器１４−３に出力する。
When the bus I / F 16-1 of the SIMD computing unit 1-1 receives data to be computed from the input / output bus 4, the data is transferred to the four PE computing units 14-1 via the PE bus 15-1. Output.
When the bus I / F 16-2 of the SIMD computing unit 1-2 receives the data to be computed from the input / output bus 4, the data is transferred to the four PE computing units 14-2 via the PE bus 15-2. Output.
When the bus I / F 16-3 of the SIMD computing unit 1-3 receives data to be computed from the input / output bus 4, it passes the data to the four PE computing units 14-3 via the PE bus 15-3. Output.
ＳＩＭＤ演算器１−１のＰＥ演算器１４−１は、命令デコード部１３−１から発行されたＰＥ制御信号を実行することで、バスＩ／Ｆ１６−１から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−１を介して、その演算結果をバスＩ／Ｆ１６−１に出力する。
ＳＩＭＤ演算器１−２のＰＥ演算器１４−２は、命令デコード部１３−２から発行されたＰＥ制御信号を実行することで、バスＩ／Ｆ１６−２から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−２を介して、その演算結果をバスＩ／Ｆ１６−２に出力する。
ＳＩＭＤ演算器１−３のＰＥ演算器１４−３は、命令デコード部１３−３から発行されたＰＥ制御信号を実行することで、バスＩ／Ｆ１６−３から出力された演算対象のデータに対して所定の演算処理を行い、ＰＥバス１５−３を介して、その演算結果をバスＩ／Ｆ１６−３に出力する。
The PE computing unit 14-1 of the SIMD computing unit 1-1 executes the PE control signal issued from the instruction decoding unit 13-1, thereby processing the computation target data output from the bus I / F 16-1. Then, a predetermined calculation process is performed, and the calculation result is output to the bus I / F 16-1 via the PE bus 15-1.
The PE computing unit 14-2 of the SIMD computing unit 1-2 executes the PE control signal issued from the instruction decoding unit 13-2, thereby processing the computation target data output from the bus I / F 16-2. Then, a predetermined calculation process is performed, and the calculation result is output to the bus I / F 16-2 via the PE bus 15-2.
The PE computing unit 14-3 of the SIMD computing unit 1-3 executes the PE control signal issued from the instruction decoding unit 13-3, thereby processing the computation target data output from the bus I / F 16-3. Then, a predetermined calculation process is performed, and the calculation result is output to the bus I / F 16-3 via the PE bus 15-3.
ＳＩＭＤ演算器１−１のバスＩ／Ｆ１６−１は、ＰＥ演算器１４−１の演算結果を受けると、その演算結果を入出力バス４に出力する。
ＳＩＭＤ演算器１−２のバスＩ／Ｆ１６−２は、ＰＥ演算器１４−２の演算結果を受けると、その演算結果を入出力バス４に出力する。
ＳＩＭＤ演算器１−３のバスＩ／Ｆ１６−３は、ＰＥ演算器１４−３の演算結果を受けると、その演算結果を入出力バス４に出力する。
When the bus I / F 16-1 of the SIMD computing unit 1-1 receives the computation result of the PE computing unit 14-1, it outputs the computation result to the input / output bus 4.
When the bus I / F 16-2 of the SIMD computing unit 1-2 receives the computation result of the PE computing unit 14-2, it outputs the computation result to the input / output bus 4.
When the bus I / F 16-3 of the SIMD calculator 1-3 receives the calculation result of the PE calculator 14-3, it outputs the calculation result to the input / output bus 4.
以上で明らかなように、この実施の形態１によれば、単一の命令を実行して、所定の演算処理を行う複数のＰＥ演算器１４を実装しているＳＩＭＤ演算器１−１〜１−３が、ＳＩＭＤプログラムを格納している命令メモリ１１−１〜１１−３と、全体連結制御部２から出力されたデコーダ選択信号が示す命令メモリが自己の命令メモリ１１であれば、自己の命令メモリ１１に格納されているＳＩＭＤプログラムを取得して、そのＳＩＭＤプログラムを他のＳＩＭＤ演算器１に与え、そのデコーダ選択信号が示す命令メモリが自己の命令メモリ１１でなければ、他のＳＩＭＤ演算器１からＳＩＭＤプログラムを取得する命令フェッチ制御部１２−１〜１２−３と、自己の命令フェッチ制御部１２により取得されたＳＩＭＤプログラム内の命令又は右隣の命令フェッチ制御部１２により取得されたＳＩＭＤプログラム内の命令を複数のＰＥ演算器１４に発行する命令デコード部１３−１〜１３−３とを備えるように構成したので、演算効率を高めるために、同時に処理するＰＥ演算器１４の台数を増加させる場合でも、各ＳＩＭＤ演算器１における命令メモリ１１に対して、異なるＳＩＭＤプログラムを格納できるようになり、その結果、命令メモリ１１の利用効率の低下を防止することができる効果を奏する。
As is apparent from the above, according to the first embodiment, SIMD arithmetic units 1-1 to 1-1 in which a plurality of PE arithmetic units 14 that execute a single instruction and perform predetermined arithmetic processing are mounted. -3 is the instruction memory 11-1 to 11-3 storing the SIMD program and the instruction memory indicated by the decoder selection signal output from the overall
即ち、ＳＩＭＤ演算器１−１〜１−３間を連結する場合でも、ＳＩＭＤ演算器１−１〜１−３の命令メモリ１１−１〜１１−３には、ＳＩＭＤプログラム内の相互に異なる部分（ＳＩＭＤプログラムＡ−１，Ａ−２，Ａ−３）を格納することができるため（従来例では、図７に示すように、命令メモリ１１−１〜１１−３には、同一のＳＩＭＤプログラムＤを格納する必要がある）、命令メモリ１１の利応効率を高めることができる。したがって、命令メモリ１１のメモリ容量を増やすことなく、より大きなプログラムを実行することが可能になる。 That is, even when the SIMD calculators 1-1 to 1-3 are connected, the instruction memories 11-1 to 11-3 of the SIMD calculators 1-1 to 1-3 have different portions in the SIMD program. (SIMD programs A-1, A-2, A-3) can be stored (in the conventional example, as shown in FIG. 7, the instruction memories 11-1 to 11-3 have the same SIMD program. D) needs to be stored), and the utilization efficiency of the instruction memory 11 can be increased. Therefore, a larger program can be executed without increasing the memory capacity of the instruction memory 11.
また、この実施の形態１によれば、全体連結制御部２が実行する全体結合制御プログラムによって、ＰＥ演算器１４の並列度を定義することが可能であるため、対象とする信号処理の内容に応じて、最適な並列度処理を実現することができる。
なお、実施の形態１において、ＰＥ演算器１４の演算ビット幅や演算種類に制約を与えるものではない。
Further, according to the first embodiment, since the parallel degree of the PE computing unit 14 can be defined by the overall connection control program executed by the overall
In the first embodiment, there is no restriction on the calculation bit width and calculation type of the PE calculator 14.
１−１〜１−３ ＳＩＭＤ演算器、２ 全体連結制御部、３−１，３−２ 演算器連結部、４ 入出力バス、１１−１〜１１−３ 命令メモリ、１２−１〜１２−３ 命令フェッチ制御部（命令発行手段）、１３−１〜１３−３ 命令デコード部（命令発行手段）、１４−１〜１４−３ ＰＥ演算器（プロセッサエレメント）、１５−１〜１５−３ ＰＥバス、１６−１〜１６−３ バスＩ／Ｆ、２１ 結合制御命令メモリ、２２ シーケンサ、２３ ＳＩＭＤ連結制御部、２４ デコーダ選択制御部、３１ メモリアクセス制御部、３２ セレクタ判定部、３３ 命令セレクタ、４１ 命令デコーダ、４２ セレクタ。 1-1 to 1-3 SIMD arithmetic unit, 2 whole connection control unit, 3-1, 3-2 arithmetic unit connection unit, 4 input / output bus, 11-1 to 11-3 instruction memory, 12-1 to 12- 3 Instruction fetch control unit (instruction issuing unit), 13-1 to 13-3 Instruction decoding unit (instruction issuing unit), 14-1 to 14-3 PE computing unit (processor element), 15-1 to 15-3 PE Bus, 16-1 to 16-3 bus I / F, 21 coupling control instruction memory, 22 sequencer, 23 SIMD connection control unit, 24 decoder selection control unit, 31 memory access control unit, 32 selector determination unit, 33 instruction selector, 41 Instruction decoder, 42 selector.
Claims (3)
上記複数のＳＩＭＤ演算器は、プログラムを格納している命令メモリと、上記全体連結制御部から選択対象の命令メモリを示す選択信号を受けると、上記選択信号が示す命令メモリが自己の命令メモリであれば、上記命令メモリに格納されているプログラムを取得して、上記プログラムを他のＳＩＭＤ演算器に与え、上記選択信号が示す命令メモリが自己の命令メモリでなければ、他のＳＩＭＤ演算器からプログラムを取得し、その取得したプログラム内の命令を上記複数のプロセッサエレメントに発行する命令発行手段とを備えていることを特徴とする並列信号処理プロセッサ。 A single instruction is executed to output a plurality of SIMD arithmetic units equipped with a plurality of processor elements for performing predetermined arithmetic processing and a connection control signal for instructing coupling or separation between the plurality of SIMD arithmetic units. If the connection control signal output from the overall connection control unit and the connection control signal output from the overall connection control unit indicate combination, the plurality of SIMD computing units are combined, and if the connection control signal indicates separation. In a parallel signal processing processor comprising an arithmetic unit coupling unit that separates the plurality of SIMD arithmetic units,
When the plurality of SIMD computing units receive a selection signal indicating an instruction memory to be selected from an instruction memory storing a program and the overall connection control unit, the instruction memory indicated by the selection signal is the own instruction memory. If there is, the program stored in the instruction memory is acquired, and the program is given to another SIMD arithmetic unit. If the instruction memory indicated by the selection signal is not its own instruction memory, it is obtained from the other SIMD arithmetic unit. A parallel signal processor comprising: an instruction issuing unit that acquires a program and issues an instruction in the acquired program to the plurality of processor elements.
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| JPN6013061276; 京 昭倫: '「１２８個のＶＬＩＷプロセッシングエレメントを集積した動画像認識プロセッサＩＭＡＰ-ＣＥ」' 情報処理学会研究報告 第２００２巻 第８１号, 20020823, ３７頁〜４２頁, 社団法人情報処理学会 * |
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| Publication number | Publication date |
|---|---|
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