JP2011143058A

JP2011143058A - 遊技機

Info

Publication number: JP2011143058A
Application number: JP2010006083A
Authority: JP
Inventors: Kazuhiro Nakamura; 一寛中村
Original assignee: Fuji Shoji Co Ltd
Current assignee: Fuji Shoji Co Ltd
Priority date: 2010-01-14
Filing date: 2010-01-14
Publication date: 2011-07-28
Anticipated expiration: 2030-01-14
Also published as: JP5005776B2

Abstract

【課題】電源リセット動作を悪用する違法行為を確実に排除できる遊技機を提供する。
【解決手段】所定の遊技動作の発生を示す検出信号Ｈｏｎに起因して抽選処理を実行し、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機である。抽選処理は、計数動作を禁止可能なカウンタＣＴのカウンタ値を取得し、この取得値を当選値と比較して実行され、電源投入後において、カウンタの計数動作が禁止される時間は、電源遮断後も動作可能な記憶回路４３に記憶されたランダム情報Ｄ３〜Ｄ１に基づいて設定される。
【選択図】図７

Description

本発明は、弾球遊技機やスロットマシンなど、遊技動作に起因する抽選処理によって大当たり状態を発生させる遊技機に関し、特に、不正遊技を効果的に排除可能にした遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

但し、実際には、遊技球の入賞に基づいて実行される大当り抽選処理によって、大当り状態か否かが予め決定されており、図柄表示部では、専ら遊技者を盛上げるために図柄変動動作を行っている。大当り抽選処理では、例えば、ハードウェア構成された乱数生成回路の出力値が、大当り判定用の乱数値ＲＮＤとして使用され、これを大当り当選値Ｈｉｔと比較することで大当り状態か否かが決定される。

ここで、乱数生成回路を構成するカウンタやラッチは、電源投入時に強制的に電源リセットされるので、この点を悪用した不正遊技が懸念されるところである。すなわち、カウンタに供給される計数クロックΦの周波数や、大当り当選値Ｈｉｔの値は、遊技機を入手して調査すれば明らかとなるので、何らかの方法で遊技機を電源リセット状態にすると共に、カウンタの計数値が大当り当選値Ｈｉｔの値に一致するタイミングを狙って、コネクタ部から違法な入賞スイッチ信号を入力すれば、大当たり状態を意図的に発生できることになる。

この点は、スタートレバーの操作タイミングに、大当り判定用の乱数値ＲＮＤを取得するスロットマシンにおいても同様であり、大当り当選値Ｈｉｔの値に一致するタイミングを狙って、コネクタ部から違法なスタートレバー信号を供給する違法が懸念される。

そこで、出願人は、電源リセット時においても遊技機毎に電源リセットタイミングを変えた遊技機の構成を提案している。具体的には、電源リセット信号を生成する受動素子や能動素子の特性上のバラツキを活用することで、電源リセット動作のランダム化を図っている。

特開２００８−２９５４９２号公報

しかしながら、上記の構成を採った場合にも、個々の遊技機が持っているクセ、つまり、電源リセット動作の特性は、何回かの違法行為の繰り返しによって明らかとなるので、対策として完全とまでは言えない。

本発明は、上記の問題点に鑑みてなされたものであって、電源リセット動作を悪用する違法行為を確実に排除できる遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定の遊技動作の発生を示す検出信号に起因して抽選処理を実行し、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、前記抽選処理は、計数動作を禁止可能なカウンタのカウンタ値を取得し、この取得値を当選値と比較して実行され、電源投入後において、前記カウンタの計数動作が禁止される時間は、電源遮断後も動作可能な記憶回路に記憶されたランダム情報に基づいて設定されるよう構成されたことを特徴とする。

前記カウンタは、好ましくは、動作禁止信号が禁止レベルでない限り、計数クロックに同期して計数動作を実行するよう構成され、保持指令を受けると前記カウンタのカウンタ値を記憶するラッチ回路と、読出指令を受けると前記ラッチ回路が記憶している前記カウンタ値を出力する出力回路とを、前記カウンタの後段側に設けられる。

また、前記カウンタの計数動作が禁止される時間は、好ましくは、コンデンサと抵抗とで構成された充電回路におけるコンデンサの充電時間で規定される。

また、本発明は、前記カウンタの計数動作が禁止される時間を規定する始動回路を設け、前記始動回路は、Ｎビット長のランダム情報に対応して配置されたＮ個のコンデンサと、Ｎ個のコンデンサに各々直列接続されたＮ個のスイッチ回路と、Ｎ個のスイッチ回路に直流電圧を供給する給電部と、を有して構成されているのが好ましい。

また、前記記憶回路は、好ましくは、交流電源が遮断されたことに基づいて、前記計数クロック、及び／又は、前記カウンタの桁上げ信号を取得して記憶するよう構成されているか、或いは、前記カウンタのカウンタ値を取得されたことに基づいて、前記カウンタ値の一部を取得して記憶するよう構成されるのが好ましい。

ここで、前記カウンタは、電源投入時に他の回路基板からリセット信号を受けることなく電源リセットされるのが防犯上好ましい。

前記保持指令は、遊技媒体が所定の入賞口に入賞したことに基づいて出力されるか、或いは、遊技者の遊技動作に基づいて出力されるのが典型的である。何れにしても、前記保持指令は、前記計数クロックの一方エッジに同期するよう波形整形されるのが好ましく、前記カウンタは、前記計数クロックの他方エッジに同期して更新されるのが好ましい。

上記した本発明によれば、電源リセット動作を悪用する違法行為を確実に排除することができる。

実施例に示すパチンコ機の斜視図である。図１のパチンコ機の遊技盤を詳細に図示した正面図である。図１のパチンコ機の全体構成を示すブロック図である。電源基板の回路構成を示す回路図である。主制御部と払出制御部のリセット回路の回路図である。電源監視部とリセット回路の動作を示すタイミングチャートである。乱数生成回路の回路例を示す回路図である。カウンタ回路の動作を説明するタイミングチャートである。カウンタＩＣの内部回路を示す回路図である。主制御部のシステムリセット処理を説明するフローチャートである。主制御部のタイマ割込み処理を説明するフローチャートである。乱数生成回路の変形回路例を示す回路図である。図７の乱数生成回路を改善した回路例を示す回路図である。図１３の回路動作を説明するタイミングチャートである。

以下、本発明の実施例について詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイである表示装置ＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

表示装置ＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する。この表示装置ＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右１対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。

図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＩＳＰを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＩＳＰやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。そして、主基板中継基板２８は、電源基板２０から受けた電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３０は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。なお、演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と画像制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２と画像制御部２３のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。なお、演出制御部２２と画像制御部２３は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４が、電源基板２０から受ける電源異常信号ＡＢＮ１，ＡＢＮ２は、交流入力電源ＡＣ２４Ｖが降下し始めたことを示す信号であり、この電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、各制御部２１、２４では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図３に示す通り、主制御部２１は、主基板中継基板２８を経由して、払出制御部２５に制御コマンドＣＭＤ”を送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。

また、主制御部２１は、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から給電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。そして、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

図４は、電源基板２０の電源回路を示す回路図である。この電源回路は、演出インタフェイス基板２７に供給される直流電圧を生成する第二電源部ＳＤと、主制御部２１と払出制御部２４に供給される直流電圧を生成する第一電源部ＦＲと、電源投入と電源遮断とを監視する電源監視部ＭＮＴと、過大な交流電圧を受けるとグランドラインを遮断する電源遮断部ＣＵＴと、を有して構成されている。なお、払出制御部２４に供給される他の直流電圧（ＤＣ３２Ｖ）や、演出インタフェイス基板２７に供給される他の直流電圧（ＤＣ３２Ｖ，ＤＣ１５Ｖ）については、図示を省略している。

＜第二電源部ＳＤ＞
第二電源部ＳＤは、ダイオードＤ１〜Ｄ４による全波整流回路と、平滑コンデンサＣ１と、直流電圧ＶＢ（１２Ｖ）を生成するＤＣ−ＤＣコンバータと、直流電圧Ｖｃｃ（５Ｖ）を生成するＤＣ−ＤＣコンバータと、平滑コンデンサＣ２，Ｃ３とを有して構成されている。２つのＤＣ−ＤＣコンバータは、何れもチョッパ型であり、平滑コンデンサＣ１を共通的に受けて動作している。第二電源部ＳＤで生成された直流電圧は、演出インタフェイス基板２７に伝送された後、適宜に降圧されて、演出インタフェイス基板２７と、演出制御基板２２と、画像制御基板２３とで使用される。

＜第一電源部ＦＲ＞
第一電源部ＦＲは、ダイオードＤ１，Ｄ２，Ｄ５，Ｄ６による全波整流回路と、平滑コンデンサＣ４と、直流電圧ＶＢ（１２Ｖ）を生成するＤＣ−ＤＣコンバータと、直流電圧Ｖｃｃ（５Ｖ）を生成するＤＣ−ＤＣコンバータと、平滑コンデンサＣ５，Ｃ６と、ダイオードＤ７及びコンデンサＣｂとで構成された蓄電部ＢＫとを有して構成されている。この２つのＤＣ−ＤＣコンバータも、チョッパ型であり、平滑コンデンサＣ４を共通的に受けて動作している。また、蓄電部ＢＫで生成された直流電圧は、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するバックアップ電源ＢＡＫとなる。

第一電源部ＦＲで生成された直流電圧ＶＢと直流電圧Ｖｃｃは、主制御部２１と払出制御部２４だけに供給されており、演出インタフェイス基板２７に伝送される直流電圧とは配線上で区別されている。そのため、主制御部２１や払出制御部２４が、他のサブ制御部２２，２３と電源ラインを経由して接続されることがなく、高周波ノイズなどの伝送が阻止される。

なお、主制御部２１や払出制御部２４での総電流は、最大でも、電源電圧ＶＢラインで６００ｍＡを超えることがなく、また、電源電圧Ｖｃｃラインでも３００ｍＡを超えることがないので、各電源電圧ＶＢ，Ｖｃｃの給電ラインの電圧降下は、全く問題にならない。

＜電源遮断部ＣＵＴ＞
電源遮断部ＣＵＴは、交流電圧ＡＣ２４Ｖから所定レベルの直流電圧を生成する整流部５１と、交流電源ラインＬＮ１，ＬＮ２の過電圧時にＯＮ動作する交流監視部５２と、交流監視部５２のＯＮ動作に対応してＯＦＦ動作するスイッチ回路５３と、を有して構成されている。

整流部５１は、交流電源ラインＬＮ２から交流電圧を受けるダイオードＤ１２と、電流制限抵抗Ｒ１と、コンデンサＣ８及びツェナーダイオードＺＤ２の並列回路と、が直列に接続されて構成されている。そして、正常時には、コンデンサＣ８の両端電圧は、ツェナーダイオードＺＤ２の降伏電圧に一定化されている。

スイッチ回路５３は、大電流容量のＭＯＳトランジスタＱ２と、コンデンサＣ８に並列接続されたバイアス抵抗Ｒ５と、を有して構成されている。ここで、トランジスタＱ２は、コンデンサＣ８の両端電圧が所定レベルである限り、ＯＮ状態であって、遊技機の全回路のグランドラインとフレームグランドＦＧとを接続状態にしている。

交流監視部５２は、交流電源ラインＬＮ１，ＬＮ２に接続された２つのダイオードＤ８，Ｄ９と、ダイオードＤ８，Ｄ９の接続点に接続されたツェナーダイオードＺＤ１と、バイアス抵抗Ｒ２，Ｒ３及びコンデンサＣ７の並列回路と、バイアス抵抗Ｒ３の両端電圧が上昇するとＯＮ動作するトランジスタＱ１と、トランジスタＱ１の電流制限抵抗Ｒ４とを有して構成されている。

ツェナーダイオードＺＤ１は、通常は、ＯＦＦ状態であるが、交流電源ラインＬＮ１，ＬＮ２に過大な交流電圧（例えばＡＣ１００Ｖ）が加わると、降伏状態となる。この降伏状態では、バイアス抵抗Ｒ３の両端電圧が上昇してトランジスタＱ１がＯＮ動作することでコンデンサＣ８の両端電圧が降下する。

すると、それまでＯＮ状態であったトランジスタＱ２がＯＦＦ遷移することで、回路グランドとフレームグランドＦＧとが非接続となって、全ての遊技機の全ての電源電圧が遮断状態となる。電源遮断部ＣＵＴの動作内容は、以上の通りであり、交流電源ラインＬＮ１，ＬＮ２の両端電圧が限界値を超えると、全ての遊技機の全ての電源電圧を一気に遮断する機能を果たしている。

＜電源監視部ＭＮＴ＞
次に、電源監視部ＭＮＴについて説明する。電源監視部ＭＮＴは、交流電源ラインＬＮ１，ＬＮ２の電圧レベルを監視する給電監視部５４と、電源電圧Ｖｃｃを受けて比較基準電圧Ｖｏを出力する比較電圧部５５と、給電監視部５４と比較電圧部５５の出力電圧を対比して電源異常を検出する異常検出部５６と、システムリセット信号ＳＹＳを生成する電源リセット部５７と、を有して構成されている。

［給電監視部５４］
給電監視部５４は、交流電源ラインＬＮ１，ＬＮ２に接続された２つのダイオードＤ１０，Ｄ１１と、ダイオードＤ１０，Ｄ１１の接続点に接続された抵抗Ｒ６及びツェナーダイオードＺＤ３の直列回路と、ツェナーダイオードＺＤ３に並列接続されたダイオードＤ１３及び平滑コンデンサＣ９の直列回路と、平滑コンデンサＣ９に並列接続された抵抗Ｒ７，Ｒ８の直列回路と、抵抗Ｒ８を短絡させるコンパレータＡ３と、を有して構成されている。

この実施例では、ツェナーダイオードＺＤ３の降伏電圧が５．１Ｖ程度であり、ツェナーダイオードＺＤ３は、電流制限抵抗Ｒ６を通して、交流電圧ＡＣ２４Ｖを受けている。そのため、交流入力電源の給電状態であれば、平滑コンデンサＣ９の両端電圧は、４．５Ｖ程度の一定値となる。また、２つの抵抗Ｒ７，Ｒ８は、その抵抗値がＲ８＞＞Ｒ７に設定されているので、抵抗Ｒ８の両端電圧Ｖｓは、正常レベルの交流電圧ＡＣ２４Ｖに対応して約４．５Ｖとなる。但し、コンパレータＡ３の出力がＬレベルであると、これに対応して、抵抗Ｒ８の両端電圧Ｖｓは、ほぼ０Ｖとなる。なお、抵抗Ｒ７は、Ｌレベル出力時のコンパレータＡ３に対する電流制限抵抗として機能する。

コンパレータＡ３は、他のコンパレータＡ１〜Ａ４と共に、ＱＵＡＤコンパレータ（ＮＪＭ２９０１）で構成されている。このＱＵＡＤコンパレータには、４つのコンパレータＡ１〜Ａ４が内蔵されているが、何れのコンパレータＡ１〜Ａ４も、オープンコレクタタイプとなっている（図６（ｉ）参照）。

そして、コンパレータＡ３のマイナス端子には、比較電圧部５５の出力電圧Ｖｏが供給され、プラス端子には、定常状態では２．８Ｖ程度の比較電圧Ｖ１が供給されている。この比較電圧Ｖ１は、第一電源部ＦＲが生成した二種類の電源電圧Ｖｃｃ，ＶＢを抵抗で分圧して生成されている。

後述するように、電源投入時には、比較電圧部５５の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応したレベルとなる（Ｖｏ＝Ｖｃｃ−Ｖｆ−Δ）。なお、ＶｆとΔは、ダイオードＤ１４，Ｄ１５と、抵抗Ｒ９における電圧降下である。

一方、比較電圧Ｖ１は、電源電圧Ｖｃｃ，ＶＢを分圧して生成されるので、電源投入直後は、比較電圧部５５の出力電圧Ｖｏより低い。そのため、電源投入直後の過渡状態では、コンパレータＡ３の出力がＬレベルとなって抵抗Ｒ８を短絡させ、その結果、給電監視部５４の出力電圧Ｖｓがほぼ０Ｖとなる。

一方、電源電圧Ｖｃｃ，ＶＢが所定レベルに達した定常状態では、比較電圧Ｖ１が、２．８Ｖ程度となる一方、比較電圧部５５の出力電圧Ｖｏは２．５Ｖ程度に一定化される。つまり、コンパレータＡ３は、［プラス入力への入力電圧］＞［マイナス端子への入力電圧］の大小関係となるが、コンパレータＡ３の出力部がオープンコレクタであり（図６（ｉ）参照）、図４に示す通り、その出力端子がプルアップされていないので、コンパレータＡ３の出力部は開放状態となって他の回路に影響を与えない。

以上説明した給電監視部５４の動作を整理すると以下の通りである。
（１）交流電圧ＡＣ２４Ｖが投入された電源投入直後は、抵抗Ｒ８がコンパレータＡ３の出力部によって短絡されるので、抵抗Ｒ８の両端電圧Ｖｓがほぼ０Ｖとなる。
（２）その後、電源電圧Ｖｃｃが正常レベル近くまで増加すると、コンパレータＡ３の出力部が開放状態となるので、抵抗Ｒ８の両端電圧Ｖｓは、ツェナーダイオードＺＤ３の両端電圧に対応してほぼ４．５Ｖとなる。
（３）交流電圧ＡＣ２４Ｖが遮断状態となると、抵抗Ｒ８の両端電圧Ｖｓは、素早く０Ｖまで降下する。しかし、交流電圧ＡＣ２４Ｖが遮断されても、しばらくは、電源電圧Ｖｃｃ，ＶＢが所定レベルを維持するので、コンパレータＡ３の出力部は、そのまま開放状態を維持する。

［比較電圧部５５］
比較電圧部５５は、第一電源部ＦＲと第二電源部ＳＤとで別々に生成された２つの電源電圧Ｖｃｃ，Ｖｃｃを各アノード端子に受けるダイオードＤ１４，Ｄ１５と、ダイオードＤ１４，Ｄ１５の各カソード端子に接続される電流制限抵抗Ｒ９と、電圧生成部ＧＮと、が直列に接続されて構成されている。この実施例では、電圧生成部ＧＮとして、シャントレギュレータ（ＨＡ１７４３１：ＲＥＮＥＳＡＳ）を使用している。

このシャントレギュレータは、アノード端子Ａとカソード端子Ｋと比較端子ＲＥＦとを有するが、アノード端子Ａとカソード端子Ｋとを接続した図示の状態では、ツェナーダイオードと同等に機能して、降伏動作時には、アノード・カソード端子間に一定の基準電圧Ｖｏ（２．５Ｖ）を出力する（図６（ｈ）参照）。一方、非降伏動作時には、内部回路がＯＦＦ動作して、アノード・カソード端子間が開放状態となる。

したがって、電源投入時、電源電圧Ｖｃｃが所定レベルに達するまでは、比較電圧部５５（電圧生成部ＧＮ）の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応して、Ｖｏ＝Ｖｃｃ−Ｖｆ−Δとなる。一方、電源電圧Ｖｃｃが所定レベルに達すると、比較電圧部５５の出力電圧Ｖｏは、一定の比較基準電圧（２．５Ｖ）となる。

［異常検出部５６］
異常検出部５６は、主制御部２１への電源異常信号ＡＢＮ１を生成するコンパレータＡ１と、払出制御部２４への電源異常信号ＡＢＮ２を生成するコンパレータＡ２と、各コンパレータＡ１，Ａ２のプルアップ抵抗Ｒ１０，Ｒ１１と、各コンパレータＡ１，Ａ２の入力端子間に接続されたコンデンサＣｓとを有して構成されている。各コンパレータＡ１，Ａ２のマイナス端子には、比較電圧部５５の出力電圧Ｖｏが供給され、プラス端子には、抵抗Ｒ８の両端電圧Ｖｓが供給されている。なお、コンパレータＡ１，Ａ２は、先に説明したＱＵＡＤコンパレータ（ＮＪＭ２９０１）に内蔵されている。

図示を省略しているが、コンパレータＡ１，Ａ２から出力される電源異常信号ＡＢＮ１、ＡＢＮ２は、主制御部２１と払出制御部２４の入力ポートに供給されている。そして、各入力ポートの入力端子とグランド間には、適宜なコンデンサを接続されており、各入力ポートが、適宜な抵抗を経由して電源異常信号を受けることで耐ノイズ性を確保している。また、適宜なソフトウェア処理（図８のＳＴ３４〜ＳＴ３５）によって、スパイクノイズの影響を排除している。

給電監視部５４が前記した（１）〜（３）の通りに動作するので、これに対応して異常検出部５６は、以下の通りに動作する。

（１）交流電圧ＡＣ２４Ｖが投入された電源投入直後は、抵抗Ｒ８の両端電圧Ｖｓがほぼ０Ｖであり、一方、比較電圧部５５の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応して、Ｖｃｃ−Ｖｆ−Δとなる。そのため、コンパレータＡ１，Ａ２が出力する電源異常信号ＡＢＮ１，ＡＢＮ２は、レベル変動することなく、Ｌレベルを安定的に維持する。図６（ｃ）のタイミングＴ０〜Ｔ１は、この電源投入時の安定したＬレベル状態を示している。

（２）その後、レベル上昇中の電源電圧Ｖｃｃが所定レベルを超えた後は、比較電圧部５５の出力電圧Ｖｏは、２．５Ｖを維持する。また、電源電圧Ｖｃｃが正常レベル近くまで増加すると、コンパレータＡ３の出力部が開放状態となるので、抵抗Ｒ８の両端電圧Ｖｓは、ツェナーダイオードＺＤ３の両端電圧に対応してほぼ４．５Ｖとなる。

そのため、コンパレータＡ１，Ａ２が出力する電源異常信号ＡＢＮ１，ＡＢＮ２がＨレベルに遷移して、その後は、正常状態を示すＨレベルを定常的に維持する。図６（ｃ）のタイミングＴ１以降は、正常レベルの電源異常信号ＡＢＮ１，ＡＢＮ２を示している。

（３）その後、何らかの理由で交流電圧ＡＣ２４Ｖが遮断状態となると、抵抗Ｒ８の両端電圧Ｖｓは、素早く０Ｖまで降下する。しかし、電源電圧Ｖｃｃ，ＶＢは、しばらく所定レベルを維持するので、コンパレータＡ３や比較電圧部５５は、それまでの動作を維持する。

したがって、図６（ａ）のタイミングＴ７において、交流電圧ＡＣ２４Ｖが遮断状態になると、コンパレータＡ１，Ａ２が出力する電源異常信号ＡＢＮ１，ＡＢＮ２は、直ちに、ＨレベルからＬレベルに遷移して異常事態の発生を示す。なお、主制御部２１と払出制御部２４では、この電源異常信号ＡＢＮ１，ＡＢＮ２を定時的にチェックしており、電源異常信号ＡＢＮ１，ＡＢＮ２がＬレベルに遷移したことを確認すると、直ちにバックアップ処理を開始するようになっている。

［電源リセット部５７］
次に、コンパレータＡ４で構成された電源リセット部５７について説明する。図示の通り、コンパレータＡ４の出力端子には、プルアップ抵抗Ｒ１２が接続され、出力端子とプラス端子との間には、抵抗ＲｆとコンデンサＣｆの直列回路が接続されている。また、コンパレータＡ４のマイナス端子には、比較電圧部５５の出力電圧Ｖｏが供給され、プラス端子には、定常状態では２．９５Ｖ程度の比較電圧Ｖ２が供給されている。この比較電圧Ｖ２は、第二電源部ＳＤが生成した二種類の電源電圧Ｖｃｃ，ＶＢを抵抗で分圧して生成されている。

電源リセット部５７は、上記の通りに構成されているので、以下の通りに動作する。

（１）交流電圧ＡＣ２４Ｖが投入された電源投入直後は、比較電圧部５５の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応して、Ｖｃｃ−Ｖｆ−Δとなる。一方、比較電圧Ｖ２は、第二電源部ＳＤの電源電圧Ｖｃｃ，ＶＢを分圧して生成されるので、レベル上昇中の出力電圧Ｖｏより低い。そのため、このような過渡状態では、コンパレータＡ４から出力されるシステムリセット信号ＳＹＳがＬレベルとなる（図６（ａ）参照）。

（２）その後、レベル上昇中の電源電圧Ｖｃｃが所定レベルに達した後は、比較電圧部５５の出力電圧Ｖｏは、２．５Ｖを維持する。また、電源電圧Ｖｃｃ，ＶＢが正常レベル近くまで増加すると、比較電圧Ｖ２が定常値２．９５Ｖに近づく。そのため、コンパレータＡ４から出力されるシステムリセット信号ＳＹＳは、適宜なタイミングで、ＬレベルからＨレベルに遷移する。

このようにして生成されたシステムリセット信号ＳＹＳは、演出インタフェイス基板２７を経由して、演出制御部２２と画像制御部２３に伝送されるが、各制御部２２，制御部２３に設けられた遅延回路を経由してＣＰＵやその他のＩＣを電源リセットしている。なお、抵抗ＲｆとコンデンサＣｆの直列回路も、遷移動作を遅延させる機能を発揮する。

図５（ａ）は、主制御部２１と払出制御部２４に配置されたリセット回路ＲＳＴを示す回路図である。この実施例では、電源電圧監視用ＩＣ１（ＭＢ３７７１富士通マイクロエレクトロニクス）と、ウォッチドッグタイマ機能付き電源電圧監視用ＩＣ２（ＭＢ３７７３富士通マイクロエレクトロニクス）とを活用してリセット回路ＲＳＴを構成している。

図５（ｂ）の等価回路を示す通り、電源電圧監視用ＩＣ１は、２つのコンパレータＣｏｍｐＡ，ＣｏｍｐＢを内蔵して構成されている。そして、２つのコンパレータＣｏｍｐＡ，ＣｏｍｐＢのプラス端子は、内蔵回路によって１．２４Ｖ程度に設定される。

また、実施例の回路構成では、Ｖｓａ端子がコンデンサＣ１１を経由してグランドに接続されているので、コンパレータＣｏｍｐＡのマイナス端子の電位は、内蔵された抵抗で分圧されて１．４Ｖ程度となる。一方、Ｖｓｂ端子には、外付けの分圧抵抗Ｒ２０、Ｒ２１によって電源電圧ＶＢが分圧して供給されているので、Ｖｓｂ端子の電位は、ＶＢ＊Ｒ２１／（Ｒ２０＋Ｒ２１）である。なお、抵抗Ｒ２１には、電圧安定用のコンデンサＣ１２が並列接続されている。また、Ｃｔ端子には遅延コンデンサＣ１０が接続されている。

電源電圧監視用ＩＣ１は、図５（ｂ）の内部回路を有しているので、電源投入後、電源電圧Ｖｃｃが所定レベルまで上昇すると（図６（ｄ）のタイミングＴ２参照）、内蔵された定電流源によって、遅延コンデンサＣ１０の充電が開始される。そして、遅延コンデンサＣ１０が所定レベルまで充電されるまでの間は（図６（ｅ）のＴ３参照）、リセット端子から出力される基礎リセット信号ＲＳ１がＬレベルに維持される。なお、このリセットホールド時間Ｔｐｏ［Ｓ］は、外付けコンデンサＣ１０の容量に対応してＴｐｏ［Ｓ］＝１０^５＊Ｃ１０［Ｆ］となっている。

このようにして、タイミングＴ３でＨレベルとなった基礎リセット信号ＲＳ１は、電源電圧Ｖｃｃ，ＶＢが降下しない限り、そのレベルを維持する。しかし、Ｖｓｂ端子の電位は、ＶＢ＊Ｒ２１／（Ｒ２０＋Ｒ２１）であって、このＶｓｂ端子において電源電圧ＶＢのレベルを監視している。同様に、Ｖｓａ端子の電位は、内蔵抵抗４０ｋΩ、１００ｋΩに対応して、Ｖｃｃ＊４０／（４０＋１００１）であって、このＶｓａ端子において電源電圧Ｖｃｃのレベルを監視している。

そのため、交流入力ＡＣ２４Ｖの遮断や、電源部ＦＲ，ＳＤの故障などによって、電源電圧Ｖｃｃ，ＶＢの双方又は一方の電圧レベルが降下すると（図６（ｄ）のタイミングＴ８参照）、内蔵コンパレータＣｏｍｐＡ，ＣｏｍｐＢのいずれかの出力端子がＨレベルに遷移する。すると、内蔵されたフリップフロップがセットされて、リセット端子から出力される基礎リセット信号ＲＳ１が、直ちにＬレベルに降下する（図６（ｅ）のタイミングＴ８参照）。

ところで、本実施例では、Ｖｓａ端子とグランド間には、コンデンサＣ１１が接続され、Ｖｓｂ端子とグランド間には、コンデンサＣ１２が接続されている。図５（ｂ）の等価回路から明らかな通り、これらのコンデンサＣ１１，Ｃ１２は、内部回路の動作を遅延させる機能を果しており、電源電圧Ｖｃｃ，ＶＢが短時間だけ、例えば４Ｖ以下に低下して回復する瞬低状態や瞬断状態では、基礎リセット信号ＲＳ１が出力されることはない。

本実施例では、Ｃｌｌ＝Ｃ１２＝１０００ｐＦ程度に設定されており、これに対応して、直流電圧（５Ｖ，１２Ｖ）のレベル降下が、４０μＳ以内に回復する瞬断状態や瞬低状態では、電源電圧監視用ＩＣ１が反応しないよう構成されている。したがって、電源基板２０から供給される電源電圧Ｖｃｃ，ＶＢの給電ラインの何れかに、パルス幅４０μＳ以内のスパイクノイズが重畳しても、基礎リセット信号ＲＳ１が異常に出力されることはない。

上記の通りに動作する電源電圧監視用ＩＣ１に対応して、基礎リセット信号ＲＳ１は、２つのＮＯＴゲートＧ１，Ｇ２を経由して、Ｉ／Ｏリセット信号として主制御部２１や払出制御部２４に搭載されたデータ入出力用ＩＣのリセット端子に供給される。好ましくは、ラッチ機能を有するデータ入出力用ＩＣに基礎リセット信号（Ｉ／Ｏリセット信号）ＲＳ１が供給される。そのため、電源投入時にランダムにラッチされたデータ入出力用ＩＣ（例えば、ＳＮ７４２７３、ＳＮ７４ＬＶ８１５５など）のデータが、基礎リセット信号ＲＳ１によって確実にクリアされる。

またＮＯＴゲートＧ１を経由した基礎リセット信号ＲＳ１バーは、ウォッチドッグタイマ機能付き電源電圧監視用ＩＣ２に供給されている。図示の通り、電源電圧監視用ＩＣ２は、ＣＰＵリセット信号ＲＳ２を出力するが、電源電圧監視用ＩＣ２のＣｔ端子には、遅延コンデンサＣ１５が接続され、ＣＫ端子には、ワンチップマイコンからクリアパルスが供給されるよう構成されている。

また、電源電圧監視用ＩＣ２のＶｓ端子は、コンデンサＣ１４を経由してグランドに接続され、コンデンサＣ１４には、トランジスタＱ３のコレクタ端子とエミッタ端子とが並列接続されている。そして、トランジスタＱ３のベース端子には、バイアス抵抗Ｒ２３，Ｒ２４によって分圧された基礎リセット信号ＲＳ１バーが供給されている。

コンテンサＣ１４は、内部回路の動作を遅延させる遅延素子である。電源電圧監視用ＩＣ１の場合と同様、コンデンサＣ１４の静電容量を適宜に設定することで、電源電圧Ｖｃｃの瞬断状態や瞬低状態では、電源電圧監視用ＩＣ２が反応しないよう構成することができる。

電源電圧監視用ＩＣ２は、図５（ｃ）の内部回路を有しており、Ｖｓ端子が開放状態であれば、Ｖｓ端子の電位は、内蔵抵抗によって１．４Ｖ程度に設定されている。また、このＶｓ端子は、内蔵されたコンパレータＣｏｍｐＳのマイナス端子に接続され、コンパレータＣｏｍｐＳのプラス端子には、内蔵回路によって１．２４Ｖ程度の電圧が供給されている。

以下、電源電圧監視用ＩＣ２の動作を説明すると、電源投入後、タイミングＴ３（図６（ｆ）参照）に至るまでの期間は、基礎リセット信号ＲＳ１バーがＨレベルであるので、トランジスタＱ３がＯＮ状態である。そのため、電源電圧監視用ＩＣ２のＶｓ端子の電位が０Ｖであって、コンパレータＣｏｍｐＳの出力がＨレベルとなる。

ところが、タイミングＴ３において、基礎リセット信号ＲＳ１バーがＬレベルに遷移してトランジスタＱ３がＯＦＦ状態となると、コンパレータＣｏｍｐＳの出力がＬレベルに遷移することで、内蔵されたフリップフロップがリセット状態となり、遅延コンデンサＣ１５への充電動作が開始される。そして、遅延コンデンサＣ１５が所定レベルまで充電された後（図６（ｇ）のタイミングＴ４参照）、ＣＰＵリセット信号ＲＳ２がＬレベルからＨレベルに遷移する。

ＣＰＵリセット信号ＲＳ２がＬレベルの間は、ワンチップマイコンのリセット端子がＬレベルに維持されるので、ＣＰＵコアその他は確実にリセット状態となる。なお、リセットホールド時間Ｔｐｒ［ｍＳ］は、外付けコンデンサＣ１５の容量に対応して、Ｔｐｒ［ｍＳ］＝１０００＊Ｃ１５［μＦ］となっている。

この電源電圧監視用ＩＣ２では、ＣＰＵリセット信号ＲＳ２がＨレベルに遷移して、ワンチップマイコンが動作開始するタイミングに合わせ、電源電圧監視用ＩＣ２に内蔵されたウォッチドッグタイマ回路が動作を開始するよう構成されている。

そのため、その後は、ウォッチドッグタイマ機能が発揮される。具体的に確認すると、ワンチップマイコンの動作開始に合わせて、電源電圧監視用ＩＣ２では、遅延コンデンサＣ１５の放電動作が開始され、ワンチップマイコンがクリアパルスを供給する毎に、遅延コンデンサＣ１５の放電動作が充電動作に切り替わる。

しかし、プログラム暴走などのトラブルが発生すると（図６（ｇ）のタイミングＴ５参照）、遅延コンデンサＣ１５の放電動作が継続されることになり、Ｃｔ端子の電位が０．４Ｖ程度まで降下すると、ＣＰＵリセット信号ＲＳ２が強制的にＬレベルに遷移される。その後、ＣＰＵリセット信号ＲＳ２は、Ｌレベルに維持されるが、所定の維持時間Ｔｗｒの経過後、ＣＰＵリセット信号ＲＳ２がＨレベルに復帰すると、ＣＰＵは、電源投入状態と同様の初期処理プログラムの実行を開始する。なお、継続時間Ｔｗｒ［ｍＳ］は、遅延コンデンサＣ１５の容量に対応して、Ｔｗｒ［ｍＳ］＝２０＊Ｃ１５［μＦ］となっている。

次に、電源遮断時における電源電圧監視用ＩＣ２の動作を説明する。電源電圧Ｖｃｃが所定レベル（４．２Ｖ）まで降下すると、ＣＰＵリセット信号ＲＳ２がＬレベルに遷移する（図６（ｇ）のタイミングＴ８）。そして、その後は、ウォッチドッグタイマ回路の動作が禁止される。

ところで、本実施例では、ワンチップマイコンに内蔵されたウォッチドッグタイマ回路を活用せず、あえて、外付けの専用ＩＣ２を使用している。それは、ＣＰＵが暴走するような異常時には、ワンチップマイコンの内蔵回路にも、何らかの異常が発生している可能性を否定できないため、万全の安全対策を採ったことによる。

また、本実施例では、電源電圧監視用ＩＣ１と電源電圧監視用ＩＣ２とを重複して配置し、電源電圧監視用ＩＣ２から出力される電源リセット信号（ＣＰＵリセット信号）ＲＳ２を、ワンチップマイコンだけに供給し、電源電圧監視用ＩＣ１から出力される電源リセット信号（基礎リセット信号）ＲＳ１を、ワンチップマイコン以外のデータ入出力用ＩＣや乱数生成回路に供給している。また、電源電圧監視用ＩＣ２のウォッチドッグタイマ機能によって生成されたＣＰＵリセット信号ＲＳ２は、ワンチップマイコンだけに供給されているが、このような構成を採る理由は以下の通りである。

先ず、本実施例の弾球遊技機は、電源バックアップ機能を有しているので、電源投入時に、電源遮断前（前日や停電前）の遊技を再開することもある。そのため、電源投入時には、特に、ラッチ機能を有するデータ入出力用ＩＣを確実にリセット状態にする必要がある。但し、リセットホールド時間は、短くて足りるので、電源電圧監視用ＩＣ１を利用して電源リセット信号（基礎リセット信号）ＲＳ１を生成している。

一方、ワンチップマイコンについては、電源電圧Ｖｃｃ，ＶＢが安定した後、十分なリセットホールド時間が必要である。また、前記した理由から、ウォッチドッグタイマ回路を外付けするのが好ましく、このウォッチドッグタイマによるＣＰＵリセット信号ＲＳ２についても、所望のリセットホールド時間が必要となる。そこで、本実施例では、電源電圧監視用ＩＣ１と電源電圧監視用ＩＣ２とを直列的に接続して、最適なリセットホールド時間（＝Ｔｐｏ＋Ｔｐｒ）を有する電源リセット信号（ＣＰＵリセット信号）ＲＳ２を生成すると共に、電源電圧監視用ＩＣ２を利用して、異常発生時のＣＰＵリセット信号ＲＳ２を生成している。リセットホールド時間は、ＣＰＵリセット後の初期処理時間なども考慮して、主制御部２０と払出制御部２４とで各々最適値に設定される。したがって、例えば、払出制御部２４の初期処理動作中に、制御コマンドが送信されることはない。もっとも、初期処理時間において、主制御部２０の方が、払出制御部より明らかに長い場合には、リセットホールド時間を同一に設定したので足りる。

なお、プログラム暴走などによる異常発生時には、基礎リセット信号ＲＳ１が発生されることはないので、データ入出力用ＩＣはリセットされない。しかし、電源投入時とは異なり、異常リセット時に、データ入出力用ＩＣにランダムなデータがラッチされることはなく、また、異常リセット時には、ＲＡＭクリア処理が実行され、遊技動作が再開されることはないので、データ入出力用ＩＣをリセットしないことに何の問題も生じない。

一方、電源電庄（ＶＢ，Ｖｃｃｃ）の瞬断状態が短時間とはいうものの、コンデンサＣｌｌ，Ｃ１２で吸収できない程度に継続した場合には、電源電圧監視用１Ｃｌから、短いパルス幅の基礎リセット信号ＲＳｌが出力される。そして、この基礎リセット信号ＲＳ１は、トランジスタＱ３を短時間だけＯＮ動作させる。しかし、トランジスタＱ３のＯＮ抵抗を適宜な値に設定すると共に、トランジスタＱ３に並列接続されるコンデンサＣ１４を適度な静電容量に設定することで、ＣＰＵリセット信号ＲＳ２の出力を回避することもできる。

このような場合、データ入出力用ＩＣだけがリセットされることになるが、このリセット動作は、特に、図柄始動口などのスイッチ信号を生成するために使用される電源電圧ＶＢ（１２Ｖ）が、瞬低状態に陥った場合に、データ入出力用ＩＣだけがクリアされる点で効果的である。

図７は、主制御部２１のワンチップマイコン２１Ａと、乱数生成回路との接続関係を示す回路図である。この乱数生成回路は、図柄始動口１５への遊技球の入賞に基づいて実行される大当り抽選処理（図１１のＳＴ２７）で使用される乱数値ＲＮＤを生成する回路である。

図７に示す通り、乱数生成回路は、周波数８ＭＨｚ程度の計数クロックΦを生成する発振回路４０と、図柄始動口１５への遊技球入賞を示す入賞スイッチ信号Ｈｏｎを保持する保持回路４１と、２つの８ビットカウンタＣＮＴ１，ＣＮＴ２をカスケード接続してなるカウンタ回路４２と、電源遮断時にランダム情報Ｄ１〜Ｄ３を取得して電源遮断後も維持する記憶回路４３と、電源投入時にランダムな始動充電動作を実現する始動回路４４と、を中心に構成されている。

カウンタ回路４２は、ワンチップマイコン２１Ａのデータバスに接続されており、１６ビット長の乱数値ＲＮＤが、８ビット毎に取得されるようになっている。また、ワンチップマイコン２１Ａには、入力ポートＰ１，Ｐ２が接続されており、入賞スイッチ信号Ｈｏｎ、電源異常信号ＡＢＮ１、及びＲＡＭクリア信号ＣＬＲなどが適宜なタイミングで取得可能に構成されている。

＜保持回路４１＞
保持回路４１は、２つのＤ型フリップフロップＦＦ１，ＦＦ２が直列接続されて構成され、各クロック端子ＣＬＫには、発振回路４０の計数クロックΦが供給されている。Ｄ型フリップフロップは、特に限定されないが、この実施例では、ＳＮ７４ＨＣ７４（ＴＩ社）を使用しており、計数クロックΦの立上りエッジで、Ｄ入力端子のデータがＱ出力端子に出力される。したがって、図８（ａ）〜図８（ｄ）に示す通り、遊技動作に対応して発生する入賞スイッチ信号Ｈｏｎは、フリップフロップＦＦ１において、計数クロックΦに同期してパルス幅が調整された上で（Ｈｏｎ’）、更に計数クロックの１クロック分だけ遅延して（Ｈｏｎ”）、フリップフロップＦＦ２から出力される。

また、２つのフリップフロップＦＦ１，ＦＦ２のクリア端子ＣＬＲには、電源電圧監視用ＩＣ１から出力される電源リセット信号（基礎リセット信号）ＲＳ１が供給されており、他のデータ入出力用ＩＣと共に電源リセットされる。なお、電源リセット信号ＲＳ１は、２つの８ビットカウンタＣＮＴ１，ＣＮＴ２のクリア端子ＣＣＬＲにも供給されており、同じタイミングで電源リセットされる。

先に説明した通り、本実施例では、電源リセット信号を主制御部２１や払出制御部２４で生成し、他の回路基板から供給を受ける構成を採らない。そのため、違法遊技者は、乱数生成回路のリセットタイミングを正確に把握することができず、防犯上も有効である。この構成とは逆に、例えば、電源基板２０から電源リセット信号を受ける構成を採ると、電源基板２０との接続コネクタに違法基板を介在させることで、違法基板で乱数生成回路のリセットタイミングを正確に把握することができ、大当りタイミングを正確に予測することが可能となる。

＜カウンタ回路４２＞
本実施例のカウンタ回路４２は、２つのＳＮ７４ＨＣ５９０Ａ(8-BIT BINARY COUNTERS WITH 3-STATE OUTPUT REGISTERS:TI社)ＣＮＴ１，ＣＮＴ２で構成されている。図９に等価回路を示す通り、各８ビットカウンタには、２^８進カウンタＣＴと、８ビットラッチＬａと、８ビットの出力レジスタＲｏとが内蔵されている。そして、クロック端子ＣＣＬＫに供給される計数クロックの立上りエッジで、２^８進カウンタＣＴのカウンタ値が更新される。

この実施例では、第１カウンタＣＮＴ１のクロック端子ＣＣＬＫには、計数クロックΦを位相反転させた計数クロックΦバーが供給され、内部２^８進カウンタＣＴの桁上り信号(ripple carry)ＲＣＯは、第２カウンタＣＮＴ２のクロック端子ＣＣＬＫに供給されている。そのため、本実施例のカウンタ回路４２は、全体として、２^１６進カウンタとして機能して、００００Ｈ〜ＦＦＦＦＨの数値範囲（Ｈは１６進数を示す）で循環している。

但し、各カウンタＣＮＴ１，ＣＮＴ２の動作禁止端子ＣＣＫＥＮの電圧がＨレベルであると、計数動作が禁止され、クロック端子ＣＣＬＫの電圧変化に拘らず、２^１６進カウンタＣＴのカウンタ値が変化しない。図８（ｆ）と図８（ｇ）は、この関係を示しており、動作禁止端子ＣＣＫＥＮの電圧がＨレベルである区間は、計数クロックΦバーの供給に拘らず、カウンタ値がＮ＋１のままで変化しないことを示している。

また、２^８進カウンタＣＴのカウンタ値は、ラッチクロック端子ＲＣＬＫのラッチ信号の立上りエッジで、８ビットラッチＬａに保持され、８ビットラッチＬａの出力値は、制御端子ＯＥの制御信号がＬレベルであることを条件に、出力レジスタＲｏから出力される。なお、制御端子ＯＥの制御信号がＨレベルであると、出力レジスタＲｏの出力端子は、ハイインピーダンス状態（ＨｉＺ）となる。

本実施例では、第１カウンタＣＮＴ１と第１カウンタＣＮＴ２の各ラッチクロック端子ＲＣＬＫに、フリップフロップＦＦ２の出力（Ｈｏｎ”）が供給されている。そのため、入賞スイッチ信号Ｈｏｎ”の立上りエッジで、２つの２^８進カウンタＣＴのカウンタ値が、２つの８ビットラッチＬａに各々保持される。図８（ｄ）と、図８（ｇ）は、その関係を図示したものであり、Ｍ−１からインクリメントされたカウンタ値（１６ビット長）Ｍが、Ｄ型フリップフロップＦＦ２の出力Ｈｏｎ”の立上りエッジで、第１カウンタＣＮＴ１と第２カウンタＣＮＴ２の８ビットラッチＬａに取得されることを示している。

本発明では、ランダムなタイミングでＯＮ状態となる入賞スイッチ信号Ｈｏｎを、計数クロックΦに同期させて波形整形する一方で、計数クロックΦを位相反転させた計数クロックΦバーに同期して２^１６進カウンタを更新している。そのため、各２^８進カウンタＣＴのカウンタ値が、各８ビットラッチＬａにラッチされるタイミングでは、カウンタの更新動作が確実に完了しており、例えば、Ｍ−１→Ｍへの更新途中の不安定なカウンタ値がラッチされるおそれがない。なお、計数クロックΦに同期してカウンタを更新したのでは、更新途中の不合理なカウンタ値をラッチしてしまうおそれがある。

＜記憶回路４３＞
記憶回路４３は、トランジスタＱ５とエミッタ抵抗Ｒ３０によるエミッタホロワー回路と、エミッタホロワー回路の出力を受けるＮＯＴゲートＧ６と、５つのＤ型フリップフロップＦＦ３〜ＦＦ７とを中心に構成されている。ここで、トランジスタＱ５のベース端子に電源異常信号ＡＢＮ１が供給され、ＮＯＴゲートＧ６は、終端抵抗Ｒ３１でプルダウンされている。また、この実施例では、Ｄ型フリップフロップＦＦ３〜ＦＦ７として、ＳＮ７４ＨＣ７４（ＴＩ社）を使用している。

３つのフリップフロップＦＦ３〜ＦＦ５は、クロック端子ＣＬＫの信号の立上りエッジに同期して、Ｄ入力端子のデータを保持するラッチ回路として機能している。一方、他の２つのフリップフロップＦＦ６〜ＦＦ７は、そのＱバー出力端子が、Ｄ入力端子に接続されており、クロック端子の信号の立上りエッジに同期して、Ｑ出力が反転するＴ型フリップフロップとして機能している。

そして、フリップフロップＦＦ６のクロック端子ＣＬＫには、第１カウンタＣＮＴ１の桁上り信号(ripple carry)ＲＣＯ１が供給され、フリップフロップＦＦ７のクロック端子ＣＬＫには、第２カウンタＣＮＴ１の桁上り信号(ripple carry)ＲＣＯ２が供給されている。

ここで、桁上り信号ＲＣＯ１は、２５６個目の計数クロックΦバーがカウンタ回路４２に供給される毎に出力され、桁上り信号ＲＣＯ２は、２５６＊２５６個目の計数クロックΦバーがカウンタ回路４２に供給される毎に出力される（図９参照）。一方、フリップフロップＦＦ６，ＦＦ７は、各々、桁上り信号ＲＣＯ１，ＲＣＯ２を受けてトグル動作を実行する。そのため、フリップフロップＦＦ６のＱ出力は、２５６個の計数クロックΦバーを受ける間はＬレベルを維持し、次の２５６個の計数クロックΦバーを受ける間はＨレベルを維持する。同様に、フリップフロップＦＦ７のＱ出力は、２５６＊２５６個の計数クロックΦバーを受ける間はＬレベルを維持し、次の２５６＊２５６個の計数クロックΦバーを受ける間はＨレベルを維持する。

次に、Ｄ型フリップフロップＦＦ３〜ＦＦ５について説明する。図示の通り、フリップフロップＦＦ３〜ＦＦ５のクロック端子ＣＬＫには、ＮＯＴゲートＧ６の出力が共通的に供給されている。また、フリップフロップＦＦ３のＤ入力端子は、終端抵抗Ｒ３２でプルダウンされた状態で、計数クロックΦバーを受けている。一方、フリップフロップＦＦ４，ＦＦ５のＤ入力端子は、終端抵抗Ｒ３３，Ｒ３４でプルダウンされた状態で、フリップフロップＦＦ６，ＦＦ７のＱ出力を受けている。

本実施例では、フリップフロップＦＦ３〜ＦＦ５のクリア端子ＣＬＲと電源端子Ｖｃｃには、各々、バックアップ電源ＢＡＫが供給されている。そのため、フリップフロップＦＦ３〜ＦＦ５については、電源遮断後も引き続き正常にラッチ機能を維持し、また、電源復帰時にＱ出力がクリアされることもない。なお、フリップフロップＦＦ３〜ＦＦ５のクロック端子ＣＬＫとＤ入力端子は、各々、抵抗Ｒ３１〜Ｒ３４を経由してプルダウンされているので、電源遮断時や電源復帰時に、各フリップフロップＦＦ３〜ＦＦ５が異常動作することもない。

図６に関して説明した通り、交流電源がＯＦＦ状態となるタイミング（Ｔ７）では、直流電圧Ｖｃｃは正常値を維持した状態で、電源異常信号ＡＢＮ１だけが素早くＬレベルに降下する。すると、これに対応して、ＮＯＴゲートＧ６の出力が立上るので、３つのフリップフロップＦＦ３〜ＦＦ５は、各々、そのタイミングにおける、計数クロックΦバー（Ｄ１）、フリップフロップＦＦ６のＱ出力（Ｄ２）、及び、フリップフロップＦＦ７のＱ出力（Ｄ３）を取得して記憶する。

ここで、計数クロックΦのディーティ比が５０％であり、周波数が８ＭＨｚであると仮定すると、計数クロックΦバーの電圧レベルＤ１は、１／（２＊８＊１０^６）［秒］の均一時間幅で、ＬレベルとＨレベルとを繰り返す。また、この場合、フリップフロップＦＦ６のＱ出力Ｄ２は、２５６／（８＊１０^６）［秒］の均一時間幅で、ＬレベルとＨレベルとを繰り返し、フリップフロップＦＦ７のＱ出力Ｄ３は、２５６＊２５６／（８＊１０^６）［秒］の均一時間幅で、ＬレベルとＨレベルとを繰り返す。

そのため、３ビットのデータＤ３〜Ｄ１（ランダム情報Ｄ３〜Ｄ１）を、ある程度長い時間幅（例えば、２^１６進カウンタ値が３０回循環する０．５秒程度）で評価した場合には、データＤ３〜Ｄ１は１／８の均等確率で、０００〜１１１の何れかの値を採ることになる。そして、このランダムな３ビットデータＤ３〜Ｄ１は、ＮＯＴゲートＧ６の出力の立上りエッジに同期して、各フリップフロップＦＦ３〜ＦＦ５に不揮発的に保持される。先に説明した通り、ＮＯＴゲートＧ６の出力は、交流電源がＯＦＦ状態となるタイミング（Ｔ７）で立上るので、３つのフリップフロップＦＦ３〜ＦＦ５は、その瞬間のランダム情報Ｄ１〜Ｄ３を記憶する。

＜始動回路４４＞
始動回路４４は、３ビットデータＤ１〜Ｄ３に対応してＯＮ／ＯＦＦ動作するアナログスイッチＡＳ１〜ＡＳ３と、アナログスイッチＡＳ１〜ＡＳ３の一方側端子と電源電圧Ｖｃｃとの間に共通的に接続されるプルアップ抵抗Ｒ３５と、アナログスイッチＡＳ１〜ＡＳ３の他方側端子とグランド間に個々的に接続されるコンデンサＣ３０〜Ｃ３２と、ＮチャンネルＭＯＳトランジスタＱ６と、トランジスタＱ６のドレイン端子と電源電圧Ｖｃｃとの間に接続される負荷抵抗Ｒ３６とを有して構成されている。

図示の通り、トランジスタＱ６のゲート端子は、アナログスイッチＡＳ１〜ＡＳ３の一方側端子に共通的に接続され、ソース端子は、グランドに接続されている。なお、アナログスイッチＡＳ１〜ＡＳ３として、単一電源で動作する素子が好適に採用され、例えば、ＴＳ５Ａ３１５９Ａ（ＴＩ社）が使用される。このアナログスイッチＡＳ１〜ＡＳ３は、制御端子の電圧がＨレベルあるとＯＮ動作するが、各制御端子には、ランダム情報Ｄ１〜Ｄ３が供給されている。

３つのコンデンサＣ３０〜Ｃ３２は、数μＦ以上のキャパシタンスを有し、各キャパシタンス値は、Ｃ３１＝２＊Ｃ３０、Ｃ３２＝４＊Ｃ３０に設定されている。そのため、アナログスイッチＡＳ１〜ＡＳ３がＯＮ状態となると、ＯＮ状態のアナログスイッチに接続されたコンデンサＣ３０〜Ｃ３２が互いに並列接続されることになり、これらのコンデンサが、プルアップ抵抗Ｒ３５を経由して正方向に充電される。

本実施例では、Ｃ３１＝２＊Ｃ３０、Ｃ３２＝４＊Ｃ３０のキャパシタンス値に設定されているので、アナログスイッチＡＳ１〜ＡＳ３の制御端子に供給される３ビットのランダム情報Ｄ３〜Ｄ１に対応して、合成キャパシタンス値が直線的に変化する。具体的には、Ｄ３〜Ｄ１＝０００，００１，０１０，０１１，・・・・１１１に対応して、合成キャパシタンス値が、０，Ｃ３０，２＊Ｃ３０，３＊Ｃ３０，・・・７＊Ｃ３０となる。

したがって、プルアップ抵抗Ｒ３５と合成キャパシタンスとで構成される充電回路の時定数は、３ビッのランダム情報Ｄ３〜Ｄ１に対応して、０，τ，２τ，３τ，・・・７τのように直線的に変化する。この充電回路は、電源電圧Ｖｃｃが供給され始める電源投入時に機能し、０〜７τの時定数に対応する充電時間を経て、トランジスタＱ６のゲート端子を０ボルトから論理Ｈレベルの電圧レベルまで増加させる。

そして、トランジスタＱ６のゲート端子にＨレベルの電圧が供給されると、トランジスタＱ６がＯＮ状態に遷移することで、ドレイン端子が０レベルとなる。トランジスタＱ６のドレイン端子は、カウンタ回路４２の動作禁止端子ＣＣＫＥＮに接続されているので、トランジスタＱ６のドレイン端子が０レベルになった後は、カウンタ回路４２の計数動作が許可され、逆に、ドレイン端子が０レベルに降下するまでの電源始動時には、カウンタ回路４２の計数動作が禁止される。

この計数動作が禁止される時間は、３ビットのランダム情報Ｄ３〜Ｄ１に対応してランダムとなるので、不正遊技者が電源投入時からの経過時間に応じて大当り状態のタイミングを知ることはできない。すなわち、電源投入時からの経過時間が同じでも、遊技機毎に、また、営業日毎に、カウンタ回路４２の動作禁止端子ＣＣＫＥＮがＨレベルを維持する動作禁止期間が異なるので、大当りタイミングを狙った不正遊技を成功させることができない。

動作禁止期間は、適宜に設定されるが、例えば、３ビットのランダム情報Ｄ３〜Ｄ１に対応して、０．１秒、０．２秒、・・・０．７秒程度に設定すればよい。このような設計の場合、ランダム情報の最下位桁Ｄ１の相違だけで０．１秒の差が生じ、その０．１秒の間に、２^１６進カウンタ値が６回程度循環するので、不正遊技を確実に防止できると考えられる。しかも、Ｃ３１、Ｃ３２、Ｃ３０として、敢えて、低精度の部品を使用することで、動作禁止期間を更に微妙にランダム化することができる。

続いて、遊技動作を統括的に制御する主制御部２１のプログラムの概要を説明する。図１０〜図１１は、主制御部２１の制御プログラムを示すフローチャートである。主制御部２１の制御プログラムは、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理（図１０）と、所定時間毎（２ｍＳ）に起動されるマスク可能なタイマ割込み処理（図１１（ａ））とで構成されている。なお、払出制御部２４の動作内容も、システムリセット処理とタイマ割込み処理の基本構成において共通している。

以下、図１０を参照しつつ、システムリセット処理プログラム（メイン処理）について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチＳＷがＯＦＦ状態で電源がＯＮ状態になる場合と、遊技ホールの開店時のように、初期化スイッチＳＷがＯＮ操作されて電源がＯＮ状態になる場合とがある。なお、制御プログラムが暴走したことにより、電源電圧監視用ＩＣ２のウォッチドッグタイマ機能が発揮されてＣＰＵが強制的にリセットされる場合もある。

何れの場合でも、Ｚ８０ＣＰＵは、最初に自らを割込み禁止状態に設定すると共に（ＳＴ１）、割込みモード２に設定する（ＳＴ２）。また、ＣＰＵ内部のスタックポインタＳＰの値を、スタック領域の最終アドレスに初期設定すると共に（ＳＴ３）、ワンチップマイコンの各部を含めて内部レジスタの値を初期設定する（ＳＴ４）。

続いて、入力ポートから電源異常信号ＡＢＮ１を取得し、これが正常レベルに変化するまで、同一の処理を繰返す（ＳＴ５〜ＳＴ６）。これは、電源遮断時に、図１１（ｂ）のＳＴ４１の処理を終えた後でも、電源電圧Ｖｃｃが降下し切らない場合もあることを考慮したものである。すなわち、図１１（ｂ）の電源監視処理を終えて、無限ループ処理を繰返しているタイミングで、ウォッチドッグタイマ機能が発揮されてＣＰＵがリセットされることがあっても、その後の処理は、ステップＳＴ７以降に進むことはない。

このような待機処理（ＳＴ５〜ＳＴ６）を設けていないと、ステップＳＴ５から進行した定常処理によってＲＡＭのデータ（チェックサム演算の基礎データや、ＳＴ３３で更新されるバックアップフラグＢＦＬ）が書き換えられ、しかも、そのデータが電源遮断後も保存されることになる。このような場合、翌日の判定において、バックアップフラグＢＦＬ＝０となるか、或いは、前日にバックアップされたチェックサム値（ＳＴ３８）と、翌日の電源投入後に算出するチェックサム値に不一致となるので、せっかくのバックアップ処理（ＳＴ３７〜ＳＴ３８）が無駄になる。

また、ステップＳＴ５〜ＳＴ６の処理は、電源電圧監視用ＩＣ２によるウォッチドッグタイマ機能と協働することで、交流入力電圧の給電が一瞬だけ停止される瞬停状態でも有効に機能する。すなわち、図５に関して説明した通り、たとえ瞬停状態であっても、電源異常信号ＡＢＮ１，ＡＢＮ２が主制御部２１と払出制御部２４に供給されるので、図１１（ｂ）の電源監視処理が開始されることがある。そして、電源異常信号ＡＢＮ１，ＡＢＮ２のパルス幅によっては、ステップＳＴ３６〜ＳＴ４０の処理を終えて無限ループ処理に移行する可能性もある。しかし、このような場合であっても、その後ウォッチドッグタイマ機能によってＣＰＵがリセットされ、その後、ステップＳＴ５〜ＳＴ６の処理を通過することで、それまでの遊技動作を再開することができる。

このような場合も含め、ステップＳＴ６の処理において、電源異常信号ＡＢＮ１が正常レベルであることが確認されたら、続いて、入力ポートＰ２（図７）からＲＡＭクリア信号ＣＬＲを取得する（ＳＴ７）。先に説明した通り、ＲＡＭクリア信号ＣＬＲとは、ワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

次にＲＡＭクリア信号のレベルが判定されるが（ＳＴ８）、ＲＡＭクリア信号がＯＮ状態であったと仮定すると、内蔵ＲＡＭの全領域がゼロクリアされる（ＳＴ１２）。したがって、図１１（ｂ）のステップＳＴ３７の処理でセットされたバックアップフラグＢＦＬの値は、他のチェックサム値などと共にゼロとなる。

次に、ＲＡＭ領域がゼロクリアされたことを報知するための電源投入コマンドが出力され（ＳＴ１３）、タイマ割込み動作（図１１（ａ））を起動する割込み信号ＩＮＴを出力するＣＴＣを初期設定する（ＳＴ１４）。そして、ＣＰＵを割込み禁止状態にセットした状態で（ＳＴ１５）、各種のカウンタついて更新処理を実行し（ＳＴ１６）、その後、ＣＰＵを割込み許可状態に戻してステップＳＴ１５に戻る。なお、ステップＳＴ１６で更新されるカウンタには、外れ図柄用カウンタが含まれているが、この外れ図柄用カウンタは、図１１（ａ）の特別図柄処理（ＳＴ２７）における大当り抽選処理の結果が外れ状態となった場合に、どのような態様の外れゲームを演出するかを決定するためのカウンタである。

さて、ステップＳＴ８の判定処理に戻って説明すると、ＣＰＵがウォッチドッグタイマによって強制的にリセットされた場合や、停電状態からの復旧時には、ＲＡＭクリア信号はＯＦＦ状態である。そして、このような場合には、ステップＳＴ８の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ９）。バックアップフラグＢＦＬとは、図１１（ｂ）の電源監視処理の動作が実行されたことを示すデータであり、この実施例では、電源遮断時のステップＳＴ３７の処理でバックアップフラグＢＦＬが５ＡＨとされ、電源復帰後のステップＳＴ３３の処理でゼロクリアされる。

電源投入時や、停電状態からの復旧時である場合には、バックアップフラグＢＦＬの内容が５ＡＨの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるＣＰＵリセット動作が生じたような場合には、バックアップフラグＢＦＬ＝００Ｈである。したがって、ＢＦＬ≠５ＡＨ（通常はＢＦＬ＝００Ｈ）となる場合には、ステップＳＴ９からステップＳＴ１２の処理に移行させて遊技機の動作を初期状態に戻す。

一方、バックアップフラグＢＦＬ＝５ＡＨであれば、チェックサム値を算出するためのチェックサム演算を実行する（ＳＴ１０）。ここで、チェックサム演算とは、内蔵ＲＡＭのワーク領域を対象とする８ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、ＲＡＭのＳＵＭ番地の記憶値と比較をする（ＳＴ１１）。

ＳＵＭ番地には、電圧降下時に実行される電源監視処理（図１１（ｂ））において、同じチェックサム演算によるチェックサム値が記憶されている（ＳＴ３８）。そして、記憶された演算結果は、内蔵ＲＡＭの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップＳＴ１１の判定によって両者が一致する筈である。

しかし、電源降下時にチェックサム演算（ＳＴ３８）の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算（ＳＴ１０）の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップＳＴ１１の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップＳＴ１２の処理に移行させてＲＡＭクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップＳＴ９の判定において、チェックサム演算（ＳＴ１０）によるチェックサム値と、ＳＵＭ番地の記憶値とが一致する場合には、ステップＳＴ１４の処理に移行する。

続いて、上記したメイン処理を中断させて、２ｍＳ毎に開始されるタイマ割込み処理プログラム（図１１（ａ））を説明する。タイマ割込みが生じると、ＣＰＵのレジスタを保存することなく、直ちに電源監視処理が実行される（ＳＴ２０）。これは、タイマ割込み処理が起動されるタイミングが、ステップＳＴ１５の直後に固定されているためである。

電源監視処理（ＳＴ２０）では、電源基板２０から供給されている電源異常信号のレベルを判定するが、具体的な処理内容については後述する。電源監視処理（ＳＴ２０）が終わると、普通図柄処理（ＳＴ２６）における抽選動作で使用される当り用カウンタＲＧが更新される（ＳＴ２１）。なお、特別図柄処理（ＳＴ２７）における抽選動作で使用される大当り判定用の乱数値ＲＮＤは、図７に示す乱数生成回路において高速度（１／８ＭＨｚの時間間隔）で自動的に更新されている。

カウンタＲＧの更新処理（ＳＴ２１）が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理が行なわれる（ＳＴ２２）。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。

続いて、電源電圧監視用ＩＣ２のＣＫ端子にクリアパルスを出力すると共に、図柄始動口１５や大入賞口１６の入賞検出スイッチを含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、ワーク領域にＯＮ／ＯＦＦ信号レベルや、その立上り状態が記憶される（ＳＴ２３）。なお、遊技球が図柄始動口１５に入賞したか否かを示す入賞スイッチ信号Ｈｏｎは、図７に示す入力ポートＰ１を経由して取得される。次に、エラー管理処理が行われる（ＳＴ２４）。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。

続いて、図柄始動口や大入賞口などからの検出信号に基づく管理処理を実行した後（ＳＴ２５）、普通図柄処理を行う（ＳＴ２６）。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップＳＴ２３のスイッチ入力処理で、遊技球がゲートを通過していると判定された場合に、乱数更新処理（ＳＴ２１）で更新された当り用カウンタＲＧを、当り当選値と対比して行われる。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。

続いて、特別図柄処理を行う（ＳＴ２７）。特別図柄処理とは、大入賞口１６など特別電動役物を作動させるか否かの判定であり、ステップＳＴ２３のスイッチ入力処理で、図柄始動口に遊技球が入賞したと判定された場合には、乱数生成回路のカウンタ回路４２から１６ビット長の乱数値ＲＮＤを８ビット毎に取得する。図７に示す通り、チップセレクト信号（負論理）ＣＳ３に同期して下位８ビットデータが取得され、チップセレクト信号ＣＳ４（負論理）に同期して下位８ビットデータが取得される。

そして、取得した乱数値ＲＮＤに使用して大当り抽選処理を実行する（ＳＴ６６）。図示省略しているが、抽選結果が当選状態であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。

このような特別図柄処理（ＳＴ２７）の後、主制御部２１で管理するＬＥＤについて点灯動作を進行させると共に（ＳＴ２８）、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後（ＳＴ２９）、ＣＰＵを割込み許可状態ＥＩに戻してタイマ割込みを終える（ＳＴ３０）。その結果、割込み処理ルーチンからメイン処理の無限ループ処理（図１０）に戻り、ステップＳＴ１７の処理が実行される。

続いて、図１１（ｂ）に示す電源監視処理（ＳＴ２０）について説明する。電源監視処理（ＳＴ２０）では、先ず、電源基板２０から供給される電源異常信号ＡＢＮ１を、入力ポートＰ２（図７）を通して取得し（ＳＴ３１）、それが異常レベルでないか判定する（ＳＴ３２）。そして、異常レベルでない場合には、異常回数カウンタとバックアップフラグＢＦＬをゼロクリアして処理を終える（ＳＴ３３）。

一方、電源異常信号ＡＢＮ１が異常レベルである場合には、異常回数カウンタをインクリメント（＋１）して（ＳＴ３４）、計数結果が上限値ＭＡＸを超えていないかを判定する（ＳＴ３５）。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、所定回数（例えば、上限値ＭＡＸ＝２）連続して異常レベルを維持する場合には、交流電源が現に遮断されたと判定する。

このように、本実施例では、電源遮断時にも、直ぐには以降のバックアップ処理を開始せず、動作開始のタイミングが、ＭＡＸ×２ｍＳだけ遅れる。しかし、（１）電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、（２）直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、（３）電源監視処理が高速度（２ｍＳ毎）で繰り返されること、（４）バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。

ところで、ステップＳＴ３５の判定の結果、異常回数カウンタの計数値が上限値ＭＡＸに一致した場合には、異常回数カウンタをゼロクリアした後（ＳＴ３６）、バックアップフラグＢＦＬに５ＡＨを設定する（ＳＴ３７）。次に、メインルーチンのステップＳＴ７の場合と、全く同じ演算を、全く同じ作業領域（ワークエリア）に対して実行し、その演算結果を記憶する（ＳＴ３８）。なお、実行される演算は、典型的には８ビット加算演算である。

そして、その後はワンチップマイコンをＲＡＭアクセス禁止状態に設定すると共に（ＳＴ３９）、全ての出力ポートの出力データをクリアする（ＳＴ４０）。以上のバックアップ処理が終われば、ＣＴＣに対する設定処理によって割込み信号ＩＮＴの生成を禁止すると共に、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つ（ＳＴ４１）。なお、このタイミングでは、ＣＰＵは、もともと割込み禁止状態であるが（ＳＴ３０参照）、電源電圧の降下による誤動作の可能性を、可能な限り排除する趣旨から、本実施例では、ＣＴＣからの割込み信号ＩＮＴの出力も禁止している。

ところで、先に説明した通り、ステップＳＴ２０の処理は、交流電源の遮断後（図６のタイミングＴ７参照）、２ｍＳ以内に迅速に開始され、速やかに終了される。一方、電源電圧Ｖｃｃが所定レベルまで降下するのは、電源回路などに配置された平滑コンデンサの影響でかなり遅れる（図６のタイミングＴ８参照）。

そして、電源電圧Ｖｃｃが所定レベルまで降下しない限り、電源電圧監視用ＩＣ２のウォッチドッグタイマは機能し続ける。そのため、ステップＳＴ２０の処理が開始され、全ての処理が終わった後、無限ループ処理中に、ウォッチドッグタイマによってＣＰＵが異常リセットされる可能性もある。しかし、前記した通り、本実施例では、ステップＳＴ５〜ＳＴ６の待機処理を設けているので、バックアップ処理が無駄になることはない。なお、ＳＴ３１→ＳＴ３２→ＳＴ３４→ＳＴ３５→ＳＴ３６→・・・ＳＴ４１までの電源監視処理の全処理時間は、クリアパルスの出力周期（２ｍＳ）より短く設定されており、電源監視処理を終えるまでにウォッチドッグタイマが起動することはない。

以上、本発明の実施例を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。例えば、実施例では、専ら弾球遊技機について説明したが、本発明をスロットマシンなど他の遊技機にも適用できるのは勿論である。

また、図７の回路構成も特に限定されるものではなく、適宜に変更可能である。特に、記憶回路４３について、本実施例では、計数クロックΦバーと、２つ桁上げ信号ＲＣＯを活用したが何ら限定されない。また、簡易的には、フリップフロップＦＦ６，ＦＦ７を設けることなく、計数クロックΦバーや、２つ桁上げ信号ＲＣＯを、直接、フリップフロップＦＦ３〜ＦＦ５のＤ入力端子に供給しても良い。

図１２（ａ）は、記憶回路４３の第１変形例を例示したものである。ここでは、ワンチップマイコン２１Ａからカウンタ回路４２に供給されるチップセレクト信号ＣＳ３を、３つのＤ型フリップフロップＦＦ３〜ＦＦ５のクロック端子ＣＬＫに共通的に供給している。なお、チップセレクト信号ＣＳ３は、プルアップ抵抗Ｒｐを通してバックアップ電源ＢＡＫに接続されている。

また、この第１変形例では、カウンタ回路４２の下位３ビットＢｉｔ０〜Ｂｉｔ３を、フリップフロップＦＦ３〜ＦＦ５のＤ入力端子に供給している。そのため、アクティブレベルとなったチップセレクト信号ＣＳ３の立上りエッジで、３ビットデータＢｉｔ０〜Ｂｉｔ３が、フリップフロップＦＦ３〜ＦＦ５に記憶される。なお、チップセレクト信号ＣＳ３がＨレベルに立上った後は、３ビットデータＢｉｔ０〜Ｂｉｔ３はＨｉＺ状態である。

チップセレクト信号ＣＳ３がアクティブレベル（Ｌレベル）になるのは、ワンチップマイコン２１Ａがカウンタ回路４２から乱数値ＲＮＤを取得する時であるので、この実施例では、取得された乱数値ＲＮＤの下位３ビットが、フリップフロップＦＦ３〜ＦＦ５に、順次、上書きされることになる。そして、電源遮断後は、最終に取得された乱数値ＲＮＤの下位３ビットが不揮発的に記憶維持される。なお、３ビットデータは、Ｂｉｔ０〜Ｂｉｔ１５の任意の３Ｂｉｔに代替可能であるのは勿論である。また、ランダム情報は、必ずしも３ビットである必要はなく、適宜に増加減少可能である。

図１２（ｂ）は、記憶回路４３の第２変形例を例示したものである。ここでは、２つのフリップフロップＦＦ６〜ＦＦ７をＴ型フリップフロップとして動作させると共に、２ビットのバイナリカウンタを構成している。そして、計数クロックΦバーを、フリップフロップＦＦ６のクロック端子ＣＬＫと、フリップフロップＦＦ３のＤ入力端子に供給している。

そのため、３つのフリップフロップＦＦ３〜ＦＦ５に供給される３ビットデータＤ１〜Ｄ３は、計数クロックΦバーに同期して、０００〜１１１の数値範囲を循環する。そして、電源異常信号ＡＢＮ１が降下する電源遮断時か、或いは、チップセレクト信号ＣＳ３がＬアクティブとなる乱数値の取得時に、０００〜１１１の何れかの値が、３つのフリップフロップＦＦ３〜ＦＦ５にラッチされ、この値が電源遮断後も記憶維持される。この変形例でも、ランダム情報０００〜１１１の出現確率は各々１／８であり、始動回路４４は、電源投入時にランダムな始動動作を実行することができる。

ところで、電源投入時など、論理素子の動作が安定しないタイミングでも、正確な動作をする回路構成が望まれる。また、意図的に電源遮断動作と電源投入動作とを繰り返す違法行為も有り得る。そこで、好ましくは、図７に代えて、図１３の回路構成を採るべきである。図１３の乱数生成回路は、図７に示す記憶回路４３及び始動回路４４について、その回路構成を改善したものであり、図１４は、回路動作を説明するタイミングチャートである。

図１３の乱数生成回路は、エミッタホロワー回路Ｑ７，Ｒ３６を経由して基礎リセット信号ＲＳ１を論理反転させるＮＯＴゲートＧ６と、ＮＯＴゲートＧ６及びエミッタホロワー回路Ｑ５，Ｒ３０の出力を受けるＮＯＲゲートＧ７と、エミッタホロワー回路Ｑ５，Ｒ３０の出力に基づいてＯＮ／ＯＦＦ動作するアナログスイッチＡＳ４と、コンデンサＣ３０〜Ｃ３２の充電電荷を放電させるトランジスタＱ７〜Ｑ９とが追加して設けられている。

ＮチャンネルＭＯＳで構成されたトランジスタＱ７〜Ｑ９は、ＮＯＴゲートＧ６の出力がＨレベルである場合に限りＯＮ動作する。また、フリップフロップＦＦ３〜ＦＦ５は、ＮＯＲゲートＧ７の出力が立上るタイミングでラッチ動作をする。

＜電源遮断時＞
以上の動作を踏まえて、先ず、電源遮断時の動作から説明する。ＮＯＲゲートＧ７は、エミッタホロワー回路Ｑ５，Ｒ３０と、ＮＯＴゲートＧ６の出力に基づいて動作するため、ＮＯＲゲートＧ７の出力は、基礎リセット信号ＲＳ１がＲＳ１＝Ｈであって、電源異常信号ＡＢＮ１がＡＢＮ１＝ＬのタイミングだけがＨレベルとなる（図１４（ｄ）参照）。

したがって、ＮＯＲゲートＧ７の出力は、電源異常信号ＡＢＮ１が立下る電源遮断時（タイミングＴ７）に立上り、その時のフロップフロップＦＦ３〜ＦＦ５のＤ入力の値がラッチされ、ランダム情報Ｄ１〜Ｄ３として記憶保持される。なお、この電源遮断時（タイミングＴ７）には、電源異常信号ＡＢＮ１が立下ることで、それまでＯＮ状態であったアナログスイッチＡＳ４がＯＦＦ状態になる。

その後、直流電源が降下し始めると（タイミングＴ８）、基礎リセット信号ＲＳ１がＬレベルとなることに対応して、ＮＯＴゲートＧ６の出力がＨレベルとなる。そのため、タイミングＴ８以降、トランジスタＱ７〜Ｑ９がＯＮ動作して、充電状態であったコンデンサＣ３０〜Ｃ３２について、その充電電荷が放電される。したがって、電源遮断後に直ちに電源が投入されても、設計通りの始動動作が実現される。

＜電源投入時＞
続いて、電源投入時の動作を説明する。電源が投入されると（タイミングＴ０）、先ず、電源異常信号ＡＢＮ１が立上り（タイミングＴ１）、アナログスイッチＡＳ４がＯＮ状態になる。そして、その後、基礎リセット信号ＲＳ１が立上るタイミングＴ３までは、トランジスタＱ７〜Ｑ９がＯＮ動作を維持するので、仮に充電されているコンデンサＣ３０〜Ｃ３２が存在しても、その充電電荷は確実に放電される。

そして、電源電圧が正常レベルに立上ったタイミングＴ３の後、トランジスタＱ７〜Ｑ９がＯＦＦ状態となる。そのため、フリップフロップＦＦ３〜ＦＦ５にラッチされているランダム情報Ｄ１〜Ｄ３に基づいて、コンデンサＣ３０〜Ｃ３２が充電され、ランダムな遅れ時間の後にカウンタＣＮＴ１，ＣＮＴ２の更新動作が開始される。

なお、ランダム情報Ｄ１〜Ｄ３が０００の場合には、遅延時間なくカウンタの更新動作が開始されるのは、図７の回路構成の場合と同じである。

ＧＭ遊技機
Ｈｏｎ検出信号
ＣＴカウンタ
４３記憶回路
Ｄ３〜Ｄ１ランダム情報

Claims

所定の遊技動作の発生を示す検出信号に起因して抽選処理を実行し、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、
前記抽選処理は、計数動作を禁止可能なカウンタのカウンタ値を取得し、この取得値を当選値と比較して実行され、
電源投入後において、前記カウンタの計数動作が禁止される時間は、電源遮断後も動作可能な記憶回路に記憶されたランダム情報に基づいて設定されるよう構成されたことを特徴とする遊技機。
前記カウンタは、動作禁止信号が禁止レベルでない限り、計数クロックに同期して計数動作を実行するよう構成され、
保持指令を受けると前記カウンタのカウンタ値を記憶するラッチ回路と、読出指令を受けると前記ラッチ回路が記憶している前記カウンタ値を出力する出力回路とを、前記カウンタの後段側に設けた請求項１に記載の遊技機。
前記カウンタの計数動作が禁止される時間は、コンデンサと抵抗とで構成された充電回路におけるコンデンサの充電時間で規定される請求項１又は２に記載の遊技機。
前記カウンタの計数動作が禁止される時間を規定する始動回路を設け、
前記始動回路は、Ｎビット長のランダム情報に対応して配置されたＮ個のコンデンサと、Ｎ個のコンデンサに各々直列接続されたＮ個のスイッチ回路と、Ｎ個のスイッチ回路に直流電圧を供給する給電部と、を有して構成されている
請求項１〜３の何れかに記載の遊技機。
前記記憶回路は、交流電源が遮断されたことに基づいて、前記計数クロック、及び／又は、前記カウンタの桁上げ信号を取得して記憶するよう構成された請求項１〜４の何れかに記載の遊技機。
前記記憶回路は、前記カウンタのカウンタ値を取得されたことに基づいて、前記カウンタ値の一部を取得して記憶するよう構成された請求項１〜４の何れかに記載の遊技機。
前記カウンタは、電源投入時に他の回路基板からリセット信号を受けることなく電源リセットされる請求項１〜６の何れかに記載の遊技機。
前記保持指令は、遊技媒体が所定の入賞口に入賞したことに基づいて出力される請求項２に記載の遊技機。
前記保持指令は、遊技者の遊技動作に基づいて出力される請求項２に記載の遊技機。
前記保持指令は、前記計数クロックの一方エッジに同期するよう波形整形される請求項２〜９の何れかに記載の遊技機。
前記計数クロックの他方エッジに同期して、前記カウンタが更新される請求項１０に記載の遊技機。