JP2011142815A - Converter control circuit - Google Patents
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Abstract
Description
本発明は、コンバータの制御回路に関する。 The present invention relates to a control circuit for a converter.
入力電圧端子と基準電位との間に直列接続されたハイサイドスイッチング素子とローサイドスイッチング素子を交互にオンオフさせて、入力電圧を変圧した電圧を出力するＤＣ−ＤＣコンバータが知られている(例えば、特許文献１)。ＤＣ−ＤＣコンバータにおけるスイッチング素子としてはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が一般に用いられるが、そのドレイン−ソース間電圧の立ち上がり時間や立ち下がり時間の増加により、スイッチング損失が増大し電力効率が低下する問題がある。 There is known a DC-DC converter that outputs a voltage obtained by transforming an input voltage by alternately turning on and off a high-side switching element and a low-side switching element connected in series between an input voltage terminal and a reference potential (for example, Patent Document 1). A MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) is generally used as a switching element in a DC-DC converter. However, an increase in the rise time and fall time of the drain-source voltage increases switching loss, resulting in power efficiency. There is a problem that decreases.
ＭＯＳＦＥＴのゲートドライブ回路の電流能力を増加させ、ＭＯＳＦＥＴのゲートに対する電荷の供給や引き抜きを高速に行えば、ドレイン−ソース間電圧の立ち上がり時間や立ち下がり時間を短縮し、スイッチング損失を低減させることができる。しかし、この方法ではゲート信号の切り替わり時のノイズが増大し、結果として出力電圧にノイズが過大に発生し、他の機器に悪影響を及ぼしてしまうことが懸念される。
すなわち、スイッチングの立ち上がり、立ち下がりを高速にすると、ターンオン、ターンオフ時のノイズが大きくなってしまう。逆に、ターンオン、ターンオフ時のノイズを抑えようとすると、スイッチングの立ち上がり時間、立ち下がり時間が長くなり、電力効率の低下をまねいてしまう。
Increasing the current capability of the MOSFET gate drive circuit and supplying and extracting charges to the MOSFET gate at high speed can shorten the rise and fall times of the drain-source voltage and reduce switching loss. it can. However, with this method, there is a concern that noise at the time of switching of the gate signal increases, resulting in excessive noise in the output voltage and adversely affecting other devices.
That is, if the rising and falling edges of switching are made fast, the noise at turn-on and turn-off increases. On the other hand, if it is attempted to suppress noise during turn-on and turn-off, the rise time and fall time of switching become long, leading to a reduction in power efficiency.
本発明は、高効率且つ低ノイズを実現するコンバータの制御回路を提供する。 The present invention provides a control circuit for a converter that achieves high efficiency and low noise.
実施形態によれば、コンバータの制御回路は、入力電圧端子と誘導性負荷との間に接続されるハイサイドスイッチング素子と、前記誘導性負荷と基準電位との間に接続されるローサイドスイッチング素子とを交互にオンオフさせて、入力電圧を変圧した電圧を出力させる。前記コンバータの制御回路は、前記ハイサイドスイッチング素子のゲートに接続され前記ハイサイドスイッチング素子のゲートを駆動するドライブ回路と、前記ドライブ回路と並列に前記ハイサイドスイッチング素子のゲートに接続されたドライブスイッチと、前記ドライブスイッチに制御信号を供給して前記ドライブスイッチをオンオフするドライブスイッチ制御回路と、を備えている。前記ハイサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ハイサイドスイッチング素子のゲート電圧が所定の閾値に達すると、前記ドライブスイッチ制御回路は前記ドライブスイッチに前記制御信号を供給して前記ドライブスイッチをオンからオフに切り替える。 According to the embodiment, the converter control circuit includes a high side switching element connected between the input voltage terminal and the inductive load, and a low side switching element connected between the inductive load and the reference potential. Are alternately turned on and off to output a voltage obtained by transforming the input voltage. The converter control circuit includes a drive circuit connected to the gate of the high-side switching element to drive the gate of the high-side switching element, and a drive switch connected to the gate of the high-side switching element in parallel with the drive circuit And a drive switch control circuit for supplying a control signal to the drive switch to turn the drive switch on and off. When the gate voltage of the high side switching element reaches a predetermined threshold during the period when the high side switching element is driven by the drive circuit, the drive switch control circuit supplies the control signal to the drive switch. The drive switch is switched from on to off.
本発明によれば、高効率且つ低ノイズを実現するコンバータの制御回路が提供される。 ADVANTAGE OF THE INVENTION According to this invention, the control circuit of the converter which implement | achieves high efficiency and low noise is provided.
以下、図面を参照し、本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
［第１の実施形態］
図１は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。
このＤＣ−ＤＣコンバータは、入力電圧ＶＩＮが入力される入力端子１０と基準電位（グランド）との間に直列接続されたハイサイドスイッチング素子１１とローサイドスイッチング素子１２とを交互にオンオフさせて、入力電圧ＶＩＮよりも低い（平均）出力電圧ＶＯＵＴを出力する降圧型ＤＣ−ＤＣコンバータである。ハイサイドスイッチング素子１１及びローサイドスイッチング素子１２は、例えばｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。
[First Embodiment]
FIG. 1 is a circuit diagram illustrating the configuration of a DC-DC converter according to a first embodiment of the invention.
This DC-DC converter alternately turns on and off a high-
ハイサイドスイッチング素子１１のドレインは入力端子１０と接続され、ソースは誘導性負荷であるインダクタ１３の一端及びローサイドスイッチング素子１２のドレインと接続されている。ローサイドスイッチング素子１２のドレインはインダクタ１３の一端及びハイサイドスイッチング素子１１のソースと接続され、ソースはグランドに接続されている。インダクタ１３の他端とグランドとの間には、出力電圧を短時間に大きく変動させないための平滑コンデンサ１４が接続されている。
The drain of the high
ハイサイドスイッチング素子１１のゲートは、ｐチャネル型ＭＯＳＦＥＴであるｐＭＯＳ１、ｎチャネル型ＭＯＳＦＥＴであるｎＭＯＳ１およびこれらのゲートに接続されたＮＡＮＤ回路２２を含むハイサイドドライブ回路１５に接続されている。
The gate of the high-
ｐＭＯＳ１のソースは、ダイオード２６を介して電圧源２５に接続されている。ｐＭＯＳ１及びｎＭＯＳ１のドレインは、ハイサイドスイッチング素子１１のゲートに接続されている。ｎＭＯＳ１のソースは、ハイサイドスイッチング素子１１のソース、ローサイドスイッチング素子１２のソースおよびインダクタ１３の一端が接続されたライン２８に接続されている。
The source of the pMOS 1 is connected to the
また、電圧源２５は、ダイオード２６、電源ライン２７及びブートストラップ用のコンデンサ１９を介して、ハイサイドスイッチング素子１１とローサイドスイッチング素子１２との接続点と、インダクタ１３との間のライン２８に接続されている。
The
電圧源２５と、ハイサイドスイッチング素子１１のゲートとの間には、ハイサイドドライブ回路１５と並列に高速ドライブスイッチ１６が接続されている。高速ドライブスイッチ１６は、ｐチャネル型のＭＯＳＦＥＴであり、そのソースは電源ライン２７に接続され、ドレインはハイサイドスイッチング素子１１のゲートに接続されている。高速ドライブスイッチ１６のゲートには、高速ドライブスイッチ制御回路１８から制御信号が供給され、その制御信号によって高速ドライブスイッチ１６はオンオフされる。
A high
ローサイドスイッチング素子１２のゲートは、ハイサイドドライブ回路１５と同様な構成のローサイドドライブ回路１７に接続されている。図１に示す実施形態では、ローサイドには、前述したハイサイドの高速ドライブスイッチ１６及びその制御回路１８に相当する構成を設けておらず、ローサイドスイッチング素子１２のゲートにはローサイドドライブ回路１７のみを介して電荷の供給・引き抜きが行われる。
The gate of the low
ＰＷＭ（Pulse Width Modulation）信号が入力判定回路２１に入力されると、入力判定回路２１は、ほぼ反転位相のゲート信号を生成し、ハイサイドドライブ回路１５、ローサイドドライブ回路１７に供給する。
When a PWM (Pulse Width Modulation) signal is input to the
また、ハイサイドスイッチング素子１１とローサイドスイッチング素子１２とが両方同時にオンになると、貫通電流が入力端子１０からスイッチング素子１１、１２を介してグランドに流れることになる。これを避けるために、スイッチング素子１１、１２のオンオフのデューティを設定するにあたって、両スイッチング素子１１、１２が共にオフとなる期間であるデッドタイムを設定している。デッドタイムコントロール回路２３は、両スイッチング素子１１、１２のゲート電圧の変化をモニタし、デッドタイムを制御する。
Further, when both the high-
ハイサイドスイッチング素子１１がオンで、ローサイドスイッチング素子１２がオフのときは、入力端子１０からハイサイドスイッチング素子１１、ライン２８及びインダクタ１３を経由して負荷に電流が供給される。このとき、インダクタ電流は増加し、インダクタ１３にエネルギーが蓄積される。
When the high-
そして、ハイサイドスイッチング素子１１がオフに、ローサイドスイッチング素子１２がオンになると、インダクタ１３に蓄積されたエネルギーによる起電力で、グランドからローサイドスイッチング素子１２、ライン２８及びインダクタ１３を経由して負荷に電流が供給される。
When the high-
ハイサイドドライブ回路１５のｐＭＯＳ１がオン、ｎＭＯＳ１がオフにされると、ｐＭＯＳ１を介して電圧源２５からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１はオンになる。ハイサイドドライブ回路１５のｐＭＯＳ１がオフ、ｎＭＯＳ１がオンにされると、ｎＭＯＳ１を介してハイサイドスイッチング素子１１のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子１１はオフになる。
When the pMOS 1 of the high
なお、ハイサイドスイッチング素子１１がｎチャネル型ＭＯＳＦＥＴの場合には、グランドレベルを基準とした電圧源２５の電圧レベルではハイサイドスイッチング素子１１がオンしない場合がある。そこで、本実施形態ではブートストラップ方式の駆動方式を採用している。すなわち、ローサイドスイッチング素子１２がオンするとダイオード２６（ＭＯＳＦＥＴが使用される例もあり）を介してコンデンサ１９に電圧源２５の電圧Ｖｄｄが充電される。そして、ローサイドスイッチング素子１２がオフし、ハイサイドスイッチング素子１１がオンすると、ライン２８の電位を基準にコンデンサ１９の電位差がＶｄｄに保持され、したがって、ハイサイドドライブ回路１５の電源ライン２７の電位が（ライン２８の電位＋Ｖｄｄ）に保持され、ｎチャネル型のハイサイドスイッチング素子１１を確実にオンさせることができる。
When the high
また、本実施形態では、電圧源２５とハイサイドスイッチング素子１１のゲートとの間に、ハイサイドドライブ回路１５と並列に高速ドライブスイッチ１６を接続している。その高速ドライブスイッチ１６の動作について、図２の波形タイミングチャートを参照して説明する。
In the present embodiment, a high-
図２において、（ａ）はハイサイドドライブ回路１５のｐＭＯＳ１及びｎＭＯＳ１のゲートに与えられるドライブ段ゲート信号を示し、（ｂ）は高速ドライブスイッチ制御回路１８から高速ドライブスイッチ１６のゲートに与えられる高速ドライブスイッチ制御信号を示し、（ｃ）はハイサイドスイッチング素子１１のゲート電圧ＧＨを示し、（ｄ）はライン２８の電位（出力電圧）ＬＸを示す。
2A shows a drive stage gate signal applied to the gates of the pMOS 1 and nMOS 1 of the high
ドライブ段ゲート信号が“ハイ”から“ロー”に切り替わると同時に高速ドライブスイッチ制御信号も“ハイ”から“ロー”に切り替わる。これにより、ｐＭＯＳ１及び高速ドライブスイッチ１６の両方ともがオンになり、これらｐＭＯＳ１及び高速ドライブスイッチ１６を介して電源ライン２７からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１のゲート電圧（ゲート−ソース間電圧）ＧＨは急峻に立ち上がる。このように、ハイサイドスイッチング素子１１のゲート電圧ＧＨの立ち上がり時に、ｐＭＯＳ１と高速ドライブスイッチ１６の両方を共にオンさせることで、ハイサイドスイッチング素子１１のゲート電圧ＧＨの立ち上がり時間を短縮することができる。
At the same time as the drive stage gate signal switches from “high” to “low”, the high-speed drive switch control signal also switches from “high” to “low”. As a result, both the pMOS 1 and the high-
その後、ゲート電圧ＧＨが、高速ドライブスイッチ制御回路１８で設定されたＧＨオン検出閾値を越えると、高速ドライブスイッチ制御信号が“ロー”から“ハイ”に切り替わり高速ドライブスイッチ１６がオフし、もう一方のｐＭＯＳ１のみを介して電荷の供給を行う。これにより、出力電圧ＬＸのスイッチングノイズを抑制することができる。ＧＨオン検出閾値は、ハイサイドスイッチング素子１１がオンし、ライン２８の電位（出力電圧）ＬＸが入力電圧ＶＩＮと等しくなるときのゲート電圧ＧＨである。
Thereafter, when the gate voltage GH exceeds the GH ON detection threshold set by the high-speed drive
すなわち、本実施形態によれば、ハイサイドスイッチング素子１１のゲート電圧ＧＨ立ち上がり時にはｐＭＯＳ１と高速ドライブスイッチ１６の両方をオンさせてゲートドライブ回路の電流能力を増加させ急速に立ち上がらせつつ、出力電圧ＬＸの立ち上がり終了と共に高速ドライブスイッチ１６をオフにしてゲートドライブ回路の電流能力を減少させノイズを抑制する。このような本実施形態によれば、簡単な回路構成で、スイッチング損失を低減して高効率化を図り、且つ出力電圧のノイズを抑えることができる。
That is, according to the present embodiment, when the gate voltage GH of the high-
高速ドライブスイッチ制御回路１８の具体例としては以下に説明するものを一例として挙げることができる。
Specific examples of the high-speed drive
図３は、高速ドライブスイッチ制御回路１８の第１の具体例を示す回路図である。
FIG. 3 is a circuit diagram showing a first specific example of the high-speed drive
前述した電源ライン２７とライン２８との間に、ｐＭＯＳ２とｎＭＯＳ２が直列に接続されている。ｐＭＯＳ２及びｎＭＯＳ２のゲートには、図１に示すゲート電圧検出ライン３１を介して、ハイサイドスイッチング素子１１のゲート電圧ＧＨが入力する。ｐＭＯＳ２とｎＭＯＳ２は、ハイサイドスイッチング素子１１のゲート電圧ＧＨのオン検出閾値ＶＨの検出部として機能する。
A pMOS 2 and an nMOS 2 are connected in series between the
ｐＭＯＳ２及びｎＭＯＳ２のドレインはインバータ３６の入力端子に接続されている。ｐＭＯＳ２及びｎＭＯＳ２のドレインとインバータ３６とを接続するライン３２と、ライン２８との間には、ｎＭＯＳ３とｎＭＯＳ４とが直列に接続されている。ｎＭＯＳ３のゲートにはハイサイドスイッチング素子１１のゲート電圧ＧＨが入力する。ｎＭＯＳ４のゲートは、インバータ３５を介して上記ライン３２に接続されている。
The drains of the pMOS 2 and the nMOS 2 are connected to the input terminal of the
インバータ３６の後段にはＮＯＲ回路３７が設けられ、そのＮＯＲ回路３７には、インバータ３６の出力と、ドライブ段ゲート信号が入力する。ＮＯＲ回路３７の出力端子はインバータ３８の入力端子に接続され、インバータ３８の出力信号が、高速ドライブスイッチ制御信号として高速ドライブスイッチ１６のゲートに供給される。
A NOR
次に、図３に示す高速ドライブスイッチ制御回路の動作について、図４の波形タイミングチャートを参照して説明する。 Next, the operation of the high-speed drive switch control circuit shown in FIG. 3 will be described with reference to the waveform timing chart of FIG.
図４において、（ａ）はＮＯＲ回路３７に入力されるインバータ３６の出力信号ＶＤＲＶ＿Ｎを示し、（ｂ）はインバータ３６への入力信号ＶＤＲＶを示し、（ｃ）はハイサイドドライブ回路１５のｐＭＯＳ１及びｎＭＯＳ１のゲートに与えられると共にＮＯＲ回路３７に入力されるドライブ段ゲート信号を示し、（ｄ）はインバータ３８の出力信号（高速ドライブスイッチ制御回路１８から高速ドライブスイッチ１６のゲートに与えられる高速ドライブスイッチ制御信号）を示し、（ｅ）はハイサイドスイッチング素子１１のゲート電圧ＧＨを示す。
4A shows the output signal VDRV_N of the
ハイサイドスイッチング素子１１のゲート電圧ＧＨが“ロー”で、図３の回路におけるｐＭＯＳ２がオン、ｎＭＯＳ２及びｎＭＯＳ３がオフのとき、信号ＶＤＲＶは“ハイ”であり、したがって信号ＶＤＲＶ＿Ｎは“ロー”である。信号ＶＤＲＶ＿ＮはＮＯＲ回路３７への一方の入力信号であり、そのＶＤＲＶ＿Ｎが“ロー”の状態で、ドライブ段ゲート信号が“ハイ”から“ロー”に切り替わると、ＮＯＲ回路３７への２入力が共に“ロー”となり、ＮＯＲ回路３７はインバータ３８に“ハイ”を出力する。したがって、インバータ３８の出力信号（制御信号）は図４（ｄ）に示すように“ハイ”から“ロー”に切り替わる。これにより、図１を参照して前述したようにｐＭＯＳ１及び高速ドライブスイッチ１６の両方ともがオンになり、これらｐＭＯＳ１及び高速ドライブスイッチ１６を介して電源ライン２７からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１のゲート電圧ＧＨは急峻に立ち上がる。
When the gate voltage GH of the high-
その後、ゲート電圧ＧＨがオン検出閾値ＶＨに達するとまたは越えると、図３の回路におけるｐＭＯＳ２がオフに、ｎＭＯＳ２、ｎＭＯＳ３及びｎＭＯＳ４がオンになり、信号ＶＤＲＶは“ハイ”から“ロー”に切り替わる。したがって、信号ＶＤＲＶ＿Ｎが“ロー”から“ハイ”に切り替わり、ＮＯＲ回路３７への２入力が“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は図４（ｄ）に示すように“ロー”から“ハイ”に切り替わる。これにより、高速ドライブスイッチ１６がオフし、ｐＭＯＳ１のみを介してハイサイドスイッチング素子１１のゲートに正電荷が注入される。
Thereafter, when the gate voltage GH reaches or exceeds the ON detection threshold value VH, the pMOS2 in the circuit of FIG. 3 is turned off, the nMOS2, the nMOS3, and the nMOS4 are turned on, and the signal VDRV is switched from “high” to “low”. Therefore, the signal VDRV_N is switched from “low” to “high”, the two inputs to the NOR
ドライブ段ゲート信号が“ロー”から“ハイ”に切り替わると、図１のハイサイドドライブ回路１５におけるｐＭＯＳ１がオフに、ｎＭＯＳ１がオンになり、ｎＭＯＳ１を介してハイサイドスイッチング素子１１のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子１１のゲート電圧ＧＨが下がり始める。
When the drive stage gate signal is switched from “low” to “high”, the pMOS 1 in the high
そして、ゲート電圧ＧＨがオフ検出閾値ＶＬに達すると、図３の回路におけるｎＭＯＳ２、ｎＭＯＳ３及びｎＭＯＳ４がオフに、ｐＭＯＳ２がオンになり、信号ＶＤＲＶは“ロー”から“ハイ”に切り替わる。したがって、信号ＶＤＲＶ＿Ｎが“ハイ”から“ロー”に切り替わる。ＮＯＲ回路３７への２入力は“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は“ハイ”のままであり、高速ドライブスイッチ１６はオフのままである。
When the gate voltage GH reaches the off detection threshold VL, the nMOS2, nMOS3 and nMOS4 in the circuit of FIG. 3 are turned off, the pMOS2 is turned on, and the signal VDRV is switched from “low” to “high”. Therefore, the signal VDRV_N is switched from “high” to “low”. Two inputs to the NOR
図３の回路では、ｎＭＯＳ２、ｎＭＯＳ３、ｎＭＯＳ４のサイズ比を調整することで回路にヒステリスを持たせ、ゲート電圧ＧＨのオン検出閾値ＶＨとオフ検出閾値ＶＬを設定している。 In the circuit of FIG. 3, the circuit has a hysteresis by adjusting the size ratio of nMOS2, nMOS3, and nMOS4, and the on detection threshold value VH and the off detection threshold value VL of the gate voltage GH are set.
次に、図５は、高速ドライブスイッチ制御回路１８の第２の具体例を示す回路図である。
Next, FIG. 5 is a circuit diagram showing a second specific example of the high-speed drive
電源ライン２７とライン２８との間に、ｐＭＯＳ２とｎＭＯＳ２が直列に接続されている。ｐＭＯＳ２及びｎＭＯＳ２のゲートにはハイサイドスイッチング素子１１のゲート電圧ＧＨが入力する。ｐＭＯＳ２とｎＭＯＳ２は、ハイサイドスイッチング素子１１のゲート電圧ＧＨのオフ検出閾値ＶＬの検出部として機能する。
A pMOS 2 and an nMOS 2 are connected in series between the
さらに、電源ライン２７とライン２８との間に、ｐＭＯＳ５とｎＭＯＳ５が直列に接続されている。ｐＭＯＳ５及びｎＭＯＳ５のゲートにはハイサイドスイッチング素子１１のゲート電圧ＧＨが入力する。ｐＭＯＳ５とｎＭＯＳ５は、ハイサイドスイッチング素子１１のゲート電圧ＧＨのオン検出閾値ＶＨの検出部として機能する。
Further, the pMOS 5 and the nMOS 5 are connected in series between the
図５の回路では、ＶＨ検出部のｐＭＯＳ５とｎＭＯＳ５のサイズ比、ＶＬ検出部のｐＭＯＳ２とｎＭＯＳ２のサイズ比を調整することで回路にヒステリスを持たせ、ゲート電圧ＧＨのオン検出閾値ＶＨとオフ検出閾値ＶＬを設定している。 In the circuit of FIG. 5, by adjusting the size ratio between the pMOS5 and the nMOS5 in the VH detection unit and the size ratio between the pMOS2 and the nMOS2 in the VL detection unit, the circuit has a hysteresis, and the ON detection threshold VH and the OFF detection of the gate voltage GH are detected. A threshold value VL is set.
ｐＭＯＳ２及びｎＭＯＳ２のドレインはインバータ４１の入力端子に接続されている。インバータ４１の出力端子はＮＡＮＤ回路４２の一方の入力端子に接続されている。ｐＭＯＳ５及びｎＭＯＳ５のドレインはＮＡＮＤ回路４３の一方の入力端子に接続されている。ＮＡＮＤ回路４３の他方の入力端子はＮＡＮＤ回路４２の出力端子と接続されている。ＮＡＮＤ回路４３の出力端子はＮＡＮＤ回路４２の他方の入力端子に接続されている。ＮＡＮＤ回路４２の出力端子はインバータ３６の入力端子に接続されている。
The drains of the pMOS 2 and the nMOS 2 are connected to the input terminal of the
インバータ３６の後段にはＮＯＲ回路３７が設けられ、そのＮＯＲ回路３７には、インバータ３６の出力と、ドライブ段ゲート信号が入力する。ＮＯＲ回路３７の出力端子はインバータ３８の入力端子に接続され、インバータ３８の出力信号が、高速ドライブスイッチ制御信号として高速ドライブスイッチ１６のゲートに供給される。
A NOR
次に、図５に示す高速ドライブスイッチ制御回路の動作について、図６の波形タイミングチャートを参照して説明する。 Next, the operation of the high-speed drive switch control circuit shown in FIG. 5 will be described with reference to the waveform timing chart of FIG.
図６において、（ａ）はＮＯＲ回路３７に入力されるインバータ３６の出力信号ＶＤＲＶ＿Ｎを示し、（ｂ）はインバータ４１の出力信号ＶＬ＿Ａ＿Ｎを示し、（ｃ）はＶＨ検出部の出力信号ＶＨ＿Ａを示し、（ｄ）はドライブ段ゲート信号を示し、（ｅ）はインバータ３８の出力信号（高速ドライブスイッチ制御回路１８から高速ドライブスイッチ１６のゲートに与えられる高速ドライブスイッチ制御信号）を示し、（ｆ）はハイサイドスイッチング素子１１のゲート電圧ＧＨを示す。
6A shows the output signal VDRV_N of the
ハイサイドスイッチング素子１１のゲート電圧ＧＨが“ロー”で、図５の回路におけるｐＭＯＳ２及びｐＭＯＳ５がオン、ｎＭＯＳ２及びｎＭＯＳ５がオフのとき、信号ＶＤＲＶ＿Ｎは“ロー”である。ＮＯＲ回路３７への一方の入力信号であるＶＤＲＶ＿Ｎが“ロー”の状態で、ドライブ段ゲート信号が“ハイ”から“ロー”に切り替わると、ＮＯＲ回路３７への２入力が共に“ロー”となり、ＮＯＲ回路３７はインバータ３８に“ハイ”を出力する。したがって、インバータ３８の出力信号（制御信号）は図６（ｅ）に示すように“ハイ”から“ロー”に切り替わる。これにより、図１を参照して前述したようにｐＭＯＳ１及び高速ドライブスイッチ１６の両方ともがオンになり、これらｐＭＯＳ１及び高速ドライブスイッチ１６を介して電源ライン２７からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１のゲート電圧ＧＨは急峻に立ち上がる。
When the gate voltage GH of the high-
その後、ゲート電圧ＧＨがオフ検出閾値ＶＬを越えると、ＶＬ検出部におけるｐＭＯＳ２がオフに、ｎＭＯＳ２がオンになり、ＶＬ＿Ａ＿Ｎは“ロー”から“ハイ”に切り替わる。さらに、ゲート電圧ＧＨがオン検出閾値ＶＨを越えると、ＶＨ検出部におけるｐＭＯＳ５がオフに、ｎＭＯＳ５がオンになり、ＶＨ＿Ａは“ハイ”から“ロー”に切り替わる。 Thereafter, when the gate voltage GH exceeds the off detection threshold VL, the pMOS 2 in the VL detection unit is turned off and the nMOS 2 is turned on, and VL_A_N is switched from “low” to “high”. Further, when the gate voltage GH exceeds the on detection threshold value VH, the pMOS 5 in the VH detection unit is turned off, the nMOS 5 is turned on, and VH_A is switched from “high” to “low”.
これにより、ＶＤＲＶ＿Ｎが“ロー”から“ハイ”に切り替わり、ＮＯＲ回路３７への２入力が“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は図６（ｅ）に示すように“ロー”から“ハイ”に切り替わる。これにより、高速ドライブスイッチ１６がオフし、図１に示すｐＭＯＳ１のみをを介してハイサイドスイッチング素子１１のゲートに正電荷が注入される。
As a result, VDRV_N is switched from “low” to “high”, the two inputs to the NOR
ドライブ段ゲート信号が“ロー”から“ハイ”に切り替わると、図１のハイサイドドライブ回路１５におけるｐＭＯＳ１がオフに、ｎＭＯＳ１がオンになり、ｎＭＯＳ１を介してハイサイドスイッチング素子１１のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子１１のゲート電圧ＧＨが下がり始める。
When the drive stage gate signal is switched from “low” to “high”, the pMOS 1 in the high
そして、ゲート電圧ＧＨがオン検出閾値ＶＨより低下すると、ＶＨ検出部におけるｐＭＯＳ５がオンに、ｎＭＯＳ５がオフになり、ＶＨ＿Ａは“ロー”から“ハイ”に切り替わる。さらに、ゲート電圧ＧＨがオフ検出閾値ＶＬより低下すると、ＶＬ検出部におけるｐＭＯＳ２がオンに、ｎＭＯＳ２がオフになり、ＶＬ＿Ａ＿Ｎは“ハイ”から“ロー”に切り替わる。 When the gate voltage GH falls below the on detection threshold value VH, the pMOS 5 in the VH detection unit is turned on, the nMOS 5 is turned off, and VH_A is switched from “low” to “high”. Further, when the gate voltage GH falls below the off detection threshold VL, the pMOS 2 in the VL detection unit is turned on, the nMOS 2 is turned off, and VL_A_N is switched from “high” to “low”.
これにより、信号ＶＤＲＶ＿Ｎが“ハイ”から“ロー”に切り替わる。ＮＯＲ回路３７への２入力は“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は“ハイ”のままであり、高速ドライブスイッチ１６はオフのままである。
As a result, the signal VDRV_N is switched from “high” to “low”. Two inputs to the NOR
次に、図７は、高速ドライブスイッチ制御回路１８の第３の具体例を示す回路図である。
FIG. 7 is a circuit diagram showing a third specific example of the high-speed drive
電源ライン２７とライン２８との間に、抵抗Ｒ１と抵抗Ｒ２が直列に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続ラインは差動アンプ５１の非反転入力端子に接続されている。差動アンプ５１の反転入力端子にはハイサイドスイッチング素子１１のゲート電圧ＧＨが入力される。差動アンプ５１の出力端子はインバータ３６の入力端子に接続されている。また、差動アンプ５１の出力端子と、抵抗Ｒ１と抵抗Ｒ２との接続ラインとの間は抵抗Ｒｆを介して接続されている。
A resistor R1 and a resistor R2 are connected in series between the
インバータ３６の後段にはＮＯＲ回路３７が設けられ、そのＮＯＲ回路３７には、インバータ３６の出力と、ドライブ段ゲート信号が入力する。ＮＯＲ回路３７の出力端子はインバータ３８の入力端子に接続され、インバータ３８の出力信号が、高速ドライブスイッチ制御信号として高速ドライブスイッチ１６のゲートに供給される。
A NOR
次に、図７に示す高速ドライブスイッチ制御回路の動作について、図８の波形タイミングチャートを参照して説明する。 Next, the operation of the high-speed drive switch control circuit shown in FIG. 7 will be described with reference to the waveform timing chart of FIG.
図８において、（ａ）はＮＯＲ回路３７に入力されるインバータ３６の出力信号ＶＤＲＶ＿Ｎを示し、（ｂ）は差動アンプ５１の非反転入力端子に入力される基準電圧を示し、（ｃ）はドライブ段ゲート信号を示し、（ｄ）はインバータ３８の出力信号（高速ドライブスイッチ制御回路１８から高速ドライブスイッチ１６のゲートに与えられる高速ドライブスイッチ制御信号）を示し、（ｅ）はハイサイドスイッチング素子１１のゲート電圧ＧＨを示す。
8A shows the output signal VDRV_N of the
ここで、基準電圧におけるハイレベルであるＶＨ（オン検出閾値）は、電源ライン２７に与えられる電源電圧を抵抗Ｒ１と抵抗Ｒ２で分圧した電圧であり、基準電圧におけるローレベルであるＶＬ（オフ検出閾値）は、電源ライン２７に与えられる電源電圧を抵抗Ｒ１と、（抵抗Ｒｆ／抵抗Ｒ２）で分圧した電圧である。
Here, VH (on detection threshold) which is a high level at the reference voltage is a voltage obtained by dividing the power supply voltage applied to the
ハイサイドスイッチング素子１１のゲート電圧ＧＨが“ロー”のとき、基準電圧は“ハイ”、差動アンプ５１の出力は“ハイ”になり、信号ＶＤＲＶ＿Ｎは“ロー”である。ＮＯＲ回路３７への一方の入力信号であるＶＤＲＶ＿Ｎが“ロー”の状態で、ドライブ段ゲート信号が“ハイ”から“ロー”に切り替わると、ＮＯＲ回路３７への２入力が共に“ロー”となり、ＮＯＲ回路３７はインバータ３８に“ハイ”を出力する。したがって、インバータ３８の出力信号（制御信号）は図８（ｄ）に示すように“ハイ”から“ロー”に切り替わる。これにより、図１を参照して前述したようにｐＭＯＳ１及び高速ドライブスイッチ１６の両方ともがオンになり、これらｐＭＯＳ１及び高速ドライブスイッチ１６を介して電源ライン２７からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１のゲート電圧ＧＨは急峻に立ち上がる。
When the gate voltage GH of the high
その後、ゲート電圧ＧＨがオン検出閾値ＶＨを越えると、基準電圧は“ハイ”から“ロー”に、差動アンプ５１の出力は“ハイ”から“ロー”に切り替わる。これにより、ＶＤＲＶ＿Ｎが“ロー”から“ハイ”に切り替わり、ＮＯＲ回路３７への２入力が“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は図８（ｄ）に示すように“ロー”から“ハイ”に切り替わる。これにより、高速ドライブスイッチ１６がオフし、図１に示すｐＭＯＳ１のみを介してハイサイドスイッチング素子１１のゲートに正電荷が注入される。
Thereafter, when the gate voltage GH exceeds the ON detection threshold value VH, the reference voltage is switched from “high” to “low”, and the output of the differential amplifier 51 is switched from “high” to “low”. As a result, VDRV_N is switched from “low” to “high”, the two inputs to the NOR
ドライブ段ゲート信号が“ロー”から“ハイ”に切り替わると、図１のハイサイドドライブ回路１５におけるｐＭＯＳ１がオフに、ｎＭＯＳ１がオンになり、ｎＭＯＳ１を介してハイサイドスイッチング素子１１のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子１１のゲート電圧ＧＨが下がり始める。
When the drive stage gate signal is switched from “low” to “high”, the pMOS 1 in the high
そして、ゲート電圧ＧＨがオフ検出閾値ＶＬより低下すると、基準電圧は“ロー”から“ハイ”に、差動アンプ５１の出力は“ロー”から“ハイ”に切り替わる。これにより、信号ＶＤＲＶ＿Ｎが“ハイ”から“ロー”に切り替わる。ＮＯＲ回路３７への２入力は“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は“ハイ”のままであり、高速ドライブスイッチ１６はオフのままである。
When the gate voltage GH falls below the off detection threshold VL, the reference voltage is switched from “low” to “high”, and the output of the differential amplifier 51 is switched from “low” to “high”. As a result, the signal VDRV_N is switched from “high” to “low”. Two inputs to the NOR
［第２の実施形態］
次に、図９は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
[Second Embodiment]
Next, FIG. 9 is a circuit diagram illustrating the configuration of a DC-DC converter according to a second embodiment of the invention. In addition, the same code | symbol is attached | subjected to the element substantially the same as embodiment mentioned above, and the description may be abbreviate | omitted.
本実施形態では、可変電圧源６０を用いて、高速ドライブスイッチ制御回路１８に設定される前述したゲート電圧ＧＨのオン検出閾値を外部から調整できるようにしている。ハイサイドスイッチング素子１１のサイズや特性に応じてオン検出閾値を調整することで、スイッチング損失やノイズレベルを考慮した精度のよいオン検出閾値の設定が可能になる。
In this embodiment, the
［第３の実施形態］
次に、図１０は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
[Third Embodiment]
Next, FIG. 10 is a circuit diagram illustrating the configuration of a DC-DC converter according to a third embodiment of the invention. In addition, the same code | symbol is attached | subjected to the element substantially the same as embodiment mentioned above, and the description may be abbreviate | omitted.
本実施形態は、インダクタ１３に流れる出力電流ＩＬを検出抵抗Ｒｓで検出し、ハイサイドスイッチング素子１１のゲート電圧ＧＨのオン検出閾値を調整する回路を、上記第１の実施形態の回路に追加したものである。
In the present embodiment, a circuit that detects the output current IL flowing through the
インダクタ１３に直列に検出抵抗Ｒｓが接続され、その検出抵抗Ｒｓにおけるインダクタ１３に接続された一端は差動アンプ６５の非反転入力端子に接続され、検出抵抗Ｒｓの他端は抵抗Ｒｓｅｎを介して差動アンプ６５の反転入力端子に接続されている。差動アンプ６５の出力は、サンプルホールド回路６６にてサンプルホールドされ、高速ドライブスイッチ回路１８に供給される。出力電流ＩＬは検出抵抗Ｒｓの両端電圧として検出され、検出された出力電流ＩＬに基づきゲート電圧ＧＨのオン検出閾値が調整される。インダクタ１３に直列に検出抵抗Ｒｓを挿入することで、出力電流ＩＬを高精度に検出することができる。
A detection resistor Rs is connected in series to the
図１１に示すように、出力電流ＩＬが大きくなるとオン検出閾値は大きくなり、出力電流ＩＬが小さくなるとオン検出閾値は小さくなる。図１１において、縦軸はゲート電圧ＶＧを、横軸はゲートに蓄積された電荷Ｑｇを示す。 As shown in FIG. 11, the on detection threshold increases as the output current IL increases, and the on detection threshold decreases as the output current IL decreases. In FIG. 11, the vertical axis represents the gate voltage VG, and the horizontal axis represents the charge Qg accumulated in the gate.
したがって、本実施形態の回路では、検出された出力電流ＩＬが大きくなるとオン検出閾値を高く設定し、逆に出力電流ＩＬが小さくなるとオン検出閾値を低く設定する。 Therefore, in the circuit of the present embodiment, when the detected output current IL increases, the on detection threshold is set high, and conversely, when the output current IL decreases, the on detection threshold is set low.
具体的には、検出された出力電流ＩＬに応じて、図３、５に示す高速ドライブスイッチ制御回路ではＭＯＳＦＥＴのサイズ比を、図７に示す高速ドライブスイッチ制御回路では抵抗Ｒ１、Ｒ２、Ｒｆの抵抗値を変更することで、オン検出閾値を設定する。これにより、さらなる効率改善を図ることができる。 Specifically, according to the detected output current IL, the size ratio of the MOSFETs in the high-speed drive switch control circuit shown in FIGS. 3 and 5 and the resistances R1, R2, and Rf in the high-speed drive switch control circuit shown in FIG. The on detection threshold is set by changing the resistance value. Thereby, further efficiency improvement can be aimed at.
［第４の実施形態］
次に、図１２は、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
[Fourth Embodiment]
Next, FIG. 12 is a circuit diagram illustrating the configuration of a DC-DC converter according to a fourth embodiment of the invention. In addition, the same code | symbol is attached | subjected to the element substantially the same as embodiment mentioned above, The description may be abbreviate | omitted.
本実施形態は、インダクタ１３に流れる出力電流ＩＬをハイサイドスイッチング素子１１のオン抵抗ＲＤＳ（ＯＮ）の両端電圧として検出し、上記第３の実施形態と同様、検出した出力電流ＩＬに応じてオン検出閾値を調整する回路を有するものである。本実施形態の回路は、出力電圧ＬＸ基準の信号のままオン検出閾値を制御することができ、回路構成が簡単になる。
In the present embodiment, the output current IL flowing through the
［第５の実施形態］
次に、図１３は、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
[Fifth Embodiment]
Next, FIG. 13 is a circuit diagram illustrating the configuration of a DC-DC converter according to a fifth embodiment of the invention. In addition, the same code | symbol is attached | subjected to the element substantially the same as embodiment mentioned above, The description may be abbreviate | omitted.
本実施形態は、ローサイドにも高速ドライブスイッチ７１及びこれを制御する高速ドライブスイッチ制御回路７２を設けている。
In this embodiment, a high-
ローサイドドライブ回路７３は、ｐＭＯＳ６とｎＭＯＳ６を含み、これらのドレインがローサイドスイッチング素子１２のゲートに接続されている。そして、ローサイドドライブ回路７３に電源電圧ＶＬを与える電源ライン７６と、ローサイドスイッチング素子１２のゲートとの間に、ｐＭＯＳ６と高速ドライブスイッチ７１が並列に接続されている。高速ドライブスイッチ制御回路７２は、ライン７５を介してローサイドスイッチング素子１２のゲート電圧ＧＬをモニタしている。
The low
ローサイドの高速スイッチング素子７１も、図２を参照して前述したハイサイドの高速スイッチング素子１６と同様に動作される。すなわち、ローサイドにおいても、ローサイドスイッチング素子１２のゲート電圧ＧＬ立ち上がり時にはｐＭＯＳ６と高速ドライブスイッチ７１の両方をオンさせてゲートドライブ回路の電流能力を増加させ急速に立ち上がらせつつ、出力電圧ＬＸの立ち上がり終了と共に高速ドライブスイッチ７１をオフにしてゲートドライブ回路の電流能力を減少させノイズを抑制する。
The low-side high-
出力電圧ＬＸのノイズは、ハイサイドスイッチング素子１１のゲート電圧ＧＨの立ち上がり信号と、ローサイドスイッチング素子１２のゲート電圧ＧＬの立ち上がり信号で決まるため、ハイサイドとローサイドにそれぞれ高速ドライブスイッチ１６、７１を付加し、前述したような制御をすることにより、出力電圧ＬＸのノイズをより抑制することができる。
Since the noise of the output voltage LX is determined by the rising signal of the gate voltage GH of the high
［第６の実施形態］
次に、図１４は、本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
[Sixth Embodiment]
Next, FIG. 14 is a circuit diagram illustrating the configuration of a DC-DC converter according to a sixth embodiment of the invention. In addition, the same code | symbol is attached | subjected to the element substantially the same as embodiment mentioned above, and the description may be abbreviate | omitted.
ハイサイドスイッチング素子１１のゲートとライン２８との間に、ハイサイドドライブ回路１５のｎＭＯＳ１と高速ドライブスイッチ８２が並列に接続されている。また、高速ドライブスイッチ８２を制御する高速ドライブスイッチ制御回路８１が設けられ、その高速ドライブスイッチ制御回路８１は、ライン８５を介してハイサイドスイッチング素子１１のゲート電圧ＧＨをモニタしている。
Between the gate of the high-
ローサイドスイッチング素子１２のゲートとグランドとの間に、ローサイドドライブ回路７３のｎＭＯＳ６と高速ドライブスイッチ９２が並列に接続されている。また、高速ドライブスイッチ９２を制御する高速ドライブスイッチ制御回路９１が設けられ、その高速ドライブスイッチ制御回路９１は、ライン８６を介してローサイドスイッチング素子１２のゲート電圧ＧＬをモニタしている。
The nMOS 6 of the low
この実施形態で付加された高速ドライブスイッチ８２、９２は、前述した高速ドライブスイッチ１６、７１と同様に制御される。すなわち、ハイサイドスイッチング素子１１のゲート電圧ＧＨ立ち下がり時にはｎＭＯＳ１と高速ドライブスイッチ８２の両方をオンさせてゲートドライブ回路の電流能力(電荷引き抜き能力)を増加させ急速に立ち下がらせつつ、出力電圧ＬＸの立ち下がり終了と共に高速ドライブスイッチ８２をオフにしてゲートドライブ回路の電荷引き抜き能力を減少させノイズを抑制する。
The high-speed drive switches 82 and 92 added in this embodiment are controlled in the same manner as the high-speed drive switches 16 and 71 described above. That is, when the gate voltage GH of the high-
同様に、ローサイドスイッチング素子１２のゲート電圧ＧＬ立ち下がり時にはｎＭＯＳ６と高速ドライブスイッチ９２の両方をオンさせてゲートドライブ回路の電流能力(電荷引き抜き能力)を増加させ急速に立ち下がらせつつ、出力電圧ＬＸの立ち下がり終了と共に高速ドライブスイッチ９２をオフにしてゲートドライブ回路の電荷引き抜き能力を減少させノイズを抑制する。
Similarly, when the gate voltage GL of the low-
すなわち、本実施形態によれば、ハイサイドスイッチング素子１１及びローサイドスイッチング素子１２の双方について、立ち上がり時間及び立ち下がり時間を短縮し、且つスイッチング損失を低減することが可能になる。
That is, according to the present embodiment, it is possible to shorten the rise time and the fall time and reduce the switching loss for both the high-
なお、第５、第６の実施形態では、第３の実施形態で示した出力電流検出によるオン検出閾値調整回路を付加しているが、これは第４の実施形態のそれと置き換えてもかまわない。 In the fifth and sixth embodiments, the on-detection threshold adjustment circuit based on the output current detection shown in the third embodiment is added. However, this may be replaced with that in the fourth embodiment. .
前述したＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子を構成する半導体チップと、ローサイドスイッチング素子を構成する半導体チップと、これらスイッチング素子を制御する制御回路(ドライブ回路、高速ドライブスイッチ、高速ドライブスイッチ制御回路などを含む)が形成された半導体チップとの３チップ構成である。しかし、これに限らず、ハイサイドスイッチング素子、ローサイドスイッチング素子および制御回路を１チップにした構成や、ハイサイドスイッチング素子とローサイドスイッチング素子のいずれか一方と制御回路とを１チップにした構成を採用してもかまわない。 The above-described DC-DC converter includes a semiconductor chip constituting a high-side switching element, a semiconductor chip constituting a low-side switching element, and a control circuit (drive circuit, high-speed drive switch, high-speed drive switch control circuit) for controlling these switching elements. Etc.) is a three-chip configuration with a semiconductor chip formed thereon. However, the present invention is not limited to this, and a configuration in which a high-side switching element, a low-side switching element, and a control circuit are integrated into one chip, or a configuration in which one of the high-side switching element and the low-side switching element and the control circuit are integrated into one chip is adopted. It doesn't matter.
また、本発明は降圧型コンバータに限らず昇圧型コンバータにも適用可能である。 Further, the present invention is not limited to a step-down converter but can be applied to a step-up converter.
１１…ハイサイドスイッチング素子、１２…ローサイドスイッチング素子、１３…誘導性負荷（インダクタ）、１４…コンデンサ、１５…ハイサイドドライブ回路、１６…高速ドライブスイッチ、１８…高速ドライブスイッチ制御回路
DESCRIPTION OF
Claims (5)
前記ハイサイドスイッチング素子のゲートに接続され前記ハイサイドスイッチング素子のゲートを駆動するドライブ回路と、
前記ドライブ回路と並列に前記ハイサイドスイッチング素子のゲートに接続されたドライブスイッチと、
前記ドライブスイッチに制御信号を供給して前記ドライブスイッチをオンオフするドライブスイッチ制御回路と、
を備え、
前記ハイサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ハイサイドスイッチング素子のゲート電圧が所定の閾値に達すると、前記ドライブスイッチ制御回路は前記ドライブスイッチに前記制御信号を供給して前記ドライブスイッチをオンからオフに切り替えることを特徴とするコンバータの制御回路。 The high-side switching element connected between the input voltage terminal and the inductive load and the low-side switching element connected between the inductive load and the reference potential were alternately turned on and off to transform the input voltage. A control circuit for a converter that outputs a voltage,
A drive circuit connected to the gate of the high-side switching element and driving the gate of the high-side switching element;
A drive switch connected to the gate of the high-side switching element in parallel with the drive circuit;
A drive switch control circuit for supplying a control signal to the drive switch to turn the drive switch on and off;
With
When the gate voltage of the high side switching element reaches a predetermined threshold during the period when the high side switching element is driven by the drive circuit, the drive switch control circuit supplies the control signal to the drive switch. A converter control circuit, wherein the drive switch is switched from on to off.
前記ローサイドスイッチング素子のゲートに接続され前記ローサイドスイッチング素子のゲートを駆動するドライブ回路と、
前記ドライブ回路と並列に前記ローサイドスイッチング素子のゲートに接続されたドライブスイッチと、
前記ドライブスイッチに制御信号を供給して前記ドライブスイッチをオンオフするドライブスイッチ制御回路と、
を備え、
前記ローサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ローサイドスイッチング素子のゲート電圧が所定の閾値に達すると、前記ドライブスイッチ制御回路は前記ドライブスイッチに前記制御信号を供給して前記ドライブスイッチをオンからオフに切り替えることを特徴とするコンバータの制御回路。 The high-side switching element connected between the input voltage terminal and the inductive load and the low-side switching element connected between the inductive load and the reference potential were alternately turned on and off to transform the input voltage. A control circuit for a converter that outputs a voltage,
A drive circuit connected to the gate of the low-side switching element and driving the gate of the low-side switching element;
A drive switch connected to the gate of the low-side switching element in parallel with the drive circuit;
A drive switch control circuit for supplying a control signal to the drive switch to turn the drive switch on and off;
With
When the gate voltage of the low-side switching element reaches a predetermined threshold during the period when the low-side switching element is driven by the drive circuit, the drive switch control circuit supplies the control signal to the drive switch to supply the drive signal A converter control circuit characterized by switching a switch from on to off.
前記出力電流に応じて前記オン検出閾値が設定されることを特徴とする請求項２または４に記載のコンバータの制御回路。 An output current detection circuit for detecting an output current of the converter;
5. The converter control circuit according to claim 2, wherein the ON detection threshold is set according to the output current. 6.
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