JP2011135329A - Electric circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electric circuit in which the number of terminals is reduced. <P>SOLUTION: The electric circuit includes a first circuit, a first terminal connected to the first circuit, a second circuit that is not simultaneously used with the first circuit, a second terminal connected to the second circuit, a third terminal connected to the first circuit and the second circuit, and a switching section for comparing power supply voltage applied to the first circuit and the second circuit with predetermined reference voltage and stopping either the first circuit or the second circuit in accordance with the magnitude between the power supply voltage and the reference voltage. When the switching section stops the first circuit, the second circuit inputs or outputs a signal by using the second terminal and the third terminal, and when the switching section stops the second circuit, the first circuit inputs or outputs a signal by using the first terminal and the third terminal. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、機能の異なる複数の回路を備えた電気回路に関する。   The present invention relates to an electric circuit including a plurality of circuits having different functions.

たとえばＡＳＩＣなどの電気回路は、外部と接続するための端子を有する。電気回路が備える端子の数は可能な限り低減することが要求されている。端子数削減は、電気回路の小型化や、モールドパッケージへのアセンブリ容易化のために要求されるものである。ここで、アセンブリ容易化とは電気回路を規定のパッケージに収容することをいう。なお、以下の特許文献１−５には端子数の削減などについての記載がある。   For example, an electric circuit such as an ASIC has a terminal for connecting to the outside. It is required to reduce the number of terminals included in the electric circuit as much as possible. Reduction in the number of terminals is required for miniaturization of electric circuits and facilitation of assembly into a mold package. Here, facilitating assembly means accommodating an electric circuit in a prescribed package. In addition, the following patent documents 1-5 have description about reduction of the number of terminals.

特開２００２−２６２６９号公報JP 2002-26269 A 特開２００３−１５２５５０号公報JP 2003-152550 A 特開昭６０−３５８２３号公報JP 60-35823 A 特開平７−７８８７６号公報Japanese Patent Laid-Open No. 7-78876 特開平１０−２５４８２５号公報Japanese Patent Laid-Open No. 10-254825

図１１を参照して周知の電気回路について説明する。図１１に示す電気回路１００はバッファ回路１０２とオペアンプ１０４を備える。バッファ回路１０２は入力端子１０６と出力端子１０８を備える。オペアンプ１０４は入力端子１１０と出力端子１１２を備える。電気回路１００は上述の４端子を備える。ここで、バッファ回路１０２はＡＳＩＣの特性調整時に使用するのみで、調整後には使用しない。つまり、電気回路１００は４端子を常設する必要はない。このように、周知の電気回路では、各回路に必要な端子がそのまま電気回路の端子として配置されていた。そして、端子数が多くなり電気回路の小型化やアセンブリ容易化ができない問題があった。   A known electric circuit will be described with reference to FIG. An electric circuit 100 illustrated in FIG. 11 includes a buffer circuit 102 and an operational amplifier 104. The buffer circuit 102 includes an input terminal 106 and an output terminal 108. The operational amplifier 104 includes an input terminal 110 and an output terminal 112. The electric circuit 100 includes the four terminals described above. Here, the buffer circuit 102 is used only when adjusting the characteristics of the ASIC, and is not used after the adjustment. That is, the electric circuit 100 does not need to be permanently provided with four terminals. Thus, in a known electric circuit, terminals necessary for each circuit are arranged as they are as terminals of the electric circuit. In addition, the number of terminals increases, and there is a problem that the electric circuit cannot be reduced in size and assembly cannot be facilitated.

図１１に記載される４端子の場合に限らず、電気回路を構成する各回路が必要とする端子をそのまま使用した場合にも同様の問題があった。   There is a similar problem not only in the case of the four terminals described in FIG. 11 but also in the case where the terminals necessary for each circuit constituting the electric circuit are used as they are.

本発明は、上述のような課題を解決するためになされたもので、電気回路の端子数を抑制し、小型化、アセンブリ容易化ができる電気回路を提供することを目的とする。   The present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide an electric circuit capable of reducing the number of terminals of the electric circuit and reducing the size and facilitating assembly.

本願の発明にかかる電気回路は、第一回路と、該第一回路に接続された第一端子と、該第一回路と同時使用されない第二回路と、該第二回路に接続された第二端子と、該第一回路および該第二回路に接続された第三端子と、該第一回路および該第二回路に印加される電源電圧と所定の基準電圧とを比較し、該電源電圧と該基準電圧の大小に応じて該第一回路または該第二回路のいずれか一方を停止させる切り替え手段とを備える。そして、該切り替え手段により該第一回路を停止させた場合には該第二回路が該第二端子と該第三端子により信号の入出力を行い、該切り替え手段により該第二回路を停止させた場合には該第一回路が該第一端子と該第三端子により信号の入出力を行うことを特徴とする。   An electrical circuit according to the present invention includes a first circuit, a first terminal connected to the first circuit, a second circuit not used simultaneously with the first circuit, and a second circuit connected to the second circuit. A terminal, a third terminal connected to the first circuit and the second circuit, a power supply voltage applied to the first circuit and the second circuit, and a predetermined reference voltage; And switching means for stopping either the first circuit or the second circuit according to the magnitude of the reference voltage. When the first circuit is stopped by the switching means, the second circuit inputs / outputs a signal through the second terminal and the third terminal, and the second circuit is stopped by the switching means. In this case, the first circuit inputs / outputs signals through the first terminal and the third terminal.

本発明によれば、電気回路の端子数を抑制できる。   According to the present invention, the number of terminals of an electric circuit can be suppressed.

実施形態１の電気回路のブロック図である。1 is a block diagram of an electric circuit according to a first embodiment. 第一回路と第二回路の切り替えの際の各端子の機能を説明する表である。It is a table | surface explaining the function of each terminal in the case of switching of a 1st circuit and a 2nd circuit. 実施形態１の電気回路の回路図である。1 is a circuit diagram of an electric circuit according to Embodiment 1. FIG. 各端子の波形などを説明する図である。It is a figure explaining the waveform etc. of each terminal. 実施形態２の電気回路のブロック図である。6 is a block diagram of an electric circuit according to Embodiment 2. FIG. 第一回路と第二回路の切り替えの際の各端子の機能を説明する表である。It is a table | surface explaining the function of each terminal in the case of switching of a 1st circuit and a 2nd circuit. 実施形態２の電気回路の回路図である。6 is a circuit diagram of an electric circuit according to Embodiment 2. FIG. 各端子の波形などを説明する図である。It is a figure explaining the waveform etc. of each terminal. 第一回路を停止するスイッチの配置を変更した変形例を説明する回路図である。It is a circuit diagram explaining the modification which changed arrangement | positioning of the switch which stops a 1st circuit. 第一回路の出力端子が複数である場合の変形例を説明する回路図である。It is a circuit diagram explaining the modification in case the output terminal of a 1st circuit is multiple. 周知の電気回路を説明する図である。It is a figure explaining a known electric circuit.

実施の形態１
本実施形態は図１乃至図４を参照して説明する。なお、同一又は対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある。他の実施形態でも同様である。 Embodiment 1
This embodiment will be described with reference to FIGS. In addition, the same code | symbol may be attached | subjected to the same or corresponding component, and description of multiple times may be abbreviate | omitted. The same applies to other embodiments.

図１は本実施形態の電気回路１０のブロック図である。電気回路１０は第一回路１２と第二回路１４を備える。第一回路１２はバッファ回路であり、第二回路１４はオペアンプである。第一回路１２と第二回路１４は同時使用されない。第一回路１２は第一端子１６を備える。第二回路１４は第二端子１８を備える。さらに、第一回路１２および第二回路１４にはスイッチ２２を介して第三端子２０が接続される。第一端子１６、第二端子１８、第三端子２０は図１においてそれぞれＯＵＴ、ＯＰＩＮ、ＩＮ／ＯＰＯＵＴと記載されている。   FIG. 1 is a block diagram of an electric circuit 10 of the present embodiment. The electric circuit 10 includes a first circuit 12 and a second circuit 14. The first circuit 12 is a buffer circuit, and the second circuit 14 is an operational amplifier. The first circuit 12 and the second circuit 14 are not used simultaneously. The first circuit 12 includes a first terminal 16. The second circuit 14 includes a second terminal 18. Further, a third terminal 20 is connected to the first circuit 12 and the second circuit 14 via a switch 22. The first terminal 16, the second terminal 18, and the third terminal 20 are denoted as OUT, OPIN, and IN / OPOUT, respectively, in FIG.

スイッチ２２の切り替えはコンパレータ３０の出力により制御される。コンパレータ３０は電源電圧（ＶＣＣ）を抵抗２４（Ｒ１）抵抗２６（Ｒ２）で分圧したＶＲ電位(ＶＲ)と基準電位２８（ＶＲｅｆ）を比較する。ここで、ＶＲ電位とは抵抗２４と抵抗２６の間の点の電位である。ＶＲ電位はＲ１／Ｒ２とＶＣＣの積で求めることができる。なお、図１から自明なとおり基準電位２８は電源電位に依存しない。そのため、スイッチ２２の切り替えは電源電位の変動によりもたらされる。   Switching of the switch 22 is controlled by the output of the comparator 30. The comparator 30 compares the VR potential (VR) obtained by dividing the power supply voltage (VCC) by the resistor 24 (R1) and the resistor 26 (R2) with the reference potential 28 (VRef). Here, the VR potential is a potential at a point between the resistor 24 and the resistor 26. The VR potential can be obtained by the product of R1 / R2 and VCC. As is obvious from FIG. 1, the reference potential 28 does not depend on the power supply potential. Therefore, switching of the switch 22 is caused by fluctuations in the power supply potential.

図２はスイッチ２２による切り替えを説明する図である。ＶＲ電位が基準電位２８より低いとき、すなわちＶＲ＜ＶＲｅｆであるときは、スイッチ２２により第一回路１２が停止され第二回路１４を使用する。このとき、第二端子１８と第三端子２０が使用される。一方、ＶＲ電位が基準電位２８より高いとき、すなわちＶＲ＞ＶＲｅｆであるときは、スイッチ２２により第二回路１４が停止され第一回路１２を使用する。このとき、第一端子１６と第三端子２０が使用される。   FIG. 2 is a diagram for explaining switching by the switch 22. When the VR potential is lower than the reference potential 28, that is, when VR <VRef, the first circuit 12 is stopped by the switch 22 and the second circuit 14 is used. At this time, the second terminal 18 and the third terminal 20 are used. On the other hand, when the VR potential is higher than the reference potential 28, that is, when VR> VRef, the second circuit 14 is stopped by the switch 22 and the first circuit 12 is used. At this time, the first terminal 16 and the third terminal 20 are used.

図３は電気回路１０の回路図である。図３の電気回路１０では定電流回路４０をさらに備える。また、図１のスイッチ２２は図３においてはスイッチ４２、スイッチ４４、スイッチ４６に相当する。スイッチ４２、４４、４６はいずれもコンパレータ３０の出力によりオンオフが制御される。また、スイッチ４２、４４、４６はいずれもＮＰＮトランジスタを用いる。以後、図３の電気回路の回路動作について説明する。この説明は端子波形などを説明する図４を参照すると理解しやすい。   FIG. 3 is a circuit diagram of the electric circuit 10. The electric circuit 10 of FIG. 3 further includes a constant current circuit 40. 1 corresponds to the switch 42, the switch 44, and the switch 46 in FIG. The switches 42, 44, 46 are all turned on / off by the output of the comparator 30. Further, the switches 42, 44 and 46 all use NPN transistors. Hereinafter, the circuit operation of the electric circuit of FIG. 3 will be described. This explanation can be easily understood with reference to FIG. 4 for explaining the terminal waveform and the like.

ＶＲ＜ＶＲｅｆである場合は、スイッチ４２はオン状態（Ｈｉ)とされる。そしてスイッチ４４、４６はオフ状態(Ｌｏｗ）とされる。スイッチ４２がオン状態であるからスイッチ４２のコレクタ電位がＬｏ固定となり第一端子１６への出力を遮断する。よってＶＲ＜ＶＲｅｆである場合は、スイッチ４２により第一回路１２が停止される。そして、第二端子１８の入力が第三端子２０から出力される。つまり、ＶＲ＜ＶＲｅｆである場合は第二回路１４が使用される。   When VR <VRef, the switch 42 is turned on (Hi). The switches 44 and 46 are turned off (Low). Since the switch 42 is in the ON state, the collector potential of the switch 42 is fixed to Lo and the output to the first terminal 16 is cut off. Therefore, when VR <VRef, the first circuit 12 is stopped by the switch 42. Then, the input of the second terminal 18 is output from the third terminal 20. That is, when VR <VRef, the second circuit 14 is used.

ＶＲ＞ＶＲｅｆである場合は、スイッチ４２はオフ状態とされる。そしてスイッチ４４、４６はオン状態とされる。よってスイッチ４２がＨｉインピーダンス状態となり第一回路１２が使用できる。スイッチ４４がオン状態であるからスイッチ４４のコレクタ電位がＬｏ固定となる。よって第二回路１４の後段の定電流回路が停止する。また、スイッチ４６がオフ状態であるからスイッチ４６のコレクタ電位がＬｏ固定となる。よって定電流回路４０が停止する。ゆえに、ＶＲ＞ＶＲｅｆである場合は、スイッチ４４、４６により第二回路１４が停止される。そして、第三端子２０の入力が第一端子１６から出力される。つまり、ＶＲ＞ＶＲｅｆである場合は第一回路１２が使用される。   When VR> VRef, the switch 42 is turned off. The switches 44 and 46 are turned on. Therefore, the switch 42 becomes a Hi impedance state, and the first circuit 12 can be used. Since the switch 44 is on, the collector potential of the switch 44 is fixed at Lo. Therefore, the constant current circuit at the rear stage of the second circuit 14 is stopped. Further, since the switch 46 is in the OFF state, the collector potential of the switch 46 is fixed to Lo. Therefore, the constant current circuit 40 stops. Therefore, when VR> VRef, the second circuit 14 is stopped by the switches 44 and 46. Then, the input of the third terminal 20 is output from the first terminal 16. That is, the first circuit 12 is used when VR> VRef.

本実施形態の電気回路１０は第三端子２０を第一回路１２の入力及び第二回路１４の出力に用いるため端子数を低減できる。よって電気回路１０の小型化、アセンブリ容易化ができる。   Since the electric circuit 10 of this embodiment uses the third terminal 20 for the input of the first circuit 12 and the output of the second circuit 14, the number of terminals can be reduced. Therefore, the electric circuit 10 can be downsized and assembled easily.

本実施形態は、第一回路１２利用時と第二回路１４利用時の電源電圧ＶＣＣが異なることを第一回路１２と第二回路１４の切り替えに活用することが特徴である。これにより、同時使用することのない端子については共用化し電気回路の小型化、アセンブリ容易化を行うことができる。   The present embodiment is characterized in that the difference between the power supply voltage VCC when the first circuit 12 is used and the second circuit 14 is used for switching between the first circuit 12 and the second circuit 14. As a result, terminals that are not used simultaneously can be shared to reduce the size of the electric circuit and facilitate assembly.

実施の形態２
本実施形態は第一回路の出力端子が２以上である場合にも端子数を低減できる電気回路に関する。本実施形態は図５乃至図８を参照して説明する。 Embodiment 2
The present embodiment relates to an electric circuit that can reduce the number of terminals even when the number of output terminals of the first circuit is two or more. This embodiment will be described with reference to FIGS.

図５は本実施形態の電気回路６０のブロック図である。本実施形態の電気回路６０は第一回路５４と第二回路１４のいずれか一方を利用し、これらを同時使用することはない。本実施形態の第一回路５４は、第一端子１６に加えて第四端子５６を備える点が実施形態１と相違する。図５において第一端子１６はＯＵＴ１、第四端子５６はＯＵＴ２と記載されている。さらに、第一端子１６と第四端子５６を切り替えるスイッチ５２を備える。スイッチ５２はコンパレータ５０の出力により切り替えられる。コンパレータ５０は、実施形態１で説明したコンパレータ３０と同様に、抵抗により分圧された電源電圧ＶＣＣと基準電位２８（ＶＲｅｆ）を比較しスイッチ５２を切り替える。なお、図５に示すように、抵抗により分圧された電圧は、ＶＲ１とＶＲ２の２箇所から取り出される。   FIG. 5 is a block diagram of the electric circuit 60 of the present embodiment. The electric circuit 60 of the present embodiment uses one of the first circuit 54 and the second circuit 14 and does not use them simultaneously. The first circuit 54 of the present embodiment is different from the first embodiment in that it includes a fourth terminal 56 in addition to the first terminal 16. In FIG. 5, the first terminal 16 is described as OUT1, and the fourth terminal 56 is described as OUT2. Furthermore, the switch 52 which switches the 1st terminal 16 and the 4th terminal 56 is provided. The switch 52 is switched by the output of the comparator 50. Similar to the comparator 30 described in the first embodiment, the comparator 50 compares the power source voltage VCC divided by the resistor with the reference potential 28 (VRef) and switches the switch 52. As shown in FIG. 5, the voltage divided by the resistors is taken out from two locations VR1 and VR2.

図６はスイッチ５２による切り替えを説明する図である。ＶＲ１電位が基準電位２８より低いとき、すなわちＶＲ１＜ＶＲｅｆであるときは、スイッチ２２が第一回路５４を停止する。よって第二端子１８および第三端子２０を用いて第二回路１４が使用される。次に、ＶＲ２＜ＶＲｅｆ＜ＶＲ１の場合には第一回路５４が使用される。具体的には、第一端子１６と第三端子２０が導通する。次に、ＶＲｅｆ＜ＶＲ２の場合には第一回路５４が使用される。具体的には第四端子５６と第三端子２０が導通する。   FIG. 6 is a diagram for explaining switching by the switch 52. When the VR1 potential is lower than the reference potential 28, that is, when VR1 <VRef, the switch 22 stops the first circuit 54. Therefore, the second circuit 14 is used by using the second terminal 18 and the third terminal 20. Next, the first circuit 54 is used when VR2 <VRef <VR1. Specifically, the first terminal 16 and the third terminal 20 are electrically connected. Next, when VRef <VR2, the first circuit 54 is used. Specifically, the fourth terminal 56 and the third terminal 20 are electrically connected.

図７は電気回路６０の回路図である。図５におけるスイッチ５２は回路図７では、コンパレータ３０およびコンパレータ５０の出力を入力とするＸＮＯＲゲート６４を有する。また、２つのトランジスタからなるスイッチ６２を有する。図８には本実施形態の電気回路６０の端子波形などを示す。図８から、電源電圧ＶＣＣに応じて第三端子２０（ＩＮ／ＯＰＯＵＴ）の信号が変化することがわかる。図７の電気回路６０では電源電圧ＶＣＣを３つの抵抗で分圧しＶＲ１、ＶＲ２で表される電圧を生成している。そして、コンパレータ５０、コンパレータ３０はＶＲ１、ＶＲ２をＶＲｅｆと比較し出力することで回路の切り替えが行われる。   FIG. 7 is a circuit diagram of the electric circuit 60. In FIG. 7, the switch 52 in FIG. 5 has an XNOR gate 64 that receives the outputs of the comparator 30 and the comparator 50 as inputs. In addition, a switch 62 including two transistors is provided. FIG. 8 shows terminal waveforms of the electric circuit 60 of the present embodiment. FIG. 8 shows that the signal of the third terminal 20 (IN / OPOUT) changes according to the power supply voltage VCC. In the electric circuit 60 of FIG. 7, the power supply voltage VCC is divided by three resistors to generate voltages represented by VR1 and VR2. Then, the comparator 50 and the comparator 30 compare and output VR1 and VR2 with VRef to switch circuits.

本実施形態では、第一回路の出力端子数が増大したときにはコンパレータとスイッチを新たに設ける。これにより、第一回路用の入力端子数を増大させることなく第一回路の出力端子数を増加できる。よって電気回路６０の端子数増大を抑制できる。なお、本実施形態で第一回路の出力端子数は２であるが、出力端子数が３以上であっても同様に対応できる。   In this embodiment, a comparator and a switch are newly provided when the number of output terminals of the first circuit increases. Thereby, the number of output terminals of the first circuit can be increased without increasing the number of input terminals for the first circuit. Therefore, an increase in the number of terminals of the electric circuit 60 can be suppressed. In the present embodiment, the number of output terminals of the first circuit is 2, but even when the number of output terminals is 3 or more, the same can be dealt with.

実施形態１、２で説明した本発明は様々な変形が可能である。
たとえば、ここまでの実施形態におけるスイッチはＮＰＮトランジスタを備えることとしたが、本発明はこれに限定されない。たとえば、図７に記載されるスイッチ６２、４４、４６を構成するトランジスタはＭＯＳトランジスタとしても良い。ＮＰＮトランジスタに代えてＭＯＳトランジスタを用いることにより電気回路６０を小型化できる。よってチップサイズを縮小できる。 The present invention described in the first and second embodiments can be variously modified.
For example, although the switch in the embodiments so far includes the NPN transistor, the present invention is not limited to this. For example, the transistors constituting the switches 62, 44, and 46 shown in FIG. 7 may be MOS transistors. The electric circuit 60 can be reduced in size by using a MOS transistor instead of the NPN transistor. Therefore, the chip size can be reduced.

たとえば、図３の構成のインバータ回路４１を省略することとしても良い。具体的には、図９に示すようにスイッチ４２を第三端子２０と接続するように配置しても良い。図９の構成では、スイッチ４２を第一回路１２の前段に配置している。スイッチ４２が第一回路のトランジスタＱ１と接続され、第一回路の停止を可能としている。これにより図３におけるインバータ回路４１を省略できるため、電気回路１０を更に小型化できる。   For example, the inverter circuit 41 having the configuration of FIG. 3 may be omitted. Specifically, as shown in FIG. 9, the switch 42 may be arranged so as to be connected to the third terminal 20. In the configuration of FIG. 9, the switch 42 is disposed in front of the first circuit 12. The switch 42 is connected to the transistor Q1 of the first circuit, and the first circuit can be stopped. As a result, the inverter circuit 41 in FIG. 3 can be omitted, and the electric circuit 10 can be further downsized.

図９のように第一回路１２を停止させるスイッチ４２を第三端子２０と接続する構成は、第一回路１２の出力端子が複数の場合にも応用できる。そのような例は図１０に示されている。図１０では本実施形態と同様に、コンパレータ５０が追加されて出力端子５６（第四端子５６）の増加に対応できる。また、スイッチ６２は２つのトランジスタで構成されることになる。   The configuration in which the switch 42 for stopping the first circuit 12 as shown in FIG. 9 is connected to the third terminal 20 can also be applied to a case where there are a plurality of output terminals of the first circuit 12. Such an example is shown in FIG. In FIG. 10, as in the present embodiment, a comparator 50 is added to cope with an increase in the output terminals 56 (fourth terminals 56). The switch 62 is composed of two transistors.

１０ 電気回路、 １２ 第一回路、 １４ 第二回路、 １６ 第一端子、 １８ 第二端子、 ２０ 第三端子、 ２２ スイッチ、 ３０ コンパレータ、 ４２ スイッチ、 ４４ スイッチ、 ４６ スイッチ   10 electrical circuit, 12 first circuit, 14 second circuit, 16 first terminal, 18 second terminal, 20 third terminal, 22 switch, 30 comparator, 42 switch, 44 switch, 46 switch

Claims (4)

第一回路と、
前記第一回路に接続された第一端子と、
前記第一回路と同時使用されない第二回路と、
前記第二回路に接続された第二端子と、
前記第一回路および前記第二回路に接続された第三端子と、
電源電圧と所定の基準電圧とを比較し、前記電源電圧と前記基準電圧の大小に応じて前記第一回路または前記第二回路のいずれか一方を停止させる切り替え手段とを備え、
前記切り替え手段により前記第一回路を停止させた場合には前記第二回路が前記第二端子と前記第三端子により信号の入出力を行い、
前記切り替え手段により前記第二回路を停止させた場合には前記第一回路が前記第一端子と前記第三端子により信号の入出力を行うことを特徴とする電気回路。 The first circuit,
A first terminal connected to the first circuit;
A second circuit not used simultaneously with the first circuit;
A second terminal connected to the second circuit;
A third terminal connected to the first circuit and the second circuit;
Switching means for comparing a power supply voltage with a predetermined reference voltage, and stopping either the first circuit or the second circuit according to the magnitude of the power supply voltage and the reference voltage;
When the first circuit is stopped by the switching means, the second circuit performs input / output of signals through the second terminal and the third terminal,
The electric circuit according to claim 1, wherein when the second circuit is stopped by the switching means, the first circuit inputs and outputs signals through the first terminal and the third terminal. 前記第二回路に接続された複数の端子と、
前記第二端子と前記複数の端子に個別に接続されたトランジスタとを備え、
前記第二端子と前記複数の端子は前記第二回路の出力端子であり、
前記切り替え手段はさらに、前記電源電圧と前記基準電圧の大小に応じて、前記第二端子と前記複数の端子の中の一つの端子から出力を行うように前記トランジスタのオンオフを制御する出力端子選択手段を有することを特徴とする請求項１に記載の電気回路。 A plurality of terminals connected to the second circuit;
A transistor individually connected to the second terminal and the plurality of terminals;
The second terminal and the plurality of terminals are output terminals of the second circuit,
The switching means further selects an output terminal for controlling on / off of the transistor to output from the second terminal and one of the plurality of terminals according to the power supply voltage and the reference voltage. The electric circuit according to claim 1, further comprising means. 前記切り替え手段は、ＭＯＳトランジスタを用いて第一回路または第二回路のいずれか一方を停止させることを特徴とする請求項１に記載の電気回路。   2. The electric circuit according to claim 1, wherein the switching unit stops one of the first circuit and the second circuit using a MOS transistor. 前記トランジスタはＭＯＳトランジスタであることを特徴とする請求項２に記載の電気回路。   The electric circuit according to claim 2, wherein the transistor is a MOS transistor.
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6342484A (en) * 1986-08-07 1988-02-23 Mitsubishi Electric Corp Integrated circuit device
JPH0555894A (en) * 1991-08-28 1993-03-05 Seiko Epson Corp Semiconductor device
JPH0621801A (en) * 1992-07-03 1994-01-28 Seiko Epson Corp Semiconductor integrating device
JPH06195969A (en) * 1992-12-22 1994-07-15 Mitsubishi Electric Corp Semiconductor integrated circuit
JPH06308171A (en) * 1993-04-23 1994-11-04 Sharp Corp Power supply-voltage detecting circuit
JP2000312004A (en) * 1999-04-27 2000-11-07 Seiko Epson Corp Low power consumtion logical function circuit
JP2002076874A (en) * 2000-08-28 2002-03-15 Nec Kyushu Ltd Output interface circuit
JP2002214306A (en) * 2001-01-15 2002-07-31 Hitachi Ltd Semiconductor integrated circuit
JP2008017300A (en) * 2006-07-07 2008-01-24 Nec Electronics Corp Semiconductor integrated circuit device, and input circuit

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6342484A (en) * 1986-08-07 1988-02-23 Mitsubishi Electric Corp Integrated circuit device
JPH0555894A (en) * 1991-08-28 1993-03-05 Seiko Epson Corp Semiconductor device
JPH0621801A (en) * 1992-07-03 1994-01-28 Seiko Epson Corp Semiconductor integrating device
JPH06195969A (en) * 1992-12-22 1994-07-15 Mitsubishi Electric Corp Semiconductor integrated circuit
JPH06308171A (en) * 1993-04-23 1994-11-04 Sharp Corp Power supply-voltage detecting circuit
JP2000312004A (en) * 1999-04-27 2000-11-07 Seiko Epson Corp Low power consumtion logical function circuit
JP2002076874A (en) * 2000-08-28 2002-03-15 Nec Kyushu Ltd Output interface circuit
JP2002214306A (en) * 2001-01-15 2002-07-31 Hitachi Ltd Semiconductor integrated circuit
JP2008017300A (en) * 2006-07-07 2008-01-24 Nec Electronics Corp Semiconductor integrated circuit device, and input circuit

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