JP2011135116A

JP2011135116A - Semiconductor device and manufacturing method of the same

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Publication number: JP2011135116A
Application number: JP2011086562A
Authority: JP
Inventors: Koichi Nagai; 孝一永井
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2011-04-08
Filing date: 2011-04-08
Publication date: 2011-07-07
Anticipated expiration: 2026-06-30
Also published as: JP5423723B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, capable of more surely preventing performance deterioration of ferroelectric capacitor due to infiltration of moisture or hydrogen and also of avoiding increase in the number of manufacturing procedures, and to provide a manufacturing method for the device. <P>SOLUTION: A transistor T is formed on a semiconductor substrate 110, and thereafter, a first insulating film 121 is formed. Next, the ferroelectric capacitor 130 is formed on the first insulating film 121, and a second insulating film 131a is formed thereon. Next, the upper surface of the second insulating film 131a is planarized so as to be continuous with the upper surface of the upper electrode 128a of the ferroelectric capacitor 130, and thereafter, a plug 133, which is connected to the impurity region 118 of the transistor T, is formed. Then, a hydrogen barrier layer 134 is formed by aluminum oxide, or the like, and a third insulating film 131b is formed thereon. Subsequently, wiring 137, connected to the ferroelectric capacitor 130 and the plug 133, is formed. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、一対の電極間に強誘電体膜を挟んで構成された強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device including a ferroelectric capacitor configured by sandwiching a ferroelectric film between a pair of electrodes, and a manufacturing method thereof.

近年、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを備えたメモリ（Ferroelectric Random Access Memory：以下、「ＦｅＲＡＭ」という）の開発が進められている。ＦｅＲＡＭは電源を切っても情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性及び低消費電力を実現できるという優れた特性を有している。 In recent years, development of a memory (Ferroelectric Random Access Memory: hereinafter referred to as “FeRAM”) having a ferroelectric capacitor for storing information using the hysteresis characteristic of the ferroelectric has been advanced. FeRAM is a nonvolatile memory in which information is not lost even when the power is turned off, and has excellent characteristics such as high integration, high speed driving, high durability, and low power consumption.

強誘電体キャパシタの強誘電体膜材料としては、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）やＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）などのペロブスカイト結晶構造を有する強誘電体酸化物が主に用いられている。これらの強誘電体酸化物の残留分極量は、１０〜３０μＣ／ｃｍ²程度である。 As a ferroelectric film material of a ferroelectric capacitor, a ferroelectric oxide having a perovskite crystal structure such as PZT (Pb (Zr, Ti) O ₃ ) or SBT (SrBi ₂ Ta ₂ O ₉ ) having a large remanent polarization amount is used. Things are mainly used. The residual polarization amount of these ferroelectric oxides is about 10 to 30 μC / cm ² .

ところで、上述した酸化物からなる強誘電体膜は、シリコン酸化膜等により形成される層間絶縁膜を介して外部から侵入する水分により、強誘電体特性が劣化することが知られている。すなわち、シリコン酸化膜等により形成された層間絶縁膜に水分が侵入すると、成膜工程やその他の高温プロセスにおいて水分が分解されて水素と酸素とが発生する。その水分の分解により発生した水素が強誘電体膜中に侵入し、強誘電体膜中の酸素と反応して酸素欠陥が発生して、強誘電体膜の結晶性が低下する。その結果、強誘電体膜の残留分極量や誘電率が低下して強誘電体キャパシタの性能が劣化する。極端な場合には、水分や水素の侵入により、強誘電体キャパシタだけでなくトランジスタ等の性能が劣化することもある。また、ＦｅＲＡＭを長期間使用すると、同様に強誘電体膜中に水素が侵入して強誘電体キャパシタの性能が劣化することが知られている。 By the way, it is known that the ferroelectric characteristics of the above-described oxide film are deteriorated by moisture entering from the outside through an interlayer insulating film formed of a silicon oxide film or the like. That is, when moisture enters the interlayer insulating film formed of a silicon oxide film or the like, the moisture is decomposed and hydrogen and oxygen are generated in the film forming process and other high-temperature processes. Hydrogen generated by the decomposition of the moisture penetrates into the ferroelectric film and reacts with oxygen in the ferroelectric film to generate oxygen defects, thereby lowering the crystallinity of the ferroelectric film. As a result, the remanent polarization amount and dielectric constant of the ferroelectric film are lowered, and the performance of the ferroelectric capacitor is deteriorated. In extreme cases, the performance of not only the ferroelectric capacitor but also the transistor or the like may deteriorate due to the intrusion of moisture or hydrogen. Similarly, it is known that when FeRAM is used for a long time, hydrogen penetrates into the ferroelectric film and the performance of the ferroelectric capacitor deteriorates.

このような性能劣化を回避するために、強誘電体キャパシタを備えた半導体装置では、従来から強誘電体キャパシタや配線層の上に水素及び水分の侵入を阻止するバリア層を形成している。このバリア層としては、例えば酸化アルミニウム（Ａｌ₂Ｏ₃：アルミナ）膜が用いられる。 In order to avoid such performance deterioration, a semiconductor device provided with a ferroelectric capacitor has conventionally formed a barrier layer that prevents entry of hydrogen and moisture on the ferroelectric capacitor and the wiring layer. As this barrier layer, for example, an aluminum oxide (Al ₂ O ₃ : alumina) film is used.

特許文献１には、強誘電体キャパシタを覆う層間絶縁膜の上方に、ＳｉＮ（窒化シリコン）又はＳｉＯＮ（酸窒化シリコン）からなる水分拡散防止膜を形成すること、及び水分拡散防止膜の上又は下に酸化タンタル（Ｔａ₂Ｏ₃）又はアルミナからなる水素拡散防止膜を形成することが記載されている。 In Patent Document 1, a moisture diffusion prevention film made of SiN (silicon nitride) or SiON (silicon oxynitride) is formed above an interlayer insulating film covering a ferroelectric capacitor, and a moisture diffusion prevention film is formed on or It describes that a hydrogen diffusion prevention film made of tantalum oxide (Ta ₂ O ₃ ) or alumina is formed below.

特許文献２には、層間絶縁膜の上に耐湿性保護膜（ＳｉＮ膜又はＳｉＯ₂膜）が形成された強誘電体メモリにおいて、層間絶縁膜と耐湿性保護膜との間にイリジウム又はアルミナ等からなる保護膜を形成することが記載されている。この保護膜は、耐湿性保護膜と配線層との接触により発生する応力が強誘電体膜に与える影響を緩和するためのものである。 In Patent Document 2, in a ferroelectric memory in which a moisture-resistant protective film (SiN film or SiO ₂ film) is formed on an interlayer insulating film, iridium, alumina, or the like is provided between the interlayer insulating film and the moisture-resistant protective film. The formation of a protective film made of is described. This protective film is for mitigating the influence of the stress generated by the contact between the moisture-resistant protective film and the wiring layer on the ferroelectric film.

特許文献３には、層間絶縁膜の上にＳｉＮ又はＳｉＯＮからなる水分拡散防止膜を形成した強誘電体メモリが記載されている。この特許文献３では、水分拡散防止膜の上にトランジスタと接続される配線を形成することにより、配線形成時における強誘電体膜への水分の侵入を防止している。 Patent Document 3 describes a ferroelectric memory in which a moisture diffusion preventing film made of SiN or SiON is formed on an interlayer insulating film. In Patent Document 3, a wiring connected to a transistor is formed on a moisture diffusion preventing film to prevent moisture from entering the ferroelectric film during wiring formation.

特許文献４には、強誘電体キャパシタを覆う第１の水素拡散防止膜と、水素拡散防止膜の上に形成されて表面が平坦化処理された層間絶縁膜と、その層間絶縁膜の上に形成された第２の水素拡散防止膜とを有する半導体装置が記載されている。この特許文献４では、第１及び第２の水素拡散防止膜を酸化アルミニウムにより形成することが記載されている。 In Patent Document 4, a first hydrogen diffusion preventing film covering a ferroelectric capacitor, an interlayer insulating film formed on the hydrogen diffusion preventing film and having a planarized surface, and an interlayer insulating film on the interlayer insulating film are disclosed. A semiconductor device having a formed second hydrogen diffusion preventive film is described. In Patent Document 4, it is described that the first and second hydrogen diffusion preventing films are formed of aluminum oxide.

特開２００３−１００９９４号公報JP 2003-100994 A 特開２０００−１６４８１７号公報JP 2000-164817 A 特開２００５−１９１３２５号公報JP 2005-191325 A 特開２００６−４９７９５号公報JP 2006-49795 A

しかしながら、本願発明者等は、従来技術には以下に示す問題点があると考えている。すなわち、従来は、例えば強誘電体キャパシタの上に直接酸化アルミニウムからなるバリア層を形成し、このバリア層により強誘電体膜への水素及び水分の侵入を防止している。この場合、バリア層には必然的に段差が発生する。しかし、酸化アルミニウムは被覆性が悪いので、バリア層の段差部分に水素又は水分が侵入する隙間が発生しやすい。このため、強誘電体キャパシタの性能劣化を防止する効果が十分ではない。 However, the inventors of the present application consider that the prior art has the following problems. That is, conventionally, for example, a barrier layer made of aluminum oxide is directly formed on a ferroelectric capacitor, and this barrier layer prevents entry of hydrogen and moisture into the ferroelectric film. In this case, a step is inevitably generated in the barrier layer. However, since aluminum oxide has poor coverage, a gap in which hydrogen or moisture enters the stepped portion of the barrier layer is likely to occur. For this reason, the effect of preventing the performance deterioration of the ferroelectric capacitor is not sufficient.

強誘電体キャパシタの上だけでなく、配線層の上にもバリア層を形成することもある。しかし、この場合も、配線層による段差によりバリア層に水素や水分が侵入する隙間が発生し、強誘電体キャパシタの特性劣化を十分に防止することができない。 A barrier layer may be formed not only on the ferroelectric capacitor but also on the wiring layer. However, even in this case, a gap through which hydrogen or moisture enters the barrier layer is generated due to a step due to the wiring layer, and the characteristic deterioration of the ferroelectric capacitor cannot be sufficiently prevented.

また、従来のＦｅＲＡＭでは、通常、半導体基板の表面の不純物領域（トランジスタのソース／ドレイン）と接続するＷ（タングステン）プラグを形成した後、強誘電体キャパシタを形成している。この場合、強誘電体膜をアニールする工程においてＷプラグが酸化してしまうことが考えられるので、アニール前にＷプラグの上に絶縁膜を形成する工程と、アニール後に絶縁膜を除去する工程とが必要となる。従って、工程数が多くなる。 In a conventional FeRAM, a ferroelectric capacitor is generally formed after forming a W (tungsten) plug connected to an impurity region (source / drain of a transistor) on the surface of a semiconductor substrate. In this case, since it is considered that the W plug is oxidized in the step of annealing the ferroelectric film, a step of forming an insulating film on the W plug before annealing, and a step of removing the insulating film after annealing. Is required. Therefore, the number of processes increases.

前述した特許文献４では、強誘電体キャパシタの上に直接第１のバリア層を形成するとともに、その上の層間絶縁膜の表面を平坦化して第２のバリア層を形成している。第２のバリア層がない場合は、強誘電体膜をアニールするときに層間絶縁膜中の水分は外部に放出される。しかし、第２のバリア層があると、層間絶縁膜中の水分を除去することができなくなって、強誘電体キャパシタの特性が劣化する原因となる。 In Patent Document 4 described above, the first barrier layer is formed directly on the ferroelectric capacitor, and the surface of the interlayer insulating film thereon is planarized to form the second barrier layer. When there is no second barrier layer, moisture in the interlayer insulating film is released to the outside when the ferroelectric film is annealed. However, if the second barrier layer is present, moisture in the interlayer insulating film cannot be removed, which causes the characteristics of the ferroelectric capacitor to deteriorate.

また、特許文献４では、層間絶縁膜の表面から強誘電体キャパシタの上部電極に到達する浅いコンタクトホールと、層間絶縁膜の表面から下層のプラグに到達する深いコンタクトホールとを同時に形成している。このコンタクトホール形成工程において、強誘電体膜にエッチングによるダメージが発生し、強誘電体キャパシタの特性が劣化することが考えられる。 In Patent Document 4, a shallow contact hole reaching the upper electrode of the ferroelectric capacitor from the surface of the interlayer insulating film and a deep contact hole reaching the lower plug from the surface of the interlayer insulating film are simultaneously formed. . In this contact hole forming step, it is considered that the ferroelectric film is damaged by etching and the characteristics of the ferroelectric capacitor are deteriorated.

以上から、本願発明の目的は、水分又は水素の侵入による強誘電体キャパシタの性能劣化をより確実に防止できるとともに、製造工程数の増加を回避できる半導体装置及びその製造方法を提供することである。 In view of the above, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can more reliably prevent performance degradation of the ferroelectric capacitor due to intrusion of moisture or hydrogen and avoid an increase in the number of manufacturing steps. .

本発明の一観点によれば、半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜の上に形成された強誘電体キャパシタと、前記強誘電体キャパシタの上を覆う上面が平坦化された第２の絶縁膜と、前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域と電気的に接続されたプラグと、前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上面から前記強誘電体キャパシタに連絡する第２のコンタクトホールと、前記第３の絶縁膜の上面から前記プラグに連絡する第３のコンタクトホールと、前記第３の絶縁膜の上に形成され、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタ及び前記プラグにそれぞれ電気的に接続された配線とを有し、前記第２の絶縁膜の上面と前記強誘電体キャパシタの上部電極の上面とが連続している半導体装置が提供される。 According to one aspect of the present invention, a semiconductor substrate, a transistor formed on the semiconductor substrate, a first insulating film formed on the semiconductor substrate and covering the transistor, and the first insulating film A ferroelectric capacitor formed on the ferroelectric capacitor, a second insulating film having a flat upper surface covering the ferroelectric capacitor, and an impurity region constituting the transistor from the upper surface of the second insulating film A first contact hole that reaches the first contact hole, a plug embedded in the first contact hole, electrically connected to the impurity region, and formed on the second insulating film. A hydrogen barrier layer that prevents entry of hydrogen and moisture downward, a third insulating film formed on the hydrogen barrier layer, and an upper surface of the third insulating film communicate with the ferroelectric capacitor. Second co A tact hole, a third contact hole that communicates with the plug from the upper surface of the third insulating film, and the third insulating film are formed on the third insulating film, and are formed through the second and third contact holes. Provided is a semiconductor device having a ferroelectric capacitor and a wiring electrically connected to each of the plugs, wherein the upper surface of the second insulating film and the upper surface of the upper electrode of the ferroelectric capacitor are continuous. Is done.

本発明においては、強誘電体キャパシタの上に形成された第２の絶縁膜の上面が平坦化されており、この第２の絶縁膜の上に水素バリア層を形成している。つまり、本発明においては、水素バリア層の下地となる第２の絶縁膜の上面に段差がないため、水素バリア層を例えば酸化アルミニウム等のように被覆性が悪い材料により形成しても、水素及び水分が侵入する隙間の発生が回避される。その結果、強誘電体キャパシタの水素及び水分による特性劣化が抑制され、半導体装置の信頼性が向上する。 In the present invention, the upper surface of the second insulating film formed on the ferroelectric capacitor is flattened, and a hydrogen barrier layer is formed on the second insulating film. In other words, in the present invention, since there is no step on the upper surface of the second insulating film that is the base of the hydrogen barrier layer, even if the hydrogen barrier layer is formed of a material with poor coverage, such as aluminum oxide, And the generation of gaps through which moisture enters is avoided. As a result, deterioration of characteristics due to hydrogen and moisture of the ferroelectric capacitor is suppressed, and the reliability of the semiconductor device is improved.

本発明の他の観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上面を平坦化する工程と、前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホール内に導体を埋め込んで前記不純物領域に電気的に接続するプラグを形成する工程と、前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上面から前記強誘電体キャパシタの上部電極及び下部電極に到達する第２のコンタクトホールを形成する工程と、前記強誘電体キャパシタに対し回復アニールを実施する工程と、前記第３の絶縁膜の上面から前記プラグに到達する第３のコンタクトホールを形成する工程と、前記第３の絶縁膜の上に、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタの上部電極及び下部電極並びに前記プラグにそれぞれ電気的に接続する配線を形成する工程とを有する半導体装置の製造方法が提供される。 According to another aspect of the present invention, a step of forming a transistor on a semiconductor substrate, a step of forming a first insulating film covering the transistor on the semiconductor substrate, and a step of forming the first insulating film Forming a ferroelectric capacitor including a lower electrode, a ferroelectric film and an upper electrode; and a second insulating film covering the ferroelectric capacitor on the first insulating film A step of planarizing the upper surface of the second insulating film, a step of forming a first contact hole reaching the impurity region constituting the transistor from the upper surface of the second insulating film, A step of filling a conductor in the first contact hole to form a plug that is electrically connected to the impurity region, and a hydrogen that prevents downward entry of hydrogen and moisture on the second insulating film. Barrier layer A step of forming, a step of forming a third insulating film on the hydrogen barrier layer, and a second contact reaching the upper electrode and the lower electrode of the ferroelectric capacitor from the upper surface of the third insulating film Forming a hole, performing a recovery annealing on the ferroelectric capacitor, forming a third contact hole reaching the plug from the upper surface of the third insulating film, and the third Forming a wiring electrically connected to the upper electrode and the lower electrode of the ferroelectric capacitor and the plug through the second and third contact holes on the insulating film, respectively. A manufacturing method is provided.

本発明においては、強誘電体キャパシタを形成した後、この強誘電体キャパシタの上を被覆する第２の絶縁膜を形成する。そして、この第２の絶縁膜の上面を平坦化した後、第２の絶縁膜の上面からトランジスタの不純物領域（ソース／ドレイン領域）に到達するコンタクトホールを形成し、このコンタクトホール内に導体を埋め込んでプラグを形成する。つまり、本発明においては、プラグを形成するときには強誘電体キャパシタの形成が完了しているので、強誘電体膜のアニール時にプラグが酸化することを防止するための絶縁膜の形成工程及び除去工程が不要になる。 In the present invention, after the ferroelectric capacitor is formed, a second insulating film is formed to cover the ferroelectric capacitor. Then, after planarizing the upper surface of the second insulating film, a contact hole reaching the impurity region (source / drain region) of the transistor from the upper surface of the second insulating film is formed, and a conductor is formed in the contact hole. Embedded plugs are formed. That is, in the present invention, since the formation of the ferroelectric capacitor is completed when the plug is formed, the insulating film forming process and the removing process for preventing the plug from being oxidized during the annealing of the ferroelectric film. Is no longer necessary.

また、本発明においては、第２の絶縁膜の上面とトランジスタの不純物領域との間に酸化アルミニウム等からなる水素バリア層がないため、第２の絶縁膜の上面からトランジスタの不純物領域まで到達するコンタクトホールを容易に形成することができる。なお、第２の絶縁膜の上面とトランジスタの不純物領域との間に酸化アルミニウム等からなる水素バリア層が１層だけある場合も、第２の絶縁膜の上面からトランジスタの不純物領域まで到達するコンタクトホールを比較的容易に形成することができる。しかし、第２の絶縁膜の上面とトランジスタの不純物領域との間に酸化アルミニウム等からなる水素バリア層が２層以上ある場合は、第２の絶縁膜の上面からトランジスタの不純物領域まで到達するコンタクトホールの形成が困難になる。 In the present invention, since there is no hydrogen barrier layer made of aluminum oxide or the like between the upper surface of the second insulating film and the impurity region of the transistor, it reaches the impurity region of the transistor from the upper surface of the second insulating film. Contact holes can be easily formed. Note that even when there is only one hydrogen barrier layer made of aluminum oxide or the like between the upper surface of the second insulating film and the impurity region of the transistor, the contact reaching the impurity region of the transistor from the upper surface of the second insulating film. Holes can be formed relatively easily. However, when there are two or more hydrogen barrier layers made of aluminum oxide or the like between the upper surface of the second insulating film and the impurity region of the transistor, the contact reaching the impurity region of the transistor from the upper surface of the second insulating film Hole formation becomes difficult.

本発明の更に他の観点によれば、半導体基板と、前記半導体基板上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域に電気的に接続された第１のプラグと、前記第１のプラグの上に配置され、その下部電極が前記第１のプラグに電気的に接続された強誘電体キャパシタと、前記第１の絶縁膜上に形成されて前記強誘電体キャパシタを覆う上面が平坦化された第２の絶縁膜と、前記第２の絶縁膜の上面から前記強誘電体キャパシタの上部電極に到達する第２のコンタクトホールと、前記第２のコンタクトホール内に導体を埋め込んで形成され、前記上部電極と電気的に接続された第２のプラグと、前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、前記水素バリア層の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上面から前記第２のプラグに連絡する第３のコンタクトホールと、前記第３の絶縁膜上に形成されて前記第３のコンタクトホールを介して前記第２のプラグと電気的に接続された配線とを有する半導体装置が提供される。 According to still another aspect of the present invention, a semiconductor substrate, a transistor formed on the semiconductor substrate, a first insulating film formed on the semiconductor substrate and covering the transistor, and the first A first contact hole reaching the impurity region constituting the transistor from the upper surface of the insulating film, and a first contact hole formed by embedding a conductor in the first contact hole and electrically connected to the impurity region A ferroelectric capacitor disposed on the first plug and having a lower electrode electrically connected to the first plug; and the ferroelectric formed on the first insulating film. A second insulating film having a planarized upper surface covering the body capacitor, a second contact hole reaching the upper electrode of the ferroelectric capacitor from the upper surface of the second insulating film, and the second contour A second plug formed by embedding a conductor in the hole and electrically connected to the upper electrode; and a hydrogen formed on the second insulating film to prevent entry of hydrogen and moisture downward. A barrier layer; a third insulating film formed on the hydrogen barrier layer; a third contact hole communicating from the upper surface of the third insulating film to the second plug; and the third insulating film. There is provided a semiconductor device having a wiring formed on the film and electrically connected to the second plug through the third contact hole.

本発明においても、強誘電体キャパシタを被覆する第２の絶縁膜の上面が平坦化されており、この第２の絶縁膜の上に水素バリア層が形成されている。このため、水素バリア層に段差がなく、水素及び水分が侵入する隙間の発生が回避される。 Also in the present invention, the upper surface of the second insulating film covering the ferroelectric capacitor is flattened, and a hydrogen barrier layer is formed on the second insulating film. For this reason, there is no level | step difference in a hydrogen barrier layer, and generation | occurrence | production of the clearance gap into which hydrogen and a water | moisture content penetrate | invade is avoided.

本発明の更に他の観点によれば、半導体基板上にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホール内に導体を埋め込んで、前記不純物領域に電気的に接続する第１のプラグを形成する工程と、前記第１の絶縁膜の上に、前記第１のプラグに電気的に接続された下部電極と、該下部電極の上に形成された強誘電体膜と、該強誘電体膜の上に形成された上部電極とにより構成される強誘電体キャパシタを形成する工程と、前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上面を平坦化する工程と、前記第２の絶縁膜の上面から前記強誘電体キャパシタの前記上部電極に到達する第２のコンタクトホールを形成する工程と、前記第２のコンタクトホール内に導体を埋め込んで第２のプラグを形成する工程と、前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、前記水素バリア層の上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上面から前記第２のプラグに到達する第３のコンタクトホールを形成する工程と、前記第３の絶縁膜の上に、前記第３のコンタクトホールを介して前記第２のプラグに電気的に接続される配線を形成する工程とを有する半導体装置の製造方法が提供される。 According to still another aspect of the present invention, a step of forming a transistor on a semiconductor substrate, a step of forming a first insulating film covering the transistor on the semiconductor substrate, and the first insulating film Forming a first contact hole that reaches an impurity region that constitutes the transistor from the upper surface of the transistor, and a first plug that is electrically connected to the impurity region by burying a conductor in the first contact hole A lower electrode electrically connected to the first plug on the first insulating film, a ferroelectric film formed on the lower electrode, and the ferroelectric Forming a ferroelectric capacitor comprising an upper electrode formed on the body film; and forming a second insulating film covering the ferroelectric capacitor on the first insulating film. And the step of Flattening the upper surface of the insulating film, forming a second contact hole reaching the upper electrode of the ferroelectric capacitor from the upper surface of the second insulating film, and the second contact hole A step of forming a second plug by burying a conductor therein, a step of forming a hydrogen barrier layer for preventing intrusion of hydrogen and moisture downward on the second insulating film, Forming a third insulating film thereon, forming a third contact hole reaching the second plug from an upper surface of the third insulating film, and on the third insulating film And a step of forming a wiring electrically connected to the second plug through the third contact hole.

本発明においては、トランジスタを被覆する第１の絶縁膜を形成した後、この第１の絶縁膜の上面からトランジスタの不純物領域（ソース／ドレイン領域）に到達する第１のコンタクトホールを形成し、この第１のコンタクトホール内に導体を埋め込んで第１のプラグを形成する。そして、この第１のプラグの上に強誘電体キャパシタの下部電極を形成し、更にその上に強誘電体膜及び上部電極を形成して、強誘電体キャパシタとする。この強誘電体キャパシタの形成時のアニール工程では、第１のプラグの上には下部電極が形成されているので、第１のプラグの酸化が回避される。 In the present invention, after forming the first insulating film covering the transistor, a first contact hole reaching the impurity region (source / drain region) of the transistor from the upper surface of the first insulating film is formed, A conductor is buried in the first contact hole to form a first plug. Then, the lower electrode of the ferroelectric capacitor is formed on the first plug, and the ferroelectric film and the upper electrode are further formed thereon to form a ferroelectric capacitor. In the annealing process at the time of forming the ferroelectric capacitor, since the lower electrode is formed on the first plug, oxidation of the first plug is avoided.

次に、強誘電体キャパシタを被覆する第２の絶縁膜を形成した後、この第２の絶縁膜の上面を平坦化する。そして、この第２の絶縁膜の上面から強誘電体キャパシタの上部電極に到達する第２のコンタクトホールを形成し、この第２のコンタクトホール内に導体を埋め込んで第２のプラグを形成する。第２のプラグは強誘電体キャパシタが形成された後に形成するので、強誘電体キャパシタのアニールによる酸化は発生しない。 Next, after forming a second insulating film covering the ferroelectric capacitor, the upper surface of the second insulating film is flattened. Then, a second contact hole reaching the upper electrode of the ferroelectric capacitor is formed from the upper surface of the second insulating film, and a conductor is buried in the second contact hole to form a second plug. Since the second plug is formed after the ferroelectric capacitor is formed, oxidation of the ferroelectric capacitor due to annealing does not occur.

次いで、第２の絶縁膜の上に酸化アルミニウム等により水素バリア層を形成し、その上に第３の絶縁膜を形成する。その後、第３の絶縁膜の上面から第２のプラグに到達する第３のコンタクトホールを形成し、第３の絶縁膜上に第３のコンタクトホールを介して第２のプラグと電気的に接続した配線を形成する。 Next, a hydrogen barrier layer is formed on the second insulating film with aluminum oxide or the like, and a third insulating film is formed thereon. Thereafter, a third contact hole reaching the second plug from the upper surface of the third insulating film is formed, and is electrically connected to the second plug through the third contact hole on the third insulating film. Formed wiring.

本発明においては、強誘電体キャパシタ形成工程におけるアニールによりプラグが酸化されるおそれがないので、アニール前にプラグの上に酸化防止用絶縁膜を形成したり、アニール後に酸化防止用絶縁膜を除去する工程が不要であり、従来に比べて製造工程が簡略化される。 In the present invention, there is no possibility that the plug is oxidized by the annealing in the ferroelectric capacitor forming process. Therefore, an anti-oxidation insulating film is formed on the plug before the annealing, or the anti-oxidation insulating film is removed after the annealing. The process to do is unnecessary, and a manufacturing process is simplified compared with the past.

図１は、本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。FIG. 1 is a schematic view showing the structure of a semiconductor device according to the first embodiment of the present invention. 図２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。FIG. 2 is a cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。FIG. 3 is a cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。FIG. 4 is a cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。FIG. 5 is a cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図６は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。FIG. 6 is a sectional view (No. 5) showing the method for manufacturing the semiconductor device according to the first embodiment. 図７は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。FIG. 7 is a cross-sectional view (No. 6) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図８は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。FIG. 8 is a sectional view (No. 7) showing the method for manufacturing the semiconductor device according to the first embodiment. 図９は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。FIG. 9 is a cross-sectional view (No. 8) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１０は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。FIG. 10 is a cross-sectional view (No. 9) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１１は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。FIG. 11 is a cross-sectional view (No. 10) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。FIG. 12 is a cross-sectional view (No. 11) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。FIG. 13 is a cross-sectional view (No. 12) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。FIG. 14 is a cross-sectional view (No. 13) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。FIG. 15 is a cross-sectional view (No. 14) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１６は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１５）である。FIG. 16 is a cross-sectional view (No. 15) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図１７は、本発明の第２の実施形態に係る半導体装置を示す模式図である。FIG. 17 is a schematic view showing a semiconductor device according to the second embodiment of the present invention. 図１８は、本発明の第３の実施形態に係る半導体装置を示す模式図である。FIG. 18 is a schematic view showing a semiconductor device according to the third embodiment of the present invention. 図１９は、本発明の第４の実施形態に係る半導体装置を示す模式図である。FIG. 19 is a schematic view showing a semiconductor device according to the fourth embodiment of the present invention. 図２０は、本発明の第５の実施形態に係る半導体装置を示す模式図である。FIG. 20 is a schematic view showing a semiconductor device according to the fifth embodiment of the present invention. 図２１は、本発明の第６の実施形態に係る半導体装置を示す模式図である。FIG. 21 is a schematic view showing a semiconductor device according to the sixth embodiment of the present invention. 図２２は、本発明の第７の実施形態に係る半導体装置を示す模式図である。FIG. 22 is a schematic view showing a semiconductor device according to the seventh embodiment of the present invention. 図２３は、本発明の第８の実施形態に係る半導体装置を示す模式図である。FIG. 23 is a schematic view showing a semiconductor device according to the eighth embodiment of the present invention. 図２４は、本発明の第９の実施形態に係る半導体装置を示す模式図である。FIG. 24 is a schematic view showing a semiconductor device according to the ninth embodiment of the present invention. 図２５は、本発明の第１０の実施形態に係る半導体装置を示す模式図である。FIG. 25 is a schematic view showing a semiconductor device according to the tenth embodiment of the present invention. 図２６は、本発明の第１１の実施形態に係る半導体装置を示す模式図である。FIG. 26 is a schematic view showing a semiconductor device according to the eleventh embodiment of the present invention. 図２７は、本発明の第１２の実施形態に係る半導体装置を示す模式図である。FIG. 27 is a schematic view showing a semiconductor device according to the twelfth embodiment of the present invention. 図２８は、本発明の第１３の実施形態に係る半導体装置を示す模式図である。FIG. 28 is a schematic view showing a semiconductor device according to the thirteenth embodiment of the present invention. 図２９は、本発明の第１４の実施形態に係る半導体装置を示す模式図である。FIG. 29 is a schematic view showing a semiconductor device according to the fourteenth embodiment of the present invention. 図３０は、本発明の第１５の実施形態に係る半導体装置を示す模式図である。FIG. 30 is a schematic view showing a semiconductor device according to the fifteenth embodiment of the present invention. 図３１は、本発明の第１６の実施形態に係る半導体装置を示す模式図である。FIG. 31 is a schematic view showing a semiconductor device according to the sixteenth embodiment of the present invention. 図３２は、本発明の第１７の実施形態に係る半導体装置を示す模式図である。FIG. 32 is a schematic view showing a semiconductor device according to the seventeenth embodiment of the present invention. 図３３は、本発明の第１８の実施形態に係る半導体装置を示す模式図である。FIG. 33 is a schematic view showing a semiconductor device according to the eighteenth embodiment of the present invention. 図３４は、本発明の第１９の実施形態に係る半導体装置を示す模式図である。FIG. 34 is a schematic view showing a semiconductor device according to the nineteenth embodiment of the present invention. 図３５は、本発明の第２０の実施形態に係る半導体装置を示す模式図である。FIG. 35 is a schematic view showing a semiconductor device according to the twentieth embodiment of the present invention. 図３６は、本発明の第２１の実施形態に係る半導体装置を示す模式図である。FIG. 36 is a schematic view showing a semiconductor device according to the twenty-first embodiment of the present invention. 図３７は、本発明の第２２の実施形態に係る半導体装置を示す模式図である。FIG. 37 is a schematic view showing a semiconductor device according to the twenty-second embodiment of the present invention. 図３８は、本発明の第２３の実施形態に係る半導体装置の構造を示す模式図である。FIG. 38 is a schematic diagram showing the structure of a semiconductor device according to the twenty-third embodiment of the present invention. 図３９は、第２３の実施形態の半導体装置の製造方法を示す断面図である。FIG. 39 is a cross-sectional view showing the method for manufacturing the semiconductor device of the twenty-third embodiment. 図４０は、本発明の第２４の実施形態に係る半導体装置を示す模式図である。FIG. 40 is a schematic view showing a semiconductor device according to the twenty-fourth embodiment of the present invention. 図４１は、本発明の第２５の実施形態に係る半導体装置を示す模式図であるFIG. 41 is a schematic view showing a semiconductor device according to the twenty-fifth embodiment of the present invention. 図４２は、本発明の第２６の実施形態に係る半導体装置を示す模式図である。FIG. 42 is a schematic view showing a semiconductor device according to the twenty-sixth embodiment of the present invention. 図４３は、水素バリア層を半導体基板上の一部分のみに配置した例を示す上面図である。FIG. 43 is a top view showing an example in which the hydrogen barrier layer is arranged only in a part on the semiconductor substrate. 図４４は、半導体基板の上側全体に水素バリア層（又は水素バリア層と水分バリア層）を形成した後、スクライブ領域の水素バリア層をエッチングにより除去した例を示す上面図である。FIG. 44 is a top view showing an example in which the hydrogen barrier layer (or the hydrogen barrier layer and the moisture barrier layer) is formed on the entire upper side of the semiconductor substrate, and then the hydrogen barrier layer in the scribe region is removed by etching.

以下、本発明の実施形態について、添付の図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。半導体基板１１０は素子分離膜１１１により複数の素子領域に分離されている。トランジスタＴは、半導体基板１１０に不純物を選択的に注入して形成された一対の高濃度不純物領域１１８と、それら一対の高濃度不純物領域１１８の間の領域上に形成されたゲート絶縁膜（図示せず）と、ゲート絶縁膜の上に形成されたゲート電極１１４とにより構成されている。半導体基板１１０の上にはストッパ層１２０が形成されており、トランジスタＴ及び素子分離膜１１１はこのストッパ層１２０に覆われている。また、ストッパ層１２０の上には層間絶縁膜（第１の絶縁膜）１２１が形成されている。この層間絶縁膜１２１の上面は平坦化処理されている。 (First embodiment)
FIG. 1 is a schematic view showing the structure of a semiconductor device according to the first embodiment of the present invention. The semiconductor substrate 110 is separated into a plurality of element regions by an element isolation film 111. The transistor T includes a pair of high-concentration impurity regions 118 formed by selectively injecting impurities into the semiconductor substrate 110, and a gate insulating film (see FIG. 5) formed on a region between the pair of high-concentration impurity regions 118. And a gate electrode 114 formed on the gate insulating film. A stopper layer 120 is formed on the semiconductor substrate 110, and the transistor T and the element isolation film 111 are covered with the stopper layer 120. An interlayer insulating film (first insulating film) 121 is formed on the stopper layer 120. The upper surface of the interlayer insulating film 121 is planarized.

層間絶縁膜１２１の上には、下部電極１２６ａ、強誘電体膜１２７及び上部電極１２８ａを下からこの順で積層した構造の強誘電体キャパシタ１３０が形成されている。この強誘電体キャパシタ１３０は、層間絶縁膜（第２の絶縁膜）１３１ａにより覆われている。この層間絶縁膜１３１ａの表面は平坦化されており、その上には水素及び水分の侵入を防止するためのバリア層（以下、「水素バリア層」という）１３４が形成されている。本実施形態においては、水素バリア層１３４は酸化アルミニウムにより形成されているものとする。 On the interlayer insulating film 121, a ferroelectric capacitor 130 having a structure in which a lower electrode 126a, a ferroelectric film 127, and an upper electrode 128a are stacked in this order from the bottom is formed. The ferroelectric capacitor 130 is covered with an interlayer insulating film (second insulating film) 131a. The surface of the interlayer insulating film 131a is flattened, and a barrier layer (hereinafter referred to as “hydrogen barrier layer”) 134 for preventing intrusion of hydrogen and moisture is formed thereon. In the present embodiment, it is assumed that the hydrogen barrier layer 134 is formed of aluminum oxide.

本実施形態の半導体装置では、層間絶縁膜１３１ａの上面からトランジスタＴの高濃度不純物領域１１８に到達するＷ（タングステン）プラグ１３３が形成されている。また、水素バリア層１３４の上には層間絶縁膜（第３の絶縁膜）１３１ｂが形成されており、その層間絶縁膜１３１ｂの上には第１配線層の複数の配線１３７が形成されている。これらの配線１３７のうちの一つは層間絶縁膜１３１ｂの上面から強誘電体キャパシタ１３０の上部電極１２８ａに連絡するコンタクトホールに埋め込まれた導体（配線材料）を介して上部電極１２８ａに電気的に接続され、他の一つは層間絶縁膜１３１ｂの上面から強誘電体キャパシタ１３０の下部電極１２６ａに連絡するコンタクトホールに埋め込まれた導体（配線材料）を介して下部電極１２６ａに電気的に接続され、更に他の一つは層間絶縁膜１３１ｂ及び水素バリア層１３４を貫通するコンタクトホールに埋め込まれた導体（配線材料）を介してＷプラグ１３３に電気的に接続されている。 In the semiconductor device of this embodiment, a W (tungsten) plug 133 that reaches the high-concentration impurity region 118 of the transistor T from the upper surface of the interlayer insulating film 131a is formed. An interlayer insulating film (third insulating film) 131b is formed on the hydrogen barrier layer 134, and a plurality of wirings 137 of the first wiring layer are formed on the interlayer insulating film 131b. . One of these wirings 137 is electrically connected to the upper electrode 128a through a conductor (wiring material) embedded in a contact hole communicating with the upper electrode 128a of the ferroelectric capacitor 130 from the upper surface of the interlayer insulating film 131b. The other is electrically connected to the lower electrode 126a from the upper surface of the interlayer insulating film 131b through a conductor (wiring material) embedded in a contact hole communicating with the lower electrode 126a of the ferroelectric capacitor 130. The other one is electrically connected to the W plug 133 via a conductor (wiring material) embedded in a contact hole penetrating the interlayer insulating film 131b and the hydrogen barrier layer 134.

第１配線層の配線１３７及び層間絶縁膜１３１ｂの上には層間絶縁膜１４０が形成されている。この層間絶縁膜１４０内には、層間絶縁膜１４０を上下方向に貫通して第１配線層の配線１３７に電気的に接続する複数のＷプラグ１４１が形成されている。また、層間絶縁膜１４０の上には、第２配線層の複数の配線１４２が形成されている。図１に示すように、これらの配線１４２のうちの所定の配線はＷプラグ１４１を介して第１配線層の配線１３７に電気的に接続されている。 An interlayer insulating film 140 is formed on the wiring 137 and the interlayer insulating film 131b of the first wiring layer. In the interlayer insulating film 140, a plurality of W plugs 141 that penetrate the interlayer insulating film 140 in the vertical direction and are electrically connected to the wiring 137 of the first wiring layer are formed. On the interlayer insulating film 140, a plurality of wirings 142 of the second wiring layer are formed. As shown in FIG. 1, a predetermined wiring among these wirings 142 is electrically connected to a wiring 137 in the first wiring layer via a W plug 141.

第２の配線層の配線１４２及び層間絶縁膜１４０の上には、層間絶縁膜１４６が形成されている。この層間絶縁膜１４６内には、層間絶縁膜１４６を上下方向に貫通して第２配線層の配線１４２に電気的に接続した複数（図１では一つのみ図示）のＷプラグ１４７が形成されている。また、層間絶縁膜１４６の上には、第３配線層の配線１４８及び端子１４９が形成されている。これらの第３配線層の配線１４８のうちの所定の配線は、Ｗプラグ１４７を介して第２配線層の配線１４２に電気的に接続されている。 An interlayer insulating film 146 is formed on the wiring 142 and the interlayer insulating film 140 of the second wiring layer. In the interlayer insulating film 146, a plurality of W plugs 147 (only one is shown in FIG. 1) are formed which penetrate the interlayer insulating film 146 in the vertical direction and are electrically connected to the wiring 142 of the second wiring layer. ing. On the interlayer insulating film 146, wirings 148 and terminals 149 of the third wiring layer are formed. A predetermined wiring among the wirings 148 in the third wiring layer is electrically connected to the wiring 142 in the second wiring layer via the W plug 147.

第３配線層の配線１４８及び層間絶縁膜１４６の上には、第１のパッシベーション膜１５１、第２のパッシベーション膜１５２及び保護膜１５３が下からこの順に積層されている。そして、端子１４９の上の第１のパッシベーション膜１５１、第２のパッシベーション膜１５２及び保護膜１５３は選択的に除去され、端子１４９の表面が露出している。 On the wiring 148 and the interlayer insulating film 146 of the third wiring layer, a first passivation film 151, a second passivation film 152, and a protective film 153 are stacked in this order from the bottom. Then, the first passivation film 151, the second passivation film 152, and the protective film 153 over the terminal 149 are selectively removed, and the surface of the terminal 149 is exposed.

このように、本実施形態の半導体装置は、強誘電体キャパシタ１３０を被覆する層間絶縁膜１３１ａの表面が平坦化されていること、その層間絶縁膜１３１ａの上に酸化アルミニウムからなる水素バリア層１３４が形成されていること、第１の配線層の配線１３７のうち所定の配線がコンタクトホールを介して強誘電体キャパシタ１３０の上部電極１２８ａと下部電極１２６ａに電気的に接続されていること、及び層間絶縁膜１３１ａ，１２１を貫通して第１の配線層の配線１３７と半導体基板１１０の表面の高濃度不純物領域１１８との間を電気的に接続するＷプラグ１３３が形成されていることを特徴としている。 As described above, in the semiconductor device of this embodiment, the surface of the interlayer insulating film 131a covering the ferroelectric capacitor 130 is planarized, and the hydrogen barrier layer 134 made of aluminum oxide is formed on the interlayer insulating film 131a. A predetermined wiring among the wirings 137 of the first wiring layer is electrically connected to the upper electrode 128a and the lower electrode 126a of the ferroelectric capacitor 130 through a contact hole, and A W plug 133 is formed through the interlayer insulating films 131a and 121 to electrically connect the wiring 137 of the first wiring layer and the high-concentration impurity region 118 on the surface of the semiconductor substrate 110. It is said.

本実施形態の半導体装置は、表面が平坦な層間絶縁膜１３１ａの上に酸化アルミニウムからなる水素バリア層１３４が形成されているので、水素バリア層１３４に水分や水素が透過する隙間が発生するおそれがない。これにより、外部からの水分や水素の侵入による強誘電体キャパシタ１３０の特性劣化が回避される。 In the semiconductor device of this embodiment, since the hydrogen barrier layer 134 made of aluminum oxide is formed on the interlayer insulating film 131a having a flat surface, there is a possibility that a gap through which moisture or hydrogen passes is generated in the hydrogen barrier layer 134. There is no. Thereby, characteristic deterioration of the ferroelectric capacitor 130 due to intrusion of moisture or hydrogen from the outside is avoided.

また、本実施形態においては、層間絶縁膜１２１，１３１ａを貫通して半導体基板１１０の表面の高濃度不純物領域１１８と電気的に接続するＷプラグ１３３が形成されているので、層間絶縁膜１３１ａに強誘電体キャパシタ１３０に連絡するコンタクトホールを形成するときに、強誘電体キャパシタ１３０までの深さによりエッチング条件を決定することができる。これにより、過度のエッチングによる強誘電体キャパシタ１３０の特性劣化が回避される。 In the present embodiment, the W plug 133 that penetrates the interlayer insulating films 121 and 131a and is electrically connected to the high-concentration impurity region 118 on the surface of the semiconductor substrate 110 is formed. When a contact hole that communicates with the ferroelectric capacitor 130 is formed, the etching conditions can be determined by the depth to the ferroelectric capacitor 130. Thereby, characteristic deterioration of the ferroelectric capacitor 130 due to excessive etching is avoided.

図２〜図１６は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、以下の説明では、本発明をプレーナー型ＦｅＲＡＭの製造に適用した例について説明する。また、図２〜図１６では、周辺回路形成領域、メモリセル形成領域及び端子形成領域における断面を示している。更に、本実施形態では、メモリセルがｎ型トランジスタにより構成されているものとする。 2 to 16 are sectional views showing the semiconductor device manufacturing method according to the first embodiment in the order of steps. In the following description, an example in which the present invention is applied to the production of a planar type FeRAM will be described. 2 to 16 show cross sections in the peripheral circuit formation region, the memory cell formation region, and the terminal formation region. Furthermore, in this embodiment, it is assumed that the memory cell is configured by an n-type transistor.

まず、図２に示す構造を形成するまでの工程を説明する。半導体基板（シリコン基板）１１０の所定の領域に、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離膜１１１を形成し、この素子分離膜１１１により半導体基板１１０を複数の素子領域に分離する。素子分離膜１１１は、公知のＳＴＩ（Shallow Trench Isolation）法により形成してもよい。 First, steps required until a structure shown in FIG. An element isolation film 111 is formed in a predetermined region of the semiconductor substrate (silicon substrate) 110 by a known LOCOS (Local Oxidation of Silicon) method. The element isolation film 111 separates the semiconductor substrate 110 into a plurality of element regions. The element isolation film 111 may be formed by a known STI (Shallow Trench Isolation) method.

次に、半導体基板１１０のｎ型トランジスタ形成領域（メモリセル形成領域及び周辺回路形成領域のｎ型トランジスタ形成領域：以下、同じ）にホウ素（Ｂ）等のｐ型不純物を導入して、ｐウェル１１２を形成する。また、半導体基板１１０のｐ型トランジスタ形成領域（周辺回路形成領域のｐ型トランジスタ形成領域：以下、同じ）にリン（Ｐ）等のｎ型不純物を導入して、ｎウェル（図示せず）を形成する。 Next, a p-type impurity such as boron (B) is introduced into the n-type transistor formation region of the semiconductor substrate 110 (the n-type transistor formation region of the memory cell formation region and the peripheral circuit formation region: hereinafter the same), and the p-well 112 is formed. Further, an n-type impurity such as phosphorus (P) is introduced into a p-type transistor formation region of the semiconductor substrate 110 (a p-type transistor formation region of the peripheral circuit formation region: hereinafter the same) to form an n well (not shown). Form.

次に、ｐウェル１１２及びｎウェル（図示せず）の表面を熱酸化させて、ゲート絶縁膜（図示せず）を形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極（ポリシリコン配線）１１４を形成する。 Next, the surfaces of the p-well 112 and the n-well (not shown) are thermally oxidized to form a gate insulating film (not shown). Thereafter, a polysilicon film is formed on the entire upper surface of the semiconductor substrate 110 by a CVD (Chemical Vapor Deposition) method, and this polysilicon film is patterned by a photolithography method to form a gate electrode (polysilicon wiring) 114.

なお、ｐウェル１１２の上方にはｎ型不純物を導入したゲート電極を形成し、ｎウェル（図示せず）の上方にはｐ型不純物を導入したゲート電極を形成することが好ましい。また、図２に示すように、メモリセル形成領域では、１つのｐウェル１１２の上に２本のゲート電極１１４が相互に平行に配置される。 Note that it is preferable to form a gate electrode into which n-type impurities are introduced above the p-well 112 and to form a gate electrode into which p-type impurities are introduced above the n-well (not shown). As shown in FIG. 2, in the memory cell formation region, two gate electrodes 114 are arranged in parallel with each other on one p-well 112.

次に、ゲート電極１１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を浅くイオン注入して、ｎ型低濃度不純物領域１１６を形成する。これと同様に、ゲート電極１１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物を浅くイオン注入して、ｐ型低濃度不純物領域（図示せず）を形成する。 Next, using the gate electrode 114 as a mask, an n-type impurity such as phosphorus (P) or arsenic (As) is shallowly implanted into the p-well 112 in the n-type transistor formation region to form an n-type low-concentration impurity region 116. To do. Similarly, using the gate electrode 114 as a mask, a p-type impurity such as boron (B) is shallowly ion-implanted into an n-well (not shown) in the p-type transistor formation region to form a p-type low-concentration impurity region (FIG. (Not shown).

次に、ゲート電極１１４の両側にサイドウォール１１７を形成する。このサイドウォール１１７は、ＣＶＤ法により半導体基板１１０の上側全面にＳｉＯ₂又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックすることにより形成される。 Next, sidewalls 117 are formed on both sides of the gate electrode 114. The sidewall 117 is formed by forming an insulating film made of SiO ₂ or SiN on the entire upper surface of the semiconductor substrate 110 by a CVD method and then etching back the insulating film.

その後、ゲート電極１１４及びサイドウォール１１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物をイオン注入し、ｎ型高濃度不純物領域１１８を形成する。これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物をイオン注入して、ｐ型高濃度不純物領域（図示せず）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain）構造のソース／ドレインを有するトランジスタＴが形成される。 Thereafter, an n-type impurity such as phosphorus (P) or arsenic (As) is ion-implanted into the p-well 112 in the n-type transistor formation region using the gate electrode 114 and the sidewall 117 as a mask to form an n-type high concentration impurity region 118. To do. Similarly, a p-type impurity such as boron (B) is ion-implanted into an n-well (not shown) using the gate electrode and sidewall of the p-type transistor formation region as a mask to form a p-type high concentration impurity region (FIG. (Not shown). In this way, a transistor T having a source / drain with an LDD (Lightly Doped Drain) structure is formed in each transistor formation region.

なお、ゲート電極１１４及びｎ型高濃度不純物領域１１８の表面には、コンタクト層としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物（シリサイド）層を形成することが好ましい。 Note that a metal silicide (silicide) layer such as cobalt silicide or titanium silicide is preferably formed as a contact layer on the surfaces of the gate electrode 114 and the n-type high concentration impurity region 118.

次に、プラズマＣＶＤ法により、半導体基板１１０の上側全面にストッパ層１２０として例えばＳｉＯＮ膜を２００ｎｍの厚さに形成し、更にプラズマＣＶＤ法によりストッパ層１２０の上に層間絶縁膜１２１として例えばＴＥＯＳ−ＮＳＧ（Tetra-Ethyl-Ortho-Silicate-Nondoped Silicate Glass：ＳｉＯ）膜を６００ｎｍの厚さに形成する。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により層間絶縁膜１２１を約２００ｎｍ研磨して表面を平坦化する。 Next, for example, a SiON film having a thickness of 200 nm is formed as a stopper layer 120 on the entire upper surface of the semiconductor substrate 110 by plasma CVD, and further, for example, TEOS- is formed as an interlayer insulating film 121 on the stopper layer 120 by plasma CVD. An NSG (Tetra-Ethyl-Ortho-Silicate-Nondoped Silicate Glass: SiO) film is formed to a thickness of 600 nm. Thereafter, the interlayer insulating film 121 is polished by about 200 nm by CMP (Chemical Mechanical Polishing) to flatten the surface.

次に、図３に示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜１２１の表面を平坦化した後、層間絶縁膜１２１の上に強誘電体キャパシタの下部電極となる導電体膜１２６を形成する。この導電体膜１２６は、例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）及びＰｄ（パラジウム）等の金属、又はこれらの金属の酸化物（導電性酸化物）により形成する。本実施形態では、層間絶縁膜１２１の上に、ＰＶＤ（Physical Vapor Deposition）法によりＰｔを１５５ｎｍの厚さに堆積させて導電体膜１２６を形成するものとする。 Next, steps required until a structure shown in FIG. After the surface of the interlayer insulating film 121 is flattened by the above process, a conductor film 126 to be a lower electrode of the ferroelectric capacitor is formed on the interlayer insulating film 121. The conductor film 126 is made of a metal such as Pt (platinum), Ir (iridium), Ru (ruthenium), Rh (rhodium), Re (rhenium), Os (osmium) and Pd (palladium), or these metals. The oxide (conductive oxide) is used. In this embodiment, the conductor film 126 is formed on the interlayer insulating film 121 by depositing Pt to a thickness of 155 nm by a PVD (Physical Vapor Deposition) method.

次に、導電体膜１２６の上に強誘電体膜１２７を形成する。強誘電体膜１２７は、ＰＺＴ、ＰＬＺＴ、ＢＬＴ、又はＳＢＴ等により形成すればよい。本実施形態では、導電体膜１２６の上に、ＰＶＤ法によりＰＺＴを１５０〜２００ｎｍの厚さに堆積させて強誘電体膜１２７を形成するものとする。 Next, a ferroelectric film 127 is formed on the conductor film 126. The ferroelectric film 127 may be formed of PZT, PLZT, BLT, SBT, or the like. In this embodiment, the ferroelectric film 127 is formed on the conductor film 126 by depositing PZT to a thickness of 150 to 200 nm by the PVD method.

このようにして強誘電体膜１２７を形成した後、酸素含有雰囲気中でＲＴＡ（Rapid Thermal Annealing）処理して強誘電体膜１２７を結晶化する。本実施形態では、ＲＴＡ装置内に酸素ガスを０．０２５リットル／分の流量で供給し、５８５℃の温度で９０秒間加熱するものとする。 After the ferroelectric film 127 is formed in this way, the ferroelectric film 127 is crystallized by RTA (Rapid Thermal Annealing) treatment in an oxygen-containing atmosphere. In this embodiment, oxygen gas is supplied into the RTA apparatus at a flow rate of 0.025 liter / min and heated at a temperature of 585 ° C. for 90 seconds.

その後、強誘電体膜１２７の上に、強誘電体キャパシタの上部電極となる導電体膜１２８を形成する。導電体膜１２８は、例えばＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄ等の金属、又はそれらの金属の酸化物（導電性酸化物）により形成する。本実施形態では、強誘電体膜１２７の上に、ＩｒＯ₂膜を２回堆積して導電体膜１２８を形成する。すなわち、強誘電体膜１２７の上に、ＰＶＤ法によりＩｒＯ₂を５０ｎｍの厚さに堆積させて第１のＩｒＯ₂膜を形成する。その後、半導体基板１１０をＲＴＡ装置内に載置し、酸素ガスの供給量が０．０２５リットル／分、温度が７２５℃、処理時間が２０秒の条件でＲＴＡ処理を実施する。次に、第１のＩｒＯ₂膜の上に、ＰＶＤ法によりＩｒＯ₂を２００ｎｍの厚さに堆積させて第２のＩｒＯ₂膜を形成する。このようにして、第１及び第２のＩｒＯ₂膜を積層した構造の導電体膜１２８を形成する。 Thereafter, a conductor film 128 serving as an upper electrode of the ferroelectric capacitor is formed on the ferroelectric film 127. The conductor film 128 is formed of, for example, a metal such as Pt, Ir, Ru, Rh, Re, Os, and Pd, or an oxide (conductive oxide) of these metals. In this embodiment, the conductor film 128 is formed by depositing an IrO ₂ film twice on the ferroelectric film 127. That is, a first IrO ₂ film is formed on the ferroelectric film 127 by depositing IrO ₂ to a thickness of 50 nm by the PVD method. Thereafter, the semiconductor substrate 110 is placed in the RTA apparatus, and the RTA treatment is performed under the conditions that the supply amount of oxygen gas is 0.025 liter / minute, the temperature is 725 ° C., and the treatment time is 20 seconds. Next, on the first IrO ₂ film, IrO ₂ is deposited to a thickness of 200 nm by the PVD method to form a _second IrO ₂ film. In this way, the conductor film 128 having a structure in which the first and second IrO ₂ films are laminated is formed.

次に、図４に示す構造を形成するまでの工程について説明する。上記の工程で導電体膜１２８を形成した後、フォトリソグラフィ法により、強誘電体キャパシタの上部電極形成領域の上を覆うレジスト膜を形成する。その後、このレジスト膜をマスクとして導電体膜１２８をエッチングして、上部電極１２８ａを形成する。次いで、上部電極１２８ａの上のレジスト膜を除去する。 Next, steps required until a structure shown in FIG. After forming the conductor film 128 by the above process, a resist film is formed by photolithography to cover the upper electrode formation region of the ferroelectric capacitor. Thereafter, the conductor film 128 is etched using the resist film as a mask to form the upper electrode 128a. Next, the resist film on the upper electrode 128a is removed.

次に、強誘電体膜１２７の回復アニールを実施する。すなわち、半導体基板１１０を加熱炉内に載置し、酸素供給量が２０リットル／分、温度が６５０℃、処理時間が６０分間の条件で熱処理を行う。 Next, recovery annealing of the ferroelectric film 127 is performed. That is, the semiconductor substrate 110 is placed in a heating furnace, and heat treatment is performed under the conditions of an oxygen supply amount of 20 liters / minute, a temperature of 650 ° C., and a processing time of 60 minutes.

強誘電体膜１２７の回復アニール処理後、フォトリソグラフィ法により、強誘電体キャパシタ形成領域の上方を覆うレジスト膜を形成する。そして、このレジスト膜をマスクとして強誘電体膜１２７をエッチングする。その後、残存した強誘電体膜１２７の上方のレジスト膜を除去する。 After the recovery annealing treatment of the ferroelectric film 127, a resist film is formed by photolithography to cover the ferroelectric capacitor formation region. Then, the ferroelectric film 127 is etched using this resist film as a mask. Thereafter, the resist film above the remaining ferroelectric film 127 is removed.

次に、半導体基板１１０を加熱炉内に載置し、強誘電体膜１２７の回復アニールを実施する。この回復アニールは、例えば加熱炉内への酸素供給量が２０リットル／分、温度が３５０℃、処理時間が６０分間の条件で行う。 Next, the semiconductor substrate 110 is placed in a heating furnace, and recovery annealing of the ferroelectric film 127 is performed. This recovery annealing is performed, for example, under the conditions that the oxygen supply amount into the heating furnace is 20 liters / minute, the temperature is 350 ° C., and the processing time is 60 minutes.

次に、図５に示す構造を形成するまでの工程について説明する。上記の工程で強誘電体膜１２７をパターニングした後、フォトリソグラフィ法により、強誘電体キャパシタの下部電極形成領域の上方を覆うレジスト膜を形成する。そして、このレジスト膜をマスクとして導電体膜１２６をエッチングし、下部電極１２６ａを形成する。その後、下部電極１２６ａの上方のレジスト膜を除去する。 Next, steps required until a structure shown in FIG. After patterning the ferroelectric film 127 in the above process, a resist film is formed by photolithography to cover the lower electrode formation region of the ferroelectric capacitor. Then, using this resist film as a mask, the conductor film 126 is etched to form the lower electrode 126a. Thereafter, the resist film above the lower electrode 126a is removed.

次に、半導体基板１１０を加熱炉内に載置し、強誘電体膜１２７の回復アニールを実施する。この回復アニールは、例えば加熱炉内への酸素供給量が２０リットル／分、温度が６５０℃、処理時間が６０分間の条件で行う。このようにして、強誘電体キャパシタ１３０が完成する。 Next, the semiconductor substrate 110 is placed in a heating furnace, and recovery annealing of the ferroelectric film 127 is performed. This recovery annealing is performed, for example, under the conditions that the amount of oxygen supplied into the heating furnace is 20 liters / minute, the temperature is 650 ° C., and the processing time is 60 minutes. In this way, the ferroelectric capacitor 130 is completed.

次に、半導体基板１１０の上側全面に、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを１５００ｎｍの厚さに堆積させて層間絶縁膜１３１ａを形成し、この層間絶縁膜１３１ａにより強誘電体キャパシタ１３０を覆う。その後、ＣＭＰ研磨により層間絶縁膜１３１ａの上面を平坦化する。 Next, TEOS-NSG is deposited to a thickness of 1500 nm by the plasma CVD method, for example, on the entire upper surface of the semiconductor substrate 110 to form an interlayer insulating film 131a, and the ferroelectric capacitor 130 is covered with the interlayer insulating film 131a. Thereafter, the upper surface of the interlayer insulating film 131a is planarized by CMP polishing.

次に、図６に示す構造を形成するまでの工程について説明する。上記の工程で層間絶縁膜１３１ａの表面を平坦化した後、層間絶縁膜１３１ａの上にフォトレジストを塗布してフォトレジスト膜１３２を形成する。そして、このフォトレジスト膜１３２を露光及び現像処理して、所定の位置に開口部１３２ａを形成する。その後、このフォトレジスト膜１３２をマスクとしてエッチング処理を実施して、層間絶縁膜１３１ａの上面から高濃度不純物領域１１８（トランジスタのソース／ドレイン）に到達するコンタクトホール１３２ｂを形成する。この場合、層間絶縁膜１３１ａ，１２１がいずれもＳｉＯ（ＴＥＯＳ−ＮＳＧ）により形成されているため、層間絶縁膜１３１ａの上面から半導体基板１１０の表面の高濃度不純物領域１１８に到達するコンタクトホール１３２ｂを容易に形成することができる。 Next, steps required until a structure shown in FIG. After planarizing the surface of the interlayer insulating film 131a in the above process, a photoresist is applied on the interlayer insulating film 131a to form a photoresist film 132. Then, the photoresist film 132 is exposed and developed to form an opening 132a at a predetermined position. Thereafter, an etching process is performed using the photoresist film 132 as a mask to form a contact hole 132b reaching the high-concentration impurity region 118 (source / drain of the transistor) from the upper surface of the interlayer insulating film 131a. In this case, since the interlayer insulating films 131a and 121 are both formed of SiO (TEOS-NSG), the contact hole 132b reaching the high-concentration impurity region 118 on the surface of the semiconductor substrate 110 from the upper surface of the interlayer insulating film 131a is formed. It can be formed easily.

なお、図６では、周辺回路形成領域において、コンタクトホール１３２ｂと同時に、層間絶縁膜１３１ａの上面から素子分離膜１１１上のゲート電極（ポリシリコン配線）１１４に到達するコンタクトホール１３２ｃを形成している。コンタクトホール１３２ｂ，１３２ｃ形成後、フォトレジスト膜１３２を除去する。 In FIG. 6, in the peripheral circuit formation region, a contact hole 132c that reaches the gate electrode (polysilicon wiring) 114 on the element isolation film 111 from the upper surface of the interlayer insulating film 131a is formed simultaneously with the contact hole 132b. . After the contact holes 132b and 132c are formed, the photoresist film 132 is removed.

次に、図７に示す構造を形成するまでの工程について説明する。上記の工程でコンタクトホール１３２ｂ，１３２ｃを形成した後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを順次形成する。その後、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷ（タングステン）を堆積させて、層間絶縁膜１３１ａ上にＷ膜を形成するとともに、コンタクトホール１３２ｂ，１３２ｃ内にＷを充填する。 Next, steps required until a structure shown in FIG. After forming the contact holes 132b and 132c in the above process, a Ti film having a thickness of 20 nm and a TiN film having a thickness of 50 nm (both not shown) are formed on the entire upper surface of the semiconductor substrate 110 by, for example, PVD. Are sequentially formed. Thereafter, W (tungsten) is deposited on the entire upper surface of the semiconductor substrate 110 by, for example, a CVD method to form a W film on the interlayer insulating film 131a and fill the contact holes 132b and 132c with W.

次に、ＣＭＰ法により、層間絶縁膜１３１ａ上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、コンタクトホール１３２ｂ，１３２ｃ内にＷが充填されてなるＷプラグ１３３が形成される。その後、ＰＶＤ法により、半導体基板１１０の上側全面に酸化アルミニウムを約２０ｎｍの厚さに堆積させて、水素バリア層１３４を形成する。水素バリア層１３４は、上述した酸化アルミニウム以外の材料、例えば酸化チタン（ＴｉＯｘ）、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル又は酸窒化アルミニウム等により形成してもよい。 Next, the W film, the TiN film, and the Ti film on the interlayer insulating film 131a are removed by CMP. In this way, the W plug 133 is formed by filling the contact holes 132b and 132c with W. Thereafter, aluminum oxide is deposited to a thickness of about 20 nm on the entire upper surface of the semiconductor substrate 110 by the PVD method to form the hydrogen barrier layer 134. The hydrogen barrier layer 134 may be formed of a material other than the above-described aluminum oxide, such as titanium oxide (TiOx), tantalum oxide, zirconium oxide, aluminum nitride, tantalum nitride, or aluminum oxynitride.

次に、水素バリア層１３４の上に、例えばＣＶＤ法によりＳｉＯ₂からなる層間絶縁膜１３１ｂを５０〜１００ｎｍの厚さに形成する。 Next, an interlayer insulating film 131b made of SiO ₂ is formed on the hydrogen barrier layer 134 to a thickness of 50 to 100 nm, for example, by CVD.

次に、図８，図９，図１０，図１１に示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜１３１ｂを形成した後、層間絶縁膜１３１ｂの上にフォトレジスト膜（図示せず）を形成し、露光及び現像処理を実施して所定の位置に層間絶縁膜１３１ｂが露出する開口部を形成する。その後、フォトレジスト膜をマスクとしてエッチングを施して、図８に示すように、層間絶縁膜１３１ｂの上面から強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａにそれぞれ連絡するコンタクトホール１３５ａを形成する。その後、コンタクトホール１３５ａの形成に使用したフォトレジスト膜を除去する。次いで、エッチングによる強誘電体膜１２７のダメージを回復させるために、例えば酸素雰囲気中で、５５０〜６５０℃の温度で約６０分間加熱する回復アニールを実施する。 Next, steps required until the structure shown in FIGS. 8, 9, 10, and 11 is formed will be described. After the interlayer insulating film 131b is formed in the above process, a photoresist film (not shown) is formed on the interlayer insulating film 131b, and exposure and development are performed to expose the interlayer insulating film 131b at a predetermined position. An opening to be formed is formed. Thereafter, etching is performed using the photoresist film as a mask to form contact holes 135a communicating with the upper electrode 128a and the lower electrode 126a of the ferroelectric capacitor 130 from the upper surface of the interlayer insulating film 131b as shown in FIG. . Thereafter, the photoresist film used for forming the contact hole 135a is removed. Next, in order to recover the damage of the ferroelectric film 127 due to etching, recovery annealing is performed by heating at a temperature of 550 to 650 ° C. for about 60 minutes, for example, in an oxygen atmosphere.

次に、層間絶縁膜１３１ｂの上に再びフォトレジスト膜（図示せず）を形成し、露光及び現像処理を実施して、所定の位置に層間絶縁膜１３１ｂが露出する開口部を形成する。次いで、フォトレジスト膜をマスクとしてエッチングを施して、図９に示すように、層間絶縁膜１３１ｂの上面からＷプラグ１３３に到達するコンタクトホール１３５ｂを形成する。コンタクトホール１３５ｂを形成した後、フォトレジスト膜を除去する。 Next, a photoresist film (not shown) is formed again on the interlayer insulating film 131b, and exposure and development processes are performed to form an opening through which the interlayer insulating film 131b is exposed at a predetermined position. Next, etching is performed using the photoresist film as a mask to form a contact hole 135b reaching the W plug 133 from the upper surface of the interlayer insulating film 131b as shown in FIG. After the contact hole 135b is formed, the photoresist film is removed.

次に、図１０に示すように、例えばＰＶＤ法により、半導体基板１１０の上側全面にＴｉＮを１５０ｎｍ、Ａｌ−Ｃｕ合金を５５０ｎｍ、Ｔｉを５ｎｍ、ＴｉＮを１５０ｎｍの厚さに順次堆積させて、アルミニウム膜１３６を形成するとともに、コンタクトホール１３５ａ，１３５ｂ内にアルミニウムを充填する。 Next, as shown in FIG. 10, TiN is deposited on the entire upper surface of the semiconductor substrate 110 in a thickness of 150 nm, Al—Cu alloy is 550 nm, Ti is 5 nm, and TiN is 150 nm thick, for example, by PVD. A film 136 is formed, and the contact holes 135a and 135b are filled with aluminum.

次に、フォトリソグラフィ法及びエッチング法によりアルミニウム膜１３６をパターニングして、図１１に示すように、第１配線層の配線１３７を形成する。この例では、強誘電体キャパシタ１３０の上部電極１２８ａは、配線１３７及びタングステンプラグ１３３を介してトランジスタ（高濃度不純物領域１１８）に接続されている。第１配線層の配線１３７を形成した後、例えば窒素供給量が２０リットル／分、温度が３５０℃、処理時間が３０分間の条件で熱処理を実施する。 Next, the aluminum film 136 is patterned by a photolithography method and an etching method to form a wiring 137 of the first wiring layer as shown in FIG. In this example, the upper electrode 128a of the ferroelectric capacitor 130 is connected to a transistor (high-concentration impurity region 118) via a wiring 137 and a tungsten plug 133. After the wiring 137 of the first wiring layer is formed, for example, heat treatment is performed under the conditions of a nitrogen supply amount of 20 liters / minute, a temperature of 350 ° C., and a processing time of 30 minutes.

次に、図１２に示す構造を形成するまでの工程について説明する。上記の工程で第１配線層の配線１３７を形成した後、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを約２６００ｎｍの厚さに堆積させて、第１配線層の配線１３７を覆う層間絶縁膜１４０を形成する。その後、ＣＭＰ法により、層間絶縁膜１４０の表面を研磨して平坦化する。次いで、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜１４０の上面から第１配線層の配線１３７に到達するコンタクトホール１４０ａを形成する。 Next, steps required until a structure shown in FIG. After the wiring 137 of the first wiring layer is formed in the above process, TEOS-NSG is deposited to a thickness of about 2600 nm by, for example, plasma CVD, and the interlayer insulating film 140 that covers the wiring 137 of the first wiring layer is formed. To do. Thereafter, the surface of the interlayer insulating film 140 is polished and planarized by CMP. Next, a contact hole 140a reaching the wiring 137 of the first wiring layer from the upper surface of the interlayer insulating film 140 is formed by using a photolithography method and an etching method.

次に、図１３に示す構造を形成するまでの工程について説明する。上記の工程で層間絶縁膜１４０にコンタクトホール１４０ａを形成した後、半導体基板１１０の上側全面にＴｉ膜（図示せず）を２０ｎｍ、ＴｉＮ膜（図示せず）を５０ｎｍの厚さに順次形成する。その後、半導体基板１１０の上側全面にＷを堆積させて、層間絶縁膜１４０の上にＷ膜を形成するとともに、コンタクトホール１４０ａ内にＷを充填する。次いで、ＣＭＰ法により、層間絶縁膜１４０の上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。これにより、コンタクトホール１４０ａ内にＷ（タングステン）プラグ１４１が形成される。 Next, steps required until a structure shown in FIG. After the contact hole 140a is formed in the interlayer insulating film 140 by the above process, a Ti film (not shown) and a TiN film (not shown) are sequentially formed on the entire upper surface of the semiconductor substrate 110 to a thickness of 20 nm. . Thereafter, W is deposited on the entire upper surface of the semiconductor substrate 110 to form a W film on the interlayer insulating film 140 and fill the contact hole 140a with W. Next, the W film, TiN film, and Ti film on the interlayer insulating film 140 are removed by CMP. As a result, a W (tungsten) plug 141 is formed in the contact hole 140a.

次に、第１配線層の配線形成時と同様の方法により、半導体基板１１０の上側全面にアルミニウム膜を形成する。そして、このアルミニウム膜をパターニングして、第２配線層の配線１４２を形成する。 Next, an aluminum film is formed on the entire upper surface of the semiconductor substrate 110 by the same method as that for forming the wiring of the first wiring layer. Then, the aluminum film is patterned to form the wiring 142 of the second wiring layer.

次に、図１４に示す構造を形成するまでの工程について説明する。上記の工程で第２配線層の配線１４２を形成した後、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを約２２００ｎｍの厚さに堆積させて、第２配線層の配線１４２を覆う層間絶縁膜１４６を形成する。その後、ＣＭＰ法により、層間絶縁膜１４６の表面を研磨して平坦化する。次いで、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜１４６の上面から第２配線層の配線１４２に到達するコンタクトホールを形成し、このコンタクトホールにＷを埋め込んでＷプラグ１４７を形成する。その後、半導体基板１１０の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして、第３配線層の配線１４８及び端子１４９を形成する。 Next, steps required until a structure shown in FIG. After forming the wiring 142 of the second wiring layer in the above process, TEOS-NSG is deposited to a thickness of about 2200 nm by, for example, a plasma CVD method to form an interlayer insulating film 146 that covers the wiring 142 of the second wiring layer. To do. Thereafter, the surface of the interlayer insulating film 146 is polished and planarized by CMP. Next, a contact hole reaching the wiring 142 of the second wiring layer is formed from the upper surface of the interlayer insulating film 146 by using a photolithography method and an etching method, and W is buried in the contact hole to form a W plug 147. . Thereafter, an aluminum film is formed on the entire upper surface of the semiconductor substrate 110, and this aluminum film is patterned to form wirings 148 and terminals 149 of the third wiring layer.

次に、図１５に示す構造を形成するまでの工程について説明する。上記の工程で第２配線層の配線１４８及び端子１４９を形成した後、プラズマＣＶＤ法により、半導体基板１１０の上側全面にＴＥＯＳ−ＮＳＧを約１００ｎｍの厚さに堆積させて、配線１４８及び端子１４９を覆う第１のパッシベーション膜１５１を形成する。そして、この第１のパッシベーション膜１５１に対し、窒素雰囲気中でプラズマアニールを実施する。アニール時の温度は例えば３５０℃、処理時間は例えば２分間とする。 Next, steps required until a structure shown in FIG. After forming the wiring 148 and the terminal 149 of the second wiring layer in the above process, TEOS-NSG is deposited to a thickness of about 100 nm on the entire upper surface of the semiconductor substrate 110 by plasma CVD, and the wiring 148 and the terminal 149 are deposited. A first passivation film 151 is formed to cover the film. Then, plasma annealing is performed on the first passivation film 151 in a nitrogen atmosphere. The annealing temperature is, for example, 350 ° C., and the processing time is, for example, 2 minutes.

その後、第１のパッシベーション膜１５１の上に、例えばプラズマＣＶＤ法によりＳｉＮを３５０ｎｍの厚さに堆積させて、第２のパッシベーション膜１５２を形成する。 Thereafter, SiN is deposited to a thickness of 350 nm on the first passivation film 151 by, for example, a plasma CVD method to form a second passivation film 152.

次に、図１６に示す構造を形成するまでの工程について説明する。上記の工程で第１及び第２のパッシベーション膜１５１，１５２を形成した後、フォトリソグラフィ法及びエッチング法を用いて端子１４９の上の第１及び第２のパッシベーション膜１５１，１５２を除去する。その後、保護膜１５３として、半導体基板１１０の上側全面に感光性ポリイミドを約３ｎｍの厚さに塗布する。そして、露光及び現像処理を実施して、保護膜１５３に端子１４９が露出する開口部１５３ａを形成する。その後、例えば窒素雰囲気中で３１０℃の温度で４０分間熱処理して、保護膜１５３を構成するポリイミド膜を硬化させる。このようにして、本実施形態に係る半導体装置（ＦｅＲＡＭ）が完成する。なお、保護膜１５３は、非感光性ポリイミドにより形成してもよい。 Next, steps required until a structure shown in FIG. After the first and second passivation films 151 and 152 are formed in the above process, the first and second passivation films 151 and 152 on the terminal 149 are removed by using a photolithography method and an etching method. Thereafter, as a protective film 153, photosensitive polyimide is applied to the entire upper surface of the semiconductor substrate 110 to a thickness of about 3 nm. Then, exposure and development processes are performed to form an opening 153 a in which the terminal 149 is exposed in the protective film 153. Thereafter, for example, heat treatment is performed in a nitrogen atmosphere at a temperature of 310 ° C. for 40 minutes to cure the polyimide film constituting the protective film 153. In this way, the semiconductor device (FeRAM) according to the present embodiment is completed. Note that the protective film 153 may be formed of non-photosensitive polyimide.

本実施形態では、図６〜図８に示すように、強誘電体膜１２７のアニールを行った後にＷプラグ１３３を形成する。従来は、半導体基板の表面の不純物領域（ソース／ドレイン）と接続するＷプラグを形成した後に、強誘電体膜を形成し、その強誘電体膜をアニール処理している。この場合、強誘電体膜のアニール時の温度によりＷプラグが酸化されてしまうことを回避するために、アニール前にＷプラグの上をＳｉＮ等の絶縁膜で覆う工程と、アニール後にＷプラグの上の絶縁膜を除去する工程とが必要となり、工程数の増加の原因となっていた。 In this embodiment, as shown in FIGS. 6 to 8, the W plug 133 is formed after the ferroelectric film 127 is annealed. Conventionally, after a W plug connected to an impurity region (source / drain) on the surface of a semiconductor substrate is formed, a ferroelectric film is formed, and the ferroelectric film is annealed. In this case, in order to avoid oxidation of the W plug due to the annealing temperature of the ferroelectric film, a process of covering the W plug with an insulating film such as SiN before annealing, A process for removing the upper insulating film is required, which increases the number of processes.

これに対し、本実施形態では、Ｗプラグ１３３の形成時には強誘電体膜１２７のアニールが完了しているので、上述の絶縁膜形成工程及び絶縁膜除去工程が不要となる。これにより、ＦｅＲＡＭの製造工程が簡略化され、ＦｅＲＡＭの製造に要する時間が短縮されるという効果を奏する。 On the other hand, in the present embodiment, since the annealing of the ferroelectric film 127 is completed when the W plug 133 is formed, the above-described insulating film forming process and insulating film removing process are not necessary. Thereby, the manufacturing process of FeRAM is simplified, and the time required for manufacturing FeRAM is shortened.

また、本実施形態においては、強誘電体キャパシタ１３０を被覆する層間絶縁膜１３１ａの表面を平坦化し、その上に酸化アルミニウムからなる水素バリア層１３４を形成している。酸化アルミニウム膜は、被覆性がよくないため、強誘電体キャパシタ１３０の上に直接形成すると、段差部分で隙間が発生して、水素及び水分を十分に遮断できないことがある。しかし、本実施形態では、上述したように平坦な層間絶縁膜１３１ａの上に水素バリア層１３４を形成しているので、水素及び水分を通す隙間の発生が回避される。これにより、外部からの水素及び水分の侵入を十分に遮断することができて、ＦｅＲＡＭの信頼性が向上する。 In this embodiment, the surface of the interlayer insulating film 131a covering the ferroelectric capacitor 130 is flattened, and the hydrogen barrier layer 134 made of aluminum oxide is formed thereon. Since the aluminum oxide film has poor coverage, if it is formed directly on the ferroelectric capacitor 130, a gap may be generated at the stepped portion, and hydrogen and moisture may not be sufficiently blocked. However, in this embodiment, since the hydrogen barrier layer 134 is formed on the flat interlayer insulating film 131a as described above, the generation of a gap through which hydrogen and moisture pass is avoided. Thereby, the penetration of hydrogen and moisture from the outside can be sufficiently blocked, and the reliability of the FeRAM is improved.

（第２の実施形態）
図１７は、本発明の第２の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図１７において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図１７では、第１配線層よりも上の配線構造の図示を省略している。 (Second Embodiment)
FIG. 17 is a schematic view showing a semiconductor device according to the second embodiment of the present invention. The present embodiment is different from the first embodiment in that a hydrogen barrier layer 162 is also formed on the ferroelectric capacitor 130, and other configurations are basically the same as those of the first embodiment. Therefore, in FIG. 17, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. In FIG. 17, the illustration of the wiring structure above the first wiring layer is omitted.

本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成し、この水素バリア層１６２により強誘電体キャパシタ１３０の上を被覆する。その後、第１の実施形態と同様に層間絶縁膜１３１ａを形成し、その層間絶縁膜１３１ａの表面を平坦化する。そして、層間絶縁膜１３１ａの上面からトランジスタＴの高濃度不純物領域（ソース／ドレイン）１１８に到達するコンタクトホールを形成する。この場合、層間絶縁膜１３１ａの上面から半導体基板１１０の表面の高濃度不純物領域１１８までの間に酸化アルミニウム膜（水素バリア層１６２）が存在するが、１層だけであるため、比較的容易にコンタクトホールを形成することができる。このコンタクトホール内にＷを埋め込んでＷプラグ１３３を形成する。 In this embodiment, after the ferroelectric capacitor 130 is formed, a hydrogen barrier layer 162 made of aluminum oxide is formed on the entire upper surface of the semiconductor substrate 110 to a thickness of, for example, 20 nm. Cover the capacitor 130. Thereafter, an interlayer insulating film 131a is formed in the same manner as in the first embodiment, and the surface of the interlayer insulating film 131a is planarized. Then, a contact hole reaching the high-concentration impurity region (source / drain) 118 of the transistor T from the upper surface of the interlayer insulating film 131a is formed. In this case, an aluminum oxide film (hydrogen barrier layer 162) exists between the upper surface of the interlayer insulating film 131a and the high-concentration impurity region 118 on the surface of the semiconductor substrate 110. However, since there is only one layer, it is relatively easy. Contact holes can be formed. W plugs 133 are formed by burying W in the contact holes.

次いで、第１の実施形態と同様にして、層間絶縁膜１３１ａ及びＷプラグ１３３の上に水素バリア層１３４及び層間絶縁膜１３１ｂを形成する。そして、強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａ並びにＷプラグ１３３に到達するコンタクトホールをそれぞれ形成し、これらのコンタクトホール内に導体（配線材料）を埋め込むとともに、層間絶縁膜１３１ｂ及びＷプラグ１３３の上にアルミニウム膜を形成する。その後、アルミニウム膜をパターニングして、第２配線層の配線１３７を形成する。 Next, as in the first embodiment, a hydrogen barrier layer 134 and an interlayer insulating film 131b are formed on the interlayer insulating film 131a and the W plug 133. Then, contact holes reaching the upper electrode 128a and the lower electrode 126a of the ferroelectric capacitor 130 and the W plug 133 are formed, and a conductor (wiring material) is buried in these contact holes, and the interlayer insulating film 131b and the W An aluminum film is formed on the plug 133. Thereafter, the aluminum film is patterned to form the wiring 137 of the second wiring layer.

本実施形態の半導体装置においては、第１の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第１の実施形態よりも強誘電体キャパシタ１３０の特性劣化をより確実に防止できるという効果を奏する。 In the semiconductor device of this embodiment, in addition to obtaining the same effects as those of the first embodiment, the hydrogen barrier layer 162 made of aluminum oxide is also formed on the ferroelectric capacitor 130. Therefore, there is an effect that the characteristic deterioration of the ferroelectric capacitor 130 can be prevented more reliably than in the first embodiment.

（第３の実施形態）
図１８は、本発明の第３の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、強誘電体キャパシタ１３０の上に絶縁膜１６１及び水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図１８において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図１８においても、第１配線層よりも上の配線構造の図示を省略している。 (Third embodiment)
FIG. 18 is a schematic view showing a semiconductor device according to the third embodiment of the present invention. This embodiment is different from the first embodiment in that an insulating film 161 and a hydrogen barrier layer 162 are formed on the ferroelectric capacitor 130, and other configurations are basically the same as those of the first embodiment. Since it is the same as the embodiment, the same components as those in FIG. 1 are denoted by the same reference numerals in FIG. Also in FIG. 18, illustration of the wiring structure above the first wiring layer is omitted.

本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に絶縁膜１６１を例えば５０〜１００ｎｍの厚さに形成する。この絶縁膜１６１は、例えばＳｉＯ₂のように被覆性がよい絶縁体により形成することが好ましい。その後、絶縁膜１６１の上に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。 In the present embodiment, after the ferroelectric capacitor 130 is formed, the insulating film 161 is formed on the entire upper surface of the semiconductor substrate 110 to a thickness of, for example, 50 to 100 nm. The insulating film 161 is preferably formed of an insulator with good coverage such as SiO ₂ . Thereafter, a hydrogen barrier layer 162 made of aluminum oxide is formed on the insulating film 161 to a thickness of 20 nm, for example.

次に、第１の実施形態と同様に層間絶縁膜１３１ａを形成し、その層間絶縁膜１３１ａの表面を平坦化する。そして、層間絶縁膜１３１ａの上面からトランジスタＴの高濃度不純物領域（ソース／ドレイン）１１８に到達するコンタクトホールを形成し、そのコンタクトホール内にＷを埋め込んでＷプラグ１３３を形成する。 Next, as in the first embodiment, an interlayer insulating film 131a is formed, and the surface of the interlayer insulating film 131a is planarized. Then, a contact hole reaching the high-concentration impurity region (source / drain) 118 of the transistor T from the upper surface of the interlayer insulating film 131a is formed, and W is buried in the contact hole to form a W plug 133.

次いで、第１の実施形態と同様にして、水素バリア層１３４及び層間絶縁膜１３１ｂを形成する。そして、層間絶縁膜１３１ｂの上面から強誘電体キャパシタ１３０の上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３に到達するコンタクトホールを形成した後、これらのコンタクトホール内に導体（配線材料）を埋め込むとともに、層間絶縁膜１３１ｂ及びＷプラグ１３３の上にアルミニウム膜を形成する。その後、アルミニウム膜をパターニングして、第２配線層の配線１３７を形成する。 Next, the hydrogen barrier layer 134 and the interlayer insulating film 131b are formed in the same manner as in the first embodiment. Then, after forming contact holes reaching the upper electrode 128a, the lower electrode 126a and the W plug 133 of the ferroelectric capacitor 130 from the upper surface of the interlayer insulating film 131b, a conductor (wiring material) is buried in these contact holes. Then, an aluminum film is formed on the interlayer insulating film 131b and the W plug 133. Thereafter, the aluminum film is patterned to form the wiring 137 of the second wiring layer.

図１７に示す第２の実施形態では強誘電体キャパシタ１３０の上に直接水素バリア層１６２を形成している。この場合、水素バリア層１６２の段差部に水素又は水分が侵入する隙間が発生するおそれがあり、水素及び水分を遮断する効果が十分に得られないことが考えられる。一方、本実施形態においては、強誘電体キャパシタ１３０の上に絶縁膜１６１を形成し、その上に水素バリア層１６２を形成しているので、水素バリア層１６２の段差が緩くなり、水素及び水分が侵入する隙間の発生が防止される。 In the second embodiment shown in FIG. 17, the hydrogen barrier layer 162 is formed directly on the ferroelectric capacitor 130. In this case, a gap through which hydrogen or moisture enters the stepped portion of the hydrogen barrier layer 162 may be generated, and it is considered that the effect of blocking hydrogen and moisture cannot be sufficiently obtained. On the other hand, in the present embodiment, since the insulating film 161 is formed on the ferroelectric capacitor 130 and the hydrogen barrier layer 162 is formed thereon, the step of the hydrogen barrier layer 162 becomes loose, and hydrogen and moisture. Occurrence of gaps through which water enters is prevented.

（第４の実施形態）
図１９は、本発明の第４の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、水素バリア層１３４の上に水分の侵入を阻止する水分バリア層１７１を形成したことにあり、その他の構成は基本的に第１の実施形態と同様であるので、図１９において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図１９においても、第１配線層よりも上の配線構造の図示を省略している。 (Fourth embodiment)
FIG. 19 is a schematic view showing a semiconductor device according to the fourth embodiment of the present invention. The present embodiment is different from the first embodiment in that a moisture barrier layer 171 that prevents intrusion of moisture is formed on the hydrogen barrier layer 134, and other configurations are basically the same as those in the first embodiment. 19, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Also in FIG. 19, the illustration of the wiring structure above the first wiring layer is omitted.

本実施形態においては、層間絶縁膜１３１ａ及びＷプラグ１３３を形成した後、水素バリア層１３４と、水分バリア層１７１と、層間絶縁膜１３１ｂとをこの順で形成する。水分バリア層１７１は下方への水分の侵入を十分阻止できるものであることが必要である。本実施形態では、水分バリア層１７１として、ＳｉＮ又はＳｉＯＮ膜を５０〜１００ｎｍの厚さに形成している。 In this embodiment, after forming the interlayer insulating film 131a and the W plug 133, the hydrogen barrier layer 134, the moisture barrier layer 171 and the interlayer insulating film 131b are formed in this order. The moisture barrier layer 171 needs to be capable of sufficiently preventing moisture from entering downward. In the present embodiment, a SiN or SiON film having a thickness of 50 to 100 nm is formed as the moisture barrier layer 171.

本実施形態においては、水素バリア層１３４に加えて水分バリア層１７１を形成しているので、強誘電体膜１２７への水素及び水分の侵入を第１の実施形態よりも更に確実に防止することができる。 In this embodiment, since the moisture barrier layer 171 is formed in addition to the hydrogen barrier layer 134, the penetration of hydrogen and moisture into the ferroelectric film 127 can be prevented more reliably than in the first embodiment. Can do.

また、酸化アルミニウム膜（水素バリア層１３４）により強誘電体膜１２７に加わるストレスがＳｉＮ又はＳｉＯＮ膜（水分バリア層１７１）により緩和されるため、第１の実施形態に比べて強誘電体キャパシタ１３０の特性が向上するという利点もある。 Further, since the stress applied to the ferroelectric film 127 by the aluminum oxide film (hydrogen barrier layer 134) is relieved by the SiN or SiON film (moisture barrier layer 171), the ferroelectric capacitor 130 is compared to the first embodiment. There is also an advantage of improving the characteristics.

（第５の実施形態）
図２０は、本発明の第５の実施形態に係る半導体装置を示す模式図である。本実施形態体が第４の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第４の実施形態と同様であるので、図２０において図１９と同一物には同一符号を付してその詳しい説明は省略する。 (Fifth embodiment)
FIG. 20 is a schematic view showing a semiconductor device according to the fifth embodiment of the present invention. This embodiment differs from the fourth embodiment in that a hydrogen barrier layer 162 is also formed on the ferroelectric capacitor 130, and other configurations are basically the same as those of the fourth embodiment. 20 are the same as those in FIG. 19, and the detailed description thereof will be omitted.

本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成し、この水素バリア層１６２により強誘電体キャパシタ１３０の上を被覆する。その後、層間絶縁膜１３１ａ及びＷプラグ１３３を形成した後、層間絶縁膜１３１ａの上に水素バリア層１３４、水分バリア層１７１及び層間絶縁膜１３１ｂを順番に形成する。そして、強誘電体キャパシタ１３０の上部電極１２８ａ、下部電極１２６ａ及びプラグ１３３に到達するコンタクトホールを形成し、これらのコンタクトホール内に導体（配線材料）を埋め込むとともに、層間絶縁膜１３１ｂ及びＷプラグ１３３の上にアルミニウム膜を形成する。次いで、アルミニウム膜をパターニングして、第２配線層の配線１３７を形成する。 In this embodiment, after the ferroelectric capacitor 130 is formed, a hydrogen barrier layer 162 made of aluminum oxide is formed on the entire upper surface of the semiconductor substrate 110 to a thickness of, for example, 20 nm. Cover the capacitor 130. Then, after forming the interlayer insulating film 131a and the W plug 133, the hydrogen barrier layer 134, the moisture barrier layer 171 and the interlayer insulating film 131b are formed in order on the interlayer insulating film 131a. Then, contact holes reaching the upper electrode 128a, the lower electrode 126a and the plug 133 of the ferroelectric capacitor 130 are formed, and a conductor (wiring material) is embedded in these contact holes, and the interlayer insulating film 131b and the W plug 133 are also embedded. An aluminum film is formed on the substrate. Next, the aluminum film is patterned to form the wiring 137 of the second wiring layer.

本実施形態の半導体装置においては、第４の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第４の実施形態よりも強誘電体キャパシタ１３０の特性劣化をより確実に防止できる。 In the semiconductor device of this embodiment, in addition to obtaining the same effect as that of the fourth embodiment, a hydrogen barrier layer 162 made of aluminum oxide is also formed on the ferroelectric capacitor 130. Therefore, the characteristic deterioration of the ferroelectric capacitor 130 can be prevented more reliably than in the fourth embodiment.

（第６の実施形態）
図２１は、本発明の第６の実施形態に係る半導体装置を示す模式図である。本実施形態が第４の実施形態と異なる点は、強誘電体キャパシタ１３０の上に絶縁膜１６１及び水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第４の実施形態と同様であるので、図２１において図１９と同一物には同一符号を付して、その詳しい説明は省略する。 (Sixth embodiment)
FIG. 21 is a schematic view showing a semiconductor device according to the sixth embodiment of the present invention. This embodiment is different from the fourth embodiment in that an insulating film 161 and a hydrogen barrier layer 162 are formed on the ferroelectric capacitor 130, and other configurations are basically the fourth embodiment. 21. In FIG. 21, the same components as those in FIG. 19 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に、ＳｉＯ₂のように被覆性がよい絶縁体により絶縁膜１６１を例えば５０〜１００ｎｍの厚さに形成する。その後、絶縁膜１６１の上に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。 In the present embodiment, after the ferroelectric capacitor 130 is formed, the insulating film 161 is formed on the entire upper surface of the semiconductor substrate 110 with an insulator having a good coverage such as SiO ₂ to a thickness of, for example, 50 to 100 nm. . Thereafter, a hydrogen barrier layer 162 made of aluminum oxide is formed on the insulating film 161 to a thickness of 20 nm, for example.

次に、第４の実施形態と同様に層間絶縁膜１３１ａ及びＷプラグ１３３を形成し、層間絶縁膜１３１ａ及びＷプラグ１３３の上に水素バリア層１３４、水分バリア層１７１及び層間絶縁膜１３１ｂを形成する。 Next, as in the fourth embodiment, an interlayer insulating film 131a and a W plug 133 are formed, and a hydrogen barrier layer 134, a moisture barrier layer 171 and an interlayer insulating film 131b are formed on the interlayer insulating film 131a and the W plug 133. To do.

本実施形態においては、第４の実施形態と同様の効果が得られるのに加えて、強誘電体キャパシタ１３０と水素バリア層１６２との間に絶縁膜１６１を形成しているので、水素バリア層１６２の段差が緩和され、水素バリア層１６２の水素及び水分に対するバリア性がより一層向上する。 In the present embodiment, in addition to the same effects as those of the fourth embodiment, the insulating film 161 is formed between the ferroelectric capacitor 130 and the hydrogen barrier layer 162, so that the hydrogen barrier layer The level difference 162 is alleviated, and the barrier property against hydrogen and moisture of the hydrogen barrier layer 162 is further improved.

なお、第４〜第６の実施形態（図１９〜図２１参照）ではいずれも層間絶縁膜１３１ａの上に水素バリア層１３４を形成し、その上に水分バリア層１７１を形成しているが、層間絶縁膜１３１ａの上に水分バリア層１７１を形成し、その上に水素バリア層１３４を形成してもよい。 In all of the fourth to sixth embodiments (see FIGS. 19 to 21), the hydrogen barrier layer 134 is formed on the interlayer insulating film 131a, and the moisture barrier layer 171 is formed thereon. The moisture barrier layer 171 may be formed on the interlayer insulating film 131a, and the hydrogen barrier layer 134 may be formed thereon.

（第７の実施形態）
図２２は、本発明の第７の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、水素バリア層１３４の上に水分の侵入を阻止する水分バリア層１７１と水素バリア層１７２とを形成したことにあり、その他の構成は基本的に第１の実施形態と同様であるので、図２２において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図２２においても、第１配線層よりも上の配線構造の図示を省略している。 (Seventh embodiment)
FIG. 22 is a schematic view showing a semiconductor device according to the seventh embodiment of the present invention. The present embodiment is different from the first embodiment in that a moisture barrier layer 171 and a hydrogen barrier layer 172 that prevent intrusion of moisture are formed on the hydrogen barrier layer 134, and other configurations are fundamental. Since the second embodiment is the same as the first embodiment, the same reference numerals in FIG. 22 denote the same parts as in FIG. 1, and a detailed description thereof will be omitted. Also in FIG. 22, the illustration of the wiring structure above the first wiring layer is omitted.

本実施形態においては、層間絶縁膜１３１ａ及びＷプラグ１３３を形成した後、層間絶縁膜１３１ａ及びＷプラグ１３３の上に、水素バリア層１３４と、水分バリア層１７１と、水素バリア層１７２と、層間絶縁膜１３１ｂとをこの順で形成する。水分バリア層１７１は例えばＳｉＮ又はＳｉＯＮにより５０ｎｍの厚さに形成し、水素バリア層１７２は例えば酸化アルミニウムにより約２０ｎｍの厚さに形成する。 In this embodiment, after the interlayer insulating film 131a and the W plug 133 are formed, the hydrogen barrier layer 134, the moisture barrier layer 171, the hydrogen barrier layer 172, and the interlayer are formed on the interlayer insulating film 131a and the W plug 133. The insulating film 131b is formed in this order. The moisture barrier layer 171 is formed to a thickness of 50 nm by, for example, SiN or SiON, and the hydrogen barrier layer 172 is formed to a thickness of about 20 nm by, for example, aluminum oxide.

本実施形態においては、水素バリア層１３４に加えて水分バリア層１７１及び水素バリア層１７２を形成しているので、強誘電体膜１２７への水素及び水分の侵入を第１の実施形態よりも更に確実に防止することができる。 In this embodiment, since the moisture barrier layer 171 and the hydrogen barrier layer 172 are formed in addition to the hydrogen barrier layer 134, the penetration of hydrogen and moisture into the ferroelectric film 127 is further increased than in the first embodiment. It can be surely prevented.

（第８の実施形態）
図２３は、本発明の第８の実施形態に係る半導体装置を示す模式図である。本実施形態体が第７の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第７の実施形態と同様であるので、図２３において図２２と同一物には同一符号を付してその詳しい説明は省略する。 (Eighth embodiment)
FIG. 23 is a schematic view showing a semiconductor device according to the eighth embodiment of the present invention. This embodiment differs from the seventh embodiment in that a hydrogen barrier layer 162 is also formed on the ferroelectric capacitor 130, and the other configuration is basically the same as that of the seventh embodiment. 23 are the same as those in FIG. 22, and the detailed description thereof is omitted.

本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。その後、層間絶縁膜１３１ａ及びＷプラグ１３３を形成した後、層間絶縁膜１３１ａ及びＷプラグ１３３の上に水素バリア層１３４、水分バリア層１７１、水素バリア層１７２及び層間絶縁膜１３１ｂを順番に形成する。そして、強誘電体キャパシタ１３０の上部電極１２８ａ、下部電極１２６ａ及びプラグ１３３に到達するコンタクトホールを形成し、これらのコンタクトホール内にアルミニウムを埋め込むとともに、層間絶縁膜１３１ｂ及びＷプラグ１３３の上にアルミニウム膜を形成する。その後、アルミニウム膜をパターニングして、第２配線層の配線１３７を形成する。 In this embodiment, after the ferroelectric capacitor 130 is formed, a hydrogen barrier layer 162 made of aluminum oxide is formed on the entire upper surface of the semiconductor substrate 110 to a thickness of, for example, 20 nm. Thereafter, after forming the interlayer insulating film 131a and the W plug 133, the hydrogen barrier layer 134, the moisture barrier layer 171, the hydrogen barrier layer 172, and the interlayer insulating film 131b are formed in order on the interlayer insulating film 131a and the W plug 133. . Then, contact holes reaching the upper electrode 128a, the lower electrode 126a and the plug 133 of the ferroelectric capacitor 130 are formed, and aluminum is embedded in these contact holes, and aluminum is formed on the interlayer insulating film 131b and the W plug 133. A film is formed. Thereafter, the aluminum film is patterned to form the wiring 137 of the second wiring layer.

本実施形態においては、第７の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第７の実施形態よりも強誘電体キャパシタ１３０の特性劣化をより確実に防止できる。 In this embodiment, in addition to obtaining the same effect as that of the seventh embodiment, the hydrogen barrier layer 162 made of aluminum oxide is also formed on the ferroelectric capacitor 130. The characteristic deterioration of the ferroelectric capacitor 130 can be prevented more reliably than in the seventh embodiment.

（第９の実施形態）
図２４は、本発明の第９の実施形態に係る半導体装置を示す模式図である。本実施形態体が第７の実施形態と異なる点は、強誘電体キャパシタ１３０の上に絶縁膜１６１及び水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第７の実施形態と同様であるので、図２４において図２２と同一物には同一符号を付して、その詳しい説明は省略する。 (Ninth embodiment)
FIG. 24 is a schematic view showing a semiconductor device according to the ninth embodiment of the present invention. This embodiment differs from the seventh embodiment in that an insulating film 161 and a hydrogen barrier layer 162 are formed on the ferroelectric capacitor 130, and the other configuration is basically the seventh. 24, the same components as those in FIG. 22 are denoted by the same reference numerals, and detailed description thereof is omitted.

次に、第７の実施形態と同様に層間絶縁膜１３１ａ及びＷプラグ１３３を形成し、層間絶縁膜１３１ａ及びＷプラグ１３３の上に水素バリア層１３４、水分バリア層１７１、水素バリア層１７２及び層間絶縁膜１３１ｂを形成する。 Next, an interlayer insulating film 131a and a W plug 133 are formed as in the seventh embodiment, and a hydrogen barrier layer 134, a moisture barrier layer 171, a hydrogen barrier layer 172, and an interlayer are formed on the interlayer insulating film 131a and the W plug 133. An insulating film 131b is formed.

本実施形態においては、第７の実施形態と同様の効果が得られるのに加えて、強誘電体キャパシタ１３０と水素バリア層１６２との間に絶縁膜１６１を形成しているので、水素バリア層１６２の段差が緩和される。これにより、水素バリア層１６２の水素及び水分に対するバリア性がより一層向上する。 In the present embodiment, in addition to the same effects as those of the seventh embodiment, the insulating film 161 is formed between the ferroelectric capacitor 130 and the hydrogen barrier layer 162, so that the hydrogen barrier layer The step 162 is alleviated. Thereby, the barrier property against hydrogen and moisture of the hydrogen barrier layer 162 is further improved.

なお、第７〜第９の実施形態（図２２〜図２４参照）ではいずれも層間絶縁膜１３１ａの上に水素バリア層１３４、水分バリア層１７１及び水素バリア層１７２をこの順で形成する場合について説明したが、層間絶縁膜１３１ａの上に第１の水分バリア層を形成し、その上に水素バリア層及び第２の水分バリア層を形成してもよい。 In all of the seventh to ninth embodiments (see FIGS. 22 to 24), the hydrogen barrier layer 134, the moisture barrier layer 171 and the hydrogen barrier layer 172 are formed in this order on the interlayer insulating film 131a. As described above, the first moisture barrier layer may be formed on the interlayer insulating film 131a, and the hydrogen barrier layer and the second moisture barrier layer may be formed thereon.

（第１０の実施形態）
図２５は、本発明の第１０の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、強誘電体キャパシタ１３０の上面が層間絶縁膜１３１ａの上面と連続している（すなわち、強誘電体キャパシタ１３０の上面と層間絶縁膜１３１ａの上面とが同一平面上にある）ことにあり、その他の構成は基本的に第１の実施形態と同様であるので、図２５において図１と同一物には同一符号を付して、その詳しい説明は省略する。なお、図２５においても、第１配線層よりも上の配線構造の図示を省略している。 (Tenth embodiment)
FIG. 25 is a schematic view showing a semiconductor device according to the tenth embodiment of the present invention. This embodiment is different from the first embodiment in that the upper surface of the ferroelectric capacitor 130 is continuous with the upper surface of the interlayer insulating film 131a (that is, the upper surface of the ferroelectric capacitor 130 and the upper surface of the interlayer insulating film 131a). The other components are basically the same as those of the first embodiment. In FIG. 25, the same components as those in FIG. Is omitted. Also in FIG. 25, illustration of the wiring structure above the first wiring layer is omitted.

本実施形態においては、強誘電体キャパシタ１３０及び層間絶縁膜１３１ａを形成した後、層間絶縁膜１３１ａを強誘電体キャパシタ１３０の上部電極１３８ａが露出するまでＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４を形成する。 In this embodiment, after forming the ferroelectric capacitor 130 and the interlayer insulating film 131a, the interlayer insulating film 131a is polished by CMP until the upper electrode 138a of the ferroelectric capacitor 130 is exposed. Next, after forming the W plug 133, a hydrogen barrier layer 134 is formed on the entire upper surface of the semiconductor substrate 110.

前述したように、強誘電体キャパシタ１３０の強誘電体膜１２７は、層間絶縁膜に含まれる水分や水素により特性が劣化する。本実施形態においては、層間絶縁膜１３１ａの膜厚をできる限り薄くしているので、第１の実施形態よりも更に強誘電体キャパシタ１３０の特性劣化が抑制される。また、本実施形態のように平坦な酸化アルミニウム膜（水素バリア層１３４）を強誘電体キャパシタ１３０の近くに配置することにより、ＨＴＳ（High Temperature Storage）特性が向上するという利点もある。 As described above, the characteristics of the ferroelectric film 127 of the ferroelectric capacitor 130 deteriorate due to moisture or hydrogen contained in the interlayer insulating film. In the present embodiment, since the interlayer insulating film 131a is made as thin as possible, the deterioration of the characteristics of the ferroelectric capacitor 130 is further suppressed as compared with the first embodiment. In addition, by arranging a flat aluminum oxide film (hydrogen barrier layer 134) near the ferroelectric capacitor 130 as in this embodiment, there is an advantage that HTS (High Temperature Storage) characteristics are improved.

（第１１の実施形態）
図２６は、本発明の第１１の実施形態に係る半導体装置を示す模式図である。本実施形態が第１０の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１０の実施形態と同様であるので、図２６において図２５と同一物には同一符号を付して、その詳しい説明は省略する。 (Eleventh embodiment)
FIG. 26 is a schematic view showing a semiconductor device according to the eleventh embodiment of the present invention. This embodiment is different from the tenth embodiment in that a hydrogen barrier layer 162 is also formed on the ferroelectric capacitor 130, and other configurations are basically the same as those of the tenth embodiment. 26, the same components as those in FIG. 25 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。その後、第１０の実施形態と同様に、層間絶縁膜１３１ａを形成した後、強誘電体キャパシタ１３０の上部電極１２８ａが露出するまで層間絶縁膜１３１ａをＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４及び層間絶縁膜１３１ｂを形成する。 In this embodiment, after the ferroelectric capacitor 130 is formed, a hydrogen barrier layer 162 made of aluminum oxide is formed on the entire upper surface of the semiconductor substrate 110 to a thickness of, for example, 20 nm. Thereafter, as in the tenth embodiment, after the interlayer insulating film 131a is formed, the interlayer insulating film 131a is polished by CMP until the upper electrode 128a of the ferroelectric capacitor 130 is exposed. Next, after forming the W plug 133, the hydrogen barrier layer 134 and the interlayer insulating film 131 b are formed on the entire upper surface of the semiconductor substrate 110.

本実施形態においては、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第１０の実施形態よりも強誘電体キャパシタ１３０の特性劣化をより確実に防止できるという効果を奏する。 In the present embodiment, since the hydrogen barrier layer 162 made of aluminum oxide is also formed on the ferroelectric capacitor 130, the characteristic deterioration of the ferroelectric capacitor 130 can be prevented more reliably than in the tenth embodiment. There is an effect that can be done.

（第１２の実施形態）
図２７は本発明の第１２の実施形態に係る半導体装置を示す模式図である。本実施形態が第１０の実施形態と異なる点は、水素バリア層１３４の上に水分の侵入を阻止する水分バリア層１７１を形成したことにあり、その他の構成は基本的に第１０の実施形態と同様であるので、図２７において図２５と同一物には同一符号を付して、その詳しい説明は省略する。 (Twelfth embodiment)
FIG. 27 is a schematic view showing a semiconductor device according to the twelfth embodiment of the present invention. The present embodiment is different from the tenth embodiment in that a moisture barrier layer 171 that prevents intrusion of moisture is formed on the hydrogen barrier layer 134, and the other configuration is basically the tenth embodiment. 27, the same components as those in FIG. 25 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、層間絶縁膜１３１ａを形成した後、強誘電体キャパシタ１３０の上部電極１２８ａが露出するまで層間絶縁膜１３１ａをＣＭＰ研磨する。その後、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４及び水分バリア層１７１を形成する。水分バリア層１７１は、例えばＳｉＮ又はＳｉＯＮにより５０〜１００ｎｍの厚さに形成する。 In this embodiment, after the interlayer insulating film 131a is formed, the interlayer insulating film 131a is polished by CMP until the upper electrode 128a of the ferroelectric capacitor 130 is exposed. Thereafter, after forming the W plug 133, the hydrogen barrier layer 134 and the moisture barrier layer 171 are formed on the entire upper surface of the semiconductor substrate 110. The moisture barrier layer 171 is formed to a thickness of 50 to 100 nm by, for example, SiN or SiON.

本実施形態においては、水素バリア層１３４に加えて水分バリア層１７１を形成しているので、強誘電体膜１２７への水分の侵入を第１０の実施形態よりも更に確実に防止することができる。 In the present embodiment, since the moisture barrier layer 171 is formed in addition to the hydrogen barrier layer 134, the penetration of moisture into the ferroelectric film 127 can be prevented more reliably than in the tenth embodiment. .

（第１３の実施形態）
図２８は、本発明の第１３の実施形態に係る半導体装置を示す模式図である。本実施形態が第１２の実施形態と異なる点は、強誘電体キャパシタ１３０の上にも水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１２の実施形態と同様であるので、図２８において図２７と同一物には同一符号を付して、その詳しい説明は省略する。 (13th Embodiment)
FIG. 28 is a schematic view showing a semiconductor device according to the thirteenth embodiment of the present invention. This embodiment is different from the twelfth embodiment in that a hydrogen barrier layer 162 is also formed on the ferroelectric capacitor 130, and other configurations are basically the same as those of the twelfth embodiment. 28, the same components as those in FIG. 27 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。その後、層間絶縁膜１３１ａを形成した後、層間絶縁膜１３１ａを、強誘電体キャパシタ１３０の上部電極１２８ａが露出するまでＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４及び水分バリア層１７１及び層間絶縁膜１３１ｂを形成する。 In this embodiment, after the ferroelectric capacitor 130 is formed, a hydrogen barrier layer 162 made of aluminum oxide is formed on the entire upper surface of the semiconductor substrate 110 to a thickness of, for example, 20 nm. Thereafter, after the interlayer insulating film 131a is formed, the interlayer insulating film 131a is polished by CMP until the upper electrode 128a of the ferroelectric capacitor 130 is exposed. Next, after forming the W plug 133, the hydrogen barrier layer 134, the moisture barrier layer 171, and the interlayer insulating film 131 b are formed on the entire upper surface of the semiconductor substrate 110.

本実施形態においては、第１２の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも水素バリア層１６２を形成しているので、第１２の実施形態よりも強誘電体キャパシタ１３０の劣化をより確実に防止できる。 In the present embodiment, in addition to obtaining the same effect as that of the twelfth embodiment, the hydrogen barrier layer 162 is also formed on the ferroelectric capacitor 130. Therefore, the twelfth embodiment As a result, the deterioration of the ferroelectric capacitor 130 can be prevented more reliably.

なお、第１２，１３の実施形態（図２７，図２８参照）ではいずれも層間絶縁膜１３１ａの上に水素バリア層１３４を形成し、その上に水分バリア層１７１を形成しているが、層間絶縁膜１３１ａの上に水分バリア層１７１を形成し、その上に水素バリア層１３４を形成してもよい。 In each of the twelfth and thirteenth embodiments (see FIGS. 27 and 28), the hydrogen barrier layer 134 is formed on the interlayer insulating film 131a and the moisture barrier layer 171 is formed thereon. The moisture barrier layer 171 may be formed on the insulating film 131a, and the hydrogen barrier layer 134 may be formed thereon.

（第１４の実施形態）
図２９は、本発明の第１４の実施形態に係る半導体装置を示す模式図である。本実施形態が第１２の実施形態と異なる点は、水素バリア層１３４の上に水分バリア層１７１及び水素バリア層１７２が形成されていることにあり、その他の構成は基本的に第１２の実施形態と同様であるので、図２９において図２７と同一物には同一符号を付してその詳しい説明は省略する。 (Fourteenth embodiment)
FIG. 29 is a schematic view showing a semiconductor device according to the fourteenth embodiment of the present invention. This embodiment is different from the twelfth embodiment in that a moisture barrier layer 171 and a hydrogen barrier layer 172 are formed on the hydrogen barrier layer 134, and other configurations are basically the twelfth embodiment. 29, the same components as those in FIG. 27 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、層間絶縁膜１３１ａを形成した後、その層間絶縁膜１３１ａを強誘電体キャパシタ１３０の上部電極１２８ａが露出するまでＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４、水分バリア層１７１、水素バリア層１７２及び層間絶縁膜１３１ｂを形成する。水分バリア層１７１は例えばＳｉＮ又はＳｉＯＮにより５０ｎｍの厚さに形成し、水素バリア層１７２は例えば酸化アルミニウムにより約２０ｎｍの厚さに形成する。 In this embodiment, after forming the interlayer insulating film 131a, the interlayer insulating film 131a is subjected to CMP polishing until the upper electrode 128a of the ferroelectric capacitor 130 is exposed. Next, after forming the W plug 133, a hydrogen barrier layer 134, a moisture barrier layer 171, a hydrogen barrier layer 172, and an interlayer insulating film 131 b are formed on the entire upper surface of the semiconductor substrate 110. The moisture barrier layer 171 is formed to a thickness of 50 nm by, for example, SiN or SiON, and the hydrogen barrier layer 172 is formed to a thickness of about 20 nm by, for example, aluminum oxide.

本実施形態においては、水素バリア層１３４に加えて水分バリア層１７１及び水素バリア層１７２を形成しているので、第１２の実施形態に比べて強誘電体膜１２７への水素及び水分の侵入をより確実に防止することができる。 In this embodiment, since the moisture barrier layer 171 and the hydrogen barrier layer 172 are formed in addition to the hydrogen barrier layer 134, the penetration of hydrogen and moisture into the ferroelectric film 127 is prevented as compared with the twelfth embodiment. It can prevent more reliably.

（第１５の実施形態）
図３０は、本発明の第１５の実施形態に係る半導体装置を示す模式図である。本実施形態が第１４の実施形態と異なる点は、強誘電体キャパシタ１３０の上に水素バリア層１６２が形成されていることにあり、その他の構成は基本的に第１４の実施形態と同様であるので、図３０において図２９と同一物には同一符号を付してその詳しい説明は省略する。 (Fifteenth embodiment)
FIG. 30 is a schematic view showing a semiconductor device according to the fifteenth embodiment of the present invention. The present embodiment is different from the fourteenth embodiment in that a hydrogen barrier layer 162 is formed on the ferroelectric capacitor 130, and other configurations are basically the same as those of the fourteenth embodiment. 30, the same components as those in FIG. 29 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、強誘電体キャパシタ１３０を形成した後、半導体基板１１０の上側全面に酸化アルミニウムからなる水素バリア層１６２を例えば２０ｎｍの厚さに形成する。その後、層間絶縁膜１３１ａを形成した後、その層間絶縁膜１３１ａを強誘電体キャパシタ１３０の上部電極１２８ａが露出するまでＣＭＰ研磨する。次いで、Ｗプラグ１３３を形成した後、半導体基板１１０の上側全面に水素バリア層１３４、水分バリア層１７１、水素バリア層１７２及び層間絶縁膜１３１ｂを形成する。水分バリア層１７１は例えばＳｉＮ又はＳｉＯＮにより５０ｎｍの厚さに形成し、水素バリア層１２は例えば酸化アルミニウムにより約２０ｎｍの厚さに形成する。 In this embodiment, after the ferroelectric capacitor 130 is formed, a hydrogen barrier layer 162 made of aluminum oxide is formed on the entire upper surface of the semiconductor substrate 110 to a thickness of, for example, 20 nm. Thereafter, after forming the interlayer insulating film 131a, the interlayer insulating film 131a is polished by CMP until the upper electrode 128a of the ferroelectric capacitor 130 is exposed. Next, after forming the W plug 133, a hydrogen barrier layer 134, a moisture barrier layer 171, a hydrogen barrier layer 172, and an interlayer insulating film 131 b are formed on the entire upper surface of the semiconductor substrate 110. The moisture barrier layer 171 is formed to a thickness of 50 nm by, for example, SiN or SiON, and the hydrogen barrier layer 12 is formed to a thickness of about 20 nm by, for example, aluminum oxide.

本実施形態においては、第１４の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ１３０の上にも酸化アルミニウムからなる水素バリア層１６２を形成しているので、第１４の実施形態に比べて強誘電体キャパシタ１３０の特性劣化をより確実に防止できる。 In the present embodiment, in addition to obtaining the same effect as in the fourteenth embodiment, the hydrogen barrier layer 162 made of aluminum oxide is also formed on the ferroelectric capacitor 130. Compared to the fourteenth embodiment, the characteristic deterioration of the ferroelectric capacitor 130 can be prevented more reliably.

なお、第１４及び第１５の実施形態（図２９，図３０参照）ではいずれも層間絶縁膜１３１ａの上に水素バリア層１３４、水分バリア層１７１及び水素バリア層１７２をこの順で形成する場合について説明したが、層間絶縁膜１３１ａの上に第１の水分バリア層を形成し、その上に水素バリア層及び第２の水分バリア層を形成してもよい。 In each of the fourteenth and fifteenth embodiments (see FIGS. 29 and 30), the hydrogen barrier layer 134, the moisture barrier layer 171 and the hydrogen barrier layer 172 are formed in this order on the interlayer insulating film 131a. As described above, the first moisture barrier layer may be formed on the interlayer insulating film 131a, and the hydrogen barrier layer and the second moisture barrier layer may be formed thereon.

（第１６の実施形態）
図３１は、本発明の第１６の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、第１配線層の配線１３７と強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａ並びにＷプラグ１３３との間をＷプラグ１８１で接続している点にあり、その他の構成は基本的に第１の実施形態と同様であるので、図３１において図１と同一物には同一符号を付してその詳しい説明は省略する。なお、図３１においても、第１の実施形態よりも上の配線構造の図示を省略している。 (Sixteenth embodiment)
FIG. 31 is a schematic view showing a semiconductor device according to the sixteenth embodiment of the present invention. This embodiment is different from the first embodiment in that the wiring 137 of the first wiring layer and the upper electrode 128a and the lower electrode 126a of the ferroelectric capacitor 130 and the W plug 133 are connected by the W plug 181. In other respects, the configuration is basically the same as that of the first embodiment. Therefore, in FIG. 31, the same components as those in FIG. Also in FIG. 31, the illustration of the wiring structure above the first embodiment is omitted.

本実施形態においては、水素バリア層１３４及び層間絶縁膜１３１ｂを形成した後、層間絶縁膜１３１ｂの上面から上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３に連絡するコンタクトホールをそれぞれ形成する。その後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを順次形成する。そして、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷを堆積させて、層間絶縁膜１３１ｂ上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。 In this embodiment, after forming the hydrogen barrier layer 134 and the interlayer insulating film 131b, contact holes are formed from the upper surface of the interlayer insulating film 131b to the upper electrode 128a, the lower electrode 126a, and the W plug 133, respectively. Thereafter, a Ti film having a thickness of 20 nm and a TiN film having a thickness of 50 nm (both not shown) are sequentially formed on the entire upper surface of the semiconductor substrate 110 by, eg, PVD. Then, W is deposited on the entire upper surface of the semiconductor substrate 110 by, for example, a CVD method to form a W film on the interlayer insulating film 131b and fill the contact holes with W.

次に、ＣＭＰ法により、層間絶縁膜１３１ｂの上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３にそれぞれ接続するＷプラグ１８１を形成する。その後、半導体基板１１０の上側全面にアルミニウム膜を形成し、そのアルミニウム膜をエッチングして、第１配線層の配線１３７を形成する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Next, the W film, the TiN film, and the Ti film on the interlayer insulating film 131b are removed by CMP. In this manner, W plugs 181 connected to the upper electrode 128a, the lower electrode 126a, and the W plug 133 are formed. Thereafter, an aluminum film is formed on the entire upper surface of the semiconductor substrate 110, and the aluminum film is etched to form the wiring 137 of the first wiring layer. Also in this embodiment, the same effect as that of the first embodiment can be obtained.

（第１７の実施形態）
図３２は、本発明の第１７の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、層間絶縁膜１３１ｂ及び第１配線層の配線１３７の上に水素バリア層１７３が形成されていることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図３２において図１と同一物には同一符号を付してその詳しい説明は省略する。 (Seventeenth embodiment)
FIG. 32 is a schematic view showing a semiconductor device according to the seventeenth embodiment of the present invention. This embodiment is different from the first embodiment in that a hydrogen barrier layer 173 is formed on the interlayer insulating film 131b and the wiring 137 of the first wiring layer. 32, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、第１配線層の配線１３７を形成した後、半導体基板１１０の上側全面に水素バリア層１７３として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。その後、第１の実施形態と同様に、半導体基板１１０の上側全面に例えばＳｉＯ₂ からなる層間絶縁膜１４０を形成する。 In this embodiment, after forming the wiring 137 of the first wiring layer, an aluminum oxide film, for example, is formed to a thickness of about 20 nm as the hydrogen barrier layer 173 on the entire upper surface of the semiconductor substrate 110. Thereafter, as in the first embodiment, an interlayer insulating film 140 made of, for example, SiO ₂ is formed on the entire upper surface of the semiconductor substrate 110.

本実施形態においては、第１配線層の配線の上にも水素バリア層１７３を形成しているので、第１の実施形態に比べて強誘電体キャパシタ１３０の特性劣化をより確実に防止することができる。 In the present embodiment, since the hydrogen barrier layer 173 is also formed on the wiring of the first wiring layer, it is possible to more reliably prevent the deterioration of the characteristics of the ferroelectric capacitor 130 as compared with the first embodiment. Can do.

なお、図１、図１７〜図３１に示す半導体装置においても、本実施形態と同様に、第１配線層の配線を形成した後、半導体基板の上側全面に例えば酸化アルミニウムにより水素バリア層を形成してもよい。 In the semiconductor device shown in FIGS. 1 and 17 to 31, as in the present embodiment, after forming the wiring of the first wiring layer, a hydrogen barrier layer is formed on the entire upper surface of the semiconductor substrate by using, for example, aluminum oxide. May be.

（第１８の実施形態）
図３３は、本発明の第１８の実施形態に係る半導体装置を示す模式図である。本実施形態が第１７の実施形態と異なる点は、第１配線層の配線１３７と強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａ並びにＷプラグ１３３との間をＷプラグ１８１で接続している点にあり、その他の構成は基本的に第１７の実施形態と同様であるので、図３３において図３２と同一物には同一符号を付してその詳しい説明は省略する。 (Eighteenth embodiment)
FIG. 33 is a schematic view showing a semiconductor device according to the eighteenth embodiment of the present invention. This embodiment is different from the seventeenth embodiment in that the wiring 137 of the first wiring layer and the upper electrode 128a and the lower electrode 126a of the ferroelectric capacitor 130 and the W plug 133 are connected by the W plug 181. The other configurations are basically the same as those in the seventeenth embodiment. Therefore, the same components in FIG. 33 as those in FIG. 32 are denoted by the same reference numerals, and detailed description thereof is omitted.

次に、ＣＭＰ法により、層間絶縁膜１３１ｂの上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３にそれぞれ接続するＷプラグ１８１を形成する。 Next, the W film, the TiN film, and the Ti film on the interlayer insulating film 131b are removed by CMP. In this manner, W plugs 181 connected to the upper electrode 128a, the lower electrode 126a, and the W plug 133 are formed.

次いで、半導体基板１１０の上側全面にアルミニウム膜を形成し、そのアルミニウム膜をエッチングして第１配線層の配線１３７を形成する。その後、半導体基板１１０の上側全面に水素バリア層１７３として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。本実施形態においても、第１７の実施形態と同様の効果を得ることができる。 Next, an aluminum film is formed on the entire upper surface of the semiconductor substrate 110, and the aluminum film is etched to form the wiring 137 of the first wiring layer. Thereafter, for example, an aluminum oxide film is formed as a hydrogen barrier layer 173 to a thickness of about 20 nm on the entire upper surface of the semiconductor substrate 110. Also in this embodiment, the same effect as that of the seventeenth embodiment can be obtained.

（第１９の実施形態）
図３４は、本発明の第１９の実施形態に係る半導体装置を示す模式図である。本実施形態が第１７の実施形態と異なる点は、水素バリア層１７３に替えてＳｉＯ（酸化シリコン）膜を形成したことにあり、その他の構成は基本的に第１７の実施形態と同様であるので、図３４において図３２と同一物には同一符号を付してその詳しい説明は省略する。 (Nineteenth embodiment)
FIG. 34 is a schematic view showing a semiconductor device according to the nineteenth embodiment of the present invention. The present embodiment is different from the seventeenth embodiment in that an SiO (silicon oxide) film is formed instead of the hydrogen barrier layer 173, and other configurations are basically the same as those in the seventeenth embodiment. 34, the same components as those in FIG. 32 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、第１配線層の配線１３７を形成した後、半導体基板１１０の上側全面に、スパッタ法によりＳｉＯ膜１７４を例えば２０〜５０ｎｍの厚さに形成する。その後、半導体基板１１０の上側全面に例えばＳｉＯ₂からなる層間絶縁膜１４０をプラズマＣＶＤ法により形成する。 In the present embodiment, after forming the wiring 137 of the first wiring layer, the SiO film 174 is formed on the entire upper surface of the semiconductor substrate 110 to a thickness of, for example, 20 to 50 nm by sputtering. Thereafter, an interlayer insulating film 140 made of, for example, SiO _{2 is} formed on the entire upper surface of the semiconductor substrate 110 by a plasma CVD method.

第１配線層の配線１３７の上にプラズマＣＶＤ法により層間絶縁膜１４０を形成すると、強誘電体キャパシタ１３０の特性が劣化することがある。しかし、本実施形態においては、上述したように第１配線層の配線１３７の上にスパッタ法によりＳｉＯ膜を形成し、その上にプラズマＣＶＤ法により層間絶縁膜１４０を形成しているので、強誘電体キャパシタ１３０の特性劣化を回避できる。 If the interlayer insulating film 140 is formed on the wiring 137 of the first wiring layer by the plasma CVD method, the characteristics of the ferroelectric capacitor 130 may be deteriorated. However, in the present embodiment, as described above, the SiO film is formed on the wiring 137 of the first wiring layer by the sputtering method, and the interlayer insulating film 140 is formed thereon by the plasma CVD method. The characteristic deterioration of the dielectric capacitor 130 can be avoided.

（第２０の実施形態）
図３５は、本発明の第２０の実施形態に係る半導体装置を示す模式図である。本実施形態が第１の実施形態と異なる点は、第１配線層と第２配線層との間の層間絶縁膜が２層構造を有していることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図３５において図１と同一物には同一符号を付してその詳しい説明は省略する。 (20th embodiment)
FIG. 35 is a schematic view showing a semiconductor device according to the twentieth embodiment of the present invention. This embodiment is different from the first embodiment in that the interlayer insulating film between the first wiring layer and the second wiring layer has a two-layer structure, and other configurations are basically the same. Since it is the same as that of 1st Embodiment, in FIG. 35, the same code | symbol is attached | subjected to the same thing as FIG.

本実施形態においては、第１配線層の配線１３７を形成した後、半導体基板１１０の上側全面に塗布型の絶縁材料、例えばＳＯＧ（Spin-On-Glass）を２００ｎｍの厚さに塗布して絶縁膜１４０ａを形成する。その後、プラズマＣＶＤ法により、絶縁膜１４０ａの上に例えばＳｉＯからなる絶縁膜１４０ｂを２５００ｎｍの厚さに形成する。 In this embodiment, after the wiring 137 of the first wiring layer is formed, a coating type insulating material, for example, SOG (Spin-On-Glass) is applied to the entire upper surface of the semiconductor substrate 110 to a thickness of 200 nm for insulation. A film 140a is formed. Thereafter, an insulating film 140b made of, for example, SiO is formed to a thickness of 2500 nm on the insulating film 140a by plasma CVD.

本実施形態においては、塗布型の絶縁材料により層間絶縁膜１４０ａを形成した後、プラズマＣＶＤ法により絶縁膜１４０ｂを形成するので、層間絶縁膜１４０ｂの形成時のストレスにより強誘電体キャパシタ１３０の特性が劣化することを回避できる。 In the present embodiment, since the insulating film 140b is formed by the plasma CVD method after the interlayer insulating film 140a is formed by the coating type insulating material, the characteristics of the ferroelectric capacitor 130 are caused by stress during the formation of the interlayer insulating film 140b. Can be prevented from deteriorating.

（第２１の実施形態）
図３６は、本発明の第２１の実施形態に係る半導体装置を示す模式図である。本実施形態が第２０の実施形態と異なる点は、第１配線層の配線１３７と強誘電体キャパシタ１３０の上部電極１２８ａ及び下部電極１２６ａ並びにＷプラグ１３３との間をＷプラグ１８１で接続している点にあり、その他の構成は基本的に第２０の実施形態と同様であるので、図３６において図３５と同一物には同一符号を付してその詳しい説明は省略する。 (21st Embodiment)
FIG. 36 is a schematic view showing a semiconductor device according to the twenty-first embodiment of the present invention. The present embodiment is different from the twentieth embodiment in that the W plug 181 connects the wiring 137 of the first wiring layer to the upper electrode 128a and the lower electrode 126a of the ferroelectric capacitor 130 and the W plug 133. The other components are basically the same as those in the twentieth embodiment. Therefore, in FIG. 36, the same components as those in FIG.

本実施形態においては、水素バリア層１３４及び層間絶縁膜１３１ｂを形成した後、層間絶縁膜１３１ｂの上面から上部電極１２８ａ、下部電極１２６ａ及びＷプラグ１３３に連絡するコンタクトホールをそれぞれ形成する。その後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを順次形成する。その後、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷを堆積させて、層間絶縁膜１３１ｂ上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。 In this embodiment, after forming the hydrogen barrier layer 134 and the interlayer insulating film 131b, contact holes are formed from the upper surface of the interlayer insulating film 131b to the upper electrode 128a, the lower electrode 126a, and the W plug 133, respectively. Thereafter, a Ti film having a thickness of 20 nm and a TiN film having a thickness of 50 nm (both not shown) are sequentially formed on the entire upper surface of the semiconductor substrate 110 by, eg, PVD. Thereafter, W is deposited on the entire upper surface of the semiconductor substrate 110 by, for example, a CVD method to form a W film on the interlayer insulating film 131b and fill the contact holes with W.

次いで、半導体基板１１０の上側全面にアルミニウム膜を形成し、そのアルミニウム膜をエッチングして第１配線層の配線１３７を形成する。その後、半導体基板１１０の上側全面にＳＯＧ（Spin-On-Glass）を塗布して絶縁膜１４０ａを形成する。次いで、プラズマＣＶＤ法により、絶縁膜１４０ａの上に例えばＳｉＯからなる絶縁膜１４０ｂを形成する。本実施形態においても、第２０の実施形態と同様の効果を得ることができる。 Next, an aluminum film is formed on the entire upper surface of the semiconductor substrate 110, and the aluminum film is etched to form the wiring 137 of the first wiring layer. Thereafter, SOG (Spin-On-Glass) is applied to the entire upper surface of the semiconductor substrate 110 to form an insulating film 140a. Next, an insulating film 140b made of, for example, SiO is formed on the insulating film 140a by plasma CVD. Also in this embodiment, the same effect as that in the twentieth embodiment can be obtained.

（第２２の実施形態）
図３７は、本発明の第２２の実施形態に係る半導体装置を示す模式図である。本実施形態が第２１の実施形態と異なる点は、強誘電体キャパシタ１３０の下方に水素バリア層１６４が形成されていることにあり、その他の構成は基本的に第２１の実施形態と同様であるので、図３７において図３６と同一物には同一符号を付してその詳しい説明は省略する。 (Twenty-second embodiment)
FIG. 37 is a schematic view showing a semiconductor device according to the twenty-second embodiment of the present invention. The present embodiment is different from the twenty-first embodiment in that a hydrogen barrier layer 164 is formed below the ferroelectric capacitor 130, and other configurations are basically the same as those of the twenty-first embodiment. 37, the same components as those in FIG. 36 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、トランジスタＴ及びストッパ層１２０を形成した後、例えばプラズマＣＶＤ法により、半導体基板１１０の上側全面にＴＥＯＳを６００ｎｍの厚さに堆積させて、層間絶縁膜１２１ａを形成する。その後、層間絶縁膜１２１ａの上に、例えばＰＶＤ法により酸化アルミニウムを堆積させて、厚さが約２０ｎｍの水素バリア層１６４を形成する。 In the present embodiment, after the transistor T and the stopper layer 120 are formed, TEOS is deposited to a thickness of 600 nm on the entire upper surface of the semiconductor substrate 110 by, for example, plasma CVD to form an interlayer insulating film 121a. Thereafter, aluminum oxide is deposited on the interlayer insulating film 121a by, for example, the PVD method to form a hydrogen barrier layer 164 having a thickness of about 20 nm.

次に、水素バリア層１６４の上に、例えばプラズマＣＶＤ法によりＴＥＯＳを１００ｎｍの厚さに堆積させて、層間絶縁膜１２１ｂを形成する。 Next, TEOS is deposited to a thickness of 100 nm on the hydrogen barrier layer 164 by, for example, plasma CVD to form an interlayer insulating film 121b.

本実施形態においては、強誘電体キャパシタ１３０の下方にも水素バリア層１６４を設けているので、強誘電体キャパシタ１３０の下方からの水素及び水分の侵入を防止することができる。これにより、強誘電体キャパシタ１３０の特性劣化をより確実に回避することができる。 In the present embodiment, since the hydrogen barrier layer 164 is also provided below the ferroelectric capacitor 130, intrusion of hydrogen and moisture from below the ferroelectric capacitor 130 can be prevented. Thereby, characteristic deterioration of the ferroelectric capacitor 130 can be avoided more reliably.

なお、他の実施形態においても、本実施形態と同様に強誘電体キャパシタ１３０の下方に水素バリア層を形成してもよい。 In other embodiments, a hydrogen barrier layer may be formed below the ferroelectric capacitor 130 as in the present embodiment.

（第２３の実施形態）
図３８は、本発明の第２３の実施形態に係る半導体装置の構造を示す模式図である。半導体基板２１０は、素子分離膜２１１により複数の素子領域に分離されている。トランジスタＴは、半導体基板２１０に不純物を選択的に注入して形成された一対の高濃度不純物領域２１８と、それら一対の高濃度不純物領域２１８の間の領域上に形成されたゲート絶縁膜（図示せず）と、ゲート絶縁膜の上に形成されたゲート電極２１４とにより構成されている。半導体基板２１０の上にはストッパ層２２０が形成されており、トランジスタＴ及び素子分離膜２１１はこのストッパ層２２０に覆われている。また、ストッパ層２２０の上には層間絶縁膜（第１の絶縁膜）２２１が形成されている。 (23rd embodiment)
FIG. 38 is a schematic diagram showing the structure of a semiconductor device according to the twenty-third embodiment of the present invention. The semiconductor substrate 210 is separated into a plurality of element regions by an element isolation film 211. The transistor T includes a pair of high-concentration impurity regions 218 formed by selectively injecting impurities into the semiconductor substrate 210, and a gate insulating film (FIG. 5) formed on a region between the pair of high-concentration impurity regions 218. (Not shown) and a gate electrode 214 formed on the gate insulating film. A stopper layer 220 is formed on the semiconductor substrate 210, and the transistor T and the element isolation film 211 are covered with the stopper layer 220. An interlayer insulating film (first insulating film) 221 is formed on the stopper layer 220.

層間絶縁膜２２１の上には、下部電極２２６ａ、強誘電体膜２２７及び上部電極２２８ａを下からこの順で積層した構造の強誘電体キャパシタ２３０が形成されている。この強誘電体キャパシタ２３０の下部電極２２６ａは、その下方に形成されたＷプラグ２２３を介してトランジスタＴの高濃度不純物領域２１８に電気的に接続されている。 A ferroelectric capacitor 230 having a structure in which a lower electrode 226a, a ferroelectric film 227, and an upper electrode 228a are laminated in this order from the bottom is formed on the interlayer insulating film 221. The lower electrode 226a of the ferroelectric capacitor 230 is electrically connected to the high concentration impurity region 218 of the transistor T through a W plug 223 formed therebelow.

層間絶縁膜２２１及び強誘電体キャパシタ２３０の上には、上面が平坦化処理された層間絶縁膜（第２の絶縁膜）２３１ａが形成されている。この層間絶縁膜２３１ａには、層間絶縁膜２３１ａの上面から強誘電体キャパシタ２３０の上部電極２１８ａに通じるコンタクトホールが形成されており、このコンタクトホールに埋め込まれたＷ（タングステン）によりＷプラグ２３５が形成されている。 On the interlayer insulating film 221 and the ferroelectric capacitor 230, an interlayer insulating film (second insulating film) 231a whose upper surface is planarized is formed. A contact hole is formed in the interlayer insulating film 231a from the upper surface of the interlayer insulating film 231a to the upper electrode 218a of the ferroelectric capacitor 230, and a W plug 235 is formed by W (tungsten) buried in the contact hole. Is formed.

層間絶縁膜２３１ａの上には酸化アルミニウムからなる水素バリア層２３４が形成されている。水素バリア層２３４の上には層間絶縁膜（第３の絶縁膜）２３１ｂが形成されており、この層間絶縁膜２３１ｂの上には第１配線層の配線２３７が形成されている。第１配線層の配線２３７のうちの所定の配線は、層間絶縁膜２３１ｂ及び水素バリア層２３４をエッチングして形成されたコンタクトホールを介してＷプラグ２３５に電気的に接続されている。 A hydrogen barrier layer 234 made of aluminum oxide is formed on the interlayer insulating film 231a. An interlayer insulating film (third insulating film) 231b is formed on the hydrogen barrier layer 234, and a wiring 237 of the first wiring layer is formed on the interlayer insulating film 231b. A predetermined wiring among the wirings 237 of the first wiring layer is electrically connected to the W plug 235 through a contact hole formed by etching the interlayer insulating film 231b and the hydrogen barrier layer 234.

層間絶縁膜２３１ｂ及び第１配線層の配線２３７の上には層間絶縁膜１４０が形成されている。第１配線よりも上の配線構造は第１の実施形態と同様であるので、ここでは説明を省略する。 An interlayer insulating film 140 is formed on the interlayer insulating film 231b and the wiring 237 of the first wiring layer. Since the wiring structure above the first wiring is the same as that of the first embodiment, description thereof is omitted here.

図３９は、上述した構造をスタック型ＦｅＲＡＭに適用した例を示す断面図である。この図３９を参照して、本実施形態の半導体装置の製造方法を説明する。なお、図３９はメモリセル部分の構造のみを図示している。 FIG. 39 is a cross-sectional view showing an example in which the above-described structure is applied to a stacked FeRAM. With reference to this FIG. 39, the manufacturing method of the semiconductor device of this embodiment is demonstrated. FIG. 39 shows only the structure of the memory cell portion.

まず、第１の実施形態と同様にして素子分離膜２１１を形成し、半導体基板２１０を複数の素子領域に分離する。そして、半導体基板２１０に不純物を導入して、ウェル領域２１２を形成する。その後、半導体基板２１０上にゲート絶縁膜（図示せず）及びゲート電極２１４を形成し、半導体基板２１０に不純物を導入して、トランジスタＴのソース／ドレインとなる高濃度不純物領域２１８を形成する。 First, an element isolation film 211 is formed in the same manner as in the first embodiment, and the semiconductor substrate 210 is separated into a plurality of element regions. Then, impurities are introduced into the semiconductor substrate 210 to form the well region 212. Thereafter, a gate insulating film (not shown) and a gate electrode 214 are formed on the semiconductor substrate 210, and impurities are introduced into the semiconductor substrate 210 to form high-concentration impurity regions 218 that serve as the source / drain of the transistor T.

次に、半導体基板２１０の上側全面に例えばＳｉＯＮからなるストッパ層２２０を約２００ｎｍの厚さに形成し、更にその上に層間絶縁膜２２１を約６００ｎｍの厚さに形成する。そして、層間絶縁膜２２１を約２００ｎｍ研磨して、表面を平坦化する。その後、後工程で実施する酸素回復アニール時の保護膜として、ＳｉＯＮ膜２２５を例えば１００ｎｍの厚さに形成する。 Next, a stopper layer 220 made of, for example, SiON is formed on the entire upper surface of the semiconductor substrate 210 to a thickness of about 200 nm, and an interlayer insulating film 221 is further formed thereon to a thickness of about 600 nm. Then, the interlayer insulating film 221 is polished by about 200 nm to flatten the surface. Thereafter, a SiON film 225 having a thickness of, for example, 100 nm is formed as a protective film during oxygen recovery annealing performed in a later step.

次に、フォトリソグラフィ法及びエッチング法を使用して、強誘電体キャパシタ形成領域の層間絶縁膜２２１の上面から高濃度不純物領域２１８ａに到達するコンタクトホールし、それらのコンタクトホール内にＷ（タングステン）を埋め込んで、Ｗプラグ２２３を形成する。 Next, contact holes reaching the high-concentration impurity regions 218a from the upper surface of the interlayer insulating film 221 in the ferroelectric capacitor formation region are formed by using a photolithography method and an etching method, and W (tungsten) is formed in these contact holes. Is embedded to form a W plug 223.

次に、半導体基板２１０の上側全面に、強誘電体キャパシタ２３０の下部電極２２６ａとなる導電体膜及び強誘電体膜２２７を形成する。その後、酸素雰囲気中でＲＴＡ処理して、強誘電体膜２２７を結晶化する。次いで、強誘電体膜２２７の上に強誘電体キャパシタ２３０の上部電極２２８ａとなる導電体膜を形成した後、これらの導電体膜及び強誘電体膜２２７をパターニングして、強誘電体キャパシタ２３０を形成する。その後、強誘電体膜２２７の回復アニールを施す。この回復アニールは、例えば酸素雰囲気中で３５０℃の温度に加熱することにより行われる。 Next, a conductor film and a ferroelectric film 227 to be the lower electrode 226 a of the ferroelectric capacitor 230 are formed on the entire upper surface of the semiconductor substrate 210. Thereafter, the ferroelectric film 227 is crystallized by RTA treatment in an oxygen atmosphere. Next, after forming a conductor film to be the upper electrode 228a of the ferroelectric capacitor 230 on the ferroelectric film 227, the conductor film and the ferroelectric film 227 are patterned to form the ferroelectric capacitor 230. Form. Thereafter, recovery annealing of the ferroelectric film 227 is performed. This recovery annealing is performed, for example, by heating to a temperature of 350 ° C. in an oxygen atmosphere.

次に、半導体基板２１０の上側全面に層間絶縁膜２３１ａを形成する。そして、この層間絶縁膜２３１ａをＣＭＰ研磨して、表面を平坦化する。その後、層間絶縁膜２３１ａの上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像処理して、所定の位置に層間絶縁膜２３１ａが露出する開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜２３１ａの上面から強誘電体キャパシタ２３０の上部電極２３８ａに到達するコンタクトホールを形成する。次に、フォトレジスト膜を除去した後、エッチングによる強誘電体膜２２７のダメージを回復させる回復アニールを実施する。 Next, an interlayer insulating film 231 a is formed on the entire upper surface of the semiconductor substrate 210. Then, the interlayer insulating film 231a is polished by CMP to flatten the surface. Thereafter, a photoresist film is formed on the interlayer insulating film 231a, and this photoresist film is exposed and developed to form an opening through which the interlayer insulating film 231a is exposed at a predetermined position. Then, etching is performed using this photoresist film as a mask to form a contact hole reaching the upper electrode 238a of the ferroelectric capacitor 230 from the upper surface of the interlayer insulating film 231a. Next, after removing the photoresist film, recovery annealing for recovering the damage of the ferroelectric film 227 due to etching is performed.

次に、再度層間絶縁膜２３１ａの上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像処理して、所定の位置に層間絶縁膜２３１ａが露出する開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜２３１ａの上面から半導体基板２１０の表面の所定の高濃度不純物領域２１８に到達するコンタクトホールを形成する。そして、フォトレジスト膜を除去した後、これらのコンタクトホールにそれぞれＷ（タングステン）を埋め込んで、強誘電体キャパシタ２３０の上部電極２２８ａに接続したＷプラグ２３５と、半導体基板２１０の表面の高濃度不純物領域２１８に接続したＷプラグ２３３とを形成する。 Next, a photoresist film is formed again on the interlayer insulating film 231a, and this photoresist film is exposed and developed to form an opening through which the interlayer insulating film 231a is exposed at a predetermined position. Etching is then performed using the photoresist film as a mask to form a contact hole reaching the predetermined high-concentration impurity region 218 on the surface of the semiconductor substrate 210 from the upper surface of the interlayer insulating film 231a. Then, after removing the photoresist film, W (tungsten) is buried in each of these contact holes, and the W plug 235 connected to the upper electrode 228a of the ferroelectric capacitor 230 and the high-concentration impurity on the surface of the semiconductor substrate 210 A W plug 233 connected to the region 218 is formed.

次に、層間絶縁膜２３１ａ及びＷプラグ２３３，２３５の上に、水素バリア層２３４として酸化アルミニウム膜を例えば２０ｎｍの厚さに形成し、更にその上に層間絶縁膜２３１ｂを１００ｎｍの厚さに形成する。そして、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜２３１ｂの上面からＷプラグ２３３，２３５に到達するコンタクトホールを形成する。 Next, on the interlayer insulating film 231a and the W plugs 233, 235, an aluminum oxide film is formed as a hydrogen barrier layer 234 to a thickness of, for example, 20 nm, and further an interlayer insulating film 231b is formed thereon to a thickness of 100 nm. To do. Then, contact holes reaching the W plugs 233 and 235 from the upper surface of the interlayer insulating film 231b are formed by using a photolithography method and an etching method.

次いで、全面にアルミニウム膜を形成し、そのアルミニウム膜をパターニングして、第１配線層の配線２３７を形成する。その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。 Next, an aluminum film is formed on the entire surface, and the aluminum film is patterned to form the wiring 237 of the first wiring layer. Since the subsequent steps are the same as those in the first embodiment, description thereof is omitted here.

本実施形態においても、Ｗプラグ２３３の形成時には強誘電体膜２２７のアニールが完了しているので、Ｗプラグ２３３の酸化を防止するための絶縁膜を形成する工程、及びその絶縁膜を除去する工程が不要となり、従来に比べてＦｅＲＡＭ製造工程が簡略化されるという効果を奏する。 Also in this embodiment, since the annealing of the ferroelectric film 227 is completed when the W plug 233 is formed, the step of forming an insulating film for preventing the oxidation of the W plug 233 and the insulating film are removed. This eliminates the need for a process, and has the effect of simplifying the FeRAM manufacturing process as compared with the prior art.

また、本実施形態においても、強誘電体キャパシタ２３０を被覆する層間絶縁膜２３１ａの表面を平坦化し、その上に水素バリア層２３４を形成しているので、外部からの水素及び水分の侵入を十分に阻止することができて、ＦｅＲＡＭの信頼性が向上する。 Also in this embodiment, since the surface of the interlayer insulating film 231a covering the ferroelectric capacitor 230 is flattened and the hydrogen barrier layer 234 is formed thereon, sufficient penetration of hydrogen and moisture from the outside is ensured. Therefore, the reliability of FeRAM is improved.

なお、本実施形態においても、第１９の実施形態（図３４参照）で説明したように層間絶縁膜２３１ｂの上にスパッタ法によりＳｉＯ膜を形成したり、第２０の実施形態で（図３５参照）で説明したように層間絶縁膜２３１ｂの上に塗布型絶縁材料により絶縁膜を形成し、その上にプラズマＣＶＤ法により層間絶縁膜を形成してもよい。 Also in this embodiment, as described in the nineteenth embodiment (see FIG. 34), a SiO film is formed on the interlayer insulating film 231b by sputtering, or in the twentieth embodiment (see FIG. 35). ), An insulating film may be formed on the interlayer insulating film 231b by a coating type insulating material, and an interlayer insulating film may be formed thereon by a plasma CVD method.

（第２４の実施形態）
図４０は、本発明の第２４の実施形態に係る半導体装置を示す模式図である。本実施形態が第２３の実施形態と異なる点は、強誘電体キャパシタ２３０の上に水素バリア層２６２を形成するともに、層間絶縁膜２３１ｂ及び第１配線層の配線２３７の上にも水素バリア層２７１を形成したこととあり、その他の構成は基本的に第２３の実施形態と同様であるので、図４０において図３８と同一物には同一符号を付して、その詳しい説明は省略する。 (24th Embodiment)
FIG. 40 is a schematic view showing a semiconductor device according to the twenty-fourth embodiment of the present invention. The present embodiment is different from the twenty-third embodiment in that a hydrogen barrier layer 262 is formed on the ferroelectric capacitor 230 and a hydrogen barrier layer is also formed on the interlayer insulating film 231b and the wiring 237 of the first wiring layer. Since other components are basically the same as those in the twenty-third embodiment, the same reference numerals in FIG. 40 denote the same parts as in FIG. 38, and a detailed description thereof will be omitted.

本実施形態においては、強誘電体キャパシタ２３０を形成した後、半導体基板２１０の上側全面に水素バリア層２６２として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。その後、第２３の実施形態と同様にして、層間絶縁膜２３１ａ、Ｗプラグ２３５（及びＷプラグ２３３：図３９参照）、水素バリア層２３４、層間絶縁膜２３１ｂ及び第１配線層の配線２３７を形成した後、半導体基板２１０の上側全面に水素バリア層２７１として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。 In this embodiment, after the ferroelectric capacitor 230 is formed, an aluminum oxide film, for example, is formed to a thickness of about 20 nm as the hydrogen barrier layer 262 on the entire upper surface of the semiconductor substrate 210. Thereafter, in the same manner as in the twenty-third embodiment, the interlayer insulating film 231a, the W plug 235 (and the W plug 233: see FIG. 39), the hydrogen barrier layer 234, the interlayer insulating film 231b, and the wiring 237 of the first wiring layer are formed. After that, for example, an aluminum oxide film is formed to a thickness of about 20 nm as the hydrogen barrier layer 271 on the entire upper surface of the semiconductor substrate 210.

本実施形態においては、第２３の実施形態と同様の効果を得ることができるのに加えて、強誘電体キャパシタ２３０を覆う水素バリア層２６２と、層間絶縁膜２３１ｂ及び第１配線層の配線２３７を覆う水素バリア層２７１とが設けられているため、第２３の実施形態に比べて強誘電体キャパシタ２３０の特性劣化をより確実に回避することができる。 In the present embodiment, the same effect as that of the 23rd embodiment can be obtained, and in addition, the hydrogen barrier layer 262 covering the ferroelectric capacitor 230, the interlayer insulating film 231b, and the wiring 237 of the first wiring layer can be obtained. Since the hydrogen barrier layer 271 is provided to cover the ferroelectric capacitor 230, deterioration of the characteristics of the ferroelectric capacitor 230 can be avoided more reliably than in the twenty-third embodiment.

（第２５の実施形態）
図４１は、本発明の第２５の実施形態に係る半導体装置を示す模式図である。本実施形態が第２４の実施形態と異なる点は、水素バリア層２３４の上に水分バリア層２７２が形成されていることにあり、その他構成は第２４の実施形態と同様であるので、図４１において図４０と同一物には同一符号を付して、その詳しい説明は省略する。 (25th Embodiment)
FIG. 41 is a schematic view showing a semiconductor device according to the twenty-fifth embodiment of the present invention. This embodiment is different from the twenty-fourth embodiment in that a moisture barrier layer 272 is formed on the hydrogen barrier layer 234, and the other configuration is the same as that of the twenty-fourth embodiment. 40 identical to those in FIG. 40 are assigned the same codes as in FIG.

本実施形態においては、層間絶縁膜２３１ａ、Ｗプラグ２３５（及びＷプラグ２３３：図３９参照）を形成した後、水素バリア層２３４を形成し、その上に水分バリア層２７２として例えばＳｉＮ又はＳｉＯＮ膜を５０ｎｍの厚さに形成する。その後、層間絶縁膜２３１ｂを形成し、層間絶縁膜２３１ｂの上面からＷプラグ２３５（及びＷプラグ２３３：図３９参照）に到達するコンタクトホールを形成する。そして、半導体基板２１０の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして第１配線層の配線２３７を形成する。 In this embodiment, after forming the interlayer insulating film 231a and the W plug 235 (and the W plug 233: see FIG. 39), the hydrogen barrier layer 234 is formed, and the moisture barrier layer 272 is formed thereon, for example, as a SiN or SiON film. Is formed to a thickness of 50 nm. Thereafter, an interlayer insulating film 231b is formed, and a contact hole reaching the W plug 235 (and the W plug 233: see FIG. 39) from the upper surface of the interlayer insulating film 231b is formed. Then, an aluminum film is formed on the entire upper surface of the semiconductor substrate 210, and this aluminum film is patterned to form the wiring 237 of the first wiring layer.

本実施形態においては、水素バリア層２３４に加えて水分バリア層２７２を形成しているので、第２４の実施形態に比べて強誘電体キャパシタ２３０の特性劣化をより確実に防止することができる。 In the present embodiment, since the moisture barrier layer 272 is formed in addition to the hydrogen barrier layer 234, the characteristic deterioration of the ferroelectric capacitor 230 can be more reliably prevented as compared with the twenty-fourth embodiment.

なお、本実施形態においては水素バリア層２３４の上に水分バリア層２７２を形成しているが、水分バリア層２７２を形成し、その上に水素バリア層２３４を形成してもよい。 In this embodiment, the moisture barrier layer 272 is formed on the hydrogen barrier layer 234, but the moisture barrier layer 272 may be formed and the hydrogen barrier layer 234 may be formed thereon.

（第２６の実施形態）
図４２は、本発明の第２６の実施形態に係る半導体装置を示す模式図である。本実施形態が第２４の実施形態と異なる点は、水素バリア層２３４の上に水分バリア層２７２及び水素バリア層２７３が形成されていることにあり、その他構成は第２４の実施形態と同様であるので、図４２において図４０と同一物には同一符号を付して、その詳しい説明は省略する。 (26th Embodiment)
FIG. 42 is a schematic view showing a semiconductor device according to the twenty-sixth embodiment of the present invention. The present embodiment is different from the twenty-fourth embodiment in that a moisture barrier layer 272 and a hydrogen barrier layer 273 are formed on the hydrogen barrier layer 234, and other configurations are the same as those in the twenty-fourth embodiment. 42, the same components as those in FIG. 40 are denoted by the same reference numerals, and detailed description thereof is omitted.

本実施形態においては、層間絶縁膜２３１ａ、Ｗプラグ２３５（及びＷプラグ２３３：図３９参照）を形成した後、水素バリア層２３４を形成し、その上に水分バリア層２７２として例えばＳｉＮ又はＳｉＯＮ膜を５０ｎｍの厚さに形成する。その後、水分バリア層２７２の上に、水素バリア層２７３として例えば酸化アルミニウム膜を約２０ｎｍの厚さに形成する。 In this embodiment, after forming the interlayer insulating film 231a and the W plug 235 (and the W plug 233: see FIG. 39), the hydrogen barrier layer 234 is formed, and the moisture barrier layer 272 is formed thereon, for example, as a SiN or SiON film. Is formed to a thickness of 50 nm. Thereafter, an aluminum oxide film, for example, is formed on the moisture barrier layer 272 as a hydrogen barrier layer 273 to a thickness of about 20 nm.

次いで、水素バリア層２７３の上に層間絶縁膜２３１ｂを形成し、層間絶縁膜２３１ｂの上面からＷプラグ２３５（及びＷプラグ２３３：図３９参照）に到達するコンタクトホールを形成する。そして、半導体基板２１０の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして第１配線層の配線２３７を形成する。 Next, an interlayer insulating film 231b is formed on the hydrogen barrier layer 273, and a contact hole reaching the W plug 235 (and the W plug 233: see FIG. 39) from the upper surface of the interlayer insulating film 231b is formed. Then, an aluminum film is formed on the entire upper surface of the semiconductor substrate 210, and this aluminum film is patterned to form the wiring 237 of the first wiring layer.

本実施形態においては、水素バリア層２３４に加えて水分バリア層２７２及び水素バリア層２７３を形成しているので、第２４の実施形態に比べて強誘電体キャパシタ２３０の特性劣化をより確実に防止することができる。 In the present embodiment, since the moisture barrier layer 272 and the hydrogen barrier layer 273 are formed in addition to the hydrogen barrier layer 234, the characteristic deterioration of the ferroelectric capacitor 230 can be prevented more reliably than in the twenty-fourth embodiment. can do.

（その他の実施形態）
第１〜第２６の実施形態では、いずれも水素バリア層をパターニングする工程がなく、水素バリア層が半導体基板の上側全面に形成されているものとしている。しかしながら、図４３に示すように、水素バリア層を半導体基板上の一部分のみに配置してもよい。図４３は半導体基板の１チップ分のチップ形成領域３１０を示す上面図であり、３１１はメモリセル形成領域、３１２は周辺回路領域、３１３は端子形成領域を示している。この図４３では図中網掛けした部分、すなわちメモリセル形成領域３１１のみに水素バリア層を配置した例を示している。 (Other embodiments)
In the first to twenty-sixth embodiments, there is no step of patterning the hydrogen barrier layer, and the hydrogen barrier layer is formed on the entire upper surface of the semiconductor substrate. However, as shown in FIG. 43, the hydrogen barrier layer may be disposed only on a part of the semiconductor substrate. FIG. 43 is a top view showing a chip formation region 310 for one chip of a semiconductor substrate, 311 is a memory cell formation region, 312 is a peripheral circuit region, and 313 is a terminal formation region. FIG. 43 shows an example in which the hydrogen barrier layer is disposed only in the shaded portion in the drawing, that is, the memory cell formation region 311.

また、図４４に示すように、半導体基板の上側全体に水素バリア層（又は水素バリア層と水分バリア層）を形成した後、スクライブ領域３２０の水素バリア層をエッチングにより除去してもよい。 As shown in FIG. 44, after forming a hydrogen barrier layer (or a hydrogen barrier layer and a moisture barrier layer) on the entire upper side of the semiconductor substrate, the hydrogen barrier layer in the scribe region 320 may be removed by etching.

複数の水素バリア層を形成する場合、及び水素バリア層に加えて水分バリア層を形成する場合も、これと同様に半導体基板の上側全体に水素バリア層（又は水素バリア層と水分バリア層）を形成した後、メモリセル領域以外の領域又はスクライブ領域以外の領域の水素バリア層（又は水素バリア層と水分バリア層）をエッチングにより除去してもよい。 Similarly, when forming a plurality of hydrogen barrier layers and when forming a moisture barrier layer in addition to the hydrogen barrier layer, a hydrogen barrier layer (or hydrogen barrier layer and moisture barrier layer) is formed on the entire upper side of the semiconductor substrate. After the formation, the hydrogen barrier layer (or the hydrogen barrier layer and the moisture barrier layer) in a region other than the memory cell region or a region other than the scribe region may be removed by etching.

以下、本発明の諸態様を、付記としてまとめて記載する。 Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.

（付記１）半導体基板と、
前記半導体基板上に形成されたトランジスタと、
前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上に形成された強誘電体キャパシタと、
前記強誘電体キャパシタの上を覆う上面が平坦化された第２の絶縁膜と、
前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、
前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域と電気的に接続されたプラグと、
前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、
前記水素バリア層の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上面から前記強誘電体キャパシタに連絡する第２のコンタクトホールと、
前記第３の絶縁膜の上面から前記プラグに連絡する第３のコンタクトホールと、
前記第３の絶縁膜の上に形成され、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタ及び前記プラグにそれぞれ電気的に接続された配線と
を有することを特徴とする半導体装置。 (Appendix 1) a semiconductor substrate;
A transistor formed on the semiconductor substrate;
A first insulating film formed on the semiconductor substrate and covering the transistor;
A ferroelectric capacitor formed on the first insulating film;
A second insulating film having a planarized upper surface covering the ferroelectric capacitor;
A first contact hole reaching the impurity region constituting the transistor from the upper surface of the second insulating film;
A plug formed by embedding a conductor in the first contact hole and electrically connected to the impurity region;
A hydrogen barrier layer formed on the second insulating film to prevent intrusion of hydrogen and moisture downward;
A third insulating film formed on the hydrogen barrier layer;
A second contact hole communicating with the ferroelectric capacitor from the upper surface of the third insulating film;
A third contact hole communicating with the plug from the upper surface of the third insulating film;
And a wiring formed on the third insulating film and electrically connected to the ferroelectric capacitor and the plug through the second and third contact holes, respectively. apparatus.

（付記２）前記強誘電体キャパシタの上に形成されて前記強誘電体キャパシタへの水素及び水分の侵入を阻止する第２の水素バリア層を有することを特徴とする付記１に記載の半導体装置。 (Supplementary note 2) The semiconductor device according to supplementary note 1, further comprising a second hydrogen barrier layer which is formed on the ferroelectric capacitor and prevents entry of hydrogen and moisture into the ferroelectric capacitor. .

（付記３）前記強誘電体キャパシタと前記第２の水素バリア層との間に形成されて前記強誘電体キャパシタの段差を緩和する第４の絶縁膜を有することを特徴とする付記２に記載の半導体装置。 (Supplementary note 3) The supplementary note 2, further comprising a fourth insulating film which is formed between the ferroelectric capacitor and the second hydrogen barrier layer and relaxes a step of the ferroelectric capacitor. Semiconductor device.

（付記４）前記水素バリア層の上又は下に配置されて下方への水分の侵入を阻止する水分バリア層を有することを特徴とする付記１に記載の半導体装置。 (Supplementary note 4) The semiconductor device according to supplementary note 1, further comprising a moisture barrier layer disposed above or below the hydrogen barrier layer to prevent moisture from entering downward.

（付記５）前記水分バリア層が、窒化シリコン及び酸窒化シリコンのいずれかにより形成されていることを特徴とする付記４に記載の半導体装置。 (Supplementary note 5) The semiconductor device according to supplementary note 4, wherein the moisture barrier layer is formed of one of silicon nitride and silicon oxynitride.

（付記６）前記強誘電体キャパシタの上に形成されて前記強誘電体キャパシタへの水素及び水分の侵入を阻止する第２の水素バリア層と、
前記水素バリア層の上又は下に配置されて下方への水分の侵入を阻止する水分バリア層と
を有することを特徴とする付記１に記載の半導体装置。 (Appendix 6) A second hydrogen barrier layer formed on the ferroelectric capacitor and preventing hydrogen and moisture from entering the ferroelectric capacitor;
The semiconductor device according to appendix 1, further comprising: a moisture barrier layer disposed above or below the hydrogen barrier layer to prevent moisture from entering downward.

（付記７）前記水分バリア層が、窒化シリコン及び酸窒化シリコンのいずれかにより形成されていることを特徴とする付記６に記載の半導体装置。 (Supplementary note 7) The semiconductor device according to supplementary note 6, wherein the moisture barrier layer is formed of either silicon nitride or silicon oxynitride.

（付記８）前記強誘電体キャパシタと前記第２の水素バリア層との間に形成されて前記強誘電体キャパシタの段差を緩和する第４の絶縁膜を有することを特徴とする付記６に記載の半導体装置。 (Supplementary note 8) The supplementary note 6, further comprising a fourth insulating film which is formed between the ferroelectric capacitor and the second hydrogen barrier layer and relaxes a step of the ferroelectric capacitor. Semiconductor device.

（付記９）前記水素バリア層の上又は下に、下方への水分の侵入を阻止する水分バリア層と、水素及び水分の侵入を阻止する第２の水素バリア層とが配置されていることを特徴とする付記１に記載の半導体装置。 (Supplementary note 9) A moisture barrier layer for preventing moisture from entering downward and a second hydrogen barrier layer for preventing entry of hydrogen and moisture are disposed above or below the hydrogen barrier layer. The semiconductor device according to appendix 1, which is characterized.

（付記１０）前記水分バリア層が、窒化シリコン及び酸窒化シリコンのいずれかにより形成されていることを特徴とする付記９に記載の半導体装置。 (Supplementary note 10) The semiconductor device according to supplementary note 9, wherein the moisture barrier layer is formed of one of silicon nitride and silicon oxynitride.

（付記１１）前記第２の絶縁膜の上面と前記強誘電体キャパシタの上部電極の上面とが連続していることを特徴とする付記１に記載の半導体装置。 (Supplementary note 11) The semiconductor device according to supplementary note 1, wherein the upper surface of the second insulating film and the upper surface of the upper electrode of the ferroelectric capacitor are continuous.

（付記１２）前記第２及び第３のコンタクトホール内に、前記配線を構成する導体と同じ導体が埋め込まれていることを特徴とする付記１に記載の半導体装置。 (Additional remark 12) The semiconductor device of Additional remark 1 characterized by the same conductor as the conductor which comprises the said wiring being embedded in the said 2nd and 3rd contact hole.

（付記１３）前記第２及び第３のコンタクトホール内に、前記配線を構成する導体と異なる導体が埋め込まれていることを特徴する付記１に記載の半導体装置。 (Additional remark 13) The semiconductor device of Additional remark 1 characterized by the conductor different from the conductor which comprises the said wiring being embedded in the said 2nd and 3rd contact hole.

（付記１４）前記水素バリア層が、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成されていることを特徴とする付記１に記載の半導体装置。 (Supplementary note 14) The hydrogen barrier layer is formed of any one selected from the group consisting of aluminum oxide, titanium oxide, tantalum oxide, zirconium oxide, aluminum nitride, tantalum nitride, and aluminum oxynitride. The semiconductor device according to appendix 1.

（付記１５）前記強誘電体キャパシタの下方に、水素及び水分の侵入を阻止する第２の水素バリア層が形成されていることを特徴とする付記１に記載の半導体装置。 (Supplementary note 15) The semiconductor device according to supplementary note 1, wherein a second hydrogen barrier layer that prevents entry of hydrogen and moisture is formed below the ferroelectric capacitor.

（付記１６）半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、
前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上面を平坦化する工程と、
前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホール内に導体を埋め込んで前記不純物領域に電気的に接続するプラグを形成する工程と、
前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、
前記水素バリア層の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上面から前記強誘電体キャパシタの上部電極及び下部電極に到達する第２のコンタクトホールを形成する工程と、
前記強誘電体キャパシタに対し回復アニールを実施する工程と、
前記第３の絶縁膜の上面から前記プラグに到達する第３のコンタクトホールを形成する工程と、
前記第３の絶縁膜の上に、前記第２及び第３のコンタクトホールを介して前記強誘電体キャパシタの上部電極及び下部電極並びに前記プラグにそれぞれ電気的に接続する配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 (Supplementary note 16) forming a transistor on a semiconductor substrate;
Forming a first insulating film covering the transistor on the semiconductor substrate;
Forming a ferroelectric capacitor including a lower electrode, a ferroelectric film and an upper electrode on the first insulating film;
Forming a second insulating film covering the ferroelectric capacitor on the first insulating film;
Planarizing the upper surface of the second insulating film;
Forming a first contact hole reaching the impurity region constituting the transistor from the upper surface of the second insulating film;
Forming a plug embedded in a conductor in the first contact hole and electrically connected to the impurity region;
Forming a hydrogen barrier layer on the second insulating film to prevent hydrogen and moisture from entering downward;
Forming a third insulating film on the hydrogen barrier layer;
Forming a second contact hole reaching the upper and lower electrodes of the ferroelectric capacitor from the upper surface of the third insulating film;
Performing recovery annealing on the ferroelectric capacitor;
Forming a third contact hole reaching the plug from the upper surface of the third insulating film;
Forming wirings electrically connected to the upper and lower electrodes of the ferroelectric capacitor and the plug through the second and third contact holes, respectively, on the third insulating film; A method for manufacturing a semiconductor device, comprising:

（付記１７）前記水素バリア層を、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成することを特徴とする付記１６に記載の半導体装置の製造方法。 (Supplementary Note 17) The hydrogen barrier layer is formed of any one selected from the group consisting of aluminum oxide, titanium oxide, tantalum oxide, zirconium oxide, aluminum nitride, tantalum nitride, and aluminum oxynitride. A method for manufacturing a semiconductor device according to appendix 16.

（付記１８）前記第３の絶縁膜の上に、スパッタ法により第４の絶縁膜を形成することを特徴とする付記１６に記載の半導体装置の製造方法。 (Supplementary note 18) The method for manufacturing a semiconductor device according to supplementary note 16, wherein a fourth insulation film is formed on the third insulation film by a sputtering method.

（付記１９）前記第３の絶縁膜の上に、塗布型絶縁材料により第４の絶縁膜を形成することを特徴とする付記１６に記載の半導体装置の製造方法。 (Supplementary note 19) The method for manufacturing a semiconductor device according to supplementary note 16, wherein a fourth insulating film is formed on the third insulating film with a coating type insulating material.

（付記２０）半導体基板と、
前記半導体基板上に形成されたトランジスタと、
前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールと、
前記第１のコンタクトホール内に導体を埋め込んで形成され、前記不純物領域に電気的に接続された第１のプラグと、
前記第１のプラグの上に配置され、その下部電極が前記第１のプラグに電気的に接続された強誘電体キャパシタと、
前記第１の絶縁膜上に形成されて前記強誘電体キャパシタを覆う上面が平坦化された第２の絶縁膜と、
前記第２の絶縁膜の上面から前記強誘電体キャパシタの上部電極に到達する第２のコンタクトホールと、
前記第２のコンタクトホール内に導体を埋め込んで形成され、前記上部電極と電気的に接続された第２のプラグと、
前記第２の絶縁膜の上に形成されて下方への水素及び水分の侵入を阻止する水素バリア層と、
前記水素バリア層の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上面から前記第２のプラグに連絡する第３のコンタクトホールと、
前記第３の絶縁膜上に形成されて前記第３のコンタクトホールを介して前記第２のプラグと電気的に接続された配線と
を有すること特徴とする半導体装置。 (Appendix 20) a semiconductor substrate;
A transistor formed on the semiconductor substrate;
A first insulating film formed on the semiconductor substrate and covering the transistor;
A first contact hole reaching the impurity region constituting the transistor from the upper surface of the first insulating film;
A first plug formed by burying a conductor in the first contact hole and electrically connected to the impurity region;
A ferroelectric capacitor disposed on the first plug and having a lower electrode electrically connected to the first plug;
A second insulating film formed on the first insulating film and having a flat upper surface covering the ferroelectric capacitor;
A second contact hole reaching the upper electrode of the ferroelectric capacitor from the upper surface of the second insulating film;
A second plug formed by embedding a conductor in the second contact hole and electrically connected to the upper electrode;
A hydrogen barrier layer formed on the second insulating film to prevent intrusion of hydrogen and moisture downward;
A third insulating film formed on the hydrogen barrier layer;
A third contact hole that communicates with the second plug from the upper surface of the third insulating film;
A semiconductor device comprising: a wiring formed on the third insulating film and electrically connected to the second plug through the third contact hole.

（付記２１）更に、前記第２の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第３のコンタクトホールと、
前記第３のコンタクトホール内に導体を埋め込んで形成された第３のプラグと、
前記第３の絶縁膜の上面から前記第３のプラグに連絡する第４のコンタクトホールと、
前記第３の絶縁膜の上に形成されて前記第４のコンタクトホールを介して前記第３のプラグに電気的に接続された第２の配線と
を有することを特徴とする付記２０に記載の半導体装置。 (Appendix 21) Further, a third contact hole reaching the impurity region constituting the transistor from the upper surface of the second insulating film;
A third plug formed by burying a conductor in the third contact hole;
A fourth contact hole communicating from the upper surface of the third insulating film to the third plug;
The additional wiring according to claim 20, further comprising: a second wiring formed on the third insulating film and electrically connected to the third plug through the fourth contact hole. Semiconductor device.

（付記２２）前記強誘電体キャパシタの上に形成されて前記強誘電体キャパシタへの水素及び水分の侵入を阻止する第２の水素バリア層を有することを特徴とする付記２０に記載の半導体装置。 (Supplementary note 22) The semiconductor device according to supplementary note 20, further comprising a second hydrogen barrier layer formed on the ferroelectric capacitor and preventing entry of hydrogen and moisture into the ferroelectric capacitor. .

（付記２３）前記第３の絶縁膜の上並びに前記配線の上部及び側部を覆い下方への水素及び水分の侵入を阻止する第２の水素バリア層を有することを特徴とする付記２０に記載の半導体装置。 (Supplementary note 23) The supplementary note 20, further comprising a second hydrogen barrier layer which covers the third insulating film and the upper and side portions of the wiring and prevents downward entry of hydrogen and moisture. Semiconductor device.

（付記２４）前記水素バリア層の上又は下に、下方への水分の侵入を阻止する水分バリア層が配置されていることを特徴とする付記２０に記載の半導体装置。 (Supplementary note 24) The semiconductor device according to supplementary note 20, wherein a moisture barrier layer for preventing moisture from entering downward is disposed above or below the hydrogen barrier layer.

（付記２５）前記水分バリア層が、窒化シリコン又は酸窒化シリコンにより形成されていることを特徴とする付記２４に記載の半導体装置。 (Supplementary note 25) The semiconductor device according to supplementary note 24, wherein the moisture barrier layer is formed of silicon nitride or silicon oxynitride.

（付記２６）前記水素バリア層の上又は下に、下方への水分の侵入を阻止する水分バリア層と、下方への水素及び水分の侵入を阻止する第２の水素バリア層とが配置されていることを特徴とする付記２０に記載の半導体装置。 (Supplementary Note 26) A moisture barrier layer that prevents moisture from entering downward and a second hydrogen barrier layer that prevents entry of hydrogen and moisture downward are disposed above or below the hydrogen barrier layer. Item 20. The semiconductor device according to appendix 20, wherein

（付記２７）前記水素バリア層が、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成されていることを特徴とする付記２０に記載の半導体装置。 (Supplementary note 27) The hydrogen barrier layer is formed of any one selected from the group consisting of aluminum oxide, titanium oxide, tantalum oxide, zirconium oxide, aluminum nitride, tantalum nitride, and aluminum oxynitride. The semiconductor device according to appendix 20.

（付記２８）半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを被覆する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホール内に導体を埋め込んで、前記不純物領域に電気的に接続する第１のプラグを形成する工程と、
前記第１の絶縁膜の上に、前記第１のプラグに電気的に接続された下部電極と、該下部電極の上に形成された強誘電体膜と、該強誘電体膜の上に形成された上部電極とにより構成される強誘電体キャパシタを形成する工程と、
前記第１の絶縁膜の上に、前記強誘電体キャパシタを被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上面を平坦化する工程と、
前記第２の絶縁膜の上面から前記強誘電体キャパシタの前記上部電極に到達する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホール内に導体を埋め込んで第２のプラグを形成する工程と、
前記第２の絶縁膜の上に下方への水素及び水分の侵入を阻止する水素バリア層を形成する工程と、
前記水素バリア層の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上面から前記第２のプラグに到達する第３のコンタクトホールを形成する工程と、
前記第３の絶縁膜の上に、前記第３のコンタクトホールを介して前記第２のプラグに電気的に接続される配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 (Appendix 28) A step of forming a transistor on a semiconductor substrate;
Forming a first insulating film covering the transistor on the semiconductor substrate;
Forming a first contact hole reaching the impurity region constituting the transistor from the upper surface of the first insulating film;
Burying a conductor in the first contact hole to form a first plug electrically connected to the impurity region;
A lower electrode electrically connected to the first plug, a ferroelectric film formed on the lower electrode, and a ferroelectric film formed on the first insulating film. Forming a ferroelectric capacitor composed of the upper electrode formed;
Forming a second insulating film covering the ferroelectric capacitor on the first insulating film;
Planarizing the upper surface of the second insulating film;
Forming a second contact hole reaching the upper electrode of the ferroelectric capacitor from the upper surface of the second insulating film;
Forming a second plug by burying a conductor in the second contact hole;
Forming a hydrogen barrier layer on the second insulating film to prevent hydrogen and moisture from entering downward;
Forming a third insulating film on the hydrogen barrier layer;
Forming a third contact hole reaching the second plug from the upper surface of the third insulating film;
Forming a wiring electrically connected to the second plug through the third contact hole on the third insulating film. A method of manufacturing a semiconductor device, comprising:

（付記２９）前記水素バリア層を、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル及び酸窒化アルミニウムからなる群から選択されたいずれか１種により形成することを特徴とする付記２８に記載の半導体装置。 (Supplementary note 29) The hydrogen barrier layer is formed of any one selected from the group consisting of aluminum oxide, titanium oxide, tantalum oxide, zirconium oxide, aluminum nitride, tantalum nitride, and aluminum oxynitride. The semiconductor device according to appendix 28.

（付記３０）前記第３の絶縁膜の上に、スパッタ法により第４の絶縁膜を形成することを特徴とする付記２８に記載の半導体装置の製造方法。 (Supplementary note 30) The method for manufacturing a semiconductor device according to supplementary note 28, wherein a fourth insulating film is formed on the third insulating film by a sputtering method.

（付記３１）前記第３の絶縁膜の上に、塗布型絶縁材料により第４の絶縁膜を形成することを特徴とする付記２８に記載の半導体装置の製造方法。 (Supplementary note 31) The method for manufacturing a semiconductor device according to supplementary note 28, wherein a fourth insulating film is formed of a coating type insulating material on the third insulating film.

１１０，２１０…半導体基板、
１１１，２１１…素子分離膜、
１１２，２１２…ウェル、
１１４，２１４…ゲート電極、
１１６…低濃度不純物領域、
１１７…サイドウォール、
１１８，２１８…高濃度不純物領域、
１２０，２２０…ストッパ層、
１２１，１３１ａ，１３１ｂ，１４０，１４０ａ，１４０ｂ，１４６，２２１，２３１ａ，２３１ｂ…層間絶縁膜、
１２６，１２８…導電体膜、
１２６ａ，２２６ａ…下部電極、
１２７，２２７…強誘電体膜、
１２８ａ，２２８ａ…上部電極
１３０，２３０…強誘電体キャパシタ、
１３２…フォトレジスト膜、
１３３，１４１，１４７，１８１，２２３，２３５…Ｗプラグ、
１３４，１６２，１６４，１７２，１７３，２３４，２６２，２７１，２７３…水素バリア層、
１３６…アルミニウム膜、
１３７，１４２，１４８，２３７…配線、
１４９…端子、
１５１，１５２…パッシベーション膜、
１５３…保護膜、
１６１…絶縁膜、
１７１，２７２…水分バリア層、
１７４…ＳｉＯ膜、
３１０…チップ形成領域、
３１１…メモリセル形成領域、
３１２…周辺回路形成領域、
３１３…端子形成領域、
３２０…スクライブ領域。 110, 210 ... Semiconductor substrate,
111, 211 ... element isolation film,
112, 212 ... well,
114, 214 ... gate electrodes,
116 ... low concentration impurity region,
117 ... sidewall,
118, 218 ... high concentration impurity region,
120, 220 ... stopper layer,
121, 131a, 131b, 140, 140a, 140b, 146, 221, 231a, 231b ... interlayer insulating film,
126, 128 ... conductor film,
126a, 226a ... lower electrode,
127, 227 ... ferroelectric film,
128a, 228a ... upper electrodes 130, 230 ... ferroelectric capacitors,
132 ... Photoresist film,
133, 141, 147, 181, 223, 235 ... W plug,
134, 162, 164, 172, 173, 234, 262, 271, 273 ... hydrogen barrier layer,
136... Aluminum film,
137, 142, 148, 237 ... wiring,
149 terminal,
151, 152 ... passivation film,
153 ... Protective film,
161: Insulating film,
171, 272 ... moisture barrier layer,
174 ... SiO film,
310 ... Chip formation region,
311 ... Memory cell formation region,
312 ... Peripheral circuit formation region,
313 ... Terminal formation region,
320: Scribe area.

Claims

A semiconductor substrate;
A transistor formed on the semiconductor substrate;
A first insulating film formed on the semiconductor substrate and covering the transistor;
A ferroelectric capacitor formed on the first insulating film;
A second insulating film having a planarized upper surface covering the ferroelectric capacitor;
A first contact hole reaching the impurity region constituting the transistor from the upper surface of the second insulating film;
A plug formed by embedding a conductor in the first contact hole and electrically connected to the impurity region;
A hydrogen barrier layer formed on the second insulating film to prevent intrusion of hydrogen and moisture downward;
A third insulating film formed on the hydrogen barrier layer;
A second contact hole communicating with the ferroelectric capacitor from the upper surface of the third insulating film;
A third contact hole communicating with the plug from the upper surface of the third insulating film;
Wiring formed on the third insulating film and electrically connected to the ferroelectric capacitor and the plug through the second and third contact holes,
A semiconductor device, wherein an upper surface of the second insulating film and an upper surface of an upper electrode of the ferroelectric capacitor are continuous.

The hydrogen barrier layer is formed of any one selected from the group consisting of aluminum oxide, titanium oxide, tantalum oxide, zirconium oxide, aluminum nitride, tantalum nitride, and aluminum oxynitride. 2. The semiconductor device according to 1.

Forming a transistor on a semiconductor substrate;
Forming a first insulating film covering the transistor on the semiconductor substrate;
Forming a ferroelectric capacitor including a lower electrode, a ferroelectric film and an upper electrode on the first insulating film;
Forming a second insulating film covering the ferroelectric capacitor on the first insulating film;
Planarizing the upper surface of the second insulating film;
Forming a first contact hole reaching the impurity region constituting the transistor from the upper surface of the second insulating film;
Forming a plug embedded in a conductor in the first contact hole and electrically connected to the impurity region;
Forming a hydrogen barrier layer on the second insulating film to prevent hydrogen and moisture from entering downward;
Forming a third insulating film on the hydrogen barrier layer;
Forming a second contact hole reaching the upper and lower electrodes of the ferroelectric capacitor from the upper surface of the third insulating film;
Performing recovery annealing on the ferroelectric capacitor;
Forming a third contact hole reaching the plug from the upper surface of the third insulating film;
Forming wirings electrically connected to the upper and lower electrodes of the ferroelectric capacitor and the plug through the second and third contact holes, respectively, on the third insulating film; A method for manufacturing a semiconductor device, comprising:

A semiconductor substrate;
A transistor formed on the semiconductor substrate;
A first insulating film formed on the semiconductor substrate and covering the transistor;
A first contact hole reaching the impurity region constituting the transistor from the upper surface of the first insulating film;
A first plug formed by burying a conductor in the first contact hole and electrically connected to the impurity region;
A ferroelectric capacitor disposed on the first plug and having a lower electrode electrically connected to the first plug;
A second insulating film formed on the first insulating film and having a flat upper surface covering the ferroelectric capacitor;
A second contact hole reaching the upper electrode of the ferroelectric capacitor from the upper surface of the second insulating film;
A second plug formed by embedding a conductor in the second contact hole and electrically connected to the upper electrode;
A hydrogen barrier layer formed on the second insulating film to prevent intrusion of hydrogen and moisture downward;
A third insulating film formed on the hydrogen barrier layer;
A third contact hole that communicates with the second plug from the upper surface of the third insulating film;
A semiconductor device comprising: a wiring formed on the third insulating film and electrically connected to the second plug through the third contact hole.

A third contact hole reaching the impurity region constituting the transistor from the upper surface of the second insulating film;
A third plug formed by burying a conductor in the third contact hole;
A fourth contact hole communicating from the upper surface of the third insulating film to the third plug;
5. The second wiring formed on the third insulating film and electrically connected to the third plug through the fourth contact hole. 6. Semiconductor device.

Forming a transistor on a semiconductor substrate;
Forming a first insulating film covering the transistor on the semiconductor substrate;
Forming a first contact hole reaching the impurity region constituting the transistor from the upper surface of the first insulating film;
Burying a conductor in the first contact hole to form a first plug electrically connected to the impurity region;
A lower electrode electrically connected to the first plug, a ferroelectric film formed on the lower electrode, and a ferroelectric film formed on the first insulating film. Forming a ferroelectric capacitor composed of the upper electrode formed;
Forming a second insulating film covering the ferroelectric capacitor on the first insulating film;
Planarizing the upper surface of the second insulating film;
Forming a second contact hole reaching the upper electrode of the ferroelectric capacitor from the upper surface of the second insulating film;
Forming a second plug by burying a conductor in the second contact hole;
Forming a hydrogen barrier layer on the second insulating film to prevent hydrogen and moisture from entering downward;
Forming a third insulating film on the hydrogen barrier layer;
Forming a third contact hole reaching the second plug from the upper surface of the third insulating film;
Forming a wiring electrically connected to the second plug through the third contact hole on the third insulating film. A method of manufacturing a semiconductor device, comprising:

The hydrogen barrier layer is formed of any one selected from the group consisting of aluminum oxide, titanium oxide, tantalum oxide, zirconium oxide, aluminum nitride, tantalum nitride, and aluminum oxynitride. The semiconductor device described.