JP2011096850A - Semiconductor device and manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体からなるチャネル層を有するＮチャネル型電界効果トランジスタと、半導体からなるチャネル層を有するＰチャネル型電界効果トランジスタとを備える半導体デバイス、及びその製造方法に関する。 The present invention relates to a semiconductor device including an N-channel field effect transistor having a channel layer made of a semiconductor and a P-channel field effect transistor having a channel layer made of a semiconductor, and a manufacturing method thereof.
カーボンナノチューブは、そのカイラリティ（chirality）の違いによって金属的特性または半導体的特性を有する材料である。そして、そのカイラリティにより半導体的特性を有するカーボンナノチューブは、その電子移動度と正孔移動度が従来の半導体材料（Ｓｉ，Ｇｅ，ＧａＡｓ等）と比較して非常に高いために、電界効果トランジスタのチャネル層の材料として、高いポテンシャルを有している。 Carbon nanotubes are materials that have metallic or semiconducting properties depending on their chirality. Carbon nanotubes having semiconducting properties due to their chirality have a very high electron mobility and hole mobility compared to conventional semiconductor materials (Si, Ge, GaAs, etc.). It has a high potential as a material for the channel layer.
ところで、カーボンナノチューブをチャネル層とした電界効果トランジスタ（以下、カーボンナノチューブ電界効果トランジスタという）を用いて、シリコンのＣＭＯＳデバイスと同様に消費電力が小さい集積回路を作製するためには、Ｎチャネル型のカーボンナノチューブ電界効果トランジスタ（以下、ＣＮ−ＦＥＴともいう）とＰチャネル型のＣＮ−ＦＥＴとを同一基板上に配置する必要がある。このため、同一基板上にＮチャネル型のＣＮ−ＦＥＴとＰチャネル型のＣＮ−ＦＥＴとを設けたデバイスに関する種々の研究が行われている。 By the way, in order to manufacture an integrated circuit with low power consumption like a silicon CMOS device using a field effect transistor having a carbon nanotube as a channel layer (hereinafter referred to as a carbon nanotube field effect transistor), an N channel type It is necessary to arrange a carbon nanotube field effect transistor (hereinafter also referred to as a CN-FET) and a P-channel CN-FET on the same substrate. For this reason, various studies on devices in which an N-channel CN-FET and a P-channel CN-FET are provided on the same substrate have been conducted.
例えば、Ｋドーピングと静電ドーピングにより構成する技術（例えば、非特許文献１を参照）、ソース・ドレイン電極の仕事関数によりトランジスタの伝導型を制御する技術（例えば、非特許文献２を参照）等が知られている。 For example, a technique configured by K doping and electrostatic doping (for example, see Non-Patent Document 1), a technique for controlling the conductivity type of a transistor by the work function of source / drain electrodes (for example, see Non-Patent Document 2), etc. It has been known.
しかし、非特許文献１に記載の技術では、Ｋドーピングは大気安定性がないという問題があった。また、静電ドーピングは、高いゲート電極を印加したときにトラップされる電荷を利用したものである。これは、ヒステリシスの原因となるトラップを利用したものであり、ヒステリシスのある素子でしか実現できず、その効果も一時的であるという問題があった。 However, the technique described in Non-Patent Document 1 has a problem that K doping has no atmospheric stability. In addition, electrostatic doping utilizes charges trapped when a high gate electrode is applied. This uses a trap that causes hysteresis, and can be realized only by an element having hysteresis, and the effect is temporary.
また、非特許文献２に記載の技術では、Ｎチャネル型電界効果トランジスタの電極にＳｃを用いており、大気安定性がないという問題があった。
本発明は、こうした問題に鑑みてなされたものであり、Ｎチャネル型電界効果トランジスタとＰチャネル型電界効果トランジスタとが同一基板上に形成された半導体デバイスにおいて、安定した電気的特性を得ることを可能にする技術を提供することを目的とする。
Further, the technique described in Non-Patent Document 2 has a problem that Sc is used for the electrode of the N-channel field effect transistor and there is no atmospheric stability.
The present invention has been made in view of these problems, and it is desirable to obtain stable electrical characteristics in a semiconductor device in which an N-channel field effect transistor and a P-channel field effect transistor are formed on the same substrate. The aim is to provide technology that makes it possible.
上記目的を達成するためになされた請求項１に記載の発明は、半導体からなる第１チャネル層を有するＮチャネル型電界効果トランジスタと、半導体からなる第２チャネル層を有するＰチャネル型電界効果トランジスタとを備える半導体デバイスであって、Ｎチャネル型電界効果トランジスタは、第１チャネル層上に第１ゲート絶縁膜が形成され、Ｐチャネル型電界効果トランジスタは、第２チャネル層上に、第２ゲート絶縁膜が形成され、第１ゲート絶縁膜は、第１ゲート絶縁膜と第１チャネル層との界面および界面の近傍の少なくとも一方に固定電荷を導入するものであり、第２ゲート絶縁膜は、第２ゲート絶縁膜と第２チャネル層との界面および界面の近傍の少なくとも一方に固定電荷を導入するものであり、正の固定電荷が導入されたときの固定電荷量の符号を正として、第１ゲート絶縁膜と第１チャネル層との界面および界面の近傍に存在する固定電荷の総量を第１固定電荷量とし、第２ゲート絶縁膜と第２チャネル層との界面および界面の近傍に存在する固定電荷の総量を第２固定電荷量として、第１固定電荷量は、第２固定電荷量よりも大きいことを特徴とする半導体デバイスである。 In order to achieve the above object, the invention according to claim 1 is an N-channel field effect transistor having a first channel layer made of a semiconductor and a P-channel field effect transistor having a second channel layer made of a semiconductor. The N-channel field effect transistor includes a first gate insulating film formed on the first channel layer, and the P-channel field effect transistor includes a second gate on the second channel layer. An insulating film is formed, the first gate insulating film introduces a fixed charge into at least one of the interface between the first gate insulating film and the first channel layer and the vicinity of the interface, and the second gate insulating film is The fixed charge is introduced into at least one of the interface between the second gate insulating film and the second channel layer and the vicinity of the interface, and the positive fixed charge is introduced. When the sign of the fixed charge amount at the time is positive, the total amount of fixed charges existing at and near the interface between the first gate insulating film and the first channel layer is defined as the first fixed charge amount, and the second gate insulating film and the first The semiconductor device is characterized in that the first fixed charge amount is larger than the second fixed charge amount, with the total amount of fixed charges existing at and near the interface with the two-channel layer as the second fixed charge amount.
なお、第１固定電荷量および第２固定電荷量はともに、正の値と負の値をとり得る量である。すなわち、正の固定電荷が導入された場合には正の値になり、負の固定電荷が導入された場合には負の値になる。 Both the first fixed charge amount and the second fixed charge amount are amounts that can take a positive value and a negative value. That is, when a positive fixed charge is introduced, it becomes a positive value, and when a negative fixed charge is introduced, it becomes a negative value.
このように構成された半導体デバイスでは、第１チャネル層および第２チャネル層上にそれぞれ第１ゲート絶縁膜および第２ゲート絶縁膜を形成することにより、第１ゲート絶縁膜と第１チャネル層との界面および界面の近傍において、第２ゲート絶縁膜と第２チャネル層との界面および界面の近傍よりも、固定電荷量を多くして、これにより、第１ゲート絶縁膜と第１チャネル層を備える電界効果トランジスタをＮチャネル型とするとともに、第２ゲート絶縁膜と第２チャネル層を備える電界効果トランジスタをＰチャネル型としている。 In the semiconductor device configured as described above, the first gate insulating film and the first channel layer are formed by forming the first gate insulating film and the second gate insulating film on the first channel layer and the second channel layer, respectively. The amount of fixed charge is increased at the interface and in the vicinity of the interface, compared with the interface between the second gate insulating film and the second channel layer and in the vicinity of the interface, thereby reducing the first gate insulating film and the first channel layer. The field effect transistor provided is an N-channel type, and the field effect transistor provided with the second gate insulating film and the second channel layer is a P-channel type.
これは、電界効果トランジスタのチャネル層の近傍に正の固定電荷が導入されると、固定電荷の極性が正であるために、電界効果トランジスタのソース・ドレインからチャネル層に電子が注入され、これにより、正の固定電荷の量が大きくなるほど電界効果トランジスタのソース・ドレイン間で電子が移動し易くなり、電界効果トランジスタがＮチャネル型の特性を示すようになるからである。 This is because when a positive fixed charge is introduced in the vicinity of the channel layer of the field effect transistor, electrons are injected from the source / drain of the field effect transistor into the channel layer because the polarity of the fixed charge is positive. Thus, as the amount of positive fixed charge increases, electrons are more likely to move between the source and drain of the field effect transistor, and the field effect transistor exhibits N-channel characteristics.
すなわち、電界効果トランジスタのチャネル層またはその近傍に導入される固定電荷の量により、電界効果トランジスタの伝導型を制御している。
なお、導入する固定電荷は正電荷に限らず、負電荷でもよい。この場合、負の電荷量が大きい場合はＰチャネル型、小さい場合はＮチャネル型となる。この場合、第１固定電荷量および第２固定電荷量はともに負となるが、その絶対値は第１固定電荷量のほうが第２固定電荷量よりも小さいので、第１固定電荷量は第２固定電荷量よりも大きくなる。例えば、第１固定電荷量が−１×１０11／ｃｍ2で、第２固定電荷量が−２×１０11／ｃｍ2の場合には、第１固定電荷量は第２固定電荷量より大きい。
That is, the conductivity type of the field effect transistor is controlled by the amount of fixed charge introduced into the channel layer of the field effect transistor or in the vicinity thereof.
The fixed charge to be introduced is not limited to a positive charge but may be a negative charge. In this case, when the negative charge amount is large, the P channel type is used, and when it is small, the N channel type is used. In this case, the first fixed charge amount and the second fixed charge amount are both negative, but the absolute value of the first fixed charge amount is smaller than the second fixed charge amount. It becomes larger than the fixed charge amount. For example, when the first fixed charge amount is −1 × 10 11 / cm 2 and the second fixed charge amount is −2 × 10 11 / cm 2 , the first fixed charge amount is larger than the second fixed charge amount. .
また、電界効果トランジスタの伝導型をＰチャネル型にするためには、チャネル層上へのゲート絶縁膜の形成により導入する固定電荷の量をＮチャネル型電界効果トランジスタよりも小さくする必要がある。この場合、チャネル層上へのゲート絶縁膜の形成により負の固定電荷を導入して、電界効果トランジスタの伝導型をＰチャネル型にするようにしてもよい。この場合、第１固定電荷量は正であり、第２固定電荷量は負であるので、第１固定電荷量は第２固定電荷量よりも大きくなる。 Further, in order to change the conductivity type of the field effect transistor to the P-channel type, it is necessary to make the amount of fixed charges introduced by forming the gate insulating film on the channel layer smaller than that of the N-channel field effect transistor. In this case, a negative fixed charge may be introduced by forming a gate insulating film on the channel layer, so that the conductivity type of the field effect transistor is changed to the P channel type. In this case, since the first fixed charge amount is positive and the second fixed charge amount is negative, the first fixed charge amount is larger than the second fixed charge amount.
そして、第１，２チャネル層の表面は第１，２ゲート絶縁膜に覆われて保護されているため、固定電荷がゲート絶縁膜とチャネル層との界面および界面の近傍に安定的に存在する。このため、Ｎチャネル型電界効果トランジスタの特性がＮチャネル型からＰチャネル型に変化するという伝導型の変化が起こり難く、Ｎチャネル型電界効果トランジスタおよびＰチャネル型電界効果トランジスタは、良好な電気的特性を安定して得ることができる。 Since the surfaces of the first and second channel layers are covered and protected by the first and second gate insulating films, the fixed charges are stably present at and near the interface between the gate insulating film and the channel layer. . For this reason, it is difficult for the N-channel field effect transistor to change in conduction type such that the characteristics of the N-channel field effect transistor change from the N-channel type to the P-channel type. The characteristics can be obtained stably.
また、請求項１に記載の半導体デバイスにおいて、第１ゲート絶縁膜と第２ゲート絶縁膜とが同じ材料であってもよい。この場合には、例えば、ゲート絶縁膜の成膜条件やゲート絶縁膜を成膜した後の加熱処理の条件を変えることにより、上記第１固定電荷量が上記第２固定電荷量より大きくなるように制御する。 In the semiconductor device according to claim 1, the first gate insulating film and the second gate insulating film may be made of the same material. In this case, for example, the first fixed charge amount is made larger than the second fixed charge amount by changing the film formation conditions of the gate insulating film and the heat treatment conditions after forming the gate insulating film. To control.
しかし、第１ゲート絶縁膜と第２ゲート絶縁膜とが同じ材料であると、上記の成膜条件や加熱処理の条件を変えても、第１チャネル層を備える電界効果トランジスタの導電型をＮチャネル型とするとともに、第２チャネル層を備える電界効果トランジスタの導電型をＰチャネル型とするために必要な、第１固定電荷量と第２固定電荷量との差（以下、Ｐ・Ｎ型確保固定電荷量差という）を確保できない場合がある。 However, if the first gate insulating film and the second gate insulating film are made of the same material, the conductivity type of the field effect transistor including the first channel layer can be changed to N even if the film formation conditions and the heat treatment conditions are changed. The difference between the first fixed charge amount and the second fixed charge amount (hereinafter referred to as P · N type) required to make the channel type and the conductivity type of the field effect transistor including the second channel layer the P channel type. Securing fixed charge amount difference) may not be secured.
そこで、請求項２に記載のように、第１ゲート絶縁膜と第２ゲート絶縁膜とは互いに材料が異なるようにしてもよい。すなわち、第１ゲート絶縁膜と第２ゲート絶縁膜とで材料が異なるので、チャネル層へ導入する固定電荷量が大きく異なる２つの材料を選択することが可能になる。このため、上記のＰ・Ｎ型確保固定電荷量差を確保し易くすることができる。 Therefore, as described in claim 2, the first gate insulating film and the second gate insulating film may be made of different materials. That is, since the first gate insulating film and the second gate insulating film are made of different materials, it is possible to select two materials that are greatly different in the amount of fixed charge introduced into the channel layer. For this reason, it is possible to easily secure the above-described P / N-type secured fixed charge amount difference.
そして、請求項２に記載の半導体デバイスにおいて、請求項３に記載のように、第１ゲート絶縁膜は酸化ハフニウムを材料とし、第２ゲート絶縁膜は、酸化アルミニウムを材料とするようにするとよい。これは、上記のＰ・Ｎ型確保固定電荷量差を確保し易いとともに、電界効果トランジスタのゲート絶縁膜として従来から用いられており、半導体デバイスの製造プロセスに適用し易いからである。 In the semiconductor device according to claim 2, as described in claim 3, the first gate insulating film may be made of hafnium oxide, and the second gate insulating film may be made of aluminum oxide. . This is because it is easy to ensure the above-described P / N-type secured fixed charge amount difference and is conventionally used as a gate insulating film of a field effect transistor, and is easily applied to a semiconductor device manufacturing process.
また、請求項１〜請求項３の何れか１項に記載の半導体デバイスにおいて、請求項４に記載のように、半導体は、カーボンナノチューブであるようにするとよい。カーボンナノチューブは、その電子移動度と正孔移動度が従来の半導体材料と比較して非常に高いために、従来の半導体デバイスよりも高速動作が可能な半導体デバイスを実現することができる。 Furthermore, in the semiconductor device according to any one of claims 1 to 3, the semiconductor may be a carbon nanotube as described in claim 4. Since carbon nanotubes have very high electron mobility and hole mobility compared to conventional semiconductor materials, it is possible to realize a semiconductor device capable of operating at higher speed than conventional semiconductor devices.
また、請求項１〜請求項４の何れか１項に記載の半導体デバイスでは、Ｎチャネル型電界効果トランジスタとＰチャネル型電界効果トランジスタとを備えているので、請求項５に記載のように、Ｎチャネル型電界効果トランジスタとＰチャネル型電界効果トランジスタとを電気的に接続してＣＭＯＳインバータを構成するようにするとよい。これにより、低消費電力のインバータを実現することができる。特に、請求項４に記載の半導体デバイスは、チャネル層がカーボンナノチューブであり、電子移動度と正孔移動度が非常に高いため、ＣＭＯＳインバータの入力電圧の変化に対する出力電圧の変化（直流伝達特性）において、論理しきい値付近で非常に高いゲインが得られる。 In addition, since the semiconductor device according to any one of claims 1 to 4 includes an N-channel field effect transistor and a P-channel field effect transistor, A CMOS inverter may be configured by electrically connecting an N-channel field effect transistor and a P-channel field effect transistor. Thereby, an inverter with low power consumption can be realized. Particularly, in the semiconductor device according to claim 4, since the channel layer is a carbon nanotube and the electron mobility and the hole mobility are very high, the change in the output voltage with respect to the change in the input voltage of the CMOS inverter (DC transfer characteristics). ), A very high gain is obtained near the logical threshold.
また、請求項１〜請求項５の何れか１項に記載の半導体デバイスは、請求項６に記載のように、第１ゲート絶縁膜を第１チャネル層上に堆積する第１堆積工程と、第１ゲート絶縁膜を堆積した後に、真空中において加熱する第１加熱工程とを備えた製造方法により製造するようにするとよい。このように、第１ゲート絶縁膜を堆積した後に、真空中において加熱することによって、Ｎチャネル型電界効果トランジスタのドレイン電流−ゲート電圧特性におけるヒステリシスを低減することができるからである。 The semiconductor device according to any one of claims 1 to 5, as described in claim 6, includes a first deposition step of depositing a first gate insulating film on the first channel layer; After the first gate insulating film is deposited, the first gate insulating film may be manufactured by a manufacturing method including a first heating step of heating in vacuum. This is because the hysteresis in the drain current-gate voltage characteristics of the N-channel field effect transistor can be reduced by heating in vacuum after the first gate insulating film is deposited.
また、請求項１〜請求項５の何れか１項に記載の半導体デバイスは、請求項７に記載のように、第２ゲート絶縁膜を第２チャネル層上に堆積する工程と、第２ゲート絶縁膜を堆積した後に、窒素雰囲気中において加熱する第２加熱工程とを備えた製造方法により製造するようにするとよい。このように、第２ゲート絶縁膜を堆積した後に、窒素雰囲気中において加熱することによって、Ｐチャネル型電界効果トランジスタのオフ電流を低減することができるからである。 The semiconductor device according to any one of claims 1 to 5 includes a step of depositing a second gate insulating film on the second channel layer as described in claim 7, and a second gate. After the insulating film is deposited, it may be manufactured by a manufacturing method including a second heating step of heating in a nitrogen atmosphere. Thus, after the second gate insulating film is deposited, the off-state current of the P-channel field effect transistor can be reduced by heating in a nitrogen atmosphere.
以下に本発明の実施形態を図面とともに説明する。
図１（ａ）は、カーボンナノチューブＣＭＯＳ１（以下、ＣＮ−ＣＭＯＳ１という）を模式的に示した断面図、図１（ｂ）はＣＮ−ＣＭＯＳの表面のＳＥＭ画像である。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1A is a cross-sectional view schematically showing a carbon nanotube CMOS1 (hereinafter referred to as CN-CMOS1), and FIG. 1B is an SEM image of the surface of CN-CMOS.
本実施形態のＣＮ−ＣＭＯＳ１は、図１（ａ），（ｂ）に示すように、Ｎチャネル型のＣＮ−ＦＥＴ２（以下、Ｎ型ＣＮ−ＦＥＴ２という）とＰチャネル型のＣＮ−ＦＥＴ３（以下、Ｐ型ＣＮ−ＦＥＴ３という）とから構成される。 As shown in FIGS. 1A and 1B, the CN-CMOS 1 of this embodiment includes an N-channel CN-FET 2 (hereinafter referred to as N-type CN-FET 2) and a P-channel CN-FET 3 (hereinafter referred to as “N-channel CN-FET 2”). And P-type CN-FET 3).
そして、Ｎ型ＣＮ−ＦＥＴ２及びＰ型ＣＮ−ＦＥＴ３は、例えばシリコンからなる半導体基板１１上に、例えば二酸化シリコンからなる絶縁膜１２を介して形成されている。なお、半導体基板１１の裏面には、Ｔｉ／Ａｕからなるバックゲート電極１３が形成されている。 The N-type CN-FET 2 and the P-type CN-FET 3 are formed on a semiconductor substrate 11 made of, for example, silicon via an insulating film 12 made of, for example, silicon dioxide. A back gate electrode 13 made of Ti / Au is formed on the back surface of the semiconductor substrate 11.
また、Ｎ型ＣＮ−ＦＥＴ２は、絶縁膜１２上に形成されたカーボンナノチューブ１４と、カーボンナノチューブ１４上に形成されたゲート絶縁膜２１と、ゲート絶縁膜２１上に形成されたＴｉ／Ａｕからなるゲート電極２２と、カーボンナノチューブ１４上に形成されたＡｌからなるドレイン電極２３及びソース電極２４とを有する。そしてカーボンナノチューブ１４は、１本の単層カーボンナノチューブで構成されている。またゲート絶縁膜２１は、例えば膜厚が１５ｎｍの酸化ハフニウム（ＨｆＯ2）である。 The N-type CN-FET 2 is composed of a carbon nanotube 14 formed on the insulating film 12, a gate insulating film 21 formed on the carbon nanotube 14, and Ti / Au formed on the gate insulating film 21. It has a gate electrode 22 and a drain electrode 23 and a source electrode 24 made of Al formed on the carbon nanotube 14. The carbon nanotube 14 is composed of one single-walled carbon nanotube. The gate insulating film 21 is, for example, hafnium oxide (HfO 2 ) having a thickness of 15 nm.
さらに、Ｐ型ＣＮ−ＦＥＴ３は、絶縁膜１２上に形成されたカーボンナノチューブ１４と、カーボンナノチューブ１４上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたＴｉ／Ａｕからなるゲート電極３２と、カーボンナノチューブ１４上に形成されたＡｌからなるドレイン電極３３及びソース電極３４とを有する。そしてゲート絶縁膜３１は、例えば膜厚が１５ｎｍの酸化アルミニウム（Ａｌ2Ｏ3）である。 Further, the P-type CN-FET 3 is made of a carbon nanotube 14 formed on the insulating film 12, a gate insulating film 31 formed on the carbon nanotube 14, and Ti / Au formed on the gate insulating film 31. It has a gate electrode 32 and a drain electrode 33 and a source electrode 34 made of Al formed on the carbon nanotube 14. The gate insulating film 31 is, for example, aluminum oxide (Al 2 O 3 ) having a thickness of 15 nm.
このように構成されたＣＮ−ＣＭＯＳ１は、例えば、以下に示す工程により製造される。図２及び図３は、ＣＮ−ＣＭＯＳ１の製造工程を工程順に示す断面図である。
まず、半導体基板１１の表面に絶縁膜１２を形成するとともに、半導体基板１１の裏面にバックゲート電極１３を形成する。その後、図２（ａ）に示すように、絶縁膜１２上にカーボンナノチューブ１４を形成する。
The CN-CMOS 1 configured as described above is manufactured by, for example, the following process. 2 and 3 are cross-sectional views showing the manufacturing process of the CN-CMOS 1 in the order of steps.
First, the insulating film 12 is formed on the surface of the semiconductor substrate 11, and the back gate electrode 13 is formed on the back surface of the semiconductor substrate 11. Thereafter, as shown in FIG. 2A, carbon nanotubes 14 are formed on the insulating film 12.
カーボンナノチューブ１４は、絶縁膜１２上において、以下に示す工程により形成される。まず、絶縁膜１２上にＣｏ／Ｐｔ触媒層を形成した後に、パターニングにより、所定の間隔を開けて配置された２つのＣｏ／Ｐｔ触媒部（不図示）を形成する。さらに、ＡＣＣＶＤ（alcohol catalytic chemical vapor deposition）法により、２つのＣｏ／Ｐｔ触媒部間に位置制御されたカーボンナノチューブ１４を成長させる。成長条件は、例えば、成長温度が９００℃、ガス流量がＡｒ／Ｃ2Ｈ5ＯＨ（１００／５０ｃｍ3／ｍｉｎ）、ガス圧が２００Ｐａ、成長時間が１時間である。 The carbon nanotubes 14 are formed on the insulating film 12 by the steps shown below. First, after a Co / Pt catalyst layer is formed on the insulating film 12, two Co / Pt catalyst portions (not shown) arranged at a predetermined interval are formed by patterning. Further, the carbon nanotubes 14 whose positions are controlled between the two Co / Pt catalyst parts are grown by an ACCVD (alcohol catalytic chemical vapor deposition) method. The growth conditions are, for example, a growth temperature of 900 ° C., a gas flow rate of Ar / C 2 H 5 OH (100/50 cm 3 / min), a gas pressure of 200 Pa, and a growth time of 1 hour.
次に、図２（ｂ）〜（ｄ）に示すように、リフトオフ法により、ドレイン電極２３，３３及びソース電極２４，３４を形成する。
すなわち、図２（ｂ）に示すように、まず、カーボンナノチューブ１４上にレジストパターン６１を形成する。このレジストパターン６１は、ドレイン電極２３，３３及びソース電極２４，３４に対応する所定部分が開口したものである。この後に、図２（ｃ）に示すように、電極材料６２（本実施形態ではＡｕ）を蒸着し、さらにレジストパターン６１を除去することにより、レジストパターン６１上の電極材料６２が剥離し、図２（ｄ）に示すように、カーボンナノチューブ１４上の所望の位置にドレイン電極２３，３３及びソース電極２４，３４が形成される。
Next, as shown in FIGS. 2B to 2D, drain electrodes 23 and 33 and source electrodes 24 and 34 are formed by a lift-off method.
That is, as shown in FIG. 2B, first, a resist pattern 61 is formed on the carbon nanotubes 14. The resist pattern 61 is formed by opening predetermined portions corresponding to the drain electrodes 23 and 33 and the source electrodes 24 and 34. Thereafter, as shown in FIG. 2C, the electrode material 62 (Au in this embodiment) is vapor-deposited, and the resist pattern 61 is removed, whereby the electrode material 62 on the resist pattern 61 is peeled off. As shown in FIG. 2D, drain electrodes 23 and 33 and source electrodes 24 and 34 are formed at desired positions on the carbon nanotube 14.
次に、図２（ｅ）に示すように、カーボンナノチューブ１４上にレジストパターン６３を形成する。このレジストパターン６３は、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する所定部分のみに形成される。その後に、犠牲層６４（本実施形態ではＡｌ）を蒸着する。なお、犠牲層６４は、弱い酸で溶解する金属であればよく、例えば、Ｎｉを用いてもよい。 Next, as shown in FIG. 2 (e), a resist pattern 63 is formed on the carbon nanotubes 14. The resist pattern 63 is formed only on a predetermined portion corresponding to the channel layer of the P-type CN-FET 3. Thereafter, a sacrificial layer 64 (Al in the present embodiment) is deposited. The sacrificial layer 64 may be any metal that dissolves with a weak acid, and for example, Ni may be used.
そして、レジストパターン６３を除去することにより、レジストパターン６３上の犠牲層６４が剥離する。これにより、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する部分以外の領域において犠牲層６４が堆積する一方、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する部分は、カーボンナノチューブ１４が露出した状態となる。 Then, by removing the resist pattern 63, the sacrificial layer 64 on the resist pattern 63 is peeled off. Thereby, the sacrificial layer 64 is deposited in a region other than the portion corresponding to the channel layer of the P-type CN-FET 3, while the portion corresponding to the channel layer of the P-type CN-FET 3 is in a state where the carbon nanotubes 14 are exposed. .
次に、図２（ｆ）に示すように、例えば膜厚１５ｎｍの酸化アルミニウム６５（Ａｌ2Ｏ3）を、ＡＬＤ（Atomic Layer Deposition）法により成膜温度２５０℃で成膜する。そして、図２（ｇ）に示すように、酸化アルミニウム６５上にレジストパターン６６を形成する。このレジストパターン６６は、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する所定部分のみに形成される。その後に、酸化アルミニウム６５をエッチングすることにより、図２（ｈ）に示すように、レジストパターン６６が形成された領域以外で、酸化アルミニウム６５が除去される。 Next, as shown in FIG. 2F, for example, aluminum oxide 65 (Al 2 O 3 ) having a film thickness of 15 nm is formed at a film formation temperature of 250 ° C. by an ALD (Atomic Layer Deposition) method. Then, as shown in FIG. 2G, a resist pattern 66 is formed on the aluminum oxide 65. The resist pattern 66 is formed only on a predetermined portion corresponding to the channel layer of the P-type CN-FET 3. Thereafter, by etching the aluminum oxide 65, as shown in FIG. 2H, the aluminum oxide 65 is removed outside the region where the resist pattern 66 is formed.
そして、犠牲層６４を除去すると、図３（ａ）に示すように、Ｐ型ＣＮ−ＦＥＴ３において、カーボンナノチューブ１４上にゲート絶縁膜３１が形成された状態となる。その後に、窒素雰囲気中において加熱処理を行う。加熱条件は、加熱温度が４００℃、加熱時間が３０分である。 When the sacrificial layer 64 is removed, the gate insulating film 31 is formed on the carbon nanotubes 14 in the P-type CN-FET 3 as shown in FIG. Thereafter, heat treatment is performed in a nitrogen atmosphere. The heating conditions are a heating temperature of 400 ° C. and a heating time of 30 minutes.
次に、図３（ｂ）に示すように、レジストパターン７１を形成する。このレジストパターン７１は、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する所定部分のみに形成される。その後に、犠牲層７２（本実施形態ではＡｌ）を蒸着する。 Next, as shown in FIG. 3B, a resist pattern 71 is formed. This resist pattern 71 is formed only in a predetermined portion corresponding to the channel layer of the N-type CN-FET 2. Thereafter, a sacrificial layer 72 (Al in the present embodiment) is deposited.
そして、レジストパターン７１を除去することにより、レジストパターン７１上の犠牲層７２が剥離する。これにより、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する部分以外の領域において犠牲層７２が堆積する一方、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する部分は、カーボンナノチューブ１４が露出した状態となる。 Then, by removing the resist pattern 71, the sacrificial layer 72 on the resist pattern 71 is peeled off. Thereby, the sacrificial layer 72 is deposited in a region other than the portion corresponding to the channel layer of the N-type CN-FET 2, while the portion corresponding to the channel layer of the N-type CN-FET 2 is in a state where the carbon nanotubes 14 are exposed. .
次に、図３（ｃ）に示すように、例えば膜厚１５ｎｍの酸化ハフニウム７３（ＨｆＯ2）を、ＡＬＤ（Atomic Layer Deposition）法により成膜温度２５０℃で成膜する。そして、図３（ｄ）に示すように、酸化ハフニウム７３上にレジストパターン７４を形成する。このレジストパターン７４は、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する所定部分のみに形成される。その後に、酸化ハフニウム７３をエッチングすることにより、図３（ｅ）に示すように、レジストパターン７４が形成された領域以外で、酸化ハフニウム７３が除去される。 Next, as shown in FIG. 3C, for example, hafnium oxide 73 (HfO 2 ) having a film thickness of 15 nm is formed at a film formation temperature of 250 ° C. by an ALD (Atomic Layer Deposition) method. Then, a resist pattern 74 is formed on the hafnium oxide 73 as shown in FIG. This resist pattern 74 is formed only in a predetermined portion corresponding to the channel layer of the N-type CN-FET 2. Thereafter, the hafnium oxide 73 is removed by etching the hafnium oxide 73 in a region other than the region where the resist pattern 74 is formed, as shown in FIG.
そして、犠牲層７２を除去すると、図３（ｆ）に示すように、Ｎ型ＣＮ−ＦＥＴ２において、カーボンナノチューブ１４上にゲート絶縁膜２１が形成された状態となる。その後に、真空中において加熱処理を行う。加熱条件は、加熱温度が４００℃、加熱時間が３０分である。 Then, when the sacrificial layer 72 is removed, the gate insulating film 21 is formed on the carbon nanotubes 14 in the N-type CN-FET 2 as shown in FIG. After that, heat treatment is performed in a vacuum. The heating conditions are a heating temperature of 400 ° C. and a heating time of 30 minutes.
その後、レジストパターン７５を形成する。このレジストパターン７５は、Ｎ型ＣＮ−ＦＥＴ２とＰ型ＣＮ−ＦＥＴ３のチャネル層に対応する所定部分のみが開口したものである。この後に、図３（ｇ）に示すように、ゲート電極材料７６（本実施形態ではＴｉ／Ａｕ）を蒸着する。その後、レジストパターン７５を除去することにより、レジストパターン７５上のゲート電極材料７６が剥離し、図３（ｈ）に示すように、ゲート絶縁膜２１，３１上にそれぞれゲート電極２２，３２が形成される。 Thereafter, a resist pattern 75 is formed. This resist pattern 75 is formed by opening only predetermined portions corresponding to the channel layers of the N-type CN-FET 2 and the P-type CN-FET 3. Thereafter, as shown in FIG. 3G, a gate electrode material 76 (Ti / Au in this embodiment) is deposited. Thereafter, by removing the resist pattern 75, the gate electrode material 76 on the resist pattern 75 is peeled off, and the gate electrodes 22 and 32 are formed on the gate insulating films 21 and 31, respectively, as shown in FIG. Is done.
図４は、ＣＮ−ＣＭＯＳ１の直流伝達特性を示す図、図５は、ＣＮ−ＣＭＯＳ１のスタティックノイズマージンを示す図である。
まず、図４（ａ）に示すように、論理しきい値（Ｖｉｎ＝１Ｖ）付近で高いゲイン（約２６）が得られる。また、入力電圧Ｖinと出力電圧Ｖoutの電圧範囲がともに０〜２Ｖであり、入出力の整合が取れている。
4 is a diagram showing the DC transfer characteristics of CN-CMOS 1, and FIG. 5 is a diagram showing the static noise margin of CN-CMOS 1.
First, as shown in FIG. 4A, a high gain (about 26) is obtained in the vicinity of the logical threshold value (Vin = 1V). In addition, the voltage range of the input voltage V in and the output voltage V out is both 0~2V, which is consistent of input and output.
次に、ローレベル出力電圧をＶOL、ハイレベル出力電圧をＶOH、ローレベル入力電圧をＶIL、ハイレベル入力電圧をＶIH、ローレベル側ノイズマージンをＮＭL、ハイレベル側ノイズマージンをＮＭHとして、図４（ｂ）および図５に示すように、「ＮＭL＝ＶIL−ＶOL＝０．７６（Ｖ）」、「ＮＭH＝ＶOH−ＶIH＝０．６７（Ｖ）」であり、さらに図５に示すように、直流伝達特性を示す曲線Ｌ１と、曲線Ｌ１を反転させた曲線Ｌ２とにより囲まれた面積Ｓ１，Ｓ２の面積が大きく、大きなノイズマージンが得られている。 Next, the low level output voltage is V OL , the high level output voltage is V OH , the low level input voltage is V IL , the high level input voltage is V IH , the low level side noise margin is NM L , and the high level side noise margin is as NM H, as shown in FIG. 4 (b) and FIG. 5, "NM L = V IL -V OL = 0.76 (V) ", "NM H = V OH -V IH = 0.67 (V Further, as shown in FIG. 5, the areas S1 and S2 surrounded by the curve L1 indicating the DC transfer characteristic and the curve L2 obtained by inverting the curve L1 are large, and a large noise margin is obtained. ing.
このように構成されたＣＮ−ＣＭＯＳ１では、Ｎ型ＣＮ−ＦＥＴ２のチャネル層（以下、Ｎ型チャネル層という）およびＰ型ＣＮ−ＦＥＴ３のチャネル層（以下、Ｐ型チャネル層という）上にそれぞれゲート絶縁膜２１（酸化ハフニウム）およびゲート絶縁膜３１（酸化アルミニウム）を形成することにより、ゲート絶縁膜２１とＮ型チャネル層との界面および界面の近傍において、ゲート絶縁膜３１とＰ型チャネル層との界面および界面の近傍よりも固定電荷量を多くして、これにより、Ｎ型ＣＮ−ＦＥＴ２をＮチャネル型とするとともに、Ｐ型ＣＮ−ＦＥＴ３をＰチャネル型としている。なお、この固定電荷量は、正の値と負の値をとり得る量である。すなわち、正の固定電荷が導入された場合には正の値になり、負の固定電荷が導入された場合には負の値になる。 In the CN-CMOS 1 configured as described above, gates are respectively formed on the channel layer of the N-type CN-FET 2 (hereinafter referred to as N-type channel layer) and the channel layer of the P-type CN-FET 3 (hereinafter referred to as P-type channel layer). By forming the insulating film 21 (hafnium oxide) and the gate insulating film 31 (aluminum oxide), the gate insulating film 31 and the P-type channel layer are formed at the interface between the gate insulating film 21 and the N-type channel layer and in the vicinity of the interface. The fixed charge amount is made larger than that of the interface and the vicinity of the interface, thereby making the N-type CN-FET 2 an N-channel type and making the P-type CN-FET 3 a P-channel type. The fixed charge amount is a quantity that can take a positive value and a negative value. That is, when a positive fixed charge is introduced, it becomes a positive value, and when a negative fixed charge is introduced, it becomes a negative value.
これは、電界効果トランジスタのチャネル層の近傍に正の固定電荷が導入されると、固定電荷の極性が正であるために、電界効果トランジスタのソース・ドレインからチャネル層に電子が注入され、これにより、正の固定電荷の量が大きくなるほど電界効果トランジスタのソース・ドレイン間で電子が移動し易くなり、電界効果トランジスタがＮチャネル型の特性を示すようになるからである。 This is because when a positive fixed charge is introduced in the vicinity of the channel layer of the field effect transistor, electrons are injected from the source / drain of the field effect transistor into the channel layer because the polarity of the fixed charge is positive. Thus, as the amount of positive fixed charge increases, electrons are more likely to move between the source and drain of the field effect transistor, and the field effect transistor exhibits N-channel characteristics.
すなわち、電界効果トランジスタのチャネル層またはその近傍に導入される固定電荷の量により、電界効果トランジスタの伝導型を制御している。
そして、Ｎ型チャネル層およびＰ型チャネル層の表面はそれぞれゲート絶縁膜２１（酸化ハフニウム）およびゲート絶縁膜３１（酸化アルミニウム）に覆われて保護されているため、固定電荷がゲート絶縁膜とチャネル層との界面および界面の近傍に安定的に存在する。このため、Ｎチャネル型電界効果トランジスタの特性がＮチャネル型からＰチャネル型に変化するという伝導型の変化が起こり難く、Ｎチャネル型電界効果トランジスタおよびＰチャネル型電界効果トランジスタは、良好な電気的特性を安定して得ることができる。
That is, the conductivity type of the field effect transistor is controlled by the amount of fixed charge introduced into the channel layer of the field effect transistor or in the vicinity thereof.
The surfaces of the N-type channel layer and the P-type channel layer are covered and protected by the gate insulating film 21 (hafnium oxide) and the gate insulating film 31 (aluminum oxide), respectively. It exists stably at and near the interface with the layer. For this reason, it is difficult for the N-channel field effect transistor to change in conduction type such that the characteristics of the N-channel field effect transistor change from the N-channel type to the P-channel type. The characteristics can be obtained stably.
図６（ａ）は、酸化ハフニウムを堆積することにより導入される固定電荷量を算出するために測定されたＣ−Ｖ特性を示す図、図６（ｂ）は、酸化アルミニウムを堆積することにより導入される固定電荷量を算出するために測定されたＣ−Ｖ特性を示す図である。 FIG. 6A is a diagram showing CV characteristics measured for calculating the fixed charge amount introduced by depositing hafnium oxide, and FIG. 6B is a diagram showing the result of depositing aluminum oxide. It is a figure which shows the CV characteristic measured in order to calculate the fixed charge amount introduced.
図６（ａ）のＣ−Ｖ特性曲線Ｌ１１は、ｐ+−Ｓｉ基板上に膜厚１００ｎｍのＳｉＯ2とＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。図６（ａ）のＣ−Ｖ特性曲線Ｌ１２は、ｐ+−Ｓｉ基板上に膜厚１００ｎｍのＳｉＯ2と膜厚２０ｎｍのＨｆＯ2とＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。図６（ａ）のＣ−Ｖ特性曲線Ｌ１３は、ｐ+−Ｓｉ基板上に膜厚１００ｎｍのＳｉＯ2と膜厚２０ｎｍのＨｆＯ2を順番に成膜した後に３００℃のアニールを行い、その後にＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。 A CV characteristic curve L11 in FIG. 6A is a CV characteristic of a MOS capacitor in which SiO 2 , Ti, and Au having a film thickness of 100 nm are sequentially formed on a p + -Si substrate. A CV characteristic curve L12 of FIG. 6A shows a C-V characteristic curve L12 of a MOS capacitor in which SiO 2 with a thickness of 100 nm, HfO 2 with a thickness of 20 nm, Ti, and Au are sequentially formed on a p + -Si substrate. V characteristics. The CV characteristic curve L13 of FIG. 6A shows that after forming a 100 nm thick SiO 2 film and a 20 nm thick HfO 2 film on the p + -Si substrate in this order, annealing is performed at 300 ° C. It is a CV characteristic of a MOS capacitor in which Ti and Au are sequentially formed.
すなわち、Ｃ−Ｖ特性曲線Ｌ１１によりＳｉＯ2とｐ+−Ｓｉ基板との界面の固定電荷量を、Ｃ−Ｖ特性曲線Ｌ１２，Ｌ１３によりＨｆＯ2とＳｉＯ2との界面およびＳｉＯ2とｐ+−Ｓｉ基板との界面の固定電荷量を算出する。そして、Ｃ−Ｖ特性曲線Ｌ１２，Ｌ１３より算出した固定電荷量からＣ−Ｖ特性曲線Ｌ１１より算出した固定電荷量を減算することにより、ＨｆＯ2とＳｉＯ2との界面の固定電荷量を算出する。 That is, the fixed charge amount at the interface between SiO 2 and the p + -Si substrate is indicated by the CV characteristic curve L11, and the interface between HfO 2 and SiO 2 and the SiO 2 and p + − are indicated by the CV characteristic curves L12 and L13. The fixed charge amount at the interface with the Si substrate is calculated. Then, the fixed charge amount at the interface between HfO 2 and SiO 2 is calculated by subtracting the fixed charge amount calculated from the CV characteristic curve L11 from the fixed charge amount calculated from the CV characteristic curves L12 and L13. .
具体的には、まず、ＳｉＯ2とｐ+−Ｓｉ基板との界面の固定電荷量ＱSiO2を、Ｃ−Ｖ特性曲線Ｌ１１から求められるフラットバンド電圧ＶFBを用いて、式（１）により算出する。ここで、ＣSiO2はＳｉＯ2の容量、ФMSは電極（Ｔｉ）の仕事関数とｐ+−Ｓｉ基板の仕事関数との差である。 Specifically, first, the fixed charge amount Q SiO2 at the interface between SiO 2 and the p + -Si substrate is calculated by the formula (1) using the flat band voltage V FB obtained from the CV characteristic curve L11. To do. Here, C SiO2 is the capacity of SiO 2 , and MS is the difference between the work function of the electrode (Ti) and the work function of the p + -Si substrate.
そして、ＨｆＯ2とＳｉＯ2との界面の固定電荷量ＱHfO2を、式（１）により算出された固定電荷量ＱSiO2と、Ｃ−Ｖ特性曲線Ｌ１２，Ｌ１３から求められるフラットバンド電圧Ｖ’FBとを用いて、式（２）により算出する。ここで、ＣHfO2はＨｆＯ2の容量である。 Then, the fixed charge amount Q HfO2 at the interface between HfO 2 and SiO 2 is determined as the flat band voltage V ′ FB obtained from the fixed charge amount Q SiO2 calculated by the equation (1) and the CV characteristic curves L12 and L13. And is calculated by the equation (2). Here, C HfO2 is the capacity of HfO 2 .
Ｃ−Ｖ特性曲線Ｌ１１，Ｌ１２，Ｌ１３から求められるフラットバンド電圧は、それぞれ−１５．３Ｖ，−２０．５Ｖ，−１９．４Ｖである。これらより、ＨｆＯ2とＳｉＯ2との界面の固定電荷量ＱHfO2は約２×１０13個／ｃｍ2と算出される。 The flat band voltages obtained from the CV characteristic curves L11, L12, and L13 are -15.3V, -20.5V, and -19.4V, respectively. From these, HfO 2 and fixed charge amount Q HfO2 the interface between the SiO 2 is calculated to be about 2 × 10 13 pieces / cm 2.
次に、図６（ｂ）のＣ−Ｖ特性曲線Ｌ２１は、ｐ+−Ｓｉ基板上に膜厚１０ｎｍのＳｉＯ2とＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。図６（ｂ）のＣ−Ｖ特性曲線Ｌ２２は、ｐ+−Ｓｉ基板上に膜厚１０ｎｍのＳｉＯ2と膜厚２０ｎｍのＡｌ2Ｏ3とＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。図６（ｂ）のＣ−Ｖ特性曲線Ｌ２３は、ｐ+−Ｓｉ基板上に膜厚１０ｎｍのＳｉＯ2と膜厚２０ｎｍのＡｌ2Ｏ3を順番に成膜した後に３００℃のアニールを行い、その後にＴｉとＡｕとを順番に成膜したＭＯＳキャパシタのＣ−Ｖ特性である。 Next, a CV characteristic curve L21 in FIG. 6B is a CV characteristic of a MOS capacitor in which SiO 2 , Ti, and Au having a thickness of 10 nm are sequentially formed on a p + -Si substrate. . The CV characteristic curve L22 of FIG. 6B shows a MOS capacitor in which SiO 2 with a thickness of 10 nm, Al 2 O 3 with a thickness of 20 nm, Ti and Au are sequentially formed on a p + -Si substrate. CV characteristics. A CV characteristic curve L23 in FIG. 6B is obtained by sequentially annealing a 10 nm-thickness SiO 2 film and a 20 nm-thickness Al 2 O 3 film on a p + -Si substrate, followed by annealing at 300 ° C. It is a CV characteristic of a MOS capacitor in which Ti and Au are sequentially formed thereafter.
Ｃ−Ｖ特性曲線Ｌ２１，Ｌ２２，Ｌ２３から求められるフラットバンド電圧は、それぞれ−２．８１Ｖ，−４．５６Ｖ，−４．４４Ｖである。これらより、上記の式（１）、（２）においてＱHfO2，ＣHfO2をそれぞれＱAl2O3，ＣAl2O3に変えた式を用いて、Ａｌ2Ｏ3とＳｉＯ2との界面の固定電荷量ＱAl2O3は約２×１０11個／ｃｍ2と算出される。 The flat band voltages obtained from the CV characteristic curves L21, L22, and L23 are −2.81V, −4.56V, and −4.44V, respectively. From these, the fixed charge amount Q Al2O3 at the interface between Al 2 O 3 and SiO 2 is obtained using the formulas (1) and (2) in which Q HfO2 and C HfO2 are changed to Q Al2O3 and C Al2O3 , respectively. Is calculated to be about 2 × 10 11 pieces / cm 2 .
また、図７（ａ）に示すように、ｐ+−Ｓｉ基板上にＳｉＯ2を介して形成されたカーボンナノチューブ上にソース・ドレイン電極を形成するとともに、ｐ+−Ｓｉ基板の裏面にバックゲート電極を形成したＣＮ−ＦＥＴでは、カーボンナノチューブ上にＨｆＯ2を形成する前は、図７（ｂ）の曲線Ｌ３１に示すように、Ｐチャネル型のドレイン電流―ゲート電圧特性を示す。一方、このＣＮ−ＦＥＴにおいて、カーボンナノチューブ上にＨｆＯ2を形成すると、図７（ｂ）の曲線Ｌ３２に示すように、Ｎチャネル型のドレイン電流―ゲート電圧特性を示す。 Further, as shown in FIG. 7A, a source / drain electrode is formed on a carbon nanotube formed on a p + -Si substrate via SiO 2 and a back gate is formed on the back surface of the p + -Si substrate. In the CN-FET in which the electrode is formed, before the HfO 2 is formed on the carbon nanotube, as shown by a curve L31 in FIG. On the other hand, in this CN-FET, when HfO 2 is formed on the carbon nanotube, an N-channel drain current-gate voltage characteristic is shown as shown by a curve L32 in FIG. 7B.
すなわち、カーボンナノチューブ上にＨｆＯ2を形成することにより、電界効果トランジスタの伝導型をＰチャネル型からＮチャネル型に変えることができる。また、１００日以上、大気中でＮチャネル型を保持する実験結果が得られた。 That is, by forming HfO 2 on the carbon nanotube, the field effect transistor can be changed from the P-channel type to the N-channel type. Moreover, the experimental result which hold | maintains N channel type | mold in air | atmosphere for 100 days or more was obtained.
図８（ａ）はＮ型ＣＮ−ＦＥＴ２のドレイン電流―ドレイン電圧特性を示す図、図８（ｂ）はＮ型ＣＮ−ＦＥＴ２のドレイン電流―ゲート電圧特性を示す図である。
図８に示すように、Ｎ型ＣＮ−ＦＥＴ２において、最大相互コンダクタンスｇｍmax＝１４μＳ（約１０Ｓ／ｍｍ）、オン・オフ比＝１０6、Ｓファクタ＝１１６ｍＶ／ｄｅｃ．の特性が得られた。
FIG. 8A is a diagram showing drain current-drain voltage characteristics of the N-type CN-FET 2, and FIG. 8B is a diagram showing drain current-gate voltage characteristics of the N-type CN-FET 2.
As shown in FIG. 8, in the N-type CN-FET 2, the maximum transconductance gm max = 14 μS (about 10 S / mm), the on / off ratio = 10 6 , the S factor = 116 mV / dec. The characteristics were obtained.
さらに、本実施形態のＣＮ−ＣＭＯＳ１では、カーボンナノチューブ１４上にゲート絶縁膜２１を形成した後に、真空中において加熱処理を行っている。
図９は、ゲート絶縁膜２１の形成後の加熱処理有無によるヒステリシスの相違を示すためのＮ型ＣＮ−ＦＥＴ２のドレイン電流―ゲート電圧特性図である。
Further, in the CN-CMOS 1 of the present embodiment, after the gate insulating film 21 is formed on the carbon nanotube 14, the heat treatment is performed in a vacuum.
FIG. 9 is a drain current-gate voltage characteristic diagram of the N-type CN-FET 2 for showing the difference in hysteresis depending on the presence or absence of the heat treatment after the formation of the gate insulating film 21.
図９の曲線Ｌ４１，Ｌ４２がゲート絶縁膜２１の形成後の加熱処理がない場合の特性、曲線Ｌ４３，Ｌ４４がゲート絶縁膜２１の形成後の真空中での加熱処理がある場合の特性である。なお、加熱処理における加熱温度は４００℃、加熱時間は３０分である。 Curves L41 and L42 in FIG. 9 are characteristics when there is no heat treatment after formation of the gate insulating film 21, and curves L43 and L44 are characteristics when there is heat treatment in vacuum after formation of the gate insulating film 21. . In addition, the heating temperature in heat processing is 400 degreeC, and heating time is 30 minutes.
図９に示すように、ゲート絶縁膜２１の形成後の真空中での加熱処理によりヒステリシスを低減することができる。
また、本実施形態のＣＮ−ＣＭＯＳ１では、カーボンナノチューブ１４上にゲート絶縁膜３１を形成した後に、窒素雰囲気中において加熱処理を行っている。
As shown in FIG. 9, the hysteresis can be reduced by heat treatment in vacuum after the formation of the gate insulating film 21.
In the CN-CMOS 1 of the present embodiment, after the gate insulating film 31 is formed on the carbon nanotubes 14, heat treatment is performed in a nitrogen atmosphere.
図１０（ａ），（ｂ），（ｃ）はそれぞれ、カーボンナノチューブ上への酸化アルミニウム堆積前、酸化アルミニウム堆積後、窒素雰囲気中の加熱処理後におけるＰ型ＣＮ−ＦＥＴのドレイン電流―ゲート電圧特性図である。なお、このＰ型ＣＮ−ＦＥＴは、図７（ａ）のＣＮ−ＦＥＴにおいてゲート絶縁膜を酸化ハフニウムから酸化アルミニウムに代えたものである。 10A, 10B, and 10C respectively show the drain current-gate voltage of the P-type CN-FET before the aluminum oxide deposition on the carbon nanotube, after the aluminum oxide deposition, and after the heat treatment in the nitrogen atmosphere. FIG. The P-type CN-FET is a CN-FET of FIG. 7A in which the gate insulating film is changed from hafnium oxide to aluminum oxide.
図１０（ａ），（ｂ）に示すように、カーボンナノチューブ上へ酸化アルミニウムを形成することにより、Ｐ型ＣＮ−ＦＥＴのオフ電流が大きくなる。しかし、図１０（ｃ）に示すように、窒素雰囲気中の加熱処理後により、Ｐ型ＣＮ−ＦＥＴのオフ電流を低減することができる。 As shown in FIGS. 10A and 10B, by forming aluminum oxide on the carbon nanotube, the off-current of the P-type CN-FET increases. However, as shown in FIG. 10C, the off-state current of the P-type CN-FET can be reduced after the heat treatment in the nitrogen atmosphere.
以上説明した実施形態において、ＣＮ−ＣＭＯＳ１は本発明における半導体デバイス、Ｎ型チャネル層は本発明における第１チャネル層、Ｎ型ＣＮ−ＦＥＴ２は本発明におけるＮチャネル型電界効果トランジスタ、Ｐ型チャネル層は本発明における第２チャネル層、Ｐ型ＣＮ−ＦＥＴ３は本発明におけるＰチャネル型電界効果トランジスタ、ゲート絶縁膜２１は本発明における第１ゲート絶縁膜、ゲート絶縁膜３１は本発明における第２ゲート絶縁膜である。 In the embodiments described above, CN-CMOS 1 is the semiconductor device in the present invention, the N-type channel layer is the first channel layer in the present invention, and the N-type CN-FET 2 is the N-channel field effect transistor and P-type channel layer in the present invention. Is the second channel layer in the present invention, P-type CN-FET 3 is the P-channel field effect transistor in the present invention, Gate insulating film 21 is the first gate insulating film in the present invention, and Gate insulating film 31 is the second gate in the present invention. It is an insulating film.
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。
例えば上記実施形態では、チャネル層としてカーボンナノチューブを用いたものを示したが、チャネル層としてＳｉ，Ｇｅ，ＧａＡｓ等の半導体材料を用いてもよい。
As mentioned above, although one Example of this invention was described, this invention is not limited to the said Example, As long as it belongs to the technical scope of this invention, a various form can be taken.
For example, in the above-described embodiment, the carbon nanotube is used as the channel layer. However, a semiconductor material such as Si, Ge, or GaAs may be used as the channel layer.
また上記実施形態では、ゲート絶縁膜２１とゲート絶縁膜３１とで材料が異なるものを示したが、Ｎ型チャネル層近傍とＰ型チャネル層近傍とにそれぞれ異なる固定電荷量の固定電荷を導入することができれば、ゲート絶縁膜２１とゲート絶縁膜３１とが同じ材料であってもよい。 In the above embodiment, the gate insulating film 21 and the gate insulating film 31 have different materials. However, fixed charges having different fixed charge amounts are introduced near the N-type channel layer and near the P-type channel layer. If possible, the gate insulating film 21 and the gate insulating film 31 may be made of the same material.
また上記実施形態では、ゲート絶縁膜２１として酸化ハフニウム、ゲート絶縁膜３１として酸化アルミニウムを用いたものを示したが、ゲート絶縁膜の材料はこれに限られるものではない。 In the above embodiment, the gate insulating film 21 is made of hafnium oxide and the gate insulating film 31 is made of aluminum oxide. However, the material of the gate insulating film is not limited to this.
また上記実施形態では、Ｎ型チャネル層近傍とＰ型チャネル層近傍とに正の固定電荷を導入することにより、電界効果トランジスタの伝導型を制御するものを示したが、Ｎ型チャネル層近傍とＰ型チャネル層近傍とに負の固定電荷を導入することにより伝導型を制御するようにしてもよいし、Ｎ型チャネル層近傍に正の固定電荷を導入しＰ型チャネル層近傍に負の固定電荷を導入することにより伝導型を制御するようにしてもよい。 In the above-described embodiment, the conduction type of the field effect transistor is controlled by introducing positive fixed charges in the vicinity of the N-type channel layer and in the vicinity of the P-type channel layer. The conduction type may be controlled by introducing a negative fixed charge in the vicinity of the P-type channel layer, or a positive fixed charge is introduced in the vicinity of the N-type channel layer and negatively fixed in the vicinity of the P-type channel layer. The conduction type may be controlled by introducing a charge.
また上記実施形態では、図２及び図３に示す工程によりＣＮ−ＣＭＯＳ１が製造されるものを示したが、図１１及び図１２に示す工程により製造してもよい。
図１１及び図１２は、ＣＮ−ＣＭＯＳ１の別の製造工程を工程順に示す断面図である。なお、図１１及び図１２では、Ｎ型ＣＮ−ＦＥＴ２とＰ型ＣＮ−ＦＥＴ３の配置が、図２及び図３に対して左右逆になっている。
Moreover, in the said embodiment, although CN-CMOS1 was manufactured by the process shown in FIG.2 and FIG.3, you may manufacture by the process shown in FIG.11 and FIG.12.
FIG.11 and FIG.12 is sectional drawing which shows another manufacturing process of CN-CMOS1 in order of a process. In FIGS. 11 and 12, the arrangement of the N-type CN-FET 2 and the P-type CN-FET 3 is opposite to that in FIGS.
まず、半導体基板１１の表面に絶縁膜１２を形成するとともに、半導体基板１１の裏面にバックゲート電極１３を形成する。その後、図２（ａ）に示すように、絶縁膜１２上にカーボンナノチューブ１４を形成する。 First, the insulating film 12 is formed on the surface of the semiconductor substrate 11, and the back gate electrode 13 is formed on the back surface of the semiconductor substrate 11. Thereafter, as shown in FIG. 2A, carbon nanotubes 14 are formed on the insulating film 12.
次に、図１１（ｂ）〜（ｄ）に示すように、リフトオフ法により、ドレイン電極２３，３３及びソース電極２４，３４を形成する。この工程は、図２（ｂ）〜（ｄ）と同様であるため、詳細な説明は省略する。 Next, as shown in FIGS. 11B to 11D, drain electrodes 23 and 33 and source electrodes 24 and 34 are formed by a lift-off method. Since this process is the same as that shown in FIGS. 2B to 2D, a detailed description thereof will be omitted.
次に、図１１（ｅ）に示すように、レジストパターン８１を形成する。このレジストパターン８１は、Ｐ型ＣＮ−ＦＥＴ３のチャネル層に対応する所定部分のみが開口したものである。この後に、図１１（ｆ）に示すように、例えば膜厚１５ｎｍの酸化アルミニウム８２（Ａｌ2Ｏ3）を、ＡＬＤ法により成膜温度１５０℃で成膜し、さらにゲート電極材料８３（本実施形態ではＴｉ／Ａｕ）を蒸着する。その後、レジストパターン８１を除去することにより、レジストパターン８１上の酸化アルミニウム８２とゲート電極材料８３が剥離し、図１２（ａ）に示すように、Ｐ型チャネル層上にゲート絶縁膜３１とゲート電極３２が形成される。その後、窒素雰囲気中において加熱処理を行う。加熱条件は、加熱温度が４００℃、加熱時間が３０分である。 Next, as shown in FIG. 11E, a resist pattern 81 is formed. This resist pattern 81 is an opening of only a predetermined portion corresponding to the channel layer of the P-type CN-FET 3. Thereafter, as shown in FIG. 11 (f), for example, aluminum oxide 82 (Al 2 O 3 ) having a film thickness of 15 nm is formed at a film formation temperature of 150 ° C. by the ALD method, and the gate electrode material 83 (this embodiment) is further formed. In the form, Ti / Au) is deposited. Thereafter, by removing the resist pattern 81, the aluminum oxide 82 and the gate electrode material 83 on the resist pattern 81 are peeled off, and the gate insulating film 31 and the gate are formed on the P-type channel layer as shown in FIG. An electrode 32 is formed. Thereafter, heat treatment is performed in a nitrogen atmosphere. The heating conditions are a heating temperature of 400 ° C. and a heating time of 30 minutes.
次に、図１２（ｂ）に示すように、レジストパターン８４を形成する。このレジストパターン８４は、Ｎ型ＣＮ−ＦＥＴ２のチャネル層に対応する所定部分のみが開口したものである。この後に、例えば膜厚１５ｎｍの酸化ハフニウム８５（ＨｆＯ2）を、ＡＬＤ法により成膜温度１５０℃で成膜し、さらにゲート電極材料８６（本実施形態ではＴｉ／Ａｕ）を蒸着する。その後、レジストパターン８４を除去することにより、レジストパターン８４上の酸化ハフニウム８５とゲート電極材料８６が剥離し、図１２（ｃ）に示すように、Ｎ型チャネル層上にゲート絶縁膜２１とゲート電極２２が形成される。その後に、真空中において加熱処理を行う。加熱条件は、加熱温度が４００℃、加熱時間が３０分である。 Next, as shown in FIG. 12B, a resist pattern 84 is formed. This resist pattern 84 is an opening of only a predetermined portion corresponding to the channel layer of the N-type CN-FET 2. Thereafter, for example, hafnium oxide 85 (HfO 2 ) having a film thickness of 15 nm is formed at a film formation temperature of 150 ° C. by the ALD method, and a gate electrode material 86 (Ti / Au in this embodiment) is further deposited. Thereafter, by removing the resist pattern 84, the hafnium oxide 85 and the gate electrode material 86 on the resist pattern 84 are peeled off, and as shown in FIG. 12C, the gate insulating film 21 and the gate are formed on the N-type channel layer. Electrode 22 is formed. After that, heat treatment is performed in a vacuum. The heating conditions are a heating temperature of 400 ° C. and a heating time of 30 minutes.
この製造方法では、図２及び図３よりも低温でゲート絶縁膜を成膜してリフトオフするものであり、図２及び図３の製造方法より良質なゲート絶縁膜を形成することができないが、図２及び図３の製造方法よりも製造工程を簡略化できる。 In this manufacturing method, a gate insulating film is formed at a lower temperature than in FIGS. 2 and 3 and lift-off is performed, and it is not possible to form a high-quality gate insulating film than the manufacturing methods in FIGS. The manufacturing process can be simplified as compared with the manufacturing method of FIGS.
１…カーボンナノチューブＣＭＯＳ、２…Ｎ型ＣＮ−ＦＥＴ、３…Ｐ型ＣＮ−ＦＥＴ、１１…半導体基板、１２…絶縁膜、１３…バックゲート電極、１４…カーボンナノチューブ、２１，３１…ゲート絶縁膜、２２，３２…ゲート電極、２３，３３…ドレイン電極、２４，３４…ソース電極 DESCRIPTION OF SYMBOLS 1 ... Carbon nanotube CMOS, 2 ... N-type CN-FET, 3 ... P-type CN-FET, 11 ... Semiconductor substrate, 12 ... Insulating film, 13 ... Back gate electrode, 14 ... Carbon nanotube, 21, 31 ... Gate insulating film , 22, 32 ... gate electrode, 23, 33 ... drain electrode, 24, 34 ... source electrode
Claims (7)
前記Ｎチャネル型電界効果トランジスタは、前記第１チャネル層上に第１ゲート絶縁膜が形成され、
前記Ｐチャネル型電界効果トランジスタは、前記第２チャネル層上に、第２ゲート絶縁膜が形成され、
前記第１ゲート絶縁膜は、前記第１ゲート絶縁膜と前記第１チャネル層との界面および該界面の近傍の少なくとも一方に固定電荷を導入するものであり、
前記第２ゲート絶縁膜は、前記第２ゲート絶縁膜と前記第２チャネル層との界面および該界面の近傍の少なくとも一方に固定電荷を導入するものであり、
正の固定電荷が導入されたときの固定電荷量の符号を正として、
前記第１ゲート絶縁膜と前記第１チャネル層との界面および該界面の近傍に存在する固定電荷の総量を第１固定電荷量とし、前記第２ゲート絶縁膜と前記第２チャネル層との界面および該界面の近傍に存在する固定電荷の総量を第２固定電荷量として、
前記第１固定電荷量は、前記第２固定電荷量よりも大きい
ことを特徴とする半導体デバイス。 A semiconductor device comprising an N-channel field effect transistor having a first channel layer made of a semiconductor and a P-channel field effect transistor having a second channel layer made of a semiconductor,
In the N-channel field effect transistor, a first gate insulating film is formed on the first channel layer,
In the P-channel field effect transistor, a second gate insulating film is formed on the second channel layer,
The first gate insulating film introduces a fixed charge to at least one of the interface between the first gate insulating film and the first channel layer and the vicinity of the interface;
The second gate insulating film introduces a fixed charge into at least one of the interface between the second gate insulating film and the second channel layer and the vicinity of the interface,
When the sign of the fixed charge amount when a positive fixed charge is introduced is positive,
The interface between the first gate insulating film and the first channel layer and the total amount of fixed charges existing in the vicinity of the interface are defined as a first fixed charge amount, and the interface between the second gate insulating film and the second channel layer. And the total amount of fixed charges existing in the vicinity of the interface as the second fixed charge amount,
The first fixed charge amount is larger than the second fixed charge amount. A semiconductor device, wherein:
ことを特徴とする請求項１に記載の半導体デバイス。 The semiconductor device according to claim 1, wherein the first gate insulating film and the second gate insulating film are made of different materials.
前記第２ゲート絶縁膜は、酸化アルミニウムを材料とする
ことを特徴とする請求項２に記載の半導体デバイス。 The first gate insulating film is made of hafnium oxide,
The semiconductor device according to claim 2, wherein the second gate insulating film is made of aluminum oxide.
ことを特徴とする請求項１〜請求項３の何れか１項に記載の半導体デバイス。 The semiconductor device according to any one of claims 1 to 3, wherein the semiconductor is a carbon nanotube.
ことを特徴とする請求項１〜請求項４の何れか１項に記載の半導体デバイス。 The N-channel field effect transistor and the P-channel field effect transistor are electrically connected to each other to form a CMOS inverter. Semiconductor devices.
前記第１ゲート絶縁膜を堆積した後に、真空中において加熱する第１加熱工程と
を備えることを特徴とする請求項１〜請求項５の何れか１項に記載の半導体デバイスの製造方法。 A first deposition step of depositing the first gate insulating film on the first channel layer;
A semiconductor device manufacturing method according to claim 1, further comprising: a first heating step of heating in vacuum after depositing the first gate insulating film.
前記第２ゲート絶縁膜を堆積した後に、窒素雰囲気中において加熱する第２加熱工程と
を備えることを特徴とする請求項１〜請求項５の何れか１項に記載の半導体デバイスの製造方法。 Depositing the second gate insulating film on the second channel layer;
A semiconductor device manufacturing method according to claim 1, further comprising: a second heating step of heating in a nitrogen atmosphere after depositing the second gate insulating film.
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| CN112840448A (en) * | 2018-09-24 | 2021-05-25 | 麻省理工学院 | Tunable doping of carbon nanotubes by engineered atomic layer deposition |
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