JP2011086983A

JP2011086983A - Transmitter

Info

Publication number: JP2011086983A
Application number: JP2009236086A
Authority: JP
Inventors: Kiyohiko Takahashi; 清彦高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-10-13
Filing date: 2009-10-13
Publication date: 2011-04-28
Anticipated expiration: 2029-10-13
Also published as: JP5347892B2

Abstract

<P>PROBLEM TO BE SOLVED: To solve a problem that it is difficult for a transmitter which performs signal amplification using a class D switching amplifier used for communication fields to perform the amplification by the class D switching amplifier with high efficiency since a signal to be amplified by the class D switching amplifier is a very-high-speed signal whose sampling frequency is four times as high as a carrier frequency. <P>SOLUTION: A signal generated by multiplying an I signal or a sign-inverted Q signal by a carrier is processed at a sampling rate which is twice as high as the carrier frequency. An I component signal and a Q component signal are shifted in phase by a half of a clock, amplified by the class D switching amplifier, and supplied to one terminal and the other terminal of a two-terminal load respectively. Consequently, although the operating frequency of the class D switching amplifier is twice as high as the carrier frequency, a signal supplied to a load is a ternary signal of a sampling rate four times as high as the carrier frequency, thereby facilitating high-efficiency amplification. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、情報通信に用いられる送信器に関し、特にデジタル信号処理で用いられる送信器に関する。 The present invention relates to a transmitter used for information communication, and more particularly to a transmitter used in digital signal processing.

近年、携帯電話などによる無線通信では、周波数利用効率が高く、かつ、ピーク電力対平均電力比（ＰＡＰＲ：ＰｅａｋｔｏＡｖｅｒａｇｅＰｏｗｅｒＲａｔｉｏ）が大きな変調方式が採用されている。無線通信装置として従来から使用されている送信器は、信号の増幅を、ＡＢ級電力増幅器を用いて行う。振幅変調成分を含む変調信号を、ＡＢ級電力増幅器を用いて増幅するには、出力信号の線形性を維持するために、十分なバックオフを取る必要がある。一般的には、少なくともＰＡＰＲと同程度のバックオフが必要となる。これに対して、ＡＢ級電力増幅器の電力効率は、出力飽和時に最大となり、バックオフが大きくなるほど低下する。このため、変調信号のＰＡＰＲが大きければ大きいほど、電力増幅器の電力効率を上げることがより難しくなる。 In recent years, in wireless communication using a mobile phone or the like, a modulation method having high frequency utilization efficiency and a large peak power to average power ratio (PAPR) has been adopted. A transmitter conventionally used as a wireless communication device performs signal amplification using a class AB power amplifier. In order to amplify the modulation signal including the amplitude modulation component using the class AB power amplifier, it is necessary to take a sufficient back-off in order to maintain the linearity of the output signal. In general, a back-off at least as high as PAPR is required. On the other hand, the power efficiency of the class AB power amplifier is maximized when the output is saturated, and decreases as the back-off increases. For this reason, the larger the PAPR of the modulation signal, the more difficult it is to increase the power efficiency of the power amplifier.

図８は、従来から使用されている無線通信装置としての送信器の構成を示す回路図である。図８の回路は、直行変調を行う際に、アナログ信号処理を行うので、ここでは「アナログ直交変調型送信器」と呼ぶことにする。 FIG. 8 is a circuit diagram showing a configuration of a transmitter as a wireless communication apparatus conventionally used. Since the circuit of FIG. 8 performs analog signal processing when performing orthogonal modulation, it will be referred to herein as an “analog quadrature modulation transmitter”.

図８に示したアナログ直交変調型送信器は、Ｉ信号入力端子８０１、Ｑ信号入力端子８０２、デジタルアナログ変換器８０３、８０４、局部発振器８０５、ミキサ８０６、８０７、移相器８０８、加算器８０９、ＡＢ級電力増幅器８１０、負荷８１１で構成されている。 An analog quadrature modulation type transmitter shown in FIG. 8 includes an I signal input terminal 801, a Q signal input terminal 802, digital-analog converters 803 and 804, a local oscillator 805, mixers 806 and 807, a phase shifter 808, and an adder 809. , A class AB power amplifier 810, and a load 811.

Ｉ信号入力端子８０１と、Ｑ信号入力端子８０２とは、デジタルアナログ変換器８０３、８０４の入力部にそれぞれ接続されている。デジタルアナログ変換器８０３、８０４の出力部は、ミキサ８０６、８０７の第１の入力部にそれぞれ接続されている。局部発振器８０５は、移相器８０８の入力部に接続されている。移相器８０８の出力部は、ミキサ８０６、８０７の第２の入力部に接続されている。ミキサ８０６、８０７の出力部は、加算器８０９の２つの入力部にそれぞれ接続されている。加算器８０９の出力部は、ＡＢ級電力増幅器８１０の入力部に接続されている。ＡＢ級電力増幅器８１０の出力部は、負荷８１１の一方の端部に接続されている。負荷８１１の他方の端部は、接地されている。 The I signal input terminal 801 and the Q signal input terminal 802 are connected to the input parts of the digital-analog converters 803 and 804, respectively. Output units of the digital-analog converters 803 and 804 are connected to first input units of the mixers 806 and 807, respectively. The local oscillator 805 is connected to the input of the phase shifter 808. The output unit of the phase shifter 808 is connected to the second input unit of the mixers 806 and 807. The output units of the mixers 806 and 807 are connected to the two input units of the adder 809, respectively. The output unit of the adder 809 is connected to the input unit of the class AB power amplifier 810. The output section of the class AB power amplifier 810 is connected to one end of the load 811. The other end of the load 811 is grounded.

負荷８１１としては、例えば、１端子入力のアンテナなどを想定している。Ｉ信号入力端子８０１およびＱ信号入力端子８０２からは、それぞれＩおよびＱのデジタル信号を入力する。Ｉ信号およびＱ信号は、それぞれデジタルアナログ変換器８０３、８０４によってアナログ信号に変換される。デジタルアナログ変換器８０３、８０４によってアナログ信号化されたＩ信号およびＱ信号は、それぞれミキサ８０６および８０７の第１の入力部に供給される。同時に、ミキサ８０６、８０７の第２の入力部には、局部発振器８０５から出力された搬送波が、移相器８０８を介して供給される。このとき、移相器８０８は、ミキサ８０７に出力する搬送波を、ミキサ８０６に出力する搬送波に対して移相を９０度遅らせて出力する。ミキサ８０６、８０７は、それぞれ、デジタルアナログ変換８０３、８０４から出力されたＩ信号およびＱ信号を、移相器８０８から出力された搬送波と乗算して出力する。ミキサ８０６、８０７から出力された信号は加算器８０９の両入力部に供給され、加算器８０９は２入力の和を出力する。加算器８０９から出力された信号はＡＢ級電力増幅器８１０によって増幅され、負荷８１１に出力される。 As the load 811, for example, a one-terminal input antenna is assumed. I and Q digital signals are input from an I signal input terminal 801 and a Q signal input terminal 802, respectively. The I signal and the Q signal are converted into analog signals by digital / analog converters 803 and 804, respectively. The I signal and the Q signal converted into analog signals by the digital / analog converters 803 and 804 are supplied to first inputs of mixers 806 and 807, respectively. At the same time, the carrier wave output from the local oscillator 805 is supplied to the second input portions of the mixers 806 and 807 via the phase shifter 808. At this time, the phase shifter 808 outputs the carrier wave output to the mixer 807 with the phase shift delayed by 90 degrees with respect to the carrier wave output to the mixer 806. The mixers 806 and 807 multiply the I signal and Q signal output from the digital / analog conversions 803 and 804, respectively, with the carrier wave output from the phase shifter 808, and output the result. The signals output from the mixers 806 and 807 are supplied to both input portions of the adder 809, and the adder 809 outputs a sum of two inputs. The signal output from the adder 809 is amplified by the class AB power amplifier 810 and output to the load 811.

ＰＡＰＲの大きな変調信号でも高効率に増幅できると期待されている増幅器の１つに、Ｄ級スイッチングアンプがある。Ｄ級スイッチングアンプは、理論上１００％の効率で信号増幅ができる電力増幅器である。 One of the amplifiers expected to be capable of amplifying even a modulation signal having a large PAPR with high efficiency is a class D switching amplifier. The class D switching amplifier is a power amplifier that can theoretically amplify a signal with 100% efficiency.

図９は、従来技術による、Ｄ級スイッチングアンプを使用する送信器の１例を示す回路図である。図９の回路は、図８の回路においてアナログ信号処理で行っていた直交変調をデジタル信号処理で行うので、ここでは「デジタル直交変調型送信器」と呼ぶことにする。 FIG. 9 is a circuit diagram showing an example of a transmitter using a class D switching amplifier according to the prior art. The circuit shown in FIG. 9 performs the quadrature modulation performed by the analog signal processing in the circuit shown in FIG. 8 by the digital signal processing, and is referred to as a “digital quadrature modulation transmitter” here.

図９に示したデジタル直交変調型送信器は、Ｉ信号入力端子９０１、Ｑ信号入力端子９０２、信号発生器９０３、ΔΣ変調器９０４、９０５、乗算器９０６、９０７、単位遅延器９０８、加算器９０９、Ｄ級スイッチングアンプ９１０、バンドパスフィルタ９１１、負荷９１２で構成されている。 The digital quadrature modulation type transmitter shown in FIG. 9 includes an I signal input terminal 901, a Q signal input terminal 902, a signal generator 903, ΔΣ modulators 904 and 905, multipliers 906 and 907, a unit delay 908, and an adder. 909, a class D switching amplifier 910, a band pass filter 911, and a load 912.

Ｉ信号入力端子９０１およびＱ信号入力端子９０２は、ΔΣ変調器９０４、９０５の入力部にそれぞれ接続されている。ΔΣ変調器９０４、９０５の出力部は、乗算器９０６、９０７の第１の入力部にそれぞれ接続されている。信号発生器９０３の出力部は、乗算器９０６の第２の入力部と、単位遅延器９０８の入力部とに接続されている。単位遅延器９０８の出力部は、乗算器９０７の第２の入力部に接続されている。乗算器９０６、９０７の出力部は、加算器９０９の２つの入力部にそれぞれ接続されている。加算器９０９の出力部は、Ｄ級スイッチングアンプ９１０の入力部に接続されている。Ｄ級スイッチングアンプ９１０の出力部は、バンドパスフィルタ９１１の入力部に接続されている。バンドパスフィルタ９１１の出力部は、負荷９１２の一方の端部に接続されている。負荷９１２の他方の端部は、接地されている。 The I signal input terminal 901 and the Q signal input terminal 902 are connected to the input parts of the ΔΣ modulators 904 and 905, respectively. Output units of the ΔΣ modulators 904 and 905 are connected to first input units of the multipliers 906 and 907, respectively. The output unit of the signal generator 903 is connected to the second input unit of the multiplier 906 and the input unit of the unit delay unit 908. The output unit of the unit delay unit 908 is connected to the second input unit of the multiplier 907. Output units of the multipliers 906 and 907 are connected to two input units of the adder 909, respectively. The output unit of the adder 909 is connected to the input unit of the class D switching amplifier 910. The output part of the class D switching amplifier 910 is connected to the input part of the bandpass filter 911. The output unit of the band pass filter 911 is connected to one end of the load 912. The other end of the load 912 is grounded.

このうち、少なくとも、信号発生器９０３、乗算器９０６、９０７、単位遅延器９０８、加算器９０９、Ｄ級スイッチングアンプ９１０、の６ブロックは、無線通信に使用する搬送波周波数（ｆ_Ｃとする）の４倍のクロックレート（４・ｆ_Ｃ）で動作する。また、ΔΣ変調器９０４、９０５は、２・ｆ_Ｃのクロックレートで動作する。 Among these, at least six blocks of the signal generator 903, the multipliers 906 and 907, the unit delay unit 908, the adder 909, and the class D switching amplifier 910 have a carrier frequency (f _C ) used for wireless communication. It operates at 4 times the clock rate (4 · f _C ). The ΔΣ modulators 904 and 905 operate at a clock rate of 2 · f _C.

Ｉ信号入力端子９０１とＱ信号入力端子９０２は、それぞれＩ信号とＱ信号を入力し、それぞれΔΣ変調器９０４、９０５の入力部に供給する。ΔΣ変調器９０４、９０５は、入力した信号をパルス密度変調（ＰＤＭ：ＰｕｌｓｅＤｅｎｓｉｔｙＭｏｄｕｌａｔｉｏｎ）で１と−１の２値信号に変換し、それぞれ乗算器９０６、９０７へ出力する。同時に、信号発生器９０３は１、０、−１、０の１サイクル４クロック分の信号パターンを繰り返し出力する。この、信号発生器９０３から出力される信号は、サンプリングレート（＝ｆ_Ｓ）を搬送波周波数（＝ｆ_Ｃ）の４倍にした信号に相当する（ｆ_Ｓ＝４・ｆ_Ｃ）。信号発生器９０３から出力された信号は分岐され、乗算器９０６の第２の入力部および単位遅延器９０８の入力部に供給される。単位遅延器９０８は、入力した信号を１クロック分遅延させ、乗算器９０７に向けて出力する。 The I signal input terminal 901 and the Q signal input terminal 902 input the I signal and the Q signal, respectively, and supply them to the input units of the ΔΣ modulators 904 and 905, respectively. The ΔΣ modulators 904 and 905 convert the input signals into binary signals of 1 and −1 by pulse density modulation (PDM: Pulse Density Modulation), and output them to the multipliers 906 and 907, respectively. At the same time, the signal generator 903 repeatedly outputs a signal pattern of 1 clock, 4 cycles of 1, 0, −1, 0. The signal output from the signal generator 903 corresponds to a signal in which the sampling rate (= f _S ) is four times the carrier frequency (= f _C ) (f _S = 4 · f _C ). The signal output from the signal generator 903 is branched and supplied to the second input unit of the multiplier 906 and the input unit of the unit delay unit 908. The unit delay unit 908 delays the input signal by one clock and outputs it to the multiplier 907.

乗算器９０６は、ΔΣ変調器９０４から出力された信号および信号発生器９０３から出力された信号をクロック毎に乗算して、加算器９０９に出力する。同様に、乗算器９０７は、ΔΣ変調器９０５から出力された信号および単位遅延器９０８から出力された信号をクロック毎に乗算して、加算器９０９に出力する。加算器９０９は、乗算器９０６および９０７から入力した信号をクロック毎に加算し、Ｄ級スイッチングアンプ９１０に向けて出力する。Ｄ級スイッチングアンプ９１０は、加算器９０９から入力した信号を増幅し、バンドパスフィルタ９１１を介して負荷９１２に出力する。ここで、負荷９１２としては、１端子入力のアンテナなどが想定される。 Multiplier 906 multiplies the signal output from ΔΣ modulator 904 and the signal output from signal generator 903 for each clock, and outputs the result to adder 909. Similarly, multiplier 907 multiplies the signal output from ΔΣ modulator 905 and the signal output from unit delay unit 908 for each clock, and outputs the result to adder 909. Adder 909 adds the signals input from multipliers 906 and 907 for each clock, and outputs the result to class D switching amplifier 910. The class D switching amplifier 910 amplifies the signal input from the adder 909 and outputs the amplified signal to the load 912 via the band pass filter 911. Here, as the load 912, a one-terminal input antenna or the like is assumed.

図１２は、従来技術によるＤ級スイッチングアンプ９１０の出力信号のスペクトルを示すグラフである。Ｄ級スイッチングアンプ９１０で増幅する信号は、搬送波周波数の４倍のサンプリングレートで離散サンプルした４値の信号である。よって、搬送波のスペクトルは、Ｄ級スイッチングアンプ９１０で増幅する信号のサンプリングレートの４分の１の周波数に発生する。 FIG. 12 is a graph showing the spectrum of the output signal of the class D switching amplifier 910 according to the prior art. The signal amplified by the class D switching amplifier 910 is a quaternary signal that is discretely sampled at a sampling rate four times the carrier frequency. Therefore, the carrier spectrum is generated at a frequency that is a quarter of the sampling rate of the signal amplified by the class D switching amplifier 910.

また、非特許文献１では、回路構成は図９のままで、回路のサンプリングレートを搬送波周波数の３分の４倍の周波数にして信号を増幅することも行っている（ｆ_Ｓ＝４・ｆ_Ｃ／３）。この場合、Ｄ級スイッチングアンプ９１０の出力信号は搬送波の３分の１の周波数帯に発生するが、この信号のナイキスト周波数を中心とした折り返し信号が搬送波周波数帯に発生する。この折り返し信号もＩ、Ｑの変調情報を有しているため、Ｄ級スイッチングアンプ９１０で増幅することで通信に使用することが可能である。 Further, in Non-Patent Document 1, the circuit configuration remains the same as in FIG. 9, and the signal is amplified by setting the circuit sampling rate to four times the carrier frequency (f _S = 4 · f). _C / 3). In this case, the output signal of the class D switching amplifier 910 is generated in the frequency band of one third of the carrier wave, but a folding signal centered on the Nyquist frequency of this signal is generated in the carrier frequency band. Since the return signal also has I and Q modulation information, it can be used for communication by being amplified by the class D switching amplifier 910.

しかしながら、この非特許文献１に開示されたデジタル直交変調器には、Ｄ級スイッチングアンプ９１０を高効率に信号増幅させることが難しいという問題点がある。この問題が発生する原因は、Ｄ級スイッチングアンプ９１０が非常に高速なスイッチング動作をする必要があることに起因する。図９の回路は、加算器９０９から出力される信号が２値信号であるため、理論上１００％の効率で信号増幅ができるＤ級スイッチングアンプ９１０で増幅することが出来る。しかし、Ｄ級スイッチングアンプ９１０は、無線通信に使用する搬送波周波数の４倍のクロックレートで動作する必要があるため、数ＧＨｚ以上の非常に高速なスイッチング動作が要求される。一般的に、Ｄ級スイッチングアンプは、スイッチング動作が高速になるほど高効率な増幅が難しくなるため、図９の回路でもＤ級スイッチングアンプ９１０を高効率に動作させることは難しくなる。 However, the digital quadrature modulator disclosed in Non-Patent Document 1 has a problem that it is difficult to amplify the class D switching amplifier 910 with high efficiency. The cause of this problem is that the class D switching amplifier 910 needs to perform a very high speed switching operation. Since the signal output from the adder 909 is a binary signal, the circuit in FIG. 9 can be amplified by the class D switching amplifier 910 that can theoretically amplify the signal with 100% efficiency. However, since the class D switching amplifier 910 needs to operate at a clock rate four times the carrier frequency used for wireless communication, a very high speed switching operation of several GHz or more is required. In general, with a class D switching amplifier, the higher the switching operation, the more difficult it is to amplify with high efficiency. Therefore, it is difficult to operate the class D switching amplifier 910 with high efficiency even in the circuit of FIG.

また、サンプリングレートを搬送波周波数の３分の４にして、Ｄ級スイッチングアンプの動作を低速化した場合にも問題が発生する。一般的に、ＤＡ変換された信号は周波数が高くなるに連れてアナログ出力信号の振幅が減衰してしまう。これを、アパーチャ効果という。 A problem also arises when the sampling rate is set to four thirds of the carrier frequency to slow down the operation of the class D switching amplifier. In general, the amplitude of an analog output signal is attenuated as the frequency of a DA-converted signal increases. This is called an aperture effect.

図９の回路においては、Ｄ級スイッチングアンプ９１０からバンドパスフィルタ９１１を介して負荷９１２に信号出力することは、ＤＡ変換に相当する。このため、図９の回路もアパーチャ効果の影響を受ける（図１２参照）。アパーチャ効果は、サンプリング周波数を下げるほど影響が大きくなる。このため、サンプリングレートを搬送波周波数の３分の４にした場合はアパーチャ効果の影響が大きくなる。この結果、Ｄ級スイッチングアンプに供給される信号は、使用したい搬送波周波数帯の信号に対する帯域外のノイズの割合が大きくなる。 In the circuit of FIG. 9, outputting a signal from the class D switching amplifier 910 via the band pass filter 911 to the load 912 corresponds to DA conversion. For this reason, the circuit of FIG. 9 is also affected by the aperture effect (see FIG. 12). The effect of the aperture effect increases as the sampling frequency is lowered. For this reason, when the sampling rate is set to 4/3 of the carrier frequency, the influence of the aperture effect becomes large. As a result, the signal supplied to the class D switching amplifier has a larger ratio of noise outside the band to the signal in the carrier frequency band to be used.

一般的に、Ｄ級スイッチングアンプは、使用したい周波数帯の信号に対する帯域外ノイズの割合が大きくなるほど高効率な増幅が難しくなる。よって、サンプリングレートを搬送波周波数の３分の４にした場合でも、図９の回路はＤ級スイッチングアンプ９１０を高効率に動作させることは難しい。 In general, with a class D switching amplifier, it becomes difficult to perform efficient amplification as the ratio of out-of-band noise to a signal in a frequency band to be used increases. Therefore, even when the sampling rate is set to 4/3 of the carrier frequency, it is difficult for the circuit of FIG. 9 to operate the class D switching amplifier 910 with high efficiency.

また、上記に関連して、特許文献１（特開２００２−５３４９０８号公報）には、電力変調システムに係る記載が開示されている。この電力変調システムは、供給入力に応答した電力出力を生成するために信号入力を電力増幅するための第１および第２の手段を用いて、同相および直角位相入力信号を変調および増幅する。この電力変調システムは、第１、第２、第３、および第４の基準周波数信号を供給するための手段と、第１および第２手段の信号入力へ信号を供給するための手段と、第１の可変供給電圧を電力増幅のための第１手段の供給入力へ供給する手段と、第２の可変供給電圧を電力増幅のための第２手段の供給入力へ供給する手段と、電力増幅のための第１および第２手段の電力出力を負荷へつなぐための手段とによって特徴付けられている。ここで、第１および第２基準周波数信号は、互いに反転している。また第３および第４の基準周波数信号は、互いに反転している。第１および第２手段の信号入力へ信号を供給するための手段は、第１および第２基準周波数信号の１つをＩおよびＱ入力信号の一方の極性の関数として電力増幅のための第１手段の信号入力へ選択的に供給する。第１および第２手段の信号入力へ信号を供給するための手段は、第１および第２基準周波数信号の１つをＩおよびＱ入力信号の他方の極性の関数として電力増幅のための第２手段の信号入力へ選択的に供給する。第１の可変供給電圧を電力増幅のための第１手段の供給入力へ供給する手段は、ＩおよびＱ入力信号の一方に応答して第１の可変供給電圧を電力増幅のための第１手段の供給入力へ供給する。第２の可変供給電圧を電力増幅のための第２手段の供給入力へ供給する手段は、ＩおよびＱ入力信号の他方に応答して第２の可変供給電圧を電力増幅のための第１手段の供給入力へ供給する。 Further, in relation to the above, Patent Document 1 (Japanese Unexamined Patent Application Publication No. 2002-534908) discloses a description relating to a power modulation system. The power modulation system modulates and amplifies in-phase and quadrature input signals using first and second means for power amplifying the signal input to produce a power output in response to the supply input. The power modulation system includes means for providing first, second, third, and fourth reference frequency signals, means for providing signals to signal inputs of the first and second means, Means for supplying one variable supply voltage to the supply input of the first means for power amplification, means for supplying the second variable supply voltage to the supply input of the second means for power amplification, And means for connecting the power output of the first and second means to the load. Here, the first and second reference frequency signals are inverted from each other. The third and fourth reference frequency signals are inverted from each other. The means for providing a signal to the signal inputs of the first and second means includes a first for power amplification as one of the first and second reference frequency signals as a function of one polarity of the I and Q input signals. Selectively fed to the signal input of the means. The means for providing a signal to the signal inputs of the first and second means includes a second for power amplification as one of the first and second reference frequency signals as a function of the other polarity of the I and Q input signals. Selectively fed to the signal input of the means. The means for supplying the first variable supply voltage to the supply input of the first means for power amplification is a first means for power amplification of the first variable supply voltage in response to one of the I and Q input signals. Supply to the supply input. The means for supplying the second variable supply voltage to the supply input of the second means for power amplification is a first means for power amplification of the second variable supply voltage in response to the other of the I and Q input signals. Supply to the supply input.

特開２００２−５３４９０８号公報JP 2002-534908 A

ＡｎｔｏｉｎｅＦｒａｐｐｅ，ＢｒｕｎｏＳｔｅｆａｎｅｌｌｉ，ＡｘｅｌＦｌａｍｅｎｔ，ＡｎｄｒｅａｓＫａｉｓｅｒａｎｄＡｎｄｒｅｉａＣａｔｈｅｌｉｎ， “Ａｄｉｇｉｔａｌ ΔΣ ＲＦｓｉｇｎａｌｇｅｎｅｒａｔｏｒｆｏｒｍｏｂｉｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｔｒａｎｓｍｉｔｔｅｒｓｉｎ９０ｎｍＣＭＯＳ”，ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＳｙｍｐｏｓｉｕｍ，２００８．ＲＦＩＣ２００８．ＩＥＥＥ，Ｊｕｎｅ１７２００８−Ａｐｒｉｌ１７２００８Ｐａｇｅ（ｓ）：１３−１６Antoine Frappe, Bruno Stefanelli, Axel Flament, Andreas Kaiser and Andreia Cathelin, "A digital ΔΣ RF signal generator for mobile communication transmitters in 90nm CMOS", Radio Frequency Integrated Circuits Symposium, 2008. RFIC 2008. IEEE, June 17 2008-April 17 2008 Page (s): 13-16

本発明の目的は、高効率な増幅が容易な送信器を提供することである。 An object of the present invention is to provide a transmitter that can be easily amplified with high efficiency.

本発明による送信器は、第１の変換部と、第２の変換部と、第１のＤ級スイッチングアンプと、第２のＤ級スイッチングアンプと、負荷とを具備する。ここで、第１の変換部は、所定の搬送波周波数を有する搬送波に乗ったＩ信号を、所定のサンプリング周波数を有する第１の２値のデジタル信号に変換する。第２の変換部は、所定の搬送波周波数を有する搬送波に乗ったＱ信号を、所定のサンプリング周波数を有し、位相が第１の２値のデジタル信号から９０度遅れ、符号が反転された、第２の２値のデジタル信号に変換する。第１のＤ級スイッチングアンプは、第１の２値のデジタル信号を増幅する。第２のＤ級スイッチングアンプは、第２の２値のデジタル信号を増幅する。負荷は、一方の端部から第１のＤ級スイッチングアンプの出力信号を入力し、他方の端部から第２のＤ級スイッチングアンプの出力信号を入力する。負荷は、入力された２つの出力信号から搬送波周波数の帯域の信号を抽出するバンドパス特性を具備する。 The transmitter according to the present invention includes a first conversion unit, a second conversion unit, a first class D switching amplifier, a second class D switching amplifier, and a load. Here, the first converter converts an I signal on a carrier having a predetermined carrier frequency into a first binary digital signal having a predetermined sampling frequency. The second conversion unit has a Q signal riding on a carrier wave having a predetermined carrier frequency, a predetermined sampling frequency, a phase delayed by 90 degrees from the first binary digital signal, and the sign is inverted. Convert to a second binary digital signal. The first class D switching amplifier amplifies the first binary digital signal. The second class D switching amplifier amplifies the second binary digital signal. The load receives the output signal of the first class D switching amplifier from one end and the output signal of the second class D switching amplifier from the other end. The load has a band-pass characteristic for extracting a signal in a carrier frequency band from two input output signals.

本発明による第１の効果は、Ｄ級スイッチングアンプで増幅する信号を非特許文献１の回路の２分の１のサンプリングレートとすることで、高効率な増幅が容易となることである。 A first effect of the present invention is that a signal amplified by a class D switching amplifier has a sampling rate that is half that of the circuit of Non-Patent Document 1, thereby facilitating highly efficient amplification.

本発明による第２の効果は、２つのＤ級スイッチングアンプで２端子入力の負荷の両端を駆動することで、負荷に印加される信号を３値に量子化された信号とすることである。その結果、２値に量子化した信号を増幅する非特許文献１の回路に比べて、搬送波周波数帯の信号に対する帯域外のノイズを小さくすることが可能となり、高効率な増幅が容易となることである。 A second effect of the present invention is to drive a signal applied to the load into a three-valued signal by driving both ends of a two-terminal input load with two class D switching amplifiers. As a result, compared to the circuit of Non-Patent Document 1 that amplifies a binary quantized signal, it is possible to reduce out-of-band noise for a carrier frequency band signal and facilitate high-efficiency amplification. It is.

図１は、本発明の第１の実施形態による送信器の構成を概略的に示す回路図である。FIG. 1 is a circuit diagram schematically showing a configuration of a transmitter according to the first embodiment of the present invention. 図２は、本発明の第２の実施形態における送信器の構成例を示す回路図である。FIG. 2 is a circuit diagram showing a configuration example of a transmitter in the second embodiment of the present invention. 図３は、本発明の第３の実施形態の送信器の構成例を示す回路図である。FIG. 3 is a circuit diagram showing a configuration example of a transmitter according to the third embodiment of the present invention. 図４は、本発明の第３の実施形態において、負荷に出力される信号の歪を効果的に除去できる前置歪補正回路の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a predistortion correction circuit that can effectively remove distortion of a signal output to a load in the third embodiment of the present invention. 図５は、本発明の第１、第２、第３の実施形態において、負荷に所望の特性を持たせるための回路構成を示す回路図である。FIG. 5 is a circuit diagram showing a circuit configuration for giving a load a desired characteristic in the first, second, and third embodiments of the present invention. 図６は、本発明の第１、第２、第３の実施形態において、負荷に所望の特性を持たせるための回路構成を示す回路図である。FIG. 6 is a circuit diagram showing a circuit configuration for giving a load a desired characteristic in the first, second and third embodiments of the present invention. 図７は、本発明の第１、第２、第３の実施形態において、負荷に所望の特性を持たせるための回路構成を示す回路図である。FIG. 7 is a circuit diagram showing a circuit configuration for giving a load a desired characteristic in the first, second and third embodiments of the present invention. 図８は、従来から使用されている無線通信装置としての送信器の構成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of a transmitter as a wireless communication apparatus conventionally used. 図９は、従来技術による、Ｄ級スイッチングアンプを使用する送信器の１例を示す回路図である。FIG. 9 is a circuit diagram showing an example of a transmitter using a class D switching amplifier according to the prior art. 図１０は、本発明の第１の実施形態における入出力信号を示すタイミングチャートである。FIG. 10 is a timing chart showing input / output signals in the first embodiment of the present invention. 図１１は、本発明の第１の実施形態において負荷に供給される信号のスペクトルを示すグラフである。FIG. 11 is a graph showing a spectrum of a signal supplied to a load in the first embodiment of the present invention. 図１２は、従来技術によるＤ級スイッチングアンプの出力信号のスペクトルを示すグラフである。FIG. 12 is a graph showing a spectrum of an output signal of a class D switching amplifier according to the prior art.

添付図面を参照して、本発明による送信器を実施するための形態を以下に説明する。 DESCRIPTION OF EMBODIMENTS Embodiments for implementing a transmitter according to the present invention will be described below with reference to the accompanying drawings.

（第１の実施形態）
図１は、本発明の第１の実施形態による送信器の構成を概略的に示す回路図である。 (First embodiment)
FIG. 1 is a circuit diagram schematically showing a configuration of a transmitter according to the first embodiment of the present invention.

本発明の第１の実施形態の送信器は、デジタル変調ＩＱ信号生成部１０１、Ｉ変調信号入力端子１０２、Ｑ変調信号入力端子１０３、Ｄ級スイッチングアンプ１０４、１０５、負荷１０６を具備する。 The transmitter according to the first embodiment of the present invention includes a digital modulation IQ signal generation unit 101, an I modulation signal input terminal 102, a Q modulation signal input terminal 103, class D switching amplifiers 104 and 105, and a load 106.

Ｉ変調信号入力端子１０２およびＱ変調信号入力端子１０３は、デジタル変調ＩＱ信号生成部１０１の２つの出力部にそれぞれ接続されている。Ｉ変調信号入力端子１０２およびＱ変調信号入力端子１０３は、Ｄ級スイッチングアンプ１０４、１０５の入力部にそれぞれ接続されている。Ｄ級スイッチングアンプ１０４、１０５の出力部は、負荷１０６の２つの端部にそれぞれ接続されている。 The I modulation signal input terminal 102 and the Q modulation signal input terminal 103 are connected to two output units of the digital modulation IQ signal generation unit 101, respectively. The I modulation signal input terminal 102 and the Q modulation signal input terminal 103 are connected to the input portions of the class D switching amplifiers 104 and 105, respectively. The output parts of the class D switching amplifiers 104 and 105 are connected to the two ends of the load 106, respectively.

負荷１０６としては、例えば、搬送波周波数帯の信号のみを電力として抽出するバンドパス特性を有する２端子入力のアンテナなどが想定されている。 As the load 106, for example, a two-terminal input antenna having band pass characteristics for extracting only a signal in a carrier frequency band as power is assumed.

なお、上記に説明した回路構成はあくまでも一例であって、本実施形態の送信器の構成を限定するものではない。 The circuit configuration described above is merely an example, and does not limit the configuration of the transmitter according to the present embodiment.

Ｉ変調信号入力端子１０２から供給された２値のデジタル信号は、Ｄ級スイッチングアンプ１０４で増幅され、負荷１０６の片方の入力端子に出力される。同様に、Ｑ変調信号入力端子１０３から供給された２値のデジタル信号は、Ｄ級スイッチングアンプ１０５で増幅され、負荷１０６の他方の入力端子に出力される。 The binary digital signal supplied from the I modulation signal input terminal 102 is amplified by the class D switching amplifier 104 and output to one input terminal of the load 106. Similarly, the binary digital signal supplied from the Q modulation signal input terminal 103 is amplified by the class D switching amplifier 105 and output to the other input terminal of the load 106.

図１０は、本発明の第１の実施形態における入出力信号を示すタイミングチャートである。本発明の第１の実施形態において、Ｉ変調信号入力端子１０２から供給される信号は、Ｉ信号と搬送波を乗算した信号で、搬送波周波数（ｆ_Ｃとする）の２倍のサンプリングレート（ｆ_Ｓとする；ｆ_Ｓ＝２・ｆ_Ｃ）で離散サンプリングした２値の信号になっている。同様に、Ｑ変調信号入力端子１０３から供給される信号は、Ｑ信号と搬送波を乗算して正負を反転した信号で、搬送波周波数の２倍のサンプリングレート（ｆ_Ｓ＝２・ｆ_Ｃ）で離散サンプリングした２値の信号になっている。ただし、この２つの入力信号は、Ｉ信号はｃｏｓ波に相当する搬送波と乗算されているのに対して、Ｑ信号はｓｉｎ波に相当する搬送波と乗算されている。これらのｃｏｓ波とｓｉｎ波は、共に、１と−１を交互に繰り返す信号になる。そして、Ｉ変調信号入力端子１０２から供給される信号のサンプリング・クロックに対してＱ変調信号入力端子１０３から供給される信号のサンプリング・クロックを４・ｆ_Ｃ分の１秒（サンプリング・クロックの２分の１の時間）ずらしている。こうすることで、周波数の２倍のサンプリングレート（ｆ_Ｓ＝２・ｆ_Ｃ）を用いてｃｏｓ波とｓｉｎ波の双方で波形の腹をサンプリングしている。また、負荷１０６の２つの入力端子にそれぞれＩ信号を元に生成した変調信号とＱ信号を元に生成した変調信号を入力しているが、これは２つの入力信号を負荷１０６上で減算処理することと等価である。 FIG. 10 is a timing chart showing input / output signals in the first embodiment of the present invention. In the first embodiment of the present invention, the signal supplied from the I modulation signal input terminal 102 is a signal obtained by multiplying the I signal and the carrier wave, and has a sampling rate (f _S ) that is twice the carrier frequency (denoted as f _C ). And a binary signal obtained by discrete sampling at f _S = 2 · f _C ). Similarly, the signal supplied from the Q modulation signal input terminal 103 is a signal obtained by multiplying the Q signal and the carrier wave and inverting the positive / negative, and is discrete at a sampling rate (f _S = 2 · f _C ) twice the carrier wave frequency. It is a sampled binary signal. However, in these two input signals, the I signal is multiplied by a carrier wave corresponding to a cosine wave, whereas the Q signal is multiplied by a carrier wave corresponding to a sin wave. Both the cosine wave and the sin wave are signals that alternately repeat 1 and -1. Then, the sampling clock of the signal supplied from the Q modulation signal input terminal 103 is set to one second of 4 · f _C (2 of the sampling clock) with respect to the sampling clock of the signal supplied from the I modulation signal input terminal 102. The time is 1 / minute. By doing so, the antinodes of the waveform are sampled with both the cosine wave and the sin wave using a sampling rate (f _S = 2 · f _C ) twice the frequency. Also, the modulation signal generated based on the I signal and the modulation signal generated based on the Q signal are input to the two input terminals of the load 106, respectively. This is because the two input signals are subtracted on the load 106. Is equivalent to

図１１は、本発明の第１の実施形態において負荷１０６に供給される信号のスペクトルを示すグラフである。Ｄ級スイッチングアンプ１０４、１０５で増幅する信号は、搬送波周波数の２倍のサンプリングレートで離散サンプルした２値の信号である。同時に、２つのＤ級スイッチングアンプ１０４、１０５に入力する信号を、サンプリング・クロックの２分の１だけずらして入力することで、負荷１０６に供給される信号は、搬送波周波数の４倍のサンプリング・クロックで生成した３値の信号と同等になる。よって、搬送波のスペクトルは、Ｄ級スイッチングアンプ１０４、１０５で増幅する信号のサンプリングレートの２分の１の周波数に発生する。また、負荷１０６に供給される信号が３値の信号であることから、図１１のスペクトルは図１２のスペクトルに比べて、搬送波周波数帯の信号に対する帯域外のノイズの比率が減少する。 FIG. 11 is a graph showing a spectrum of a signal supplied to the load 106 in the first embodiment of the present invention. The signals amplified by the class D switching amplifiers 104 and 105 are binary signals that are discretely sampled at a sampling rate that is twice the carrier frequency. At the same time, the signals input to the two class D switching amplifiers 104 and 105 are shifted by a half of the sampling clock, so that the signal supplied to the load 106 has a sampling frequency of four times the carrier frequency. This is equivalent to a ternary signal generated by a clock. Therefore, the carrier spectrum is generated at a frequency that is half the sampling rate of the signal amplified by the class D switching amplifiers 104 and 105. Further, since the signal supplied to the load 106 is a ternary signal, the ratio of the noise outside the band to the signal in the carrier frequency band is reduced in the spectrum of FIG. 11 compared to the spectrum of FIG.

また、図１の回路において、Ｄ級スイッチングアンプ１０４、１０５に入力する信号のサンプリングレートを、搬送波周波数の３分の２倍としても良い。このとき、Ｉ変調信号入力端子１０２から供給される信号のサンプリング・クロックに対してＱ変調信号入力端子１０３から供給される信号のサンプリング・クロックを４・ｆ_Ｃ分の３秒（サンプリング・クロックの２分の１の時間）ずらして動作させる。これにより、Ｄ級スイッチングアンプ１０４、１０５からは搬送波の３分の１の周波数の信号が出力され、搬送波周波数帯にはこの折り返し信号が発生する。この折り返し信号もＩ、Ｑの変調情報を有しているため、通信に使用することが可能である。 In the circuit of FIG. 1, the sampling rate of the signals input to the class D switching amplifiers 104 and 105 may be set to two thirds of the carrier frequency. At this time, the sampling clock of the signal supplied from the Q modulation signal input terminal 103 is set to 3 seconds of 4 · f _C (the sampling clock of the sampling clock) with respect to the sampling clock of the signal supplied from the I modulation signal input terminal 102. The operation is shifted by a half time. As a result, a signal having a frequency of one third of the carrier wave is output from the class D switching amplifiers 104 and 105, and this folding signal is generated in the carrier wave frequency band. Since this return signal also has I and Q modulation information, it can be used for communication.

（第２の実施形態）
図２は、本発明の第２の実施形態における送信器の構成例を示す回路図である。本発明の第２の実施形態における送信器は、Ｉ信号入力端子２０１、Ｑ信号入力端子２０２、信号発生器２０３、デジタル変調器２０４、２０５、乗算器２０６、２０７、符号反転回路２０８、Ｄ級スイッチングアンプ２０９、２１０、負荷２１１を具備する。 (Second Embodiment)
FIG. 2 is a circuit diagram showing a configuration example of a transmitter in the second embodiment of the present invention. The transmitter according to the second embodiment of the present invention includes an I signal input terminal 201, a Q signal input terminal 202, a signal generator 203, digital modulators 204 and 205, multipliers 206 and 207, a sign inversion circuit 208, and a class D. Switching amplifiers 209 and 210 and a load 211 are provided.

Ｉ信号入力端子２０１およびＱ信号入力端子２０２は、デジタル変調器２０４、２０５の第１の入力部にそれぞれ接続されている。デジタル変調器２０４、２０５の出力部は、乗算器２０６、２０７の第１の入力部にそれぞれ接続されている。乗算器２０６、２０７の第２の入力部には、信号発生器２０３の２つの出力部がそれぞれ接続されている。乗算器２０６、２０７の出力部は、Ｄ級スイッチングアンプ２０９、２１０の入力部にそれぞれ接続されている。Ｄ級スイッチングアンプ２０９、２１０の出力部は、負荷２１１の両端部にそれぞれ接続されている。 The I signal input terminal 201 and the Q signal input terminal 202 are connected to first input sections of the digital modulators 204 and 205, respectively. Output units of the digital modulators 204 and 205 are connected to first input units of the multipliers 206 and 207, respectively. Two output sections of the signal generator 203 are connected to the second input sections of the multipliers 206 and 207, respectively. Output units of the multipliers 206 and 207 are connected to input units of the class D switching amplifiers 209 and 210, respectively. The output parts of the class D switching amplifiers 209 and 210 are connected to both ends of the load 211, respectively.

デジタル変調器２０４、２０５としては、例えば、ΔΣ変調器やＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）変調器など、入力信号を２値のデジタル信号に変調する回路が想定されている。また、負荷２１１としては、例えば、搬送波周波数帯の信号のみを電力として抽出するバンドパス特性を有する２端子入力のアンテナなどが想定されている。 As the digital modulators 204 and 205, for example, a circuit that modulates an input signal into a binary digital signal such as a ΔΣ modulator or a PWM (Pulse Width Modulation) modulator is assumed. Further, as the load 211, for example, a two-terminal input antenna having a band-pass characteristic for extracting only a signal in a carrier frequency band as power is assumed.

デジタル変調器２０４、２０５、乗算器２０６、２０７、符号反転回路２０８、Ｄ級スイッチングアンプ２０９、２１０、は搬送波周波数の２倍のクロックレートで動作する。ただし、デジタル変調器２０５と乗算器２０７と符号反転回路２０８とＤ級スイッチングアンプ２１０は、デジタル変調器２０４と乗算器２０６とＤ級スイッチングアンプ２０９に比べて、１クロックの２分の１だけ遅れたクロックタイミングで動作する。 The digital modulators 204 and 205, the multipliers 206 and 207, the sign inverting circuit 208, and the class D switching amplifiers 209 and 210 operate at a clock rate that is twice the carrier frequency. However, the digital modulator 205, the multiplier 207, the sign inverting circuit 208, and the class D switching amplifier 210 are delayed by a half of one clock compared to the digital modulator 204, the multiplier 206, and the class D switching amplifier 209. It operates at the clock timing.

ベースバンド回路から出力されるＩ信号およびＱ信号は、それぞれＩ信号入力端子２０１およびＱ信号入力端子２０２から供給され、それぞれデジタル変調器２０４およびデジタル変調器２０５に供給される。デジタル変調器２０４、２０５は入力信号を１と−１の２値のＰＤＭ信号（またはＰＷＭ信号）に変換し、それぞれ乗算器２０６、２０７に出力する。同時に、信号発生器２０３は１、−１の１サイクル２クロック分の信号パターンを生成し、乗算器２０６、２０７に出力する。この信号発生器２０３から出力される信号は、搬送波（周波数＝ｆ_Ｃ）を２倍のサンプリングレート（２・ｆ_Ｃ）でサンプリングした信号に相当する。また、このとき、信号発生器２０３から乗算器２０７に出力される信号は、信号発生器２０３から乗算器２０６に出力される信号に比べて、２分の１クロック分の時間が遅れた信号とする。乗算器２０６は、デジタル変調器２０４および信号発生器２０３から出力された信号をクロック毎に乗算し、Ｄ級スイッチングアンプ２０９に出力する。乗算器２０７は、デジタル変調器２０５および信号発生器２０３から出力された信号をクロック毎に乗算し、符号反転回路２０８に出力する。符号反転回路２０８は、入力信号の正負を反転し、Ｄ級スイッチングアンプ２１０に出力する。Ｄ級スイッチングアンプ２０９、２１０から出力された信号は、負荷２１１に出力される。 The I signal and Q signal output from the baseband circuit are supplied from the I signal input terminal 201 and the Q signal input terminal 202, respectively, and are supplied to the digital modulator 204 and the digital modulator 205, respectively. The digital modulators 204 and 205 convert the input signal into binary PDM signals (or PWM signals) of 1 and −1 and output them to the multipliers 206 and 207, respectively. At the same time, the signal generator 203 generates a signal pattern for one clock and two clocks of 1 and −1 and outputs the signal pattern to the multipliers 206 and 207. The signal output from the signal generator 203 corresponds to a signal obtained by sampling a carrier wave (frequency = f _C ) at a double sampling rate (2 · f _C ). At this time, the signal output from the signal generator 203 to the multiplier 207 is a signal delayed by one half clock compared to the signal output from the signal generator 203 to the multiplier 206. To do. Multiplier 206 multiplies the signals output from digital modulator 204 and signal generator 203 for each clock, and outputs the result to class D switching amplifier 209. Multiplier 207 multiplies the signals output from digital modulator 205 and signal generator 203 for each clock and outputs the result to sign inverting circuit 208. The sign inversion circuit 208 inverts the sign of the input signal and outputs it to the class D switching amplifier 210. The signals output from the class D switching amplifiers 209 and 210 are output to the load 211.

上記の構成を取ることにより、本発明の第２の実施形態（図２）は、第１の実施形態（図１）と同じ条件でＤ級スイッチングアンプを動作させることが可能となる。また、第２の実施形態（図２）は、図９の従来回路とは異なり、内部回路の全てが搬送波周波数の２倍のクロックレートで動作する。このため、第２の実施形態（図２）は、図９の従来回路に比べて、Ｄ級スイッチングアンプ以外の部分についてもクロックレートを低く抑える効果があり、回路実装が容易になる。 By taking the above configuration, the second embodiment (FIG. 2) of the present invention can operate the class D switching amplifier under the same conditions as the first embodiment (FIG. 1). In the second embodiment (FIG. 2), unlike the conventional circuit of FIG. 9, all of the internal circuits operate at a clock rate twice the carrier frequency. For this reason, the second embodiment (FIG. 2) has an effect of suppressing the clock rate at portions other than the class D switching amplifier as compared with the conventional circuit of FIG. 9, and the circuit mounting becomes easy.

図２の回路において、符号反転回路２０８は、Ｄ級スイッチングアンプ２１０の手前の信号処理経路であれば、乗算器２０７とＤ級スイッチングアンプ２１０の間以外に置いても構わない。つまり、符号反転回路２０８を乗算器２０７とＤ級スイッチングアンプ２１０の間に置く替わりに、Ｑ信号入力端子２０２とデジタル変調器２０５の間、信号発生器２０３と乗算器２０７の間、デジタル変調器２０５と乗算器２０７の間の三箇所のいずれかにも置くことができる。 In the circuit of FIG. 2, the sign inverting circuit 208 may be placed other than between the multiplier 207 and the class D switching amplifier 210 as long as it is a signal processing path before the class D switching amplifier 210. That is, instead of placing the sign inversion circuit 208 between the multiplier 207 and the class D switching amplifier 210, the digital modulator is connected between the Q signal input terminal 202 and the digital modulator 205, between the signal generator 203 and the multiplier 207, and so on. It can be placed at any one of three locations between 205 and the multiplier 207.

また、図２の回路において、デジタル変調器２０４、２０５、乗算器２０６、２０７、符号反転回路２０８、Ｄ級スイッチングアンプ２０９、２１０のクロックレートを、搬送波周波数の３分の２倍として動作することも可能である。このとき、Ｉ変調信号入力端子２０１から供給される信号のサンプリング・クロックに対してＱ変調信号入力端子２０２から供給される信号のサンプリング・クロックを４・ｆ_Ｃ分の３秒（サンプリング・クロックの２分の１の時間）ずらして動作させる。同様に、信号発生器２０３は、１、−１の１サイクル２クロック分の信号を搬送波（周波数＝ｆ_Ｃ）の３分の２倍のクロックグレート（２・ｆ_Ｃ／３）で出力する。また、このとき、信号発生器２０３から乗算器２０７に出力される信号は、信号発生器２０３から乗算器２０６に出力される信号に比べて、２分の１クロック分の時間が遅れた信号とする。これにより、Ｄ級スイッチングアンプ２０９、２１０からは搬送波の３分の１の周波数の信号が出力され、搬送波周波数帯にはこの折り返し信号が発生する。この折り返し信号もＩ、Ｑの変調情報を有しているため、通信に使用することが可能である。 In the circuit of FIG. 2, the digital modulators 204 and 205, the multipliers 206 and 207, the sign inversion circuit 208, and the class D switching amplifiers 209 and 210 operate at a clock rate that is two-thirds the carrier frequency. Is also possible. At this time, the sampling clock of the signal supplied from the Q modulation signal input terminal 202 is set to 3 seconds of 4 · f _C (the sampling clock of the sampling clock) with respect to the sampling clock of the signal supplied from the I modulation signal input terminal 201. The operation is shifted by a half time. Similarly, the signal generator 203 outputs a signal corresponding to one clock and two clocks of 1 and −1 at a clock rate (2 · f _C / 3) which is two thirds of the carrier wave (frequency = f _C ). At this time, the signal output from the signal generator 203 to the multiplier 207 is a signal delayed by one half clock compared to the signal output from the signal generator 203 to the multiplier 206. To do. As a result, the D-class switching amplifiers 209 and 210 output a signal having a frequency of one-third of the carrier wave, and this folding signal is generated in the carrier frequency band. Since this return signal also has I and Q modulation information, it can be used for communication.

（第３の実施形態）
図３は、本発明の第３の実施形態の送信器の構成例を示す回路図である。本発明の第３の実施形態は、Ｉ信号入力端子３０１、Ｑ信号入力端子３０２、信号発生器３０３、デジタル変調器３０４、３０５、乗算器３０６、３０７、符号反転回路３０８、遅延器３０９、Ｄ級スイッチングアンプ３１０、３１１、負荷３１２を具備する。 (Third embodiment)
FIG. 3 is a circuit diagram showing a configuration example of a transmitter according to the third embodiment of the present invention. The third embodiment of the present invention includes an I signal input terminal 301, a Q signal input terminal 302, a signal generator 303, digital modulators 304 and 305, multipliers 306 and 307, a sign inversion circuit 308, a delay unit 309, and a D. Class switching amplifiers 310 and 311 and a load 312 are provided.

Ｉ信号入力端子３０１およびＱ信号入力端子３０２は、デジタル変調器３０４、３０５の入力部にそれぞれ接続されている。デジタル変調器３０４、３０５の出力部は、乗算器３０７の第１の入力部にそれぞれ接続されている。乗算器３０６、３０７の第２の入力部には、信号発生器３０３の出力部が接続されている。乗算器３０６の出力部は、Ｄ級スイッチングアンプ３１０の入力部に接続されている。乗算器３０７の出力部は、符号反転回路３０８の入力部に接続されている。符号反転回路３０８の出力部は、遅延器３０９の入力部に接続されている。遅延器３０９の出力部は、Ｄ級スイッチングアンプ３１１の入力部に接続されている。Ｄ級スイッチングアンプ３１０、３１１の出力部は、負荷３１２の両端部にそれぞれ接続されている。 The I signal input terminal 301 and the Q signal input terminal 302 are connected to the input units of the digital modulators 304 and 305, respectively. The output units of the digital modulators 304 and 305 are connected to the first input unit of the multiplier 307, respectively. The output unit of the signal generator 303 is connected to the second input units of the multipliers 306 and 307. An output unit of the multiplier 306 is connected to an input unit of the class D switching amplifier 310. The output unit of the multiplier 307 is connected to the input unit of the sign inverting circuit 308. The output unit of the sign inverting circuit 308 is connected to the input unit of the delay unit 309. The output unit of the delay device 309 is connected to the input unit of the class D switching amplifier 311. The output parts of the class D switching amplifiers 310 and 311 are connected to both ends of the load 312 respectively.

デジタル変調器３０４、３０５としては、ΔΣ変調器やＰＷＭ変調器など、入力信号を２値のデジタル信号に変調する回路が想定されている。また、負荷３１２としては、搬送波周波数帯の信号のみを電力として抽出するバンドパス特性を有する２端子入力のアンテナなどが想定されている。 As the digital modulators 304 and 305, a circuit that modulates an input signal into a binary digital signal such as a ΔΣ modulator or a PWM modulator is assumed. Further, as the load 312, a two-terminal input antenna or the like having a bandpass characteristic for extracting only a signal in the carrier frequency band as power is assumed.

このうち、信号発生器３０３、デジタル変調器３０４、３０５、乗算器３０６、３０７、符号反転回路３０８、Ｄ級スイッチングアンプ３１０、３１１、は搬送波周波数（ｆ_Ｃ）の２倍のクロックレートで動作する。 Among these, the signal generator 303, the digital modulators 304 and 305, the multipliers 306 and 307, the sign inverting circuit 308, and the class D switching amplifiers 310 and 311 operate at a clock rate that is twice the carrier frequency (f _C ). .

ベースバンド回路から出力されるＩ信号およびＱ信号は、それぞれＩ信号入力端子３０１およびＱ信号入力端子３０２から供給され、それぞれデジタル変調器３０４およびデジタル変調器３０５に供給される。デジタル変調器３０４、３０５は入力信号を１とー１の２値のＰＤＭ信号に変換し、それぞれ乗算器３０６、３０７に出力する。同時に、信号発生器３０４は１、−１の１サイクル２クロック分の信号パターンを生成し、乗算器３０６、３０７に出力する。 The I signal and Q signal output from the baseband circuit are supplied from an I signal input terminal 301 and a Q signal input terminal 302, respectively, and are supplied to a digital modulator 304 and a digital modulator 305, respectively. The digital modulators 304 and 305 convert the input signal into binary PDM signals of 1 and −1 and output them to the multipliers 306 and 307, respectively. At the same time, the signal generator 304 generates a signal pattern for 1 cycle and 2 clocks of 1 and −1 and outputs the signal pattern to the multipliers 306 and 307.

この信号発生器３０３から出力される信号は、搬送波（周波数＝ｆ_Ｃ）を２倍のサンプリングレート（２・ｆ_Ｃ）でサンプリングした信号に相当する。また、このとき、信号発生器３０３から乗算器３０７に出力される信号は、信号発生器３０３から乗算器３０６に出力される信号と同位相である点が第２の実施形態（図２）との相違点になる。 The signal output from the signal generator 303 corresponds to a signal obtained by sampling a carrier wave (frequency = f _C ) at twice the sampling rate (2 · f _C ). At this time, the signal output from the signal generator 303 to the multiplier 307 is in phase with the signal output from the signal generator 303 to the multiplier 306, as in the second embodiment (FIG. 2). It becomes a difference.

乗算器３０６は、デジタル変調器３０４および信号発生器３０３から出力された信号をクロック毎に乗算し、Ｄ級スイッチングアンプ３１０に出力する。乗算器３０７は、デジタル変調器３０５および信号発生器３０３から出力された信号をクロック毎に乗算し、符号反転回路３０８に出力する。符号反転回路３０８は、入力信号の正負を反転し、遅延器３０９に出力する。遅延器３０９は入力信号を１／（４・ｆ_Ｃ）秒（クロックの２分の１の時間）遅延させてＤ級スイッチングアンプ３１１出力する。Ｄ級スイッチングアンプ３１０、３１１から出力された信号は、負荷３１２に出力される。 Multiplier 306 multiplies the signals output from digital modulator 304 and signal generator 303 for each clock and outputs the result to class D switching amplifier 310. Multiplier 307 multiplies the signals output from digital modulator 305 and signal generator 303 for each clock and outputs the result to sign inverting circuit 308. The sign inversion circuit 308 inverts the sign of the input signal and outputs the result to the delay unit 309. The delay unit 309 delays the input signal by 1 / (4 · f _C ) seconds (one half of the clock time) and outputs it to the class D switching amplifier 311. The signals output from the class D switching amplifiers 310 and 311 are output to the load 312.

上記の構成を取ることにより、本発明の第３の実施形態（図３）は、第１の実施形態（図１）および第２の実施形態（図２）と同じ条件でＤ級スイッチングアンプを動作させることが可能となる。また、第３の実施形態（図３）は、第２の実施形態（図２）と同様に、内部回路の全てが搬送波周波数の２倍のクロックレートで動作する。さらに、Ｉ信号とＱ信号の処理過程において、クロックの移相をずらして処理する過程が後段に移ることで、デジタル的な回路設計が容易な回路ブロックが広くなる。第２の実施形態では、各回路ブロックは全て搬送波周波数の２倍のクロックレート（２・ｆ_Ｃ）で動いているが、クロックのタイミング調整は搬送波周波数の４倍のクロックレート（４・ｆ_Ｃ）での回路動作に要求される精度が必要であった。これに対して、第３の実施形態では、遅延器３０８、Ｄ級スイッチングアンプ３１０、３１１以外のデジタル回路ブロックでは、搬送波周波数の２倍のクロックレート（２・ｆ_Ｃ）での回路動作に要求されるクロックの精度で設計すれば十分になる。このため、第３の実施形態は第２の実施形態に比べて、自動配置配線などでの回路設計が容易である。 By adopting the above configuration, the third embodiment (FIG. 3) of the present invention has a class D switching amplifier under the same conditions as those of the first embodiment (FIG. 1) and the second embodiment (FIG. 2). It becomes possible to operate. In the third embodiment (FIG. 3), as in the second embodiment (FIG. 2), all of the internal circuits operate at a clock rate that is twice the carrier frequency. Furthermore, in the process of processing the I signal and the Q signal, the process of shifting the phase of the clock shifts to the subsequent stage, so that the number of circuit blocks that allow easy digital circuit design becomes wider. In the second embodiment, all the circuit blocks operate at a clock rate (2 · f _C ) that is twice the carrier frequency, but the clock timing adjustment is performed at a clock rate (4 · f _C ) that is four times the carrier frequency. ) Required the accuracy required for circuit operation. On the other hand, in the third embodiment, the digital circuit block other than the delay device 308 and the class D switching amplifiers 310 and 311 requires circuit operation at a clock rate (2 · f _C ) twice the carrier frequency. It is sufficient to design with the accuracy of the clock to be used. For this reason, the circuit design by automatic placement and routing is easier in the third embodiment than in the second embodiment.

図３の回路において、符号反転回路３０８は、Ｄ級スイッチングアンプ３１１の手前の信号処理経路であれば、乗算器３０７と遅延器３０９の間以外に置いても構わない。つまり、符号反転回路３０８を乗算器３０７と遅延器３０９の間に置く替わりに、Ｑ信号入力端子３０２とデジタル変調器３０５の間、信号発生器３０３と乗算器３０７の間、デジタル変調器３０５と乗算器３０７、遅延器３０９とＤ級スイッチングアンプ３１１の間の４箇所のいずれかにも置くことができる。 In the circuit of FIG. 3, the sign inverting circuit 308 may be placed other than between the multiplier 307 and the delay unit 309 as long as it is a signal processing path before the class D switching amplifier 311. That is, instead of placing the sign inverting circuit 308 between the multiplier 307 and the delay unit 309, between the Q signal input terminal 302 and the digital modulator 305, between the signal generator 303 and the multiplier 307, and between the digital modulator 305 and It can be placed in any one of four locations between the multiplier 307, the delay device 309, and the class D switching amplifier 311.

また、図３の回路において、デジタル変調器３０４、３０５、乗算器３０６、３０７、符号反転回路３０８、Ｄ級スイッチングアンプ３１０、３１１のクロックレートを、搬送波周波数の３分の２倍として動作することも可能である。このとき、遅延器３０９で発生させる遅延時間は４・ｆ_Ｃ分の３秒（サンプリング・クロックの２分の１の時間）となる。同様に、信号発生器３０３は、１、−１の１サイクル２クロック分の信号を搬送波（周波数＝ｆ_Ｃ）の３分の２倍のクロックグレート（２・ｆ_Ｃ／３）で出力する。これにより、Ｄ級スイッチングアンプ３１０、３１１からは搬送波の３分の１の周波数の信号が出力され、搬送波周波数帯にはこの折り返し信号が発生する。この折り返し信号もＩ、Ｑの変調情報を有しているため、通信に使用することが可能である。 In the circuit of FIG. 3, the digital modulators 304 and 305, the multipliers 306 and 307, the sign inversion circuit 308, and the class D switching amplifiers 310 and 311 operate at a clock rate that is two-thirds the carrier frequency. Is also possible. At this time, the delay time generated by the delay unit 309 is 3 seconds of 4 · f _C (half the time of the sampling clock). Similarly, the signal generator 303 outputs a signal for 1 cycle and 2 clocks of 1 and −1 at a clock rate (2 · f _C / 3) which is two thirds of the carrier wave (frequency = f _C ). As a result, a signal having a frequency of one third of the carrier wave is output from the class D switching amplifiers 310 and 311, and this folding signal is generated in the carrier wave frequency band. Since this return signal also has I and Q modulation information, it can be used for communication.

本発明の第３の実施形態では、Ｉ信号の演算過程に掛かる時間よりも、Ｑ信号の演算過程に掛かる時間の方が２分の１クロック分だけ長くなる。この時間差は、歪発生の原因となる。 In the third embodiment of the present invention, the time required for the Q signal calculation process is longer by a half clock than the time required for the I signal calculation process. This time difference causes distortion.

図４は、本発明の第３の実施形態において、負荷３１２に出力される信号の歪を効果的に除去できる前置歪補正回路の構成を示すブロック図である。 FIG. 4 is a block diagram showing a configuration of a predistortion correction circuit that can effectively remove distortion of a signal output to the load 312 in the third embodiment of the present invention.

図４の前置歪補正回路は、Ｉ信号入力端子４０１、Ｑ信号入力端子４０２、単位遅延器４０３、４０４、加算器４０５、除算器４０６、Ｉ信号出力端子４０７、Ｑ信号出力端子４０８を具備する。 4 includes an I signal input terminal 401, a Q signal input terminal 402, unit delay units 403 and 404, an adder 405, a divider 406, an I signal output terminal 407, and a Q signal output terminal 408. To do.

Ｉ信号入力端子４０１は、単位遅延器４０３の入力部に接続されている。単位遅延器４０３の出力部は、Ｉ信号出力端子４０７に接続されている。Ｑ信号入力端子４０２は、単位遅延器４０４の入力部と、加算器４０５の第１の入力部とに接続されている。単位遅延器４０４の出力部は、加算器４０５の第２の入力部に接続されている。加算器４０５の出力部は、除算器４０６の入力部に接続されている。除算器４０６の出力部は、Ｑ信号出力端子４０８に接続されている。 The I signal input terminal 401 is connected to the input unit of the unit delay unit 403. The output unit of the unit delay unit 403 is connected to the I signal output terminal 407. The Q signal input terminal 402 is connected to the input unit of the unit delay unit 404 and the first input unit of the adder 405. The output unit of the unit delay unit 404 is connected to the second input unit of the adder 405. The output unit of the adder 405 is connected to the input unit of the divider 406. The output unit of the divider 406 is connected to the Q signal output terminal 408.

図４の回路は、デジタル変調器３０４、３０５と同じクロックレートで動作する。 The circuit of FIG. 4 operates at the same clock rate as the digital modulators 304 and 305.

Ｉ信号入力端子４０１にはＩ信号が供給され、供給されたＩ信号は単位遅延器４０３に送られる。単位遅延器４０３は入力信号を１クロック分の時間を遅延させ、Ｉ信号出力端子４０７へ出力する。Ｑ信号入力端子４０２からはＱ信号が供給され、供給されたＱ信号は単位遅延器４０４と加算器４０５に送られる。単位遅延器４０４は入力信号を１クロック分の時間を遅延させ、加算器４０５へ出力する。加算器４０５は、Ｑ信号入力端子からの入力信号と単位遅延器４０３からの入力信号の和を計算し、計算結果を除算器４０６へ出力する。除算器４０６は入力信号を２分の１に除算し、Ｑ信号出力端子４０８に出力する。 An I signal is supplied to the I signal input terminal 401, and the supplied I signal is sent to the unit delay unit 403. The unit delay unit 403 delays the input signal by one clock and outputs it to the I signal output terminal 407. A Q signal is supplied from the Q signal input terminal 402, and the supplied Q signal is sent to the unit delay unit 404 and the adder 405. The unit delay unit 404 delays the input signal by a time corresponding to one clock and outputs it to the adder 405. The adder 405 calculates the sum of the input signal from the Q signal input terminal and the input signal from the unit delay unit 403, and outputs the calculation result to the divider 406. The divider 406 divides the input signal by half and outputs it to the Q signal output terminal 408.

図４のＩ信号出力端子４０７とＱ信号出力端子４０８は、それぞれ、図３のＩ信号入力端子３０１とＱ信号入力端子３０２に接続される。 The I signal output terminal 407 and the Q signal output terminal 408 in FIG. 4 are connected to the I signal input terminal 301 and the Q signal input terminal 302 in FIG. 3, respectively.

図５、図６、図７は、本発明の第１、第２、第３の実施形態において、負荷１０６、２１１、３１２に所望の特性を持たせるための回路構成を示す回路図である。なお、図５、図６、図７の回路は負荷１０６、２１１、３１２のどれとも置き換えが可能である。 5, 6 and 7 are circuit diagrams showing circuit configurations for imparting desired characteristics to the loads 106, 211 and 312 in the first, second and third embodiments of the present invention. 5, 6, and 7 can be replaced with any of the loads 106, 211, and 312.

図５の回路は、バンドパスフィルタ５０１、５０２とアンテナ負荷５０３を具備する。 The circuit in FIG. 5 includes band-pass filters 501 and 502 and an antenna load 503.

図５の回路は入力端子を２つ有する。片方の入力端子は、Ｉ信号の処理経路にあるＤ級スイッチングアンプ１０４、２０９、３１０の出力をバンドパスフィルタ５０１に接続する。もう片方の入力端子は、Ｑ信号の処理経路にあるＤ級スイッチングアンプ１０５、２１０、３１１の出力をバンドパスフィルタ５０２に接続する。アンテナ負荷５０３は２端子入力になっており、それぞれの端子にバンドパスフィルタ５０１、５０２の出力が供給される。 The circuit of FIG. 5 has two input terminals. One input terminal connects the output of the class D switching amplifiers 104, 209, and 310 in the I signal processing path to the band-pass filter 501. The other input terminal connects the output of the class D switching amplifiers 105, 210, and 311 in the Q signal processing path to the band-pass filter 502. The antenna load 503 has a two-terminal input, and the outputs of the bandpass filters 501 and 502 are supplied to the respective terminals.

図６の回路は、バンドパスフィルタ６０１、６０２、バラン６０３とアンテナ負荷６０４を具備する。 The circuit in FIG. 6 includes bandpass filters 601 and 602, a balun 603, and an antenna load 604.

図６の回路は入力端子を２つ有する。片方の入力端子は、Ｉ信号の処理経路にあるＤ級スイッチングアンプ１０４、２０９、３１０の出力をバンドパスフィルタ６０１に接続する。もう片方の入力端子は、Ｑ信号の処理経路にあるＤ級スイッチングアンプ１０５、２１０、３１１の出力をバンドパスフィルタ６０２に接続する。バラン６０３は、バンドパスフィルタ６０１の出力とバンドパスフィルタ６０２の出力の差をアンテナ負荷６０４に出力する。 The circuit of FIG. 6 has two input terminals. One input terminal connects the output of the class D switching amplifiers 104, 209, and 310 in the I signal processing path to the band-pass filter 601. The other input terminal connects the output of the class D switching amplifiers 105, 210, and 311 in the Q signal processing path to the band pass filter 602. The balun 603 outputs the difference between the output of the bandpass filter 601 and the output of the bandpass filter 602 to the antenna load 604.

図７の回路は、バラン７０１、バンドパスフィルタ７０２とアンテナ負荷７０３を具備する。 The circuit in FIG. 7 includes a balun 701, a band pass filter 702, and an antenna load 703.

図７の回路は入力端子を二つ有する。片方の入力端子は、Ｉ信号の処理経路にあるＤ級スイッチングアンプ１０４、２０９、３１０の出力に接続する。もう片方の入力端子は、Ｑ信号の処理経路にあるＤ級スイッチングアンプ１０５、２１０、３１１の出力に接続する。バラン７０１は、Ｄ級スイッチングアンプ１０４、２０９、３１０の出力とＤ級スイッチングアンプ１０４、２０９、３１０の出力の差を出力する。バラン７０１から出力された信号は、バンドパスフィルタ７０２を介してアンテナ負荷７０３に供給される。 The circuit of FIG. 7 has two input terminals. One input terminal is connected to the output of the class D switching amplifiers 104, 209, and 310 in the I signal processing path. The other input terminal is connected to the output of the class D switching amplifier 105, 210, 311 in the Q signal processing path. The balun 701 outputs the difference between the outputs of the class D switching amplifiers 104, 209, and 310 and the outputs of the class D switching amplifiers 104, 209, and 310. The signal output from the balun 701 is supplied to the antenna load 703 via the band pass filter 702.

１０１デジタル変調ＩＱ信号生成部
１０２Ｉ変調信号入力端子
１０３Ｑ変調信号入力端子
１０４、１０５、２０９、２１０、３１０、３１１、９１０Ｄ級スイッチングアンプ
１０６、２１１、３１２、８１１、９１２負荷
２０１、３０１、４０１、８０１、９０１Ｉ信号入力端子
２０２、３０２、４０２、８０２、９０２Ｑ信号入力端子
２０３、３０３、９０３信号発生器
２０４、２０５、３０４、３０５デジタル変調器
２０６、２０７、３０６、３０７、９０６、９０７乗算器
２０８、３０８符号反転回路
３０９遅延器
４０３、４０４、９０８単位遅延器
４０５加算器
４０６除算器
４０７Ｉ信号出力端子
４０８Ｑ信号出力端子
５０１、５０２、６０１、６０２、７０２、９１１バンドパスフィルタ
５０３、６０４、７０３アンテナ負荷
６０３、７０１バラン
８０３、８０４デジタルアナログ変換器
８０５局部発振器
８０６、８０７ミキサ
８０８移相器
８０９、９０９加算器
８１０ＡＢ級電力増幅器
９０４、９０５ ΔΣ変調器 101 Digital Modulation IQ Signal Generation Unit 102 I Modulation Signal Input Terminal 103 Q Modulation Signal Input Terminal 104, 105, 209, 210, 310, 311, 910 Class D Switching Amplifier 106, 211, 312, 811, 912 Load 201, 301, 401, 801, 901 I signal input terminals 202, 302, 402, 802, 902 Q signal input terminals 203, 303, 903 Signal generators 204, 205, 304, 305 Digital modulators 206, 207, 306, 307, 906, 907 Multiplier 208, 308 Sign inversion circuit 309 Delay device 403, 404, 908 Unit delay device 405 Adder 406 Divider 407 I signal output terminal 408 Q signal output terminal 501, 502, 601, 602, 702, 911 Band pass filter 503, 604 703 antenna load 603,701 balun 803 and 804 digital-to-analog converter 805 a local oscillator 806, 807 a mixer 808 phase shifter 809,909 adder 810 AB class power amplifier 904 and 905 .DELTA..SIGMA modulator

Claims

A first converter that converts an I signal on a carrier wave having a predetermined carrier frequency into a first binary digital signal having a predetermined sampling frequency;
A Q signal on a carrier wave having the predetermined carrier frequency has a predetermined sampling frequency, a phase is delayed by 90 degrees from the first binary digital signal, and a sign is inverted. A second conversion unit for converting into a digital signal of value;
A first class D switching amplifier for amplifying the first binary digital signal;
A second class D switching amplifier for amplifying the second binary digital signal;
A load for inputting an output signal of the first class D switching amplifier from one end, and an output signal of the second class D switching amplifier from the other end;
The load is
A transmitter having a bandpass characteristic for extracting a signal in a band of the carrier frequency from two input output signals.

The transmitter of claim 1, wherein
The predetermined sampling frequency is twice the carrier frequency.

The transmitter of claim 1, wherein
The predetermined sampling frequency is two thirds of the carrier frequency.

The transmitter according to any one of claims 1 to 3,
A signal generator for outputting first and second reference waves having the predetermined sampling frequency;
The first conversion unit includes:
A first digital modulator that modulates the I signal into a binary digital signal at the predetermined sampling frequency;
A first multiplier that multiplies the output signal of the first digital modulator and the first reference wave;
The second converter is
A second digital modulator that modulates the Q signal into a binary digital signal at the predetermined sampling frequency;
A second multiplier for multiplying the output signal of the second digital modulator by the second reference wave;
The sign is inverted in one of the Q signal, the second reference wave, the output signal of the second digital modulator, the output signal of the second multiplier, or the output signal of the second conversion unit. A transmitter comprising a sign inverter.

The transmitter of claim 4, wherein
The second reference wave has a phase delayed by 90 degrees from the first binary digital signal.

The transmitter of claim 4, wherein
The second converter is
The transmitter further comprising a delay unit connected to a subsequent stage of the second multiplier and delaying the phase by 90 degrees.

The transmitter according to any one of claims 4 to 6,
The first reference wave is a cos wave having the predetermined sampling frequency and a binary digital waveform,
The second reference wave is a sine wave having the predetermined sampling frequency and a binary digital waveform.

The transmitter according to any one of claims 4 to 7,
Each of the first and second digital modulators includes:
A transmitter having a ΔΣ modulator.

The transmitter according to any one of claims 4 to 7,
Each of the first and second digital modulators includes:
A transmitter comprising a PWM (Pulse Width Modulation) modulator.