JP2011049880A - Delay circuit and semiconductor storage device with delay circuit - Google Patents
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Abstract
Description
本発明は、遅延回路及び遅延回路を備えた半導体記憶装置に係り、特に外部信号に基づき内部で生成されるクロック信号を遅延してタイミング調整を行なうために使用される遅延回路に関する。 The present invention relates to a delay circuit and a semiconductor memory device including the delay circuit, and more particularly, to a delay circuit used for timing adjustment by delaying a clock signal generated internally based on an external signal.
半導体記憶装置の1つであるNAND型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを取り扱う用途の増加と共に需要が急増している。フラッシュメモリでは、1つのメモリセルに2ビット以上のデータを記憶することのできる多値技術を採用することにより、小さなチップ面積で、より多くのデータを記憶することが可能である。 The demand for NAND flash memory, which is one of semiconductor storage devices, has been increasing rapidly with an increase in applications for handling large volumes of data such as images and moving pictures in mobile devices. A flash memory can store more data with a small chip area by adopting a multi-value technology capable of storing data of 2 bits or more in one memory cell.
NAND型フラッシュメモリを製造する際、微細化に伴うメモリセル特性の悪化により、メモリセル特性向上の最適化を行なうことが非常に困難になり、設計後に製造プロセスを変更する必要が生じる、または設計後の製造プロセスにバラツキが生じる可能性がある。トランジスタ特性や抵抗の値は、デバイスシュミレーションと試作品の測定結果からモデル化しているが、製造プロセスの変更やバラツキによって影響を受ける。特に、外部とのデータ入出力において高スループットを実現するために、設計時にチップ内部で詳細なタイミング調整が行なわれている。 When manufacturing NAND flash memory, it becomes very difficult to optimize the improvement of memory cell characteristics due to deterioration of memory cell characteristics accompanying miniaturization, and it becomes necessary to change the manufacturing process after design, or design There may be variations in later manufacturing processes. Transistor characteristics and resistance values are modeled from device simulation and prototype measurement results, but are affected by changes in manufacturing processes and variations. In particular, in order to achieve high throughput in data input / output with the outside, detailed timing adjustment is performed inside the chip at the time of design.
従来、このようなタイミング調整を行なうために、チップ内部に、インバータチェーンや、抵抗及び容量を用いて構成された遅延回路を設けている。しかし、微細化が進むのに伴い、メモリセルにおけるトランジスタ特性や抵抗の値が変化すると、遅延回路の遅延時間の設計値と実際のチップにおける遅延タイミングとの間で誤差が生じ、所望のスループットが得られなくなる。 Conventionally, in order to perform such timing adjustment, an inverter chain and a delay circuit configured using resistors and capacitors are provided inside the chip. However, as transistor characteristics and resistance values in memory cells change as miniaturization progresses, an error occurs between the design value of the delay time of the delay circuit and the delay timing in the actual chip, and the desired throughput is reduced. It can no longer be obtained.
なお、特許文献1には、デジタル信号の状態に応じてMOS電界効果トランジスタ電流源でコンデンサを充電し、または蓄積電荷を放電することによりランプ電圧を発生させ、このランプ電圧が閾値に達するまでの時間を利用して遅延時間を設定する遅延回路が開示されている。
According to
本発明は上記のような事情を考慮してなされたものであり、その目的は、トランジスタ特性のバラツキに応じて遅延特性が設定でき、もって半導体記憶装置におけるデータ入出力を高スループットで実現できる遅延回路及び遅延回路を備えた半導体記憶装置を提供することである。 The present invention has been made in consideration of the above-described circumstances, and an object of the present invention is to provide a delay characteristic capable of setting a delay characteristic in accordance with variations in transistor characteristics, thereby realizing data input / output in a semiconductor memory device at a high throughput. A semiconductor memory device including a circuit and a delay circuit is provided.
本発明の一実施形態に係る遅延回路は、定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記定電流源の電流が流れる第1のMOSトランジスタとを含み、上記第1のMOSトランジスタのゲートのノードからバイアス電圧を出力するバイアス回路部と、ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記バイアス電圧がゲートに供給される第2のMOSトランジスタ及び入力信号がゲートに供給される第3のMOSトランジスタと、上記ゲート回路の入力ノードと基準電位のノードとの間に挿入された容量と、ソース、ドレイン間の電流通路が電源電位ノードと上記ゲート回路の入力ノードとの間に挿入され、上記入力信号がゲートに供給される第4のMOSトランジスタとを含み、上記ゲート回路の出力ノードから信号を出力する遅延部とを具備している。 A delay circuit according to an embodiment of the present invention includes a constant current source, a first MOS transistor in which a gate and a drain are coupled, and a current of the constant current source flows in a current path between the source and the drain. A bias circuit unit for outputting a bias voltage from the node of the gate of the first MOS transistor, a current path between the gate circuit and the source and drain are inserted in series between the input node of the gate circuit and the reference potential node. A capacitor inserted between the second MOS transistor to which the bias voltage is supplied to the gate and the third MOS transistor to which the input signal is supplied to the gate, and the input node of the gate circuit and the node of the reference potential And a current path between the source and drain is inserted between the power supply potential node and the input node of the gate circuit, and the input signal is applied to the gate. And a sheet is the fourth MOS transistor is, and a delay unit for outputting a signal from the output node of the gate circuit.
また、本発明の一実施形態に係る半導体記憶装置は、メモリ回路と、外部から入力されるイネーブル制御信号に基づいて内部クロック信号を発生するクロック信号発生回路と、上記クロック信号発生回路で発生されたクロック信号を遅延する遅延回路と、上記遅延回路で遅延されたクロック信号に同期して動作し、上記メモリ回路からのデータ読出し動作、メモリ回路に対するデータ書き込み動作を制御する制御回路とを具備し、上記遅延回路は、定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記定電流源の電流が流れる第1のMOSトランジスタとを含み、上記第1のMOSトランジスタのゲートのノードからバイアス電圧を出力するバイアス回路部と、ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記バイアス電圧がゲートに供給される第2のMOSトランジスタ及び入力信号がゲートに供給される第3のMOSトランジスタと、上記ゲート回路の入力ノードと基準電位のノードとの間に挿入された容量と、ソース、ドレイン間の電流通路が電源電位ノードと上記ゲート回路の入力ノードとの間に挿入され、上記入力信号がゲートに供給される第4のMOSトランジスタとを含み、上記ゲート回路の出力ノードから信号を出力する遅延部とを備えている。 A semiconductor memory device according to an embodiment of the present invention is generated by a memory circuit, a clock signal generation circuit that generates an internal clock signal based on an enable control signal input from the outside, and the clock signal generation circuit. A delay circuit that delays the clock signal, and a control circuit that operates in synchronization with the clock signal delayed by the delay circuit and controls a data read operation from the memory circuit and a data write operation to the memory circuit. The delay circuit includes a constant current source, a first MOS transistor in which a gate and a drain are coupled, and a current of the constant current source flows in a current path between the source and the drain. The bias circuit that outputs the bias voltage from the gate node, the gate circuit, and the current path between the source and drain A second MOS transistor which is inserted in series between an input node of the gate circuit and a reference potential node, the bias voltage is supplied to the gate, a third MOS transistor where the input signal is supplied to the gate, and the gate A capacitor inserted between the input node of the circuit and the node of the reference potential, and a current path between the source and drain are inserted between the power supply potential node and the input node of the gate circuit, and the input signal is applied to the gate. And a fourth MOS transistor to be supplied, and a delay unit that outputs a signal from the output node of the gate circuit.
本発明によれば、トランジスタの特性のバラツキに応じて遅延特性が設定でき、もって半導体記憶装置におけるデータ入出力を高スループットで実現できる遅延回路及び遅延回路を備えた半導体記憶装置を提供することができる。 According to the present invention, it is possible to provide a delay circuit that can set delay characteristics according to variations in transistor characteristics, and thus can realize data input / output in the semiconductor memory device with high throughput, and a semiconductor memory device including the delay circuit. it can.
以下、図面を参照して本発明を実施の形態により説明する。なお、種々の実施形態において、図中、対応する箇所には同じ符号を付して重複する説明は省略する。 The present invention will be described below with reference to the drawings. Note that in various embodiments, corresponding portions in the drawings are denoted by the same reference numerals, and redundant description is omitted.
(第1の実施形態の遅延回路)
図1は、第1の実施形態に係る遅延回路の構成を示す回路図である。本実施形態に係る遅延回路は、バイアス回路部10と遅延部20とから構成されている。
(Delay Circuit of First Embodiment)
FIG. 1 is a circuit diagram showing a configuration of a delay circuit according to the first embodiment. The delay circuit according to this embodiment includes a
バイアス回路部10は、スイッチ用のPチャネルのMOSトランジスタ11、定電流源12、抵抗13、及びNチャネルのMOSトランジスタ14を含む。MOSトランジスタ11のソースは電源電位VDDのノードに接続されている。MOSトランジスタ11のゲートにはスイッチ制御信号/SWが供給される。定電流源12は、MOSトランジスタ11のドレインと抵抗13の一端との間に接続されている。抵抗13の他端は、MOSトランジスタ14のドレインに接続されている。MOSトランジスタ14のゲートは、定電流源12と抵抗13の共通接続ノードに接続されている。MOSトランジスタ14のソースは基準電位ノードに接続されている。すなわち、バイアス回路部10は、定電流源12と、ゲートとドレインが抵抗13を介して結合され、ソース、ドレイン間の電流通路に定電流源12の電流が流れるMOSトランジスタ14を含み、MOSトランジスタ14のゲートのノードからバイアス電圧Vbiasを出力する。
The
遅延部20は、NチャネルのMOSトランジスタ21、22、PチャネルのMOSトランジスタ23、抵抗24、容量25、及びインバータ26を含む。インバータ26の入力ノードと基準電位ノードとの間には、抵抗24、MOSトランジスタ21のソース、ドレイン間の電流通路、及びMOSトランジスタ22のソース、ドレイン間の電流通路が直列に挿入されている。MOSトランジスタ21のゲートにはバイアス電圧Vbiasが供給される。MOSトランジスタ22のゲートには入力信号INが供給される。また、インバータ26の入力ノードと基準電位ノードとの間には容量25が挿入されている。さらに、インバータ26の入力ノードと電源電位VDDのノードとの間には、MOSトランジスタ23のソース、ドレイン間の電流通路が挿入されている。MOSトランジスタ23のゲートにも入力信号INが供給される。そして、インバータ26の出力ノードから信号OUTが出力される。すなわち、遅延部20は、インバータ26と、ソース、ドレイン間の電流通路がインバータ26の入力ノードと基準電位ノードとの間に直列に挿入され、バイアス電圧Vbiasがゲートに供給されるMOSトランジスタ21及び入力信号INがゲートに供給されるMOSトランジスタ22と、インバータ26の入力ノードと基準電位ノードとの間に挿入された容量25と、ソース、ドレイン間の電流通路が電源電位ノードとインバータ26の入力ノードとの間に挿入され、入力信号INがゲートに供給されるMOSトランジスタ23とを含み、インバータ26の出力ノードから信号OUTを出力する。
The
このような遅延回路は、半導体記憶装置、例えば、浮遊ゲート及び制御ゲートを有するメモリセルトランジスタが設けられたNAND型フラッシュメモリに内蔵される。従って、NAND型フラッシュメモリのチップ製造後に、チップ内でトランジスタ特性や抵抗の値にバラツキが発生すると、これに伴って図1の遅延回路においても同様にトランジスタ特性や抵抗の値にバラツキが発生する。 Such a delay circuit is built in a semiconductor memory device, for example, a NAND flash memory provided with a memory cell transistor having a floating gate and a control gate. Therefore, when variations in transistor characteristics and resistance values occur in the chip after the NAND flash memory chip is manufactured, variations in transistor characteristics and resistance values also occur in the delay circuit of FIG. 1 accordingly. .
図2は、図1の遅延回路の動作の一例を示すタイミング波形図である。
スイッチ制御信号/SWがロウ(“0”)レベルのとき、MOSトランジスタ11がオン状態になり、バイアス回路部10が動作状態に制御される。このとき、MOSトランジスタ14のゲートのノードには、定電流源12の電流値、抵抗13の値、及びMOSトランジスタ14の特性、例えば閾値などのトランジスタの駆動能力に応じた値のバイアス電圧Vbiasが発生する。スイッチ制御信号/SWがハイ(“1”)レベルのときは、MOSトランジスタ11がオフ状態になり、バイアス回路部10が非動作状態に制御され、バイアス電圧Vbiasは発生しない。
FIG. 2 is a timing waveform diagram showing an example of the operation of the delay circuit of FIG.
When the switch control signal / SW is at the low (“0”) level, the
バイアス回路部10が動作状態であり、遅延部20に入力される入力信号INがロウレベルのとき、MOSトランジスタ23がオン状態になり、インバータ26の入力ノードが接続されている図1中のノードAは電源電位VDDのハイ(“1”)レベルに充電されている。このとき、インバータ26の出力ノードから出力される信号OUTはロウレベルとなる。
When the
入力信号INがハイレベルに変化すると、MOSトランジスタ23がオフ状態になり、MOSトランジスタ22がオン状態になる。MOSトランジスタ21のゲートにはバイアス電圧Vbiasが供給されているので、このMOSトランジスタ21のソース、ドレイン間の電流通路には、MOSトランジスタ14のソース、ドレイン間の電流通路に流れる電流と等しい値の電流が流れる。すなわち、容量25に予め充電されていた電荷が一定の電流により放電を開始されるため、ノードAの電圧は図示するように一定の勾配で低下していく。そして、ノードAの電圧がインバータ26の回路閾値(Vth)に達すると、信号OUTがロウレベルからハイレベルに反転する。次に、入力信号INが再びロウレベルに変化すると、MOSトランジスタ23がオン状態になり、信号OUTは直ちにハイレベルに反転する。すなわち、図1の遅延回路では、入力信号INの立ち上がりエッジがtdrの時間だけ遅延されて、信号OUTとして出力される。
When the input signal IN changes to a high level, the
いま、抵抗13、24が共に設計値よりも高く製造された場合を考える。抵抗13の値が大きくなると、その両端間における電圧降下が増大するので、バイアス電圧Vbiasの値は設計値よりも大きくなる。従って、バイアス電圧Vbiasがゲートに供給される遅延部20内のMOSトランジスタ21に流れる電流も増加する。すなわち、遅延部20では、抵抗24の値が大きくなった分だけ、MOSトランジスタ21に流れる電流が増加する。従って、容量25からの放電時に、抵抗13、24が設計値となるように製造された場合と同様の勾配でノードAの電圧が低下する。この結果、遅延時間tdrの変動が抑制される。
Consider a case where both the
上記とは反対に抵抗13、24が共に設計値よりも低く製造された場合、バイアス電圧Vbiasの値は抵抗13の値の低下に伴って小さくなり、これによりMOSトランジスタ21に流れる電流が減少し、抵抗24の値の低下に伴う変動が相殺される。この結果、遅延時間tdrの変動が抑制される。
Contrary to the above, when both the
次に、MOSトランジスタの特性、例えば駆動能力が設計値よりも低く製造された場合を考える。MOSトランジスタ14の駆動能力が低くなると、定電流源12はいままでと同じ値の電流をMOSトランジスタ14に流そうとするので、バイアス電圧Vbiasの値が設計値よりも大きくなる。すなわち、遅延部20では、MOSトランジスタ21の駆動能力が低くなった分だけ、ゲート電圧が上昇するので、MOSトランジスタ21に流れる電流の値は、MOSトランジスタ14、21の駆動能力が設計値となるように製造された場合と変わらない。この結果、遅延時間tdrの変動が抑制される。
Next, consider the case where the characteristics of the MOS transistor, for example, the driving capability is manufactured lower than the design value. When the driving capability of the
上記とは反対にMOSトランジスタの駆動能力が設計値よりも高く製造された場合、バイアス電圧Vbiasの値はMOSトランジスタ14の駆動能力の上昇に伴って小さくなり、MOSトランジスタ21の駆動能力が高くなった分だけ、ゲート電圧が低下するので、MOSトランジスタ21の駆動能力の上昇に伴う変動が相殺される。この結果、遅延時間tdrの変動が抑制される。
In contrast to the above, when the MOS transistor drive capability is manufactured higher than the design value, the bias voltage Vbias decreases as the drive capability of the
このように、図1の遅延回路では、トランジスタ特性や抵抗の値にバラツキが生じた場合でも、遅延時間tdrの変動が抑制される。 As described above, in the delay circuit of FIG. 1, even when there are variations in transistor characteristics and resistance values, fluctuations in the delay time tdr are suppressed.
(第1の実施形態の変形例の遅延回路)
図3は、第1の実施形態の変形例に係る遅延回路の構成を示すブロック図である。本遅延回路が内蔵されるチップには多数の遅延回路が配置形成される。このような場合、バイアス回路部10と遅延部20とを一対一に対応させて配置すると、素子数が増大し、チップ面積が大型化する。そこで、本変形例では、複数の遅延部20に対して1つのバイアス回路部10を配置し、バイアス回路部10から出力されるバイアス電圧Vbiasを複数の遅延部20に並列的に供給する構成としている。
(Delay circuit of a modification of the first embodiment)
FIG. 3 is a block diagram showing a configuration of a delay circuit according to a modification of the first embodiment. A number of delay circuits are arranged and formed on the chip in which the delay circuit is built. In such a case, if the
このような構成とすることにより、素子数の増大を防ぎ、チップ面積の大型化が阻止できると共に、消費電流の削減も図ることができる。 With such a configuration, an increase in the number of elements can be prevented, an increase in chip area can be prevented, and current consumption can be reduced.
(第2の実施形態の遅延回路)
図4は、第2の実施形態に係る遅延回路の構成を示す回路図である。本実施形態に係る遅延回路は、バイアス回路部10と遅延部20aとから構成されている。本実施形態に係る遅延回路が図1に示した第1の実施形態のものと異なるところは、遅延部20a内のインバータ26の代わりに2入力NORゲート回路27が設けられている点、ノードAがNORゲート回路27の一方の入力ノードに接続されている点、及び入力信号INを反転してNORゲート回路27の他方の入力ノードに供給するインバータ28が追加されている点である。
(Delay Circuit of Second Embodiment)
FIG. 4 is a circuit diagram showing a configuration of a delay circuit according to the second embodiment. The delay circuit according to this embodiment includes a
図1の遅延回路では、入力信号INがハイレベルからロウレベルに変化する際に、PチャネルのMOSトランジスタ23がオンし、このMOSトランジスタ23を介してノードAを充電することにより、出力信号OUTをロウレベルに設定している。この場合、ノードAには容量25が接続されているので、充電時にノードAの電圧の立ち上がりが遅くなり、出力信号OUTがロウレベルに反転するタイミングが遅れることがある。
In the delay circuit of FIG. 1, when the input signal IN changes from the high level to the low level, the P-
図4の遅延回路では、入力信号INがハイレベルからロウレベルに変化する際に、インバータ28の出力信号によりNORゲート回路27の一方の入力ノードの信号を直ちにハイレベルにすることができる。
In the delay circuit of FIG. 4, when the input signal IN changes from the high level to the low level, the signal of one input node of the NOR
すなわち、本実施形態の遅延回路では、図1の遅延回路と同様に、トランジスタ特性や抵抗の値にバラツキが生じた場合でも遅延時間tdrの変動が抑制できる効果が得られる上に、さらに、出力信号OUTがロウレベルに反転するタイミングの遅れを改善できるという効果も得られる。 That is, in the delay circuit of the present embodiment, in the same way as the delay circuit of FIG. 1, even when the transistor characteristics and the resistance value vary, the delay time tdr can be suppressed, and the output can be further reduced. It is also possible to improve the delay in timing at which the signal OUT is inverted to the low level.
なお、本実施形態においても、図3の変形例と同様に、複数の遅延部20aに対して1つのバイアス回路部10を配置し、バイアス回路部10から出力されるバイアス電圧Vbiasを複数の遅延部20aに並列的に供給するように変形してもよい。
Also in this embodiment, as in the modification of FIG. 3, one
(第3の実施形態の遅延回路)
ところで、第1、第2の実施形態及び変形例では、入力信号INの立上がりエッジのみが遅延され、立下がりエッジは遅延されない遅延回路について説明した。しかし、本発明は、入力信号INの立上がりエッジ及び立下がりエッジの両方を遅延する遅延回路に実施することもできる。
(Delay Circuit of Third Embodiment)
By the way, in the first and second embodiments and modifications, the delay circuit in which only the rising edge of the input signal IN is delayed and the falling edge is not delayed has been described. However, the present invention can also be implemented in a delay circuit that delays both the rising edge and falling edge of the input signal IN.
図5は、立上がりエッジ及び立下がりエッジの両方を遅延する第3の実施形態に係る遅延回路の構成を示す回路図である。本実施形態に係る遅延回路は、バイアス回路部30と遅延部40とから構成されている。
FIG. 5 is a circuit diagram showing a configuration of a delay circuit according to the third embodiment that delays both the rising edge and the falling edge. The delay circuit according to this embodiment includes a
バイアス回路部30は、第1のバイアス出力回路30a及び第2のバイアス出力回路30bを有する。第1のバイアス出力回路30aは、図1中に示すものと同様に、スイッチ用のPチャネルのMOSトランジスタ11、定電流源12、抵抗13、及びNチャネルのMOSトランジスタ14を含み、MOSトランジスタ14のゲートのノードから第1のバイアス電圧Vbias1を出力する。
The
第2のバイアス出力回路30bは、第1のバイアス出力回路30aと相補な構成を有し、かつ第1のバイアス出力回路30aとは電源電位VDD及び基準電位の接続が逆にされた構成を有する。つまり、第2のバイアス出力回路30bは、スイッチ用のNチャネルのMOSトランジスタ11b、定電流源12b、抵抗13b、及びPチャネルのMOSトランジスタ14bを含み、MOSトランジスタ14bのゲートのノードから第2のバイアス電圧Vbias2を出力する。これに伴って、スイッチ用のNチャネルのMOSトランジスタ11bのゲートには、スイッチ制御信号/SWと相補なレベルを有するスイッチ制御信号SWが入力される。
The second
遅延部40は、NチャネルのMOSトランジスタ41、42、PチャネルのMOSトランジスタ43、44、抵抗45、容量46、及びインバータ47を含む。インバータ47の入力ノードには抵抗45の一端が接続されている。抵抗45の他端と基準電位ノードとの間には、MOSトランジスタ41のソース、ドレイン間の電流通路、及びMOSトランジスタ42のソース、ドレイン間の電流通路が直列に挿入されている。MOSトランジスタ41のゲートには第1のバイアス電圧Vbias1が供給される。MOSトランジスタ42のゲートには入力信号INが供給される。抵抗45の他端と電源電位VDDのノードとの間には、MOSトランジスタ43のソース、ドレイン間の電流通路、及びMOSトランジスタ44のソース、ドレイン間の電流通路が直列に挿入されている。MOSトランジスタ43のゲートには第2のバイアス電圧Vbias2が供給される。MOSトランジスタ44のゲートには入力信号INが供給される。また、インバータ47の入力ノードと基準電位ノードとの間には容量46が挿入されている。そして、インバータ47の出力ノードから信号OUTが出力される。
The
すなわち、遅延部40は、インバータ47と、インバータ47の入力ノードに一端が接続されている抵抗45と、ソース、ドレイン間の電流通路が抵抗45の他端と基準電位ノードとの間に直列に挿入され、第1のバイアス電圧Vbias1がゲートに供給されるMOSトランジスタ41及び入力信号INがゲートに供給されるMOSトランジスタ42と、ソース、ドレイン間の電流通路が抵抗45の他端と電源電位のノードとの間に直列に挿入され、第2のバイアス電圧Vbias2がゲートに供給されるMOSトランジスタ43及び入力信号INがゲートに供給されるMOSトランジスタ44と、インバータ47の入力ノードと基準電位ノードとの間に挿入された容量46とを含み、インバータ47の出力ノードから信号OUTを出力する。
That is, the
図5の遅延回路の動作は以下の通りである。
スイッチ制御信号/SWがロウレベルでかつSWがハイレベルのとき、MOSトランジスタ11、11bが共にオン状態になり、第1、第2のバイアス出力回路30、30bが共に動作状態に制御される。このとき、第1のバイアス出力回路30aにおいて、MOSトランジスタ14のゲートのノードには、定電流源12の電流値、抵抗13の値、及びMOSトランジスタ14の特性、例えば閾値などのトランジスタの駆動能力に応じた値の第1のバイアス電圧Vbias1が発生する。同様に、第2のバイアス出力回路30bにおいて、MOSトランジスタ14bのゲートのノードには、定電流源12bの電流値、抵抗13bの値、及びMOSトランジスタ14bの特性、例えば閾値などのトランジスタの駆動能力に応じた値の第2のバイアス電圧Vbias2が発生する。スイッチ制御信号/SWがハイレベルでかつSWがロウレベルのときは、MOSトランジスタ11、11bが共にオフ状態になり、バイアス回路部30、30bが共に非動作状態に制御され、第1、第2のバイアス電圧Vbias1、Vbias2は発生しない。
The operation of the delay circuit of FIG. 5 is as follows.
When the switch control signal / SW is at a low level and SW is at a high level, both the
第1、第2のバイアス出力回路30、30bが共に動作状態であり、遅延部40に入力される入力信号INがロウレベルのとき、MOSトランジスタ44がオン状態になり、インバータ47の入力ノードが接続されている図5中のノードAは電源電位VDDのハイレベルに充電されている。このとき、インバータ47の出力ノードから出力される信号OUTはロウレベルとなる。
When both the first and second
次に入力信号INがハイレベルに変化すると、MOSトランジスタ44がオフ状態になり、MOSトランジスタ42がオン状態になる。MOSトランジスタ41のゲートには第1のバイアス電圧Vbias1が供給されているので、このMOSトランジスタ41のソース、ドレイン間の電流通路には、MOSトランジスタ14のソース、ドレイン間の電流通路に流れる電流と等しい値の電流が流れる。すなわち、容量46に予め充電されていた電荷が一定の電流により放電を開始されるため、ノードAの電圧は一定の勾配で低下していく。そして、ノードAの電圧がインバータ47の回路閾値(Vth)に達すると、信号OUTがロウレベルからハイレベルに反転する。すなわち、第1の実施形態で説明した場合と同様に、入力信号INの立上がりエッジは、信号INがハイレベルに変化した後からノードAの電圧がインバータ47の回路閾値(Vth)に達するまでの時間(図2中のtdrに相当)だけ遅延される。
Next, when the input signal IN changes to a high level, the
次に、入力信号INが再びロウレベルに変化すると、今度はMOSトランジスタ44がオン状態になり、MOSトランジスタ42がオフ状態になる。MOSトランジスタ43のゲートには第2のバイアス電圧Vbias2が供給されているので、このMOSトランジスタ43のソース、ドレイン間の電流通路には、MOSトランジスタ14bのソース、ドレイン間の電流通路に流れる電流と等しい値の電流が流れる。この電流は定電流源12bに流れる一定電流である。すなわち、予め放電されていた容量46がMOSトランジスタ43に流れる一定電流により充電を開始されるため、ノードAの電圧は一定の勾配で上昇していく。そして、ノードAの電圧がインバータ47の回路閾値(Vth)に達すると、信号OUTがハイレベルからロウレベルに反転する。すなわち、入力信号INの立下がりエッジは、信号INがロウレベルに変化した後からノードAの電圧がインバータ47の回路閾値(Vth)に達するまでの時間だけ遅延される。
このように、図5の遅延回路では、入力信号INの立上がりエッジ及び立下がりエッジの両方が遅延される。
Next, when the input signal IN changes to the low level again, the
Thus, in the delay circuit of FIG. 5, both the rising edge and the falling edge of the input signal IN are delayed.
ここで、抵抗13、13b、24が設計値よりも高く製造された場合を考える。抵抗13の値が大きくなると、その両端間における電圧降下が増大するので、第1のバイアス電圧Vbias1の値は設計値よりも大きくなる。従って、第1のバイアス電圧Vbias1がゲートに供給される遅延部40内のMOSトランジスタ41に流れる電流も増加する。すなわち、遅延部40では、抵抗45の値が大きくなった分だけ、MOSトランジスタ41に流れる電流が増加する。従って、容量46からの放電時に、抵抗13、45が設計値となるように製造された場合と同様の勾配でノードAの電圧が低下する。この結果、入力信号INの立上がりエッジにおける遅延時間の変動が抑制される。また、抵抗13bの値が大きくなると、その両端間における電圧降下が増大するので、第2のバイアス電圧Vbias2の値は設計値よりも小さくなる。従って、第2のバイアス電圧Vbias2がゲートに供給される遅延部40内のMOSトランジスタ43に流れる電流も増加する。すなわち、遅延部40では、抵抗45の値が大きくなった分だけ、MOSトランジスタ41に流れる電流が増加する。従って、容量46に対する充電時に、抵抗13b、45が設計値となるように製造された場合と同様の勾配でノードAの電圧が上昇する。この結果、入力信号INの立下がりエッジにおける遅延時間の変動が抑制される。
Here, consider the case where the
上記とは反対に抵抗13、13b、24が設計値よりも低く製造された場合、第1のバイアス電圧Vbias1の値は抵抗13の値の低下に伴って小さくなり、これによりMOSトランジスタ41に流れる電流が減少し、抵抗45の値の低下に伴う変動が相殺される。また、第2のバイアス電圧Vbias2の値は抵抗13bの値の低下に伴って大きくなり、これによりMOSトランジスタ43に流れる電流が減少し、抵抗45の値の低下に伴う変動が相殺される。
Contrary to the above, when the
次に、MOSトランジスタの特性、例えば駆動能力が設計値よりも低く製造された場合を考える。MOSトランジスタ14の駆動能力が低くなると、定電流源12はいままでと同じ値の電流をMOSトランジスタ14に流そうとするので、第1のバイアス電圧Vbias1の値が設計値よりも大きくなる。すなわち、遅延部40では、MOSトランジスタ41の駆動能力が低くなった分だけ、ゲート電圧が上昇するので、MOSトランジスタ41に流れる電流の値は、MOSトランジスタ14、41の駆動能力が設計値となるように製造された場合と変わらない。この結果、入力信号INの立上がりエッジにおける遅延時間の変動が抑制される。また、MOSトランジスタ14bの駆動能力が低くなると、定電流源12bはいままでと同じ値の電流をMOSトランジスタ14bに流そうとするので、第2のバイアス電圧Vbias2の値が設計値よりも小さくなる。すなわち、遅延部40では、MOSトランジスタ43の駆動能力が低くなった分だけ、ゲート電圧が降下するので、MOSトランジスタ43に流れる電流の値は、MOSトランジスタ14b、43の駆動能力が設計値となるように製造された場合と変わらない。この結果、入力信号INの立下がりエッジにおける遅延時間の変動が抑制される。
Next, consider the case where the characteristics of the MOS transistor, for example, the driving capability is manufactured lower than the design value. When the driving capability of the
上記とは反対にMOSトランジスタの駆動能力が設計値よりも高く製造された場合、第1のバイアス電圧Vbias1の値はMOSトランジスタ14の駆動能力の上昇に伴って小さくなり、第2のバイアス電圧Vbias2の値はMOSトランジスタ14bの駆動能力の上昇に伴って大きくなり、MOSトランジスタ41の駆動能力が高くなった分だけそのゲート電圧が低下し、MOSトランジスタ43の駆動能力が高くなった分だけそのゲート電圧が高くなり、MOSトランジスタ41、43の駆動能力の上昇に伴う変動が相殺される。この結果、入力信号INの立上がりエッジ、立下がりエッジにおける遅延時間の変動が抑制される。
In contrast to the above, when the driving capability of the MOS transistor is manufactured higher than the design value, the value of the first bias voltage Vbias1 decreases as the driving capability of the
このように、図5の遅延回路では、トランジスタ特性や抵抗の値にバラツキが生じた場合でも、入力信号INの立上がりエッジ、立下がりエッジにおける遅延時間の変動が抑制される。 As described above, in the delay circuit of FIG. 5, even when transistor characteristics and resistance values vary, fluctuations in delay time at the rising edge and falling edge of the input signal IN are suppressed.
なお、本実施形態においても、図3の変形例と同様に、複数の遅延部40に対して1つのバイアス回路部30を配置し、バイアス回路部30から出力される第1、第2のバイアス電圧Vbias1、Vbias2を複数の遅延部40に並列的に供給するように変形してもよい。
Also in the present embodiment, as in the modification of FIG. 3, one
(第4の実施形態の遅延回路)
図5に示した第3の実施形態の遅延回路では、トランジスタ特性及び抵抗の値にバラツキが生じた場合における遅延時間の変動を抑制している。しかし、トランジスタ特性にバラツキが生じた場合における遅延時間の変動を抑制するように構成してもよい。
(Delay Circuit of Fourth Embodiment)
In the delay circuit of the third embodiment shown in FIG. 5, fluctuations in delay time when variations in transistor characteristics and resistance values occur are suppressed. However, it may be configured to suppress fluctuations in delay time when the transistor characteristics vary.
図6は、第4の実施形態に係る遅延回路の構成を示す回路図である。図6の遅延回路が図5のものと異なるところは、バイアス回路部30内の抵抗13、13bを省略し、かつ遅延部40内の抵抗45を省略した点である。
FIG. 6 is a circuit diagram showing a configuration of a delay circuit according to the fourth embodiment. The delay circuit in FIG. 6 differs from that in FIG. 5 in that the
このような構成の遅延回路では、トランジスタ特性にバラツキが生じた場合でも、入力信号INの立上がりエッジ、立下がりエッジにおける遅延時間の変動が抑制される。 In the delay circuit having such a configuration, even when transistor characteristics vary, fluctuations in delay time at the rising edge and falling edge of the input signal IN are suppressed.
なお、本実施形態においても、図3の変形例と同様に、複数の遅延部40に対して1つのバイアス回路部30を配置し、バイアス回路部30から出力される第1、第2のバイアス電圧Vbias1、Vbias2を複数の遅延部40に並列的に供給するように変形してもよい。
Also in the present embodiment, as in the modification of FIG. 3, one
(第1の実施形態の半導体記憶装置)
図7は、第1の実施形態に係る半導体記憶装置の平面図である。この半導体記憶装置は、例えばNAND型フラッシュメモリであり、浮遊ゲート及び制御ゲートを有する複数のメモリセルトランジスタが配置形成された複数のセルアレイ50、セルアレイ50内のワード線を選択する複数のロウデコーダ51、セルアレイ50内のビット線を選択する複数のカラムデコーダ52、及び周辺回路53を有する。周辺回路53内には、クロック信号発生回路、データの入出力及び制御信号の入力を行なう入出力回路、複数のデータを時系列的に転送するパイプライン処理回路などが形成されている。
(Semiconductor Memory Device of First Embodiment)
FIG. 7 is a plan view of the semiconductor memory device according to the first embodiment. This semiconductor memory device is, for example, a NAND flash memory, and includes a plurality of
NAND型フラッシュメモリでは、外部から供給されるチップイネーブル信号CE、もしくはリードイネーブル信号REに基づき、クロック信号発生回路より内部クロック信号が発生され、このクロック信号に同期してメモリ内部の各回路の動作タイミングが制御される。セルアレイ50内のメモリセルトランジスタの特性や抵抗の値は製造プロセスの変更やバラツキに伴って変動する。従って、セルアレイ50からのデータ読出し動作、セルアレイ50に対するデータ書き込み動作を制御する制御回路、例えばカラムデコーダ52などの動作タイミングを調整する必要がある。セルアレイ50からのデータ読出し動作、セルアレイ50に対するデータ書き込み動作を制御する制御回路の動作は、内部クロック信号に基づいて制御されるので、内部クロック信号のタイミングを調整する必要がある。そこで、NAND型フラッシュメモリでは、図7中に矢印で示す内部クロック信号の転送経路の途中に遅延回路を配置し、内部クロック信号のタイミングを調整している。
In the NAND flash memory, an internal clock signal is generated from a clock signal generation circuit based on a chip enable signal CE or a read enable signal RE supplied from the outside, and the operation of each circuit in the memory is synchronized with this clock signal. Timing is controlled. The characteristics and resistance values of the memory cell transistors in the
図8は、図7の半導体記憶装置から一部の回路を抽出して示すブロック図である。カラムデコーダ52、パイプライン処理回路54、入出力回路55は、セルアレイ50からのデータ読出し動作、セルアレイ50に対するデータ書き込み動作を制御する。クロック信号発生回路56は、外部から供給されるチップイネーブル信号CE、もしくはリードイネーブル信号REに基づき、内部クロック信号CKを発生する。そして、クロック信号発生回路56と、カラムデコーダ52、パイプライン処理回路54、入出力回路55との間に遅延回路57、58、59が挿入されている。
FIG. 8 is a block diagram showing a part of circuits extracted from the semiconductor memory device of FIG. The
外部からチップイネーブル信号CE、もしくはリードイネーブル信号REが入力されると、クロック信号発生回路56でデータ入出力用の内部クロック信号CKが発生される。遅延回路57、58、59は、カラムデコーダ52、パイプライン処理回路54、入出力回路55のそれぞれでデータを入出力する際に、データのセットアップ(setup)時間とホールド(hold)時間を保証するために、クロック信号発生回路56で発生された内部クロック信号CKを遅延してタイミングの調整を行なう。これらの遅延回路57、58、59として、先に述べたような第1、第2、第3、第4の実施形態及び変形例の遅延回路が用いられる。これらの遅延回路では、メモリセルトランジスタのトランジスタ特性のバラツキに応じて遅延特性が設定できるので、データ入出力を高スループットで実現することができる。特に、メモリが高速化され、チップイネーブル信号CE、もしくはリードイネーブル信号REのサイクルタイムが短くなる程、セルアレイ50からのデータ読出し動作、セルアレイ50に対するデータ書き込み動作を制御する制御回路において、より正確にデータのセットアップ時間とホールド時間を確保する必要がある。つまり、精度の高い遅延回路が必要になる。なお、第1、第2の実施形態及び変形例の遅延回路を用いる場合、データの出力動作は、内部クロック信号の立上がりエッジにのみ同期したいわゆるSDR方式となり、第3、第4の実施形態及び変形例の遅延回路を用いる場合、データの出力動作は、内部クロック信号の立上がりエッジ及び立下がりエッジの両方に同期したいわゆるDDR方式となる。
When a chip enable signal CE or a read enable signal RE is input from the outside, the clock
例えば、遅延回路の遅延時間を5nsに設計し、温度ばらつきが−40℃〜+100℃、動作電圧のばらつきが1.8V〜2.4V、トランジスタの閾値のばらつきが±100mV、抵抗のばらつきが±15%である種々の条件下において、インバータチェーンを用いて構成された従来の遅延回路、抵抗及び容量を用いて構成された従来の遅延回路と、各実施形態の遅延回路に生じる遅延時間のばらつきをシミュレーションしたところ、以下のような結果が得られた。すなわち、インバータチェーンを用いて構成された従来の遅延回路に生じる遅延時間のばらつきが±50%、抵抗及び容量を用いて構成された従来の遅延回路に生じる遅延時間のばらつきが±40%であるのに対し、各実施形態の遅延回路に生じる遅延時間のばらつきは±15%であった。 For example, the delay time of the delay circuit is designed to be 5 ns, the temperature variation is −40 ° C. to + 100 ° C., the operation voltage variation is 1.8 V to 2.4 V, the transistor threshold variation is ± 100 mV, and the resistance variation is ± Under various conditions of 15%, a conventional delay circuit configured using an inverter chain, a conventional delay circuit configured using a resistor and a capacitor, and a variation in delay time generated in the delay circuit of each embodiment As a result of simulation, the following results were obtained. That is, the delay time variation generated in the conventional delay circuit configured using the inverter chain is ± 50%, and the delay time variation generated in the conventional delay circuit configured using the resistor and the capacitor is ± 40%. On the other hand, the variation in delay time generated in the delay circuit of each embodiment was ± 15%.
なお、本発明は上記各実施形態及び変形例に限定されるものではなく、さらに種々の変形が可能であることはいうまでもない。例えば、図1の実施形態において、ノードAと基準電位ノードとの間にソース、ドレイン間の電流通路が直列に挿入されている2つのMOSトランジスタ21、22は、どちらがノードAに近い側に配置されていてもよい。
In addition, this invention is not limited to said each embodiment and modification, It cannot be overemphasized that a various deformation | transformation is possible further. For example, in the embodiment of FIG. 1, the two
10、30…バイアス回路部、20、20a、40…遅延部、57、58、59…遅延回路。
DESCRIPTION OF
Claims (5)
ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記バイアス電圧がゲートに供給される第2のMOSトランジスタ及び入力信号がゲートに供給される第3のMOSトランジスタと、上記ゲート回路の入力ノードと基準電位のノードとの間に挿入された容量と、ソース、ドレイン間の電流通路が電源電位ノードと上記ゲート回路の入力ノードとの間に挿入され、上記入力信号がゲートに供給される第4のMOSトランジスタとを含み、上記ゲート回路の出力ノードから信号を出力する遅延部と
を具備したことを特徴する遅延回路。 A bias current applied from a node of the gate of the first MOS transistor to a constant current source; and a first MOS transistor in which a gate and a drain are coupled and a current of the constant current source flows in a current path between the source and the drain. A bias circuit section for outputting
A gate circuit and a current path between the source and drain are inserted in series between the input node and the reference potential node of the gate circuit, and the second MOS transistor to which the bias voltage is supplied to the gate and the input signal are gated. A third MOS transistor supplied to the capacitor, a capacitor inserted between the input node of the gate circuit and the node of the reference potential, and a current path between the source and the drain are a power supply potential node and an input node of the gate circuit. And a fourth MOS transistor to which the input signal is supplied to the gate, and a delay unit that outputs a signal from the output node of the gate circuit.
ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記第1のバイアス電圧がゲートに供給される第1極性の第3のMOSトランジスタ及び入力信号がゲートに供給される第1極性の第4のMOSトランジスタと、上記ゲート回路の入力ノードと電源電位のノードとの間に直列に挿入され、上記第2のバイアス電圧がゲートに供給される第2極性の第5のMOSトランジスタ及び入力信号がゲートに供給される第2極性の第6のMOSトランジスタと、上記ゲート回路の入力ノードと基準電位ノードとの間に挿入された容量とを含み、上記ゲート回路の出力ノードから信号を出力する遅延部と
を具備したことを特徴する遅延回路。 A first constant current source; and a first polarity first MOS transistor in which a gate and a drain are coupled, and a current of the first constant current source flows in a current path between the source and the drain. The first bias output circuit for outputting the first bias voltage from the node of the gate of the MOS transistor, the second constant current source, the gate and the drain are coupled, and the second current path is connected to the current path between the source and the drain. And a second bias output circuit for outputting a second bias voltage from a node of the gate of the second MOS transistor. A circuit section;
A gate circuit and a current path between the source and drain are inserted in series between the input node of the gate circuit and a reference potential node, and a third polarity of the first polarity is supplied to the gate. A MOS transistor and a fourth MOS transistor having a first polarity to which the input signal is supplied to the gate, and an input node of the gate circuit and a node of the power supply potential are inserted in series, and the second bias voltage is applied to the gate. The second polarity fifth MOS transistor to be supplied to the gate and the sixth polarity MOS transistor to which the input signal is supplied to the gate, and the gate circuit are inserted between the input node and the reference potential node. And a delay unit that outputs a signal from an output node of the gate circuit.
外部から入力されるイネーブル制御信号に基づいて内部クロック信号を発生するクロック信号発生回路と、
上記クロック信号発生回路で発生されたクロック信号を遅延する遅延回路と、
上記遅延回路で遅延されたクロック信号に同期して動作し、上記メモリ回路からのデータ読出し動作、メモリ回路に対するデータ書き込み動作を制御する制御回路とを具備し、
上記遅延回路は、
定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記定電流源の電流が流れる第1のMOSトランジスタとを含み、上記第1のMOSトランジスタのゲートのノードからバイアス電圧を出力するバイアス回路部と、
ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記バイアス電圧がゲートに供給される第2のMOSトランジスタ及び入力信号がゲートに供給される第3のMOSトランジスタと、上記ゲート回路の入力ノードと基準電位のノードとの間に挿入された容量と、ソース、ドレイン間の電流通路が電源電位ノードと上記ゲート回路の入力ノードとの間に挿入され、上記入力信号がゲートに供給される第4のMOSトランジスタとを含み、上記ゲート回路の出力ノードから信号を出力する遅延部とを備えたことを特徴する半導体記憶装置。 A memory circuit;
A clock signal generation circuit for generating an internal clock signal based on an enable control signal input from the outside;
A delay circuit for delaying the clock signal generated by the clock signal generation circuit;
A control circuit that operates in synchronization with the clock signal delayed by the delay circuit and controls a data read operation from the memory circuit and a data write operation to the memory circuit;
The delay circuit is
A bias current applied from a node of the gate of the first MOS transistor to a constant current source; and a first MOS transistor in which a gate and a drain are coupled and a current of the constant current source flows in a current path between the source and the drain. A bias circuit section for outputting
A gate circuit and a current path between the source and drain are inserted in series between the input node and the reference potential node of the gate circuit, and the second MOS transistor to which the bias voltage is supplied to the gate and the input signal are gated. A third MOS transistor supplied to the capacitor, a capacitor inserted between the input node of the gate circuit and the node of the reference potential, and a current path between the source and the drain are a power supply potential node and an input node of the gate circuit. And a delay section for outputting a signal from an output node of the gate circuit, and a fourth MOS transistor to which the input signal is supplied to the gate.
外部から入力されるイネーブル制御信号に基づいて内部クロック信号を発生するクロック信号発生回路と、
上記クロック信号発生回路で発生されたクロック信号を遅延する遅延回路と、
上記遅延回路で遅延されたクロック信号に同期して動作し、上記メモリ回路からのデータ読出し動作、メモリ回路に対するデータ書き込み動作を制御する制御回路とを具備し、
上記遅延回路は、
第1の定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記第1の定電流源の電流が流れる第1極性の第1のMOSトランジスタとを含み、上記第1のMOSトランジスタのゲートのノードから第1のバイアス電圧を出力する第1のバイアス出力回路と、第2の定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記第2の定電流源の電流が流れる第2極性の第2のMOSトランジスタとを含み、上記第2のMOSトランジスタのゲートのノードから第2のバイアス電圧を出力する第2のバイアス出力回路とを有するバイアス回路部と、
ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記第1のバイアス電圧がゲートに供給される第1極性の第3のMOSトランジスタ及び入力信号がゲートに供給される第1極性の第4のMOSトランジスタと、上記ゲート回路の入力ノードと電源電位のノードとの間に直列に挿入され、上記第2のバイアス電圧がゲートに供給される第2極性の第5のMOSトランジスタ及び入力信号がゲートに供給される第2極性の第6のMOSトランジスタと、上記ゲート回路の入力ノードと基準電位ノードとの間に挿入された容量とを含み、上記ゲート回路の出力ノードから信号を出力する遅延部とを備えたことを特徴する半導体記憶装置。 A memory circuit;
A clock signal generation circuit for generating an internal clock signal based on an enable control signal input from the outside;
A delay circuit for delaying the clock signal generated by the clock signal generation circuit;
A control circuit that operates in synchronization with the clock signal delayed by the delay circuit and controls a data read operation from the memory circuit and a data write operation to the memory circuit;
The delay circuit is
A first constant current source; and a first polarity first MOS transistor in which a gate and a drain are coupled, and a current of the first constant current source flows in a current path between the source and the drain. The first bias output circuit for outputting the first bias voltage from the node of the gate of the MOS transistor, the second constant current source, the gate and the drain are coupled, and the second current path is connected to the current path between the source and the drain. And a second bias output circuit for outputting a second bias voltage from a node of the gate of the second MOS transistor. A circuit section;
A gate circuit and a current path between the source and drain are inserted in series between the input node of the gate circuit and a reference potential node, and a third polarity of the first polarity is supplied to the gate. A MOS transistor and a fourth MOS transistor having a first polarity to which the input signal is supplied to the gate, and an input node of the gate circuit and a node of the power supply potential are inserted in series, and the second bias voltage is applied to the gate. The second polarity fifth MOS transistor to be supplied to the gate and the sixth polarity MOS transistor to which the input signal is supplied to the gate, and the gate circuit are inserted between the input node and the reference potential node. A semiconductor memory device comprising: a delay unit that outputs a signal from an output node of the gate circuit.
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