JP2011028445A - Transmission and reception control device, electronic apparatus, data transmission method, and control program - Google Patents
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Abstract
Description
本発明は、一又は複数のデバイスを動作させるためのクロック及びデータの送受信を制御する送受信制御装置及びその制御プログラムに関する。 The present invention relates to a transmission / reception control apparatus for controlling transmission / reception of a clock and data for operating one or a plurality of devices, and a control program therefor.
近年、様々なメーカーが、マスターデバイス及びスレーブデバイス間のインタフェースとなるシリアルバスを備えた電子機器を提供しており、個々のデバイスの規格を網羅したインタフェースの実現が必須になっている。 In recent years, various manufacturers have provided electronic devices having a serial bus serving as an interface between a master device and a slave device, and it has become essential to realize an interface that covers the standards of individual devices.
このマスターデバイス(以下、マスターと称す)は、データ転送を可能にするクロックを生成すると共に、シリアルバス上のデータ転送を開始し、データ転送を終了するデバイスである。また、スレーブデバイス(以下、スレーブと称す)は、マスターからアドレスを指定されるデバイスであり、各バイトの長さを8ビットとしたデータをマスターから受信し、そのデータに応じた動作を行うデバイスである。 This master device (hereinafter referred to as a master) is a device that generates a clock that enables data transfer, starts data transfer on the serial bus, and ends data transfer. A slave device (hereinafter referred to as a slave) is a device whose address is designated by the master, and receives data with a length of 8 bits from each master and performs an operation according to the data. It is.
また、スレーブは、マスターから送信されるアドレス及びデータにおける各バイトが終了する度に、送信されたアドレス及びデータの受信が完了したことを通知するためのアクノリッジ(acknowledge:以下、ACKと称す)を生成してマスターに返信する。同様に、マスターは、スレーブから入力されるデータにおける各バイトが終了する度に、ACKを生成してデータの送信元であるスレーブに返信する。 In addition, each time an end of each byte in the address and data transmitted from the master is completed, the slave transmits an acknowledge (acknowledge: hereinafter referred to as ACK) for notifying that the reception of the transmitted address and data has been completed. Generate and reply to master. Similarly, the master generates an ACK and returns it to the slave that is the data transmission source whenever each byte in the data input from the slave is completed.
このACKを返信するタイミングは、通常、図9(a)に示すように、マスターからスレーブに送信するデータにおける各バイト(BIT7〜BIT0)と、スレーブからマスターに送信するACKと、が重畳しないタイミングで返信される。 As shown in FIG. 9A, the timing for returning this ACK is usually the timing at which each byte (BIT7 to BIT0) in the data transmitted from the master to the slave does not overlap with the ACK transmitted from the slave to the master. Reply with.
しかしながら、マスター及びスレーブを備えた電子機器は、内蔵する全てのマスター及びスレーブを一のメーカーにより設計及び製造するとは限らず、スレーブによるACKを返信するタイミングに許容範囲を持たせているのが現状である。 However, electronic devices equipped with masters and slaves do not necessarily design and manufacture all the built-in masters and slaves by a single manufacturer, but the current situation is that there is an allowable range in the timing of returning ACKs by slaves. It is.
このため、スレーブがこの許容範囲を満たしていない場合には、図9(b)に示すように、マスターからスレーブに送信するデータにおける各バイト(特に、最下位ビット)と、スレーブからマスターに送信するACKと、が重畳する。この現象はバスファイトと呼ばれ、図9(c)に示すように、高電位(電源電圧:VCC)レベルであるデータと、低電位(グランド:GND)レベルであるACKとがショートすることで、マスター及び/又はスレーブ内の回路を破壊する可能性がある。 For this reason, when the slave does not satisfy this allowable range, as shown in FIG. 9B, each byte (particularly, the least significant bit) in the data to be transmitted from the master to the slave and the slave to the master are transmitted. ACK to be superimposed. This phenomenon is called bus fight, and as shown in FIG. 9C, the data at the high potential (power supply voltage: VCC) level and the ACK at the low potential (ground: GND) level are short-circuited. May destroy the circuitry in the master and / or slave.
これに対し、従来のバス競合検出方式は、バスの電圧レベルの計測結果を取込んで一時記憶し、この記憶内容をシステムクロックサイクル毎に更新しつつ外部へ読出して、この読出し結果によりバスの競合状態を検出する(例えば、特許文献1参照)。 In contrast, the conventional bus contention detection method captures and temporarily stores the measurement result of the voltage level of the bus, reads the stored contents to the outside while updating each system clock cycle, and uses the read result to A race condition is detected (see, for example, Patent Document 1).
また、従来のバスファイト防止回路は、バスライン上にデータを夫々送出する出力バッファと、バスラインがフローティング状態にあるか否かを検出するフローティング検出回路とを備えている。このフローティング検出回路により、バスラインがフローティング状態でないと検出されている時かつ送出しようとするデータレベルが異なる時の間中、該当する出力バッファをディスイネーブルにしてデータを送出しないようにする(例えば、特許文献2参照)。 The conventional bus fight prevention circuit includes an output buffer for transmitting data on the bus line, and a floating detection circuit for detecting whether or not the bus line is in a floating state. This floating detection circuit disables the corresponding output buffer so that data is not transmitted when it is detected that the bus line is not in a floating state and the data level to be transmitted is different (for example, patents). Reference 2).
また、従来の出力回路は、イネーブル制御信号を第1の規定時間だけ遅らせる第1の遅延回路から出力される遅延信号によって、出力手段の出力状態をイネーブル状態からディセーブル状態へと切り替えるように制御する。また、従来の出力回路は、出力手段の出力状態をイネーブル状態からディセーブル状態へと切り替える制御を第2の規定時間で段階的に実施する手段を有する(例えば、特許文献3参照)。 Further, the conventional output circuit is controlled to switch the output state of the output means from the enable state to the disable state by the delay signal output from the first delay circuit that delays the enable control signal by the first specified time. To do. Further, the conventional output circuit has means for performing step-by-step control for switching the output state of the output means from the enabled state to the disabled state in the second specified time (see, for example, Patent Document 3).
しかしながら、従来のバス競合検出方式は、バスラインの電圧レベルとして、論理0と1との中間、又はハイ・インピーダンスを検出することで、バスファイトを検出する技術である。バスラインの電圧レベルとして、論理0と1との中間を検出するということは、バスファイトが既に発生していることを意味し、マスター及びスレーブ内の回路が破壊されることがある。
However, the conventional bus contention detection method is a technique for detecting a bus fight by detecting the intermediate level between
また、従来のバスファイト防止回路は、2つの出力コントロール信号が同時にアサートされることで、バスファイトが発生することを検出し、出力バッファをディスイネーブルにする。これに対し、出力コントロール信号に対して、バス信号自体のタイミングがずれた場合には、バスファイトが発生し、マスター及びスレーブ内の回路が破壊されることがある。 Further, the conventional bus fight prevention circuit detects that bus fight occurs by simultaneously asserting two output control signals, and disables the output buffer. On the other hand, when the timing of the bus signal itself is shifted with respect to the output control signal, a bus fight may occur and the circuits in the master and slave may be destroyed.
また、従来の出力回路は、イネーブル制御信号のタイミングを調整することにより、バスファイトを回避している。これに対し、従来のバスファイト防止回路と同様に、イネーブル制御信号に対して、バス信号自体のタイミングがずれた場合には、バスファイトが発生し、マスター及びスレーブ内の回路が破壊されることがある。
したがって、本発明は、デバイス内の回路の破壊を防止することができるマスターデバイス、電子機器、バス制御方法及び制御プログラムを提供するものである。
The conventional output circuit avoids bus fight by adjusting the timing of the enable control signal. On the other hand, as with the conventional bus fight prevention circuit, when the timing of the bus signal itself is shifted with respect to the enable control signal, a bus fight occurs and the circuits in the master and slave are destroyed. There is.
Therefore, the present invention provides a master device, an electronic apparatus, a bus control method, and a control program that can prevent a circuit in the device from being destroyed.
送受信制御装置は、デバイスからの応答信号を検出する検出部と、検出部による検出結果に基づき、シリアルデータの各バイトのフレームにおける、バスに対するフレームの送出を完了するタイミングを調整するフレーム生成部と、を備える。 The transmission / reception control device includes: a detection unit that detects a response signal from the device; a frame generation unit that adjusts the timing of completing transmission of the frame to the bus in each byte frame of serial data based on a detection result by the detection unit; .
開示の送受信制御装置によれば、デバイス内の回路の破壊を防止することができる。 According to the disclosed transmission / reception control apparatus, it is possible to prevent the circuit in the device from being destroyed.
ここで、本発明は多くの異なる形態で実施可能である。したがって、下記の実施形態の記載内容のみで解釈すべきではない。また、実施形態の全体を通して同じ要素には同じ符号を付けている。 Here, the present invention can be implemented in many different forms. Therefore, it should not be interpreted only by the description of the following embodiment. Also, the same reference numerals are given to the same elements throughout the embodiment.
実施形態では、主に装置について説明するが、いわゆる当業者であれば明らかな通り、本発明はコンピュータで使用可能なプログラム、方法としても実施できる。また、本発明は、ハードウェア、ソフトウェア、又は、ソフトウェア及びハードウェアの実施形態で実施可能である。
プログラムは、ハードディスク、CD−ROM(Compact Disc Read Only Memory)、DVD−ROM(Digital Versatile Disc Read Only Memory)、光記憶装置又は磁気記憶装置等の任意のコンピュータ可読媒体に記録できる。さらに、プログラムはネットワークを介した他のコンピュータに記録することができる。
In the embodiment, the apparatus will be mainly described. However, as will be apparent to those skilled in the art, the present invention can also be implemented as a program and method usable on a computer. In addition, the present invention can be implemented in hardware, software, or software and hardware embodiments.
The program can be recorded on any computer-readable medium such as a hard disk, a CD-ROM (Compact Disc Read Only Memory), a DVD-ROM (Digital Versatile Disc Read Only Memory), an optical storage device, or a magnetic storage device. Furthermore, the program can be recorded on another computer via a network.
(第1の実施形態)
以下の説明においては、情報処理手段の一例として、マスター10及びスレーブ20を用いて説明するが、他の情報処理手段にデータ転送を行う送受信装置であれば、「主」及び「副」の関係にない情報処理手段であってもよい。
(First embodiment)
In the following description, the
図1において、電子機器100は、マスター10と、マスター10によりアドレスが指定されるデバイスである一又は複数(第1、第2、・・・、第k(kは自然数))のスレーブ20と、マスター10及び各スレーブ20間を接続するシリアルバス30とを備えている。
In FIG. 1, an
なお、本実施形態に係る電子機器100は、例えば、通信装置が挙げられ、マスター10として用いられるFPGA(Field Programmable Gate Array)と、スレーブ20として用いられる光モジュールとが、シリアルバス30に接続される。しかしながら、電子機器100は、シリアルバス30を介して、マスター10とスレーブ20との間で、シリアル通信を行うものであれば、通信装置に限られるものではない。例えば、CPU(Central Processing Unit)をマスター10とし、EEPROM(Erasable Programmable ROM)をスレーブ20とした電子機器や、通信用I/O(Input/Output)デバイス及びカメラ等の周辺デバイスをスレーブ20とした携帯電話機等が考えられる。
The
シリアルバス30は、データやアドレス等を伝送する信号線であるデータ信号線31と、マスター10からスレーブ20へのクロックを伝送する信号線であるクロック信号線32を備えている。また、データやアドレス等は、クロック信号線32を伝送するクロックに同期して、データ信号線31を伝送する。
The
なお、マスター10及びスレーブ20による複数のデバイスが、データ信号線31を介して、同時にデータを送信した場合には、複数のデバイス間に異常な電流が流れ、デバイスの破壊に繋がることになる。このため、データ信号線31は、データを送信しなければならないデバイス以外のデバイスによるデータの送信を、電気的に絶縁した状態(ハイ・インピーダンス(High-impedance:Hi−Z))にする。
When a plurality of devices including the
また、マスター10又はスレーブ20における任意の入力端子に接続されている他のデバイスにおける全ての出力端子が同時にハイ・インピーダンスになると、入力端子は、電気的に何も接続されていないことと同様であり、デバイスを破壊する可能性がある。このため、データ信号線31は、100kΩ程度のプルアップ抵抗33を介して、正の電源電圧に接続し、データ信号線31を開放した場合に、H(Hight)の状態(以下、Hレベルと称す)になるように設定されている。
Further, when all output terminals in other devices connected to any input terminal in the
なお、シリアルバス30としては、例えば、フィリップス製のI2C(Inter-Integrated Circuit)バスが挙げられる。このI2Cバスは、データ信号線31及びクロック信号線32が双方向性を有し、各信号線に接続されたプルアップ抵抗33による並列抵抗を介して、正の電源電圧に接続されている。このため、データ信号線31及びクロック信号線32は、バスが開放されているときに両信号線ともHレベルになる。
Examples of the
マスター10は、シリアルバス30上のデータ転送を開始する機能と、データ転送のタイミングを取るクロックを生成する機能と、データ転送を終了する機能とを有するデバイスである。
マスター10は、大別すると、シリアルタイミング生成部11と、クロック生成部12と、フレーム生成部13と、応答信号受信部14とを備えている。
The
The
シリアルタイミング生成部11は、スレーブ20のアドレスを含むシリアルデータの生成に用いるクロック(シリアルデータ用クロック)を生成し、シリアルデータ生成部13aに出力する。また、シリアルタイミング生成部11は、マスター10内部の各構成要素による処理を同期させるタイミング信号を生成し、クロック生成部12、シリアルデータ生成部13a、双方向バッファ制御部13c及び応答信号受信部14に出力する。
The serial timing generator 11 generates a clock (serial data clock) used for generating serial data including the address of the
クロック生成部12は、各スレーブ20からの応答信号であるACKの送信タイミングの基準となるクロックを生成し、クロック信号線32を介して、各スレーブ20内部のシリアルタイミング生成部にクロックを送信する。なお、各スレーブ20のシリアルタイミング生成部は、マスター10からのクロックに基づき、シリアルデータ用クロックを生成し、各スレーブ20内部のシリアルデータ生成部に出力する。
The clock generation unit 12 generates a clock serving as a reference for transmission timing of ACK that is a response signal from each
フレーム生成部13は、各スレーブ20に対して最初に送信するシリアルデータの第一バイトのフレームにおける、少なくとも最下位ビットを除く擬似フレームを生成する。また、フレーム生成部13は、生成した擬似フレームを、データ信号線31を介して、各スレーブ20に送信する。
ここで、擬似フレームを説明するにあたり、シリアルバス30としてI2Cバスを例に挙げ、マスター10及びスレーブ20間のデータ転送について、図2を用いて説明する。
The
Here, in describing the pseudo frame, an I2C bus is taken as an example of the
I2Cバスのデータ転送は、マスター10がスレーブ20にデータを書き込む場合に、例えば、図2(a)に示す転送フォーマットが規定され、マスター10がスレーブ20からデータを読み込む場合に、例えば、図2(b)に示す転送フォーマットが規定されている。なお、マスター10は、これらの転送フォーマットにより、各スレーブ20との送受信を完了することで、各スレーブ20の運用が正常に開始され、電子機器100全体の運用が行われる。
The I2C bus data transfer is performed when the
図2(a)及び図2(b)に示すように、データ信号線31に送出される各バイトの長さは8ビット(BIT7、BIT6、・・・、BIT0)であり、1回のデータ転送で伝送できるバイト数に制限はない。また、各バイトの後には、アクノリッジ・ビット(ACK)がある。
As shown in FIGS. 2A and 2B, the length of each byte sent to the data signal
また、図2(c)に示すように、データ信号線31を転送される各データ・ビット毎に一つのクロック(一クロック分)が、マスター10のクロック生成部12により生成され、クロック信号線32を介して、各スレーブ20に送信される。
Further, as shown in FIG. 2C, one clock (for one clock) is generated by the clock generator 12 of the
なお、スレーブ20又はマスター10は、シリアルデータの各バイトの最下位ビット(BIT0)に対応するクロックの立ち上がりエッジ(又は立ち下がりエッジ)を認識して、ACKを返信する。また、クロックがHレベルの間は、データ信号線31の状態は一定でなければならず、データ信号線31がHレベルとL(Low)レベルとの間で状態を変更できるのは、クロック信号線32のクロックがLレベルのときに限られる。すなわち、図2(c)の最上段及び第二段目のタイミングチャートに示すように、一クロック分において、0(各ビットの立ち上がりエッジに対応)から四分の一周期(T/4)まではクロックがLレベルである。また、四分の一周期(T/4)から四分の三周期(3T/4)まではクロックがHレベルであり、四分の三周期(3T/4)から一周期(各ビットの立ち下がりエッジに対応)はクロックがLレベルである。
The
なお、図2(c)において、最上段は、マスター10のクロック生成部12により生成され、マスター10から各スレーブ20にクロック信号線32を介して伝送されるクロックを示している。また、第二段目は、マスター10からデータ信号線31に送出されるシリアルデータを示しており、バイト(BIT7〜BIT0)毎にデータ信号線31を占有し、各バイト間ではスレーブ20からのACKを受信するためにデータ信号線31を開放(Hi−Z)している。また、第三段目は、スレーブ20からデータ信号線31に送出されるシリアルデータを示しており、ACKを送信する度にデータ信号線31を占有し、各ACK間ではマスター10からデータを受信するためにデータ信号線31を開放(Hi−Z)している。また、最下段は、第二段目及び第三段目に示すシリアルデータによるデータ信号線31上のデータ転送の状態を示している。
In FIG. 2C, the uppermost row indicates a clock generated by the clock generation unit 12 of the
I2Cバスの通信手順では、スタート(START)条件及びストップ(STOP)条件という固有の状態が発生する。このスタート条件は、クロック信号線32がHレベルのときに、マスター10がデータ信号線31をHレベルからLレベル(スタート・ビット)に変化させることで発生する。また、ストップ条件は、クロック信号線32がHレベルのときに、マスター10がデータ信号線31をLレベルからHレベル(ストップ・ビット)に変化させることで発生する。スタート条件が発生した後は、シリアルバス30がビジー状態になり、ストップ条件が発生した後は、シリアルバス30が開放され、シリアルバス30がフリー状態になる。
In the communication procedure of the I2C bus, unique states such as a start (START) condition and a stop (STOP) condition occur. This start condition occurs when the
また、転送フォーマットは、図2(a)及び図2(b)に示すように、スタート・ビット(START)に続く、第一バイトとして、7ビットのスレーブ・アドレス(DEVICE ADDRESS)と1ビットのデータ方向ビット(READ/WRITE)とが規定されている。このデータ方向ビットは、「0」であればデータ送信(書き込み)を示し、「1」であればデータ要求(読み込み)を示す。すなわち、各スレーブ20は、7ビット・アドレスにより、マスター10がどのスレーブ20を選択するかを判断し、データ方向ビットにより、マスター10からのデータの送信又は要求を判断する。
As shown in FIGS. 2 (a) and 2 (b), the transfer format includes a 7-bit slave address (DEVICE ADDRESS) and a 1-bit as the first byte following the start bit (START). Data direction bit (READ / WRITE) is specified. If the data direction bit is “0”, it indicates data transmission (write), and if it is “1”, it indicates a data request (read). That is, each
なお、マスター10は、第一バイトに対するスレーブ20からのACKを受信することにより、スレーブ20における運用に必要な各種設定データを、スレーブ20に送信する。また、図2(a)及び図2(b)において、ワード・アドレス(WORD ADDRESS)は、スレーブ20内のアドレスを指定するためのアドレスデータである。
The
つぎに、本実施形態に係る擬似フレームについて、図3を用いて説明する。
シリアルデータの各バイトによる通常のフレームは、図3(a)に示すように、バイト長が8ビットであるフレームである。これに対し、本実施形態に係る擬似フレームは、通常のフレームに対して、少なくとも最下位ビット(BIT0)を除いたバイト長(例えば、図3(b)に示す7ビット)のフレームである。
Next, a pseudo frame according to the present embodiment will be described with reference to FIG.
As shown in FIG. 3A, a normal frame using each byte of serial data is a frame having a byte length of 8 bits. On the other hand, the pseudo frame according to the present embodiment is a frame having a byte length (for example, 7 bits shown in FIG. 3B) excluding at least the least significant bit (BIT0) from a normal frame.
特に、I2Cバスでは、スタート・ビットに続く第一バイトが、スレーブ20のアドレスを示す7ビット・アドレスと、スレーブ20に対するデータの送信又は要求を示すデータ方向ビットとに相当する。このため、擬似フレームとしては、図3(c)に示すように、データ方向ビットを除く、7ビット・アドレスを含むフレームとすることにより、スレーブ20のアドレスを指定したうえで、所望のスレーブ20に擬似フレームを送信することができる。
In particular, in the I2C bus, the first byte following the start bit corresponds to a 7-bit address indicating the address of the
なお、シリアルデータの第一バイトに対するACKは、スタート・ビットに対応するクロックに続く8クロック目の立ち上がりエッジ(又は立ち下がりエッジ)に基づき、返信される。このため、擬似フレームは、極端に言えば、シリアルデータの第一バイトの全ビットを除いてもよい(第一バイトを受信状態としてもよい)。 The ACK for the first byte of serial data is returned based on the rising edge (or falling edge) of the eighth clock following the clock corresponding to the start bit. For this reason, in the extreme case, the pseudo frame may exclude all the bits of the first byte of the serial data (the first byte may be in the reception state).
しかしながら、I2Cバスでは、スタート・ビットに続く第一バイトが、スレーブ20のアドレスを示す7ビット・アドレスである。このため、スレーブ20を特定するためには、7ビット・アドレスを削除せずに、データ方向ビットのみを除く擬似フレームとすることが好ましい。
However, on the I2C bus, the first byte following the start bit is a 7-bit address indicating the address of the
特に、ACKがシリアルデータの各バイトにおける最下位ビットより上位のビット(BIT7〜BIT1)に重畳することは、各バイトの最下位ビットに対応するクロックの立ち上がりエッジ(又は立ち下がりエッジ)を認識せずにACKを返信していることになる。すなわち、ACKがシリアルデータの各バイトにおける最下位ビットより上位のビットに重畳することは、シリアルバス30のインタフェースにおける明らかな規格違反であり、通常、バスファイトが生じる場合は、ACKが最下位ビットに重畳するものである。
In particular, when ACK is superimposed on the bits (BIT7 to BIT1) higher than the least significant bit in each byte of serial data, the rising edge (or falling edge) of the clock corresponding to the least significant bit of each byte is recognized. ACK is returned. That is, it is an obvious violation of the standard at the interface of the
なお、擬似フレームは、フレーム生成部13により生成されるが、より具体的には、フレーム生成部13が備える、シリアルデータ生成部13aと、双方向バッファ部13bと、双方向バッファ制御部13cとにより生成される。
Note that the pseudo frame is generated by the
また、フレーム生成部13は、応答信号受信部14による検出結果に基づき、シリアルデータの各バイトのフレームにおける、データ信号線31に対するフレームの送出を完了するタイミングを調整する。
Further, the
応答信号受信部14は、スレーブ20からの応答信号を検出する検出部に相当し、スレーブ20からの応答信号であるACKを受信するブロックであり、サンプリングクロック生成部14aと、応答時間算出部14bとを備えている。
The response signal reception unit 14 corresponds to a detection unit that detects a response signal from the
サンプリングクロック生成部14aは、クロック生成部12により生成されるクロックのクロック周波数より高いクロック周波数を有するサンプリングクロックを生成し、応答時間算出部14bに出力する。なお、サンプリングクロックは、クロック生成部12により生成されるクロックに対して高速にするほど、解像度が上がり、後述するACKによる電位レベルの変化点を検出する精度を高めることができる。例えば、シリアルバス30がI2Cバスの場合に、マスター10により生成されるクロックのクロック周波数を100kHz〜400kHzとする規格に対して、サンプリングクロックのクロック周波数を50MHz程度にすることで、充分な解像度を得ることができる。
The sampling clock generation unit 14a generates a sampling clock having a clock frequency higher than the clock frequency of the clock generated by the clock generation unit 12, and outputs the sampling clock to the response time calculation unit 14b. Note that the higher the sampling clock is, the higher the speed of the clock generated by the clock generation unit 12, the higher the resolution, and the higher the accuracy of detecting a potential level change point due to ACK described later. For example, when the
応答時間算出部14bは、擬似フレームをデータ信号線31に送出し終えた時点から擬似フレームに対するスレーブ20からの応答信号を検出した時点までの応答時間を、サンプリングクロックに基づいて算出し、双方向バッファ制御部13cに出力する。
The response time calculation unit 14b calculates a response time from the time when the pseudo frame is transmitted to the data signal
なお、本実施形態において、擬似フレームをデータ信号線31に送出し終えた時点(以下、応答時間の始点と称す)とは、マスター10が擬似フレームの最下位ビット(図3(b)であれば、BIT1)の立ち下がりエッジをデータ信号線31に送出した時点である。しかし、マスター10により管理されるものであれば、前述の最下位ビットの立ち下がりエッジをデータ信号線31に送出した時点に限定されない。例えば、最下位ビットの立ち下がりエッジをデータ信号線31に送出した直後に生成されるサンプリングクロックの立ち上がり又は立ち下がりを用いても良い。また、擬似フレームに対するスレーブ20からの応答信号を検出した時点(以下、応答時間の終点と称す)とは、後述するACKによる変化点を検出した時点である。
In the present embodiment, the time point when the pseudo frame has been sent to the data signal line 31 (hereinafter referred to as the response time start point) is the least significant bit of the pseudo frame (see FIG. 3B). For example, it is the time when the falling edge of BIT1) is sent to the data signal
ここで、応答時間の算出方法について、図4(a)を用いて説明する。なお、図4(a)において、最上段は、マスター10からデータ信号線31に送出されるシリアルデータを示しており、擬似フレーム(BIT7〜BIT1)の最下位ビット(BIT1)の送出後はデータ信号線31を開放(Hi−Z)し、受信状態にしている。また、第二段目は、最上段に示すシリアルデータによるスレーブ20における受信データを示しており、最上段におけるハイ・インピーダンスはプルアップ抵抗33によりHレベルとしてスレーブ20に受信される。マスター10からデータ信号線31に送出されるシリアルデータがBIT0を含んでいないので、スレーブ20における受信データはBIT0を受信しない。しかし、説明の便宜上、第二段目においては、プルアップ抵抗33によりHレベルとなる箇所に、BIT0を表記している。また、第三段目は、サンプリングクロック生成部14aにより生成され、応答時間算出部14bに出力されるサンプリングクロックを示している。さらに、第四段目は、スレーブ20からデータ信号線31に送出されるシリアルデータを示しており、BIT0に対応するクロック(スタート・ビットに対応するクロックに続く8クロック目)の立ち上がりエッジ(又は立下りエッジ)を認識して、ACKを送信している。また、最下段は、第四段目に示すシリアルデータによるマスター10における受信データを示しており、ハイ・インピーダンスはプルアップ抵抗33によりHレベルとしてマスター10に受信される。
Here, a method for calculating the response time will be described with reference to FIG. 4A shows the serial data transmitted from the
図4(a)に示すように、応答時間算出部14bは、サンプリングクロックにおける一のクロックの立ち上がりエッジを応答時間の始点に一致させて、この一のクロックからのサンプリングクロックのクロック数を積算し始める。そして、応答時間算出部14bは、HレベルからACK(Lレベル)への電位レベルの変化点を検出する(図4(a)ではサンプリングクロックの8クロック目の立ち上がりエッジ)。そして、応答時間算出部14bは、変化点を検出した時点におけるサンプリングクロックのクロック数の積算値(図4(a)では8個)を応答時間として算出する。 As shown in FIG. 4A, the response time calculation unit 14b makes the rising edge of one clock in the sampling clock coincide with the start point of the response time, and accumulates the number of sampling clocks from this one clock. start. Then, the response time calculation unit 14b detects the change point of the potential level from H level to ACK (L level) (the rising edge of the eighth sampling clock in FIG. 4A). Then, the response time calculation unit 14b calculates an integrated value (eight in FIG. 4A) of the number of sampling clocks at the time when the change point is detected as the response time.
なお、応答時間の終点としてACKの立ち下がりエッジを検出することが理想であるが、図4(a)に示すように、ACKの立ち下がりエッジとサンプリングクロックの立ち上がりエッジとが一致するとは限らない。このため、前述したとおり、サンプリングクロックは、クロック生成部12により生成されるクロックに対して高速にするほど、ACKの立ち下がりエッジと、変化点を検出したサンプリングクロックの立ち上がりエッジとの間隔を狭めることができる。すなわち、ACKの立ち下がりエッジとサンプリングクロックの立ち上がりエッジとの誤差を小さくし、応答時間の精確な値を算出することができる。 Although it is ideal to detect the falling edge of ACK as the end point of the response time, as shown in FIG. 4A, the falling edge of ACK does not always match the rising edge of the sampling clock. . Therefore, as described above, the higher the sampling clock is, the shorter the interval between the ACK falling edge and the rising edge of the sampling clock at which the change point is detected. be able to. That is, the error between the falling edge of ACK and the rising edge of the sampling clock can be reduced, and an accurate value of the response time can be calculated.
シリアルデータ生成部13aは、シリアルデータを生成するブロックであり、例えば、パラレルデータとして書き込まれたデータを1ビットずつシリアルデータとして、双方向バッファ部13bに出力するパラレル・シリアル変換レジスタである。
The serial data generation unit 13a is a block that generates serial data. For example, the serial data generation unit 13a is a parallel / serial conversion register that outputs data written as parallel data bit by bit as serial data to the
双方向バッファ部13bは、双方向バッファ制御部13cからの制御信号に基づき、シリアルバス30のデータ信号線31に対するデータ転送の方向(送信方向、受信方向)を切り替える双方向バッファである。なお、双方向バッファ部13bは、データ信号線31を介して、各スレーブ20内部の双方向バッファ部に接続されている。
The
双方向バッファ制御部13cは、各スレーブ20に対して最初に送信するシリアルデータの第一バイトにおける、少なくとも最下位ビットで、双方向バッファ部13bを制御してデータ転送の方向を受信方向(=ハイ・インピーダンスの状態)にする。すなわち、双方向バッファ制御部13cは、シリアルデータ生成部13aにより生成された通常のフレームを擬似フレームとしてデータ信号線31に送出するために、双方向バッファ部13bを制御する。
The bidirectional
また、双方向バッファ制御部13cは、応答時間算出部14bにより算出した応答時間に基づき、シリアルデータの各バイトのフレームにおける、データ信号線31に対するフレームの送出を完了するタイミングを調整する。すなわち、双方向バッファ制御部13cは、応答時間に基づき、双方向バッファ部13bから送信されるシリアルデータに対して、シリアルデータの各バイトの最下位ビットにおける、データ転送の方向を受信方向にするタイミングを調整する。
Further, the bidirectional
なお、応答時間算出部14bにより算出した応答時間は、スレーブ20毎に異なる場合があるため、双方向バッファ制御部13cは、各スレーブ20に対して算出した応答時間を、各スレーブの識別情報に対応付けて格納する応答時間格納部13dを備えている。
In addition, since the response time calculated by the response time calculation unit 14b may be different for each
ここで、シリアルデータの各バイトの最下位ビットにおける、データ転送の方向を受信方向にするタイミングの調整について、図4(b)を用いて説明する。なお、図4(b)において、上段は、サンプリングクロック生成部14aにより生成され、応答時間算出部14bに出力されるサンプリングクロックを示しており、前述した図4(a)の第三段目のサンプリングクロックのクロック周波数と同一である。また、下段は、シリアルデータの各バイトの最下位ビットにおける、データ転送の方向を受信方向にするタイミングを調整して、バスファイトの発生を回避したデータ信号線31上のデータ転送の状態を示している。
Here, adjustment of the timing at which the data transfer direction is set to the reception direction in the least significant bit of each byte of the serial data will be described with reference to FIG. 4B shows the sampling clock generated by the sampling clock generation unit 14a and output to the response time calculation unit 14b. The third stage in FIG. 4A described above. It is the same as the clock frequency of the sampling clock. The lower row shows the state of data transfer on the data signal
図4(b)に示すように、双方向バッファ制御部13cは、シリアルデータの各バイトにおける最下位ビットの立ち上がりエッジに、サンプリングクロックにおける一のクロックの立ち上がりエッジを一致させる。そして、双方向バッファ制御部13cは、各バイトにおける最下位ビットの立ち下がりエッジが、算出した応答時間であるサンプリングクロックのクロック数の積算値を超えないように、最下位ビットをデータ信号線31に送出し続ける時間を調整する。例えば、算出したサンプリングクロックのクロック数が8個である場合に、双方向バッファ制御部13cは、図4(b)に示すように、サンプリングクロックの7クロック目の立ち上がりエッジにおいて、データ信号線31に対するデータ転送の方向を受信方向にする。
As shown in FIG. 4B, the bidirectional
このように、フレーム生成部13は、シリアルデータ生成部13aにより生成される通常のフレームに対して、双方向バッファ部13b及び双方向バッファ制御部13cにより、データ転送の方向を切り替えるだけで、所望のフレームを簡易に生成することができる。
As described above, the
つぎに、本実施形態に係る電子機器100におけるバス制御方法について説明する。なお、以下の説明においては、シリアルバス30として、I2Cバスを用いた場合を例に挙げて説明する。
Next, a bus control method in the
まず、電子機器100における通常の運用を開始する前に行う、各スレーブ20に対応する応答時間(サンプリングクロックのクロック数の積算値)を算出するセットアップについて、図5を用いて説明する。
電子機器100のユーザは、電子機器100の電源を入れて、マスター10及びスレーブ20を起動する(ステップS1)。
First, a setup for calculating a response time (integrated value of the number of sampling clocks) corresponding to each
The user of the
マスター10のシリアルタイミング生成部11は、シリアルデータ用クロックを生成して、シリアルデータ生成部13aに出力する。また、シリアルタイミング生成部11は、タイミング信号を生成して、クロック生成部12、シリアルデータ生成部13a、双方向バッファ制御部13c及び応答信号受信部14に出力する(ステップS2)。
The serial timing generation unit 11 of the
クロック生成部12は、タイミング信号に基づき、クロックを生成し、クロック信号線32を介して接続する全てのスレーブ20に対して、共通のクロックを送信する(ステップS3)。
また、サンプリングクロック生成部14aは、タイミング信号に基づき、サンプリングクロックを生成し、応答時間算出部14bに出力する(ステップS4)。
The clock generator 12 generates a clock based on the timing signal, and transmits a common clock to all the
Further, the sampling clock generation unit 14a generates a sampling clock based on the timing signal and outputs it to the response time calculation unit 14b (step S4).
シリアルデータ生成部13aは、指定したスレーブ20の7ビット・アドレスと、データ送信(書き込み)を示すデータ方向ビットとからなる第一バイトを生成し、双方向バッファ部13bに出力する(ステップS5)。すなわち、シリアルデータ生成部13aは、シリアルデータ用クロックに基づき、シリアルデータの第一バイトによる通常のフレームを生成し、双方向バッファ部13bに出力する。
The serial data generation unit 13a generates a first byte including a 7-bit address of the designated
双方向バッファ制御部13cは、クロック信号線32がHレベルのときに、データ信号線31をHレベルからLレベル(スタート・ビット)に変化させるように、双方向バッファ部13bを制御して、データ転送の方向を送信方向にする(ステップS6)。
双方向バッファ部13bは、スタート・ビットに続き、シリアルデータの第一バイトのうち7ビット・アドレスをデータ信号線31に送出する(ステップS7)。
The bidirectional
Following the start bit, the
そして、双方向バッファ制御部13cは、シリアルデータの第一バイトにおけるデータ方向ビットの立ち上がりエッジにおいて、データ転送の方向を送信方向から受信方向(=ハイ・インピーダンスの状態)に切り替える(ステップS8)。なお、スレーブ20は、プルアップ抵抗33により、Hレベルが入力されることになる。また、このとき、応答時間算出部14bは、サンプリングクロックにおける一のクロックの立ち上がりエッジを、送信方向から受信方向に切り替えるタイミングと一致させ、サンプリングクロックのクロックを積算し始める。
Then, the bidirectional
そして、アドレスを指定されたスレーブ20は、スタート・ビットに基づき、データ転送の開始を認識し、7ビット・アドレスに基づき、自デバイスが指定されたことを認識する(ステップS9)。
The addressed
また、アドレスを指定されたスレーブ20は、スタート・ビットに対応するクロックに続く、8クロック目の立ち上がりエッジ(又は立ち下がりエッジ)に基づき、マスター10に対してACKを返信する(ステップS10)。
そして、マスター10の双方向バッファ部13bは、スレーブ20からのACKを受信すると、応答信号受信部14の応答時間算出部14bにACKを出力する(ステップS11)。
Also, the
And the
応答時間算出部14bは、HレベルからACK(Lレベル)への電位レベルの変化点を検出し、変化点を検出した時点におけるサンプリングクロックのクロック数の積算値を応答時間として算出する(ステップS12)。
そして、応答時間算出部14bは、算出した応答時間(サンプリングクロックのクロック数の積算値)を双方向バッファ制御部13cに出力する(ステップS13)。
The response time calculation unit 14b detects the change point of the potential level from H level to ACK (L level), and calculates the integrated value of the number of sampling clocks at the time when the change point is detected as the response time (step S12). ).
Then, the response time calculation unit 14b outputs the calculated response time (the integrated value of the number of sampling clocks) to the bidirectional
双方向バッファ制御部13cは、入力された応答時間を、この応答時間の対象デバイスであるスレーブの識別情報に対応付けて、応答時間格納部13dに格納する(ステップS14)。
そして、マスター10は、クロック信号線32を介して接続する全てのスレーブ20に対して、擬似フレームを送信した否かを判断する(ステップS15)。
The bidirectional
Then, the
ステップS15において、全てのスレーブ20に対して擬似フレームを送信していないと判断した場合に、マスター10は、擬似フレームを送信していないスレーブ20のうち、一のスレーブ20のアドレスを指定し、前述したステップS5に戻る。
また、ステップS15において、全てのスレーブ20に対して擬似フレームを送信したと判断した場合には、処理を終了する。
If it is determined in step S15 that pseudo frames have not been transmitted to all the
If it is determined in step S15 that pseudo frames have been transmitted to all the
つぎに、セットアップ終了後のマスター10及びスレーブ20間のシリアル通信について、図6を用いて説明する。なお、以下の説明においては、図2(a)に示す、マスター10から一のスレーブ20へのデータ送信(書き込み)を例に挙げて説明する。また、マスター10及びスレーブ20は、既に起動しており、マスター10からクロック信号線32を介して接続する全てのスレーブ20に対して、共通のクロックを送信しているものとする。
Next, serial communication between the
マスター10のシリアルデータ生成部13aは、シリアルタイミング生成部11からのシリアルデータ用クロックに基づき、4バイト(スレーブ・アドレス、ワード・アドレス、データ1、データ2)のシリアルデータを生成する。そして、シリアルデータ生成部13aは、シリアルデータのうち、指定したスレーブ20の7ビット・アドレスと、データ送信を示すデータ方向ビットとからなる第一バイトを、双方向バッファ部13bに出力する(ステップS101)。
The serial data generation unit 13a of the
双方向バッファ制御部13cは、指定したスレーブ20に対応する応答時間(サンプリングクロックのクロック数の積算値)を、応答時間格納部13dから参照する(ステップS102)。
The bidirectional
また、双方向バッファ制御部13cは、クロック信号線32がHレベルのときに、データ信号線31をHレベルからLレベル(スタート・ビット)に変化させるように、双方向バッファ部13bを制御して、データ転送の方向を送信方向にする(ステップS103)。
そして、双方向バッファ部13bは、シリアルデータの第一バイトをデータ信号線31に送出し始める(ステップS104)。
The bidirectional
Then, the
そして、双方向バッファ制御部13cは、第一バイトの最下位ビットの立ち上がりエッジに、サンプリングクロックにおける一のクロックの立ち上がりエッジを一致させて、サンプリングクロックのクロック数を積算し始める(ステップS105)。
Then, the bidirectional
また、双方向バッファ制御部13cは、第一バイトの最下位ビットの立ち下がりエッジがステップS102で参照した応答時間を超えないように、データ転送の方向を送信方向から受信方向に切り替える(ステップS106)。
Further, the bidirectional
そして、アドレスを指定されたスレーブ20は、第一バイトの最下位ビットに対応するクロックの立ち上がりエッジ(又は立ち下がりエッジ)に基づき、マスター10に対してACKを返信する(ステップS107)。
Then, the
マスター10の双方向バッファ部13bは、スレーブ20からのACKを受信すると、シリアルデータ生成部13aにACKを出力する(ステップS108)。
また、シリアルデータ生成部13aは、ACKの入力に基づき、次のバイトを双方向バッファ部13bに出力し、前述したステップS104〜ステップS108(第一バイトを、第二バイト、第三バイト又は第四バイトに読み替える)を繰り返す。
When the
Further, the serial data generation unit 13a outputs the next byte to the
そして、双方向バッファ制御部13cは、クロック信号線32がHレベルのときに、データ信号線31をLレベルからHレベル(ストップ・ビット)に変化させるように、双方向バッファ部13bを制御して、データ信号線31を開放する(ステップS109)。これにより、マスター10は、一のスレーブ20へのデータ送信(書き込み)を終了する。
The bidirectional
以上のように、本実施形態に係るマスター10は、フレーム生成部13が、応答信号受信部14による検出結果に基づき、シリアルデータの各バイトのフレームにおける、データ信号線31に対するフレームの送出を完了するタイミングを調整する。これにより、本実施形態に係るマスター10は、スレーブ20による応答信号を返信するタイミングが許容範囲を満たしていない場合であっても、バスファイトを発生させるがことなく、デバイス内の回路の破壊を防止できるという作用効果を奏する。
As described above, in the
特に、本実施形態に係るマスター10は、電子機器100による通常の運用を開始する前に、スレーブ20に擬似フレームを送信し、スレーブ20からの応答信号の応答時間を算出する。そして、電子機器100による通常の運用において、マスター10は、算出した応答時間に基づき、シリアルデータの各バイトの最下位ビットにおけるデータ信号線31に対する送出時間を調整する。これにより、本実施形態に係るマスター10は、スレーブ20による応答信号を返信するタイミングが許容範囲を満たしていない場合であっても、バスファイトを一度も発生させるがことなく、デバイス内の回路の破壊を防止できるという作用効果を奏する。
In particular, the
また、本実施形態に係るマスター10は、複数のスレーブ20における応答信号の送信タイミングが異なる場合であっても、マスター10の回路を変更することなく、各スレーブ20による応答信号の送信タイミングに対応することができるという作用効果を奏する。
特に、マスター10の回路を変更することなく、各スレーブ20による応答信号の送信タイミングに対応することができるということは、マスター10又はスレーブ20の交換や回路の設計変更に伴う製造コストの増加を抑制できるという作用効果を奏する。
Further, the
In particular, the fact that it is possible to respond to the transmission timing of the response signal by each
なお、本実施形態においては、各スレーブ20に対して最初に送信するシリアルデータの第一バイトにおけるフレームで擬似フレームを生成しているが、各スレーブ20に対して最初に送信するシリアルデータの第一バイトでなくてもよい。しかしながら、各スレーブ20に対して最初に送信するシリアルデータの第一バイトで擬似フレームを生成することは、バスファイトを完全に防止することができるために好ましい。
In the present embodiment, the pseudo frame is generated with the frame in the first byte of the serial data transmitted first to each
また、本実施形態においては、擬似フレームを用いてACKの応答時間を算出しているが、通常のフレームを用いてACKの応答時間を算出してもよい。この場合には、応答時間の始点が、マスター10が通常のフレームの最下位ビット(図3(a)であれば、BIT0)の立ち下がりエッジをデータ信号線31に送出した時点である。しかしながら、擬似フレームを用いてACKの応答時間を算出することは、ACKの応答時間を算出するためのフレームに対しても、バスファイトを防止することができるために好ましい。
In this embodiment, the ACK response time is calculated using a pseudo frame, but the ACK response time may be calculated using a normal frame. In this case, the start point of the response time is the time when the
また、以上の説明においては、シリアルバス30としてI2Cバスを例に挙げ、マスター10及びスレーブ20間のデータ転送について説明したが、シリアルバス30はI2Cバスに限られるものではなく、例えば、CPUバスにも本発明を適用することができる。また、データ転送に用いるバスの種別は、シリアルバス30に限られるものではなく、パラレルバスにも本発明を適用することができる。
In the above description, the I2C bus is taken as an example of the
(第2の実施形態)
図7において、本実施形態に係る電子機器100は、データ信号線31及びクロック信号線32とは別に、マスター10及び各スレーブ20間を接続し、マスター10から各スレーブ20に対してパワーオンリセットの制御を可能にする制御信号線34を備えている。
(Second Embodiment)
In FIG. 7, the
スレーブ20は、外部からの制御信号に基づき、自身の動作を停止するディセーブル機能を有する電源部20aを備えている。
マスター10は、応答時間算出部14bにより算出される応答時間が予め設定された範囲外である場合に、該当するスレーブ20を停止させる制御信号を、制御信号線34を介して、該当するスレーブ20の電源部20aに送信するスレーブ制御部15を備えている。なお、スレーブ制御部15は、予め設定された範囲としての閾値を保持している。
The
When the response time calculated by the response time calculation unit 14b is outside the preset range, the
ここで、予め設定された範囲としては、例えば、フレーム生成部13が擬似フレームを7ビットのフレームとして生成するのであれば、クロック生成部12により生成されるクロックにおける一クロックの四分の一周期(T/4)より大きい範囲を設定する。これにより、応答時間が予め設定された範囲外である場合は、スレーブ20が擬似フレームを含む第一バイトの最下位ビットに対応するクロックの立ち上がりエッジを認識せずにACKを返信していることを意味する。すなわち、スレーブ20からの応答信号の応答時間が予め設定された範囲外である場合は、シリアルバス30のインタフェースにおける規格を違反するスレーブ20であることがわかる。
Here, as a preset range, for example, if the
なお、予め設定された範囲としては、擬似フレームをnビット(0<=n<8,nは自然数)のフレームとして生成するのであれば、(1+4(7−n))T/4(Tは一クロック分の周期)より大きい範囲を、予め設定された範囲として設定することになる。 As a preset range, if the pseudo frame is generated as an n-bit frame (0 <= n <8, where n is a natural number), (1 + 4 (7−n)) T / 4 (T is A range larger than the period of one clock) is set as a preset range.
また、予め設定された範囲としては、サンプリングクロックのクロック数によって設定してもよい。例えば、図4(a)に示すサンプリングクロックの3クロック目の立ち上がりエッジが、クロック生成部12により生成されるクロックの立ち上がりエッジに一致しているのであれば、サンプリングクロックのクロック数が3個より多い範囲を設定する。 Further, the preset range may be set according to the number of sampling clocks. For example, if the rising edge of the third clock of the sampling clock shown in FIG. 4A matches the rising edge of the clock generated by the clock generator 12, the number of sampling clocks is three. Set a large range.
つぎに、本実施形態に係る電子機器100におけるバス制御方法について、図8を用いて説明する。
まず、マスター10の応答時間算出部14bは、前述した第1の実施形態におけるステップS12により算出した応答時間を、この応答時間の対象デバイスであるスレーブ20の識別情報と共に、スレーブ制御部15に出力する(ステップS201)。
Next, a bus control method in the
First, the response time calculation unit 14b of the
スレーブ制御部15は、予め設定された範囲である閾値と入力された応答時間とを比較して、応答時間が予め設定された範囲内であるか否かを判断する(ステップS202)。
ステップS202において、入力された応答時間が予め設定された範囲内であれば、処理を終了する。
The slave control unit 15 compares the threshold that is a preset range with the input response time, and determines whether or not the response time is within the preset range (step S202).
In step S202, if the input response time is within a preset range, the process ends.
また、ステップS202において、入力された応答時間が予め設定された範囲外であれば、制御信号線34を介して、該当するスレーブ20の電源部20aに制御信号を送信する(ステップS203)。
そして、制御信号を送信されたスレーブ20は、電源部20aに対してディセーブル機能を発動させ、スレーブ20の電源を落とし(ステップS204)、処理を終了する。
In step S202, if the input response time is outside the preset range, a control signal is transmitted to the
Then, the
以上のように、本実施形態に係る電子機器100においては、シリアルバス30のインタフェースにおける規格違反のスレーブ20を故障とみなして停止することで、規格違反のスレーブ20による誤動作を事前に防止することができるという作用効果を奏する。
As described above, in the
特に、規格違反のスレーブ20は、マスター10に返信するACKが、マスター10からのシリアルデータの各バイトの最下位ビットより上位のビットに重畳する場合がある。このため、仮に、応答時間に基づき、シリアルデータの各バイトのフレームにおける、データ信号線31に対するフレームの送出を完了するタイミングを調整した場合には、シリアルデータの各バイトの少なくとも最下位ビットが送出されない状態となる。すなわち、マスター10は、規格違反のスレーブ20に対して、8ビットからなる正しいデータを送信できないことになる。
In particular, the
[付記] 以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
(付記1) 双方向性を有するバスを介してシリアルデータをデバイスに送信し、当該シリアルデータの各バイトに対する当該デバイスからの応答信号を受信する送受信制御装置において、前記デバイスからの応答信号を検出する検出部と、前記検出部による検出結果に基づき、前記シリアルデータの各バイトのフレームにおける、前記バスに対するフレームの送出を完了するタイミングを調整するフレーム生成部と、を備える送受信制御装置。
[Appendix] The following appendices are further disclosed with respect to the embodiment including the above examples.
(Supplementary Note 1) In a transmission / reception control device that transmits serial data to a device via a bidirectional bus and receives a response signal from the device for each byte of the serial data, the response signal from the device is detected. A transmission / reception control device comprising: a detection unit configured to adjust a timing for completing transmission of a frame to the bus in each byte frame of the serial data based on a detection result of the detection unit;
(付記2) プルアップ抵抗が接続された双方向性を有するバスを介してシリアルデータをデバイスに送信し、当該シリアルデータの各バイトに対する当該デバイスからの応答信号を受信する送受信制御装置において、前記デバイスからの応答信号の送信タイミングの基準となるクロックを生成し、前記バスのクロック信号線を介して、前記デバイスに当該クロックを送信するクロック生成部と、前記シリアルデータを前記バスのデータ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記デバイスからの応答信号を検出した時間を算出する応答時間算出部と、前記応答時間算出部により算出した時間に基づき、前記シリアルデータの各バイトのフレームにおける、前記データ信号線に対するフレームの送出を完了するタイミングを調整するフレーム生成部と、を備える送受信制御装置。 (Supplementary Note 2) In a transmission / reception control device that transmits serial data to a device via a bidirectional bus connected to a pull-up resistor, and receives a response signal from the device for each byte of the serial data. A clock generation unit that generates a clock serving as a reference for transmission timing of a response signal from the device, and transmits the clock to the device via the clock signal line of the bus; and the serial data as the data signal line of the bus A response time calculation unit that calculates a time when a response signal from the device generated based on the clock and the state of the bus by the pull-up resistor is detected; and calculated by the response time calculation unit Based on the measured time, the data signal line in each byte frame of the serial data Reception control unit and a frame generator for adjusting the completion timing the transmission of the frame that.
(付記3) 付記2に記載の送受信制御装置において、前記フレーム生成部が、前記シリアルデータの各バイトのフレームよりも短い擬似フレームを生成し、前記バスのデータ信号線を介して、前記デバイスに当該擬似フレームを送信し、前記応答時間算出部が、前記擬似フレームを前記データ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記デバイスからの応答信号を検出した時点までの時間を算出する送受信制御装置。
(Supplementary note 3) In the transmission / reception control device according to
(付記4) 前記付記2又は3に記載の送受信制御装置において、前記フレーム生成部が、前記シリアルデータを生成するシリアルデータ生成部と、前記バスのデータ信号線に対するデータ転送の方向を切り替える双方向バッファ部と、前記シリアルデータ生成部により生成され、前記双方向バッファ部から送信されるシリアルデータのうち、前記デバイスに対して最初に送信するシリアルデータの第一バイトにおける少なくとも最下位ビットで、前記双方向バッファ部を制御して前記データ転送の方向を受信方向にする双方向バッファ制御部と、を備え、前記双方向バッファ制御部が、前記応答時間算出部により算出した時間に基づき、前記双方向バッファ部から送信されるシリアルデータに対して、当該シリアルデータの各バイトの最下位ビットにおける、前記データ転送の方向を受信方向にするタイミングを調整する送受信制御装置。
(Supplementary Note 4) In the transmission / reception control device according to
(付記5) 前記付記2乃至4のいずれかに記載の送受信制御装置において、前記クロック生成部により生成されるクロックのクロック周波数より高いクロック周波数を有するサンプリングクロックを生成するサンプリングクロック生成部を備え、前記応答時間算出部が、前記サンプリングクロック生成部により生成したサンプリングクロックに基づき、前記応答時間を算出する送受信制御装置。
(Supplementary Note 5) In the transmission / reception control device according to any one of
(付記6) 前記付記3に記載の送受信制御装置において、前記シリアルデータの第一バイトが、前記デバイスのアドレスを示す7ビット・アドレスと、当該デバイスに対するデータの送信又は要求を示すデータ方向ビットとに相当し、前記擬似フレームが、前記データ方向ビットを除く、前記7ビット・アドレスを含むフレームである送受信制御装置。
(Supplementary note 6) In the transmission / reception control device according to
(付記7) データ転送を可能にするクロックを生成し、データ転送を開始及び終了する第1のデバイスと、当該第1のデバイスによりアドレスが指定される第2のデバイスと、当該第1のデバイス及び第2のデバイス間を接続するプルアップ抵抗が接続された双方向性を有するバスと、を備える電子機器において、前記第1のデバイスが、前記クロックを生成し、前記バスのクロック信号線を介して、前記第2のデバイスに当該クロックを送信するクロック生成部と、前記シリアルデータを前記バスのデータ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記第2のデバイスからの応答信号を検出した時間を算出する応答時間算出部と、前記応答時間算出部により算出した時間に基づき、前記シリアルデータの各バイトのフレームにおける、前記データ信号線に対するフレームの送出を完了するタイミングを調整するフレーム生成部と、を備える電子機器。 (Additional remark 7) The 1st device which produces | generates the clock which enables data transfer, and starts and complete | finishes data transfer, The 2nd device to which an address is designated by the said 1st device, The said 1st device And a bidirectional bus connected to a pull-up resistor that connects between the second devices, the first device generates the clock, and the clock signal line of the bus is connected to the bus. Via the clock generation unit for transmitting the clock to the second device, and after sending the serial data to the data signal line of the bus, based on the clock and the state of the bus by the pull-up resistor A response time calculation unit for calculating a time when a response signal from the second device to be generated is detected; and a time calculated by the response time calculation unit. An electronic apparatus comprising at each byte of a frame of serial data, and a frame generator for adjusting the completion timing the transmission of the frame with respect to the data signal lines.
(付記8) 付記7に記載の電子機器において、前記第1のデバイス及び第2のデバイス間を接続する制御信号線を備え、外部からの制御信号に基づき、自身の動作を停止するディセーブル機能を有する電源部を前記第2のデバイスが備え、前記応答時間算出部により算出される時間が予め設定された範囲外である場合に、該当する第2のデバイスを停止させる制御信号を、前記制御信号線を介して、当該第2のデバイスの電源部に送信するスレーブ制御部を前記第1のデバイスが備える電子機器。
(Supplementary note 8) The electronic device according to
(付記9) 第1のデバイスが、データ転送を可能にするクロックを生成し、プルアップ抵抗が接続された双方向性を有するバスを介して、シリアルデータを第2のデバイスに送信し、第2のデバイスが、当該シリアルデータの各バイトに対する応答信号を前記第1のデバイスに返信するデータ送信方法において、前記第1のデバイスが、前記第2のデバイスからの応答信号の送信タイミングの基準となるクロックを生成し、前記バスのクロック信号線を介して、前記第2のデバイスに当該クロックを送信するクロック生成ステップと、前記第1のデバイスが、前記シリアルデータを前記バスのデータ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記第2のデバイスからの応答信号を検出した時間を算出する応答時間算出ステップと、前記第1のデバイスが、前記応答時間算出ステップにより算出した時間に基づき、前記シリアルデータの各バイトのフレームにおける、前記データ信号線に対するフレームの送出を完了するタイミングを調整するタイミング調整ステップと、を有するデータ送信方法。 (Supplementary Note 9) The first device generates a clock that enables data transfer, transmits serial data to the second device via a bidirectional bus to which a pull-up resistor is connected, and In the data transmission method in which the second device returns a response signal for each byte of the serial data to the first device, the first device has a reference of the transmission timing of the response signal from the second device. Generating a clock and transmitting the clock to the second device via the clock signal line of the bus, and the first device sends the serial data to the data signal line of the bus. After sending, a response signal from the second device is generated based on the clock and the state of the bus by the pull-up resistor. A response time calculating step for calculating the output time, and sending a frame to the data signal line in each byte frame of the serial data based on the time calculated by the first device in the response time calculating step. A data transmission method comprising: a timing adjustment step of adjusting a completion timing.
(付記10) プルアップ抵抗が接続された双方向性を有するバスを介してシリアルデータをデバイスに送信し、当該シリアルデータの各バイトに対する当該デバイスからの応答信号を受信する送受信制御装置のコンピュータを機能させる制御プログラムにおいて、コンピュータを、前記デバイスからの応答信号の送信タイミングの基準となるクロックを生成し、前記バスのクロック信号線を介して、前記デバイスに当該クロックを送信するクロック生成手段と、前記シリアルデータを前記バスのデータ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記デバイスからの応答信号を検出した時間を算出する応答時間算出手段と、前記応答時間算出手段により算出した時間に基づき、前記シリアルデータの各バイトのフレームにおける、前記データ信号線に対するフレームの送出を完了するタイミングを調整するタイミング調整手段として機能させる制御プログラム。 (Supplementary Note 10) A computer of a transmission / reception control device that transmits serial data to a device via a bidirectional bus connected to a pull-up resistor and receives a response signal from the device for each byte of the serial data. In a control program to function, a computer generates a clock that is a reference of transmission timing of a response signal from the device, and a clock generation unit that transmits the clock to the device via a clock signal line of the bus; Response time calculation for calculating a time for detecting a response signal from the device generated based on the clock and the state of the bus by the pull-up resistor after sending the serial data to the data signal line of the bus And the time calculated by the response time calculating means, In each byte of the frame of the real data, the control program to function as a timing adjusting means for adjusting the completion timing the transmission of the frame with respect to the data signal lines.
10 マスター
11 シリアルタイミング生成部
12 クロック生成部
13 フレーム生成部
13a シリアルデータ生成部
13b 双方向バッファ部
13c 双方向バッファ制御部
13d 応答時間格納部
14 応答信号受信部
14a サンプリングクロック生成部
14b 応答時間算出部
15 スレーブ制御部
20 スレーブ
20a 電源部
30 シリアルバス
31 データ信号線
32 クロック信号線
33 プルアップ抵抗
34 制御信号線
100 電子機器
DESCRIPTION OF
Claims (8)
前記デバイスからの応答信号を検出する検出部と、
前記検出部による検出結果に基づき、前記シリアルデータの各バイトのフレームにおける、前記バスに対するフレームの送出を完了するタイミングを調整するフレーム生成部と、
を備える送受信制御装置。 In a transmission / reception control device that transmits serial data to a device via a bidirectional bus and receives a response signal from the device for each byte of the serial data.
A detection unit for detecting a response signal from the device;
Based on the detection result by the detection unit, in each byte frame of the serial data, a frame generation unit that adjusts the timing for completing transmission of the frame to the bus;
A transmission / reception control device comprising:
前記デバイスからの応答信号の送信タイミングの基準となるクロックを生成し、前記バスのクロック信号線を介して、前記デバイスに当該クロックを送信するクロック生成部と、
前記シリアルデータを前記バスのデータ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記デバイスからの応答信号を検出した時間を算出する応答時間算出部と、
前記応答時間算出部により算出した時間に基づき、前記シリアルデータの各バイトのフレームにおける、前記データ信号線に対するフレームの送出を完了するタイミングを調整するフレーム生成部と、
を備える送受信制御装置。 In a transmission / reception control device that transmits serial data to a device via a bidirectional bus connected to a pull-up resistor and receives a response signal from the device for each byte of the serial data,
A clock generation unit that generates a clock serving as a reference of transmission timing of a response signal from the device, and transmits the clock to the device via a clock signal line of the bus;
Response time calculation for calculating a time for detecting a response signal from the device generated based on the clock and the state of the bus by the pull-up resistor after sending the serial data to the data signal line of the bus And
Based on the time calculated by the response time calculation unit, a frame generation unit that adjusts the timing of completing transmission of the frame to the data signal line in each byte frame of the serial data;
A transmission / reception control device comprising:
前記フレーム生成部が、前記シリアルデータの各バイトのフレームよりも短い擬似フレームを生成し、前記バスのデータ信号線を介して、前記デバイスに当該擬似フレームを送信し、
前記応答時間算出部が、前記擬似フレームを前記データ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記デバイスからの応答信号を検出した時点までの時間を算出する送受信制御装置。 The transmission / reception control device according to claim 2,
The frame generation unit generates a pseudo frame shorter than the frame of each byte of the serial data, and transmits the pseudo frame to the device via the data signal line of the bus;
After the response time calculation unit detects the response signal from the device generated based on the clock and the state of the bus by the pull-up resistor after sending the pseudo frame to the data signal line The transmission / reception control device for calculating the time of
前記フレーム生成部が、
前記シリアルデータを生成するシリアルデータ生成部と、
前記バスのデータ信号線に対するデータ転送の方向を切り替える双方向バッファ部と、
前記シリアルデータ生成部により生成され、前記双方向バッファ部から送信されるシリアルデータのうち、前記デバイスに対して最初に送信するシリアルデータの第一バイトにおける少なくとも最下位ビットで、前記双方向バッファ部を制御して前記データ転送の方向を受信方向にする双方向バッファ制御部と、
を備え、
前記双方向バッファ制御部が、前記応答時間算出部により算出した時間に基づき、前記双方向バッファ部から送信されるシリアルデータに対して、当該シリアルデータの各バイトの最下位ビットにおける、前記データ転送の方向を受信方向にするタイミングを調整する送受信制御装置。 In the transmission / reception control device according to claim 2 or 3,
The frame generator
A serial data generation unit for generating the serial data;
A bidirectional buffer unit for switching the direction of data transfer to the data signal line of the bus;
Of the serial data generated by the serial data generation unit and transmitted from the bidirectional buffer unit, at least the least significant bit in the first byte of serial data to be transmitted first to the device, the bidirectional buffer unit A bidirectional buffer control unit that controls the data transfer direction to receive direction;
With
The data transfer in the least significant bit of each byte of the serial data with respect to the serial data transmitted from the bidirectional buffer unit based on the time calculated by the response time calculation unit by the bidirectional buffer control unit A transmission / reception control device that adjusts the timing for changing the direction of the signal to the reception direction.
前記第1のデバイスが、
前記クロックを生成し、前記バスのクロック信号線を介して、前記第2のデバイスに当該クロックを送信するクロック生成部と、
前記シリアルデータを前記バスのデータ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記第2のデバイスからの応答信号を検出した時間を算出する応答時間算出部と、
前記応答時間算出部により算出した時間に基づき、前記シリアルデータの各バイトのフレームにおける、前記データ信号線に対するフレームの送出を完了するタイミングを調整するフレーム生成部と、
を備える電子機器。 A first device that generates a clock that enables data transfer and starts and ends the data transfer; a second device that is addressed by the first device; the first device and the second device In an electronic device comprising a bidirectional bus connected to a pull-up resistor that connects between devices,
The first device is
A clock generator that generates the clock and transmits the clock to the second device via the clock signal line of the bus;
After sending the serial data to the data signal line of the bus, a time for detecting a response signal from the second device generated based on the clock and the state of the bus by the pull-up resistor is calculated. A response time calculator,
Based on the time calculated by the response time calculation unit, a frame generation unit that adjusts the timing of completing transmission of the frame to the data signal line in each byte frame of the serial data;
Electronic equipment comprising.
前記第1のデバイス及び第2のデバイス間を接続する制御信号線を備え、
外部からの制御信号に基づき、自身の動作を停止するディセーブル機能を有する電源部を前記第2のデバイスが備え、
前記応答時間算出部により算出される時間が予め設定された範囲外である場合に、該当する第2のデバイスを停止させる制御信号を、前記制御信号線を介して、当該第2のデバイスの電源部に送信するスレーブ制御部を前記第1のデバイスが備える電子機器。 The electronic device according to claim 5,
A control signal line for connecting the first device and the second device;
The second device includes a power supply unit having a disable function for stopping its own operation based on an external control signal,
When the time calculated by the response time calculation unit is outside a preset range, a control signal for stopping the corresponding second device is sent to the power supply of the second device via the control signal line. An electronic apparatus provided in the first device with a slave control unit that transmits to the unit.
前記第1のデバイスが、前記第2のデバイスからの応答信号の送信タイミングの基準となるクロックを生成し、前記バスのクロック信号線を介して、前記第2のデバイスに当該クロックを送信するクロック生成ステップと、
前記第1のデバイスが、前記シリアルデータを前記バスのデータ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記第2のデバイスからの応答信号を検出した時間を算出する応答時間算出ステップと、
前記第1のデバイスが、前記応答時間算出ステップにより算出した時間に基づき、前記シリアルデータの各バイトのフレームにおける、前記データ信号線に対するフレームの送出を完了するタイミングを調整するタイミング調整ステップと、
を有するデータ送信方法。 A first device generates a clock that enables data transfer, and transmits serial data to a second device via a bidirectional bus connected to a pull-up resistor, and the second device In the data transmission method of returning a response signal for each byte of the serial data to the first device,
A clock in which the first device generates a clock serving as a reference for transmission timing of a response signal from the second device, and transmits the clock to the second device via the clock signal line of the bus. Generation step;
After the first device sends the serial data to the data signal line of the bus, a response signal from the second device generated based on the clock and the state of the bus by the pull-up resistor A response time calculating step for calculating the time when
A timing adjustment step for adjusting a timing for completing transmission of a frame to the data signal line in each byte frame of the serial data based on the time calculated by the response time calculating step;
A data transmission method comprising:
コンピュータを、前記デバイスからの応答信号の送信タイミングの基準となるクロックを生成し、前記バスのクロック信号線を介して、前記デバイスに当該クロックを送信するクロック生成手段と、前記シリアルデータを前記バスのデータ信号線に送出後、前記クロックと、前記プルアップ抵抗による前記バスの状態とに基づいて生成される前記デバイスからの応答信号を検出した時間を算出する応答時間算出手段と、前記応答時間算出手段により算出した時間に基づき、前記シリアルデータの各バイトのフレームにおける、前記データ信号線に対するフレームの送出を完了するタイミングを調整するタイミング調整手段として機能させる制御プログラム。 A control program for functioning a computer of a transmission / reception control device that transmits serial data to a device via a bidirectional bus connected to a pull-up resistor and receives a response signal from the device for each byte of the serial data In
A clock generating means for generating a clock that is a reference for transmission timing of a response signal from the device, and transmitting the clock to the device via the clock signal line of the bus; Response time calculating means for calculating a time when a response signal from the device generated based on the clock and the state of the bus by the pull-up resistor is detected after being sent to the data signal line; and the response time A control program that functions as a timing adjustment unit that adjusts a timing for completing transmission of a frame to the data signal line in each byte frame of the serial data based on the time calculated by the calculation unit.
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