JP2011022937A - アダプタ - Google Patents

Abstract

【課題】情報処理装置が備える複数のＣＰＵソケットのうち空きソケットに接続されたメインメモリを有効に利用するための新しい枠組みを提供する。
【解決手段】本発明のアダプタ５は、パーソナルコンピュータ１が備える複数のＣＰＵソケット７ａ，ｂのうち空きソケットに装着されるアダプタである。具体的には、第１のＣＰＵソケット７ａに装着されたＣＰＵ９から、アダプタ５が装着された第２のＣＰＵソケット７ｂに接続されているメインメモリ１１ｂへのデータ書き込み要求又は該メインメモリ１１ｂからのデータ読み出し要求を受信した場合に、該受信したアクセス要求に応じた処理を実行する。
【選択図】図１

Description

本発明は、複数のＣＰＵを備える、いわゆるマルチプロセッサ構成の情報処理装置に関する。

近年、各々にＣＰＵを装着可能な複数のＣＰＵソケットを備えるマルチプロセッサ構成の情報処理装置では、メモリのレイテンシをより小さくして処理性能を高めるために、ＣＰＵソケットごとにメインメモリが接続され、各ＣＰＵはチップセットを介さずにメインメモリに直接的にアクセス可能に構成されている場合がある。このような構成の情報処理装置では、各ＣＰＵは、他のＣＰＵに接続されたメインメモリにもアクセスすることができるとともに、各ＣＰＵに接続されたメインメモリの容量の合計が、システム全体のメモリ最大容量となる。

ここで、下記特許文献１には、情報処理装置が備えるＣＰＵソケットにＣＰＵの代わりに装着され、外部のパソコンから受信した指示に基づいて、ＣＰＵソケットを介してメモリへのブート・データの書き込みを可能にするアダプタが記載されている。

特開平１０−３４０１８９号公報

マルチプロセッサ構成の情報処理装置では、ＣＰＵの合計周波数に制限があるなど、システム構成上の理由により、図３に示すように、一部のＣＰＵソケットにＣＰＵが装着されない場合がある。この場合、第１のＣＰＵソケット３１ａに装着されているＣＰＵ３３は、各ＣＰＵソケット３１ａ，３１ｂにそれぞれ接続されているメインメモリ３５ａ，３５ｂのうち空きソケットである第２のＣＰＵソケット３１ｂに接続されているメインメモリ３５ｂにアクセスすることができず、そのメインメモリ３５ｂの容量の分だけシステム全体のメモリ最大容量が減少し、処理性能が低下するという問題が生ずる。

ここで、上記特許文献１に記載されているアダプタは、そもそもシングルプロセッサ構成のパソコンに使用されるものであり、使用時には外部のパソコンから受信した指示に基づいて動作するように構成されているため、マルチプロセッサ構成の情報処理装置が備えるＣＰＵソケットのうち空きソケットに装着しても、別のＣＰＵソケットに装着されているＣＰＵからの指示を受信したり、該指示に応じた処理を実行することはできない。従って、上記特許文献１に記載されているアダプタを用いても、マルチプロセッサ構成の情報処理装置が有する前述の問題を解消することはできない。

本発明は、前述の問題が依然として未解決であることに鑑み、情報処理装置が備える複数のＣＰＵソケットのうち空きソケットに接続されたメインメモリを有効に利用するための新しい枠組みを提供することを目的とする。

本発明のアダプタは、情報処理装置が備える複数のＣＰＵソケットのうち空きソケットに装着されるアダプタであって、第１のＣＰＵソケットに装着されたＣＰＵから、前記アダプタが装着された第２のＣＰＵソケットに接続されているメモリへのアクセス要求を受信した場合に、該受信したアクセス要求に応じた処理を実行する、ことを特徴とする。

本発明の実施態様では、前記アクセス要求は、前記メモリへのデータ書き込み要求又は前記メモリからのデータ読み出し要求であってもよい。

本発明の情報処理装置は、複数のＣＰＵソケットと、第１のＣＰＵソケットに装着されたＣＰＵと、空きソケットである第２のＣＰＵソケットに接続されたメモリと、前記第２のＣＰＵソケットに装着されたアダプタであって、前記ＣＰＵから、前記メモリへのアクセス要求を受信した場合に、該受信したアクセス要求に応じた処理を実行するアダプタと、を備えることを特徴とする。

本発明の情報処理方法は、情報処理装置が備える複数のＣＰＵソケットのうち空きソケットに装着されるアダプタによる情報処理方法であって、第１のＣＰＵソケットに装着されたＣＰＵから、前記アダプタが装着された第２のＣＰＵソケットに接続されているメモリへのアクセス要求を受信した場合に、該受信したアクセス要求に応じた処理を実行する、ことを特徴とする。

本発明のコンピュータプログラムは、上記情報処理方法を、情報処理装置が備える複数のＣＰＵソケットのうち空きソケットに装着されるアダプタに実行させるコンピュータプログラムである。

なお、本発明において、情報処理装置は、一般的なパーソナルコンピュータに限定して解釈されるものではなく、複数のＣＰＵソケットを搭載したマザーボードや、かかるマザーボードを用いて構成される各種の情報処理ユニットを含む。

本発明によれば、空きソケットである第２のＣＰＵソケットに装着されたアダプタが、第１のＣＰＵソケットに装着されたＣＰＵから、第２のＣＰＵソケットに接続されたメモリへのアクセス要求を処理するため、空きソケットである第２のＣＰＵソケットに接続されたメモリを有効に利用することができる。また、空きソケットに本発明のアダプタを装着することで、該空きソケットへのアクセス要求を適切に処理できるため、各ＣＰＵソケットに接続されたメモリの容量の合計値をシステム全体のメモリ最大容量として確保することができる。

情報処理装置が備えるマザーボードの構成を模式的に示す図であり、詳細には、ＣＰＵソケット同士がＣＰＵバスを介して通信可能に接続される例を示す図であ。 情報処理装置が備えるマザーボードの構成を模式的に示す図であり、詳細には、ＣＰＵソケット同士がチップセット介して通信可能に接続される例を示す図であ。 情報処理装置が備える複数のＣＰＵソケットのうちの１つが空きソケットとなっている状態を示す図である。

以下、本発明の一実施形態を、図面を参照して説明する。

図１は、情報処理装置１が備えるマザーボード３の構成及び該マザーボード３上に装着されたアダプタ５を模式的に示す。なお、情報処理装置１が備える部品のうち、マザーボード３以外の部品については、本実施形態では図示及び説明を省略する。

情報処理装置１は、例えば一般的なパーソナルコンピュータであり、複数のＣＰＵソケット７ａ，７ｂを備え、システム構成に適したＣＰＵを各ＣＰＵソケット７ａ，７ｂにそれぞれ装着することで、各ＣＰＵが複数の異なるスレッドを同時に処理することができる（マルチプロセッシングが可能である）。本実施形態では、このような情報処理装置１において、システム構成上の理由から、複数のＣＰＵソケット７ａ，７ｂのいずれかにＣＰＵが装着されない場合について説明する。

情報処理装置１が備えるマザーボード３は、複数（例えば２つ）のＣＰＵソケット７ａ，７ｂと、第１のＣＰＵソケット７ａに装着されたＣＰＵ９と、第１のＣＰＵソケット７ａに接続されたメインメモリ（例えば、ＲＡＭなど）１１ａと、空きソケットである第２のＣＰＵソケット７ｂに接続されたメインメモリ１１ｂと、第２のＣＰＵソケット７ｂに装着され、第２のＣＰＵソケット７ｂに接続されたメインメモリ１１ｂへのアクセスを制御するアダプタ５と、複数のＩＯポート１３と、各ＣＰＵソケット７ａ，７ｂとＩＯポート１３との間でデータの受け渡しを行うチップセット１５と、を少なくとも備える。なお、マザーボード３は、情報処理装置１が動作するのに必要な部品のうち、図には示されていないが、パーソナルコンピュータのマザーボードが通常備える部品も備えているものとする。

また、ＣＰＵソケット７ａとＣＰＵソケット７ｂはＣＰＵバスによって、各ＣＰＵソケット７ａ，７ｂとチップセット１５はＣＰＵバスによって、ＣＰＵソケット７ａ又はＣＰＵソケット７Ｂとメインメモリ１１ａ又はメインメモリ１１Ｂはメモリバスによって、チップセット１５とＩＯポート１３はＰＣＩエクスプレスバスによって、それぞれ通信可能に接続されている。

空きソケットである第２のＣＰＵソケット７Ｂに装着されるアダプタ５は、第２のＣＰＵソケット７ｂが有する複数の穴に嵌合可能なピンを備え、情報処理装置１をブートさせる前に、予め第２のＣＰＵソケット７ｂに装着して使用される。

また、アダプタ５は、ＣＰＵバスとメモリバスとを通信可能に接続するインターフェース機能と、第１のＣＰＵソケット７ａに装着されたＣＰＵ９から、第２のＣＰＵソケット７ｂに接続されたメインメモリ１１ｂへのアクセス要求を受信した場合に、該受信したアクセス要求に応じた処理を実行する機能とを実現するメモリ制御回路１７を備える。

次に、空きソケットである第２のＣＰＵソケット７ｂにアダプタ５及び該アダプタ１を備えた情報処理装置１の特徴的な動作について説明する。

情報処理装置１では、第１のＣＰＵソケット７ａに装着されたＣＰＵ９は、第１のＣＰＵソケット７ａに接続されたメインメモリ１１ａに直接的にアクセスして、データの読み出しやデータの書き込みを行えるだけでなく、第２のＣＰＵソケット７ｂに装着されたアダプタ５を介して、第２のＣＰＵソケット７ｂに接続されているメインメモリ１１ｂにアクセスすることもできる。

具体的には、アダプタ５は、ＣＰＵ９からメインメモリ１１ｂへのデータ書き込み要求を受信した場合、該データ書き込み要求に基づいて、ＣＰＵ９から受信したデータをメインメモリ１１ｂへ書き込む。或いは、ＣＰＵ９からメインメモリ１１ｂからのデータ読み出し要求を受信した場合、該データ読み出し要求に基づいて、メインメモリ１１ｂからデータを読み出してＣＰＵ９へ転送する。

本発明によれば、上記のように、空きソケットである第２のＣＰＵソケット７ｂに装着されたアダプタ５が、第１のＣＰＵソケット７ａに装着されたＣＰＵ９から、第２のＣＰＵソケット７ｂに接続されたメインメモリ１１ｂへのアクセス要求を処理することにより、第２のＣＰＵソケット７ｂに接続されたメインメモリ１１ｂを有効に利用することができるとともに、各ＣＰＵソケット７ａ，７ｂに接続されたメインメモリ１１ａ，１１ｂの容量の合計値をシステム全体のメモリ最大容量として確保することができる。また、このように、メモリ最大容量が、各ＣＰＵソケット７ａ，７ｂにＣＰＵが装着された場合に確保されるのと同じ容量となるので、メモリ容量の減少に伴って処理速度が低下するという問題が生ずることもない。

以上、本発明の一実施形態を説明したが、本発明は、上記実施形態に限定されることなく種々に変形して適用することが可能である。

［変形例］
上記実施形態で説明した情報処理装置１では、第１のＣＰＵソケット７ａと第２のＣＰＵソケット７ｂがＣＰＵバスを介して直接的に接続される例を示したが、図２に示すように、ＣＰＵバスは必ずしも必要ではなく、第１のＣＰＵソケット７ａと第２のＣＰＵソケット７ｂがチップセット１５を介して通信するように構成してもよい。この場合、第２のＣＰＵソケット７ｂに装着されたアダプタ５は、チップセット１５を介して、第１のＣＰＵソケット７ａに装着されたＣＰＵ９から、第２のＣＰＵソケット７ｂに接続されたメインメモリ１１ｂへのアクセス要求を受信し、該要求に応じた処理を実行するように構成すればよい。このように構成した場合でも、情報処理装置１及びアダプタ５からは前述の実施形態と同様の効果を得ることができる。

１…情報処理装置、３…マザーボード，５…アダプタ，７ａ，７ｂ…ＣＰＵソケット，９…ＣＰＵ，１１ａ，１１ｂ…メインメモリ，１３…ＩＯポート，１５チップセット，１７…メモリ制御回路

Claims (5)

1. 情報処理装置が備える複数のＣＰＵソケットのうち空きソケットに装着されるアダプタであって、
   第１のＣＰＵソケットに装着されたＣＰＵから、前記アダプタが装着された第２のＣＰＵソケットに接続されているメモリへのアクセス要求を受信した場合に、該受信したアクセス要求に応じた処理を実行する、
   ことを特徴とするアダプタ。
2. 前記アクセス要求は、前記メモリへのデータ書き込み要求又は前記メモリからのデータ読み出し要求である、請求項１に記載のアダプタ。
3. 複数のＣＰＵソケットと、
   第１のＣＰＵソケットに装着されたＣＰＵと、
   空きソケットである第２のＣＰＵソケットに接続されたメモリと、
   前記第２のＣＰＵソケットに装着されたアダプタであって、前記ＣＰＵから、前記メモリへのアクセス要求を受信した場合に、該受信したアクセス要求に応じた処理を実行するアダプタと、
   を備えることを特徴とする情報処理装置。
4. 情報処理装置が備える複数のＣＰＵソケットのうち空きソケットに装着されるアダプタによる情報処理方法であって、
   第１のＣＰＵソケットに装着されたＣＰＵから、前記アダプタが装着された第２のＣＰＵソケットに接続されているメモリへのアクセス要求を受信した場合に、該受信したアクセス要求に応じた処理を実行する、
   ことを特徴とする情報処理方法。
5. 請求項４に記載の情報処理方法を、情報処理装置が備える複数のＣＰＵソケットのうち空きソケットに装着されるアダプタに実行させるコンピュータプログラム。

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