JP2011018137A - Low power consumption circuit design method and semiconductor integrated circuit device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To reduce power consumption of a semiconductor integrated circuit device, with respect to a low power consumption circuit design method and the semiconductor integrated circuit device.SOLUTION: A processor part 1 of a semiconductor integrated circuit device 80 is supplied with a plurality of power source voltages lower than a power source voltage of 3.3 V supplied to a peripheral part 3. The processor part 1 is composed of a first circuit area to which a power source voltage of 1.2 V is supplied, a second circuit area to which a power source voltage of 1.0 V is supplied, and a third circuit area to which a power source voltage of 0.8 V is supplied. The first to third circuit areas are each provided with a logic circuit composed of a high threshold transistor and a logic circuit composed of a low threshold transistor.

Description

本発明は、低消費電力回路設計手法、及び半導体集積回路装置に関する。   The present invention relates to a low power consumption circuit design method and a semiconductor integrated circuit device.

民生用や産業用等の電子機器では多機能化、高機能化、小型化が進展している。これに伴い、電子機器に使用されるシステムLSIやSoC(System on a Chip)では、回路の大規模化により総素子数が増大し、動作周波数が高速化されることにより、消費電力が急激に増大し、低消費電力化が求められている。特に、携帯電話、PDA、デジタルカメラなどのデジタル民生用機器に搭載されるシステムLSIやSoCでは低消費電力化要求が非常に強い。低消費電力化を図るには、動作時のダイナミック電力の低減化とスタンバイ時のリーク電力の低減化が大変重要となる。スタンバイ時のリーク電力の低減化に対しては種々の対策が検討され、実用化されているが、動作時のダイナミック電力の低減化に対してはクロックゲーティング技術が主に採用されている(例えば、特許文献1参照。)。   Multifunctionality, high functionality, and miniaturization are progressing in consumer and industrial electronic devices. As a result, in system LSIs and SoCs (System on a Chip) used in electronic devices, the total number of elements increases due to the increase in circuit scale, and the operating frequency increases, resulting in a rapid increase in power consumption. There is an increasing demand for lower power consumption. In particular, system LSIs and SoCs installed in digital consumer devices such as mobile phones, PDAs, and digital cameras have a strong demand for low power consumption. In order to reduce power consumption, it is very important to reduce dynamic power during operation and leakage power during standby. Various measures have been studied and put into practical use for reducing leakage power during standby, but clock gating technology is mainly employed for reducing dynamic power during operation ( For example, see Patent Document 1.)

特許文献1などに記載されるクロックゲーティング技術では、システムがフルに動作しているときは低消費電力化が図れず、しかも動作していない回路部ではリーク電力が発生するという問題点がある。また、動作時のダイナミック電力の低減化として、周波数や電源電圧を可変制御する技術は有力ではあるが設計の難易度が高いという問題点があり、種々の製品に幅広く展開するのは非常に困難である。   In the clock gating technique described in Patent Document 1 or the like, there is a problem that power consumption cannot be reduced when the system is fully operating, and leakage power is generated in a circuit portion that is not operating. . In addition, the technology to variably control the frequency and power supply voltage is effective to reduce dynamic power during operation, but there is a problem that the degree of design difficulty is high, and it is very difficult to expand widely to various products. It is.

特開2009−53989号公報JP 2009-53989 A

本発明は、消費電力を削減することができる低消費電力回路設計手法、及び半導体集積回路装置を提供することにある。   An object of the present invention is to provide a low power consumption circuit design technique and a semiconductor integrated circuit device capable of reducing power consumption.

本発明の一態様の低消費電力回路設計手法は、電源電圧が異なるライブラリが複数設けられ、前記ライブラリには閾値電圧の異なるトランジスタが複数用意されるLSIの低消費電力回路設計手法であって、前記LSIの論理合成及びタイミング解析から、前記LSIの回路領域ごとに適用する電源電圧及びトランジスタの閾値電圧を選択するステップと、前記LSIの配置配線を行うステップとを具備することを特徴とする。   A low power consumption circuit design method according to an aspect of the present invention is an LSI low power consumption circuit design method in which a plurality of libraries having different power supply voltages are provided, and the library includes a plurality of transistors having different threshold voltages. The method includes a step of selecting a power supply voltage and a threshold voltage of a transistor to be applied to each circuit region of the LSI from logic synthesis and timing analysis of the LSI, and a step of arranging and wiring the LSI.

更に、本発明の一態様の半導体集積回路装置は、第1の電源電圧が供給されるペリフェラル部と、前記第1の電源電圧よりも低い第2の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第1の回路領域と、前記第2の電源電圧よりも低い第3の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第2の回路領域と、前記第3の電源電圧よりも低い第4の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第3の回路領域とを有し、前記ペリフェラル部よりも高速に動作するコア部とを具備することを特徴とする。   Further, in the semiconductor integrated circuit device of one embodiment of the present invention, the peripheral portion to which the first power supply voltage is supplied, the second power supply voltage lower than the first power supply voltage is supplied, and the threshold voltage of the transistor is A first circuit area in which a plurality of different logic circuits are provided, and a third power supply voltage lower than the second power supply voltage is supplied, and a plurality of logic circuits in which the threshold voltages of the transistors are different are provided. And a third circuit region to which a fourth power supply voltage lower than the third power supply voltage is supplied and a plurality of logic circuits having different threshold voltages of the transistors is provided, and the peripheral section And a core portion that operates at a higher speed.

本発明によれば、消費電力を削減することができる低消費電力回路設計手法、及び半導体集積回路装置を提供することができる。   According to the present invention, it is possible to provide a low power consumption circuit design method capable of reducing power consumption and a semiconductor integrated circuit device.

本発明の実施例1に係る半導体集積回路装置の概略構成を示すブロック図。1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit device according to Embodiment 1 of the present invention. 本発明の実施例1に係るプロセッサ部のレイアウトを示す図。FIG. 3 is a diagram illustrating a layout of a processor unit according to the first embodiment of the invention. 本発明の実施例1に係るプロセッサ部の領域ごとの動作周波数を示す図。The figure which shows the operating frequency for every area | region of the processor part which concerns on Example 1 of this invention. 本発明の実施例1に係るプロセッサ部の領域ごとの消費電力を示す図。The figure which shows the power consumption for every area | region of the processor part which concerns on Example 1 of this invention. 本発明の実施例1に係る半導体集積回路装置の低消費電力回路設計を示すフローチャート。3 is a flowchart showing a low power consumption circuit design of the semiconductor integrated circuit device according to the first embodiment of the present invention. 本発明の実施例1に係る論理合成&タイミング解析を示すフローチャート。3 is a flowchart showing logic synthesis & timing analysis according to the first embodiment of the present invention. 本発明の実施例2に係る半導体集積回路装置の概略構成を示すブロック図。FIG. 6 is a block diagram illustrating a schematic configuration of a semiconductor integrated circuit device according to a second embodiment of the invention. 本発明の実施例3に係る半導体集積回路装置の概略構成を示すブロック図。FIG. 6 is a block diagram illustrating a schematic configuration of a semiconductor integrated circuit device according to a third embodiment of the invention.

以下本発明の実施例について図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

まず、本発明の実施例1に係る低消費電力回路設計手法、及び半導体集積回路装置について、図面を参照して説明する。図1は半導体集積回路装置の概略構成を示すブロック図、図2はプロセッサ部のレイアウトを示す図、図3はプロセッサ部の領域ごとの動作周波数を示す図、図4はプロセッサ部の領域ごとの消費電力を示す図である。本実施例では、プロセッサ部に3種類の高電位側電源を供給している。   First, a low power consumption circuit design method and a semiconductor integrated circuit device according to Embodiment 1 of the present invention will be described with reference to the drawings. 1 is a block diagram showing a schematic configuration of a semiconductor integrated circuit device, FIG. 2 is a diagram showing a layout of a processor unit, FIG. 3 is a diagram showing an operating frequency for each region of the processor unit, and FIG. 4 is a diagram for each region of the processor unit. It is a figure which shows power consumption. In this embodiment, three types of high potential side power supplies are supplied to the processor unit.

図1に示すように、半導体集積回路装置80には、プロセッサ部(コア部)1、データ転送部2、ペリフェラル部3、及び端子Pad1乃至4が設けられる。半導体集積回路装置80は、SoC(System on a Chip)であり、低消費電力化されたデジタル民生用機器、例えば携帯電話に使用される。半導体集積回路装置80は、民生用システムLSIとも呼称される。   As shown in FIG. 1, a semiconductor integrated circuit device 80 includes a processor unit (core unit) 1, a data transfer unit 2, a peripheral unit 3, and terminals Pad1 to Pad4. The semiconductor integrated circuit device 80 is a SoC (System on a Chip), and is used in a digital consumer device with reduced power consumption, such as a mobile phone. The semiconductor integrated circuit device 80 is also called a consumer system LSI.

半導体集積回路装置80には、4種類の高電位側電源VDD1乃至4が外部から供給される。高電位側電源VDD1は、端子Pad1を介してペリフェラル部3に供給される。高電位側電源VDD2は、端子Pad2を介してプロセッサ部(コア部)1及びデータ転送部2に供給される。高電位側電源VDD3は、端子Pad3を介してプロセッサ部(コア部)1に供給される。高電位側電源VDD4は、端子Pad4を介してプロセッサ部(コア部)1に供給される。   The semiconductor integrated circuit device 80 is supplied with four types of high potential side power supplies VDD1 to VDD4 from the outside. The high potential side power supply VDD1 is supplied to the peripheral unit 3 through the terminal Pad1. The high-potential-side power supply VDD2 is supplied to the processor unit (core unit) 1 and the data transfer unit 2 via the terminal Pad2. The high potential side power supply VDD3 is supplied to the processor unit (core unit) 1 through the terminal Pad3. The high potential side power supply VDD4 is supplied to the processor unit (core unit) 1 through the terminal Pad4.

ここで、高電位側電源VDD1の電圧Vdd1、高電位側電源VDD2の電圧Vdd2、高電位側電源VDD3の電圧Vdd3、高電位側電源VDD4の電圧Vdd4の関係は、
Vdd1>>Vdd2>Vdd3>Vdd4・・・・・・・・・・・・式(1)
に設定される。電圧Vdd1、電圧Vdd2、電圧Vdd3、電圧Vdd4は、半導体集積回路装置80に使用されるテクノロジノードにより異なり、テクノロジノードに対応した最適な電圧が適宜選択される。ここでは、電圧Vdd1が3.3V、電圧Vdd2が1.2V、電圧Vdd3が1.0V、電圧Vdd4が0.8Vにそれぞれ選択される。
Here, the relationship among the voltage Vdd1 of the high potential side power supply VDD1, the voltage Vdd2 of the high potential side power supply VDD2, the voltage Vdd3 of the high potential side power supply VDD3, and the voltage Vdd4 of the high potential side power supply VDD4 is
Vdd1 >>Vdd2>Vdd3> Vdd4 ... Formula (1)
Set to The voltage Vdd1, the voltage Vdd2, the voltage Vdd3, and the voltage Vdd4 vary depending on the technology node used in the semiconductor integrated circuit device 80, and an optimum voltage corresponding to the technology node is appropriately selected. Here, the voltage Vdd1 is selected to be 3.3V, the voltage Vdd2 is 1.2V, the voltage Vdd3 is 1.0V, and the voltage Vdd4 is 0.8V.

プロセッサ部(コア部)1の動作周波数fFNCa、データ転送部2の動作周波数fFNCb、ペリフェラル部3の動作周波数fFNCcの関係は、
FNCa>fFNCb>fFNCc・・・・・・・・・・・式(2)
に設定される。
The relationship between the operating frequency f FNCa of the processor unit (core unit) 1, the operating frequency f FNCb of the data transfer unit 2, and the operating frequency f FNCc of the peripheral unit 3 is
f FNCa > f FNCb > f FNCc ··· Equation (2)
Set to

半導体集積回路装置80の消費電力Pは、
P≒{(A×Nt)・f・C・VDD}+(Nt・Ileak・VDD)・・・・式(3)
と表される。{(A×Nt)・f・C・VDD}はダイナミック電力(動作時電力)、(Nt・Ileak・VDD)はリーク電力(スタンバイ電力)、Aは活性化率、Ntは全ゲート数、fは動作周波数、Cは容量、VDDは電源電圧、Ileakはスタンバイ時のリーク電流である。ダイナミック電力(動作時電力)は電源電圧の2乗に比例し、リーク電力(スタンバイ電力)はリーク電流と電源電圧の積に比例する。
The power consumption P of the semiconductor integrated circuit device 80 is
P ≒ {(A x Nt) · f · C · VDD 2 } + (Nt · Ileak · VDD) ··· Equation (3)
It is expressed. {(A × Nt) · f · C · VDD 2 } is dynamic power (power during operation), (Nt · Ileak · VDD) is leakage power (standby power), A is an activation rate, Nt is the total number of gates, f is an operating frequency, C is a capacity, VDD is a power supply voltage, and Ileak is a leakage current during standby. The dynamic power (power during operation) is proportional to the square of the power supply voltage, and the leakage power (standby power) is proportional to the product of the leakage current and the power supply voltage.

半導体集積回路装置80の消費電力P、プロセッサ部(コア部)1の消費電力P11、データ転送部2の消費電力P12、ペリフェラル部3の消費電力P13の関係は、
P=P11+P12+P13・・・・・・・・・・・・・・式(4)
P11>>P12>P13・・・ ・・・・・・・・・・・式(5)
と表される。
The relationship among the power consumption P of the semiconductor integrated circuit device 80, the power consumption P11 of the processor unit (core unit) 1, the power consumption P12 of the data transfer unit 2, and the power consumption P13 of the peripheral unit 3 is
P = P11 + P12 + P13 ... Formula (4)
P11 >>P12> P13 ... Formula (5)
It is expressed.

ペリフェラル部3は、外部の情報をプロセッサ部(コア部)1に伝送し、プロセッサ部(コア部)1で処理された情報を外部に伝送する。データ転送部2にはDMA(Direct Memory Access)コントローラ15が設けられる。DMAコントローラ15はCPUを介さずにメモリ情報をチップ内に転送する。データ転送部2は、外部メモリに格納されるメモリ情報をプロセッサ部(コア部)1に転送し、DMAコントローラ15を介してメモリ情報を内部に転送する。   The peripheral unit 3 transmits external information to the processor unit (core unit) 1 and transmits information processed by the processor unit (core unit) 1 to the outside. The data transfer unit 2 is provided with a DMA (Direct Memory Access) controller 15. The DMA controller 15 transfers the memory information into the chip without going through the CPU. The data transfer unit 2 transfers the memory information stored in the external memory to the processor unit (core unit) 1 and transfers the memory information to the inside via the DMA controller 15.

プロセッサ部(コア部)1には、CPU11、DSP12、キャッシュメモリ13、及びキャッシュメモリ14が設けられる。プロセッサ部(コア部)1は、半導体集積回路装置80の仕様により異なるが、低消費電力化されたデジタル民生用機器用途では百MHz以上で高速動作する。   The processor unit (core unit) 1 includes a CPU 11, a DSP 12, a cache memory 13, and a cache memory 14. Although the processor unit (core unit) 1 varies depending on the specifications of the semiconductor integrated circuit device 80, the processor unit (core unit) 1 operates at a high speed at a frequency of 100 MHz or more in a digital consumer device application with low power consumption.

CPU(Central Processing Unit)11は、半導体集積回路装置80を統括制御するマスタデバイスである。DSP(Digital Signal Processor)12は、CPU11の指示に基づいて、演算処理を実行するスレーブデバイスである。キャッシュメモリ13は、CPU11の指示により動作し、例えばL1、L2のキャッシュメモリであり、SRAMから構成される。キャッシュメモリ14は、CPU11の指示により動作し、例えばL3、L4のキャッシュメモリであり、SRAMよりも低速なSDRAMから構成される。   A CPU (Central Processing Unit) 11 is a master device that performs overall control of the semiconductor integrated circuit device 80. A DSP (Digital Signal Processor) 12 is a slave device that executes arithmetic processing based on an instruction from the CPU 11. The cache memory 13 operates in accordance with an instruction from the CPU 11 and is, for example, an L1 or L2 cache memory, and includes an SRAM. The cache memory 14 operates in accordance with an instruction from the CPU 11 and is, for example, an L3 or L4 cache memory, and is composed of an SDRAM that is slower than an SRAM.

プロセッサ部(コア部)1は、すべての回路が必ずしも動作周波数fFNCaで動作するものではない。例えば、動作周波数fFNCaで動作する第1の回路領域、動作周波数fFNCaよりも低速に動作する第2の回路領域、第2の回路領域よりも低速に動作する第3の回路領域に分離することができる。 In the processor unit (core unit) 1, not all circuits necessarily operate at the operating frequency f FNCa . For example, separating a first circuit area which operates at an operating frequency f FNCA, a second circuit area which operates slower than the operating frequency f FNCA, the third circuit region operates slower than the second circuit region be able to.

具体的には、図2に示すように、プロセッサ部(コア部)1は、高電位側電源VDD2が供給される電源供給領域21、高電位側電源VDD2が供給される電源供給領域25、高電位側電源VDD3が供給される電源供給領域22、高電位側電源VDD3が供給される電源供給領域24、及び高電位側電源VDD4が供給される電源供給領域23に分離される。電源供給領域21及び25が第1の回路領域に対応し、電源供給領域22及び24が第2の回路領域に対応し、電源供給領域23が第3の回路領域に対応する。   Specifically, as shown in FIG. 2, the processor unit (core unit) 1 includes a power supply region 21 to which the high potential side power supply VDD2 is supplied, a power supply region 25 to which the high potential side power supply VDD2 is supplied, It is divided into a power supply region 22 to which the potential side power supply VDD3 is supplied, a power supply region 24 to which the high potential side power supply VDD3 is supplied, and a power supply region 23 to which the high potential side power supply VDD4 is supplied. The power supply regions 21 and 25 correspond to the first circuit region, the power supply regions 22 and 24 correspond to the second circuit region, and the power supply region 23 corresponds to the third circuit region.

上式(3)で示すように、回路領域のダイナミック電力は電源電圧の2乗に比例するので、動作周波数に対応する電源電圧を適宜最適に選択することによりダイナミック電力を削減することが可能となる。また、回路領域のリーク電力は電源電圧とリーク電流の積に比例するので、電源電圧を適宜最適に選択することによりリーク電力を削減することが可能となる。   As shown in the above equation (3), the dynamic power in the circuit area is proportional to the square of the power supply voltage, so that it is possible to reduce the dynamic power by appropriately selecting the power supply voltage corresponding to the operating frequency as appropriate. Become. Further, since the leakage power in the circuit area is proportional to the product of the power supply voltage and the leakage current, it is possible to reduce the leakage power by appropriately selecting the power supply voltage as appropriate.

電源供給領域21には、1.2V動作する論理回路、メモリセル27aが設けられる。例えば、CTSバッファCTSBU、フリップフロップFF1、図示しないメモリセル27aの周辺論理回路(デコーダ、バッファ、センスアンプ、メモリコントローラなど)などが設けられる。これらの回路は、2種類のトランジスタの閾値電圧(Vth(高)/Vth(低))の中からいずれか1つが適宜選択される。   The power supply region 21 is provided with a logic circuit that operates at 1.2 V and a memory cell 27a. For example, a CTS buffer CTSBU, a flip-flop FF1, a peripheral logic circuit (a decoder, a buffer, a sense amplifier, a memory controller, etc.) of a memory cell 27a (not shown) and the like are provided. For these circuits, any one of the threshold voltages (Vth (high) / Vth (low)) of two types of transistors is appropriately selected.

電源供給領域25には、1.2Vで動作する論理回路、メモリセル27dが設けられる。例えば、NOR回路NOR2、フリップフロップFF6、レジスタ28、図示しないメモリセル27dの周辺論理回路(デコーダ、バッファ、センスアンプ、メモリコントローラなど)などが設けられる。これらの回路は、2種類のトランジスタの閾値電圧(Vth(高)/Vth(低))の中からいずれか1つが適宜選択される。   The power supply region 25 is provided with a logic circuit and a memory cell 27d operating at 1.2V. For example, a NOR circuit NOR2, a flip-flop FF6, a register 28, peripheral logic circuits (a decoder, a buffer, a sense amplifier, a memory controller, etc.) of a memory cell 27d (not shown) and the like are provided. For these circuits, any one of the threshold voltages (Vth (high) / Vth (low)) of two types of transistors is appropriately selected.

電源供給領域22には、1.0Vで動作する論理回路、メモリセル27bが設けられる。例えば、フリップフロップFF2、OR回路OR1、インバータINV1、図示しないメモリセル27bの周辺論理回路(デコーダ、バッファ、センスアンプ、メモリコントローラなど)などが設けられる。これらの回路は、2種類のトランジスタの閾値電圧(Vth(高)/Vth(低))の中からいずれか1つが適宜選択される。   The power supply region 22 is provided with a logic circuit that operates at 1.0 V and a memory cell 27b. For example, a flip-flop FF2, an OR circuit OR1, an inverter INV1, peripheral logic circuits (a decoder, a buffer, a sense amplifier, a memory controller, etc.) of a memory cell 27b (not shown), and the like are provided. For these circuits, any one of the threshold voltages (Vth (high) / Vth (low)) of two types of transistors is appropriately selected.

電源供給領域24には、1.0Vで動作する論理回路、メモリセル27cが設けられる。例えば、フリップフロップFF4、AND回路AND1、フリップフロップFF5、図示しないメモリセル27cの周辺論理回路(デコーダ、バッファ、センスアンプ、メモリコントローラなど)などが設けられる。これらの回路は、2種類のトランジスタの閾値電圧(Vth(高)/Vth(低))の中からいずれか1つが適宜選択される。   The power supply region 24 is provided with a logic circuit that operates at 1.0 V and a memory cell 27 c. For example, a flip-flop FF4, an AND circuit AND1, a flip-flop FF5, peripheral logic circuits (a decoder, a buffer, a sense amplifier, a memory controller, etc.) of a memory cell 27c (not shown), and the like are provided. As for these circuits, any one of the threshold voltages (Vth (high) / Vth (low)) of two types of transistors is appropriately selected.

電源供給領域23には、0.8Vで動作する論理回路が設けられる。例えば、NAND回路NAND1、フリップフロップFF3、NOR回路NOR1、インバータINV2などが設けられる。これらの回路は、2種類のトランジスタの閾値電圧(Vth(高)/Vth(低))の中からいずれか1つが適宜選択される。   The power supply region 23 is provided with a logic circuit that operates at 0.8V. For example, a NAND circuit NAND1, a flip-flop FF3, a NOR circuit NOR1, an inverter INV2, and the like are provided. For these circuits, any one of the threshold voltages (Vth (high) / Vth (low)) of two types of transistors is appropriately selected.

電源供給領域21の回路から出力される信号は、電源供給領域22の回路に直接入力される。電源供給領域22の回路から出力される信号は、レベルシスタ26aでレベルシフトされ(信号レベルが増大)、レベルシフトされた信号が電源供給領域21の回路に入力される。   A signal output from the circuit in the power supply region 21 is directly input to the circuit in the power supply region 22. The signal output from the circuit in the power supply region 22 is level-shifted (the signal level is increased) by the level sister 26a, and the level-shifted signal is input to the circuit in the power supply region 21.

電源供給領域22の回路から出力される信号は、電源供給領域23の回路に直接入力される。電源供給領域23の回路から出力される信号は、レベルシスタ26bでレベルシフトされ(信号レベルが増大)、レベルシフトされた信号が電源供給領域22の回路に入力される。   A signal output from the circuit in the power supply region 22 is directly input to the circuit in the power supply region 23. The signal output from the circuit in the power supply region 23 is level-shifted (the signal level is increased) by the level sister 26b, and the level-shifted signal is input to the circuit in the power supply region 22.

電源供給領域23の回路から出力される信号は、レベルシスタ26cでレベルシフトされ(信号レベルが増大)、レベルシフトされた信号が電源供給領域24の回路に入力される。電源供給領域24の回路から出力される信号は、電源供給領域23の回路に直接入力される。   The signal output from the circuit in the power supply region 23 is level-shifted (the signal level is increased) by the level sister 26 c and the level-shifted signal is input to the circuit in the power supply region 24. A signal output from the circuit in the power supply region 24 is directly input to the circuit in the power supply region 23.

電源供給領域24の回路から出力される信号は、レベルシスタ26dでレベルシフトされ(信号レベルが増大)、レベルシフトされた信号が電源供給領域25の回路に入力される。電源供給領域25の回路から出力される信号は、電源供給領域24の回路に直接入力される。   The signal output from the circuit in the power supply region 24 is level-shifted (the signal level is increased) by the level sister 26d, and the level-shifted signal is input to the circuit in the power supply region 25. A signal output from the circuit in the power supply region 25 is directly input to the circuit in the power supply region 24.

なお、論理回路は組み合わせ回路と順序回路に分類される。組み合わせ回路には、論理ゲート(INV、AND、OR、NAND、NOR、XORなど)、デコーダ、エンコーダ、MUXなどが含まれる。順序回路には、フリップフロップ、カウンタ、シフトレジスタなどが含まれる。   Note that logic circuits are classified into combinational circuits and sequential circuits. The combinational circuit includes a logic gate (INV, AND, OR, NAND, NOR, XOR, etc.), a decoder, an encoder, a MUX, and the like. The sequential circuit includes a flip-flop, a counter, a shift register, and the like.

図3に示すように、1.2V駆動される電源供給領域21及び25の回路の動作周波数fFNC1、1.0V駆動される電源供給領域22及び24の回路の動作周波数fFNC2、0.8V駆動される電源供給領域23の回路の動作周波数fFNC3の関係は、
fFNC1>fFNC2>fFNC3・・・・・・・・・・・・式(6)
と表される。このため、コア部目標動作周波数に対する1.2V駆動される電源供給領域21及び25の回路の余裕度A、コア部目標動作周波数に対する1.0V駆動される電源供給領域22及び24の回路の余裕度B、コア部目標動作周波数に対する0.8V駆動される電源供給領域23の回路の余裕度Cの関係は、
C>B>>A・・・・・・・・・・・・・・・・・式(7)
と表される。
As shown in FIG. 3, the operating frequency f FNC1 of the circuits in the power supply areas 21 and 25 driven by 1.2 V, the operating frequency f FNC2 of the circuits in the power supply areas 22 and 24 driven by 1.0 V, 0.8 V The relationship of the operating frequency f FNC3 of the circuit in the power supply area 23 to be driven is
f FNC1 > f FNC2 > f FNC3 ..... Formula (6)
It is expressed. For this reason, the margin A of the circuits in the power supply regions 21 and 25 driven by 1.2 V with respect to the target operating frequency of the core portion, and the margin of the circuits of the power supply regions 22 and 24 driven by 1.0 V with respect to the target operating frequency of the core The relationship between the degree C and the margin C of the circuit of the power supply region 23 driven by 0.8 V with respect to the core target operating frequency is
C >> B >> A ......... Formula (7)
It is expressed.

この結果、図4(a)に示す電源供給領域21乃至25に電源電圧1.2Vが供給される場合と比較し、図4(b)に示すように、プロセッサ部(コア部)1に3種類の電源電圧を供給することにより、電源供給領域22及び24の回路の消費電力が削減され(電力削減(1))、電源供給領域23の回路の消費電力が削減される(電力削減(2))。   As a result, as compared with the case where the power supply voltage of 1.2 V is supplied to the power supply regions 21 to 25 shown in FIG. 4A, the processor unit (core unit) 1 has 3 as shown in FIG. By supplying various types of power supply voltages, the power consumption of the circuits in the power supply areas 22 and 24 is reduced (power reduction (1)), and the power consumption of the circuits in the power supply area 23 is reduced (power reduction (2). )).

具体的には、電力削減(1)での削減量ΔP1は、
ΔP1≒{(A×Nt1)・fFNC2・C1・(1.2−1.0)}+{Nt1・Ileak・(1.2−1.0)}・・式(8)
と表される。電力削減(2)での削減量ΔP2は、
ΔP2≒{(A×Nt2)・fFNC3・C2・(1.2−0.8)}+{Nt2・Ileak・(1.2−0.8)}・・式(9)
と表される。なお、Nt1及びNt2は電源供給領域の回路の全ゲート数、C1及びC2は電源供給領域の容量である。
Specifically, the reduction amount ΔP1 in the power reduction (1) is
ΔP1 ≒ {(A × Nt1) ・ f FNC2・ C1 ・ (1.2−1.0) 2 } + {Nt1 ・ Ileak ・ (1.2−1.0)} ・ ・ Formula (8)
It is expressed. Reduction amount ΔP2 in power reduction (2) is
ΔP2 ≒ {(A × Nt2) ・ f FNC3・ C2 ・ (1.2−0.8) 2 } + {Nt2 ・ Ileak ・ (1.2−0.8)} ・ ・ Formula (9)
It is expressed. Nt1 and Nt2 are the total number of gates of the circuit in the power supply region, and C1 and C2 are capacitances in the power supply region.

次に、半導体集積回路装置の低消費電力回路設計手法について図面を参照して説明する。図5は半導体集積回路装置の低消費電力回路設計を示すフローチャート、図6は論理合成&タイミング解析を示すフローチャートである。   Next, a low power consumption circuit design method for a semiconductor integrated circuit device will be described with reference to the drawings. FIG. 5 is a flowchart showing low power consumption circuit design of the semiconductor integrated circuit device, and FIG. 6 is a flowchart showing logic synthesis & timing analysis.

図5に示すように、まず、システム設計された情報にもとづいて、ソフトウエアプログラムに近い動作記述から、HDL(Hardware Description Language)を用いたRTL(Register Transfer Level)記述を合成する(ステップS1)。   As shown in FIG. 5, first, an RTL (Register Transfer Level) description using HDL (Hardware Description Language) is synthesized from an operation description close to a software program based on system designed information (step S1). .

次に、RTL記述を詳細化してゲートレベルの論理回路及びメモリセルまわりの論理解析&タイミング解析を行う(ステップS2)。   Next, the RTL description is refined, and the logic analysis and timing analysis around the gate-level logic circuit and the memory cell are performed (step S2).

具体的には、図6に示すように、論理解析&タイミング解析に使用されるライブラリが3種類用意される。0.8Vライブラリ31には、トランジスタの閾値電圧(Vth(高))の論理回路とトランジスタの閾値電圧(Vth(低い))の論理回路が用意される。1.0Vライブラリ32には、トランジスタの閾値電圧(Vth(高))の論理回路とトランジスタの閾値電圧(Vth(低い))の論理回路が用意される。1.2Vライブラリ33には、トランジスタの閾値電圧(Vth(高))の論理回路とトランジスタの閾値電圧(Vth(低い))の論理回路が用意される。   Specifically, as shown in FIG. 6, three types of libraries used for logic analysis & timing analysis are prepared. The 0.8V library 31 includes a logic circuit for a transistor threshold voltage (Vth (high)) and a logic circuit for a transistor threshold voltage (Vth (low)). In the 1.0 V library 32, a logic circuit of a transistor threshold voltage (Vth (high)) and a logic circuit of a transistor threshold voltage (Vth (low)) are prepared. In the 1.2V library 33, a logic circuit of a transistor threshold voltage (Vth (high)) and a logic circuit of a transistor threshold voltage (Vth (low)) are prepared.

まず、一番電圧低い0.8Vライブラリ31のトランジスタの閾値電圧(Vth(高))の論理回路を用いて論理合成が開始される(ステップS21)。論理合成後、論理合成された回路領域のタイミング解析を行う(ステップS22)。論理合成された回路領域のタイミングが所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がOKの場合、次のステップに進む。判定がNGの回路領域がある場合、ステップS21に戻り0.8Vライブラリ31のトランジスタの閾値電圧(Vth(低))の論理回路を用いて論理合成&タイミング解析を行い、所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がOKの場合、次のステップに進む。判定がNGの回路領域がある場合、次の論理合成&タイミング解析に進む(ステップS23)。   First, logic synthesis is started using the logic circuit of the threshold voltage (Vth (high)) of the transistor of the 0.8V library 31 having the lowest voltage (step S21). After the logic synthesis, timing analysis is performed on the logic-synthesized circuit area (step S22). It is determined whether the timing of the logic-synthesized circuit area falls within a desired timing range. If the determination of all circuit areas is OK, the process proceeds to the next step. If there is an NG circuit area, the process returns to step S21, and logic synthesis & timing analysis is performed using the logic circuit of the threshold voltage (Vth (low)) of the transistor of the 0.8V library 31 to bring it into the desired timing range. Determine if it is in. If the determination of all circuit areas is OK, the process proceeds to the next step. If there is an NG circuit area, the process proceeds to the next logic synthesis & timing analysis (step S23).

次に、1.0Vライブラリ32のトランジスタの閾値電圧(Vth(高))の論理回路を用いて論理合成が開始される(ステップS24)。論理合成後、論理合成された回路領域のタイミング解析を行う(ステップS25)。論理合成された回路領域のタイミングが所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がOKの場合、次のステップに進む。判定がNGの回路領域がある場合、ステップS24に戻り1.0Vライブラリ32のトランジスタの閾値電圧(Vth(低))の論理回路を用いて論理合成&タイミング解析を行い、所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がOKの場合、次のステップに進む。判定がNGの回路領域がある場合、次の論理合成&タイミング解析に進む(ステップS26)。   Next, logic synthesis is started using the logic circuit of the threshold voltage (Vth (high)) of the transistors in the 1.0 V library 32 (step S24). After the logic synthesis, timing analysis is performed on the logic-synthesized circuit area (step S25). It is determined whether the timing of the logic-synthesized circuit area is within a desired timing range. If the determination of all circuit areas is OK, the process proceeds to the next step. If there is an NG circuit area, the process returns to step S24 to perform logic synthesis & timing analysis using the logic circuit of the threshold voltage (Vth (low)) of the transistor of the 1.0V library 32, and to the desired timing range. Determine if it is in. If the determination of all circuit areas is OK, the process proceeds to the next step. When there is an NG circuit area, the process proceeds to the next logic synthesis & timing analysis (step S26).

続いて、1.2Vライブラリ33のトランジスタの閾値電圧(Vth(高))の論理回路を用いて論理合成が開始される(ステップS27)。論理合成後、論理合成された回路領域のタイミング解析を行う(ステップS28)。論理合成された回路領域のタイミングが所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がOKの場合、次のステップに進む。判定がNGの回路領域がある場合、ステップS24に戻り1.2Vライブラリ33のトランジスタの閾値電圧(Vth(低))の論理回路を用いて論理合成&タイミング解析を行い、所望のタイミングの範囲に入っているかの判定を行う。すべての回路領域の判定がOKの場合、次のステップに進む。判定がNGの回路領域がある場合、RTL記述に戻る(ステップS29)。   Subsequently, logic synthesis is started using the logic circuit of the threshold voltage (Vth (high)) of the transistors in the 1.2 V library 33 (step S27). After the logic synthesis, timing analysis is performed on the logic-synthesized circuit area (step S28). It is determined whether the timing of the logic-synthesized circuit area is within a desired timing range. If the determination of all circuit areas is OK, the process proceeds to the next step. If there is an NG circuit area, the process returns to step S24 to perform logic synthesis and timing analysis using the logic circuit of the threshold voltage (Vth (low)) of the transistor in the 1.2V library 33, and within the desired timing range. Determine if it is in. If the determination of all circuit areas is OK, the process proceeds to the next step. If there is a circuit area whose determination is NG, the process returns to the RTL description (step S29).

そして、論理合成&タイミング解析後、電源電圧が低い回路領域から電源電圧が高い回路領域の間に、信号レベルをレベルシフトするレベルシフタを挿入する(ステップS3)。レベルシフタ挿入後、レイアウト及び配置配線を行う(ステップS4)。   Then, after logic synthesis & timing analysis, a level shifter for level-shifting the signal level is inserted between the circuit region having a low power supply voltage and the circuit region having a high power supply voltage (step S3). After the level shifter is inserted, layout and placement and routing are performed (step S4).

上述したように、本実施例の低消費電力回路設計手法、及び半導体集積回路では、プロセッサ部(コア部)1、データ転送部2、ペリフェラル部3、及び端子Pad1乃至4が設けられる。ペリフェラル部3には、端子Pad1を介して3.3Vの電源電圧が供給され、プロセッサ部(コア部)1には、端子Pad2を介して1.2Vの電源電圧が供給され、端子Pad3を介して1.0Vの電源電圧が供給され、端子Pad4を介して0.8Vの電源電圧が供給される。データ転送部2には、端子Pad2を介して1.2Vの電源電圧が供給される。プロセッサ部1は、1.2Vの電源電圧が供給される第1の回路領域、1.0Vの電源電圧が供給される第2の回路領域、及び0.8Vの電源電圧が供給される第3の回路領域から構成される。第1乃至3の回路領域には、高閾値トランジスタからなる論理回路と低閾値トランジスタからなる論理回路がそれぞれ設けられる。低消費電力回路設計の論理合成&タイミング解析では、一番低い電源電圧で、かつ高閾値トランジスタからなる論理回路を用いて開始される。 As described above, in the low power consumption circuit design method and the semiconductor integrated circuit of this embodiment, the processor unit (core unit) 1, the data transfer unit 2, the peripheral unit 3, and the terminals Pad 1 to 4 are provided. The peripheral unit 3 is supplied with a power supply voltage of 3.3 V via a terminal Pad 1, and the processor unit (core unit) 1 is supplied with a power supply voltage of 1.2 V via a terminal Pad 2 and via a terminal Pad 3. Then, a power supply voltage of 1.0 V is supplied, and a power supply voltage of 0.8 V is supplied via the terminal Pad4. A power supply voltage of 1.2 V is supplied to the data transfer unit 2 via a terminal Pad2. The processor unit 1 includes a first circuit region to which a power supply voltage of 1.2 V is supplied, a second circuit region to which a power supply voltage of 1.0 V is supplied, and a third circuit region to which a power supply voltage of 0.8 V is supplied. It consists of the circuit area. In the first to third circuit areas, a logic circuit composed of a high threshold transistor and a logic circuit composed of a low threshold transistor are provided. The logic synthesis and timing analysis of the low power consumption circuit design is started by using a logic circuit having the lowest power supply voltage and a high threshold transistor.

このため、動作時のダイナミック電力の低減化とスタンバイ時のリーク電力の低減化を達成することができる。また、システムがフルに動作しているときでも低消費電力化することができる。   For this reason, reduction in dynamic power during operation and reduction in leakage power during standby can be achieved. Further, power consumption can be reduced even when the system is fully operating.

なお、本実施例では、プロセッサ部(コア部)1に高電位側電源VDD1よりも電圧の低い3種類の高電位側電源を供給しているが、2種類の高電位側電源を供給してもよい。また、ライブラリではトランジスタの閾値電圧を2種類(Vth(高)、Vth(低い))用意しているが、トランジスタの閾値電圧を3種類(Vth(高)、Vth(中)、Vth(低い))用意してもよい。   In this embodiment, three types of high potential side power supplies having a voltage lower than that of the high potential side power supply VDD1 are supplied to the processor unit (core unit) 1, but two types of high potential side power supplies are supplied. Also good. The library prepares two types of threshold voltages of transistors (Vth (high) and Vth (low)), but three types of threshold voltages of transistors (Vth (high), Vth (medium), and Vth (low)). ) May be prepared.

次に、本発明の実施例2に係る半導体集積回路装置について、図面を参照して説明する。図7は半導体集積回路装置の概略構成を示すブロック図である。本実施例では、プロセッサ部に供給される高電位側電源をチップ内部で発生している。   Next, a semiconductor integrated circuit device according to Embodiment 2 of the present invention will be described with reference to the drawings. FIG. 7 is a block diagram showing a schematic configuration of the semiconductor integrated circuit device. In this embodiment, the high potential power source supplied to the processor unit is generated inside the chip.

以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。   In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.

図7に示すように、半導体集積回路装置81には、プロセッサ部(コア部)1、データ転送部2、ペリフェラル部3、レギュレータ41乃至43、及び端子Pad1が設けられる。半導体集積回路装置81は、SoC(System on a Chip)であり、低消費電力化されたデジタル民生用機器、例えば携帯電話に使用される。   As shown in FIG. 7, the semiconductor integrated circuit device 81 includes a processor unit (core unit) 1, a data transfer unit 2, a peripheral unit 3, regulators 41 to 43, and a terminal Pad1. The semiconductor integrated circuit device 81 is a SoC (System on a Chip), and is used for a digital consumer device with low power consumption, such as a mobile phone.

半導体集積回路装置81には、高電位側電源VDD1が外部から供給される。高電位側電源VDD1は、端子Pad1を介してペリフェラル部3に供給される。   The semiconductor integrated circuit device 81 is supplied with a high potential side power supply VDD1 from the outside. The high potential side power supply VDD1 is supplied to the peripheral unit 3 through the terminal Pad1.

レギュレータ41は、端子Pad1とプロセッサ部(コア部)1及びデータ転送部2の間に設けられ、高電位側電源VDD1を降圧した高電位側電源VDD2を発生してプロセッサ部(コア部)1及びデータ転送部2に供給する。   The regulator 41 is provided between the terminal Pad1, the processor unit (core unit) 1 and the data transfer unit 2, and generates a high potential side power source VDD2 obtained by stepping down the high potential side power source VDD1 to generate the processor unit (core unit) 1 and This is supplied to the data transfer unit 2.

レギュレータ42は、端子Pad1とプロセッサ部(コア部)1の間に設けられ、高電位側電源VDD1を降圧した高電位側電源VDD3を発生してプロセッサ部(コア部)1に供給する。   The regulator 42 is provided between the terminal Pad 1 and the processor unit (core unit) 1, generates a high potential side power source VDD 3 obtained by stepping down the high potential side power source VDD 1, and supplies it to the processor unit (core unit) 1.

レギュレータ43は、端子Pad1とプロセッサ部(コア部)1の間に設けられ、高電位側電源VDD1を降圧した高電位側電源VDD4を発生してプロセッサ部(コア部)1に供給する。レギュレータ41乃至43には、例えば同期整流型降圧DC−DCコンバータ或いは非同期整流型降圧DC−DCコンバータなどが用いられる。半導体集積回路装置81内部にレギュレータ41乃至43を設けることにより、高電位側電源VDD2乃至4の電圧変動を大幅に抑制することができる。   The regulator 43 is provided between the terminal Pad 1 and the processor unit (core unit) 1, generates a high potential side power supply VDD 4 obtained by stepping down the high potential side power supply VDD 1, and supplies it to the processor unit (core unit) 1. For the regulators 41 to 43, for example, a synchronous rectification step-down DC-DC converter or an asynchronous rectification step-down DC-DC converter is used. By providing the regulators 41 to 43 in the semiconductor integrated circuit device 81, voltage fluctuations of the high potential side power supplies VDD2 to VDD4 can be significantly suppressed.

上述したように、本実施例の半導体集積回路装置では、プロセッサ部(コア部)1、データ転送部2、ペリフェラル部3、レギュレータ41乃至43、及び端子Pad1が設けられる。レギュレータ41は外部から供給される3.3V電源電圧を降圧して1.2V電源電圧を発生し、プロセッサ部(コア部)1及びデータ転送部2に供給する。レギュレータ42は外部から供給される3.3V電源電圧を降圧して1.0V電源電圧を発生し、プロセッサ部(コア部)1に供給する。レギュレータ43は外部から供給される3.3V電源電圧を降圧して0.8V電源電圧を発生し、プロセッサ部(コア部)1に供給する。   As described above, the semiconductor integrated circuit device according to the present embodiment includes the processor unit (core unit) 1, the data transfer unit 2, the peripheral unit 3, the regulators 41 to 43, and the terminal Pad1. The regulator 41 steps down a 3.3V power supply voltage supplied from the outside to generate a 1.2V power supply voltage, and supplies the 1.2V power supply voltage to the processor unit (core unit) 1 and the data transfer unit 2. The regulator 42 steps down a 3.3V power supply voltage supplied from the outside to generate a 1.0V power supply voltage and supplies it to the processor unit (core unit) 1. The regulator 43 steps down a 3.3V power supply voltage supplied from the outside to generate a 0.8V power supply voltage, and supplies it to the processor unit (core unit) 1.

このため、動作時のダイナミック電力の低減化とスタンバイ時のリーク電力の低減化を達成することができる。また、システムがフルに動作しているときでも低消費電力化することができる。   For this reason, reduction in dynamic power during operation and reduction in leakage power during standby can be achieved. Further, power consumption can be reduced even when the system is fully operating.

次に、本発明の実施例3に係る半導体集積回路装置について、図面を参照して説明する。図8は半導体集積回路装置の概略構成を示すブロック図である。本実施例では、データ転送部にも3種類の高電位側電源を供給している。   Next, a semiconductor integrated circuit device according to Embodiment 3 of the present invention will be described with reference to the drawings. FIG. 8 is a block diagram showing a schematic configuration of the semiconductor integrated circuit device. In this embodiment, three types of high-potential-side power are also supplied to the data transfer unit.

以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。   In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.

図8に示すように、半導体集積回路装置82には、プロセッサ部(コア部)1、データ転送部2、ペリフェラル部3、及び端子Pad1乃至4が設けられる。半導体集積回路装置82は、SoC(System on a Chip)であり、低消費電力化されたデジタル民生用機器、例えば携帯電話に使用される。   As shown in FIG. 8, the semiconductor integrated circuit device 82 includes a processor unit (core unit) 1, a data transfer unit 2, a peripheral unit 3, and terminals Pad 1 to 4. The semiconductor integrated circuit device 82 is a SoC (System on a Chip), and is used for a digital consumer device with low power consumption, for example, a mobile phone.

データ転送部2は、すべての回路が必ずしも動作周波数fFNCbで動作するものではない。例えば、動作周波数fFNCbで動作する第4の回路領域、動作周波数fFNCbよりも低速に動作する第5の回路領域、第5の回路領域よりも低速に動作する第6の回路領域に分離することができる。第4の回路領域には高電位側電源VDD2が供給され、第5の回路領域には高電位側電源VDD3が供給され、第6の回路領域には高電位側電源VDD4が供給される。 In the data transfer unit 2, not all circuits necessarily operate at the operating frequency f FNCb . For example, it is separated into a fourth circuit region that operates at the operating frequency f FNCb, a fifth circuit region that operates at a lower speed than the operating frequency f FNCb, and a sixth circuit region that operates at a lower speed than the fifth circuit region. be able to. The fourth circuit region is supplied with the high potential power source VDD2, the fifth circuit region is supplied with the high potential power source VDD3, and the sixth circuit region is supplied with the high potential power source VDD4.

第5及び6の回路領域に供給する高電位側電源を下げた場合、電源電圧の差の2乗に比例するダイナミック電力の削減がそれぞれ図れ、電源電圧の差とリーク電流の積に比例するスタインバイ電力の削減がそれぞれ図れる。   When the high potential side power supply supplied to the fifth and sixth circuit regions is lowered, the dynamic power can be reduced in proportion to the square of the difference between the power supply voltages, and the Stein proportional to the product of the power supply voltage difference and the leakage current can be achieved. Reduction of buy power can be achieved respectively.

上述したように、本実施例の半導体集積回路装置では、プロセッサ部(コア部)1、データ転送部2、ペリフェラル部3、及び端子Pad1乃至4が設けられる。ペリフェラル部3には、端子Pad1を介して3.3Vの電源電圧が供給され、プロセッサ部(コア部)1には、端子Pad2を介して1.2Vの電源電圧が供給され、端子Pad3を介して1.0Vの電源電圧が供給され、端子Pad4を介して0.8Vの電源電圧が供給される。データ転送部2には、端子Pad2を介して1.2Vの電源電圧が供給され、端子Pad3を介して1.0Vの電源電圧が供給され、端子Pad4を介して0.8Vの電源電圧が供給される。データ転送部2は、1.2Vの電源電圧が供給される第4の回路領域、1.0Vの電源電圧が供給される第5の回路領域、及び0.8Vの電源電圧が供給される第6の回路領域から構成される。第1乃至6の回路領域には、高閾値トランジスタからなる論理回路と低閾値トランジスタからなる論理回路がそれぞれ設けられる。   As described above, the semiconductor integrated circuit device according to the present embodiment includes the processor unit (core unit) 1, the data transfer unit 2, the peripheral unit 3, and the terminals Pad 1 to 4. The peripheral unit 3 is supplied with a power supply voltage of 3.3 V via a terminal Pad 1, and the processor unit (core unit) 1 is supplied with a power supply voltage of 1.2 V via a terminal Pad 2 and via a terminal Pad 3. Then, a power supply voltage of 1.0 V is supplied, and a power supply voltage of 0.8 V is supplied via the terminal Pad4. The data transfer unit 2 is supplied with a power supply voltage of 1.2 V through the terminal Pad2, supplied with a power supply voltage of 1.0 V through the terminal Pad3, and supplied with a power supply voltage of 0.8 V through the terminal Pad4. Is done. The data transfer unit 2 includes a fourth circuit area to which a 1.2V power supply voltage is supplied, a fifth circuit area to which a 1.0V power supply voltage is supplied, and a 0.8V power supply voltage to be supplied. 6 circuit areas. In the first to sixth circuit areas, a logic circuit composed of a high threshold transistor and a logic circuit composed of a low threshold transistor are provided.

このため、動作時のダイナミック電力の低減化とスタンバイ時のリーク電力の低減化を達成することができる。また、システムがフルに動作しているときでも低消費電力化することができる。   For this reason, reduction in dynamic power during operation and reduction in leakage power during standby can be achieved. Further, power consumption can be reduced even when the system is fully operating.

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。   The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.

実施例では、SoCに適用しているが、SiP、MCP、積層W−CSPなどにも適用することができる。   In the embodiment, the present invention is applied to SoC, but can also be applied to SiP, MCP, laminated W-CSP, and the like.

本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) 第1の端子を介して第1の電源電圧が供給されるペリフェラル部と、前記第1の電源電圧よりも低い第2の電源電圧が第2の端子を介して供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第1の回路領域と、前記第2の電源電圧よりも低い第3の電源電圧が第3の端子を介して供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第2の回路領域と、前記第3の電源電圧よりも低い第4の電源電圧が第4の端子を介して供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第3の回路領域とを有し、前記ペリフェラル部よりも高速に動作するコア部とを具備する半導体集積回路装置。
The present invention can be configured as described in the following supplementary notes.
(Supplementary Note 1) A peripheral portion to which a first power supply voltage is supplied via a first terminal, a second power supply voltage lower than the first power supply voltage is supplied via a second terminal, and a transistor A first circuit region in which a plurality of logic circuits having different threshold voltages are provided, and a third power supply voltage lower than the second power supply voltage is supplied via a third terminal, and the threshold voltage of the transistor is A second circuit region in which a plurality of different logic circuits are provided, and a fourth power supply voltage lower than the third power supply voltage is supplied through the fourth terminal, and a plurality of threshold voltages of the transistors are different from each other. A semiconductor integrated circuit device comprising: a third circuit region provided with a logic circuit; and a core unit operating at a higher speed than the peripheral unit.

(付記2) 第1の端子を介して第1の電源電圧が入力され、前記第1の電源電圧を降圧した第2の電源電圧を発生する第1のレギュレータと、前記第1の電源電圧が入力され、前記第1の電源電圧を降圧し、前記第2の電源電圧よりも低い第3電源電圧を発生する第2のレギュレータと、前記第1の電源電圧が入力され、前記第1の電源電圧を降圧し、第3の電源電圧よりも低い第4電源電圧を発生する第3のレギュレータと、前記第1の電源電圧が供給されるペリフェラル部と、前記第2の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第1の回路領域と、前記第3の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第2の回路領域と、前記第4の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第3の回路領域とを有し、前記ペリフェラル部よりも高速に動作するコア部とを具備する半導体集積回路装置。 (Supplementary Note 2) A first regulator that receives a first power supply voltage via a first terminal and generates a second power supply voltage obtained by stepping down the first power supply voltage, and the first power supply voltage A first regulator that receives the first power supply voltage, the second regulator generating a third power supply voltage lower than the second power supply voltage, and the first power supply voltage; A third regulator that lowers the voltage and generates a fourth power supply voltage lower than the third power supply voltage, a peripheral unit to which the first power supply voltage is supplied, and the second power supply voltage are supplied, A first circuit region in which a plurality of logic circuits having different threshold voltages of the transistors is provided, and a second circuit region in which a plurality of logic circuits having different threshold voltages of the transistors are provided by supplying the third power supply voltage. And the fourth Power supply voltage is supplied, and a third circuit region in which a plurality of logic circuits having different threshold voltages of the transistors are respectively provided, a semiconductor integrated circuit device comprising a core portion which operates at a higher speed than the peripheral portion.

1 プロセッサ部(コア部)
2 データ転送部
3 ペリフェラル部
11 CPU
12 DSP
13、14 キャッシュメモリ
15 DMAコントローラ
21〜25 電源供給領域
31 0.8Vライブラリ
32 1.0Vライブラリ
33 1.2Vライブラリ
41〜43 レギュレータ
81〜82 半導体集積回路装置
AND1 AND回路
CLK クロック
CTSBU CTSバッファ
FF1〜FF6 フリップフロップ
FNC1〜fFNC3 動作周波数
INV1、INV2 インバータ
NAND1 NAND回路
NOR1、NOR2 NOR回路
OR1 OR回路
Pad1〜Pad4 端子
VDD1〜VDD4 高電位側電源
1 Processor part (core part)
2 Data transfer unit 3 Peripheral unit 11 CPU
12 DSP
13, 14 Cache memory 15 DMA controller 21-25 Power supply area 31 0.8V library 32 1.0V library 33 1.2V library 41-43 Regulator 81-82 Semiconductor integrated circuit device AND1 AND circuit CLK clock CTSBU CTS buffer FF1 FF6 Flip-flops f FNC1 to f FNC3 Operating frequency INV1, INV2 Inverter NAND1 NAND circuit NOR1, NOR2 NOR circuit OR1 OR circuit Pad1-Pad4 terminals VDD1-VDD4 High potential side power supply

Claims (5)

電源電圧が異なるライブラリが複数設けられ、前記ライブラリには閾値電圧の異なるトランジスタが複数用意されるLSIの低消費電力回路設計手法であって、
前記LSIの論理合成及びタイミング解析から、前記LSIの回路領域ごとに適用する電源電圧及びトランジスタの閾値電圧を選択するステップと、
前記LSIの配置配線を行うステップと、
を具備することを特徴とする低消費電力回路設計手法。
A plurality of libraries having different power supply voltages are provided, and the library is a low power consumption circuit design method for LSI in which a plurality of transistors having different threshold voltages are prepared,
Selecting a power supply voltage and a threshold voltage of a transistor to be applied to each circuit area of the LSI from logic synthesis and timing analysis of the LSI;
Performing the placement and routing of the LSI;
A low power consumption circuit design method characterized by comprising:
前記電源電圧及びトランジスタの閾値電圧を選択するステップでは、
一番低い電源電圧で、且つトランジスタの閾値電圧が一番高いライブラリを用いて論理合成を開始し、タイミング解析の判定結果がNGの場合、一番高い閾値電圧よりも低い閾値電圧のトランジスタを用いて再度論理合成及びタイミング解析を実行する第1のステップと、
前記第1のステップでのタイミング解析でNGと判定された回路領域を、一番低い電源電圧よりも高い電源電圧で、且つトランジスタの閾値電圧が一番高いライブラリを用いて論理合成を開始し、タイミング解析の判定結果がNGの場合、一番高い閾値電圧よりも低い閾値電圧のトランジスタを用いて再度論理合成及びタイミング解析を実行する第2のステップと、
を具備することを特徴とする請求項1に記載の低消費電力回路設計手法。
In the step of selecting the power supply voltage and the threshold voltage of the transistor,
Start logic synthesis using the library with the lowest power supply voltage and the highest transistor threshold voltage. If the timing analysis decision is NG, use a transistor with a threshold voltage lower than the highest threshold voltage. A first step of performing logic synthesis and timing analysis again,
For the circuit area determined as NG in the timing analysis in the first step, logic synthesis is started using a library having a power supply voltage higher than the lowest power supply voltage and the highest threshold voltage of the transistor, If the determination result of the timing analysis is NG, a second step of performing logic synthesis and timing analysis again using a transistor having a threshold voltage lower than the highest threshold voltage;
The low-power consumption circuit design method according to claim 1, further comprising:
複数の電源電圧の内、第1の電源電圧が供給される第1の回路領域と前記第1の電源電圧よりも高い第2の電源電圧が供給される第2の回路領域の間に信号レベルを高くレベルシフトするレベルシフタを挿入するステップと、
を具備することを特徴とする請求項1及び2に記載の低消費電力回路設計手法。
Among the plurality of power supply voltages, the signal level is between the first circuit region to which the first power supply voltage is supplied and the second circuit region to which the second power supply voltage higher than the first power supply voltage is supplied. Inserting a level shifter that shifts the level higher
The low-power-consumption circuit design method according to claim 1, further comprising:
第1の電源電圧が供給されるペリフェラル部と、
前記第1の電源電圧よりも低い第2の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第1の回路領域と、前記第2の電源電圧よりも低い第3の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第2の回路領域と、前記第3の電源電圧よりも低い第4の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第3の回路領域とを有し、前記ペリフェラル部よりも高速に動作するコア部と、
を具備することを特徴とする半導体集積回路装置。
A peripheral unit to which a first power supply voltage is supplied;
A first circuit region in which a plurality of logic circuits each having a different threshold voltage of a transistor are provided, the second power supply voltage being lower than the first power supply voltage; and a third lower than the second power supply voltage Are supplied with a second circuit region in which a plurality of logic circuits having different threshold voltages are provided, and a fourth power supply voltage lower than the third power supply voltage is supplied. A third circuit region provided with a plurality of different logic circuits, and a core unit that operates at a higher speed than the peripheral unit,
A semiconductor integrated circuit device comprising:
前記第2の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第4の回路領域と、前記第3の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第5の回路領域と、前記第4の電源電圧が供給され、トランジスタの閾値電圧がそれぞれ異なる複数の論理回路が設けられる第6の回路領域とを有し、前記ペリフェラル部よりも高速に動作し、前記コア部よりも低速に動作するデータ転送部を具備することを特徴とする請求項4に記載の半導体集積回路装置。   A fourth circuit region provided with a plurality of logic circuits each having a different threshold voltage of the transistor to which the second power supply voltage is supplied; and a plurality of transistors having a different threshold voltage for the transistor to which the third power supply voltage is supplied. A fifth circuit region in which a logic circuit is provided; and a sixth circuit region in which a plurality of logic circuits to which the fourth power supply voltage is supplied and whose threshold voltages are different from each other are provided. 5. The semiconductor integrated circuit device according to claim 4, further comprising a data transfer unit that operates at a high speed and operates at a lower speed than the core unit.
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