JP2011014621A

JP2011014621A - Semiconductor device

Info

Publication number: JP2011014621A
Application number: JP2009155537A
Authority: JP
Inventors: Takashi Hiroshima; 崇廣島
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2009-06-30
Filing date: 2009-06-30
Publication date: 2011-01-20

Abstract

PROBLEM TO BE SOLVED: To solve the problem of gate delay which is caused by increasing gate resistance and parasitic capacitance, without damages to a gate insulating film 17, relating to a TDMOS transistor where a first gate electrode 2, and the like, are provided in a linear long trench 1 via the gate insulating film 17.SOLUTION: A trench protruding part 1a having width and depth less than twice the film thickness of a polysilicon film 22, which serves as the material for the first gate electrode 2, and the like, is formed on a sidewall of a trench 1. Since the trench protruding part 1a is embedded with the polysilicon film 22, a first gate contact 4, and the like, through which only polysilicon of the trench protrusion part 1a is exposed are formed at an interlayer insulating film 19 formed on the surface. A plurality of first gate wiring electrodes G1, or the like, to be connected to a first gate contact 4, or the like, are formed at fixed intervals.

Description

本発明は、半導体装置に関し、特にトレンチＤＭＯＳ（ＴＤＭＯＳ）からなるパワーデバイスを有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a power device composed of a trench DMOS (TDMOS).

半導体装置には、ＴＤＭＯＳトランジスタが含まれる。ＤＭＯＳとはＤｏｕｂｌｅ―ＤｉｆｆｕｓｅｄＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＴＤＭＯＳとは、ＤＭＯＳの内、電流がトレンチ内のゲート電極直下の半導体層（チャネル）を表面側から下側に向かい、縦方向に流れるものである。ＴＤＭＯＳトランジスタは、電源回路やドライバー回路等に広く採用されている。 The semiconductor device includes a TDMOS transistor. DMOS is an abbreviation for Double-Diffused Metal Oxide Semiconductor. The TDMOS is a device in which a current flows in a vertical direction from a surface side to a lower side in a semiconductor layer (channel) immediately below a gate electrode in a trench in the DMOS. TDMOS transistors are widely used in power supply circuits and driver circuits.

パワーデバイスとしてのＴＤＭＯＳは、一般に、図１３に示すように、トレンチ５０で分離されたストライプ型の第２導電型の不図示のソース層と、トレンチ５０内の該ソース層側壁上から第１導電型の不図示のピンチオフ層上を経由しトレンチ５０底部の不図示の第２導電型のドレイン層上まで、絶縁膜を介して形成されたポリシリコンからなるゲート電極５１と、トレンチ５０底部に形成された不図示のドレイン層から構成される。 As shown in FIG. 13, the TDMOS as a power device generally has a stripe-type second conductivity type source layer (not shown) separated by a trench 50 and a first conductive layer from above the side wall of the source layer in the trench 50. Formed on the bottom of the trench 50 and the gate electrode 51 made of polysilicon formed through an insulating film through the pinch-off layer (not shown) of the mold to the drain layer of the second conductivity type (not shown) at the bottom of the trench 50 And a drain layer (not shown).

ゲート配線電極Ｇからゲートコンタクト５３を経由してゲート電極５１に電圧を印加することにより、前記ピンチオフ層にチャネルが形成される。電流は、ソース配線電極Ｓ１等からソースコンタクト５２を通り前記ソース層に流れ、該チャネル層を経由してトレンチ５０底部のドレイン層に流れる。図１３ではゲート配線電極Ｇは図１３の上下に２箇所形成されているが、電流容量があまり大きく無い場合は、いずれか一方に形成される。
なお、図１３の場合は、ゲート電極５１は、トレンチ５０の内部を埋め込んだポリシリコンで形成される。 By applying a voltage from the gate wiring electrode G to the gate electrode 51 via the gate contact 53, a channel is formed in the pinch-off layer. A current flows from the source wiring electrode S1 and the like through the source contact 52 to the source layer, and then flows to the drain layer at the bottom of the trench 50 via the channel layer. In FIG. 13, the gate wiring electrodes G are formed at two locations on the upper and lower sides of FIG. 13, but when the current capacity is not so large, they are formed on either one.
In the case of FIG. 13, the gate electrode 51 is formed of polysilicon in which the trench 50 is embedded.

図１４には、各トレンチ５０が、その端部でＵ字状に連結されトレンチ５０全体が閉ループを形成している例を示している。一体として形成されたトレンチの一方の側壁に第１ゲート電極５４、他方の側壁に第２ゲート電極５５がそれぞれ分離した状態で形成されている。第１ゲート電極５４には、第１ゲート配線電極Ｇ１から第１ゲートコンタクト５６を経由してゲート電圧が印加される。同様に、第２ゲート電極５５には、第２ゲート配線電極Ｇ２から第２ゲートコンタクト５７を経由してゲート電圧が印加される。 FIG. 14 shows an example in which each trench 50 is connected in a U-shape at the end thereof, and the entire trench 50 forms a closed loop. A first gate electrode 54 is formed on one side wall of the trench formed as a unit, and a second gate electrode 55 is formed on the other side wall in a separated state. A gate voltage is applied to the first gate electrode 54 via the first gate contact 56 from the first gate wiring electrode G1. Similarly, a gate voltage is applied to the second gate electrode 55 via the second gate contact 57 from the second gate wiring electrode G2.

閉ループに形成されたトレンチ５０の外側のトレンチ５０に隣接する部分が不図示の第１ソース層になっており、第１ソースコンタクト層５８を通して第１ソース配線電極Ｓ１と接続されている。また、閉ループに形成されたトレンチ５０に囲まれたトレンチ５０に隣接する部分が不図示の第２ソース層になっており、第２ソースコンタクト５９を通して第２ソース配線電極Ｓ２と接続されている。 A portion adjacent to the trench 50 outside the trench 50 formed in a closed loop is a first source layer (not shown), and is connected to the first source wiring electrode S 1 through the first source contact layer 58. Further, a portion adjacent to the trench 50 surrounded by the trench 50 formed in a closed loop is a second source layer (not shown), and is connected to the second source wiring electrode S2 through the second source contact 59.

図１４におけるＴＤＭＯＳトランジスタは、同一トレンチ５０内のそれぞれの側壁に形成される第１ゲート電極５４、第２ゲート電極５５を有する２つのＴＤＭＯＳから構成されている。該２つのＴＤＭＯＳは、ドレインを共通にしており寄生ダイオードとあわせ、バッテリーの過充電、過放電防止回路等に使用されている。この場合は、図１３の上下に表示する１個のＴＤＭＯＳトランジスタ用のゲート配線電極Ｇと異なり、それぞれ別の２個のＴＤＭＯＳトランジスタ用のゲート電極配線として、第１ゲート配線電極Ｇ１と第２ゲート配線電極Ｇ２を構成する。 The TDMOS transistor in FIG. 14 is composed of two TDMOSs having a first gate electrode 54 and a second gate electrode 55 formed on the respective side walls in the same trench 50. The two TDMOSs have a common drain and are used in a battery overcharge and overdischarge prevention circuit together with a parasitic diode. In this case, unlike the gate wiring electrodes G for one TDMOS transistor displayed on the upper and lower sides of FIG. 13, the first gate wiring electrode G1 and the second gate are respectively used as the gate electrode wirings for two different TDMOS transistors. The wiring electrode G2 is configured.

このような、同一トレンチ５０の両側壁に、それぞれ分離した第１ゲート電極、第２ゲート電極を有する２個のＴＤＭＯＳトランジスタからなる構成については、特許文献１及び特許文献２にその特徴等が記載されている。 Such a configuration including two TDMOS transistors each having a first gate electrode and a second gate electrode separated on both side walls of the same trench 50 is described in Patent Document 1 and Patent Document 2, for example. Has been.

特開２００４−２７４０３９号公報JP 2004-274039 A 特開２００７−１３４５００号公報JP 2007-134500 A

パワーＴＤＭＯＳトランジスタの電流容量の増大を図ろうとする場合、ゲート幅をより広くする必要があり、図１３に示す場合、ゲート電極５１が形成されているトレンチ５０はその直線部分を長くしなければならない。トレンチ５０が長くなれば、ゲート配線電極Ｇから先端部のゲート電極５１までの距離が遠くなりその間のゲート電極５１のゲート電気抵抗は大きくなる。ゲート電気抵抗が大きくなると、絶縁膜やＰＮ接合等からなる寄生容量とあわせ、ゲート配線電極Ｇの入力電圧がゲート電極５１の先端部まで伝達する速度が落ちてしまう。即ち、ゲート遅延の問題が生じることになる。 In order to increase the current capacity of the power TDMOS transistor, it is necessary to increase the gate width. In the case shown in FIG. 13, the trench 50 in which the gate electrode 51 is formed must have a long linear portion. . If the trench 50 is lengthened, the distance from the gate wiring electrode G to the gate electrode 51 at the tip is increased, and the gate electrical resistance of the gate electrode 51 therebetween increases. When the gate electrical resistance is increased, the speed at which the input voltage of the gate wiring electrode G is transmitted to the tip of the gate electrode 51 is lowered along with the parasitic capacitance formed of an insulating film, a PN junction, or the like. That is, the problem of gate delay occurs.

図１３の場合は、１個のＴＤＭＯＳトランジスタだけから構成されるので、トレンチ５０が長くなった場合、図１３に示すように、上下２個所にゲート配線電極Ｇを配置する事が可能である。上下２個所にゲート配線電極Ｇを配置する事により、ゲート配線電極Ｇからゲート電極５１の先端までの距離を１箇所にゲート配線電極Ｇを配置した場合に比べて半分にする事ができる。したがって、トレンチ５０を２倍に延ばしても抵抗値は、延ばす前と同じ値にする事ができる。また、図１３の場合、ゲート電極５１は、トレンチ５０内を低抵抗のポリシリコンで充填して厚く形成されるため、元々低い抵抗値でありトレンチ５０を長くしても抵抗値の増大量は図１４の場合に比して小さい。 In the case of FIG. 13, since it is composed of only one TDMOS transistor, when the trench 50 becomes long, the gate wiring electrodes G can be arranged at two upper and lower positions as shown in FIG. By disposing the gate wiring electrode G at two upper and lower positions, the distance from the gate wiring electrode G to the tip of the gate electrode 51 can be halved compared to the case where the gate wiring electrode G is disposed at one position. Therefore, even if the trench 50 is extended twice, the resistance value can be made the same value as before the extension. In the case of FIG. 13, since the gate electrode 51 is formed thick by filling the trench 50 with low resistance polysilicon, the resistance value is originally low. Compared to the case of FIG.

それに対して、図１４のように、トレンチ５０の両側壁に、それぞれ分離したゲート電極５４及びゲート電極５５を形成し、２個のＴＤＭＯＳトランジスタを構成する場合は、その影響が図１３の場合に比して非常に大きなものになる。後述するように、トレンチ５０の側壁に形成されるゲート電極５４等は、トレンチ５０全体を被覆するように形成されたポリシリコン膜２２を、その表面からいわゆるＲＩＥにより異方性エッチングして形成されるもので、側壁上部では薄く、下部に向かって厚くなっている。全体として、初期に被覆したポリシリコン膜厚より薄く、しかも深さもトレンチ５０の深さより小さいため、ゲート電極５４等の抵抗は、元々、図１３の場合に比して大きくなる。 On the other hand, as shown in FIG. 14, when the gate electrode 54 and the gate electrode 55 that are separated from each other are formed on both side walls of the trench 50 to form two TDMOS transistors, the effect is the same as in the case of FIG. Compared to this, it becomes very large. As will be described later, the gate electrode 54 and the like formed on the sidewall of the trench 50 are formed by anisotropically etching the polysilicon film 22 formed so as to cover the entire trench 50 from the surface thereof by so-called RIE. It is thin at the upper part of the side wall and thicker toward the lower part. As a whole, since the thickness of the polysilicon film which is initially covered is smaller and the depth is smaller than the depth of the trench 50, the resistance of the gate electrode 54 and the like is originally larger than that in the case of FIG.

図１３のトレンチ５０の幅が図１４の場合の半分の場合でも、図１４のゲート電極５４等の方が図１３のゲート電極５１の３倍以上の面積抵抗を有すると思われる。図１４の場合は、１つのトレンチ５０に形成された第１ゲート配線５４は図の上部側から第１ゲート配線電極Ｇ１に接続され、他方の第２ゲート電極５５は下部側の第２ゲート配線電極Ｇ２と接続されているので、トレンチ５０が長くなったとしても、図１３の場合のように上下からゲート電極５４またはゲート電極５５を取り出すわけには行かない。 Even when the width of the trench 50 in FIG. 13 is half that in FIG. 14, the gate electrode 54 and the like in FIG. 14 seems to have a sheet resistance three times or more that of the gate electrode 51 in FIG. In the case of FIG. 14, the first gate wiring 54 formed in one trench 50 is connected to the first gate wiring electrode G1 from the upper side of the figure, and the other second gate electrode 55 is the second gate wiring on the lower side. Since it is connected to the electrode G2, even if the trench 50 becomes long, the gate electrode 54 or the gate electrode 55 cannot be taken out from above and below as in the case of FIG.

したがって、電流容量を大きくするためトレンチ５０を長く形成した場合に、１つのトレンチ５０の両側壁に２つのゲート電極５４等が分離して形成される、２個のＴＤＭＯＳトランジスタからなる半導体装置について、ゲート遅延を如何に解決するかが課題となる。 Therefore, when the trench 50 is formed long in order to increase the current capacity, a semiconductor device composed of two TDMOS transistors in which two gate electrodes 54 and the like are separately formed on both side walls of one trench 50. The problem is how to solve the gate delay.

本発明の半導体装置は、第1導電型の半導体基板と、前記半導体基板上に形成された第２導電型のウエル層と、前記ウエル層上に形成された第１導電型のオフセット層と、前記オフセット層上に形成された、一部に第１導電型からなるコンタクト層を含む第２導電型からなるソース層と、前記ソース層から前記ウエル層まで前記オフセット層を貫通する、複数の平行な直線部とその両端が連続するＵ字状部を有する閉ループからなるトレンチと、前記トレンチの底部に形成された第１導電型のドレイン層と、前記トレンチの外側の側壁と内側の側壁に、絶縁膜を介してそれぞれ分離して形成された第１ゲート電極と第２ゲート電極と、前記第１ゲート電極と接続され、前記トレンチ並びに該トレンチで囲まれた前記ソース層上を、層間絶縁膜を介して直角に横切る複数の第１ゲート配線電極と、前記第２ゲート電極と接続され、前記トレンチ並びに該トレンチで囲まれた前記ソース層上を、層間絶縁膜を介して直角に横切る複数の第２ゲート配線電極と、を備え、前記第１ゲート電極と前記第１ゲート配線電極間及び前記第２ゲート電極と前記第２ゲート配線電極間が、それぞれ前記トレンチの側壁に該トレンチの外側に向かって形成された複数のトレンチ凸部内のポリシリコン膜を介して接続されることを特徴とする。 The semiconductor device of the present invention includes a first conductivity type semiconductor substrate, a second conductivity type well layer formed on the semiconductor substrate, a first conductivity type offset layer formed on the well layer, A source layer of a second conductivity type partially formed on the offset layer and including a contact layer of the first conductivity type, and a plurality of parallel layers penetrating the offset layer from the source layer to the well layer A trench composed of a closed loop having a straight portion and a U-shaped portion continuous at both ends thereof, a drain layer of a first conductivity type formed at the bottom of the trench, an outer sidewall and an inner sidewall of the trench, A first gate electrode and a second gate electrode formed separately through an insulating film, and an interlayer insulating film on the trench and the source layer connected to the first gate electrode and surrounded by the trench. The A plurality of first gate wiring electrodes crossing at right angles via the second gate electrode and a plurality of first gate wirings crossing at right angles via the interlayer insulating film on the trench and the source layer surrounded by the trenches. 2 gate wiring electrodes, and the gap between the first gate electrode and the first gate wiring electrode and the gap between the second gate electrode and the second gate wiring electrode are respectively directed to the sidewalls of the trench and to the outside of the trench. The plurality of trench protrusions formed in this way are connected via polysilicon films.

また、本発明の半導体装置は、１組の前記第１ゲート配線電極及び前記第２ゲート配線電極と他の組の該第１ゲート配線電極及び第２ゲート配線電極の間に、前記トレンチ上を前記層間絶縁膜を介して垂直に横切る複数の第１ソース配線電極と第２ソース配線電極が交互に形成されることを特徴とする。 In addition, the semiconductor device of the present invention is configured so that the trench is interposed between the first gate wiring electrode and the second gate wiring electrode in one set and the first gate wiring electrode and the second gate wiring electrode in another set. A plurality of first source wiring electrodes and second source wiring electrodes that cross vertically through the interlayer insulating film are alternately formed.

また、本発明の半導体装置は、前記トレンチ凸部内に１または複数のトレンチ凸部分割島が形成されていることを特徴とする。 The semiconductor device of the present invention is characterized in that one or a plurality of trench projection divided islands are formed in the trench projection.

また、本発明の半導体装置は、前記直線部からなるトレンチの内、一番外側の最初と最後に当たるトレンチが、その両端に連続したＵ字状部を有さず分離されており、且つ、トレンチの両側壁に形成された第１ゲート電極と第２ゲート電極が互いに分離されていることを特徴とする。 Further, in the semiconductor device of the present invention, the outermost first and last trenches among the straight part trenches are separated without having U-shaped parts continuous at both ends, and the trenches The first gate electrode and the second gate electrode formed on both side walls are separated from each other.

また、本発明の半導体装置は、前記直線部からなるトレンチの内、一番外側の連続したＵ字状部を有さず分離された最初と最後のトレンチの両端が、該トレンチ内側方向に鋭角に突き出ていることによりトレンチの両側壁に形成された第１ゲート電極と第２ゲート電極が互いに分離されていることを特徴とする。 Further, in the semiconductor device of the present invention, both ends of the first and last trenches separated from each other without the outermost continuous U-shaped portion in the straight line trench are acute angles in the trench inner direction. The first gate electrode and the second gate electrode formed on both side walls of the trench are separated from each other.

更に、本発明の半導体装置は、前記トレンチ内がポリシリコン膜により埋め込まれ、前記第１ゲート電極と前記第２ゲート電極が一体となり、１つのゲート電極を構成することを特徴とする。 Furthermore, the semiconductor device according to the present invention is characterized in that the trench is filled with a polysilicon film, and the first gate electrode and the second gate electrode are integrated to form one gate electrode.

本発明によれば、長い直線状のトレンチを有するＴＤＭＯＳトランジスタのゲート遅延問題の改善が図れる。 According to the present invention, the gate delay problem of a TDMOS transistor having a long straight trench can be improved.

本発明の実施形態におけるＴＤＭＯＳトランジスタの平面図である。It is a top view of the TDMOS transistor in the embodiment of the present invention. 本発明の実施形態におけるゲート電極の構成を明確にしたＴＤＭＯＳトランジスタの平面図である。It is a top view of the TDMOS transistor which clarified the structure of the gate electrode in embodiment of this invention. 本発明の実施形態におけるゲート配線電極及びソース配線電極の構成を明確にしたＴＤＭＯＳトランジスタの平面図である。2 is a plan view of a TDMOS transistor in which the configuration of a gate wiring electrode and a source wiring electrode in the embodiment of the present invention is clarified. 本発明の実施形態におけるＴＤＭＯＳトランジスタの断面図である。It is sectional drawing of the TDMOS transistor in embodiment of this invention. 本発明の実施形態におけるＴＤＭＯＳトランジスタの閉ループトレンチを切断した平面図である。It is the top view which cut | disconnected the closed loop trench of the TDMOS transistor in embodiment of this invention. 本発明の実施形態におけるＴＤＭＯＳトランジスタの閉ループトレンチを切断した端部の平面図である。It is a top view of the edge part which cut | disconnected the closed loop trench of the TDMOS transistor in embodiment of this invention. 本発明の実施形態におけるＴＤＭＯＳトランジスタの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the TDMOS transistor in embodiment of this invention. 本発明の実施形態におけるＴＤＭＯＳトランジスタの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the TDMOS transistor in embodiment of this invention. 本発明の実施形態におけるＴＤＭＯＳトランジスタの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the TDMOS transistor in embodiment of this invention. 本発明の実施形態におけるＴＤＭＯＳトランジスタの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the TDMOS transistor in embodiment of this invention. 本発明の実施形態におけるＴＤＭＯＳトランジスタのゲートコンタクトの形成方法を示す断面図である。It is sectional drawing which shows the formation method of the gate contact of the TDMOS transistor in embodiment of this invention. 本発明の実施形態におけるＴＤＭＯＳトランジスタのゲートコンタクトの形成方法を示す断面図である。It is sectional drawing which shows the formation method of the gate contact of the TDMOS transistor in embodiment of this invention. 従来の実施形態におけるＴＤＭＯＳトランジスタの平面図である。It is a top view of the TDMOS transistor in conventional embodiment. 従来の実施形態における比較例としてのＴＤＭＯＳトランジスタの平面図である。It is a top view of the TDMOS transistor as a comparative example in the conventional embodiment.

本発明の実施形態を、図１乃至図６に参酌して説明する。図１は本発明の実施形態に係るＴＤＭＯＳトランジスタの平面図である。図１には平行に配置された８本の直線状のトレンチ１が図１の上側で小さな４つのＵ字状部、下側で３つの小さなＵ字状部と１つの大きなＵ字状部で連結され閉じて一本となったトレンチ１が形成されている様子が示されている。各要素の構成については分かりにくいので、図２及び図３で説明する。 An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a plan view of a TDMOS transistor according to an embodiment of the present invention. In FIG. 1, eight linear trenches 1 arranged in parallel are composed of four small U-shaped portions on the upper side of FIG. 1, three small U-shaped portions on the lower side, and one large U-shaped portion. A state in which trenches 1 are formed which are connected and closed to form a single trench is shown. The configuration of each element is difficult to understand, and will be described with reference to FIGS.

図２において、トレンチ１内のゲート電極の配置を明確にしている。トレンチ１内は溝内の全てがポリシリコンで埋められているわけではなく、トレンチ１の両側壁に、それぞれ第１ゲート電極２及び第２ゲート電極３が分断された状態で形成されている。トレンチ１は閉ループとして形成されているため、第１ゲート電極２及び第２ゲート電極３は、トレンチ１内のいずれの場所においても接触することなく分断されている。第１ゲート電極２には第１ゲートコンタクト４が形成されており、第２ゲート電極３には第２ゲートコンタクト５が形成されている。 In FIG. 2, the arrangement of the gate electrode in the trench 1 is clarified. The trench 1 is not entirely filled with polysilicon, but is formed on both side walls of the trench 1 in a state where the first gate electrode 2 and the second gate electrode 3 are divided. Since the trench 1 is formed as a closed loop, the first gate electrode 2 and the second gate electrode 3 are separated without contacting each other in the trench 1. A first gate contact 4 is formed on the first gate electrode 2, and a second gate contact 5 is formed on the second gate electrode 3.

図３において、各配線電極が明示されている。第１ゲート配線電極Ｇ１は図３において３本、直線状トレンチ１を垂直方向に横切るように形成されている。各第１ゲート配線Ｇ１は第１ゲートコンタクト４部分で第１ゲート電極２と接続されている。また、第２ゲート配線電極Ｇ２も３本、直線状トレンチ１を垂直方向に横切るように形成されている。各第２ゲート配線Ｇ２は第２ゲートコンタクト５部分で第２ゲート電極３と接続されている。第１ゲートコンタクト、第２ゲートコンタクトがトレンチ１の側壁に形成されたサブトレンチであるトレンチ凸部１ａ内に形成されているのが本発明の特徴である。 In FIG. 3, each wiring electrode is clearly shown. Three first gate wiring electrodes G1 in FIG. 3 are formed so as to cross the straight trench 1 in the vertical direction. Each first gate line G1 is connected to the first gate electrode 2 at the first gate contact 4 portion. Further, three second gate wiring electrodes G2 are formed so as to cross the straight trench 1 in the vertical direction. Each second gate line G2 is connected to the second gate electrode 3 at the second gate contact 5 portion. It is a feature of the present invention that the first gate contact and the second gate contact are formed in the trench protrusion 1a which is a sub-trench formed on the sidewall of the trench 1.

目的はゲートコンタクトをＲＩＥで形成する場合のゲート絶縁膜１７へのダメージを排除するためである。従来の図１４に示す比較例では、図の一番上に第１ゲート配線電極Ｇ１、一番下の部分に第２ゲート配線電極Ｇ２を配置するだけであるのに対して、本実施形態を示す図３においては図の一番上、一番下のいずれにおいても第１ゲート配線電極Ｇ１、第２ゲート配線電極Ｇ２を配置しており第１ゲート配線電極Ｇ１等と第１ゲート電極２等の間の距離を小さくしている。 The purpose is to eliminate damage to the gate insulating film 17 when the gate contact is formed by RIE. In the conventional comparative example shown in FIG. 14, only the first gate wiring electrode G1 is disposed at the top of the drawing and the second gate wiring electrode G2 is disposed at the bottom of the figure. In FIG. 3, the first gate wiring electrode G1 and the second gate wiring electrode G2 are arranged at both the top and bottom of the drawing, and the first gate wiring electrode G1 and the like, the first gate electrode 2 and the like. The distance between is small.

更に図の中心部にも第１ゲート配線電極Ｇ１、第２ゲート配線電極Ｇ２を配置しており、第１ゲート配線電極Ｇ１等と第１ゲート電極２等の間の距離を小さくしている。この結果、第１ゲート電極Ｇ１等と第１ゲート電極２等の距離が全体的に近くなり、その間の第１ゲート電極２等の電気抵抗が下がりゲート遅延の問題が改善される。本発明の第１の特徴である。なお、第１ゲート配線電極Ｇ１、第２ゲート配線電極Ｇ２は、適当な間隔を置いて必要なだけ形成する事により、第１ゲート配線電極Ｇ１等から第１ゲート電極２等の先端までのゲート抵抗を所望の抵抗値に低下させる事ができる。 Further, the first gate wiring electrode G1 and the second gate wiring electrode G2 are also arranged in the center of the figure, and the distance between the first gate wiring electrode G1 and the first gate electrode 2 is reduced. As a result, the distance between the first gate electrode G1 and the like and the first gate electrode 2 and the like is reduced as a whole, and the electrical resistance of the first gate electrode 2 and the like therebetween decreases, and the problem of gate delay is improved. This is the first feature of the present invention. The first gate wiring electrode G1 and the second gate wiring electrode G2 are formed as necessary at appropriate intervals so that the gate from the first gate wiring electrode G1 etc. to the tip of the first gate electrode 2 etc. The resistance can be lowered to a desired resistance value.

図３においては、第１ソース配線電極Ｓ１，第２ソース配線電極Ｓ２も明示されている。閉ループ状に形成されたトレンチ１の閉ループの外側の、トレンチ１に隣接する、半導体層に不図示の第１ソース層が形成されているが、その部分に第１ソースコンタクト１０が形成されている。そして第１ソースコンタクト１０を介して第１ソース層と第１ソース配線電極Ｓ１が接続されている。同様に、閉ループ状に形成されたトレンチ１の内側の、トレンチ１に隣接する、半導体層に不図示の第２ソース層が形成されているが、その部分に第２ソースコンタクト１１が形成されている。そして第２ソースコンタクト１１を介して第２ソース層と第２ソース配線電極Ｓ２が接続されている。 In FIG. 3, the first source wiring electrode S1 and the second source wiring electrode S2 are also clearly shown. A first source layer (not shown) is formed in the semiconductor layer adjacent to the trench 1 outside the closed loop of the trench 1 formed in a closed loop shape, and the first source contact 10 is formed in that portion. . Then, the first source layer and the first source wiring electrode S1 are connected through the first source contact 10. Similarly, a second source layer (not shown) is formed in the semiconductor layer adjacent to the trench 1 inside the trench 1 formed in a closed loop shape, and the second source contact 11 is formed in that portion. Yes. The second source layer and the second source wiring electrode S2 are connected via the second source contact 11.

図４（Ａ）は図１のＸ−Ｘ線での断面図である。Ｐ型半導体基板１２上にＮ型ウエル層１３、Ｐ型オフセット層１４、最後に一部Ｐ型コンタクト層１８を含むＮ＋型ソース層１５がこの順序に形成されている。Ｎ＋型ソース層１５表面からＮ型ウエル層１３までＰ型オフセット層１４を貫通してトレンチ１が形成されている。トレンチ１側壁にはゲート絶縁膜１７を介してポリシリコンからなる第１ゲート電極２及び第２ゲート電極３が、互いに分離して形成されている。 4A is a cross-sectional view taken along line XX in FIG. An N + type source layer 15 including an N type well layer 13, a P type offset layer 14 and finally a P type contact layer 18 is formed on the P type semiconductor substrate 12 in this order. A trench 1 is formed through the P-type offset layer 14 from the surface of the N + type source layer 15 to the N-type well layer 13. A first gate electrode 2 and a second gate electrode 3 made of polysilicon are formed on the side wall of the trench 1 through a gate insulating film 17 so as to be separated from each other.

トレンチ１底部のＮ型ウエル層１３にはＮ−型ドレイン層１６が形成されている。半導体基板全体の表面には層間絶縁膜１９が形成され第１ソースコンタクト１０、第２ソースコンタクト１１を介して、それぞれ第１ソース配線電極Ｓ１、第２ソース配線電極Ｓ２が形成されている。第１ソースコンタクト１０により露出するＮ＋型ソース層１５が第１ソース層であり、第２ソースコンタクトにより露出する部分のＮ＋型ソース層１５が第２ソース層になる。第１ソース配線電極Ｓ1等は第１ソースコンタクト１０等を介してＮ＋型ソース層１５に加え、Ｐ型コンタクト層１８とも接続される。したがって、第１ソース配線電極等とその下のＰ型オフセット層１４は同電位になる。 An N− type drain layer 16 is formed in the N type well layer 13 at the bottom of the trench 1. An interlayer insulating film 19 is formed on the entire surface of the semiconductor substrate, and a first source wiring electrode S1 and a second source wiring electrode S2 are formed via the first source contact 10 and the second source contact 11, respectively. The N + type source layer 15 exposed by the first source contact 10 is the first source layer, and the portion of the N + type source layer 15 exposed by the second source contact is the second source layer. The first source wiring electrode S1 and the like are connected to the P + contact layer 18 in addition to the N + type source layer 15 via the first source contact 10 and the like. Therefore, the first source wiring electrode and the P-type offset layer 14 thereunder have the same potential.

図４（Ｂ）は図１のＹ−Ｙ線での断面図である。トレンチ１の側壁に形成したトレンチ凸部１ａにポリシリコンからなる第２ゲート電極３が埋め込まれているのが示されている。トレンチ凸部１ａの幅がその上に堆積されるポリシリコン膜がトレンチ凸部１ａ内を埋め尽くすように、狭く形成されていることによる。具体的には３００ｎｍ厚のポリシリコン層を堆積する場合、トレンチ凸部１ａの幅は６００ｎｍ以下とする必要がある。この場合、図４（Ｂ）に示すように、第２ゲートコンタクト５等は、このトレンチ凸部１ａ内に形成する必要がある。 4B is a cross-sectional view taken along line YY in FIG. It is shown that the second gate electrode 3 made of polysilicon is buried in the trench protrusion 1a formed on the side wall of the trench 1. This is because the width of the trench protrusion 1a is narrow so that the polysilicon film deposited thereon fills the trench protrusion 1a. Specifically, when a 300 nm thick polysilicon layer is deposited, the width of the trench protrusion 1a needs to be 600 nm or less. In this case, as shown in FIG. 4B, the second gate contact 5 and the like need to be formed in the trench protrusion 1a.

さもなければ、層間絶縁膜１９のエッチングの際、ゲート絶縁膜１７がエッチングされ、図４（Ｂ）のトレンチ凸部１ａの横のＮ＋型ソース層１５が露出して、第２ゲート配線電極Ｇ２等と短絡する不良原因となるからである。図４（Ｃ）はトレンチ１及びトレンチ凸部１ａを含めた図１のＺ−Ｚ線での断面図である。トレンチ凸部１ａにポリシリコンが埋め込まれ第１ゲート電極２と接続している様子が示されている。この場合も、第１ゲートコンタクト４が図の左側のＮ＋型ソース層１５の上に跨らないようにする事が必要となる。 Otherwise, when the interlayer insulating film 19 is etched, the gate insulating film 17 is etched, and the N + type source layer 15 beside the trench protrusion 1a in FIG. 4B is exposed, and the second gate wiring electrode G2 is exposed. This is because it becomes a cause of a short circuit. FIG. 4C is a cross-sectional view taken along the line ZZ in FIG. 1 including the trench 1 and the trench protrusion 1a. A state in which polysilicon is buried in the trench protrusion 1a and connected to the first gate electrode 2 is shown. Also in this case, it is necessary to prevent the first gate contact 4 from straddling the N + type source layer 15 on the left side of the drawing.

図５は本発明の実施形態の、１変形例である。閉ループを描いていたトレンチ１を図５に示すように、左右のトレンチ１部分で大きく描いていたＵ字状連結部を切断した様子を示している。図６（Ａ）の左側の図のように左右のトレンチ１がＵ字状部に連結されている場合は第１ゲート電極２と第２ゲート電極３が短絡することは無いが、図６（Ａ）の右側の図のようにトレンチ１がトレンチ端部２０を有する場合は、第１ゲート電極２と第２ゲート電極３が短絡する。この場合、図６（Ｂ）に示すように、トレンチ端部２０部分のみを露出するレジストマスク２１を使用してトレンチ端部２０の第１ゲート電極２と第２ゲート電極３を短絡させているポリシリコンをエッチングして除去する必要がある。 FIG. 5 shows a modification of the embodiment of the present invention. As shown in FIG. 5, the trench 1 that has drawn the closed loop is shown in a state where the U-shaped connecting portion that has been largely drawn in the left and right trenches 1 is cut. 6A, when the left and right trenches 1 are connected to the U-shaped portion, the first gate electrode 2 and the second gate electrode 3 are not short-circuited. When the trench 1 has the trench end 20 as shown in the right side of A), the first gate electrode 2 and the second gate electrode 3 are short-circuited. In this case, as shown in FIG. 6B, the first gate electrode 2 and the second gate electrode 3 at the trench end 20 are short-circuited using a resist mask 21 that exposes only the trench end 20 portion. The polysilicon needs to be removed by etching.

図５の両トレンチ端部２０は、上記処理により第１ゲート電極２と第２ゲート電極３を短絡しているポリシリコンを除去している。この場合、図１と比べて、図１下側の大きく形成されたＵ字状部が不要になるという利点がある。また、合わせて、全てのトレンチを平行な直線からなる独立したストライプ状に形成し、Ｕ字状部をなくしても良い。この場合、Ｕ字状部に形成した第１ゲートコンタクト４等は、分離された第１ゲート電極２等部分それぞれに形成する必要がある。 In both trench end portions 20 in FIG. 5, the polysilicon that has short-circuited the first gate electrode 2 and the second gate electrode 3 is removed by the above process. In this case, as compared with FIG. 1, there is an advantage that a large U-shaped portion on the lower side of FIG. In addition, all the trenches may be formed in independent stripes composed of parallel straight lines, and the U-shaped portion may be eliminated. In this case, the first gate contact 4 or the like formed in the U-shaped portion needs to be formed in each of the separated first gate electrode 2 and the like.

トレンチ幅が狭くなり、Ｕ字状部のゲート幅としての寄与率が小さくなった場合、全体形状を小さくする事が出来、有効である。また、図６（Ｃ）に示すように、トレンチ端部２０をトレンチ１内部に向けて鋭角に形成する等、工夫をすることにより、先端分断部２２にポリシリコンが形成されにくくなるので、先端分断部２２で容易に第１ゲート電極２と第２ゲート電極３を分断することも可能である。 When the trench width becomes narrower and the contribution ratio of the U-shaped portion as the gate width becomes smaller, the overall shape can be reduced, which is effective. Further, as shown in FIG. 6C, since the trench end portion 20 is formed at an acute angle toward the inside of the trench 1, it is difficult to form polysilicon in the tip dividing portion 22, It is also possible to easily divide the first gate electrode 2 and the second gate electrode 3 by the dividing portion 22.

それでは本実施形態に係るＴＤＭＯＳトランジスタの製造方法について、図１のＸ−Ｘ線断面、Ｙ−Ｙ断面、Ｚ−Ｚ断面に従った図７乃至図１２を参酌して説明する。Ｘ−Ｘ線での断面図である図７（Ａ）に示すように、Ｐ型半導体基板１２を準備して、その表面からリン等の不純物をイオン注入し、高温でドライブインしてＮ型ウエル層１３を形成する。次にＮ型ウエル層１３表面からボロン等をイオン注入し、高温でドライブインしてＰ型ピンチオフ層１４を形成し、その後、Ｐ型ピンチオフ層１４と接続されたＰ型コンタクト層１８をその一部に含むＮ＋型ソース層１５をリン等のイオン注入により形成する。 Now, a manufacturing method of the TDMOS transistor according to the present embodiment will be described with reference to FIGS. 7 to 12 according to the XX cross section, YY cross section, and ZZ cross section of FIG. As shown in FIG. 7A, which is a cross-sectional view taken along the line XX, a P-type semiconductor substrate 12 is prepared, and impurities such as phosphorus are ion-implanted from the surface thereof, and driven in at a high temperature for N-type. A well layer 13 is formed. Next, boron or the like is ion-implanted from the surface of the N-type well layer 13 and is driven in at a high temperature to form a P-type pinch-off layer 14. Thereafter, a P-type contact layer 18 connected to the P-type pinch-off layer 14 is formed as one of the P-type contact layers 18. The N + type source layer 15 included in the portion is formed by ion implantation of phosphorus or the like.

次にＮ＋型ソース層１５の表面からＰ型ピンチオフ層１４を貫通してＮ型ウエル層１３にいたるトレンチ１を、不図示のフォトレジストをマスクとして異方性ドライエッチングであるリアクティブイオンエッチング（ＲＩＥ）で形成する。次に、トレンチ１内を含む半導体基板の表面全体を被覆するゲート絶縁膜１７を形成してから、トレンチ１底部のＮ型ウエル層１３内にＮ−型ドレイン層１６をリン等の不純物をイオン注入することにより形成する。この場合、Ｎ−型ドレイン層１６の下部に不図示のＮ＋型ドレイン層を形成してもよい。また、前述のＮ＋型ソース層１５はこのＮ＋型ドレイン層を形成する際、同時に形成しても良い。Ｙ−Ｙ線での断面図である図７（Ｂ）、Ｚ−Ｚ線での断面図である図７（Ｃ）にトレンチ１の側壁に形成されたトレンチ凸部１ａ部分について示す。 Next, the reactive ion etching (an anisotropic dry etching) is performed on the trench 1 extending from the surface of the N + type source layer 15 through the P type pinch-off layer 14 to the N type well layer 13 using a photoresist (not shown) as a mask. RIE). Next, after forming the gate insulating film 17 covering the entire surface of the semiconductor substrate including the inside of the trench 1, the N − type drain layer 16 is ionized with impurities such as phosphorus in the N type well layer 13 at the bottom of the trench 1. It is formed by injection. In this case, an N + type drain layer (not shown) may be formed below the N− type drain layer 16. Further, the N + type source layer 15 described above may be formed simultaneously with the formation of the N + type drain layer. 7B, which is a cross-sectional view taken along the line YY, and FIG. 7C, which is a cross-sectional view taken along the line ZZ, show the trench convex portion 1a formed on the side wall of the trench 1. FIG.

次に、図８に示すように、トレンチ１内を含む半導体基板の表面全体を被覆するポリシリコン膜２２を所定のＣＶＤ法により、ゲート絶縁膜１７を介して形成する。図８（Ｂ）、図８（Ｃ）にトレンチ凸部１ａ内がポリシリコン膜２２で埋め込まれている様子が示されている。トレンチ凸部１ａの幅や奥行きは堆積されるポリシリコン膜２２の膜厚の２倍より小さく設定されているため、トレンチ凸部１ａがポリシリコン膜２２により埋め込まれることになる。 Next, as shown in FIG. 8, a polysilicon film 22 covering the entire surface of the semiconductor substrate including the inside of the trench 1 is formed via the gate insulating film 17 by a predetermined CVD method. 8B and 8C show a state in which the trench protrusion 1a is buried with the polysilicon film 22. FIG. Since the width and depth of the trench protrusion 1 a are set to be smaller than twice the thickness of the deposited polysilicon film 22, the trench protrusion 1 a is buried with the polysilicon film 22.

次に、図９に示すように、トレンチ１、トレンチ１ａ上のポリシリコン膜２２を所定のＲＩＥにより異方性ドライエッチングを行い、トレンチ１の側壁に互いに分離した状態で第１ゲート電極２及び第２ゲート電極３を形成する。この場合、トレンチ凸部１ａでは図９（Ｂ）に示すようにポリシリコン膜２２が埋め込まれ、図９（Ｃ）に示すように、トレンチ１の側壁に形成された第１ゲート電極２等と接続された状態になる。即ち、トレンチ凸部１ａに埋め込まれたポリシリコン膜２２は第１ゲート電極２等の一部を構成する。 Next, as shown in FIG. 9, the polysilicon film 22 on the trench 1 and the trench 1a is subjected to anisotropic dry etching by a predetermined RIE, and the first gate electrode 2 and A second gate electrode 3 is formed. In this case, the polysilicon film 22 is embedded in the trench protrusion 1a as shown in FIG. 9B, and the first gate electrode 2 and the like formed on the sidewall of the trench 1 as shown in FIG. Connected. That is, the polysilicon film 22 embedded in the trench protrusion 1a constitutes a part of the first gate electrode 2 and the like.

次に、図１０に示すように、層間絶縁膜１９をトレンチ１内を含む半導体基板の全面に所定のＣＶＤ法により堆積してから、所定のＲＩＥにより異方性ドライエッチングを行い、第１ソースコンタクト１０、第２ソースコンタクト１１、第１ゲートコンタクト４及び第２ゲートコンタクト５を形成する。この場合、図１０（Ｂ），図１０（Ｃ）に示すように、第２ゲートコンタクト５等はトレンチ凸部１ａ内のポリシリコン膜２２上のみに形成される。次に、アルミニューム（Ａｌ）等からなる金属膜をスパッタリン法等により、全面に堆積してから、所定のフォトエッチング工程を経て第１ソース配線電極Ｓ１、第２ソース配線電極Ｓ２、第１ゲート配線電極Ｇ１及び第２ゲート配線電極Ｇ２が形成される。最後に不図示の保護膜を形成して半導体装置は完成する。 Next, as shown in FIG. 10, an interlayer insulating film 19 is deposited on the entire surface of the semiconductor substrate including the inside of the trench 1 by a predetermined CVD method, and then anisotropic dry etching is performed by a predetermined RIE to form a first source. A contact 10, a second source contact 11, a first gate contact 4 and a second gate contact 5 are formed. In this case, as shown in FIGS. 10B and 10C, the second gate contact 5 and the like are formed only on the polysilicon film 22 in the trench protrusion 1a. Next, a metal film made of aluminum (Al) or the like is deposited on the entire surface by a sputtering method or the like, and then subjected to a predetermined photoetching process, and then the first source wiring electrode S1, the second source wiring electrode S2, the first A gate wiring electrode G1 and a second gate wiring electrode G2 are formed. Finally, a protective film (not shown) is formed to complete the semiconductor device.

なお、第２ゲートコンタクト５等をトレンチ凸部１ａ内のポリシリコン膜２２上のみに形成するのは以下の理由による。トレンチ凸部１ａの側面に隣接するＮ＋型ソース層１５上にマスクずれして第２ゲートコンタクト５等が形成された場合、その後に形成される第２ゲート配線電極Ｇ２等とＮ＋型ソース層１５が短絡することになるからである。現実的には、ゲートポリシリコン膜２２の膜厚が３００ｎｍ程度であるため、トレンチ凸部１ａの幅や奥行きは６００ｎｍより小さくなる。このため、トレンチ凸部１ａ内のポリシリコン膜２２上のみに第２ゲートコンタクト５等を形成しようとする場合は、マスクずれ等を考慮すると、コンタクトホールの口径は０．２５μｍ程度にする必要がある。 The reason why the second gate contact 5 and the like are formed only on the polysilicon film 22 in the trench convex portion 1a is as follows. When the second gate contact 5 or the like is formed on the N + type source layer 15 adjacent to the side surface of the trench protrusion 1a by shifting the mask, the second gate wiring electrode G2 and the like formed thereafter and the N + type source layer 15 are formed. This is because a short circuit occurs. Actually, since the thickness of the gate polysilicon film 22 is about 300 nm, the width and depth of the trench protrusion 1a are smaller than 600 nm. For this reason, when the second gate contact 5 or the like is to be formed only on the polysilicon film 22 in the trench protrusion 1a, the diameter of the contact hole needs to be about 0.25 μm in consideration of mask displacement and the like. is there.

０．２５μｍより大きなコンタクトホールの採用を可能とするため、図１１に示す方法が採用されている。先ず、図１１（Ａ）に示すように、コンタクトホールを形成する前に、トレンチ凸部１ａ内のポリシリコン膜２２からなる第２ゲート電極３等上、Ｎ＋型ソース層１５上のゲート絶縁膜１７上を含め半導体基板の全面にＣＶＤ法等によりシリコン窒化膜２３を堆積する。次にＣＶＤ法により層間絶縁膜１９を全面に形成し、所定のフォトエッチング工程を経て第２ゲートコンタクト５等を形成する。 In order to make it possible to employ a contact hole larger than 0.25 μm, the method shown in FIG. 11 is employed. First, as shown in FIG. 11A, before forming the contact hole, the gate insulating film on the N + type source layer 15 on the second gate electrode 3 and the like made of the polysilicon film 22 in the trench protrusion 1a. A silicon nitride film 23 is deposited on the entire surface of the semiconductor substrate including 17 by CVD or the like. Next, an interlayer insulating film 19 is formed on the entire surface by CVD, and the second gate contact 5 and the like are formed through a predetermined photoetching process.

この場合、マスクずれにより第２ゲートコンタクト５等がトレンチ凸部１ａに隣接するＮ＋型ソース層１５上に跨って形成されたとしても、層間絶縁膜１９がシリコン酸化膜の場合、シリコン窒化膜２３でエッチングが止まり、Ｎ＋型ソース層１５が露出することは無い。その後、図１１（Ｂ）に示すように、シリコン窒化膜２３が選択的にエッチングされる所定の条件で第２ゲートコンタクト下部に露出しているシリコン窒化膜２３をエッチングすることにより、Ｎ＋型ソース層１５上のゲート絶縁膜１７をそのまま残した状態でトレンチ凸部１ａ部分のポリシリコン膜２２からなる第２ゲート電極３等を露出させる事ができる。 In this case, even if the second gate contact 5 or the like is formed over the N + type source layer 15 adjacent to the trench protrusion 1a due to mask displacement, when the interlayer insulating film 19 is a silicon oxide film, the silicon nitride film 23 Thus, the etching stops and the N + type source layer 15 is not exposed. Thereafter, as shown in FIG. 11B, the silicon nitride film 23 exposed under the second gate contact is etched under a predetermined condition in which the silicon nitride film 23 is selectively etched, whereby an N + type source is obtained. With the gate insulating film 17 on the layer 15 left as it is, the second gate electrode 3 made of the polysilicon film 22 in the trench convex portion 1a can be exposed.

この上に第２ゲート配線電極Ｇ２等を形成する事により第２ゲート配線電極Ｇ２等とＮ＋型ソース層１５の短絡不良が防止できる。また、図１２に示すように、トレンチ凸部１ａ内に１または複数のトレンチ凸部分離島２４を形成することによっても、第２ゲートコンタクト５等の開口径を大きくする事ができる。前述のように、ポリシリコン膜２２の膜厚が３００ｎｍ程度の場合、トレンチ凸部１ａ内がポリシリコン膜２２で埋め込まれるためには、図１２（Ａ）の場合、トレンチ凸部分離島２４間の幅、トレンチ凸部分離島２４とトレンチ凸部１ａの側壁間の幅が０．５〜０．６μｍ程度未満である必要がある。 By forming the second gate wiring electrode G2 and the like thereon, short circuit failure between the second gate wiring electrode G2 and the like and the N + type source layer 15 can be prevented. Also, as shown in FIG. 12, the opening diameter of the second gate contact 5 and the like can be increased by forming one or a plurality of trench protrusion isolation islands 24 in the trench protrusion 1a. As described above, when the thickness of the polysilicon film 22 is about 300 nm, in order to fill the trench protrusion 1a with the polysilicon film 22, in the case of FIG. The width and the width between the trench convex part isolation island 24 and the side wall of the trench convex part 1a need to be less than about 0.5 to 0.6 μm.

例えば、０．５μｍとした場合、トレンチ凸部１ａの幅、奥行きを１μｍ以上にする事ができる。そうすると、第２ゲートコンタクト５等の開口径を０．５μｍ以上に設定しても第２ゲートコンタクト５等がＮ＋型ソース層１５上に跨ることは無い。この場合、図１２（Ｂ）、図１２（Ｃ）に示すように、トレンチ凸部分離島２４上のゲート絶縁膜１７がエッチングされ、ＴＤＭＯＳトランジスタのＮ＋型ソース層１５とは分離されている、その部分のＮ＋型ソース層１５が露出する。 For example, when the thickness is 0.5 μm, the width and depth of the trench protrusion 1a can be 1 μm or more. Then, even if the opening diameter of the second gate contact 5 or the like is set to 0.5 μm or more, the second gate contact 5 or the like does not straddle the N + type source layer 15. In this case, as shown in FIGS. 12B and 12C, the gate insulating film 17 on the trench convex isolation island 24 is etched and separated from the N + type source layer 15 of the TDMOS transistor. A portion of the N + type source layer 15 is exposed.

これにより第２ゲート配線電極Ｇ２等がＮ＋型層１５からＰ型層１４を経由し、Ｎ−型ドレイン層１６と接続される。しかし、ドレインとなるＮ−型ドレイン層１６の電位は第２ゲート配線電極Ｇ２等の電位より高いのが通常であり、逆バイアスのＰＮ接合となるので問題ない。また、図１１で示したように、シリコン窒化膜２３で被覆してから第２ゲートコンタクト５等を開口すればトレンチ凸部分離島２４上のゲート絶縁膜１７がエッチングされることも無い。 As a result, the second gate wiring electrode G2 and the like are connected to the N− type drain layer 16 from the N + type layer 15 via the P type layer 14. However, the potential of the N − -type drain layer 16 serving as the drain is usually higher than the potential of the second gate wiring electrode G2 or the like, and there is no problem because it becomes a reverse bias PN junction. Further, as shown in FIG. 11, if the second gate contact 5 is opened after being covered with the silicon nitride film 23, the gate insulating film 17 on the trench convex isolation island 24 is not etched.

また、第１ゲートコンタクト４等をトレンチ凸部１ａ上に形成するのはゲート絶縁膜１７にダメージを与えないためであることは前述したが、詳細は以下の内容となる。第１ゲート配線電極Ｇ１等と第１ゲート電極２等とのコンタクトのとり方として以下の方法がある。即ち、所定のフォトレジストマスクを使用して、トレンチ１の側壁から隣接するＮ＋型ソース層１５上にゲート絶縁膜を介して連続して第１ゲート電極２等を形成する。その後、第１ゲート電極２等の一部である、ゲート絶縁膜を介してＮ＋型ソース層上に形成されたポリシリコン膜２２上に第１ゲートコンタクト４等を形成する方法がある。 In addition, as described above, the first gate contact 4 and the like are formed on the trench protrusion 1a in order not to damage the gate insulating film 17, but the details are as follows. There are the following methods for making contact between the first gate wiring electrode G1 and the like and the first gate electrode 2 and the like. That is, using a predetermined photoresist mask, the first gate electrode 2 and the like are continuously formed on the N + type source layer 15 adjacent to the side wall of the trench 1 via the gate insulating film. Thereafter, there is a method of forming the first gate contact 4 or the like on the polysilicon film 22 formed on the N + type source layer through the gate insulating film, which is a part of the first gate electrode 2 or the like.

しかし、この場合、ＲＩＥにより層間絶縁膜１９に第１ゲートコンタクト４等を形成すると、ＲＩＥ処理時のイオン等からのダメージを受け、当該ポリシリコン膜２２の下部のゲート絶縁膜１７が劣化し、ゲートリークが発生する原因となる。これを避けるため、トレンチ凸部１ａ内のポリシリコン膜２２との間で第１ゲートコンタクト４等を形成しているのが本発明の特徴である。なお、係る構造にすることにより、トレンチ内からフォトレジストを使用して第１ゲート電極を、隣接するＮ＋型ソース層１５上のゲート絶縁膜１７上に形成する場合に比して、全体の平坦化が図れるメリットもある。 However, in this case, when the first gate contact 4 or the like is formed on the interlayer insulating film 19 by RIE, the gate insulating film 17 under the polysilicon film 22 is deteriorated due to damage from ions or the like during the RIE process. This causes gate leakage. In order to avoid this, it is a feature of the present invention that the first gate contact 4 and the like are formed between the polysilicon film 22 in the trench protrusion 1a. By adopting such a structure, the entire gate is flattened as compared with the case where the first gate electrode is formed on the gate insulating film 17 on the adjacent N + type source layer 15 using the photoresist from the trench. There is also an advantage that can be achieved.

本実施形態においては、トレンチ１の両側壁に互いに分離した第１ゲート電極２及び第２ゲート電極３を形成し、トレンチ１を挟む、両側の半導体層に独立したＴＤＭＯＳトランジスタを有する半導体装置について記載したが、トレンチ１内にゲート電極が埋め込まれている通常の１個のＴＤＭＯＳトランジスタを有する半導体装置にも本発明を適用できることは言うまでも無い。 In the present embodiment, a semiconductor device having a first gate electrode 2 and a second gate electrode 3 separated from each other on both side walls of the trench 1 and having independent TDMOS transistors in both semiconductor layers sandwiching the trench 1 is described. However, it goes without saying that the present invention can also be applied to a semiconductor device having one ordinary TDMOS transistor in which a gate electrode is buried in the trench 1.

１トレンチ１ａトレンチ凸部２第１ゲート電極３第２ゲート電極
４第１ゲートコンタクト５第２ゲートコンタクトＧ１第１ゲート配線電極
Ｇ２第２ゲート配線電極Ｓ１第１ソース配線電極Ｓ２第２ソース配線電極
１０第１ソースコンタクト１１第２ソースコンタクト１２Ｐ型半導体基板
１３Ｎ型ウエル層１４Ｐ型オフセット層１５Ｎ＋型ソース層
１６Ｎ―型ドレイン層１７ゲート絶縁膜１８Ｐ型コンタクト層
１９層間絶縁膜２０トレンチ端部２１レジストマスク開口
２２トレンチ先端分断部２３シリコン窒化膜２４トレンチ凸部分割島
５０トレンチ５１ゲート電極５２ソースコンタクト
５３ゲートコンタクトＳ１〜Ｓｎソース配線電極５４第１ゲート電極
５５第２ゲート電極５６第１ゲートコンタクト５７第２ゲート電極
Ｓ１第１ソース配線電極Ｓ２第２ソース配線電極
５８第１ソースコンタクト５９第２ソース配線電極 DESCRIPTION OF SYMBOLS 1 Trench 1a Trench convex part 2 1st gate electrode 3 2nd gate electrode 4 1st gate contact 5 2nd gate contact G1 1st gate wiring electrode G2 2nd gate wiring electrode S1 1st source wiring electrode S2 2nd source wiring electrode DESCRIPTION OF SYMBOLS 10 1st source contact 11 2nd source contact 12 P-type semiconductor substrate 13 N-type well layer 14 P-type offset layer 15 N + type source layer 16 N-type drain layer 17 Gate insulating film 18 P-type contact layer 19 Interlayer insulating film 20 Trench end portion 21 Resist mask opening 22 Trench tip splitting portion 23 Silicon nitride film 24 Trench projecting divided island 50 Trench 51 Gate electrode 52 Source contact
53 Gate contact S1 to Sn Source wiring electrode 54 First gate electrode 55 Second gate electrode 56 First gate contact 57 Second gate electrode S1 First source wiring electrode S2 Second source wiring electrode
58 First source contact 59 Second source wiring electrode

Claims

A first conductivity type semiconductor substrate;
A second conductivity type well layer formed on the semiconductor substrate;
A first conductivity type offset layer formed on the well layer;
A source layer made of the second conductivity type formed on the offset layer and partially including a contact layer made of the first conductivity type;
A trench formed of a closed loop that has a plurality of parallel straight portions and U-shaped portions that are continuous at both ends, penetrating the offset layer from the source layer to the well layer;
A drain layer of a first conductivity type formed at the bottom of the trench;
A first gate electrode and a second gate electrode, which are separately formed on an outer sidewall and an inner sidewall of the trench through an insulating film,
A plurality of first gate wiring electrodes connected to the first gate electrode and crossing the trench and the source layer surrounded by the trench at right angles via an interlayer insulating film;
A plurality of second gate wiring electrodes that are connected to the second gate electrode and traverse the trench and the source layer surrounded by the trench at right angles via an interlayer insulating film, and the first gate electrode And polysilicon gates in the plurality of trench protrusions formed between the first gate wiring electrodes and between the second gate electrodes and the second gate wiring electrodes on the sidewalls of the trenches toward the outside of the trenches, respectively. A semiconductor device including a power device connected through the semiconductor device.

Between one set of the first gate wiring electrode and the second gate wiring electrode and another set of the first gate wiring electrode and the second gate wiring electrode, the trench is vertically arranged through the interlayer insulating film. 2. The semiconductor device according to claim 1, wherein a plurality of first source wiring electrodes and second source wiring electrodes are formed alternately.

3. The semiconductor device according to claim 1, wherein one or a plurality of trench convex divided islands are formed in the trench convex part.

Of the trenches formed of the straight portions, the outermost first and last trenches are separated without having a continuous U-shaped portion at both ends thereof, and are formed on both side walls of the trench. The semiconductor device according to claim 1, wherein the gate electrode and the second gate electrode are separated from each other.

The semiconductor device according to claim 4, wherein not all of the U-shaped portion are formed.

Both ends of the first and last trenches separated from each other without having the outermost continuous U-shaped portion out of the straight line-shaped trench protrude at an acute angle toward the inside of the trench. 6. The semiconductor device according to claim 1, wherein the first gate electrode and the second gate electrode formed on the wall are separated from each other.

7. The trench according to claim 1, wherein the trench is filled with a polysilicon film, and the first gate electrode and the second gate electrode are integrated to form one gate electrode. Semiconductor device.