JP2011002889A

JP2011002889A - Computer system

Info

Publication number: JP2011002889A
Application number: JP2009143296A
Authority: JP
Inventors: Kazuya Demura; 和也出村; Daisuke Hosoi; 大佐細井; Akihiro Kato; 章浩加藤; Masaaki Suzuki; 昌明鈴木
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-06-16
Filing date: 2009-06-16
Publication date: 2011-01-06

Abstract

PROBLEM TO BE SOLVED: To provide a computer system that stores information on the state of a system when a failure occurs without affecting the original operation of the system.SOLUTION: A failure detection part 105 transmits a failure occurrence signal 110 to a reset control part 106. A reset control part 106 transmits a backup request signal 111 to a backup control part 107 when receiving the failure occurrence signal 110. A backup control part 107 stores hardware information of various function block 108 and stack information at the time of failure into a backup storage part 104 when receiving the backup request signal 111, and extracts the information from the backup storage part 104 later at an arbitrary time. Thus, it is possible to analyze the cause of failure in detail.

Description

本発明は、家電製品や機械等に組み込まれるコンピュータシステムに関し、特に、システムが異常状態に陥った際のシステムの状態に関する情報を取得するコンピュータシステムに関する。 The present invention relates to a computer system incorporated in home appliances, machines, and the like, and more particularly to a computer system that acquires information related to the state of the system when the system falls into an abnormal state.

近年、家電製品等に組み込まれるコンピュータシステムは、システムを構成する回路やソフトウェアの規模が大きくなり、不具合の解析を行うのに多大の時間を要する。そこで、プログラムの実行中に、その実行箇所を示す情報を第１の記憶領域に逐次上書きしつつ、プログラムの実行状態を常時監視し、異常が検出されたときには、第１の記憶領域に記憶されている情報を不揮発性の第２の記憶領域に転記するように構成したコンピュータシステムが提案された。このコンピュータシステムによれば、再起動後に第２の記憶領域に記録されている情報を参照することにより、異常が検出される直前の実行箇所を知ることができる。（特許文献１）。 2. Description of the Related Art In recent years, computer systems incorporated in home appliances and the like have increased the scale of circuits and software that constitute the system, and it takes a lot of time to analyze defects. Therefore, during execution of the program, information indicating the execution location is sequentially overwritten in the first storage area, and the execution state of the program is constantly monitored. When an abnormality is detected, the information is stored in the first storage area. There has been proposed a computer system configured to transfer the stored information to the non-volatile second storage area. According to this computer system, the execution location immediately before the abnormality is detected can be known by referring to the information recorded in the second storage area after the restart. (Patent Document 1).

特開平１０−２４０５６７号公報JP-A-10-240567

しかし、上述したコンピュータシステムでは、異常が検出される直前におけるプログラムの実行箇所を知ることはできるが、異常発生時におけるシステムの状態に関する情報（例えば、機能毎に動作状態を保持するレジスタ情報）を取得することができない。このため、異常が発生した場合に、その原因を詳細に解析することができない。また、プログラムの実行中に、実行箇所を記憶領域に逐次書き込む処理は、コンピュータシステムの高速化が進むにつれ、システム動作のボトルネックになり得る。 However, in the computer system described above, the execution location of the program immediately before an abnormality is detected can be known, but information on the state of the system at the time of occurrence of an abnormality (for example, register information that holds an operation state for each function) I can't get it. For this reason, when an abnormality occurs, the cause cannot be analyzed in detail. In addition, the process of sequentially writing execution locations to a storage area during execution of a program can become a bottleneck in system operation as the speed of the computer system increases.

本発明の目的は、異常発生時におけるシステムの状態に関する情報をシステムの本来の動作に影響を与えることなく保持可能なコンピュータシステムを提供することである。 An object of the present invention is to provide a computer system capable of holding information related to the state of the system at the time of occurrence of an abnormality without affecting the original operation of the system.

本発明は、機器に組み込まれるコンピュータシステムであって、前記機器の機能を実現するためのプログラムを記憶するプログラム記憶部と、前記プログラムを実行することにより機器の動作を制御する主制御部と、前記プログラムの実行に使用されるデータを蓄積するスタック部と、当該コンピュータシステムの異常を検出して異常発生信号を出力する異常検出部と、異常発生時の当該コンピュータシステムの状態に関する情報が格納されるバックアップ記憶部と、前記異常発生信号をトリガとしてバックアップ要求信号を出力するバックアップ開始制御部と、前記バックアップ要求信号をトリガとして前記機器のハードウェア情報と前記スタック部に蓄積されているデータとを含む異常時データを前記バックアップ記憶部に格納し、前記バックアップ記憶部への前記異常時データの格納が完了した時点でバックアップ完了信号を送信するバックアップ制御部と、前記バックアップ完了信号をトリガとしてリセット信号を前記主制御部に送信するバックアップ終了制御部と、を備え、前記主制御部は、前記リセット信号を受信すると前記プログラムの実行を再開するコンピュータシステムを提供する。 The present invention is a computer system incorporated in a device, a program storage unit that stores a program for realizing the function of the device, a main control unit that controls the operation of the device by executing the program, Stored is a stack unit that accumulates data used to execute the program, an abnormality detection unit that detects an abnormality of the computer system and outputs an abnormality occurrence signal, and information on the state of the computer system at the time of occurrence of the abnormality. A backup storage unit that outputs a backup request signal triggered by the abnormality occurrence signal, hardware information of the device triggered by the backup request signal, and data stored in the stack unit Including abnormal data including the backup storage unit, A backup control unit that transmits a backup completion signal when the storage of the abnormal data in the backup storage unit is completed, and a backup end control unit that transmits a reset signal to the main control unit using the backup completion signal as a trigger, The main control unit provides a computer system that resumes execution of the program when the reset signal is received.

本発明は、機器に組み込まれるコンピュータシステムであって、前記機器の機能を実現するためのプログラムを記憶するプログラム記憶部と、前記プログラムを実行することにより機器の動作を制御する主制御部と、前記プログラムの実行に使用されるデータを蓄積するスタック部と、当該コンピュータシステムの異常を検出してバックアップ要求信号を出力する異常検出部と、異常発生時の当該コンピュータシステムの状態に関する情報が格納されるバックアップ記憶部と、前記バックアップ要求信号をトリガとして前記機器のハードウェア情報と前記スタック部に蓄積されているデータとを含む異常時データを前記バックアップ記憶部に格納し、前記バックアップ記憶部への前記異常時データの格納が完了した時点でバックアップ完了信号を送信するバックアップ制御部と、前記バックアップ完了信号をトリガとしてリセット信号を前記主制御部に送信するバックアップ終了制御部と、を備え、前記主制御部は、前記リセット信号を受信すると前記プログラムの実行を再開するコンピュータシステムを提供する。 The present invention is a computer system incorporated in a device, a program storage unit that stores a program for realizing the function of the device, a main control unit that controls the operation of the device by executing the program, Stored is a stack unit that accumulates data used for executing the program, an abnormality detection unit that detects an abnormality of the computer system and outputs a backup request signal, and information related to the state of the computer system at the time of occurrence of the abnormality Backup storage unit, storing the abnormal data including the hardware information of the device and the data accumulated in the stack unit triggered by the backup request signal in the backup storage unit, When the storage of abnormal data is completed, a backup completion signal is displayed. And a backup end control unit that transmits a reset signal to the main control unit using the backup completion signal as a trigger, and the main control unit executes the program when the reset signal is received. Provide a computer system that resumes

上記コンピュータシステムでは、前記バックアップ終了制御部は、前記リセット信号を前記主制御部に送信すると共に、前記機器のハードウェアに付随する制御部及び前記異常検出部にも前記リセット信号を送信し、前記制御部及び前記異常検出部は、前記リセット信号を受信すると初期状態に戻る。 In the computer system, the backup end control unit transmits the reset signal to the main control unit, and also transmits the reset signal to the control unit and the abnormality detection unit associated with the hardware of the device, The control unit and the abnormality detection unit return to the initial state upon receiving the reset signal.

上記コンピュータシステムは、前記機器のハードウェア毎に選択的にクロック信号を供給するクロック生成部を備え、前記バックアップ制御部は、前記バックアップ要求信号をトリガとして、前記クロック生成部からクロック信号の供給先の情報を取得し、当該情報に基づいて、当該コンピュータシステムの異常発生時に前記クロック信号が供給されていたハードウェアを特定し、特定したハードウェアのハードウェア情報及び前記スタック部に蓄積されているデータとを含む異常時データを前記バックアップ記憶部に格納する。 The computer system includes a clock generation unit that selectively supplies a clock signal for each piece of hardware of the device, and the backup control unit uses the backup request signal as a trigger to supply a clock signal from the clock generation unit. The hardware information to which the clock signal was supplied when an abnormality occurred in the computer system is identified based on the information, and the hardware information of the identified hardware and the stack unit are stored. The abnormal time data including the data is stored in the backup storage unit.

上記コンピュータシステムは、前記異常時データを前記バックアップ記憶部に格納するための専用のバスを備え、前記バックアップ制御部は、前記バックアップ要求信号をトリガとして前記異常時データを前記バスを介して前記バックアップ記憶部に格納する。 The computer system includes a dedicated bus for storing the abnormal data in the backup storage unit, and the backup control unit uses the backup request signal as a trigger to transmit the abnormal data via the bus. Store in the storage.

上記コンピュータシステムでは、前記異常検出部は、当該コンピュータシステムの異常を検出したら直ちに前記機器のハードウェアに付随する制御部に対し書込み禁止信号を送信する。 In the computer system, the abnormality detection unit transmits a write prohibition signal to the control unit associated with the hardware of the device immediately after detecting the abnormality of the computer system.

本発明に係るコンピュータシステムによれば、異常発生時におけるシステムの状態に関する情報をシステムの本来の動作に影響を与えることなく保持しておくことができる。このため、当該情報に基づいて異常発生原因を詳細に解析することができる。 According to the computer system of the present invention, it is possible to retain information related to the state of the system at the time of occurrence of an abnormality without affecting the original operation of the system. For this reason, the cause of the abnormality can be analyzed in detail based on the information.

本発明に係る第１の実施形態のコンピュータシステムを示すブロック図1 is a block diagram showing a computer system according to a first embodiment of the present invention. 第１の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートThe flowchart which shows the flow of a series of processes in the computer system of 1st Embodiment. 本発明に係る第２の実施形態のコンピュータシステムを示すブロック図The block diagram which shows the computer system of 2nd Embodiment concerning this invention. 第２の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートThe flowchart which shows the flow of a series of processes in the computer system of 2nd Embodiment. 本発明に係る第３の実施形態のコンピュータシステムを示すブロック図The block diagram which shows the computer system of 3rd Embodiment concerning this invention. 第３の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートThe flowchart which shows the flow of a series of processes in the computer system of 3rd Embodiment. 本発明に係る第４の実施形態のコンピュータシステムを示すブロック図The block diagram which shows the computer system of 4th Embodiment concerning this invention. 第４の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートThe flowchart which shows the flow of a series of processes in the computer system of 4th Embodiment. 本発明に係る第５の実施形態のコンピュータシステムを示すブロック図Block diagram showing a computer system of a fifth embodiment according to the present invention 第５の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートThe flowchart which shows the flow of a series of processes in the computer system of 5th Embodiment.

以下、本発明の実施形態について、図面を参照して説明する。なお、以下説明するコンピュータシステムは、家電製品や機械等に組み込まれている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the computer system described below is incorporated in home appliances, machines, and the like.

（第１の実施形態）
図１は、本発明に係る第１の実施形態のコンピュータシステムを示すブロック図である。図１に示すように、第１の実施形態のコンピュータシステムは、ＣＰＵ１０１と、プログラム記憶部１０２と、スタック部１０３と、バックアップ記憶部１０４と、異常検出部１０５と、リセット制御部１０６と、バックアップ制御部１０７と、各種機能ブロック１０８と、データ／アドレスバス１１３とを備える。各部はデータ／アドレスバス１１３を介して相互に接続されている。 (First embodiment)
FIG. 1 is a block diagram showing a computer system according to the first embodiment of the present invention. As shown in FIG. 1, the computer system according to the first embodiment includes a CPU 101, a program storage unit 102, a stack unit 103, a backup storage unit 104, an abnormality detection unit 105, a reset control unit 106, and a backup. A control unit 107, various functional blocks 108, and a data / address bus 113 are provided. Each unit is connected to each other via a data / address bus 113.

ＣＰＵ１０１は、プログラム記憶部１０２に記憶されているプログラムを実行することにより、このシステム全体を統括制御する演算処理回路である。スタック部１０３は、ＣＰＵ１０１が前記プログラムの実行する際に使用されるデータを後入れ先出し方式で記憶しておくためのメモリである。 The CPU 101 is an arithmetic processing circuit that performs overall control of the entire system by executing a program stored in the program storage unit 102. The stack unit 103 is a memory for storing data used when the CPU 101 executes the program by a last-in first-out method.

バックアップ記憶部１０４は、異常発生時のシステムの状態に関する情報を保存しておくための不揮発性のメモリである。異常検出部１０５は、ウォッチドッグタイマによる暴走検出やエラー割込み、例外処理等の異常を検出し、異常発生信号１１０をリセット制御部１０６へ送信する演算処理回路である。 The backup storage unit 104 is a non-volatile memory for storing information related to the state of the system when an abnormality occurs. The abnormality detection unit 105 is an arithmetic processing circuit that detects abnormalities such as runaway detection by the watchdog timer, error interruption, and exception processing, and transmits an abnormality occurrence signal 110 to the reset control unit 106.

リセット制御部１０６は、異常検出時にバックアップ制御部１０７にバックアップ要求信号１１１を送信する機能（バックアップ開始制御機能）と、バックアップ完了後にリセット信号１１４を異常検出部１０５、ＣＰＵ１０１及び各種機能ブロック１０８に送信する機能（バックアップ終了制御機能）とを兼ね備えた演算処理回路である。 The reset control unit 106 transmits a backup request signal 111 to the backup control unit 107 when an abnormality is detected (backup start control function), and transmits a reset signal 114 to the abnormality detection unit 105, the CPU 101, and various functional blocks 108 after the backup is completed. This is an arithmetic processing circuit that also has a function (backup end control function).

バックアップ制御部１０７は、バックアップ要求信号１１１をトリガとして各種機能ブロック１０８のハードウェア情報及びスタック部１０３に蓄積されているデータ（以下、「スタック情報」という）をバックアップ記憶部１０４に格納する機能と、バックアップ記憶部１０４へのハードウェア情報及びスタック情報の格納が完了した時点でバックアップ完了信号１１２をリセット制御部１０６に送信する機能とを有する演算処理回路である。 The backup control unit 107 has a function of storing the hardware information of the various functional blocks 108 and data accumulated in the stack unit 103 (hereinafter referred to as “stack information”) in the backup storage unit 104 using the backup request signal 111 as a trigger. The arithmetic processing circuit has a function of transmitting the backup completion signal 112 to the reset control unit 106 when the storage of the hardware information and the stack information in the backup storage unit 104 is completed.

なお、ハードウェア情報とは、レジスタ情報やステータス情報、内部状態等の解析に必要なハードウェア情報である。また、スタック情報は、プログラムカウンタで示される実行アドレスや関数リターン時の戻り先アドレス、ＣＰＵ内部状態、変数等の解析に必要な情報である。 The hardware information is hardware information necessary for analyzing register information, status information, internal state, and the like. The stack information is information necessary for analyzing the execution address indicated by the program counter, the return address at the time of function return, the CPU internal state, variables, and the like.

各種機能ブロック１０８は、このコンピュータシステムによる様々な機能を実現する各種のハードウェア要素を含む。各種機能ブロック１０８には、各種ハードウェアの駆動回路及びその制御部が含まれる。 The various function blocks 108 include various hardware elements that realize various functions by the computer system. The various functional blocks 108 include various hardware drive circuits and their control units.

図２は、第１の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートである。以下、図２を参照して、第１の実施形態のコンピュータシステムにおける一連の処理について説明する。 FIG. 2 is a flowchart showing a flow of a series of processes in the computer system according to the first embodiment. Hereinafter, a series of processes in the computer system according to the first embodiment will be described with reference to FIG.

異常検出部１０５は、異常を検出すると、異常発生信号１１０をリセット制御部１０６に送信する（ＳＴ１００）。リセット制御部１０６は、異常発生信号１１０を受信すると、バックアップ制御部１０７にバックアップ要求信号１１１を送信し、異常発生時の情報を記録するように指示する（ＳＴ１０１）。 When abnormality is detected, abnormality detection unit 105 transmits abnormality occurrence signal 110 to reset control unit 106 (ST100). Upon receiving the abnormality occurrence signal 110, the reset control unit 106 transmits a backup request signal 111 to the backup control unit 107 and instructs to record information at the time of occurrence of the abnormality (ST101).

バックアップ制御部１０７は、バックアップ要求信号１１１を受信すると、各種機能ブロック１０８のハードウェア情報及び異常発生時のスタック情報を、データ／アドレスバス１１３を介してバックアップ記憶部１０４に格納する（ＳＴ１０２）。そして、バックアップ制御部１０７は、バックアップ記憶部１０４への情報の格納が完了した後、バックアップ完了信号１１２をリセット制御部１０６に送信する（ＳＴ１０３）。 When receiving the backup request signal 111, the backup control unit 107 stores the hardware information of the various functional blocks 108 and the stack information at the time of occurrence of an abnormality in the backup storage unit 104 via the data / address bus 113 (ST102). Then, after the storage of information in the backup storage unit 104 is completed, the backup control unit 107 transmits a backup completion signal 112 to the reset control unit 106 (ST103).

リセット制御部１０６は、バックアップ完了信号１１２を受信すると、異常検出部１０５、ＣＰＵ１０１及び各種機能ブロック１０８にリセット信号１１４を送信する（ＳＴ１０４）。異常検出部１０５及び各種機能ブロック１０８は、リセット信号１１４を受信すると初期状態に戻る。ＣＰＵ１０１は、リセット信号１１４を受信すると、プログラム記憶部１０２のプログラムを実行し、通常処理を再開する（ＳＴ１０５）。 Upon receiving the backup completion signal 112, the reset control unit 106 transmits a reset signal 114 to the abnormality detection unit 105, the CPU 101, and the various functional blocks 108 (ST104). The abnormality detection unit 105 and the various functional blocks 108 return to the initial state when receiving the reset signal 114. When CPU 101 receives reset signal 114, CPU 101 executes the program in program storage unit 102 and resumes normal processing (ST105).

異常発生後、ＣＰＵ１０１が何らかの事情でデータ／アドレスバス１１３にアクセスできない状態になった場合、リセット制御部１０６は、ＣＰＵ１０１に対してのみリセット信号１１４を送信する。これにより、ＣＰＵ１０１がデータ／アドレスバス１１３にアクセスできるようになる。その後、ＣＰＵ１０１は、上記ステップＳＴ１０５から処理を再開し、異常発生時に最低限必要な異常発生時のレジスタ情報やステータス情報、内部状態等の解析に必要なハードウェア情報、及びプログラムカウンタで示される実行アドレスや関数リターン時の戻り先アドレス、ＣＰＵ内部状態、変数等の解析に必要なスタック情報をスタック部１０３に記録する。 If the CPU 101 becomes unable to access the data / address bus 113 for some reason after the occurrence of an abnormality, the reset control unit 106 transmits a reset signal 114 only to the CPU 101. As a result, the CPU 101 can access the data / address bus 113. After that, the CPU 101 restarts the process from step ST105, and the minimum register information and status information necessary when an abnormality occurs and hardware information necessary for analyzing the internal state and the execution indicated by the program counter Stack information necessary for analyzing an address, a return address at the time of function return, a CPU internal state, a variable, and the like is recorded in the stack unit 103.

以上説明したように、第１の実施形態のコンピュータシステムでは、システムに異常が発生した時点におけるシステムの状態に関する情報をバックアップ記憶部１０４に保存する処理（ＳＴ１０２）を、異常発生時にのみ実行する。したがって、このコンピュータシステムによれば、システムに異常が発生した時点におけるシステムの状態に関する情報を、システムの本来の動作に影響を与えることなく保持しておくことができる。そして、その後の任意のタイミングでバックアップ記憶部１０４から当該情報を取り出すことにより、その情報に基づいて異常発生の原因を詳細に解析することができる。また、異常発生時におけるシステムの状態に関する情報の取得により、異常発生時の異常原因の解析に要する時間を短縮できる。 As described above, in the computer system according to the first embodiment, the process (ST102) for saving information related to the system state at the time when an abnormality occurs in the system to the backup storage unit 104 is executed only when the abnormality occurs. Therefore, according to this computer system, information on the state of the system at the time when an abnormality has occurred in the system can be retained without affecting the original operation of the system. Then, by extracting the information from the backup storage unit 104 at an arbitrary timing thereafter, the cause of the abnormality can be analyzed in detail based on the information. In addition, by acquiring information related to the state of the system when an abnormality occurs, the time required for analyzing the cause of the abnormality when the abnormality occurs can be shortened.

なお、本実施形態では、リセット制御部１０６がバックアップ開始制御機能とバックアップ終了制御機能とを兼ね備えているが、これらの機能を別個の制御部が備えても良い。また、プログラム記憶部１０２とバックアップ記憶部１０４が別個のメモリで構成されているが、これらの記憶部を共通のメモリで構成しても良い。 In the present embodiment, the reset control unit 106 has both a backup start control function and a backup end control function, but these functions may be provided by separate control units. Further, although the program storage unit 102 and the backup storage unit 104 are configured by separate memories, these storage units may be configured by a common memory.

（第２の実施形態）
図３は、本発明に係る第２の実施形態のコンピュータシステムを示すブロック図である。図３に示すように、第２の実施形態のコンピュータシステムは、ＣＰＵ２０１と、プログラム記憶部２０２と、スタック部２０３と、バックアップ記憶部２０４と、異常検出部２０５と、リセット制御部２０６と、バックアップ制御部２０７と、各種機能ブロック２０８と、クロック生成部２０９と、データ／アドレスバス２１３とを備える。各部はデータ／アドレスバス２１３を介して相互に接続されている。 (Second Embodiment)
FIG. 3 is a block diagram showing a computer system according to the second embodiment of the present invention. As shown in FIG. 3, the computer system of the second embodiment includes a CPU 201, a program storage unit 202, a stack unit 203, a backup storage unit 204, an abnormality detection unit 205, a reset control unit 206, and a backup. A control unit 207, various functional blocks 208, a clock generation unit 209, and a data / address bus 213 are provided. Each unit is connected to each other via a data / address bus 213.

ＣＰＵ２０１は、プログラム記憶部２０２に記憶されているプログラムを実行することにより、このシステム全体を統括制御する演算処理回路である。スタック部２０３は、ＣＰＵ２０１が前記プログラムの実行する際に使用されるデータを後入れ先出し方式で記憶しておくためのメモリである。 The CPU 201 is an arithmetic processing circuit that performs overall control of the entire system by executing a program stored in the program storage unit 202. The stack unit 203 is a memory for storing data used when the CPU 201 executes the program by a last-in first-out method.

バックアップ記憶部２０４は、異常発生時のシステムの状態に関する情報を保存しておくための不揮発性のメモリである。異常検出部２０５は、ウォッチドッグタイマによる暴走検出やエラー割込み、例外処理等の異常を検出し、異常発生信号２１０をリセット制御部２０６へ送信する演算処理回路である。 The backup storage unit 204 is a non-volatile memory for storing information related to the state of the system when an abnormality occurs. The abnormality detection unit 205 is an arithmetic processing circuit that detects abnormalities such as runaway detection by the watchdog timer, error interruption, and exception processing, and transmits an abnormality occurrence signal 210 to the reset control unit 206.

リセット制御部２０６は、異常検出時にバックアップ制御部２０７にバックアップ要求信号２１１を送信する機能（バックアップ開始制御機能）と、バックアップ完了後にリセット信号２１４を異常検出部２０５、ＣＰＵ２０１、各種機能ブロック２０８及びクロック生成部２０９に送信する機能（バックアップ終了制御機能）とを兼ね備えた演算処理回路である。 The reset control unit 206 transmits a backup request signal 211 to the backup control unit 207 when an abnormality is detected (backup start control function), and outputs the reset signal 214 after the backup is completed to the abnormality detection unit 205, the CPU 201, various functional blocks 208, and a clock. This is an arithmetic processing circuit that also has a function of transmitting to the generation unit 209 (backup end control function).

バックアップ制御部２０７は、バックアップ要求信号２１１をトリガとしてクロック生成部２０９からクロック信号の供給先の情報（クロック供給情報）を取得する機能と、取得したクロック供給情報に基づいて、異常発生時にクロック信号が供給されていた各種機能ブロック２０８のハードウェアを特定する機能と、特定した各種機能ブロック２０８のハードウェア情報及びスタック部２０３に蓄積されているデータ（以下、「スタック情報」という）をバックアップ記憶部２０４に格納する機能と、バックアップ記憶部２０４へのハードウェア情報及びスタック情報の格納が完了した時点でバックアップ完了信号２１２をリセット制御部２０６に送信する機能とを有する演算処理回路である。 The backup control unit 207 uses the backup request signal 211 as a trigger to acquire the clock signal supply destination information (clock supply information) from the clock generation unit 209 and based on the acquired clock supply information, the clock signal when an abnormality occurs For specifying the hardware of the various functional blocks 208 to which the hardware has been supplied, the hardware information of the identified various functional blocks 208 and the data stored in the stack unit 203 (hereinafter referred to as “stack information”) This is an arithmetic processing circuit having a function to be stored in the unit 204 and a function to transmit a backup completion signal 212 to the reset control unit 206 when storage of hardware information and stack information in the backup storage unit 204 is completed.

各種機能ブロック２０８は、このコンピュータシステムによる様々な機能を実現する各種ハードウェア要素を含む。各種機能ブロック２０８には、各種ハードウェアの駆動回路及びその制御部が含まれる。クロック生成部２０９は、各種機能ブロック２０８のハードウェア毎に選択的にクロック信号を供給する発振回路である。 The various function blocks 208 include various hardware elements that realize various functions by the computer system. The various functional blocks 208 include various hardware drive circuits and their control units. The clock generation unit 209 is an oscillation circuit that selectively supplies a clock signal for each hardware of the various functional blocks 208.

図４は、第２の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートである。以下、図４を参照して、第２の実施形態のコンピュータシステムにおける一連の処理について説明する。 FIG. 4 is a flowchart illustrating a flow of a series of processes in the computer system according to the second embodiment. Hereinafter, a series of processes in the computer system according to the second embodiment will be described with reference to FIG.

異常検出部２０５は、異常を検出すると、異常発生信号２１０をリセット制御部２０６に送信する（ＳＴ２００）。リセット制御部２０６は、異常発生信号２１０を受信すると、バックアップ制御部２０７にバックアップ要求信号２１１を送信し、異常発生時の情報を記録するように指示する（ＳＴ２０１）。 When detecting an abnormality, abnormality detection unit 205 transmits abnormality occurrence signal 210 to reset control unit 206 (ST200). Upon receiving the abnormality occurrence signal 210, the reset control unit 206 transmits a backup request signal 211 to the backup control unit 207 and instructs to record information at the time of occurrence of the abnormality (ST201).

バックアップ制御部２０７は、バックアップ要求信号２１１を受信すると、クロック生成部２０９からクロック供給情報を取得する（ＳＴ２０２）。そして、バックアップ制御部２０７は、異常発生時に動作状態にあった各種機能ブロック２０８のハードウェアをクロック供給情報に基づいて特定し、その特定した各種機能ブロック２０８のハードウェア情報及び異常発生時のスタック情報を、データ／アドレスバス２１３を介してバックアップ記憶部２０４に格納する（ＳＴ２０３）。さらに、バックアップ制御部２０７は、バックアップ記憶部２０４への情報の格納が完了した後、バックアップ完了信号２１２をリセット制御部２０６に送信する（ＳＴ２０４）。 When receiving the backup request signal 211, the backup control unit 207 acquires clock supply information from the clock generation unit 209 (ST202). Then, the backup control unit 207 identifies the hardware of the various functional blocks 208 that were in the operating state when the abnormality occurred based on the clock supply information, and the hardware information of the identified various functional blocks 208 and the stack when the abnormality occurred Information is stored in the backup storage unit 204 via the data / address bus 213 (ST203). Further, after the storage of information in the backup storage unit 204 is completed, the backup control unit 207 transmits a backup completion signal 212 to the reset control unit 206 (ST204).

リセット制御部２０６は、バックアップ完了信号２１２を受信すると、異常検出部２０５、ＣＰＵ２０１、各種機能ブロック２０８及びクロック生成部２０９にリセット信号２１４を送信する（ＳＴ２０５）。異常検出部２０５、各種機能ブロック２０８及びクロック生成部２０９は、リセット信号２１４を受信すると初期状態に戻る。ＣＰＵ２０１は、リセット信号２１４を受信すると、プログラム記憶部２０２のプログラムを実行し、通常処理を再開する（ＳＴ２０６）。 Upon receiving the backup completion signal 212, the reset control unit 206 transmits a reset signal 214 to the abnormality detection unit 205, the CPU 201, the various functional blocks 208, and the clock generation unit 209 (ST205). The abnormality detection unit 205, the various functional blocks 208, and the clock generation unit 209 return to the initial state when receiving the reset signal 214. When CPU 201 receives reset signal 214, CPU 201 executes the program in program storage unit 202 and resumes normal processing (ST206).

以上説明したように、第２の実施形態のコンピュータシステムでは、システムに異常が発生した時点におけるシステムの状態に関する情報をバックアップ記憶部２０４に保存する処理（ＳＴ２０３）を、異常発生時にのみ実行する。したがって、このコンピュータシステムによれば、システムに異常が発生した時点におけるシステムの状態に関する情報を、システムの本来の動作に影響を与えることなく保持しておくことができる。そして、その後の任意のタイミングでバックアップ記憶部２０４から当該情報を取り出すことにより、その情報に基づいて異常発生の原因を詳細に解析することができる。また、異常発生時におけるシステムの状態に関する情報の取得により、異常発生時の異常原因の解析に要する時間を短縮できる。 As described above, in the computer system according to the second embodiment, the process (ST203) for storing information related to the system state at the time when an abnormality occurs in the backup storage unit 204 is executed only when an abnormality occurs. Therefore, according to this computer system, information on the state of the system at the time when an abnormality has occurred in the system can be retained without affecting the original operation of the system. Then, by extracting the information from the backup storage unit 204 at an arbitrary timing thereafter, the cause of the occurrence of the abnormality can be analyzed in detail based on the information. In addition, by acquiring information related to the state of the system when an abnormality occurs, the time required for analyzing the cause of the abnormality when the abnormality occurs can be shortened.

また、第２の実施形態のコンピュータシステムでは、システムに異常が発生した時点におけるシステムの状態に関する情報に含まれるハードウェア情報として、異常発生時に動作状態にあったハードウェアのハードウェア情報のみがバックアップ記憶部２０４に保存される。したがって、第２の実施形態のコンピュータシステムによれば、第１の実施形態と比較して、バックアップ記憶部２０４の容量を小さくできる。 In the computer system according to the second embodiment, only hardware information of hardware that is in an operating state at the time of abnormality is backed up as hardware information included in information on the state of the system at the time when abnormality occurs in the system. Saved in the storage unit 204. Therefore, according to the computer system of the second embodiment, the capacity of the backup storage unit 204 can be reduced as compared with the first embodiment.

なお、本実施形態では、リセット制御部２０６がバックアップ開始制御機能とバックアップ終了制御機能とを兼ね備えているが、これらの機能を別個の制御部が備えても良い。また、プログラム記憶部２０２とバックアップ記憶部２０４が別個のメモリで構成されているが、これらの記憶部を共通のメモリで構成しても良い。 In the present embodiment, the reset control unit 206 has both a backup start control function and a backup end control function, but these functions may be provided by separate control units. Further, although the program storage unit 202 and the backup storage unit 204 are configured by separate memories, these storage units may be configured by a common memory.

（第３の実施形態）
図５は、本発明に係る第３の実施形態のコンピュータシステムを示すブロック図である。図５に示すように、第３の実施形態のコンピュータシステムは、ＣＰＵ３０１と、プログラム記憶部３０２と、スタック部３０３と、バックアップ記憶部３０４と、異常検出部３０５と、リセット制御部３０６と、バックアップ制御部３０７と、各種機能ブロック３０８と、クロック生成部３０９と、２系統のデータ／アドレスバス３１３，３１５とを備える。各部はデータ／アドレスバス３１３，３１５を介して相互に接続されている。 (Third embodiment)
FIG. 5 is a block diagram showing a computer system according to the third embodiment of the present invention. As shown in FIG. 5, the computer system of the third embodiment includes a CPU 301, a program storage unit 302, a stack unit 303, a backup storage unit 304, an abnormality detection unit 305, a reset control unit 306, a backup A control unit 307, various functional blocks 308, a clock generation unit 309, and two systems of data / address buses 313 and 315 are provided. Each unit is connected to each other via data / address buses 313 and 315.

なお、データ／アドレスバス３１３は、システムの通常の動作時（正常時）に使用されるデータ／アドレスバスである、また、データ／アドレスバス３１５は、異常発生時に使用されるデータ／アドレスバスである。以下、データ／アドレスバス３１３を「通常データ／アドレスバス」、データ／アドレスバス３１５を「バックアップ専用データ／アドレスバス」ともいう。 The data / address bus 313 is a data / address bus used during normal operation (normal) of the system, and the data / address bus 315 is a data / address bus used when an abnormality occurs. is there. Hereinafter, the data / address bus 313 is also referred to as “normal data / address bus”, and the data / address bus 315 is also referred to as “backup dedicated data / address bus”.

ＣＰＵ３０１は、プログラム記憶部３０２に記憶されているプログラムを実行することにより、このシステム全体を統括制御する演算処理回路である。スタック部３０３は、ＣＰＵ３０１が前記プログラムの実行する際に使用されるデータを後入れ先出し方式で記憶しておくためのメモリである。 The CPU 301 is an arithmetic processing circuit that performs overall control of the entire system by executing a program stored in the program storage unit 302. The stack unit 303 is a memory for storing data used when the CPU 301 executes the program by a last-in first-out method.

バックアップ記憶部３０４は、異常発生時のシステムの状態に関する情報を保存しておくための不揮発性のメモリである。異常検出部３０５は、ウォッチドッグタイマによる暴走検出やエラー割込み、例外処理等の異常を検出し、異常発生信号３１０をリセット制御部３０６へ送信する演算処理回路である。 The backup storage unit 304 is a non-volatile memory for storing information related to the state of the system when an abnormality occurs. The abnormality detection unit 305 is an arithmetic processing circuit that detects abnormalities such as runaway detection by the watchdog timer, error interruption, and exception processing, and transmits an abnormality occurrence signal 310 to the reset control unit 306.

リセット制御部３０６は、異常検出時にバックアップ制御部３０７にバックアップ要求信号３１１を送信する機能（バックアップ開始制御機能）と、バックアップ完了後にリセット信号３１４を異常検出部３０５、ＣＰＵ３０１、各種機能ブロック３０８及びクロック生成部３０９に送信する機能（バックアップ終了制御機能）とを兼ね備えた演算処理回路である。 The reset control unit 306 transmits a backup request signal 311 to the backup control unit 307 when an abnormality is detected (backup start control function), and after the backup is completed, the reset signal 314 is transmitted to the abnormality detection unit 305, the CPU 301, various functional blocks 308, and the clock. This is an arithmetic processing circuit having a function (backup end control function) to be transmitted to the generation unit 309.

バックアップ制御部３０７は、バックアップ要求信号３１１をトリガとしてクロック生成部３０９からクロック信号の供給先の情報（クロック供給情報）を取得する機能と、取得したクロック供給情報に基づいて、異常発生時にクロック信号が供給されていた各種機能ブロック３０８のハードウェアを特定する機能と、特定した各種機能ブロック３０８のハードウェア情報及びスタック部３０３に蓄積されているデータ（以下、「スタック情報」という）をバックアップ専用データ／アドレスバス３１３を介してバックアップ記憶部３０４に格納する機能と、バックアップ記憶部３０４へのハードウェア情報及びスタック情報の格納が完了した時点でバックアップ完了信号３１２をリセット制御部３０６に送信する機能と、を有する演算処理回路である。 The backup control unit 307 uses the backup request signal 311 as a trigger to acquire the clock signal supply destination information (clock supply information) from the clock generation unit 309, and the clock signal when an abnormality occurs based on the acquired clock supply information. For identifying the hardware of the various functional blocks 308 to which the hardware has been supplied, the hardware information of the identified various functional blocks 308, and the data stored in the stack unit 303 (hereinafter referred to as “stack information”) only for backup A function for storing data in the backup storage unit 304 via the data / address bus 313 and a function for transmitting a backup completion signal 312 to the reset control unit 306 when storage of hardware information and stack information in the backup storage unit 304 is completed. And arithmetic processing having It is a road.

各種機能ブロック３０８は、このコンピュータシステムによる様々な機能を実現する各種ハードウェア要素を含む。各種機能ブロック３０８には、各種ハードウェアの駆動回路及びその制御部が含まれる。クロック生成部３０９は、各種機能ブロック３０８のハードウェア毎に選択的にクロック信号を供給する発振回路である。 The various function blocks 308 include various hardware elements that realize various functions by the computer system. The various function blocks 308 include various hardware drive circuits and their control units. The clock generation unit 309 is an oscillation circuit that selectively supplies a clock signal for each hardware of the various functional blocks 308.

図６は、第３の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートである。以下、図６を参照して、第３の実施形態のコンピュータシステムにおける一連の処理について説明する。 FIG. 6 is a flowchart illustrating a flow of a series of processes in the computer system according to the third embodiment. Hereinafter, a series of processes in the computer system according to the third embodiment will be described with reference to FIG.

異常検出部３０５は、異常を検出すると、異常発生信号３１０をリセット制御部３０６に送信する（ＳＴ３００）。リセット制御部３０６は、異常発生信号３１０を受信すると、バックアップ制御部３０７にバックアップ要求信号３１１を送信し、異常発生時の情報を記録するように指示する（ＳＴ３０１）。 When abnormality is detected, abnormality detection section 305 transmits abnormality occurrence signal 310 to reset control section 306 (ST300). When receiving the abnormality occurrence signal 310, the reset control unit 306 transmits a backup request signal 311 to the backup control unit 307 and instructs to record information at the time of occurrence of the abnormality (ST301).

バックアップ制御部３０７は、バックアップ要求信号３１１を受信すると、クロック生成部３０９からクロック供給情報を取得する（ＳＴ３０２）。そして、バックアップ制御部３０７は、異常発生時に動作状態にあった各種機能ブロック３０８のハードウェアをクロック供給情報に基づいて特定し、その特定した各種機能ブロック３０８のハードウェア情報及び異常発生時のスタック情報を、バックアップ専用データ／アドレスバス３１５介してバックアップ記憶部３０４に格納する（ＳＴ３０３）。さらに、バックアップ制御部３０７は、バックアップ記憶部３０４への情報の格納が完了した後、バックアップ完了信号３１２をリセット制御部３０６に送信する（ＳＴ３０４）。 When receiving the backup request signal 311, the backup control unit 307 acquires clock supply information from the clock generation unit 309 (ST 302). Then, the backup control unit 307 identifies the hardware of the various functional blocks 308 that were in the operating state at the time of occurrence of the abnormality based on the clock supply information, and the hardware information of the identified various functional blocks 308 and the stack at the time of occurrence of the abnormality Information is stored in the backup storage unit 304 via the backup dedicated data / address bus 315 (ST303). Further, after completing the storage of information in the backup storage unit 304, the backup control unit 307 transmits a backup completion signal 312 to the reset control unit 306 (ST304).

リセット制御部３０６は、バックアップ完了信号３１２を受信すると、異常検出部３０５、ＣＰＵ３０１、各種機能ブロック３０８及びクロック生成部３０９にリセット信号３１４を送信する（ＳＴ３０５）。異常検出部３０５、各種機能ブロック３０８及びクロック生成部３０９は、リセット信号３１４を受信すると初期状態に戻る。ＣＰＵ３０１は、リセット信号３１４を受信すると、プログラム記憶部３０２のプログラムを実行し、通常処理を再開する（ＳＴ３０６）。 Upon receiving the backup completion signal 312, the reset control unit 306 transmits a reset signal 314 to the abnormality detection unit 305, the CPU 301, various functional blocks 308, and the clock generation unit 309 (ST 305). The abnormality detection unit 305, the various functional blocks 308, and the clock generation unit 309 return to the initial state when receiving the reset signal 314. When receiving the reset signal 314, the CPU 301 executes the program in the program storage unit 302 and resumes normal processing (ST306).

以上説明したように、第３の実施形態のコンピュータシステムでは、システムに異常が発生した時点におけるシステムの状態に関する情報に含まれるハードウェア情報として、異常発生時に動作状態にあったハードウェアのハードウェア情報のみがバックアップ記憶部３０４に保存される。したがって、第２の実施形態のコンピュータシステムと同様、第１の実施形態と比較して、バックアップ記憶部２０４の容量を小さくできる。 As described above, in the computer system according to the third embodiment, the hardware information included in the information related to the state of the system at the time when an abnormality has occurred in the hardware is the hardware hardware that was in the operating state when the abnormality occurred. Only information is stored in the backup storage unit 304. Therefore, similarly to the computer system of the second embodiment, the capacity of the backup storage unit 204 can be reduced compared to the first embodiment.

また、第３の実施形態のコンピュータシステムでは、システムに異常が発生した時点におけるシステムの状態に関する情報を、バックアップ専用データ／アドレスバス３１５を介してバックアップ記憶部３０４に保存される。したがって、ＣＰＵ３０１が通常データ／アドレスバス３１３にアクセスできないような状態であっても、異常原因の解析に必要となる情報を確実にバックアップ記憶部３０４に保存しておくことができる。 Further, in the computer system of the third embodiment, information related to the state of the system at the time when an abnormality occurs in the system is stored in the backup storage unit 304 via the backup dedicated data / address bus 315. Therefore, even when the CPU 301 cannot access the normal data / address bus 313, information necessary for analyzing the cause of the abnormality can be reliably stored in the backup storage unit 304.

（第４の実施形態）
図７は、本発明に係る第４の実施形態のコンピュータシステムを示すブロック図である。図７に示すように、第４の実施形態のコンピュータシステムは、ＣＰＵ４０１と、プログラム記憶部４０２と、スタック部４０３と、バックアップ記憶部４０４と、異常検出部４０５と、リセット制御部４０６と、バックアップ制御部４０７と、各種機能ブロック４０８と、データ／アドレスバス４１３とを備える。各部はデータ／アドレスバス４１３を介して相互に接続されている。 (Fourth embodiment)
FIG. 7 is a block diagram showing a computer system according to the fourth embodiment of the present invention. As shown in FIG. 7, the computer system of the fourth embodiment includes a CPU 401, a program storage unit 402, a stack unit 403, a backup storage unit 404, an abnormality detection unit 405, a reset control unit 406, and a backup. A control unit 407, various functional blocks 408, and a data / address bus 413 are provided. Each unit is connected to each other via a data / address bus 413.

ＣＰＵ４０１は、プログラム記憶部４０２に記憶されているプログラムを実行することにより、このシステム全体を統括制御する演算処理回路である。スタック部４０３は、ＣＰＵ４０１が前記プログラムの実行する際に使用されるデータを後入れ先出し方式で記憶しておくためのメモリである。 The CPU 401 is an arithmetic processing circuit that performs overall control of the entire system by executing a program stored in the program storage unit 402. The stack unit 403 is a memory for storing data used when the CPU 401 executes the program by a last-in first-out method.

バックアップ記憶部４０４は、異常発生時のシステムの状態に関する情報を保存しておくための不揮発性のメモリである。異常検出部４０５は、ウォッチドッグタイマによる暴走検出やエラー割込み、例外処理等の異常を検出し、バックアップ要求信号４１１をバックアップ制御部４０７に送信する演算処理回路である。異常検出部４０５は、システムの異常を検出したら直ちにバックアップ要求信号４１１の送信を実行する。 The backup storage unit 404 is a non-volatile memory for storing information related to the state of the system when an abnormality occurs. The abnormality detection unit 405 is an arithmetic processing circuit that detects abnormalities such as runaway detection by the watchdog timer, error interruption, and exception processing, and transmits a backup request signal 411 to the backup control unit 407. The abnormality detection unit 405 transmits the backup request signal 411 immediately after detecting a system abnormality.

リセット制御部４０６は、バックアップ完了後にリセット信号４１４を異常検出部４０５、ＣＰＵ４０１及び各種機能ブロック４０８に送信する機能（バックアップ終了制御機能）を有する演算処理回路である。 The reset control unit 406 is an arithmetic processing circuit having a function (backup end control function) for transmitting a reset signal 414 to the abnormality detection unit 405, the CPU 401, and various functional blocks 408 after the backup is completed.

バックアップ制御部４０７は、バックアップ要求信号４１１をトリガとして各種機能ブロック４０８のハードウェア情報及びスタック部４０３に蓄積されているデータ（以下、「スタック情報」という）をバックアップ記憶部４０４に格納する機能と、バックアップ記憶部４０４へのハードウェア情報及びスタック情報の格納が完了した時点でバックアップ完了信号４１２をリセット制御部４０６に送信する機能とを有する演算処理回路である。 The backup control unit 407 has a function of storing the hardware information of the various functional blocks 408 and data accumulated in the stack unit 403 (hereinafter referred to as “stack information”) in the backup storage unit 404 using the backup request signal 411 as a trigger. The arithmetic processing circuit has a function of transmitting a backup completion signal 412 to the reset control unit 406 when the storage of the hardware information and the stack information in the backup storage unit 404 is completed.

各種機能ブロック４０８は、このコンピュータシステムによる様々な機能を実現する各種のハードウェア要素を含む。各種機能ブロック４０８には、各種ハードウェアの駆動回路及びその制御部が含まれる。 The various function blocks 408 include various hardware elements that realize various functions by the computer system. The various functional blocks 408 include various hardware drive circuits and their control units.

図８は、第４の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートである。以下、図８を参照して、第４の実施形態のコンピュータシステムにおける一連の処理について説明する。 FIG. 8 is a flowchart illustrating a flow of a series of processes in the computer system according to the fourth embodiment. Hereinafter, a series of processes in the computer system according to the fourth embodiment will be described with reference to FIG.

異常検出部４０５は、異常を検出すると、バックアップ要求信号４１１をリセット制御部４０６に送信する（ＳＴ４００）。 When detecting an abnormality, abnormality detection unit 405 transmits backup request signal 411 to reset control unit 406 (ST400).

バックアップ制御部４０７は、バックアップ要求信号４１１を受信すると、各種機能ブロック４０８のハードウェア情報及び異常発生時のスタック情報を、データ／アドレスバス４１３を介してバックアップ記憶部４０４に格納する（ＳＴ４０１）。さらに、バックアップ制御部４０７は、バックアップ記憶部４０４への情報の格納が完了した後、バックアップ完了信号４１２をリセット制御部４０６に送信する（ＳＴ４０２）。 When receiving the backup request signal 411, the backup control unit 407 stores the hardware information of the various functional blocks 408 and the stack information at the time of occurrence of an abnormality in the backup storage unit 404 via the data / address bus 413 (ST401). Further, after the storage of information in backup storage unit 404 is completed, backup control unit 407 transmits backup completion signal 412 to reset control unit 406 (ST402).

リセット制御部４０６は、バックアップ完了信号４１２を受信すると、異常検出部４０５、ＣＰＵ４０１及び各種機能ブロック４０８にリセット信号４１４を送信する（ＳＴ４０３）。異常検出部４０５及び各種機能ブロック４０８は、リセット信号４１４を受信すると初期状態に戻る。ＣＰＵ４０１は、リセット信号４１４を受信すると、プログラム記憶部４０２のプログラムを実行し、通常処理を再開する（ＳＴ４０４）。 Upon receiving the backup completion signal 412, the reset control unit 406 transmits a reset signal 414 to the abnormality detection unit 405, the CPU 401, and the various functional blocks 408 (ST403). The abnormality detection unit 405 and the various functional blocks 408 return to the initial state when receiving the reset signal 414. When receiving the reset signal 414, the CPU 401 executes the program in the program storage unit 402 and resumes normal processing (ST404).

以上説明したように、第４の実施形態のコンピュータシステムでも、システムに異常が発生した時点におけるシステムの状態に関する情報を、システムの本来の動作に影響を与えることなく保持しておくことができる。そして、その後の任意のタイミングでバックアップ記憶部４０４から当該情報を取り出すことにより、その情報に基づいて異常発生原因を詳細に解析することができる。また、異常発生時におけるシステムの状態に関する情報の取得により、異常発生時の異常原因の解析に要する時間を短縮できる。 As described above, even in the computer system according to the fourth embodiment, information regarding the state of the system at the time when an abnormality occurs in the system can be retained without affecting the original operation of the system. Then, by extracting the information from the backup storage unit 404 at an arbitrary timing thereafter, the cause of the abnormality can be analyzed in detail based on the information. In addition, by acquiring information related to the state of the system when an abnormality occurs, the time required for analyzing the cause of the abnormality when the abnormality occurs can be shortened.

なお、本実施形態では、プログラム記憶部４０２とバックアップ記憶部４０４が別個のメモリで構成されているが、これらの記憶部を共通のメモリで構成しても良い。 In this embodiment, the program storage unit 402 and the backup storage unit 404 are configured by separate memories, but these storage units may be configured by a common memory.

（第５の実施形態）
図９は、本発明に係る第５の実施形態のコンピュータシステムを示すブロック図である。図９に示すように、第５の実施形態のコンピュータシステムは、ＣＰＵ５０１と、プログラム記憶部５０２と、スタック部５０３と、バックアップ記憶部５０４と、異常検出部５０５と、リセット制御部５０６と、バックアップ制御部５０７と、各種機能ブロック５０８と、データ／アドレスバス５１３とを備える。各部はデータ／アドレスバス５１３を介して相互に接続されている。 (Fifth embodiment)
FIG. 9 is a block diagram showing a computer system according to the fifth embodiment of the present invention. As shown in FIG. 9, the computer system of the fifth embodiment includes a CPU 501, a program storage unit 502, a stack unit 503, a backup storage unit 504, an abnormality detection unit 505, a reset control unit 506, and a backup. A control unit 507, various functional blocks 508, and a data / address bus 513 are provided. Each unit is connected to each other via a data / address bus 513.

ＣＰＵ５０１は、プログラム記憶部５０２に記憶されているプログラムを実行することにより、このシステム全体を統括制御する演算処理回路である。スタック部５０３は、ＣＰＵ５０１が前記プログラムの実行する際に使用されるデータを後入れ先出し方式で記憶しておくためのメモリである。 The CPU 501 is an arithmetic processing circuit that performs overall control of the entire system by executing a program stored in the program storage unit 502. The stack unit 503 is a memory for storing data used when the CPU 501 executes the program in a last-in first-out manner.

バックアップ記憶部５０４は、異常発生時のシステムの状態に関する情報を保存しておくための不揮発性のメモリである。異常検出部５０５は、ウォッチドッグタイマによる暴走検出やエラー割込み、例外処理等の異常を検出し、バックアップ要求信号５１１をバックアップ制御部５０７に送信すると共に、書き込み禁止信号５１６を各種機能ブロック５０８に送信する機能を有する演算処理回路である。異常検出部４０５は、システムの異常を検出したら直ちに書き込み禁止信号５１６の送信を実行し、続いてバックアップ要求信号５１１の送信を実行する。 The backup storage unit 504 is a non-volatile memory for storing information related to the state of the system when an abnormality occurs. The abnormality detection unit 505 detects abnormalities such as runaway detection by the watchdog timer, error interruption, and exception processing, and transmits a backup request signal 511 to the backup control unit 507 and transmits a write prohibition signal 516 to the various function blocks 508. This is an arithmetic processing circuit having a function to The abnormality detection unit 405 transmits the write prohibition signal 516 immediately after detecting the system abnormality, and subsequently transmits the backup request signal 511.

リセット制御部５０６は、バックアップ完了後にリセット信号５１４を異常検出部５０５、ＣＰＵ５０１及び各種機能ブロック５０８に送信する機能（バックアップ終了制御機能）を有する演算処理回路である。 The reset control unit 506 is an arithmetic processing circuit having a function (backup end control function) for transmitting a reset signal 514 to the abnormality detection unit 505, the CPU 501, and the various functional blocks 508 after the backup is completed.

バックアップ制御部５０７は、バックアップ要求信号５１１をトリガとして各種機能ブロック５０８のハードウェア情報及びスタック部５０３に蓄積されているデータ（以下、「スタック情報」という）をバックアップ記憶部５０４に格納する機能と、バックアップ記憶部５０４へのハードウェア情報及びスタック情報の格納が完了した時点でバックアップ完了信号５１２をリセット制御部５０６に送信する機能とを有する演算処理回路である。 The backup control unit 507 has a function of storing the hardware information of various functional blocks 508 and data accumulated in the stack unit 503 (hereinafter referred to as “stack information”) in the backup storage unit 504 using the backup request signal 511 as a trigger. The arithmetic processing circuit has a function of transmitting a backup completion signal 512 to the reset control unit 506 when storage of hardware information and stack information in the backup storage unit 504 is completed.

各種機能ブロック５０８は、このコンピュータシステムによる様々な機能を実現する各種のハードウェア要素を含む。各種機能ブロック５０８には、各種ハードウェアの駆動回路及びその制御部が含まれる。各種機能ブロック５０８に含まれるハードウェア制御部は、書き込み禁止信号５１６を受信すると、リセット信号５１４を受信するまで書き込み禁止状態になる。 The various function blocks 508 include various hardware elements that realize various functions by the computer system. The various function blocks 508 include various hardware drive circuits and their control units. When the hardware control unit included in the various functional blocks 508 receives the write prohibition signal 516, the hardware control unit is in a write prohibition state until the reset signal 514 is received.

図１０は、第５の実施形態のコンピュータシステムにおける一連の処理の流れを示すフローチャートである。以下、図１０を参照して、第５の実施形態のコンピュータシステムにおける一連の処理について説明する。 FIG. 10 is a flowchart illustrating a flow of a series of processes in the computer system according to the fifth embodiment. Hereinafter, a series of processes in the computer system according to the fifth embodiment will be described with reference to FIG.

異常検出部５０５は、異常を検出すると、書込み禁止信号５１６を各種機能ブロック５０８に送信する（ＳＴ５００）。各種機能ブロック５０８は、書込み禁止信号５１６を受信すると書込み禁止状態になる（ＳＴ５０１）。異常検出部５０５は、書込み禁止信号５１６の送信に続き、バックアップ要求信号５１１をバックアップ制御部５０７に送信し、異常発生時の情報を記録するように指示する（ＳＴ５０２）。 When the abnormality detection unit 505 detects an abnormality, it transmits a write inhibit signal 516 to the various functional blocks 508 (ST500). When receiving the write inhibit signal 516, the various function blocks 508 enter a write inhibit state (ST501). Following the transmission of the write prohibition signal 516, the abnormality detection unit 505 transmits a backup request signal 511 to the backup control unit 507, and instructs to record information when an abnormality has occurred (ST502).

バックアップ制御部５０７は、バックアップ要求信号５１１を受信すると、各種機能ブロック５０８のハードウェア情報及び異常発生時のスタック情報を、データ／アドレスバス５１３を介してバックアップ記憶部５０４に格納する（ＳＴ５０３）。さらに、バックアップ制御部５０７は、バックアップ記憶部５０４への情報の格納が完了した後、バックアップ完了信号５１２をリセット制御部５０６に送信する（ＳＴ５０４）。 When receiving the backup request signal 511, the backup control unit 507 stores the hardware information of the various functional blocks 508 and the stack information at the time of occurrence of an abnormality in the backup storage unit 504 via the data / address bus 513 (ST503). Further, after the storage of information in backup storage unit 504 is completed, backup control unit 507 transmits backup completion signal 512 to reset control unit 506 (ST504).

リセット制御部５０６は、バックアップ完了信号５１２を受信すると、異常検出部５０５、ＣＰＵ５０１及び各種機能ブロック５０８にリセット信号５１４を送信する（ＳＴ５０５）。異常検出部５０５及び各種機能ブロック５０８は、リセット信号５１４を受信すると初期状態に戻る。ＣＰＵ５０１は、リセット信号５１４を受信すると、プログラム記憶部５０２のプログラムを実行し、通常処理を再開する（ＳＴ５０６）。 Upon receiving the backup completion signal 512, the reset control unit 506 transmits a reset signal 514 to the abnormality detection unit 505, the CPU 501, and the various functional blocks 508 (ST505). The abnormality detection unit 505 and the various functional blocks 508 return to the initial state when receiving the reset signal 514. When CPU 501 receives reset signal 514, it executes the program in program storage section 502 and resumes normal processing (ST506).

以上説明したように、第５の実施形態のコンピュータシステムでは、システムに異常が発生した時点におけるシステムの状態に関する情報を、システムの本来の動作に影響を与えることなくバックアップ記憶部５０４に保持しておくことができる。さらに、本実施形態では、異常検出した時点で各種機能ブロック５０８を書き込み禁止状態にするため、バックアップ制御部５０７がハードウェア情報を取得する前に何らかの原因でハードウェアの制御部の内部状態が変化してしまうことを防止できる。このため、異常発生時における正確なハードウェア情報をバックアップ記憶部５０４に保存できる。そして、その後の任意のタイミングでバックアップ記憶部５０４から当該情報を取り出すことにより、その情報に基づいて異常発生原因を詳細に解析することができる。また、異常発生時におけるシステムの状態に関する情報の取得により、異常発生時の異常原因の解析に要する時間を短縮できる。 As described above, in the computer system according to the fifth embodiment, information related to the state of the system at the time when an abnormality has occurred in the system is held in the backup storage unit 504 without affecting the original operation of the system. I can leave. Furthermore, in this embodiment, when the abnormality is detected, the various functional blocks 508 are set in a write-inhibited state, so that the internal state of the hardware control unit changes for some reason before the backup control unit 507 acquires the hardware information. Can be prevented. Therefore, accurate hardware information at the time of occurrence of abnormality can be stored in the backup storage unit 504. Then, by extracting the information from the backup storage unit 504 at an arbitrary timing thereafter, the cause of the abnormality can be analyzed in detail based on the information. In addition, by acquiring information related to the state of the system when an abnormality occurs, the time required for analyzing the cause of the abnormality when the abnormality occurs can be shortened.

なお、本実施形態では、プログラム記憶部５０２とバックアップ記憶部５０４が別個のメモリで構成されているが、これらの記憶部を共通のメモリで構成しても良い。 In the present embodiment, the program storage unit 502 and the backup storage unit 504 are configured by separate memories, but these storage units may be configured by a common memory.

本発明に係るシステムコンピュータシステムは、携帯電話やＴＶ、レコーダ等の種々の家電機器の組み込みシステムとして有効に利用可能である。 The system computer system according to the present invention can be effectively used as an embedded system for various home appliances such as a mobile phone, a TV, and a recorder.

１０１ＣＰＵ
１０２プログラム記憶部
１０３スタック部
１０４バックアップ記憶部
１０５異常検出部
１０６リセット制御部（バックアップ開始制御部、バックアップ終了制御部）
１０７バックアップ制御部
１０８各種機能ブロック
１１０異常発生信号
１１１バックアップ要求信号
１１２バックアップ完了信号
１１３データ／アドレスバス
１１４リセット信号
２０１ＣＰＵ
２０２プログラム記憶部
２０３スタック部
２０４バックアップ記憶部
２０５異常検出部
２０６リセット制御部（バックアップ開始制御部、バックアップ終了制御部）
２０７バックアップ制御部
２０８各種機能ブロック
２０９クロック生成部
２１０異常発生信号
２１１バックアップ要求信号
２１３データ／アドレスバス
２１４リセット信号
３０１ＣＰＵ
３０２プログラム記憶部
３０３スタック部
３０４バックアップ記憶部
３０５異常検出部
３０６リセット制御部
３０７バックアップ制御部
３０８各種機能ブロック
３０９クロック生成部
３１０異常発生信号
３１１バックアップ要求信号
３１２バックアップ完了信号
３１３データ／アドレスバス
３１４リセット信号
３１５専用のデータ／アドレスバス
４０１ＣＰＵ
４０２プログラム記憶部
４０３スタック部
４０４バックアップ記憶部
４０５異常検出部
４０６リセット制御部
４０７バックアップ制御部
４０８各種機能ブロック
４１１バックアップ要求信号
４１２バックアップ完了信号
４１３データ／アドレスバス
４１４リセット信号
５０１ＣＰＵ
５０２プログラム記憶部
５０３スタック部
５０４バックアップ記憶部
５０５異常検出部
５０６リセット制御部
５０７バックアップ制御部
５０８各種機能ブロック
５１１バックアップ要求信号
５１２バックアップ完了信号
５１３データ／アドレスバス
５１４リセット信号
５１６書き込み禁止信号 101 CPU
102 Program storage unit 103 Stack unit 104 Backup storage unit 105 Abnormality detection unit 106 Reset control unit (backup start control unit, backup end control unit)
107 Backup Control Unit 108 Various Functional Blocks 110 Abnormality Generation Signal 111 Backup Request Signal 112 Backup Complete Signal 113 Data / Address Bus 114 Reset Signal 201 CPU
202 Program storage unit 203 Stack unit 204 Backup storage unit 205 Abnormality detection unit 206 Reset control unit (backup start control unit, backup end control unit)
207 Backup control unit 208 Various functional blocks 209 Clock generation unit 210 Abnormality generation signal 211 Backup request signal 213 Data / address bus 214 Reset signal 301 CPU
302 Program storage unit 303 Stack unit 304 Backup storage unit 305 Abnormality detection unit 306 Reset control unit 307 Backup control unit 308 Various functional blocks 309 Clock generation unit 310 Abnormality generation signal 311 Backup request signal 312 Backup completion signal 313 Data / address bus 314 Reset Signal 315 Dedicated data / address bus 401 CPU
402 Program storage unit 403 Stack unit 404 Backup storage unit 405 Abnormality detection unit 406 Reset control unit 407 Backup control unit 408 Various functional blocks 411 Backup request signal 412 Backup completion signal 413 Data / address bus 414 Reset signal 501 CPU
502 Program storage unit 503 Stack unit 504 Backup storage unit 505 Abnormality detection unit 506 Reset control unit 507 Backup control unit 508 Various functional blocks 511 Backup request signal 512 Backup completion signal 513 Data / address bus 514 Reset signal 516 Write prohibition signal

Claims

A computer system embedded in a device,
A program storage unit for storing a program for realizing the function of the device;
A main control unit that controls the operation of the device by executing the program;
A stack unit for storing data used to execute the program;
An abnormality detection unit that detects an abnormality of the computer system and outputs an abnormality occurrence signal;
A backup storage unit for storing information related to the state of the computer system at the time of occurrence of an abnormality;
A backup start control unit that outputs a backup request signal using the abnormality occurrence signal as a trigger;
Using the backup request signal as a trigger, abnormal data including hardware information of the device and data accumulated in the stack unit is stored in the backup storage unit, and the abnormal data is stored in the backup storage unit A backup control unit that transmits a backup completion signal when
A backup end control unit that transmits a reset signal to the main control unit using the backup completion signal as a trigger, and
The main control unit resumes the execution of the program upon receiving the reset signal.

A computer system embedded in a device,
A program storage unit for storing a program for realizing the function of the device;
A main control unit that controls the operation of the device by executing the program;
A stack unit for storing data used to execute the program;
An abnormality detection unit that detects an abnormality of the computer system and outputs a backup request signal;
A backup storage unit for storing information related to the state of the computer system at the time of occurrence of an abnormality;
Using the backup request signal as a trigger, abnormal data including hardware information of the device and data accumulated in the stack unit is stored in the backup storage unit, and the abnormal data is stored in the backup storage unit A backup control unit that transmits a backup completion signal when
A backup end control unit that transmits a reset signal to the main control unit using the backup completion signal as a trigger, and
The main control unit resumes the execution of the program upon receiving the reset signal.

The computer system according to claim 1 or 2,
The backup end control unit transmits the reset signal to the main control unit, and also transmits the reset signal to the control unit associated with the hardware of the device and the abnormality detection unit,
The control unit and the abnormality detection unit return to an initial state when receiving the reset signal.

A computer system according to any one of claims 1 to 3,
A clock generation unit that selectively supplies a clock signal for each hardware of the device,
The backup control unit acquires information on a clock signal supply destination from the clock generation unit using the backup request signal as a trigger, and the clock signal is supplied when an abnormality occurs in the computer system based on the information. A computer system characterized by identifying hardware and storing abnormal data including hardware information of the identified hardware and data accumulated in the stack unit in the backup storage unit.

A computer system according to any one of claims 1 to 4,
A dedicated bus for storing the abnormal data in the backup storage unit;
The backup control unit stores the abnormal data in the backup storage unit via the bus using the backup request signal as a trigger.

A computer system according to any one of claims 1 to 5,
The computer system, wherein the abnormality detection unit transmits a write prohibition signal to a control unit associated with the hardware of the device as soon as an abnormality of the computer system is detected.