JP2010283742A - Semiconductor device, signal transmission system, and signal transmission method - Google Patents

Semiconductor device, signal transmission system, and signal transmission method Download PDF

Info

Publication number
JP2010283742A
JP2010283742A JP2009137298A JP2009137298A JP2010283742A JP 2010283742 A JP2010283742 A JP 2010283742A JP 2009137298 A JP2009137298 A JP 2009137298A JP 2009137298 A JP2009137298 A JP 2009137298A JP 2010283742 A JP2010283742 A JP 2010283742A
Authority
JP
Japan
Prior art keywords
voltage
output
level
driver
receiver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2009137298A
Other languages
Japanese (ja)
Inventor
Yoji Nishio
洋二 西尾
Koji Matsuo
浩次 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Systems Co Ltd
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Systems Co Ltd, Elpida Memory Inc filed Critical Hitachi ULSI Systems Co Ltd
Priority to JP2009137298A priority Critical patent/JP2010283742A/en
Publication of JP2010283742A publication Critical patent/JP2010283742A/en
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, a system, and a method that optimize determinations of a termination resistance value of a receiver and an on resistance of a driver, and decrease the number of processes required for the determinations. <P>SOLUTION: The termination resistance value (RTT) of the receiver and the on resistance Ron of the driver are adjusted so that the DC voltage level of a transmission signal equals the level at one end of amplitude of an AC voltage. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置の信号伝送技術に関し、特に、レシーバを備えた半導体装置、信号伝送システムと信号伝送方法に関する。   The present invention relates to a signal transmission technique for a semiconductor device, and more particularly to a semiconductor device including a receiver, a signal transmission system, and a signal transmission method.

高速デジタル信号伝送システムにおいて、DDR(Double Data Rate)2、DDR3 DRAM(Dynamic Random Access Memory)等のODT(On Die Termination)に代表されるレシーバチップ内終端抵抗回路は、予め用意された複数の終端抵抗値の中から、システム構成に合わせて、例えばシステム初期化時に終端抵抗値を選択して使用している。ドライバチップのON抵抗Ronについても同様である。   In a high-speed digital signal transmission system, an on-chip termination resistor circuit represented by ODT (On Die Termination) such as DDR (Double Data Rate) 2 and DDR 3 DRAM (Dynamic Random Access Memory) has a plurality of terminations prepared in advance. A termination resistance value is selected and used from among the resistance values according to the system configuration, for example, at the time of system initialization. The same applies to the ON resistance Ron of the driver chip.

図1は、DDR3 DQ系READ時のシステム構成の一典型例を示す図である。図1を参照すると、DRAM1は、DRAMパッケージのピン(入出力ピン)に共通接続されるドライバ11と終端抵抗(ODT)12を備えている。なお、レシーバは図示していない。DRAM1のドライバ11は、オン抵抗Ronに直列接続された信号源(電圧源)(SG1)による等価回路モデルで示されており、スイッチSW1を介して、DRAMパッケージ(PKG)の入出力ピンに接続されている。ODT12の終端抵抗(一端が終端電圧(1/2)(VDDQ)に接続される)の他端はスイッチSW2を介してDRAMパッケージ(PKG)の該入出力ピンに接続されている。なお、ODTはテブナン終端が一般的であるが、図では等価回路で示している。   FIG. 1 is a diagram showing a typical example of a system configuration at the time of DDR3 DQ system READ. Referring to FIG. 1, the DRAM 1 includes a driver 11 and a termination resistor (ODT) 12 commonly connected to pins (input / output pins) of the DRAM package. The receiver is not shown. The driver 11 of the DRAM 1 is shown in an equivalent circuit model with a signal source (voltage source) (SG1) connected in series to the on-resistance Ron, and is connected to the input / output pins of the DRAM package (PKG) via the switch SW1. Has been. The other end of the termination resistor (one end is connected to the termination voltage (1/2) (VDDQ)) of the ODT 12 is connected to the input / output pin of the DRAM package (PKG) via the switch SW2. The ODT generally has a Thevenin termination, but is shown as an equivalent circuit in the figure.

メモリコントローラ2は、パッケージの入出力ピンに共通接続されるドライバ21と終端抵抗(ODT)22を備えている。なお、レシーバは図示していない。ドライバ21は、オン抵抗Ronに直列接続された信号源(電圧源)(SG2)による等価回路モデルで示されており、スイッチSW3を介してパッケージ(PKG)の入出力ピンに接続されている。ODT22の終端抵抗(一端が終端電圧(1/2)(VDDQ)に接続される)の他端はスイッチSW4を介してパッケージ(PKG)の該入出力ピンに接続されている。図1に示した例は、READ時の構成であるため、DRAM1のドライバ11のスイッチSW1はオンとされ、ODT12のスイッチSW2はオフとされる。メモリコントローラ2のドライバ21のスイッチSW3はオフとされ、ODT22のスイッチSW4はオンとされる。DRAM1のドライバ11の出力は、DRAMパッケージ(PKG)、DIMM(Dual Inline Memory Module)基板3、マザーボード基板4を介してメモリコントローラ2のパッケージ(PKG)に伝送される。   The memory controller 2 includes a driver 21 and a termination resistor (ODT) 22 commonly connected to the input / output pins of the package. The receiver is not shown. The driver 21 is shown by an equivalent circuit model using a signal source (voltage source) (SG2) connected in series to the on-resistance Ron, and is connected to an input / output pin of the package (PKG) via the switch SW3. The other end of the termination resistor (one end is connected to the termination voltage (1/2) (VDDQ)) of the ODT 22 is connected to the input / output pin of the package (PKG) via the switch SW4. Since the example shown in FIG. 1 is a configuration at the time of READ, the switch SW1 of the driver 11 of the DRAM 1 is turned on and the switch SW2 of the ODT 12 is turned off. The switch SW3 of the driver 21 of the memory controller 2 is turned off, and the switch SW4 of the ODT 22 is turned on. The output of the driver 11 of the DRAM 1 is transmitted to the package (PKG) of the memory controller 2 via a DRAM package (PKG), a DIMM (Dual Inline Memory Module) substrate 3 and a motherboard substrate 4.

なお、特許文献1には、出力インピーダンスと伝送線路のインピーダンスを自動的に整合させるインピーダンスマッチング回路として、出力バッファの出力レベルと参照電圧を比較する比較回路を備えた構成が開示されている。   Patent Document 1 discloses a configuration including a comparison circuit that compares an output level of an output buffer and a reference voltage as an impedance matching circuit that automatically matches an output impedance and a transmission line impedance.

特開平11−27132号公報JP-A-11-27132

以下に本発明による分析を与える。   The analysis according to the invention is given below.

レシーバの終端抵抗値やドライバのオン抵抗Ronの抵抗値を決定するにあたり、経験則とシミュレーション結果からSI(SignalIntegrity)的に良好なものを選択するという手法が用いられている。このため、決定に、工数を要し、また、必ずしも最適なものが選択できるとは限らない。   In determining the termination resistance value of the receiver and the resistance value of the on-resistance Ron of the driver, a technique of selecting a good SI (Signal Integrity) from an empirical rule and a simulation result is used. For this reason, man-hours are required for the determination, and the optimal one cannot always be selected.

本発明は、上記問題点の1つ又は複数を解決するため、概略以下の構成とされる。   In order to solve one or more of the above-described problems, the present invention is generally configured as follows.

本発明によれば、レシーバの終端抵抗値やドライバのオン抵抗の調整により、伝送信号のDC電圧レベルとAC振幅電圧レベルを一致させることにより、伝送信号のジッタを抑制する方法が提供される。   According to the present invention, there is provided a method for suppressing jitter of a transmission signal by matching the DC voltage level of the transmission signal and the AC amplitude voltage level by adjusting the termination resistance value of the receiver and the on-resistance of the driver.

本発明によれば、レシーバの終端抵抗値の調整により、伝送信号のDC電圧レベルとAC振幅電圧レベルを一致させることにより、伝送信号のジッタを抑制する半導体装置が提供される。   According to the present invention, a semiconductor device is provided in which the jitter of a transmission signal is suppressed by matching the DC voltage level of the transmission signal with the AC amplitude voltage level by adjusting the termination resistance value of the receiver.

本発明によれば、ドライバのオン抵抗の調整により、伝送信号のDC電圧レベルとAC振幅電圧レベルを一致させることにより、伝送信号のジッタを抑制する半導体装置が提供される。   According to the present invention, there is provided a semiconductor device that suppresses jitter of a transmission signal by matching the DC voltage level of the transmission signal with the AC amplitude voltage level by adjusting the on-resistance of the driver.

本発明によれば、レシーバの終端抵抗値やドライバのオン抵抗の決定に要する工数を削減することができる。また、本発明によれば、レシーバの終端抵抗値やドライバのオン抵抗の最適化を図ることができる。   According to the present invention, it is possible to reduce the man-hours required for determining the termination resistance value of the receiver and the on-resistance of the driver. Further, according to the present invention, the termination resistance value of the receiver and the on-resistance of the driver can be optimized.

DDR3 DQ系READ時のシステム構成例を示す図である。It is a figure which shows the system structural example at the time of DDR3 DQ type | system | group READ. 本発明の第1の実施例を説明する図である。It is a figure explaining the 1st Example of this invention. 本発明の第2の実施例を説明する図である。It is a figure explaining the 2nd Example of this invention. AC電圧レベルとDC電圧レベル一致がしていない場合のDQSストローブ信号の電圧波形である。It is a voltage waveform of the DQS strobe signal when the AC voltage level does not coincide with the DC voltage level. AC電圧レベルとDC電圧レベルを一致させた場合のDQSストローブ信号の電圧波形である。It is a voltage waveform of the DQS strobe signal when the AC voltage level and the DC voltage level are matched. 図4の電圧レベルとDC電圧レベルが一致していない場合のアイパターンを示す図である。FIG. 5 is a diagram showing an eye pattern when the voltage level of FIG. 4 and the DC voltage level do not match. 図5の電圧レベルとDC電圧レベルを一致させた場合のアイパターンを示す図である。It is a figure which shows the eye pattern at the time of making the voltage level and DC voltage level of FIG. 5 correspond. オン抵抗Ronを調整してDCレベルとACレベルを一致させた場合の電圧−時間波形である。It is a voltage-time waveform when the on-resistance Ron is adjusted to make the DC level and the AC level coincide. 図8のAC振幅電圧レベルとDC電圧レベルが一致している場合の波形をアイパターン表示にした波形である。It is the waveform which made the waveform when the AC amplitude voltage level and DC voltage level of FIG. 8 correspond correspond to the eye pattern display. システム初期化時に、AC電圧レベルとDC電圧レベルを一致させるODTトレーニングを行う構成を示す図である。It is a figure which shows the structure which performs ODT training which makes an AC voltage level and DC voltage level correspond at the time of system initialization. 最適なODT値の設定を説明する流れ図である。It is a flowchart explaining the setting of the optimal ODT value.

本発明においては、信号伝送システムにおいて、シミュレーションまたは実測により得られる入力信号波形のAC振幅電圧レベルにDC電圧レベルを一致させることを指針として終端抵抗値を決定する。   In the present invention, in the signal transmission system, the termination resistance value is determined using the DC voltage level as the guideline to match the AC amplitude voltage level of the input signal waveform obtained by simulation or actual measurement.

図2は、本発明の第1の実施形態を説明する図であり、ドライバLSIからDIMM配線、ソケット、マザーボード配線からなる伝送経路を経由してレシーバLSIにいたるシステムを、シミュレーションモデルで構築した場合の構成例を示す図である。図2(A)には、ドライバシミュレーションモデル5、伝送線路シミュレーションモデル7、レシーバシミュレーションモデル6が例示されている。レシーバシミュレーションモデル6の終端抵抗モデル62の抵抗値RTTを変更しながら、シミュレーションを実行し、レシーバLSIパッケージ(PKG)のピン部分の電圧−時間波形(図2(B)のシミュレーション波形)から、AC振幅電圧レベル(AC電圧レベル)とDC電圧レベルを求め、これらが一致する終端抵抗値RTTを選択する。図2を始め、以下の説明は、Read(読み出し)時について述べているが、Write時も同様である。   FIG. 2 is a diagram for explaining the first embodiment of the present invention, where a system from a driver LSI to a receiver LSI via a transmission path consisting of a DIMM wiring, a socket, and a motherboard wiring is constructed with a simulation model. It is a figure which shows the example of a structure. FIG. 2A illustrates a driver simulation model 5, a transmission line simulation model 7, and a receiver simulation model 6. The simulation is executed while changing the resistance value RTT of the termination resistance model 62 of the receiver simulation model 6, and from the voltage-time waveform of the pin portion of the receiver LSI package (PKG) (simulation waveform of FIG. 2B), AC An amplitude voltage level (AC voltage level) and a DC voltage level are obtained, and a termination resistance value RTT that matches these is selected. The following description starting with FIG. 2 is described at the time of Read (reading), but the same applies at the time of Write.

図3は、本発明の第2の実施形態を説明する図である。図3(A)に示すように、本実施形態においては、ドライバLSI5’からDIMM配線、ソケット、マザーボード配線からなる伝送経路7’を経由してレシーバLSI6’にいたるシステムを実機で構築している。   FIG. 3 is a diagram for explaining a second embodiment of the present invention. As shown in FIG. 3A, in this embodiment, a system from the driver LSI 5 ′ to the receiver LSI 6 ′ via the transmission path 7 ′ including the DIMM wiring, socket, and motherboard wiring is constructed with an actual machine. .

終端抵抗62’の抵抗値RTTを変更しながら、信号伝送テストを実行し、レシーバLSI6’のピン部分を信号測定プローブ8で観測し、その観測波形(図3(B)の実測波形)から、AC振幅電圧レベルとDC電圧レベルを求め、これららが一致する終端抵抗値を選択する。   While changing the resistance value RTT of the terminating resistor 62 ′, a signal transmission test is performed, the pin portion of the receiver LSI 6 ′ is observed with the signal measuring probe 8, and from the observed waveform (actually measured waveform in FIG. 3B), An AC amplitude voltage level and a DC voltage level are obtained, and a termination resistance value that matches them is selected.

ドライバのオン抵抗を変更する場合も、図2、又は図3と同様に、シミュレーション、又は、信号伝送テストを実行し、レシーバLSI6’のピン部分の電圧−時間波形から、AC振幅電圧レベルとDC電圧レベルを求め、両者が一致するドライバオン抵抗値Ronを選択する。   When changing the on-resistance of the driver, similarly to FIG. 2 or FIG. 3, a simulation or a signal transmission test is executed, and the AC amplitude voltage level and DC are calculated from the voltage-time waveform of the pin portion of the receiver LSI 6 ′. A voltage level is obtained, and a driver-on resistance value Ron that matches both is selected.

図4は、AC振幅電圧レベルとDC電圧レベル一致がしていない場合のDQS(データストローブ)信号の電圧−時間波形(図3のレシーバLSI6’のパッケージピンでのDQSストローブ信号の信号測定プローブ8によるモニダ波形)である。この波形は、DQSとDQS#から成る差動ストローブ信号のDQS−DQS#で表示している。以下の波形も同様である。   4 shows the voltage-time waveform of the DQS (data strobe) signal when the AC amplitude voltage level and the DC voltage level do not match (signal measurement probe 8 of the DQS strobe signal at the package pin of the receiver LSI 6 ′ in FIG. 3). Monida waveform). This waveform is represented by DQS-DQS # of the differential strobe signal composed of DQS and DQS #. The same applies to the following waveforms.

電圧−時間波形のドライバ出力(図3のドライバLSI5’の出力)がLow固定されている部分のDC電圧レベルと、ドライバ出力がパルス発信開始後の振幅下限部分がAC電圧レベルに差があることが容易に観測することが出来る。このときのドライバオン抵抗Ronは34ohm、RTTは60ohm、即ち、ODTは60ohmである。   There is a difference between the DC voltage level of the portion where the driver output of the voltage-time waveform (output of the driver LSI 5 ′ in FIG. 3) is fixed low and the AC voltage level of the lower limit portion of the amplitude after the driver output starts pulse transmission. Can be easily observed. At this time, the driver on resistance Ron is 34 ohms, the RTT is 60 ohms, that is, the ODT is 60 ohms.

レシーバ部分(図3のレシーバLSI6’)に、DC電圧レベルとAC振幅レベルを観測できる回路(不図示)を組み込み、システムの初期化時に、自動で、DC電圧レベルとAC振幅レベルの一致する終端抵抗値を決定するようにしてもよい。これについては、図10、図11を参照して後述される。   A circuit (not shown) capable of observing the DC voltage level and the AC amplitude level is incorporated in the receiver portion (receiver LSI 6 'in FIG. 3), and the termination at which the DC voltage level and the AC amplitude level coincide automatically at system initialization. The resistance value may be determined. This will be described later with reference to FIGS.

図5は、図3のレシーバLSI6’の終端抵抗値(RTT)を調整することで、AC振幅電圧レベル(振幅下端の低電圧)とDC電圧レベルを一致させた場合の図である。このときのドライバオン抵抗Ronは34ohm、ODTは35ohmである。   FIG. 5 is a diagram in a case where the AC amplitude voltage level (low voltage at the lower end of the amplitude) and the DC voltage level are matched by adjusting the termination resistance value (RTT) of the receiver LSI 6 ′ in FIG. 3. At this time, the driver on resistance Ron is 34 ohms, and the ODT is 35 ohms.

図6は、図4のAC振幅電圧レベルとDC電圧レベルが一致していない場合の波形を伝送信号のジッタを観測しやすいアイパターンに表示した波形である。AC振幅電圧レベルとDC電圧レベルが一致していないシステムではジッタが122ps(pico second)と大きくなっている。   FIG. 6 shows a waveform in which the AC amplitude voltage level and the DC voltage level in FIG. 4 do not coincide with each other in an eye pattern in which the jitter of the transmission signal can be easily observed. In a system in which the AC amplitude voltage level and the DC voltage level do not match, the jitter is as large as 122 ps (pico second).

図7は、図5のAC振幅電圧レベルとDC電圧レベルが一致している場合の波形をアイパターン表示にした波形である。このように、終端抵抗値(RTT)を調整し、AC振幅電圧レベルとDC電圧レベルを一致させることにより、ジッタを51psと大幅に減らすことが出来る。   FIG. 7 is a waveform in which the waveform when the AC amplitude voltage level and the DC voltage level in FIG. Thus, by adjusting the termination resistance value (RTT) and matching the AC amplitude voltage level with the DC voltage level, the jitter can be greatly reduced to 51 ps.

なお、DCLow電圧レベルVOL(LOWベル出力電圧)を変更することは、式(1)からも分かるように、ドライバのオン抵抗Ronの抵抗値を変更することによっても、実現できる。式(1)において、Rsはスタブ抵抗、RTTは終端抵抗、Ronはドライバオン抵抗、VTTは終端電源電圧である。ここでは、簡単のため、DQS単独のシングルエンデッド(single−ended)信号のレベルについて説明する。   Note that changing the DCLow voltage level VOL (LOW bell output voltage) can also be realized by changing the resistance value of the on-resistance Ron of the driver, as can be seen from Equation (1). In Expression (1), Rs is a stub resistor, RTT is a termination resistor, Ron is a driver-on resistance, and VTT is a termination power supply voltage. Here, for simplicity, the level of a single-ended signal of DQS alone will be described.


Figure 2010283742
(1)
Figure 2010283742
(1)

しかし、DCレベルを上げるために、ドライバのオン抵抗Ronの抵抗値を上げると、式(2)から分かるように、一発目のDQS信号の立ち上がり遷移レベルVrが低くなる。   However, when the resistance value of the on-resistance Ron of the driver is increased in order to increase the DC level, the rising transition level Vr of the first DQS signal decreases as can be seen from the equation (2).

Figure 2010283742

(2)
Figure 2010283742

(2)

ここで、ZはDIMM配線の特性インピーダンス、Voutは無負荷時におけるドライバの出力遷移レベルである。このため、ISI(intersymbol interference)の影響が残るなどして、ドライバのオン抵抗Ronの調整では、ジッタ量の低減は少ない可能性がある。 Here, Z 0 is the characteristic impedance of the DIMM wiring, and V out is the output transition level of the driver when there is no load. For this reason, the influence of ISI (intersymbol interference) remains, and the adjustment of the on-resistance Ron of the driver may reduce the jitter amount little.

図8は、ドライバのオン抵抗Ronの抵抗値を調整して、DC電圧レベルとAC電圧レベルを一致させた場合の電圧−時間波形である。このように、ドライバのオン抵抗Ronを調整してもAC振幅電圧レベルとDC電圧レベルを一致させることは可能であるが、Ron抵抗値は、5ohmと、かなり小さい値である。   FIG. 8 is a voltage-time waveform when the resistance value of the on-resistance Ron of the driver is adjusted to make the DC voltage level coincide with the AC voltage level. As described above, it is possible to make the AC amplitude voltage level and the DC voltage level coincide with each other even if the on-resistance Ron of the driver is adjusted, but the Ron resistance value is as small as 5 ohms.

図9は、図8のAC振幅電圧レベルとDC電圧レベルが一致している場合の波形をアイパターン表示にした波形である。このように、ドライバのオン抵抗Ronの調整でもジッタを90psに減らすことが出来るが、終端抵抗値RTTを調整した場合(51ps)と比べて、ジッタ削減効果は少ない。   FIG. 9 is a waveform in which the waveform when the AC amplitude voltage level and the DC voltage level in FIG. As described above, the jitter can be reduced to 90 ps even by adjusting the on-resistance Ron of the driver, but the jitter reduction effect is small as compared with the case where the termination resistance value RTT is adjusted (51 ps).

図10、図11は、本発明のさらに別の実施形態を説明する図である。図10には、システム初期化時に、AC電圧レベルとDC電圧レベルを一致させるODTトレーニングを行うシステム構成が示されている。図11はその動作フローを説明する流れ図である。図10を参照すると、ドライバLSI10の出力回路101からの信号は、レシーバLSI20に入力される。入力信号と上昇電圧発生回路205の出力を電圧比較する第1のコンパレータ204と、電圧格納回路206と、電圧格納回路206のAC電圧VacとDC電圧Vdcを電圧比較する第2のコンパレータ207と、第2のコンパレータ207の出力と最適ODT設定制御回路208の出力を受けるODT制御回路202と、ODT制御回路202の出力を受けるODT回路201とを備える。次に動作を説明する。   10 and 11 are diagrams for explaining still another embodiment of the present invention. FIG. 10 shows a system configuration for performing ODT training for matching the AC voltage level and the DC voltage level at the time of system initialization. FIG. 11 is a flowchart for explaining the operation flow. Referring to FIG. 10, a signal from the output circuit 101 of the driver LSI 10 is input to the receiver LSI 20. A first comparator 204 that compares the input signal with the output of the rising voltage generation circuit 205, a voltage storage circuit 206, a second comparator 207 that compares the AC voltage Vac and the DC voltage Vdc of the voltage storage circuit 206, and An ODT control circuit 202 that receives the output of the second comparator 207 and the output of the optimum ODT setting control circuit 208 and an ODT circuit 201 that receives the output of the ODT control circuit 202 are provided. Next, the operation will be described.

始めにレシーバLSI20のODT12の抵抗値をレシーバLSI20の最大値に設定する(ステップS1)。   First, the resistance value of the ODT 12 of the receiver LSI 20 is set to the maximum value of the receiver LSI 20 (step S1).

その後、ドライバLSI10から、01010・・・のトグルパルスを出力させる(ステップS2)。   Thereafter, a toggle pulse of 01010... Is output from the driver LSI 10 (step S2).

この状態で上昇電圧発生回路205より、0Vから徐徐に上昇する電圧を発生させ(ステップS3)、ドライバLSI10の出力と上昇電圧発生回路205の出力を第1のコンパレータ204に入力する。   In this state, a voltage that gradually increases from 0 V is generated from the rising voltage generation circuit 205 (step S3), and the output of the driver LSI 10 and the output of the rising voltage generation circuit 205 are input to the first comparator 204.

上昇電圧発生回路205の電圧がトグルパルスのLowレベルに達すると、第1のコンパレータ204の出力が反転する。このときの上昇電圧発生回路205の出力電圧(AC電圧レベルVac)を電圧格納回路206に格納する(ステップS4)。   When the voltage of the rising voltage generation circuit 205 reaches the low level of the toggle pulse, the output of the first comparator 204 is inverted. The output voltage (AC voltage level Vac) of the rising voltage generation circuit 205 at this time is stored in the voltage storage circuit 206 (step S4).

次に、ドライバLSI10の出力をLowにする(ステップS5)。   Next, the output of the driver LSI 10 is set to Low (step S5).

この状態で、上昇電圧発生回路205より、再び、0Vから徐徐に上昇する電圧を発生させ(ステップS6)、両者を第1のコンパレータ204に入力する。   In this state, the rising voltage generation circuit 205 again generates a voltage that gradually increases from 0 V (step S6), and inputs both to the first comparator 204.

上昇電圧発生回路205の出力電圧がドライバLSI10のLowレベルに達すると、第1のコンパレータ204の出力が反転する。このときの上昇電圧発生回路205の出力電圧(DC電圧レベルVdc)を電圧格納回路206に格納する(ステップS7)。   When the output voltage of the rising voltage generation circuit 205 reaches the Low level of the driver LSI 10, the output of the first comparator 204 is inverted. The output voltage (DC voltage level Vdc) of the rising voltage generation circuit 205 at this time is stored in the voltage storage circuit 206 (step S7).

Vac、Vdcは第2のコンパレータ207に入力され、Vac、Vdcの大小関係の比較が行われる(ステップS18)。   Vac and Vdc are input to the second comparator 207, and the magnitude relationship between Vac and Vdc is compared (step S18).

初期はVdcの方がVacより低いため、レシーバLSI20のODT12の値を一段階小さい値に設定し(ステップ19)、ステップS2に戻り、ステップS2、S3、S4、S5、S6、S7の処理を繰り返す。   Initially, Vdc is lower than Vac, so the value of ODT12 of the receiver LSI 20 is set to a value that is one step smaller (step 19), the process returns to step S2, and the processes of steps S2, S3, S4, S5, S6, and S7 are performed. repeat.

Vdc>=Vacとなれば、トレーニングを終了し(ステップS20)、設定されたODT値(終端抵抗RTTの抵抗値)をシステムで用いる。   If Vdc> = Vac, the training is terminated (step S20), and the set ODT value (resistance value of the termination resistor RTT) is used in the system.

なお、0Vから所定のスルーレートで単調に増加する電圧を出力する上昇電圧発生回路205のかわりに、所定電位から所定のスルーレートで徐々に減少する電圧を出力する電圧発生回路を備え、この電圧発生回路の出力を第1のコンパレータ204に入力し、DC電圧、AC振幅電圧と比較するようにしてもよい。   Instead of the rising voltage generation circuit 205 that outputs a voltage that monotonously increases from 0 V at a predetermined slew rate, a voltage generation circuit that outputs a voltage that gradually decreases from a predetermined potential at a predetermined slew rate is provided. The output of the generation circuit may be input to the first comparator 204 and compared with the DC voltage and the AC amplitude voltage.

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。   It should be noted that the disclosures of the above patent documents are incorporated herein by reference. Within the scope of the entire disclosure (including claims) of the present invention, the embodiments and the embodiments can be changed and adjusted based on the basic technical concept. Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.

1 DRAM
2 メモリコントローラ
3 DIMM基板
4 マザーボード基板
5 ドライバシミュレーションモデル
5’ ドライバLSI
6 レシーバシミュレーションモデル
6’ レシーバLSI
7 伝送経路シミュレーションモデル
7’ 伝送経路
8 信号測定プローブ
10 ドライバLSI
11 ドライバ
12 ODT
20 レシーバLSI
21 ドライバ
22 ODT
51 ドライバON抵抗(Ron)
62 終端抵抗モデル
62’ 終端抵抗
101 出力回路
201 ODT回路
202 ODT制御回路
203 入力回路
204 コンパレータ1
205 上昇電圧発生回路
206 電圧格納回路
207 コンパレータ2
208 最適ODT設定制御回路
1 DRAM
2 Memory controller 3 DIMM board 4 Motherboard board 5 Driver simulation model 5 'Driver LSI
6 Receiver simulation model 6 'Receiver LSI
7 Transmission path simulation model 7 'Transmission path 8 Signal measurement probe 10 Driver LSI
11 Driver 12 ODT
20 Receiver LSI
21 Driver 22 ODT
51 Driver ON resistance (Ron)
62 Terminating resistor model 62 ′ Terminating resistor 101 Output circuit 201 ODT circuit 202 ODT control circuit 203 Input circuit 204 Comparator 1
205 rising voltage generation circuit 206 voltage storage circuit 207 comparator 2
208 Optimal ODT setting control circuit

Claims (14)

終端抵抗を備えたレシーバと、
前記終端抵抗の抵抗値を調整する手段と、
を備え、前記レシーバにおける入力信号波形のDC電圧レベルとAC電圧の振幅の一端のレベルとが一致するように、前記終端抵抗の抵抗値が調整される、ことを特徴とする半導体装置。
A receiver with a terminating resistor;
Means for adjusting the resistance value of the termination resistor;
And the resistance value of the termination resistor is adjusted so that the DC voltage level of the input signal waveform in the receiver matches the level of one end of the amplitude of the AC voltage.
前記レシーバが、
所定のスルーレートで出力電圧を変化させる電圧発生回路と、
前記レシーバの入力信号と前記電圧発生回路の出力電圧とを比較する第1のコンパレータと、
前記第1のコンパレータの出力が反転したときの前記電圧発生回路の出力電圧を保持する電圧格納回路と、
前記第1のコンパレータにおいて、前記入力信号がAC電圧のときの振幅の一端のレベルと前記電圧発生回路の出力電圧との比較と、前記入力信号がDC電圧のときのDC電圧レベルと前記電圧発生回路の出力電圧との比較により、それぞれ前記電圧格納回路に格納された二つの電圧を比較する第2のコンパレータと、
前記第2のコンパレータの出力に基づき、前記終端抵抗の抵抗値を制御する制御回路と、
を備えている、ことを特徴とする請求項1記載の半導体装置。
The receiver is
A voltage generation circuit that changes the output voltage at a predetermined slew rate; and
A first comparator for comparing an input signal of the receiver and an output voltage of the voltage generation circuit;
A voltage storage circuit that holds the output voltage of the voltage generation circuit when the output of the first comparator is inverted;
In the first comparator, a comparison is made between the level of one end of the amplitude when the input signal is an AC voltage and the output voltage of the voltage generation circuit, and the DC voltage level and the voltage generation when the input signal is a DC voltage. A second comparator for comparing two voltages respectively stored in the voltage storage circuit by comparison with an output voltage of the circuit;
A control circuit for controlling a resistance value of the termination resistor based on an output of the second comparator;
The semiconductor device according to claim 1, further comprising:
信号を出力するドライバを備え、
前記ドライバから出力されレシーバで受信される信号波形のDC電圧レベルとAC電圧の振幅の一端のレベルとが一致するように、前記ドライバのオン抵抗が調整される、ことを特徴とする半導体装置。
It has a driver that outputs a signal,
A semiconductor device, wherein the on-resistance of the driver is adjusted so that a DC voltage level of a signal waveform output from the driver and received by a receiver matches a level of one end of an AC voltage amplitude.
信号を出力するドライバと、
終端抵抗の抵抗値の調整により、前記ドライバからの入力信号波形のDC電圧レベルとAC電圧の振幅の一端のレベルを一致させるレシーバと、
を備えている、ことを特徴とする信号伝送システム。
A driver that outputs a signal;
A receiver that matches the DC voltage level of the input signal waveform from the driver with the level of one end of the amplitude of the AC voltage by adjusting the resistance value of the termination resistor;
A signal transmission system comprising:
前記レシーバが、
所定のスルーレートで出力電圧を変化させる電圧発生回路と、
入力信号と、前記電圧発生回路の出力電圧とを比較する第1のコンパレータと、
前記第1のコンパレータの出力が反転したときの前記電圧発生回路の出力電圧を保持する電圧格納回路と、
前記第1のコンパレータにおいて、前記入力信号がAC電圧のときの振幅の一端のレベルと前記電圧発生回路の出力電圧との比較と、前記入力信号がDC電圧のときのDC電圧レベルと前記電圧発生回路の出力電圧との比較により、それぞれ前記電圧格納回路に格納された二つの電圧を比較する第2のコンパレータと、
前記第2のコンパレータの出力に基づき、前記終端抵抗の抵抗値を制御する制御回路と、
を備えている、ことを特徴とする請求項4記載の信号伝送システム。
The receiver is
A voltage generation circuit that changes the output voltage at a predetermined slew rate; and
A first comparator for comparing an input signal and an output voltage of the voltage generation circuit;
A voltage storage circuit that holds the output voltage of the voltage generation circuit when the output of the first comparator is inverted;
In the first comparator, a comparison is made between the level of one end of the amplitude when the input signal is an AC voltage and the output voltage of the voltage generation circuit, and the DC voltage level and the voltage generation when the input signal is a DC voltage. A second comparator for comparing two voltages respectively stored in the voltage storage circuit by comparison with an output voltage of the circuit;
A control circuit for controlling a resistance value of the termination resistor based on an output of the second comparator;
The signal transmission system according to claim 4, further comprising:
前記レシーバの終端抵抗値をその最大値に設定しておき、
前記ドライバから、2値レベルを交互にとるトグルパルスを出力し、
この状態で前記電圧発生回路より、所定電位から所定のスルーレートで電圧を発生させ、前記ドライバから入力される前記トグルパルスの第1レベルと前記電圧発生回路の出力電圧を前記第1のコンパレータで比較し、前記電圧発生回路の電圧が前記トグルパルスの第1のレベルに達すると、前記第1のコンパレータの出力が反転し、このときの前記電圧発生回路の出力電圧をAC電圧として前記電圧格納回路に格納し、
次に、前記ドライバの出力を第1のレベルのDC電圧とし、この状態で前記電圧発生回路より、所定電位から所定のスルーレートで電圧を発生させ、前記ドライバから入力されるDC電圧レベルと前記電圧発生回路の出力電圧とを前記第1のコンパレータで比較し、前記電圧発生回路の出力電圧が前記ドライバからの前記DC電圧レベルに達すると、前記第1のコンパレータの出力が反転し、このときの前記電圧発生回路の出力電圧をDC電圧として前記電圧格納回路に格納し、
前記電圧格納回路に格納されたAC電圧とDC電圧の二つの電圧は第2のコンパレータに入力されて大小が比較され、
前記DC電圧が前記AC電圧よりも低い場合には、前記終端抵抗の抵抗値を小さい値に設定し、再び、前記ドライバからトグルパルスを出力からの一連の処理を行い、
前記DC電圧が前記AC電圧以上となれば、トレーニングを終了し、設定された終端抵抗値を用いる、ことを特徴とする請求項5記載の信号伝送システム。
Set the receiver's termination resistance value to its maximum value,
From the driver, output a toggle pulse that alternately takes binary levels,
In this state, the voltage generation circuit generates a voltage from a predetermined potential at a predetermined slew rate, and compares the first level of the toggle pulse input from the driver with the output voltage of the voltage generation circuit by the first comparator. When the voltage of the voltage generation circuit reaches the first level of the toggle pulse, the output of the first comparator is inverted, and the output voltage of the voltage generation circuit at this time is used as an AC voltage in the voltage storage circuit. Store and
Next, the output of the driver is set to a first level DC voltage. In this state, the voltage generation circuit generates a voltage from a predetermined potential at a predetermined slew rate, and the DC voltage level input from the driver is The output voltage of the voltage generation circuit is compared with the first comparator, and when the output voltage of the voltage generation circuit reaches the DC voltage level from the driver, the output of the first comparator is inverted. The output voltage of the voltage generation circuit is stored as a DC voltage in the voltage storage circuit,
The two voltages of the AC voltage and the DC voltage stored in the voltage storage circuit are input to the second comparator and compared in magnitude.
When the DC voltage is lower than the AC voltage, the resistance value of the termination resistor is set to a small value, and a series of processes from the toggle pulse output from the driver is performed again.
6. The signal transmission system according to claim 5, wherein when the DC voltage is equal to or higher than the AC voltage, training is terminated and a set termination resistance value is used.
終端抵抗を備え、ドライバから伝送された信号を受信するレシーバと、
オン抵抗の調整により、前記レシーバにおける入力信号波形のDC電圧レベルとAC電圧の振幅の一端のレベルを一致させるドライバと、
を備えた、ことを特徴とする信号伝送システム。
A receiver having a terminating resistor and receiving a signal transmitted from the driver;
A driver for adjusting the DC voltage level of the input signal waveform at the receiver and the level of one end of the amplitude of the AC voltage by adjusting the on-resistance;
A signal transmission system comprising:
ドライバから伝送されレシーバに入力される信号波形のDC電圧レベルとAC電圧の振幅の一端のレベルを一致させるように、前記レシーバの終端抵抗の抵抗値を調整する、ことを特徴とする信号伝送方法。   A signal transmission method comprising adjusting a resistance value of a termination resistor of the receiver so that a DC voltage level of a signal waveform transmitted from a driver and inputted to the receiver matches a level of one end of an amplitude of the AC voltage. . ドライバから伝送されレシーバに入力される信号波形のDC電圧レベルとAC電圧の振幅の一端のレベルを一致させるように、前記ドライバのオン抵抗の抵抗値を調整する、ことを特徴とする信号伝送方法。   A signal transmission method comprising adjusting a resistance value of an on-resistance of the driver so that a DC voltage level of a signal waveform transmitted from a driver and inputted to a receiver matches a level of one end of an amplitude of an AC voltage. . 前記レシーバの終端抵抗値を変更した伝送システムについてシミュレーションを実行し、
前記レシーバにおける入力信号波形からAC電圧レベルとDC電圧レベルを求め、これらが一致する終端抵抗値を選択する、ことを特徴とする請求項8記載の信号伝送方法。
A simulation is performed for a transmission system in which the termination resistance value of the receiver is changed,
9. The signal transmission method according to claim 8, wherein an AC voltage level and a DC voltage level are obtained from an input signal waveform in the receiver, and a termination resistance value that matches them is selected.
前記レシーバの終端抵抗値を変更した上で伝送システムについて信号伝送テストを実行し、
前記レシーバにおける入力信号波形形からAC電圧レベルとDC電圧レベルを求め、これらが一致する終端抵抗値を選択する、ことを特徴とする請求項8記載の信号伝送方法。
Perform a signal transmission test on the transmission system after changing the termination resistance value of the receiver,
9. The signal transmission method according to claim 8, wherein an AC voltage level and a DC voltage level are obtained from an input signal waveform shape in the receiver, and a termination resistance value that matches them is selected.
前記ドライバのオン抵抗を変更した伝送システムについてシミュレーションを実行し、
前記レシーバにおける入力信号波形から、AC電圧レベルとDC電圧レベルを求め、これらが一致するオン抵抗値を選択する、ことを特徴とする請求項9記載の信号伝送方法。
A simulation is performed for a transmission system in which the on-resistance of the driver is changed,
The signal transmission method according to claim 9, wherein an AC voltage level and a DC voltage level are obtained from an input signal waveform in the receiver, and an on-resistance value that matches these is selected.
前記ドライバのオン抵抗値を変更した上で伝送システムについて信号伝送テストを実行し、
前記レシーバにおける入力信号波形形からAC電圧レベルとDC電圧レベルを求め、これらが一致するオン抵抗値を選択する、ことを特徴とする請求項9記載の信号伝送方法。
Perform a signal transmission test on the transmission system after changing the on-resistance value of the driver,
10. The signal transmission method according to claim 9, wherein an AC voltage level and a DC voltage level are obtained from an input signal waveform shape in the receiver, and an on-resistance value that matches these is selected.
(a)前記レシーバの終端抵抗値をその最大値に設定しておき、
(b)前記ドライバから、2値レベルを交互にとるトグルパルスを出力し、この状態で電圧発生回路より、所定電位から単調に変化する電圧を発生させ、前記ドライバから入力される前記トグルパルスの第1レベルと前記電圧発生回路の出力電圧を第1のコンパレータで比較し、前記電圧発生回路の出力電圧が前記トグルパルスの第1のレベルに達すると、前記第1のコンパレータの出力が反転し、このときの前記電圧発生回路の出力電圧をAC電圧として、電圧格納回路に格納し、
(c)前記ドライバの出力を第1のレベルのDC電圧に固定し、この状態で前記電圧発生回路より、所定電位から単調に変化する電圧を発生させ、前記ドライバから入力されるDC電圧と前記電圧発生回路の出力電圧を前記第1のコンパレータで比較し、前記電圧発生回路の出力電圧が前記ドライバからの前記DC電圧に達すると、前記第1のコンパレータの出力が反転し、このときの前記電圧発生回路の出力電圧をDC電圧として前記電圧格納回路に格納し、
(d)前記電圧格納回路に格納されたAC電圧とDC電圧の二つの電圧を第2のコンパレータで大小比較し、
(e)比較の結果、前記DC電圧の方が前記AC電圧より低い場合には、前記終端抵抗の抵抗値を小さい値に設定し、再び、(b)の前記ドライバからトグルパルスの出力の一連の処理を行い、
(f)前記DC電圧が前記AC電圧以上となれば、トレーニングを終了し、設定された終端抵抗値を用いる、
ことを特徴とする請求項8記載の信号伝送方法。
(A) The termination resistance value of the receiver is set to its maximum value,
(B) A toggle pulse that alternately takes binary levels is output from the driver. In this state, a voltage that monotonously changes from a predetermined potential is generated from the voltage generation circuit, and the first toggle pulse input from the driver is generated. The level and the output voltage of the voltage generation circuit are compared by a first comparator. When the output voltage of the voltage generation circuit reaches the first level of the toggle pulse, the output of the first comparator is inverted. The output voltage of the voltage generation circuit is stored as an AC voltage in a voltage storage circuit,
(C) The output of the driver is fixed to a DC voltage of a first level, and in this state, a voltage that monotonously changes from a predetermined potential is generated from the voltage generation circuit, and the DC voltage input from the driver and the voltage The output voltage of the voltage generation circuit is compared by the first comparator, and when the output voltage of the voltage generation circuit reaches the DC voltage from the driver, the output of the first comparator is inverted, The output voltage of the voltage generation circuit is stored in the voltage storage circuit as a DC voltage,
(D) The two voltages of the AC voltage and the DC voltage stored in the voltage storage circuit are compared by a second comparator,
(E) As a result of comparison, when the DC voltage is lower than the AC voltage, the resistance value of the termination resistor is set to a small value, and again, a series of toggle pulse outputs from the driver of (b) is set. Process,
(F) If the DC voltage is equal to or higher than the AC voltage, the training is terminated and the set termination resistance value is used.
The signal transmission method according to claim 8.
JP2009137298A 2009-06-08 2009-06-08 Semiconductor device, signal transmission system, and signal transmission method Withdrawn JP2010283742A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009137298A JP2010283742A (en) 2009-06-08 2009-06-08 Semiconductor device, signal transmission system, and signal transmission method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009137298A JP2010283742A (en) 2009-06-08 2009-06-08 Semiconductor device, signal transmission system, and signal transmission method

Publications (1)

Publication Number Publication Date
JP2010283742A true JP2010283742A (en) 2010-12-16

Family

ID=43540070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009137298A Withdrawn JP2010283742A (en) 2009-06-08 2009-06-08 Semiconductor device, signal transmission system, and signal transmission method

Country Status (1)

Country Link
JP (1) JP2010283742A (en)

Similar Documents

Publication Publication Date Title
US10140225B2 (en) Impedance adjustment in a memory device
US10120591B2 (en) Memory devices, systems and methods employing command/address calibration
US9998121B2 (en) Output buffer circuit and memory device including the same
KR101024244B1 (en) Impedance adjusting device
JP5037113B2 (en) Apparatus and method for on-die termination of semiconductor memory
US20060092715A1 (en) Circuit
US10348527B2 (en) Testing impedance adjustment
CN101226764A (en) Calibration circuit, semiconductor device with the same, and output characteristic adjusting method of semiconductor device
JP5584401B2 (en) Semiconductor device and data processing system including the same
CN110832586B (en) Memory decision feedback equalizer test
US11030141B2 (en) Apparatuses for independent tuning of on-die termination impedances and output driver impedances, and related methods, semiconductor devices, and systems
US8963577B2 (en) Termination impedance apparatus with calibration circuit and method therefor
KR20100077556A (en) Semiconductor memory device
CN111418019A (en) System and method for improving input signal quality in a memory device
CN115206364B (en) Asymmetric decision feedback equalization
KR100681881B1 (en) Apparatus and method for on die termination of semiconductor memory
US20160049180A1 (en) Semiconductor device including input/output circuit
JP6429097B2 (en) Termination topology of memory system and related memory module and control method
JP2010283742A (en) Semiconductor device, signal transmission system, and signal transmission method
KR20200049711A (en) Memory judgment feedback equalizer

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20120904