JP2010278173A - Thin film transistor and method of manufacturing the same, display device, and electronic devices - Google Patents
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Abstract
Description
本発明は、有機半導体を用いた薄膜トランジスタとその製造方法、更にはこの薄膜トランジスタを用いた表示装置および電子機器に関する。 The present invention relates to a thin film transistor using an organic semiconductor and a manufacturing method thereof, and further relates to a display device and an electronic apparatus using the thin film transistor.
有機半導体層をチャネルとして用いた薄膜トランジスタのうち、トップゲート型の薄膜トランジスタにおいては、有機半導体層にダメージを与えることなくゲート絶縁膜を形成することが、良好な素子特性を得る上で重要なポイントになる。このようなゲート絶縁膜の一つとして、アモルファスフッ素樹脂を用いる構成が提案されている。溶媒に可溶なある種のアモルファスフッ素樹脂は、有機半導体層にダメージを与えることなく、塗布法などの簡便な方法による成膜が可能な材料である(例えば下記非特許文献1参照)。
Of the thin film transistors that use organic semiconductor layers as channels, in top-gate thin film transistors, it is important to form a gate insulating film without damaging the organic semiconductor layer in order to obtain good device characteristics. Become. As one of such gate insulating films, a configuration using amorphous fluororesin has been proposed. A certain type of amorphous fluororesin that is soluble in a solvent is a material that can be formed by a simple method such as a coating method without damaging the organic semiconductor layer (see, for example, Non-Patent
ところが、アモルファスフッ素樹脂を含むフッ素樹脂は、比誘電率2程度の低誘電率材料である。このため、フッ素樹脂からなるゲート絶縁膜を用いた薄膜トランジスタでは、リーク電流の発生を抑えつつ十分な電流駆動能力を得ることが困難である。 However, a fluororesin including an amorphous fluororesin is a low dielectric constant material having a relative dielectric constant of about 2. For this reason, in a thin film transistor using a gate insulating film made of a fluororesin, it is difficult to obtain a sufficient current driving capability while suppressing the occurrence of leakage current.
そこで、フッ素樹脂などの低誘電率材料層上に、高誘電率材料層を積層した2層ゲート絶縁膜構造(下記特許文献1参照)を採用することが考えられる。このような構成によれば、有機半導体層上にダメージを与えることなくフッ素樹脂膜を形成し、この上部に設けた高誘電率材料層によってリーク電流の発生を抑えつつ相互コンダクタンスを確保することで電流駆動能力の向上が図られる。
Therefore, it is conceivable to adopt a two-layer gate insulating film structure (see
しかしながら、上述した2層ゲート絶縁膜構造では、下層に設けられるフッ素樹脂層の表面が高い撥水・撥油性である。このため、有機半導体層に対してダメージを与えることなくフッ素樹脂層を形成したとしても、このフッ素樹脂層の上部に高誘電率樹脂層を再現性良く均一に塗布形成することは困難である。したがって、当該2層ゲート絶縁膜構造を有する薄膜トランジスタは、ゲート絶縁膜の膜厚ばらつきが大きく、電流駆動能力を含むトランジスタ特性を確実に向上させることが困難であった。 However, in the above-described two-layer gate insulating film structure, the surface of the fluororesin layer provided in the lower layer has high water and oil repellency. For this reason, even if the fluororesin layer is formed without damaging the organic semiconductor layer, it is difficult to uniformly coat and form a high dielectric constant resin layer on the top of the fluororesin layer. Therefore, the thin film transistor having the two-layer gate insulating film structure has a large variation in the thickness of the gate insulating film, and it has been difficult to reliably improve the transistor characteristics including the current driving capability.
そこで本発明は、有機半導体層を用いたトップゲート構造において、電流駆動能力の向上を確実に図ることが可能な薄膜トランジスタを提供すること、さらにはその製造方法を提供することを目的とする。またこのような薄膜トランジスタを用いることにより表示特性に優れた表示装置および信頼性の高い電子機器を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor capable of reliably improving current driving capability in a top gate structure using an organic semiconductor layer, and to provide a method for manufacturing the same. It is another object of the present invention to provide a display device with excellent display characteristics and a highly reliable electronic device by using such a thin film transistor.
このような目的を達成するための本発明の薄膜トランジスタは、有機半導体層上に絶縁ゲート絶縁膜を介してゲート電極が設けられたトップゲート構造であり、特にゲート絶縁膜が3層構造で構成されたことを特徴としている。すなわちゲート絶縁膜は、フッ素系溶媒に可溶な樹脂からなるフッ素樹脂層、無機材料からなる密着層、およびフッ素樹脂層を構成する樹脂よりも誘電率が高い樹脂材料からなる高誘電率樹脂層とをこの順に積層した3層構造である。 In order to achieve such an object, the thin film transistor of the present invention has a top gate structure in which a gate electrode is provided on an organic semiconductor layer via an insulating gate insulating film, and in particular, the gate insulating film has a three-layer structure. It is characterized by that. That is, the gate insulating film includes a fluorine resin layer made of a resin soluble in a fluorine-based solvent, an adhesion layer made of an inorganic material, and a high dielectric constant resin layer made of a resin material having a dielectric constant higher than that of the resin constituting the fluorine resin layer. Are stacked in this order.
また本発明は、このような構成の薄膜トランジスタの製造方法でもあり、ソース電極、ドレイン電極、および有機半導体層が形成された基板上に、上述した3層構造のゲート絶縁膜を形成した後、ゲート絶縁膜上にゲート電極を形成する方法である。 The present invention is also a method of manufacturing a thin film transistor having such a structure, in which a gate insulating film having the above three-layer structure is formed on a substrate on which a source electrode, a drain electrode, and an organic semiconductor layer are formed, and then a gate is formed. In this method, a gate electrode is formed on an insulating film.
また本発明は以上のような構成の薄膜トランジスタを画素電極に接続させた表示装置、および導電性パターンに接続させた電子機器でもある。 The present invention is also a display device in which the thin film transistor having the above structure is connected to a pixel electrode, and an electronic device in which the thin film transistor is connected to a conductive pattern.
上述した構成の薄膜トランジスタおよびその製造方法では、有機半導体層上にフッ素系溶媒に可溶な樹脂からなるフッ素樹脂層を設けることにより有機半導体層の膜質を確保した状態で、さらに上層を成膜することができる。これにより、有機半導体層に形成されるチャネル部において電荷の移動度を確保することができる。さらに、フッ素樹脂層上には、密着層を介して高誘電率樹脂層が設けられるため、撥水・撥油性が高いフッ素樹脂層上に均一に高誘電率樹脂層が設けられる。これにより、均一な高誘電率樹脂層をゲート絶縁膜として用いることができ、確実に相互コンダクタンスを向上させることができる。 In the thin film transistor having the above-described configuration and the manufacturing method thereof, an upper layer is formed in a state where the film quality of the organic semiconductor layer is ensured by providing a fluororesin layer made of a resin soluble in a fluorine-based solvent on the organic semiconductor layer. be able to. Thus, charge mobility can be ensured in the channel portion formed in the organic semiconductor layer. Further, since the high dielectric constant resin layer is provided on the fluororesin layer via the adhesion layer, the high dielectric constant resin layer is uniformly provided on the fluororesin layer having high water and oil repellency. Thereby, a uniform high dielectric constant resin layer can be used as a gate insulating film, and a mutual conductance can be improved reliably.
以上説明したように本発明によれば、有機半導体層を用いたトップゲート構造の薄膜トランジスタにおいて、チャネル部の電荷移動度と相互コンダクタンスの向上とを確実に向上させることで、確実に電流駆動能力の向上を図ることが可能になる。またこのような薄膜トランジスタを画素電極に接続した表示装置においては、表示特性の向上を図ることが可能である。さらにこのような薄膜トランジスタを導電性パターンに接続させた電子機器においては、動作特性の信頼性向上を図ることが可能である。 As described above, according to the present invention, in the thin film transistor having the top gate structure using the organic semiconductor layer, the charge mobility of the channel portion and the improvement of the mutual conductance are surely improved, so that the current driving capability is surely improved. Improvements can be made. In a display device in which such a thin film transistor is connected to a pixel electrode, display characteristics can be improved. Further, in an electronic device in which such a thin film transistor is connected to a conductive pattern, it is possible to improve the reliability of operating characteristics.
以下本発明の実施の形態を図面に基づいて、次に示す順に実施の形態を説明する。
1.第1実施形態(フッ素樹脂層と密着層とが同一パターンである構成例)
2.第2実施形態(フッ素樹脂層よりも密着層を一回り小さくした構成例)
3.第3実施形態(薄膜トランジスタを用いた表示装置への適用例)
4.第4実施形態(電子機器への適用例)
尚、第1実施形態および第2実施形態においては、薄膜トランジスタの製造方法を説明し、次いで得られた薄膜トランジスタの構成を説明する。
Hereinafter, embodiments of the present invention will be described in the following order based on the drawings.
1. First embodiment (a configuration example in which the fluororesin layer and the adhesion layer have the same pattern)
2. Second embodiment (configuration example in which the adhesion layer is slightly smaller than the fluororesin layer)
3. Third Embodiment (Application Example to Display Device Using Thin Film Transistor)
4). Fourth Embodiment (Application Example to Electronic Device)
In the first and second embodiments, a method for manufacturing a thin film transistor will be described, and then the configuration of the obtained thin film transistor will be described.
≪1.第1実施形態≫
図1は、第1実施形態の薄膜トランジスタ1-1の断面図である。この図に示す薄膜トランジスタ1-1は、トップゲート・ボトムコンタクト型であり、基板11上のソース電極13sおよびドレイン電極13dに有機半導体層15が設けられ、この上部にゲート絶縁膜17を介してゲート電極19を設けてなる。そして特に、ゲート絶縁膜17が、フッ素樹脂層17a、密着層17b、および高誘電率樹脂層17cの3層構造で構成されているところが特徴的である。
<< 1. First Embodiment >>
FIG. 1 is a cross-sectional view of the thin film transistor 1-1 according to the first embodiment. A thin film transistor 1-1 shown in this figure is of a top gate / bottom contact type, and an
以下、各構成要素の詳細を、図2の断面工程図に基づいて製造工程順に説明する。 Hereinafter, details of each component will be described in the order of the manufacturing process based on the cross-sectional process diagram of FIG.
先ず、図2(1)に示すように、少なくとも表面が絶縁性材料からなる基板11上に、ソース電極13sおよびドレイン電極13dを形成する。ここでは例えば、金(Au)、白金(Pt)、銅(Cu)、アルミニウム(Al)等の金属材料膜を蒸着成膜し、この上部にフォトリソグラフィー法によってレジストパターンを形成し、これをマスクにして金属材料膜をパターンエッチングする。これにより、金属材料膜からなるソース電極13sおよびドレイン電極13dを形成する。
First, as shown in FIG. 2A, a
ソース電極13sおよびドレイン電極13dの形成後には、レジストパターンの除去を行う。この際、レジストパターンがポジ型であれば、全面に紫外光(UV光)を照射し、次いで現像液(Tetra Methyl Anmonium Hydrooxideの3%水溶液)に浸漬することによってレジストパターンを剥離除去する。尚、ソース電極13sおよびドレイン電極13dの材質、および材料膜の成膜方法を含む形成方法が限定されることはなく、リフトオフ法や印刷法を適用しても良い。
After the formation of the
次に、図2(2)に示すように、ソース電極13sおよびドレイン電極13dが形成された基板11上の全面に、有機半導体層15を成膜する。ここでは例えばペンタセンやTri isopropyl silylethynyl(TIPS)ペンタセン等の有機半導体材料を用い、スピンコート法、キャップコート法、ディップコート法等の塗布法、または真空蒸着法によって成膜する。尚、有機半導体層15を構成する有機半導体材料や、その成膜方法が限定されることはない。
Next, as shown in FIG. 2B, the
次いで、図2(3)に示すように、有機半導体層15上の全面に、フッ素樹脂層17aを成膜し、さらにフッ素樹脂層17a上に密着層17bを成膜する。
Next, as shown in FIG. 2C, a
フッ素樹脂層17aは、有機半導体層15との界面がチャネル領域となる膜である。このようなフッ素樹脂層17aは、フッ素系溶媒に可溶な樹脂を用いることにより、有機半導体層15にダメージを与えることなく、しかもスピンコート法等の塗布法により簡便に成膜することができる。この際、例えば塗布溶媒によってインク状にしたフッ素樹脂材料を、有機半導体層15上に所定の塗布膜厚で塗布した後、焼成によって塗布溶媒を除去することによってフッ素樹脂層17aを得る。
The
このような塗布成膜に用いられるフッ素系溶媒に可溶な樹脂としては、例えばサイトップ(登録商標)のようなアモルファスフッ素樹脂が用いられる。また塗布溶媒となるフッ素系溶媒には例えばペルフルオロ溶媒が用いられる。この場合、塗布膜厚100nmで塗布成膜された層に対して、焼成温度100℃で10分間の焼成が行われる。 As a resin soluble in the fluorine-based solvent used for such coating film formation, for example, an amorphous fluororesin such as Cytop (registered trademark) is used. Further, for example, a perfluoro solvent is used as the fluorine-based solvent as the coating solvent. In this case, baking for 10 minutes is performed at a baking temperature of 100 ° C. for a layer formed by coating with a coating film thickness of 100 nm.
密着層17bは、フッ素樹脂層17aの表面濡れ性を改善して上層との密着性を良好するための膜であり無機材料を用いて真空プロセスで成膜する。ここで用いられる無機材料としては、金(Au)、銅(Cu)、ニッケル(Ni)などの遮光性を有する金属材料が好ましく用いられるが、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)等の無機絶縁膜であっても良い。
The
またこれらの材料からなる密着層17bは、下地となるフッ素樹脂層17aの表面濡れ性を改善できる程度の膜厚として、例えば膜厚1nm以上で成膜されることとする。また密着層17bの膜厚としてさらに好ましい値としては、以降に行う工程で照射される紫外線を遮光できる程度であることとし、例えばAuからなる密着層17bを成膜する場合であれば膜厚20nm程度で成膜されることとする。
Further, the
さらにこれらの材料からなる密着層17bを成膜する際の真空プロセスとしては、例えば金属材料であれば抵抗加熱法やスパッタ法、無機絶縁性材料であればスパッタ法が適用される。ただしスパッタ法を適用して密着層17bを成膜する場合には、フッ素樹脂層17aを介してさらに下層の有機半導体層15に対してダメージを与えないように成膜条件を選択することとする。
Further, as a vacuum process for forming the
次に、図2(4)に示すように、フォトリソグラフィー技術によって、密着層17b上に島状のレジストパターン21を形成する。このレジストパターン21は、例えばポジ型のレジスト材料を用いて形成する。次いで、レジストパターン21をマスクにして、密着層17b、フッ素樹脂層17a、さらには有機半導体層15を適宜の方法で島状にパターンエッチングして素子分離を行なう。これにより、フッ素樹脂層17aおよび密着層17bによって有機半導体層15を保護しつつ、有機半導体層15、フッ素樹脂層17a、および密着層17bの積層構造を島状にパターニングしてなる“メサ”を形成する。
Next, as shown in FIG. 2D, an island-shaped resist
この際先ず、Auからなる密着層17bのパターンエッチングは、ヨウ化カリウム水溶液等を用いたウェットエッチングを行う。次にフッ素樹脂層17aと有機半導体層15とを、反応性イオンエッチング(RIE)法等のドライエッチング法によりパターンエッチングする。この際、反応ガス種として酸素(O2)や、酸素O2と4フッ化メタン(CF4)との混合ガスが用いられる。
At this time, first, pattern etching of the
以上の後には、ポジ型のレジストパターン21の全面に紫外光(UV光)を照射し、次いで現像液(Tetra Methyl Anmonium Hydrooxideの3%水溶液)に浸漬してレジストパターン21を剥離除去する。この際、密着層17bが、遮光性を有する金属材料で構成されていれば、紫外光(UV光)照射による有機半導体層15の劣化が防止される。
After the above, the entire surface of the positive resist
尚、密着層17b、フッ素樹脂層17a、さらには有機半導体層15をパターニングして形成する島状は、素子分離可能な範囲で、少なくともソース電極13s−ドレイン電極13d間にわたって配置される大きさであれば良い。
Note that the island shape formed by patterning the
その後、図2(5)に示すように、素子分離された有機半導体層15と、その上部のフッ素樹脂層17aおよび密着層17bとからなる島状を覆う状態で、基板11上に高誘電率樹脂層17cを成膜し、有機半導体層15の側壁を高誘電率絶縁膜17cで保護する。
Thereafter, as shown in FIG. 2 (5), a high dielectric constant is formed on the
高誘電率樹脂層17cを構成する樹脂材料としては、フッ素樹脂よりも高誘電率である樹脂材料が用いられ、誘電率が高いほど好ましい。またこのような材料の中でも、Poly(vinyl cinnamate):PVCNのように、末端に水酸基を持たない材料であることが特に好ましい。これは、PVCNをゲート絶縁膜として用いた有機薄膜トランジスタにおいては、バイアスストレス安定性が得られるとした報告(Jang,J. Kim,S. Nam,S. Chung,D. Yang,C. Yun,W. Park,C and Koo,J;”Hysteresis-free organic field-effect transistors and inverters using photocrosslinkable poly(vinyl cinnamate) as a gate dielectric”,「Appl.Phys.Lett」,92(2008)143306参照)に基づいている。ここではPVCNが末端に水酸基を持たない分子からなるためであると説明されている。したがって、PVCN以外であっても、末端に水酸基を持たない分子から構成される樹脂を高誘電率樹脂層17の構成材料として用いることにより、バイアスストレス安定性が確保される。
As the resin material constituting the high dielectric
また高誘電率樹脂材料として紫外線(UV光)硬化樹脂を選択して用いることにより、プロセスの低温化を図ることが可能になる。このため、基板11としてプラスチック材料を用いることができる。
Further, by selecting and using an ultraviolet (UV light) curable resin as the high dielectric constant resin material, it becomes possible to reduce the process temperature. For this reason, a plastic material can be used for the
このような高誘電率樹脂材料を用いた高誘電率樹脂層17の成膜は、スピンコート法、キャップコート法、ディップコート法等の塗布法によって行われる。高誘電率樹脂材料と共に塗布インクを構成する溶媒は、島状の側壁に露出している有機半導体層15を侵食しない溶媒を選択することが好ましい。例えば有機半導体層15がTIPSペンタセンからなるものであり、高誘電率樹脂材料としてPVCNを用いる場合であれば、このような溶媒としてγ-ブチルラクトンが好適に用いられる。
The film formation of the high dielectric
ここでは例えば、PVCNのγ-ブチルラクトン溶液をスピンコート法により全面塗布する。続けて溶媒揮発のためのベーキングを経て、紫外光(UV光)を基板11上の全面から照射して高誘電率脂樹材料を硬化させて高誘電率樹脂層17cを得る。これにより、高誘電率樹脂層17c上に電極や層間絶縁膜などを形成し得る充分な耐薬品性を発現させると共に、層間リーク低減のために十分な絶縁性を得る。この際、密着層17bが、遮光性を有する金属材料で構成されていれば、紫外光(UV光)照射による有機半導体層15の劣化が防止される。
Here, for example, a γ-butyllactone solution of PVCN is applied over the entire surface by spin coating. Subsequently, after baking for solvent volatilization, ultraviolet light (UV light) is irradiated from the entire surface of the
以上により、島状の有機半導体層15上に、これと同一形状で設けられたフッ素樹脂層17aおよび密着層17bと、これらの島状部分を覆う状態で基板11上の全面に成膜された高誘電率樹脂層17cとの3層構造のゲート絶縁膜17が形成される。
As described above, the
以上の後には図2に示したように、ゲート絶縁膜17上において、少なくともソース電極13s−ドレイン電極13d間にわたる位置に、ゲート電極19およびここから引き出される配線を形成する。ゲート電極19の形成は、ソース電極13sおよびドレイン電極13dの形成と同様に行うことができる。
After the above, as shown in FIG. 2, on the
以上により、ゲート絶縁膜17が、フッ素樹脂層17a、密着層17b、および高誘電率樹脂層17cの3層構造で構成されたトップゲート・ボトムコンタクト型の薄膜トランジスタ1-1が得られる。
As described above, a top gate / bottom contact type thin film transistor 1-1 in which the
このような第1実施形態によれば、有機半導体層15上に、フッ素系溶媒に可溶な樹脂からなるフッ素樹脂層17aを塗布成膜する構成であるため、有機半導体層15の膜質を確保した状態で、さらに上層を成膜することができる。これにより、有機半導体層15に形成されるチャネル部において電荷の移動度を確保することができる。
According to the first embodiment as described above, the film quality of the
また、フッ素樹脂層17a上には、密着層17bを介して高誘電率樹脂層17cを設ける構成としたことにより、撥水・撥油性が高いフッ素樹脂層17a上に、均一に高誘電率樹脂層が設けることが可能になる。これにより、均一な高誘電率樹脂層17cをゲート絶縁膜17の構成要素として用いることができ、確実に相互コンダクタンスを向上させることができる。
Further, since the high dielectric
またさらに、フッ素樹脂層17aの表面濡れ性(密着性)の改善方法としてアッシングによる表面改質が知られているが、本第1実施形態の密着層17bを成膜する方法は、アッシング処理と比較して、高誘電率樹脂層17cの下地面の密着性の向上が確実である。しかも、アッシング処理に起因する有機半導体層15のプラズマダメージの懸念もない。このため、低誘電率のフッ素樹脂層17aを薄膜化することができる。これにより、ゲート絶縁膜17全体を確実に高誘電率化することができる。このことからも、相互コンダクタンスの向上が可能である。
Furthermore, as a method for improving the surface wettability (adhesion) of the
そして以上のように、チャネル部の電荷移動度と相互コンダクタンスの向上とを確実に向上させることが可能であることから、薄膜トランジスタ1-1においての電流駆動能力の向上を確実に図ることが可能になる。 As described above, since it is possible to reliably improve the charge mobility and the mutual conductance of the channel portion, it is possible to reliably improve the current driving capability in the thin film transistor 1-1. Become.
≪2.第2実施形態≫
図3は、第2実施形態の薄膜トランジスタ1-2の断面図である。この図に示す薄膜トランジスタ1-2が、第1実施形態の薄膜トランジスタと異なるところは、3層構造で構成されたゲート絶縁膜17’において、フッ素樹脂層17aよりも密着層17b’を一回り小さくした構成にある。このような構成は、特に密着層17b’が金属材料からなる場合に有効である。
≪2. Second Embodiment >>
FIG. 3 is a cross-sectional view of the thin film transistor 1-2 of the second embodiment. The thin film transistor 1-2 shown in this figure differs from the thin film transistor of the first embodiment in that the
このような構成の薄膜トランジスタ1-2を製造方法の特徴部を、図4の断面工程図に基づいて説明する。 A characteristic part of the method of manufacturing the thin film transistor 1-2 having such a configuration will be described with reference to the sectional process diagram of FIG.
先ず、第1実施形態において図2(1)〜図2(3)を用いて説明したと同様の工程を行い、基板11上にソース電極13sおよびドレイン電極13dを形成し、さらに基板11上の全面に有機半導体層15、フッ素樹脂層17a、および密着層17bを成膜する。この際、密着層17bは、第1実施形態と同様に無機材料を用いて真空プロセスを適用して成膜されるが、無機材料の中でも特に金(Au)、銅(Cu)、ニッケル(Ni)などの遮光性を有する金属材料を選択して用いる。
First, steps similar to those described in the first embodiment with reference to FIGS. 2A to
次に、図4(1)に示すように、フォトリソグラフィー技術によって、密着層17b上に島状のレジストパターン21を形成する。このレジストパターン21は、例えばポジ型のレジスト材料を用いて形成する。次いで、レジストパターン21をマスクにして、密着層17b、フッ素樹脂層17a、さらには有機半導体層15を適宜の方法で島状にパターンエッチングして素子分離を行なう。これにより、有機半導体層15、フッ素樹脂層17a、および密着層17bの積層構造を島状にパターニングしてなる“メサ”が形成される。
Next, as shown in FIG. 4A, an island-shaped resist
この際、密着層17b’のパターンエッチングは、ウェットエッチング等の等方性エッチングを行うことにより、密着層17b’のエッチング側壁をレジストパターン21の側壁面よりも内側に後退させる。これにより、レジストパターン21よりも一回り小さい平面の島状に密着層17b’をパターニングする。例えば、Auからなる密着層17b’であれば、ヨウ化カリウム水溶液等を用いたウェットエッチングを行うが、オーバーエッチングを行うことによってレジストパターン21よりも一回り小さい平面の島状に密着層17b’をパターニングする。
At this time, in the pattern etching of the
次いで、フッ素樹脂層17aと有機半導体層15とに対して、第1実施形態と同様の反応性イオンエッチング(RIE)法等の等方性エッチングを行う。これによりフッ素樹脂層17aと有機半導体層15とを、レジストパターン21と略同一の平面形状にパターンエッチングする。パターンエッチング終了後には、ポジ型のレジストパターン21の全面に紫外光(UV光)を照射し、次いで現像液(TetraMethylAnmoniumHydrooxideの3%水溶液)に浸漬してレジストパターン21を剥離除去する。
Next, isotropic etching such as reactive ion etching (RIE) method similar to the first embodiment is performed on the
その後、図4(1)に示すように、素子分離された有機半導体層15と、その上部のフッ素樹脂層17aおよび密着層17b’とからなる島状を覆う状態で、基板11上に高誘電率樹脂層17cを成膜する。この誘電率樹脂層17cの成膜は、第1実施形態において図2(5)を用いて説明したと同様に行われる。
Thereafter, as shown in FIG. 4A, a high dielectric constant is formed on the
以上により、有機半導体層15と同一の島状に形状されたフッ素樹脂層17a、フッ素樹脂層17aよりも一回り小さい密着層17b’、およびこれらを覆う高誘電率樹脂層17cとの3層構造のゲート絶縁膜17’が形成される。
As described above, the three-layer structure of the
以上の後には図3に示したように、ゲート絶縁膜17’上において、少なくともソース電極13s−ドレイン電極13d間にわたる位置に、ゲート電極19およびここから引き出される配線を形成する。ゲート電極19の形成は、ソース電極13sおよびドレイン電極13dの形成と同様に行うことができる。
After the above, as shown in FIG. 3, the
以上により、ゲート絶縁膜17’、島状のフッ素樹脂層17a、これよりも1回り小さい島状の密着層17b’、およびこれらを覆う高誘電率樹脂層17cの3層構造で構成されたトップゲート・ボトムコンタクト型の薄膜トランジスタ1-2が得られる。
As described above, the
このような第2実施形態によれば、3層構造で構成されたゲート絶縁膜17’において、フッ素樹脂層17aよりも一回り小さい島状として密着層17b’を構成した。これにより、密着層17b’の上方の周縁角部において、島状を覆う高誘電率樹脂層17cの膜厚が薄くなることを防止できる。このため、第1実施形態の効果に加えて、金属材料かなる密着層17b’と、高誘電率樹脂層17c上に設けたゲート電極19およびこれと同層の配線との間でのリークの発生を防止できる効果を有する。
According to the second embodiment as described above, in the
尚、上述した第1実施形態および第2実施形態においては、トップゲート型の薄膜トランジスタとしてトップゲート・ボトムコンタクト型を例示した。しかしながら、本発明の薄膜トランジスタは、トップゲート・トップコンタクト型にも適用可能である。 In the first embodiment and the second embodiment described above, the top gate / bottom contact type is exemplified as the top gate type thin film transistor. However, the thin film transistor of the present invention can also be applied to a top gate / top contact type.
≪3.第3実施形態≫
次に、本発明の第3実施形態として、上述の実施形態で説明した薄膜トランジスタを備えた表示装置を説明する。ここでは第2実施形態で説明した薄膜トランジスタ1-2と共に、有機電界発光素子ELとを用いたアクティブマトリックス型の表示装置30を説明する。
≪3. Third Embodiment >>
Next, a display device including the thin film transistor described in the above embodiment will be described as a third embodiment of the present invention. Here, an active matrix display device 30 using the organic electroluminescent element EL together with the thin film transistor 1-2 described in the second embodiment will be described.
図5には、表示装置30の回路構成図を示す。この図に示すように、表示装置30の基板11上には、表示領域11aとその周辺領域11bとが設定されている。表示領域11aには、複数の走査線31と複数の信号線33とが縦横に配線されており、それぞれの交差部に対応して1つの画素aが設けられた画素アレイ部として構成されている。また周辺領域11bには、走査線31を走査駆動する走査線駆動回路35と、輝度情報に応じた映像信号(すなわち入力信号)を信号線33に供給する信号線駆動回路37とが配置されている。
FIG. 5 shows a circuit configuration diagram of the display device 30. As shown in this figure, a
走査線31と信号線33との各交差部に設けられる画素回路は、例えばスイッチング用の薄膜トランジスタTr1、駆動用の薄膜トランジスタTr2、保持容量Cs、および有機電界発光素子ELで構成されている。
A pixel circuit provided at each intersection of the
そして、走査線駆動回路35による駆動により、スイッチング用の薄膜トランジスタTr1を介して信号線33から書き込まれた映像信号が保持容量Csに保持され、保持された信号量に応じた電流が駆動用の薄膜トランジスタTr2から有機電界発光素子ELに供給され、この電流値に応じた輝度で有機電界発光素子ELが発光する。尚、駆動用の薄膜トランジスタTr2は、共通の電源供給線(Vcc)39に接続されている。
The video signal written from the
尚、以上のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けて画素回路を構成しても良い。また、周辺領域11bには、画素回路の変更に応じて必要な駆動回路が追加される。
Note that the configuration of the pixel circuit as described above is merely an example, and a capacitor element may be provided in the pixel circuit as necessary, or a plurality of transistors may be provided to configure the pixel circuit. Further, a necessary drive circuit is added to the
図6には、以上のような回路構成の表示装置5における1画素分の断面図として、薄膜トランジスタTr2,Tr1および容量素子Csと、有機電界発光素子ELとが積層された部分の断面図を示す。
FIG. 6 is a cross-sectional view of a portion in which the thin film transistors Tr2 and Tr1, the capacitor element Cs, and the organic electroluminescence element EL are stacked as a cross-sectional view for one pixel in the
この図に示すように、各画素には薄膜トランジスタTr2,Tr1として、例えば図1で示した第1実施形態の薄膜トランジスタ(1-1)または、図3で示した第2実施形態の薄膜トランジスタ(1-2)が設けられている。 As shown in this figure, each pixel has thin film transistors Tr2 and Tr1, for example, the thin film transistor (1-1) of the first embodiment shown in FIG. 1 or the thin film transistor (1--) of the second embodiment shown in FIG. 2) is provided.
薄膜トランジスタTr1のソース電極13sと、薄膜トランジスタTr2のゲート電極19bとは、ゲート絶縁膜17を構成する高誘電率樹脂層17cに設けられた接続孔17hを介して接続されている。また、薄膜トランジスタTr2のゲート電極19bを延設した部分と、ソース電極13sを延設した部分との間に、ゲート絶縁膜17における高誘電率樹脂層17cを挟持させて容量素子Csが構成されている。また、図5の回路図にも示したように、薄膜トランジスタTr1のゲート電極19aは走査線(31)に、薄膜トランジスタTr1のドレイン電極13dは信号線(33)に、薄膜トランジスタTr2のソース電極13sは電源供給線(39)にそれぞれ延設される。
The source electrode 13s of the thin film transistor Tr1 and the
尚、画素回路に示した信号線33および電源供給線39は、断面図のソース電極13sおよびドレイン電極13dと同一層を用いて同一の層構造で構成されていて良い。
Note that the
以上の薄膜トランジスタTr1,Tr2および容量素子Csは、例えば保護膜を介して層間絶縁膜41で覆われている。この層間絶縁膜41は、平坦化膜として構成されることが好ましい。この層間絶縁膜41とゲート絶縁膜17を構成する高誘電率樹脂層17cとには、薄膜トランジスタTr2のドレイン電極13dに達する接続孔41hが設けられている。
The thin film transistors Tr1 and Tr2 and the capacitor element Cs are covered with the
そして、層間絶縁膜41上の各画素に、接続孔41aを介して薄膜トランジスタTr2に接続された有機電界発光素子ELが設けられている。この有機電界発光素子ELは、層間絶縁膜41上に設けられた絶縁性パターン43で素子分離されている。
Each pixel on the
この有機電界発光素子ELは、層間絶縁膜41上に設けられた画素電極45を備えている。この画素電極45は、各画素毎に導電性パターンとして形成され、層間絶縁膜41に設けられた接続孔41aを介して薄膜トランジスタTr2のドレイン電極13dに接続されている。このような画素電極45は、例えば陽極として用いられるものであり、光反射性を有して構成されていることとする。
The organic electroluminescent element EL includes a
そして、この画素電極45の周縁が、有機電界発光素子ELを素子分離するための絶縁性パターン43で覆われている。この絶縁性パターン43は、画素電極45を広く露出させる開口窓43aを備えており、この開口窓43aが有機電界発光素子ELの画素開口となる。このような絶縁性パターン43は、例えば感光性樹脂を用いて構成され、リソグラフィー法を適用してパターニングされたものであることとする。
The periphery of the
そして、このような絶縁性パターン53から露出する画素電極45上を覆う状態で、有機層47が設けられている。この有機層47は、少なくとも有機発光層を備えた積層構造からなり、必要に応じて陽極(ここでは画素電極55)側から順に、正孔注入層、正孔輸送層、有機発光層、電子輸送層、電子注入層、さらには他の層を積層してなる。また有機層47は、例えば各有機電界発光素子ELで発生させる発光光の波長毎に、少なくとも有機発光層を含む層が画素毎に異なる構成でパターン形成されていることとする。また、各波長の画素で共通の層を有していても良い。さらに、この有機電界発光素子ELが、微小共振器構造として構成されている場合、各有機電界発光素子ELから取り出す波長に合わせて有機層47の膜厚が調整されていることとする。
The
以上のような有機層47を覆い、画素電極45との間に有機層47を狭持する状態で、共通電極49が設けられている。この共通電極49は、有機電界発光素子ELの有機発光層で発生させた光を取り出す側の電極であり、光透過性を有する材料で構成されていることとする。またここでは、画素電極55が陽極として機能するものであるため、この共通電極49は、少なくとも有機層47に接する側が陰極として機能する材料を用いて構成されていることとする。さらに、この有機電界発光素子ELが、微小共振器構造として構成されている場合、この共通電極49は、半透過半反射性を有する構成であることとする。尚、図5の回路図にも示したように、この共通電極49はGNDに設置されている。
A
そして、以上のような画素電極45と共通電極49との間に有機層47が挟持された各画素部分が、有機電界発光素子ELとして機能する部分となる。
Each pixel portion in which the
またここでの図示は省略したが、各有機電界発光素子ELの形成面側は、光透過性材料からなる封止樹脂で覆われ、さらにこの封止樹脂を介して光透過性材料からなる対向基板が張り合わされた状態で表示装置5が構成されている。
Although not shown here, the formation surface side of each organic electroluminescent element EL is covered with a sealing resin made of a light-transmitting material, and is further opposed to the light-transmitting material through this sealing resin. The
以上のような構成の表示装置30によれば、第1実施形態および第2実施形態で説明したように、トランジスタ特性が良好でかつ均一な薄膜トランジスタ(1-1,1-2)を用いて画素回路を構成しているため、表示特性の向上を図ることが可能になる。特に、薄膜トランジスタ(1-1,1-2)は、電流駆動能力が高いものであるため、高い輝度で有機電界発光素子ELを発光させた表示が可能である。 According to the display device 30 configured as described above, as described in the first embodiment and the second embodiment, the pixel is formed using the thin film transistors (1-1, 1-2) having favorable transistor characteristics and uniform characteristics. Since the circuit is configured, it is possible to improve display characteristics. In particular, since the thin film transistors (1-1, 1-2) have high current drive capability, it is possible to display the organic electroluminescence element EL with high luminance.
尚、上述した実施形態においては、有機電界発光素子ELを用いたアクティブマトリックス型の表示装置を例示した。しかしながら本発明の表示装置は、有機半導体層を用いた薄膜トランジスタを搭載した表示装置に広く適用可能であり、例えば液晶表示装置や電気泳動型ディスプレイにも適用できる。 In the above-described embodiment, an active matrix display device using the organic electroluminescence element EL is exemplified. However, the display device of the present invention can be widely applied to a display device including a thin film transistor using an organic semiconductor layer, and can be applied to, for example, a liquid crystal display device or an electrophoretic display.
また以上説明した本発明に係る表示装置30は、図7に開示したような、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部である表示領域11aを囲むようにシーリング部51が設けられ、このシーリング部51を接着剤として、透明なガラス等の対向部(封止基板53)に貼り付けられ形成された表示モジュールが該当する。この透明な封止基板53には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。尚、表示領域11aが形成された表示モジュールとしての基板11には、外部から表示領域11a(画素アレイ部)への信号等を入出力するためのフレキシブルプリント基板53が設けられていても良い。
Further, the display device 30 according to the present invention described above includes a module-shaped one having a sealed configuration as disclosed in FIG. For example, a sealing
≪4.第4実施形態≫
図8〜12には、以上説明した本発明に係る表示装置を表示部として用いた電子機器の一例を示す。本発明の表示装置は、電子機器に入力された映像信号、さらに電子機器内で生成した映像信号を表示するあらゆる分野の電子機器における表示部に適用することが可能である。以下に、本発明が適用される電子機器の一例について説明する。
<< 4. Fourth Embodiment >>
8 to 12 show an example of an electronic device using the display device according to the present invention described above as a display unit. The display device of the present invention can be applied to display units in electronic devices in various fields that display video signals input to electronic devices and video signals generated in the electronic devices. An example of an electronic device to which the present invention is applied will be described below.
図8は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル102やフィルターガラス103等から構成される映像表示画面部101を含み、その映像表示画面部101として本発明に係る表示装置を用いることにより作成される。 FIG. 8 is a perspective view showing a television to which the present invention is applied. The television according to this application example includes a video display screen unit 101 including a front panel 102, a filter glass 103, and the like, and is created by using the display device according to the present invention as the video display screen unit 101.
図9は、本発明が適用されるデジタルカメラを示す図であり、(A)は表側から見た斜視図、(B)は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部111、表示部112、メニュースイッチ113、シャッターボタン114等を含み、その表示部112として本発明に係る表示装置を用いることにより作製される。 9A and 9B are diagrams showing a digital camera to which the present invention is applied. FIG. 9A is a perspective view seen from the front side, and FIG. 9B is a perspective view seen from the back side. The digital camera according to this application example includes a light emitting unit 111 for flash, a display unit 112, a menu switch 113, a shutter button 114, and the like, and is manufactured by using the display device according to the present invention as the display unit 112.
図10は、本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体121に、文字等を入力するとき操作されるキーボード122、画像を表示する表示部123等を含み、その表示部123として本発明に係る表示装置を用いることにより作製される。
FIG. 10 is a perspective view showing a notebook personal computer to which the present invention is applied. A notebook personal computer according to this application example includes a
図11は、本発明が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部131、前方を向いた側面に被写体撮影用のレンズ132、撮影時のスタート/ストップスイッチ133、表示部134等を含み、その表示部134として本発明に係る表示装置を用いることにより作製される。 FIG. 11 is a perspective view showing a video camera to which the present invention is applied. The video camera according to this application example includes a main body 131, a lens 132 for shooting an object on a side facing forward, a start / stop switch 133 at the time of shooting, a display unit 134, and the like. It is manufactured by using such a display device.
図12は、本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、(A)は開いた状態での正面図、(B)はその側面図、(C)は閉じた状態での正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。本適用例に係る携帯電話機は、上側筐体141、下側筐体142、連結部(ここではヒンジ部)143、ディスプレイ144、サブディスプレイ145、ピクチャーライト146、カメラ147等を含み、そのディスプレイ144やサブディスプレイ145として本発明に係る表示装置を用いることにより作製される。 12A and 12B are diagrams showing a mobile terminal device to which the present invention is applied, for example, a mobile phone. FIG. 12A is a front view in an opened state, FIG. 12B is a side view thereof, and FIG. (D) is a left side view, (E) is a right side view, (F) is a top view, and (G) is a bottom view. The mobile phone according to this application example includes an upper housing 141, a lower housing 142, a connecting portion (here, a hinge portion) 143, a display 144, a sub display 145, a picture light 146, a camera 147, and the like. And the sub display 145 is manufactured by using the display device according to the present invention.
尚、上述した実施形態においては、第1実施形態または第2実施形態で説明した薄膜トランジスタを備えた電子機器の一例として、アクティブマトリックス型の表示部を備えた電子機器を示した。しかしながら本発明の電子機器は、薄膜トランジスタを導電性パターンに接続させた状態で搭載した電子機器に広く適用可能であり、表示部を設けたもの以外であっても、IDタグ、センサー等の電子機器への適用が可能であり、同様の効果を得ることができる。 In the above-described embodiment, an electronic device including an active matrix display unit is shown as an example of the electronic device including the thin film transistor described in the first embodiment or the second embodiment. However, the electronic device of the present invention can be widely applied to electronic devices in which a thin film transistor is connected to a conductive pattern, and an electronic device such as an ID tag or a sensor can be used other than a device provided with a display portion. The same effect can be obtained.
1-1,1-2…薄膜トランジスタ、11…基板、13s…ソース電極、13d…ドレイン電極、15…有機半導体層、17…ゲート絶縁膜、17a…フッ素樹脂層、17b…密着層、17c…高誘電率樹脂層、19,19a,19b…ゲート電極、30…表示装置、45…画素電極(導電性パターン) 1-1, 1-2 ... thin film transistor, 11 ... substrate, 13s ... source electrode, 13d ... drain electrode, 15 ... organic semiconductor layer, 17 ... gate insulating film, 17a ... fluororesin layer, 17b ... adhesion layer, 17c ... high Dielectric constant resin layer, 19, 19a, 19b ... gate electrode, 30 ... display device, 45 ... pixel electrode (conductive pattern)
Claims (17)
前記ソース電極とドレイン電極との間にわたって設けられた有機半導体層と、
前記ソース電極、前記ドレイン電極、および前記有機半導体層が形成された前記基板上に、フッ素系溶媒に可溶な樹脂からなるフッ素樹脂層、無機材料からなる密着層、および前記フッ素樹脂層を構成する樹脂よりも誘電率が高い樹脂材料からなる高誘電率樹脂層とをこの順に積層したゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極とを備えた
薄膜トランジスタ。 A source electrode and a drain electrode on the substrate;
An organic semiconductor layer provided between the source electrode and the drain electrode;
On the substrate on which the source electrode, the drain electrode, and the organic semiconductor layer are formed, a fluororesin layer made of a resin soluble in a fluorine-based solvent, an adhesion layer made of an inorganic material, and the fluororesin layer are configured A gate insulating film in which a high dielectric constant resin layer made of a resin material having a higher dielectric constant than the resin to be laminated in this order;
A thin film transistor comprising a gate electrode on the gate insulating film.
前記高誘電率樹脂層は、紫外線硬化樹脂で構成されている
請求項1に記載の薄膜トランジスタ。 The adhesion layer is made of a light shielding material,
The thin film transistor according to claim 1, wherein the high dielectric constant resin layer is made of an ultraviolet curable resin.
請求項1または2に記載の薄膜トランジスタ。 The thin film transistor according to claim 1, wherein the adhesion layer is made of a metal material.
請求項1〜3の何れかに記載の薄膜トランジスタ。 The thin film transistor according to claim 1, wherein the adhesion layer is made of an inorganic insulating material.
請求項1〜4の何れかに記載の薄膜トランジスタ。 The thin film transistor according to claim 1, wherein the organic semiconductor layer is provided on the substrate on which the source electrode and the drain electrode are formed.
請求項5に記載の薄膜トランジスタ。 The thin film transistor according to claim 5, wherein the organic semiconductor layer is patterned in an island shape together with the adhesion layer and the fluororesin layer and covered with the high dielectric constant resin layer.
請求項6記載の薄膜トランジスタ。 The thin film transistor according to claim 6, wherein the adhesion layer is made of a metal material and patterned into an island shape that is slightly smaller than the organic semiconductor layer and the fluororesin layer.
前記ソース電極、前記ドレイン電極、および前記有機半導体層が形成された前記基板上に、フッ素系溶媒に可溶な樹脂からなるフッ素樹脂層、無機材料からなる密着層、および前記フッ素樹脂層を構成する樹脂よりも誘電率が高い樹脂材料からなる高誘電率樹脂層とをこの順に積層成膜したゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを行なう
薄膜トランジスタの製造方法。 Forming a source electrode and a drain electrode on the substrate, and an organic semiconductor layer extending between the source electrode and the drain electrode;
On the substrate on which the source electrode, the drain electrode, and the organic semiconductor layer are formed, a fluororesin layer made of a resin soluble in a fluorine-based solvent, an adhesion layer made of an inorganic material, and the fluororesin layer are configured Forming a gate insulating film in which a high dielectric constant resin layer made of a resin material having a higher dielectric constant than the resin to be laminated in this order; and
And a step of forming a gate electrode on the gate insulating film.
請求項8記載の薄膜トランジスタの製造方法。 The method of manufacturing a thin film transistor according to claim 8, wherein the adhesion layer is formed by applying a vacuum process.
請求項8または9に記載の薄膜トランジスタの製造方法。 10. The thin film transistor according to claim 8, wherein, in the step of forming the gate insulating film, after forming the adhesion layer using a light-shielding material, the high dielectric constant resin layer is formed using an ultraviolet curable resin. Manufacturing method.
請求項8〜10の何れかに記載の薄膜トランジスタの製造方法。 The method for manufacturing a thin film transistor according to claim 8, wherein the organic semiconductor layer is formed on the substrate after the source electrode and the drain electrode are formed on the substrate.
請求項11記載の薄膜トランジスタの製造方法。 In the step of forming the gate insulating film, the fluororesin layer and the adhesion layer are formed in this order on the organic semiconductor layer, and then the adhesion layer and the fluororesin layer are formed in an island shape together with the organic semiconductor layer. The method of manufacturing a thin film transistor according to claim 11, wherein element isolation is performed by patterning and then the high dielectric constant resin layer is formed.
前記素子分離を行なう際には、前記有機半導体層および前記フッ素樹脂層よりも一回り小さい島状に前記密着層をパターニングする
請求項12記載の薄膜トランジスタの製造方法。 The adhesion layer is made of a metal material,
The method for manufacturing a thin film transistor according to claim 12, wherein when performing the element isolation, the adhesion layer is patterned into an island shape that is slightly smaller than the organic semiconductor layer and the fluororesin layer.
前記薄膜トランジスタは、
前記基板上のソース電極およびドレイン電極と、
前記ソース電極とドレイン電極との間にわたって設けられた有機半導体層と、
前記ソース電極、前記ドレイン電極、および前記有機半導体層が形成された前記基板上に、フッ素系溶媒に可溶な樹脂からなるフッ素樹脂層、無機材料からなる密着層、および前記フッ素樹脂層を構成する樹脂よりも誘電率が高い樹脂材料からなる高誘電率樹脂層とをこの順に積層したゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極とを備えた
表示装置。 A thin film transistor and a pixel electrode connected to the thin film transistor;
The thin film transistor
A source electrode and a drain electrode on the substrate;
An organic semiconductor layer provided between the source electrode and the drain electrode;
On the substrate on which the source electrode, the drain electrode, and the organic semiconductor layer are formed, a fluororesin layer made of a resin soluble in a fluorine-based solvent, an adhesion layer made of an inorganic material, and the fluororesin layer are configured A gate insulating film in which a high dielectric constant resin layer made of a resin material having a higher dielectric constant than the resin to be laminated in this order;
And a gate electrode on the gate insulating film.
前記高誘電率樹脂層は、紫外線硬化樹脂で構成されている
請求項14に記載の表示装置。 The adhesion layer is made of a light shielding material,
The display device according to claim 14, wherein the high dielectric constant resin layer is made of an ultraviolet curable resin.
前記薄膜トランジスタは、
前記基板上のソース電極およびドレイン電極と、
前記ソース電極とドレイン電極との間にわたって設けられた有機半導体層と、
前記ソース電極、前記ドレイン電極、および前記有機半導体層が形成された前記基板上に、フッ素系溶媒に可溶な樹脂からなるフッ素樹脂層、無機材料からなる密着層、および前記フッ素樹脂層を構成する樹脂よりも誘電率が高い樹脂材料からなる高誘電率樹脂層とをこの順に積層したゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極とを備えた
電子機器。 A conductive pattern connected to the thin film transistor;
The thin film transistor
A source electrode and a drain electrode on the substrate;
An organic semiconductor layer provided between the source electrode and the drain electrode;
On the substrate on which the source electrode, the drain electrode, and the organic semiconductor layer are formed, a fluororesin layer made of a resin soluble in a fluorine-based solvent, an adhesion layer made of an inorganic material, and the fluororesin layer are configured A gate insulating film in which a high dielectric constant resin layer made of a resin material having a higher dielectric constant than the resin to be laminated in this order;
An electronic device comprising a gate electrode on the gate insulating film.
前記高誘電率樹脂層は、紫外線硬化樹脂で構成されている
請求項16に記載の電子機器。 The adhesion layer is made of a light shielding material,
The electronic device according to claim 16, wherein the high dielectric constant resin layer is made of an ultraviolet curable resin.
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---|---|
JP2010278173A true JP2010278173A (en) | 2010-12-09 |
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---|---|---|---|
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---|---|
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JP5458669B2 (en) | 2014-04-02 |
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