JP2010258227A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
近年では、携帯電話やパーソナルコンピュータなどの電子機器の記憶装置としてＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置が多く使用され、その結果、電子機器は小型軽量化が進行している。また、これらの電子機器で扱う情報量の増大に対応して、不揮発性半導体記憶装置の高容量化も進行している。このような電子機器で使用される不揮発性半導体記憶装置として、メモリカード（半導体メモリカード）を例示することができる。 In recent years, non-volatile semiconductor memory devices such as NAND flash memories are often used as storage devices for electronic devices such as mobile phones and personal computers. As a result, electronic devices are becoming smaller and lighter. In response to the increase in the amount of information handled by these electronic devices, the capacity of nonvolatile semiconductor memory devices is also increasing. As a nonvolatile semiconductor memory device used in such an electronic device, a memory card (semiconductor memory card) can be exemplified.
たとえば、小型化されたメモリカードを実現するために、メモリチップやコントローラチップなどの半導体チップは配線基板上に積層して搭載されるが、メモリカードのさらなる高容量化を図るために、メモリチップ自体も配線基板上に多段に積層されるようになってきている。半導体チップの電極はワイヤボンディングを適用して配線基板の接続パッドと電気的に接続され、さらに半導体チップ全体を覆うように樹脂封止される。 For example, in order to realize a miniaturized memory card, semiconductor chips such as a memory chip and a controller chip are stacked on a wiring board, and in order to further increase the capacity of the memory card, the memory chip As such, they have been stacked on the wiring board in multiple stages. The electrodes of the semiconductor chip are electrically connected to the connection pads of the wiring substrate by applying wire bonding, and further sealed with resin so as to cover the entire semiconductor chip.
メモリチップの積層数は、高容量化の進展とともに増加傾向にあり、メモリカードの記憶容量に応じて、８段、１６段、さらにはそれ以上の段数を積層することが検討されている。多段に積層されたメモリチップに対してワイヤボンディングを行うためには、たとえば短辺片側パッド構造のメモリチップの電極パッドをそれぞれ露出させるように、複数のメモリチップを階段状に積層する構造が知られている（たとえば、特許文献１参照）。 The number of stacked memory chips tends to increase as the capacity increases, and it is considered that the number of stacked stages is eight, sixteen, or even more depending on the storage capacity of the memory card. In order to perform wire bonding on multi-layered memory chips, for example, a structure in which a plurality of memory chips are stacked stepwise so as to expose each electrode pad of a memory chip having a short side pad structure is known. (For example, refer to Patent Document 1).
このように、メモリチップを複数階段状に積層することで高容量化を可能としているが、メモリカードは寸法が規定されているため、さらなる高容量化のために単純に積層段数を増やすだけでは、メモリカードで規定されている高さを逸脱してしまい、メモリカードにおける高容量化を実現することはできない。そこで、高容量化の方法として、半導体チップの厚さを薄くしながら、積層段数を増やす方法がある。 In this way, it is possible to increase the capacity by stacking memory chips in a plurality of steps, but since the dimensions of the memory card are specified, simply increasing the number of stacked stages to further increase the capacity Thus, the height specified by the memory card is deviated, and a high capacity in the memory card cannot be realized. Therefore, as a method of increasing the capacity, there is a method of increasing the number of stacked layers while reducing the thickness of the semiconductor chip.
本発明は、半導体チップを複数積層して形成される半導体装置において、半導体チップの厚さが反りを有するまでに薄くなっても、反りによる製品不良の発生を抑制することができる半導体装置の製造方法を提供することを目的とする。 The present invention relates to a semiconductor device formed by laminating a plurality of semiconductor chips, and manufacturing a semiconductor device capable of suppressing the occurrence of product defects due to warping even if the thickness of the semiconductor chip becomes thin enough to have warping. It aims to provide a method.
本願発明の一態様によれば、配線基板上に複数のチップを階段状に積層し、樹脂で封止して半導体装置を製造する半導体装置の製造方法において、熱硬化性または光硬化性の樹脂からなる接着剤を介して下層の第１のチップ上に第２のチップを配置する際に、前記第２のチップが前記第１のチップよりも薄い場合に、前記第２のチップを配置した直後に前記接着剤を硬化させてから、前記第２のチップ上に他の第３のチップを接着剤を介して配置することを特徴とする半導体装置の製造方法が提供される。 According to one aspect of the present invention, in a method for manufacturing a semiconductor device in which a plurality of chips are stacked stepwise on a wiring substrate and sealed with a resin to manufacture a semiconductor device, a thermosetting or photocurable resin When the second chip is disposed on the first chip in the lower layer via the adhesive composed of the second chip, the second chip is disposed when the second chip is thinner than the first chip. Immediately after the adhesive is cured, another semiconductor chip is disposed on the second chip via the adhesive. A method for manufacturing a semiconductor device is provided.
また、本願発明の一態様によれば、最下段のチップよりも下から２段目のチップの方が薄く、前記下から２段目のチップよりも上のチップは直下のチップ以上の厚さを有する複数のチップからなる第１のチップ群を、外形の一辺に沿って配列された電極パッドが同方向に位置するとともに直下のチップの前記電極パッドが露出するように、階段状に熱硬化性または光硬化性の樹脂を含む接着剤を介して配線基板上に積層し、前記接着剤を硬化する第１の工程と、前記配線基板の接続パッドと前記複数のチップの前記電極パッドとを金属ワイヤで接続する第２の工程と、最下段のチップよりも下から２段目のチップの方が薄く、前記下から２段目のチップよりも上のチップは直下のチップ以上の厚さを有する複数のチップからなる第２のチップ群を、外形の一辺に沿って配列された電極パッドが前記第１のチップ群の前記チップの前記電極パッドが配列された一辺に対向する位置となるように配置するとともに、直下のチップの前記電極パッドが露出するように、前記第１のチップ群の階段方向とは逆方向に階段状に熱硬化性または光硬化性の樹脂を含む接着剤を介して前記第１のチップ群上に積層し、前記接着剤を硬化する第３の工程と、前記配線基板の接続パッドと前記第２のチップ群の前記複数のチップの前記電極パッドとを金属ワイヤで接続する第４の工程と、前記配線基板上の前記第１および第２のチップ群を樹脂で封止する第３の工程と、を含む半導体装置の製造方法において、前記第１および第３の工程で、前記接着剤を介して前記最下段のチップ上に前記下から２段目のチップを配置する際に、前記下から２段目のチップを配置した直後に前記接着剤を硬化させてから、前記下から２段目のチップ上に他のチップを前記接着剤を介して配置することを特徴とする半導体装置の製造方法が提供される。 Further, according to one aspect of the present invention, the second chip from the bottom is thinner than the bottom chip, and the chip above the second chip from the bottom is thicker than the chip immediately below. The first chip group consisting of a plurality of chips having a plurality of chips is thermally cured in a stepped manner so that the electrode pads arranged along one side of the outer shape are located in the same direction and the electrode pads of the chips immediately below are exposed. A first step of laminating on the wiring board through an adhesive containing a light-curable or photo-curable resin, and curing the adhesive; a connection pad of the wiring board; and the electrode pads of the plurality of chips The second step of connecting with a metal wire and the chip at the second stage from the bottom are thinner than the chip at the bottom, and the chip above the chip at the second stage from the bottom is thicker than the chip immediately below A second chip comprising a plurality of chips having Are arranged such that the electrode pads arranged along one side of the outer shape are positioned opposite to the one side where the electrode pads of the chips of the first chip group are arranged, and the electrode of the chip directly below The first chip group is laminated on the first chip group via an adhesive containing a thermosetting or photo-curing resin in a stepwise direction opposite to the stepwise direction of the first chip group so that the pad is exposed. A third step of curing the adhesive, a fourth step of connecting the connection pads of the wiring board and the electrode pads of the plurality of chips of the second chip group with metal wires, and the wiring And a third step of sealing the first and second chip groups on the substrate with a resin. In the first and third steps, the adhesive is interposed between the first and third steps. Two steps from the bottom on the bottom chip When placing the chip, the adhesive is cured immediately after placing the second-stage chip from the bottom, and another chip is placed on the second-stage chip from the bottom via the adhesive. A method for manufacturing a semiconductor device is provided.
本発明によれば、半導体チップを複数積層して形成される半導体装置において、半導体チップの厚さが反りを有するまでに薄くなっても、反りによる製品不良の発生を抑制することができるという効果を奏する。 According to the present invention, in a semiconductor device formed by laminating a plurality of semiconductor chips, even if the thickness of the semiconductor chip becomes thin enough to have warpage, it is possible to suppress the occurrence of product defects due to warpage. Play.
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置の製造方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す厚さは一例であり、これに限定されるものではない。 A method for manufacturing a semiconductor device according to an embodiment of the present invention will be described below in detail with reference to the accompanying drawings. In addition, this invention is not limited by this embodiment. The cross-sectional views of the semiconductor devices used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thicknesses of the layers, and the like are different from the actual ones. Furthermore, the thickness shown below is an example and is not limited thereto.
図１は、本発明の実施の形態による半導体装置の構成の一例を模式的に示す平面図であり、図２は、図１のＡ−Ａ断面図である。これらの図に示される半導体装置１０は、マイクロＳＤカードなどの半導体メモリカードを例に挙げている。 FIG. 1 is a plan view schematically showing an example of the configuration of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line AA in FIG. The semiconductor device 10 shown in these drawings exemplifies a semiconductor memory card such as a micro SD card.
この半導体装置１０は、略矩形状の小型の配線基板１１にＮＡＮＤ型フラッシュメモリなどの半導体記憶素子が形成された複数のメモリチップ２１（２１−１〜２１−８）と、メモリチップ２１へのデータの書き込み／読み出しを行うコントローラチップ２２と、が積層された構造を有する。 The semiconductor device 10 includes a plurality of memory chips 21 (21-1 to 21-8) in which semiconductor memory elements such as NAND flash memories are formed on a small rectangular wiring board 11 having a substantially rectangular shape, A controller chip 22 for writing / reading data is stacked.
配線基板１１は、たとえば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、素子搭載基板と端子形成基板とを兼ねる。このような配線基板１１として、ガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）などを使用したプリント配線板が使用される。 For example, the wiring substrate 11 is provided with a wiring network inside or on the surface of an insulating resin substrate, and serves as both an element mounting substrate and a terminal forming substrate. As such a wiring board 11, a printed wiring board using glass-epoxy resin, BT resin (bismaleimide / triazine resin) or the like is used.
略矩形状の配線基板１１の一方の短辺１２Ａは、半導体メモリカードをカードスロットに挿入する際の先端部に相当し、対向する他方の短辺１２Ｂは半導体メモリカードの後方部に相当する。また、配線基板１１の一方の長辺１３Ａは直線形状であるが、対向する他方の長辺１３Ｂは半導体メモリカードの前後方向や表裏の向きを示す切り欠き部やくびれ部を有している。さらに、配線基板１１の各角部は曲線状（Ｒ形状）とされている。 One short side 12A of the substantially rectangular wiring board 11 corresponds to a front end portion when the semiconductor memory card is inserted into the card slot, and the other short side 12B which corresponds to the rear portion of the semiconductor memory card. In addition, one long side 13A of the wiring board 11 has a linear shape, and the other long side 13B opposite to each other has a notch portion or a constricted portion indicating the front-rear direction or front-back direction of the semiconductor memory card. Further, each corner portion of the wiring board 11 has a curved shape (R shape).
配線基板１１の第１の主面１１ａは、半導体メモリカードの入出力端子となる金属層からなる外部接続端子（図示せず）が形成される端子形成面となる。また、配線基板１１の第１の主面１１ａには、外部接続端子の形成領域を除く領域に第１の配線網（図示せず）が設けられており、この第１の配線網は、絶縁性の接着シールや接着テープなどを用いた絶縁層（図示せず）で覆われている。 The first main surface 11a of the wiring substrate 11 serves as a terminal formation surface on which external connection terminals (not shown) made of a metal layer that is an input / output terminal of the semiconductor memory card are formed. The first main surface 11a of the wiring substrate 11 is provided with a first wiring network (not shown) in a region excluding the external connection terminal formation region. The first wiring network is insulated. It is covered with an insulating layer (not shown) using an adhesive seal or adhesive tape.
配線基板１１の第２の主面１１ｂは、素子搭載部１９と、接続パッド１４〜１７を含む第２の配線網とを備える素子搭載面となる。接続パッド１４〜１７を有する第２の配線網は、配線基板１１の図示を省略した内部配線（スルーホールなど）を介して、外部接続端子や第１の配線網と電気的に接続される。接続パッド１４〜１７は、長辺１３Ｂに沿った第１のパッド領域１４Ｒおよび第３のパッド領域１６Ｒと、長辺１３Ａに沿った第２のパッド領域１５Ｒと、短辺１２Ｂに沿った第４のパッド領域１７Ｒのそれぞれに配置されている。 The second main surface 11 b of the wiring substrate 11 is an element mounting surface including the element mounting portion 19 and a second wiring network including the connection pads 14 to 17. The second wiring network having the connection pads 14 to 17 is electrically connected to the external connection terminal and the first wiring network through internal wiring (through hole or the like) (not shown) of the wiring board 11. The connection pads 14 to 17 include a first pad region 14R and a third pad region 16R along the long side 13B, a second pad region 15R along the long side 13A, and a fourth side along the short side 12B. Of each pad region 17R.
配線基板１１の第２の主面１１ｂの素子搭載部１９には、複数のメモリチップ２１とコントローラチップ２２とが積層して搭載されている。メモリチップ２１としては、ＮＡＮＤ型フラッシュメモリなどの半導体メモリ素子が用いられる。複数のメモリチップ２１は、平面視上では矩形状の同一形状を有し、それぞれ電極パッド２１０を備えている。電極パッド２１０は、メモリチップ２１の外形の一辺、具体的には一方の長辺に沿って配列されている。このように、メモリチップ２１は長辺片側パッド構造を有している。 A plurality of memory chips 21 and a controller chip 22 are stacked and mounted on the element mounting portion 19 of the second main surface 11 b of the wiring board 11. As the memory chip 21, a semiconductor memory element such as a NAND flash memory is used. The plurality of memory chips 21 have the same rectangular shape in plan view, and are each provided with an electrode pad 210. The electrode pads 210 are arranged along one side of the outer shape of the memory chip 21, specifically, one long side. Thus, the memory chip 21 has a long side one-side pad structure.
最上段のメモリチップ２１−８上には、メモリチップ２１よりもサイズの小さな矩形状のコントローラチップ２２が積層されている。コントローラチップ２２は、複数のメモリチップ２１−１〜２１−８からデータの書き込みや読み出しを行うメモリチップ２１を選択し、選択したメモリチップ２１へのデータの書き込みや、選択したメモリチップ２１に記憶されたデータの読み出しなどを行う。コントローラチップ２２の上面には、電極パッド２２０Ａ，２２０Ｂが形成されており、第１の外形辺に沿って配列された電極パッド２２０Ａと、配線基板１１の第３のパッド領域１６Ｒの接続パッド１６とがＡｕワイヤなどの金属ワイヤ３１で電気的に接続され、第２の外形辺に沿って配列された電極パッド２２０Ｂと、配線基板１１の第４のパッド領域１７Ｒの接続パッド１７とがＡｕワイヤなどの金属ワイヤ３１で電気的に接続される。 On the uppermost memory chip 21-8, a rectangular controller chip 22 smaller in size than the memory chip 21 is stacked. The controller chip 22 selects a memory chip 21 that writes and reads data from the plurality of memory chips 21-1 to 21-8, writes data to the selected memory chip 21, and stores it in the selected memory chip 21. The read data is read out. Electrode pads 220A and 220B are formed on the upper surface of the controller chip 22, and the electrode pads 220A arranged along the first outer sides and the connection pads 16 in the third pad region 16R of the wiring board 11 Are electrically connected by a metal wire 31 such as an Au wire, and the electrode pad 220B arranged along the second outer side and the connection pad 17 in the fourth pad region 17R of the wiring substrate 11 are Au wires or the like. The metal wire 31 is electrically connected.
複数のメモリチップ２１は、その積層（ワイヤボンディング）の仕方によって第１および第２のメモリチップ群２１Ａ，２１Ｂに分けられる。第１のメモリチップ群２１Ａは、４個のメモリチップ２１−１〜２１−４で構成され、第２のメモリチップ群２１Ｂは、４個のメモリチップ２１−５〜２１−８で構成されている。第１のメモリチップ群２１Ａを構成する４個のメモリチップ２１−１〜２１−４は、配線基板１１の素子搭載部１９上に階段状に積層されている。第２のメモリチップ群２１Ｂを構成する４個のメモリチップ２１−５〜２１−８は、第１のメモリチップ群２１Ａ上に順に階段状に積層されている。なお、第２のメモリチップ群２１Ｂの階段方向（階段状に積層されたメモリチップ２１の上段に向かう方向）は、第１のメモリチップ群２１Ａの階段方向とは逆方向となっている。 The plurality of memory chips 21 are divided into first and second memory chip groups 21A and 21B depending on the way of stacking (wire bonding). The first memory chip group 21A is composed of four memory chips 21-1 to 21-4, and the second memory chip group 21B is composed of four memory chips 21-5 to 21-8. Yes. The four memory chips 21-1 to 21-4 constituting the first memory chip group 21 </ b> A are stacked on the element mounting portion 19 of the wiring substrate 11 in a step shape. The four memory chips 21-5 to 21-8 constituting the second memory chip group 21B are stacked stepwise in order on the first memory chip group 21A. The staircase direction of the second memory chip group 21B (the direction toward the upper stage of the memory chips 21 stacked in a staircase pattern) is opposite to the staircase direction of the first memory chip group 21A.
第１のメモリチップ群２１Ａを構成する４個のメモリチップ２１−１〜２１−４は、電極パッド２１０を有する電極形成面を上方に向けた状態で、電極パッド配列辺が配線基板１１の第１のパッド領域１４Ｒの近傍に位置するとともに、下段のメモリチップ２１の電極パッド２１０が露出するように、階段状に積層される。 The four memory chips 21-1 to 21-4 constituting the first memory chip group 21 </ b> A have the electrode pad arrangement side of the wiring substrate 11 in the state where the electrode formation surface having the electrode pads 210 faces upward. The layers are stacked in a stepped manner so that the electrode pads 210 of the lower memory chip 21 are exposed while being located in the vicinity of one pad region 14R.
具体的には、第１のメモリチップ群２１Ａを構成する最下段（１段目）のメモリチップ２１−１は、電極パッド２１０を有する電極形成面を上方に向け、配線基板１１の素子搭載部１９上に図示しない接着層を介して接着されている。接着層には、一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とする熱硬化性または光硬化性のダイアタッチフィルム（接着剤フィルム）が用いられる。上記したように、メモリチップ２１−１は、電極パッド配列辺を配線基板１１の長辺１３Ｂに向けて配置されている。 Specifically, the lowermost (first stage) memory chip 21-1 constituting the first memory chip group 21 </ b> A has the electrode formation surface having the electrode pads 210 facing upward, and the element mounting portion of the wiring substrate 11. It adhere | attaches on the 19th through the contact bonding layer which is not illustrated. For the adhesive layer, a thermosetting or photocurable die attach film (adhesive film) mainly composed of a general polyimide resin, epoxy resin, acrylic resin or the like is used. As described above, the memory chip 21-1 is arranged with the electrode pad array side facing the long side 13 </ b> B of the wiring board 11.
２段目のメモリチップ２１−２は、電極パッド２１０を有する電極形成面を上方に向け、１段目のメモリチップ２１−１上に図示しない接着層を介して接着されている。このとき、短辺の位置を１段目のメモリチップ２１−１の位置と一致させながら長辺の位置を、１段目のメモリチップ２１−１の電極パッド２１０を露出させるように１段目のメモリチップ２１−１の配置位置から短辺方向に沿うようにずらして配置する。同様に、３段目と４段目のメモリチップ２１−３，２１−４も、下段側のメモリチップ２１の電極パッド２１０が露出するように長辺の位置を短辺方向に沿ってずらし、図示しない接着層を介して接着されている。なお、これらのメモリチップ２１−１〜２１−４間を接着する接着層として、上述したダイアタッチフィルムが用いられる。 The second-stage memory chip 21-2 is bonded to the first-stage memory chip 21-1 via an adhesive layer (not shown) with the electrode formation surface having the electrode pads 210 facing upward. At this time, the position of the long side is aligned with the position of the first-stage memory chip 21-1, and the position of the long side is set to expose the electrode pad 210 of the first-stage memory chip 21-1. The memory chip 21-1 is arranged so as to be shifted from the arrangement position of the memory chip 21-1 along the short side direction. Similarly, the third and fourth memory chips 21-3 and 21-4 are also shifted along the shorter side so that the electrode pads 210 of the lower memory chip 21 are exposed. It adhere | attaches through the contact bonding layer which is not shown in figure. Note that the above-described die attach film is used as an adhesive layer for bonding the memory chips 21-1 to 21-4.
そして、第１のメモリチップ群２１Ａの各メモリチップ２１−１〜２１−４の電極パッド２１０と、配線基板１１の第１のパッド領域１４Ｒに配置された接続パッド１４との間が、Ａｕワイヤなどの第１の金属ワイヤ３１を介して電気的に接続される。 The space between the electrode pads 210 of the memory chips 21-1 to 21-4 of the first memory chip group 21A and the connection pads 14 arranged in the first pad region 14R of the wiring board 11 is Au wire. Are electrically connected via the first metal wire 31.
第２のメモリチップ群２１Ｂを構成する４個のメモリチップ２１−５〜２１−８は、電極パッド２１０を有する電極形成面を上方に向けた状態で、電極パッド配列辺が配線基板１１の第２のパッド領域１５Ｒの近傍に位置するとともに、下段のメモリチップ２１の電極パッド２１０が露出するように、第１のメモリチップ群２１Ａの４段目のメモリチップ２１−４上に階段状に積層される。なお、第２のメモリチップ群２１Ｂのメモリチップ２１−５〜２１−８の電極パッド配列辺は、第１のメモリチップ群２１Ａのメモリチップ群の電極パッド配列辺に対向する辺となっている。 The four memory chips 21-5 to 21-8 constituting the second memory chip group 21B have the electrode pad arrangement side of the wiring substrate 11 with the electrode formation surface having the electrode pads 210 facing upward. Is stacked in a stepped manner on the fourth memory chip 21-4 of the first memory chip group 21A so that the electrode pad 210 of the lower memory chip 21 is exposed, and is located in the vicinity of the second pad area 15R. Is done. Note that the electrode pad arrangement sides of the memory chips 21-5 to 21-8 of the second memory chip group 21B are sides opposite to the electrode pad arrangement sides of the memory chip group of the first memory chip group 21A. .
具体的には、第２のメモリチップ群２１Ｂを構成する最下段（５段目）のメモリチップ２１−５は、電極パッド２１０を有する電極形成面を上方に向け、第１のメモリチップ群２１Ａにおける最上段（４段目）のメモリチップ２１−４上に図示しない接着層を介して接続されている。このとき、短辺の位置を４段目のメモリチップ２１−４の位置と一致させながら長辺の位置を、４段目のメモリチップ２１−４の電極パッド２１０を露出させるように４段目のメモリチップ２１−４の配置位置から短辺方向に沿うようにずらして配置する。この接着層として、上記したダイアタッチフィルムが用いられる。また、メモリチップ２１−５は、パッド配列辺を配線基板１１の長辺１３Ａに向けて配置されている。 Specifically, the lowermost (fifth stage) memory chip 21-5 constituting the second memory chip group 21B has the electrode formation surface having the electrode pads 210 facing upward, and the first memory chip group 21A. Are connected to the uppermost (fourth) memory chip 21-4 via an adhesive layer (not shown). At this time, the position of the long side is aligned with the position of the memory chip 21-4 at the fourth stage, and the position of the long side is exposed to expose the electrode pad 210 of the memory chip 21-4 at the fourth stage. The memory chip 21-4 is arranged so as to be shifted from the arrangement position of the memory chip 21-4 along the short side direction. As the adhesive layer, the above-mentioned die attach film is used. Further, the memory chip 21-5 is arranged with the pad arrangement side facing the long side 13 </ b> A of the wiring board 11.
６段目のメモリチップ２１−６は、電極パッド２１０を有する電極形成面を上方に向け、５段目のメモリチップ２１−５上に図示しない接着層を介して接着されている。このとき、短辺の位置を５段目のメモリチップ２１−５の位置と一致させながら、長辺の位置を５段目のメモリチップ２１−５の電極パッド２１０が露出するように、５段目のメモリチップ２１−５の配置位置から短辺方向に沿ってずらして配置する。７段目と８段目のメモリチップ２１−７，２１−８についても、同様にして下段のメモリチップ２１に対して接着層を介して配置されている。なお、これらのメモリチップ２１−５〜２１−８間を接着する接着層として、上述したダイアタッチフィルムが用いられる。 The sixth-stage memory chip 21-6 is bonded to the fifth-stage memory chip 21-5 via an adhesive layer (not shown) with the electrode formation surface having the electrode pads 210 facing upward. At this time, while the position of the short side is made coincident with the position of the memory chip 21-5 at the fifth stage, the position of the long side is set to the fifth stage so that the electrode pad 210 of the memory chip 21-5 at the fifth stage is exposed. The memory chip 21-5 is arranged so as to be shifted from the arrangement position of the eye memory chip 21-5 along the short side direction. Similarly, the seventh-stage and eighth-stage memory chips 21-7 and 21-8 are also arranged with respect to the lower-stage memory chip 21 via an adhesive layer. Note that the above-described die attach film is used as an adhesive layer for bonding the memory chips 21-5 to 21-8.
そして、第２のメモリチップ群２１Ｂの各メモリチップ２１−５〜２１−８の電極パッド２１０と、配線基板１１の第２のパッド領域１５Ｒに配置された接続パッド１５との間は、Ａｕワイヤなどの第２の金属ワイヤ３１を介して電気的に接続される。 An Au wire is provided between the electrode pads 210 of the memory chips 21-5 to 21-8 of the second memory chip group 21B and the connection pads 15 arranged in the second pad region 15R of the wiring board 11. Are electrically connected through the second metal wire 31.
以上のようにして配線基板１１条に形成されたメモリチップ２１やコントローラチップ２２は、金属ワイヤ３１とともに、たとえばエポキシ樹脂からなる封止樹脂層３５で一体的に封止される。 The memory chip 21 and the controller chip 22 formed on the wiring board 11 as described above are integrally sealed together with the metal wires 31 with a sealing resin layer 35 made of, for example, an epoxy resin.
上記の図で示した例では、メモリチップ２１は８段重ねの構成となっているが、これは、従来例よりもメモリチップ２１の数を増やして高容量化を達成しようとするものである。そのため、たとえば従来ではメモリチップ２１が４段重ねの構成であったものが、ここでは８段重ねの構成とする場合を示している。また、マイクロＳＤカードなどの半導体メモリ装置は、外形寸法が決まっているので、メモリチップ２１の数を増やす場合には、接着剤の厚さも含めたメモリチップ２１の厚さを薄くしなければならない。 In the example shown in the above figure, the memory chips 21 have a configuration of eight stages, which is intended to achieve a higher capacity by increasing the number of memory chips 21 than in the conventional example. . For this reason, for example, a conventional memory chip 21 having a four-layered structure is shown here, but here a case of a eight-layered structure is shown. In addition, since the external dimensions of a semiconductor memory device such as a micro SD card are determined, when the number of memory chips 21 is increased, the thickness of the memory chip 21 including the thickness of the adhesive must be reduced. .
図３は、配線基板上に積層されるチップと接着剤の厚さの一例を示す図である。なお、接着剤の厚さは、対応するチップ２１，２２の下側につける接着剤の厚さを示している。この図に示されるように、１段目と５段目のメモリチップ２１−１，２１−５の厚さは、それぞれ６０μｍと９２μｍであり、他のメモリチップ２１の厚さは２８〜３６μｍであり、コントローラチップ２２（９段目）の厚さは２５μｍである。１段目と５段目のメモリチップ２１−１，２１−５は、他のメモリチップに比して厚くなっている。１段目のメモリチップ２１−１は、配線基板１１の表面に存在する凹凸部（配線層の有無による段差、スルーホール部による段差、端子やテストパッドによる段差などに起因する凹凸部）上に配置され、封止樹脂層３５の樹脂成形時に局所的に大きな圧力が付加されるので、薄くしすぎるとモールド成形時に局所的な圧力で割れてしまう虞があるため、他のメモリチップに比して厚くしている。また、９段目のメモリチップ２１−９は、８段目のメモリ素子２１−８で支持されているものの、他のメモリ素子に比べると支持構造に劣るため、他のメモリチップに比して厚くしている。また、これらのメモリチップ２１やコントローラチップ２２間を固定する接着層の厚さは、５〜２０μｍとなっている。このように、マイクロＳＤカードの場合には、５０μｍ以下の厚さ、特に３６μｍ以下の厚さのメモリチップ２１が使用されている。 FIG. 3 is a diagram illustrating an example of the thickness of a chip and an adhesive stacked on a wiring board. Note that the thickness of the adhesive indicates the thickness of the adhesive attached to the lower side of the corresponding chips 21 and 22. As shown in this figure, the thicknesses of the first and fifth memory chips 21-1 and 21-5 are 60 μm and 92 μm, respectively, and the thicknesses of the other memory chips 21 are 28 to 36 μm. Yes, the thickness of the controller chip 22 (9th stage) is 25 μm. The first and fifth memory chips 21-1, 21-5 are thicker than the other memory chips. The first-stage memory chip 21-1 is on an uneven portion (a step due to the presence or absence of a wiring layer, a step due to a through-hole portion, a step due to a terminal or a test pad) on the surface of the wiring substrate 11. Since a large pressure is applied locally during molding of the sealing resin layer 35, if it is too thin, there is a risk of cracking due to local pressure during molding, compared to other memory chips. It is thick. In addition, although the ninth-stage memory chip 21-9 is supported by the eighth-stage memory element 21-8, it is inferior to the other memory elements in comparison with other memory chips. It is thick. The thickness of the adhesive layer that fixes between the memory chip 21 and the controller chip 22 is 5 to 20 μm. Thus, in the case of a micro SD card, the memory chip 21 having a thickness of 50 μm or less, particularly 36 μm or less is used.
ここで、このような５０μｍ以下の厚さのメモリチップ２１を有する半導体装置１０の製造方法の一例と、その製造工程における問題点について説明する。図４は、半導体装置の製造方法の手順の一例を模式的に示す断面図である。メモリチップ２１とコントローラチップ２２は、裏面研削処理が行われた後、チップ形状に切り出される。ついで、配線基板１１上に４枚のメモリチップ２１−１〜２１−４を第１の階段方向に階段状となるように、図示しないダイアタッチフィルムなどの接着剤を介して積層する（図４（ａ））。その後、メモリチップ２１−１〜２１−４間の接着剤を硬化（キュア）させるための熱処理を行った後、ワイヤボンディングを行って、配線基板１１上の接続パッド１４とメモリチップ２１−１〜２１−４上の電極パッド２１０との間を金属ワイヤ３１で接続する（図４（ｂ））。 Here, an example of a manufacturing method of the semiconductor device 10 having such a memory chip 21 having a thickness of 50 μm or less and problems in the manufacturing process will be described. FIG. 4 is a cross-sectional view schematically showing an example of the procedure of the method for manufacturing a semiconductor device. The memory chip 21 and the controller chip 22 are cut into a chip shape after the back surface grinding process is performed. Next, the four memory chips 21-1 to 21-4 are stacked on the wiring substrate 11 through an adhesive such as a die attach film (not shown) so as to be stepped in the first step direction (FIG. 4). (A)). Thereafter, after heat treatment for curing (curing) the adhesive between the memory chips 21-1 to 21-4, wire bonding is performed to connect the connection pads 14 on the wiring board 11 and the memory chips 21-1 to 21-1. The electrode pad 210 on 21-4 is connected with the metal wire 31 (FIG. 4B).
ついで、メモリチップ２１−４上に、第１の階段方向とは逆の第２の階段方向に階段状に、４枚のメモリチップ２１−５〜２１−８を接着剤を介して積層し（図４（ｃ））、さらに、図示しないが、最上段のメモリチップ２１−８の上面の所定の位置に、コントローラチップ２２を接着剤を介して配置する。その後、チップ２１−５〜２１−８，２２間の接着剤を硬化させるための熱処理を行った後、ワイヤボンディングを行って、配線基板１１上の接続パッド１５，１６，１７と、メモリチップ２１−５〜２１−８上およびコントローラチップ２２上の電極パッド２１０，２２０Ａ，２２０Ｂとの間を金属ワイヤ３１で接続する（図４（ｄ））。最後に、ポリイミドなどの樹脂で配線基板１１上に積層されたメモリチップ２１−１〜２１−８とコントローラチップ２２とを封止する封止樹脂層３５を形成する（図４（ｅ））。 Next, on the memory chip 21-4, four memory chips 21-5 to 21-8 are stacked with an adhesive in a second staircase direction opposite to the first staircase direction ( Further, although not shown, the controller chip 22 is disposed at a predetermined position on the upper surface of the uppermost memory chip 21-8 with an adhesive. Thereafter, after heat treatment for curing the adhesive between the chips 21-5 to 21-8, 22, wire bonding is performed, and the connection pads 15, 16, 17 on the wiring board 11 and the memory chip 21 are processed. The metal wires 31 connect the electrode pads 210, 220A, and 220B on −5 to 21-8 and on the controller chip 22 (FIG. 4D). Finally, a sealing resin layer 35 for sealing the memory chips 21-1 to 21-8 and the controller chip 22 stacked on the wiring board 11 with a resin such as polyimide is formed (FIG. 4E).
ところで、半導体チップの厚さが５０μｍ以下のように薄くなると、半導体チップ自体および半導体チップの積層時に反りが生じることになる。 By the way, when the thickness of the semiconductor chip is reduced to 50 μm or less, warpage occurs when the semiconductor chip itself and the semiconductor chip are stacked.
たとえば、チップ形状加工後にメモリチップ２１やコントローラチップ２２などの半導体チップは、素子を保護する保護膜であるポリイミドやマウント剤の応力によって、半導体チップ自体に反りが発生する。チップ研削後の半導体チップの反り量はチップサイズが大きくなるにしたがって大きくなり、たとえば厚さが３０μｍで面積が１００ｍｍ2程度の半導体チップの場合の反り量は６００μｍとなり、半導体チップのマウント後にも反りが残ってしまう。 For example, semiconductor chips such as the memory chip 21 and the controller chip 22 after the chip shape processing are warped by the stress of polyimide, which is a protective film that protects the elements, and the stress of the mounting agent. The amount of warpage of the semiconductor chip after chip grinding increases as the chip size increases. For example, the amount of warpage in the case of a semiconductor chip having a thickness of 30 μm and an area of about 100 mm 2 is 600 μm. Will remain.
図５は、半導体チップの厚さと反り量との関係を示す図である。この図において、横軸は半導体チップの厚さ（μｍ）を示しており、縦軸は半導体チップの反り量（μｍ）を示している。この図に示されるように、半導体チップの厚さが薄くなるほど、半導体チップの反り量は指数関数的に増大していく。また、図１や図２に示されるように、階段状に半導体チップを積層する構造の場合には、下部の半導体チップと上部の半導体チップとをずらして積層させるオーバハング形状となるので、反りが顕著になる。 FIG. 5 is a diagram showing the relationship between the thickness of the semiconductor chip and the amount of warpage. In this figure, the horizontal axis indicates the thickness (μm) of the semiconductor chip, and the vertical axis indicates the amount of warp (μm) of the semiconductor chip. As shown in this figure, as the thickness of the semiconductor chip decreases, the amount of warpage of the semiconductor chip increases exponentially. In addition, as shown in FIGS. 1 and 2, in the case of a structure in which semiconductor chips are stacked stepwise, an overhang shape is formed in which a lower semiconductor chip and an upper semiconductor chip are stacked in a stacked manner, so that warpage is caused. Become prominent.
そこで、厚さが５０μｍ以下となるような半導体チップを積層して半導体装置を製造する場合において、図４（ａ）に示されるように、２段目のメモリチップ２１−２に反りが発生し、接着剤を硬化させていない状態で、３段目と４段目のメモリチップ２１−３，２１−４を積層し、さらに５段目以降のメモリチップ２１−５〜２１−８を積層すると、図４（ｃ）に示されるように、メモリチップ２１−２〜２１−４にチップクラック４２が発生してしまう。 Therefore, when a semiconductor device is manufactured by stacking semiconductor chips having a thickness of 50 μm or less, as shown in FIG. 4A, warpage occurs in the second-stage memory chip 21-2. When the adhesive is not cured, the third and fourth memory chips 21-3 and 21-4 are stacked, and the fifth and subsequent memory chips 21-5 to 21-8 are stacked. As shown in FIG. 4C, a chip crack 42 occurs in the memory chips 21-2 to 21-4.
また、半導体チップを複数積層した積層構造においては、下段（直下）の半導体チップの厚さよりも薄い半導体チップを積層し、接着剤を硬化させないままの状態にしておいた場合に、半導体チップの厚みの差による応力によって、薄く加工された半導体チップの反り量はさらに大きくなる。たとえば、図４（ｂ）、（ｃ）に示されるように、この反りによって、厚いメモリチップ２１−１と薄いメモリチップ２１−２との間が剥がれてしまう口開き部４１が発生してしまう。 Also, in a stacked structure in which a plurality of semiconductor chips are stacked, the thickness of the semiconductor chip is reduced when a semiconductor chip thinner than the lower (directly below) semiconductor chip is stacked and the adhesive is left uncured. Due to the stress due to the difference, the amount of warpage of the thinly processed semiconductor chip further increases. For example, as shown in FIGS. 4B and 4C, the warp generates a mouth opening portion 41 where the thick memory chip 21-1 and the thin memory chip 21-2 are peeled off. .
そして、このような口開き部４１が発生した状態のメモリチップ２１を含む配線基板１１上の積層構造をそのまま樹脂封止すると、樹脂中のフィラーが口開き部４１に浸入し、口開きがさらに拡大してチップクラックが発生してしまう。図６は、口開き部にフィラーが浸入した状態を示す半導体装置の光学顕微鏡による断面写真である。この図では、厚いメモリチップ２１−１と薄いメモリチップ２１−２の間の口開き部４１に、封止樹脂のフィラー４３が入り込んでしまっている状態が示されている。そして、このチップクラックによってリークが発生してしまう問題点があった。 Then, when the laminated structure on the wiring substrate 11 including the memory chip 21 in the state where the opening part 41 is generated is resin-sealed as it is, the filler in the resin enters the opening part 41 and the opening is further increased. It expands and chip cracks occur. FIG. 6 is a cross-sectional photograph taken by an optical microscope of a semiconductor device showing a state in which a filler has entered the opening portion. In this figure, a state in which a sealing resin filler 43 has entered the mouth opening 41 between the thick memory chip 21-1 and the thin memory chip 21-2 is shown. And there was a problem that a leak occurred due to this chip crack.
そこで、このように５０μｍ以下の半導体チップと、それよりも厚い半導体チップとを混在して積層した構造の半導体装置１０の製造において、上記した薄い半導体チップの反りによる口開き部４１を発生させずに複数の半導体チップを積層させることが重要となる。本実施の形態では、厚い半導体チップの上にダイアタッチフィルムなどの接着剤を介して薄い半導体チップを積層させた場合に、薄い半導体チップを積層した直後に、厚い半導体チップと薄い半導体チップとの間の接着剤を硬化させるようにしている。つまり、厚い半導体チップの上に接着剤を介して薄い半導体チップを積層させた後、薄い半導体チップをさらに続けて積層させることなく、厚い半導体チップと薄い半導体チップとの間の接着剤を硬化させ、その後に薄い半導体チップを積層させるようにしている。 Therefore, in the manufacture of the semiconductor device 10 having the structure in which the semiconductor chips having a thickness of 50 μm or less and the thicker semiconductor chips are mixed and laminated, the opening 41 due to the warp of the thin semiconductor chip is not generated. It is important to stack a plurality of semiconductor chips. In the present embodiment, when a thin semiconductor chip is laminated on a thick semiconductor chip via an adhesive such as a die attach film, immediately after the thin semiconductor chip is laminated, the thick semiconductor chip and the thin semiconductor chip are The adhesive between them is cured. In other words, after a thin semiconductor chip is stacked on the thick semiconductor chip via an adhesive, the adhesive between the thick semiconductor chip and the thin semiconductor chip is cured without further stacking the thin semiconductor chip. Thereafter, a thin semiconductor chip is stacked.
以下では、口開き部４１の発生を抑制することが可能なこの実施の形態による半導体装置１０の製造方法について説明する。図７〜図１０は、本発明の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す平面図であり、図１１〜図１２は、図７〜図１０のＢ−Ｂ断面図である。ここでは、図１と図２に示される半導体メモリカードの製造方法を例に挙げて説明する。 Below, the manufacturing method of the semiconductor device 10 by this embodiment which can suppress generation | occurrence | production of the opening part 41 is demonstrated. 7 to 10 are plan views schematically showing an example of the procedure of the method of manufacturing the semiconductor device according to the embodiment of the present invention. FIGS. 11 to 12 are cross sections taken along the line BB in FIGS. FIG. Here, the manufacturing method of the semiconductor memory card shown in FIGS. 1 and 2 will be described as an example.
まず、配線が形成された配線基板１１の第２の主面１１ｂ側の素子搭載部１９上に、ダイアタッチフィルムなどの接着剤２３を介して、厚さ６０μｍのメモリチップ２１−１を配置する（図７（ａ）、図１１（ａ））。ここでは、メモリチップ２１−１の電極パッド２１０が配列されている電極パッド配列辺を配線基板１１の第１のパッド領域１４Ｒと近接するように配置する。 First, a memory chip 21-1 having a thickness of 60 μm is disposed on the element mounting portion 19 on the second main surface 11 b side of the wiring substrate 11 on which the wiring is formed via an adhesive 23 such as a die attach film. (FIG. 7A, FIG. 11A). Here, the electrode pad arrangement side where the electrode pads 210 of the memory chip 21-1 are arranged is arranged so as to be close to the first pad region 14R of the wiring board 11.
ついで、メモリチップ２１−１の電極パッド２１０が形成されていない上面に接着剤２３を貼り付け、厚さ２８μｍのメモリチップ２１−２を配置する（図７（ｂ）、図１１（ｂ））。ここでは、メモリチップ２１−１，２１−２の短辺の位置を一致させ、下段のメモリチップ２１−１の電極パッド２１０が露出するように、メモリチップ２１−２の長辺の位置を下段のメモリチップ２１−１の長辺の位置から短辺方向に沿ってずらして配置する。また、下段のメモリチップ２１−１と同様に、メモリチップ２１−２の電極パッド配列辺を配線基板１１の第１のパッド領域１４Ｒと近接するように配置する。 Next, the adhesive 23 is attached to the upper surface of the memory chip 21-1 where the electrode pads 210 are not formed, and the memory chip 21-2 having a thickness of 28 μm is disposed (FIGS. 7B and 11B). . Here, the position of the long side of the memory chip 21-1 is aligned with the position of the short side of the memory chip 21-1, 21-2 so that the electrode pad 210 of the memory chip 21-1 on the lower stage is exposed. The memory chip 21-1 is arranged so as to be shifted from the long side position along the short side direction. Similarly to the lower memory chip 21-1, the electrode pad array side of the memory chip 21-2 is arranged so as to be close to the first pad region 14R of the wiring board 11.
ここで、メモリチップ２１−２はメモリチップ２１−１に比して薄いので、メモリチップ２１−１，２１−２間に形成された接着剤２３を硬化させるために、キュア処理（熱処理）を行う。なお、この実施の形態で使用される接着剤２３は、キュア処理する温度におけるヤング率（粘度）が１．０×１０-3［ＭＰａ］以下となる接着剤を用いるものとする。このキュア処理によって、接着剤が硬化するので、メモリチップ２１−１とメモリチップと２１−２の間の密着性が増し、メモリチップ２１−１，２１−２間の口開きの発生が防止される（図１１（ｃ））。なお、図１１と図１２においては、キュア処理を行った後の半導体チップ間の接着剤２３の図示を省略している。 Here, since the memory chip 21-2 is thinner than the memory chip 21-1, a curing process (heat treatment) is performed to cure the adhesive 23 formed between the memory chips 21-1, 21-2. Do. The adhesive 23 used in this embodiment is an adhesive having a Young's modulus (viscosity) at a curing temperature of 1.0 × 10 −3 [MPa] or less. Since the adhesive is cured by this curing process, the adhesion between the memory chip 21-1 and the memory chip 21-2 is increased, and the occurrence of opening between the memory chips 21-1 and 21-2 is prevented. (FIG. 11C). 11 and 12, the illustration of the adhesive 23 between the semiconductor chips after the curing process is omitted.
その後、メモリチップ２１−２と同様に、厚さ２８μｍのメモリチップ２１−３，２１−４を続けてメモリチップ２１−２上に階段上に接着剤２３を介して積層させる（図８（ａ）、図１１（ｄ））。ここでは、電極パッド２１０の配置位置がメモリチップ２１−１と同じ方向に形成されるメモリチップ２１−４まで、接着剤２３の硬化を行わずに積層させる。ついで、キュア処理を行って接着剤２３を硬化させた後（図１１（ｅ））、ワイヤボンディングを行って、メモリチップ２１−１〜２１−４の電極パッド２１０と配線基板１１の接続パッド１４との間を金属ワイヤ３１で接続する（図８（ｂ））、図１２（ａ））。 Thereafter, similarly to the memory chip 21-2, memory chips 21-3 and 21-4 having a thickness of 28 μm are continuously stacked on the memory chip 21-2 on the stairs via the adhesive 23 (FIG. 8A). ), FIG. 11 (d)). Here, the adhesive pads 23 are laminated without being cured until the memory chip 21-4, in which the electrode pads 210 are arranged in the same direction as the memory chip 21-1. Next, after curing treatment to cure the adhesive 23 (FIG. 11 (e)), wire bonding is performed to connect the electrode pads 210 of the memory chips 21-1 to 21-4 and the connection pads 14 of the wiring board 11. Are connected by a metal wire 31 (FIG. 8B), FIG. 12A).
その後、メモリチップ２１−４の電極パッドが形成されていない上面に接着剤２３を貼り付け、厚さ９２μｍのメモリチップ２１−５を配置する（図９（ａ））。ここでは、メモリチップ２１−５の短辺の位置を、下段の第１のメモリチップ群２１Ａと一致させ、下段のメモリチップ２１−４の電極パッド２１０が露出するように、メモリチップ２１−５の長辺の位置をメモリチップ２１−４の長辺の位置から短辺方向にずらして配置する。このとき、メモリチップ２１−５の電極パッド配列辺を配線基板１１の第２のパッド領域１５Ｒと近接するように配置する。つまり、下段のメモリチップ２１−１〜２１−４の電極パッド配列辺とは対向する位置に電極パッド配列辺が位置するように、メモリチップ２１−５を配置する。また、メモリチップ２１−５上にも接着剤２３を介して、厚さ２８μｍのメモリチップ２１−６を、メモリチップ２１−５の配置位置からメモリチップ２１−５の電極パッド２１０が露出するようにずらして配置する（図９（ｂ）、図１２（ｂ））。 Thereafter, the adhesive 23 is attached to the upper surface of the memory chip 21-4 where the electrode pads are not formed, and the memory chip 21-5 having a thickness of 92 μm is disposed (FIG. 9A). Here, the position of the short side of the memory chip 21-5 is matched with the first memory chip group 21A in the lower stage, and the memory chip 21-5 is exposed so that the electrode pad 210 of the lower memory chip 21-4 is exposed. The position of the long side is shifted from the position of the long side of the memory chip 21-4 in the short side direction. At this time, the electrode pad arrangement side of the memory chip 21-5 is arranged so as to be close to the second pad region 15R of the wiring board 11. That is, the memory chip 21-5 is arranged so that the electrode pad arrangement side is located at a position opposite to the electrode pad arrangement side of the lower memory chips 21-1 to 21-4. Further, the memory chip 21-6 having a thickness of 28 μm is also exposed on the memory chip 21-5 via the adhesive 23 so that the electrode pads 210 of the memory chip 21-5 are exposed from the arrangement position of the memory chip 21-5. (FIGS. 9B and 12B).
ここで、メモリチップ２１−６は、メモリチップ２１−５よりも薄いので、メモリチップ２１−６を配置後に、接着剤２３の硬化処理を行う（図１２（ｃ））。これによって、メモリチップ２１−５，２１−６間の密着性が増し、メモリチップ２１−５，２１−６間の口開き部の発生が防止される。 Here, since the memory chip 21-6 is thinner than the memory chip 21-5, the adhesive 23 is cured after the memory chip 21-6 is arranged (FIG. 12C). As a result, the adhesion between the memory chips 21-5 and 21-6 increases, and the occurrence of an opening between the memory chips 21-5 and 21-6 is prevented.
その後、厚さ２８μｍのメモリチップ２１−７と厚さ３６μｍのメモリチップ２１−８を続けてメモリチップ２１−６上に第２の階段方向に階段上に接着剤２３を介して積層させ、さらにメモリチップ２１−８の上面の所定の位置に接着剤２３を介してコントローラチップ２２を配置する（図１０、図１２（ｄ））。ついで、キュア処理を行って接着剤２３を硬化させた後、ワイヤボンディングによって、メモリチップ２１−５〜２１−８の電極パッド２１０と配線基板１１の接続パッド１５との間と、コントローラチップ２２の電極パッド２２０Ａ，２２０Ｂと配線基板１１の接続パッド１６，１７との間を金属ワイヤ３１で接続する（図１２（ｅ））。 Thereafter, the memory chip 21-7 having a thickness of 28 μm and the memory chip 21-8 having a thickness of 36 μm are successively laminated on the memory chip 21-6 in the second step direction via the adhesive 23 on the step, The controller chip 22 is disposed at a predetermined position on the upper surface of the memory chip 21-8 via the adhesive 23 (FIGS. 10 and 12 (d)). Next, after the curing process is performed to cure the adhesive 23, the wire bonding is performed between the electrode pads 210 of the memory chips 21-5 to 21-8 and the connection pads 15 of the wiring substrate 11, and the controller chip 22. The electrode pads 220A and 220B and the connection pads 16 and 17 of the wiring board 11 are connected by the metal wire 31 (FIG. 12E).
そして、ポリイミドなどの樹脂で、メモリチップとコントローラチップ２２を積層した配線基板１１を封止し、封止樹脂層３５を形成する。図１３は、樹脂封止された状態の半導体装置の断面の様子を示す光学顕微鏡写真である。（ａ）は低倍率での断面写真であり、（ｂ）は（ａ）のＣの部分の拡大写真である。樹脂封止時においては、厚い半導体チップとその上部に配置される薄い半導体チップとの間、この図１３においては、メモリチップ２１−５，２１−６間に、口開き部が形成されないので、樹脂のフィラー４３が入り込むことがなく、チップクラックの発生を抑えることができる。以上のようにして、図１と図２に示される半導体装置１０が得られる。 Then, the wiring substrate 11 on which the memory chip and the controller chip 22 are laminated is sealed with a resin such as polyimide, and the sealing resin layer 35 is formed. FIG. 13 is an optical micrograph showing a cross-sectional state of the semiconductor device in a resin-sealed state. (A) is a cross-sectional photograph at a low magnification, and (b) is an enlarged photograph of a portion C in (a). At the time of resin sealing, since the opening portion is not formed between the thick semiconductor chip and the thin semiconductor chip arranged on the upper part, in FIG. 13, between the memory chips 21-5 and 21-6, The resin filler 43 does not enter, and the generation of chip cracks can be suppressed. As described above, the semiconductor device 10 shown in FIGS. 1 and 2 is obtained.
なお、上述した説明では、マイクロＳＤカードを例に挙げて半導体装置１０の製造方法について説明したが、本発明がこれに限定されるものではなく、厚さの薄いチップと厚さの厚いチップとが混在し、これらのチップが積層されるとともに、樹脂封止（モールド）される構造を有する半導体装置であれば、本発明を適用することができる。 In the above description, the method for manufacturing the semiconductor device 10 has been described by taking a micro SD card as an example. However, the present invention is not limited to this, and a thin chip, a thick chip, The present invention can be applied to any semiconductor device having a structure in which these chips are laminated and these chips are laminated and resin-sealed (molded).
また、上述した説明では、厚い半導体チップ上に薄い半導体チップを配置した直後と、ワイヤボンディングを行う前に、半導体チップ間を接続する接着剤を硬化させる処理を行ったが、厚い半導体チップ上に薄い半導体チップを配置した直後に接着剤の硬化処理を行うのであれば、このほかに任意の工程で、たとえば各半導体チップを積層する毎に、または半導体チップを所定の数積層するごとに、接着剤を硬化する処理を行ってもよい。 In the above description, the adhesive that connects the semiconductor chips is cured immediately after the thin semiconductor chip is arranged on the thick semiconductor chip and before the wire bonding is performed. If the adhesive curing process is performed immediately after the thin semiconductor chip is placed, it is bonded in any other process, for example, each time when each semiconductor chip is stacked or every time a predetermined number of semiconductor chips are stacked. You may perform the process which hardens an agent.
さらに、上述した説明では、２つのメモリチップ群をそれぞれ階段方向が逆になるように積層した場合を説明したが、３つのメモリチップ群（チップ群）を直下のメモリチップ群（チップ群）の階段方向と逆になるように積層して形成される半導体装置としてもよい。 Further, in the above description, the case where the two memory chip groups are stacked so that the staircase directions are opposite to each other has been described. However, the three memory chip groups (chip groups) are connected to the memory chip group (chip group) directly below. A semiconductor device may be formed by being stacked so as to be opposite to the staircase direction.
この実施の形態によれば、厚さの異なる複数の半導体チップを積層させて、樹脂モールドする場合に、厚い半導体チップ上に接着剤を介して薄い半導体チップを積層させた直後に接着剤を硬化させるようにしたので、反りを有する薄い半導体チップでも厚い半導体チップ上に密着させることができる。これによって、厚い半導体チップと薄い半導体チップとの間に口開き部４１が発生せず、樹脂封止する際に樹脂のフィラーが口開き部４１に入り込まないので、チップクラック４２が発生しない。そして、チップクラック４２が発生しないので、リークが生じず、製品不良のない半導体装置１０を製造することができるという効果を有する。 According to this embodiment, when a plurality of semiconductor chips having different thicknesses are stacked and resin-molded, the adhesive is cured immediately after the thin semiconductor chips are stacked on the thick semiconductor chip via the adhesive. Therefore, even a thin semiconductor chip having warpage can be brought into close contact with the thick semiconductor chip. Accordingly, the opening portion 41 does not occur between the thick semiconductor chip and the thin semiconductor chip, and the resin filler does not enter the opening portion 41 when the resin is sealed, so that the chip crack 42 does not occur. And since the chip crack 42 does not generate | occur | produce, it has the effect that a leak does not arise and the semiconductor device 10 without a product defect can be manufactured.
特に、厚さが数十μｍの薄い半導体チップを含む半導体チップを、硬化処理する温度におけるヤング率（粘度）が１．０×１０-3［ＭＰａ］以下となる接着剤を用いて自半導体チップよりも厚い半導体チップ上に積層する場合に、上記した方法で半導体装置を製造すると、口開き部４１を効果的に抑えることができる。 In particular, the self-semiconductor chip using an adhesive having a Young's modulus (viscosity) at a temperature at which the semiconductor chip including a thin semiconductor chip having a thickness of several tens of μm is cured is 1.0 × 10 −3 [MPa] or less. When the semiconductor device is manufactured by the above-described method when stacked on a thicker semiconductor chip, the opening portion 41 can be effectively suppressed.
１０…半導体装置、１１…配線基板、１４〜１７…接続パッド、１４Ｒ…第１のパッド領域、１５Ｒ…第２のパッド領域、１６Ｒ…第３のパッド領域、１７Ｒ…第４のパッド領域、１９…素子搭載部、２１…メモリチップ、２１Ａ…第１のメモリチップ群、２１Ｂ…第２のメモリチップ群、２２…コントローラチップ、２３…接着剤、３１…金属ワイヤ、３５…封止樹脂層、４１…口開き部、４２…チップクラック、４３…フィラー、２１０，２２０Ａ，２２０Ｂ…電極パッド。 DESCRIPTION OF SYMBOLS 10 ... Semiconductor device, 11 ... Wiring board, 14-17 ... Connection pad, 14R ... 1st pad area | region, 15R ... 2nd pad area | region, 16R ... 3rd pad area | region, 17R ... 4th pad area | region, 19 ... Element mounting portion, 21 ... Memory chip, 21A ... First memory chip group, 21B ... Second memory chip group, 22 ... Controller chip, 23 ... Adhesive, 31 ... Metal wire, 35 ... Sealing resin layer, 41 ... Opening part, 42 ... Chip crack, 43 ... Filler, 210, 220A, 220B ... Electrode pad.
Claims (5)
熱硬化性または光硬化性の樹脂からなる接着剤を介して下層の第１のチップ上に第２のチップを配置する際に、前記第２のチップが前記第１のチップよりも薄い場合に、前記第２のチップを配置した直後に前記接着剤を硬化させてから、前記第２のチップ上に他の第３のチップを接着剤を介して配置することを特徴とする半導体装置の製造方法。 In a manufacturing method of a semiconductor device in which a plurality of chips are stacked stepwise on a wiring board and sealed with a resin to manufacture a semiconductor device,
When the second chip is thinner than the first chip when the second chip is disposed on the first chip in the lower layer via an adhesive made of a thermosetting or photo-curable resin Manufacturing the semiconductor device, wherein the adhesive is cured immediately after the second chip is disposed, and then another third chip is disposed on the second chip via the adhesive. Method.
前記第２のチップは、５０μｍ以下の厚さを有し、
前記接着剤は、硬化時の弾性率が１×１０-3ＭＰａ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。 The first chip is thicker than 50 μm,
The second chip has a thickness of 50 μm or less,
The method for manufacturing a semiconductor device according to claim 1, wherein the adhesive has an elastic modulus of 1 × 10 −3 MPa or less when cured.
前記配線基板の接続パッドと前記複数のチップの前記電極パッドとを金属ワイヤで接続する第２の工程と、
最下段のチップよりも下から２段目のチップの方が薄く、前記下から２段目のチップよりも上のチップは直下のチップ以上の厚さを有する複数のチップからなる第２のチップ群を、外形の一辺に沿って配列された電極パッドが前記第１のチップ群の前記チップの前記電極パッドが配列された一辺に対向する位置となるように配置するとともに、直下のチップの前記電極パッドが露出するように、前記第１のチップ群の階段方向とは逆方向に階段状に熱硬化性または光硬化性の樹脂を含む接着剤を介して前記第１のチップ群上に積層し、前記接着剤を硬化する第３の工程と、
前記配線基板の接続パッドと前記第２のチップ群の前記複数のチップの前記電極パッドとを金属ワイヤで接続する第４の工程と、
前記配線基板上の前記第１および第２のチップ群を樹脂で封止する第３の工程と、
を含む半導体装置の製造方法において、
前記第１および第３の工程で、前記接着剤を介して前記最下段のチップ上に前記下から２段目のチップを配置する際に、前記下から２段目のチップを配置した直後に前記接着剤を硬化させてから、前記下から２段目のチップ上に他のチップを前記接着剤を介して配置することを特徴とする半導体装置の製造方法。 The second chip from the bottom is thinner than the bottom chip, and the chip above the second chip from the bottom is a first chip comprising a plurality of chips having a thickness equal to or greater than the chip immediately below. Adhesive containing a thermosetting or photo-curing resin in a step-like manner so that the electrode pads arranged along one side of the outer shape are located in the same direction and the electrode pads of the chip immediately below are exposed A first step of laminating on the wiring board via the step and curing the adhesive;
A second step of connecting the connection pads of the wiring board and the electrode pads of the plurality of chips with metal wires;
The second chip from the bottom is thinner than the bottom chip, and the chip above the second chip from the bottom is a second chip comprising a plurality of chips having a thickness equal to or greater than the chip immediately below. The group is arranged such that the electrode pads arranged along one side of the outer shape are positioned opposite to the one side where the electrode pads of the chips of the first chip group are arranged. Laminated on the first chip group via an adhesive containing a thermosetting or photo-curing resin in a stepwise direction opposite to the stepped direction of the first chip group so that the electrode pads are exposed. And a third step of curing the adhesive;
A fourth step of connecting the connection pads of the wiring board and the electrode pads of the plurality of chips of the second chip group with metal wires;
A third step of sealing the first and second chip groups on the wiring board with a resin;
In a method for manufacturing a semiconductor device including:
Immediately after placing the second-stage chip from the bottom when placing the second-stage chip from the bottom on the bottom-most chip through the adhesive in the first and third steps, After the adhesive is cured, another chip is placed on the second-stage chip from the bottom via the adhesive.
前記下から２段目のチップは、５０μｍ以下の厚さを有し、
前記接着剤は、硬化時の弾性率が１×１０-3ＭＰａ以下であることを特徴とする請求項３または４に記載の半導体装置の製造方法。 The lowermost chip is thicker than 50 μm,
The second chip from the bottom has a thickness of 50 μm or less,
5. The method of manufacturing a semiconductor device according to claim 3, wherein the adhesive has an elastic modulus at curing of 1 × 10 −3 MPa or less.
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| US10943844B2 (en) | 2018-06-21 | 2021-03-09 | Toshiba Memory Corporation | Semiconductor device including multiple chips |
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2009
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