JP2010245102A - Semiconductor device and manufacturing method thereof - Google Patents

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Kenji Hakozaki
謙治 箱崎
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a fuse circuit of which circuit area is reduced, as compared with a conventional one. <P>SOLUTION: A semiconductor device includes the fuse circuit which includes a fuse element and an MOS transistor element whose drain region or source region is electrically connected to one end of the fuse element, in order to supply a current required for melting the fuse element, and which is electrically programmable by selective melting of the fuse element; and the fuse element is positioned on an insulating film directly above the formation region of the MOS transistor element. <P>COPYRIGHT: (C)2011,JPO&amp;INPIT

Description

本発明は、半導体装置及びその製造方法に関する。より詳しくは、本発明は、ヒューズの選択的溶断により電気的にプログラム可能なヒューズ回路を備える半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof. More particularly, the present invention relates to a semiconductor device including a fuse circuit that can be electrically programmed by selective fusing of a fuse and a method for manufacturing the same.

ＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)などのメモリの冗長情報の格納やアナログ回路において所望の出力を得るためのトリミング回路などにヒューズなどで形成されるＯＴＰメモリ(Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅメモリ)がよく使用されている。一般的なＯＴＰメモリは、主にトランジスタのゲート材料からなるヒューズを用い、ヒューズが溶断されて高抵抗化したヒューズ回路とヒューズが非溶断状態の低抵抗なヒューズ回路とにより情報を記録する。
ヒューズ回路の使用例は、例えば特許文献１及び２に記載されている。 OTP memory (One Time Programmable Memory) formed by fuses is often used for storage of redundant information in memories such as SRAM (Static Random Access Memory) and trimming circuits for obtaining desired output in analog circuits. . A general OTP memory uses a fuse mainly made of a gate material of a transistor, and records information by a fuse circuit in which the fuse is blown to increase resistance and a low resistance fuse circuit in which the fuse is not blown.
Examples of use of the fuse circuit are described in Patent Documents 1 and 2, for example.

以下、図を用いてヒューズ回路について説明をする。
図４(ａ)はヒューズ回路を簡略化した等価回路図である。ヒューズの一方の端は電圧供給用端子に接続され、他方の端は溶断用(又は選択用)トランジスタのドレイン電極(又はソース電極)に接続されると同時にセンストランジスタにも接続されている。
ＯＴＰメモリは、このようなヒューズと溶断用トランジスタとセンストランジスタとの組合せからなる回路を複数個含んで構成され、以下のように機能する。 Hereinafter, the fuse circuit will be described with reference to the drawings.
FIG. 4A is an equivalent circuit diagram in which the fuse circuit is simplified. One end of the fuse is connected to the voltage supply terminal, and the other end is connected to the drain electrode (or source electrode) of the fusing (or selection) transistor and simultaneously to the sense transistor.
The OTP memory includes a plurality of circuits composed of a combination of such a fuse, a fusing transistor, and a sense transistor, and functions as follows.

データの書き込み時には、例えば図４(ｂ)に示すように、電圧供給用端子とソース電極(又はドレイン電極)との間に溶断用電圧(Ｖｐｐ＝５Ｖ)を印加し、溶断用トランジスタをオン状態(ＶＧ１＝３.３Ｖ)にする(このとき、センストランジスタ子はオフ状態(ＶＧ２＝０Ｖ)のまま)と、ヒューズの両端間に溶断電流が流れて、発生するジュール熱により該ヒューズが溶断され、当該ヒューズ回路は高抵抗化する。このようにして、選択したヒューズ回路を高抵抗化することによって、高抵抗化ヒューズ回路と低抵抗ヒューズ回路との組合せとしてデータ(情報)が記憶される。   At the time of data writing, for example, as shown in FIG. 4B, a fusing voltage (Vpp = 5V) is applied between the voltage supply terminal and the source electrode (or drain electrode) to turn on the fusing transistor. (VG1 = 3.3V) (At this time, the sense transistor is in an off state (VG2 = 0V)), a fusing current flows between both ends of the fuse, and the fuse is blown by the generated Joule heat. The fuse circuit has a high resistance. Thus, by increasing the resistance of the selected fuse circuit, data (information) is stored as a combination of the high resistance fuse circuit and the low resistance fuse circuit.

データの読み出し時には、例えば図４(ｃ)及び(ｄ)に示すように、電圧供給用端子に電圧(Ｖｐｐ＝３.３Ｖ)を供給し、センストランジスタをオン状態(ＶＧ２＝３.３Ｖ)にする(このとき、溶断用トランジスタはオフ状態(ＶＧ１＝０Ｖ)のまま)と、ヒューズが溶断されていない低抵抗ヒューズ回路ではセンス回路に電流が流れる(ｃ)一方、ヒューズが溶断された高抵抗化ヒューズ回路ではセンス回路には電流は流れない(ｄ)。したがって、電流(又は電圧)をセンス回路で検知することにより、ヒューズ回路の選択的な高抵抗化により記憶された情報の読み出しが可能となる。   At the time of reading data, for example, as shown in FIGS. 4C and 4D, a voltage (Vpp = 3.3V) is supplied to the voltage supply terminal, and the sense transistor is turned on (VG2 = 3.3V). (At this time, if the fusing transistor remains in an off state (VG1 = 0V), in the low resistance fuse circuit in which the fuse is not blown, current flows in the sense circuit (c), while the high resistance in which the fuse is blown In the fuse circuit, no current flows through the sense circuit (d). Therefore, by detecting the current (or voltage) with the sense circuit, the stored information can be read out by selectively increasing the resistance of the fuse circuit.

図５は、従来の溶断用トランジスタとヒューズのレイアウト例である。(ａ)は上面図であり、(ｂ)は(ａ)のＢ−Ｂ'部での断面図である。
図５に示すように、ヒューズ素子５は溶断用トランジスタ素子１の形成領域の側方の半導体基板(フィールド)上に形成されている(特許文献３も参照)。 FIG. 5 is a layout example of a conventional fusing transistor and fuse. (a) is a top view, (b) is a sectional view taken along the line BB ′ of (a).
As shown in FIG. 5, the fuse element 5 is formed on a semiconductor substrate (field) on the side of the formation region of the fusing transistor element 1 (see also Patent Document 3).

特開２００６−１０８５８４号公報JP 2006-108584 A 特開平３−１５５６５２号公報JP-A-3-155562 特開昭５８−６３１４７号公報JP 58-63147 A

ところで、ヒューズを溶断するために必要な電流量は一般には数十ｍＡ程度である。
この為、溶断用トランジスタのチャネル幅Ｗを大きくする必要が生じる。厚さ１００ｎｍのタングステンシリサイドと厚さ１００ｎｍのポリシリコンの積層膜をヒューズとして用いたときの溶断ピーク電流とヒューズ抵抗の関係を図６に示す。例えば幅０.３５μｍ、長さが０.８μｍのヒューズの抵抗は約５８Ω程度であるが、このようなヒューズ素子の溶断には約６０ｍＡの電流が必要であることが分かる。このような大電流を供給できるように溶断用トランジスタとしてはＷ＝１００μｍ以上もの大きなトランジスタが必要となる。 By the way, the amount of current required to blow the fuse is generally about several tens of mA.
For this reason, it is necessary to increase the channel width W of the fusing transistor. FIG. 6 shows the relationship between the fusing peak current and the fuse resistance when a laminated film of tungsten silicide having a thickness of 100 nm and polysilicon having a thickness of 100 nm is used as a fuse. For example, the resistance of a fuse having a width of 0.35 μm and a length of 0.8 μm is about 58Ω, but it can be seen that a current of about 60 mA is required to blow such a fuse element. In order to supply such a large current, a large transistor of W = 100 μm or more is required as a fusing transistor.

また、このような大電流を流すためには、ヒューズへの配線幅を広げ、ヒューズと配線の接続部分のコンタクトプラグの数も多くし、ヒューズ両端の取り出し口の面積も大きくする必要がある(図５参照)。
このように、ヒューズ回路を用いるＯＴＰメモリは、メモリ部の面積が大きくなるという不具合があり、特に容量の大きなＯＴＰメモリではチップ全体に占める割合が大きすぎるという課題があった。 In addition, in order to flow such a large current, it is necessary to widen the wiring width to the fuse, increase the number of contact plugs at the connection portion of the fuse and wiring, and increase the area of the outlets at both ends of the fuse ( (See FIG. 5).
As described above, the OTP memory using the fuse circuit has a problem in that the area of the memory portion becomes large, and in particular, the OTP memory having a large capacity has a problem that the proportion of the entire chip is too large.

本発明者らは、上記の課題が、溶断用トランジスタ素子の形成領域上にヒューズ素子を配置する構成を採用することにより解決できることを見出した。
したがって、本発明は、ヒューズ素子と、該ヒューズ素子を溶断するに必要な電流を供給するために該ヒューズ素子の一端にそのドレイン領域又はソース領域が電気的に接続されているＭＯＳトランジスタ素子とからなる、前記ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を備え、前記ヒューズ素子が前記ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置することを特徴とする半導体装置を提供する。 The present inventors have found that the above problem can be solved by adopting a configuration in which a fuse element is arranged on a forming region of a fusing transistor element.
Therefore, the present invention includes a fuse element and a MOS transistor element having a drain region or a source region electrically connected to one end of the fuse element in order to supply a current necessary for fusing the fuse element. Provided is a semiconductor device comprising a fuse circuit electrically programmable by selective fusing of the fuse element, wherein the fuse element is located on an insulating film immediately above the formation region of the MOS transistor element To do.

本発明はまた、ヒューズ素子が、絶縁膜上に堆積させた導電性膜をパターニングして形成されるか、又は該絶縁膜上に設けられた溝内に導電性膜を埋め込むことにより形成されることを特徴とする、上記の半導体装置の製造方法を提供する。   In the present invention, the fuse element is formed by patterning a conductive film deposited on the insulating film, or formed by embedding a conductive film in a groove provided on the insulating film. A method for manufacturing the semiconductor device is provided.

本発明によれば、従来のものと比較して回路面積が縮小される。この為、所定面積内により容量の大きなメモリを形成することが可能となり、より精度の高いトリミングや、複雑な冗長情報の格納用ＯＴＰメモリを高いコストパフォーマンスで実現できる。   According to the present invention, the circuit area is reduced as compared with the conventional one. Therefore, it is possible to form a memory having a larger capacity within a predetermined area, and it is possible to realize trimming with higher accuracy and an OTP memory for storing complicated redundant information with high cost performance.

本発明の１つの実施形態を示すレイアウト図である。It is a layout figure showing one embodiment of the present invention. 本発明の半導体装置の製造方法の一部を説明する工程断面図である。It is process sectional drawing explaining a part of manufacturing method of the semiconductor device of this invention. 本発明の別の４つの実施形態を示す図である。FIG. 4 shows another four embodiments of the present invention. ヒューズ回路を説明する等価回路図である。It is an equivalent circuit diagram explaining a fuse circuit. 従来のヒューズ回路のレイアウト図である。It is a layout diagram of a conventional fuse circuit. ヒューズの抵抗と溶断ピーク電流との関係を示す図である。It is a figure which shows the relationship between the resistance of a fuse, and a fusing peak current.

＜半導体装置の説明＞
本発明の半導体装置は、ヒューズ素子と、該ヒューズ素子を溶断するに必要な電流を供給するために該ヒューズ素子の一端にそのドレイン領域又はソース領域が電気的に接続されているＭＯＳトランジスタ素子とからなる、前記ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を備え、前記ヒューズ素子が前記ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置することを特徴とする。
本発明においては、ヒューズ素子がＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置している構成であることによって、回路面積の縮小化が図れる。 <Description of Semiconductor Device>
The semiconductor device of the present invention includes a fuse element, a MOS transistor element having a drain region or a source region electrically connected to one end of the fuse element in order to supply a current necessary for fusing the fuse element. A fuse circuit electrically programmable by selective fusing of the fuse element, wherein the fuse element is located on an insulating film immediately above the formation region of the MOS transistor element.
In the present invention, since the fuse element is located on the insulating film immediately above the formation region of the MOS transistor element, the circuit area can be reduced.

本発明の半導体装置の構成について以下に説明する。
（ＭＯＳトランジスタ素子）
ＭＯＳトランジスタ素子は、ゲート、ドレイン領域及びソース領域を有してなるＭＯＳ型トランジスタ素子であればよく、Ｎ-ＭＯＳ、Ｐ-ＭＯＳなどいずれのタイプのものであってもよい。 The structure of the semiconductor device of the present invention will be described below.
(MOS transistor element)
The MOS transistor element may be any MOS type transistor element having a gate, a drain region, and a source region, and may be of any type such as N-MOS or P-MOS.

ＭＯＳトランジスタ素子のドレイン領域及びソース領域の一方は、ヒューズ素子を溶断するに必要な電流(溶断用電流)を供給可能なように、該ヒューズ素子の一端に電気的に接続されており、ＭＯＳトランジスタのオン/オフによってヒューズ素子に溶断用電流を供給するか否かを選択できる。このようなＭＯＳトランジスタ素子を、以下で「選択用ＭＯＳトランジスタ素子」又は「溶断用ＭＯＳトランジスタ素子」と呼ぶこともある。
ヒューズ素子の一端に電気的に接続される選択用ＭＯＳトランジスタ素子の数は、１つのトランジスタ素子が供給可能な電流に依存し、該ヒューズ素子を溶断し得る量の電流を供給するに十分な数であれば、１つであっても複数であってもよい。 One of the drain region and the source region of the MOS transistor element is electrically connected to one end of the fuse element so as to supply a current necessary for blowing the fuse element (melting current). Whether to supply a fusing current to the fuse element can be selected by turning on / off. Such a MOS transistor element may be hereinafter referred to as a “selection MOS transistor element” or a “melting MOS transistor element”.
The number of selection MOS transistor elements electrically connected to one end of the fuse element depends on the current that can be supplied by one transistor element, and is sufficient to supply an amount of current that can blow the fuse element. So long as there is one or more than one.

ヒューズ素子に接続していないソース領域又はドレイン領域は、例えば、所定の電位が印加され得るように、絶縁膜上に設けられた電極端子に接続されてもよいし、又は接地されていてもよい。
１つのヒューズ素子に複数の選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域が電気的に接続される場合、これらＭＯＳトランジスタ素子のゲートには同じゲート信号が入力されるように配線され得る。 The source region or drain region that is not connected to the fuse element may be connected to an electrode terminal provided on the insulating film, or may be grounded so that a predetermined potential can be applied, for example. .
When drain regions or source regions of a plurality of selection MOS transistor elements are electrically connected to one fuse element, wiring can be performed so that the same gate signal is input to the gates of these MOS transistor elements.

選択用ＭＯＳトランジスタ素子は、半導体層に形成され得る。半導体層は、半導体基板自体であっても、支持基板上に形成された層であってもよい。
半導体層を形成する半導体材料は、例えば、シリコン(Ｓｉ)、ゲルマニウム(Ｇｅ)等の元素半導体、III-Ｖ族(ＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓなど)、II-VI族(ＣｄＳ/ＣｄＴｅ、Ｃｕ2Ｓ、ＺｎＳ、ＺｎＳｅなど)、Ｉ-III-VI族、炭化シリコン(ＳｉＣ)、シリコンゲルマニウム(ＳｉＧｅ)等の化合物半導体であり得る。半導体層には、予め、Ｐ型又はＮ型の不純物がドープされていてもよい。 The selection MOS transistor element can be formed in the semiconductor layer. The semiconductor layer may be the semiconductor substrate itself or a layer formed on the support substrate.
Examples of the semiconductor material forming the semiconductor layer include elemental semiconductors such as silicon (Si) and germanium (Ge), III-V group (GaAs, InP, GaAlAs, etc.), II-VI group (CdS / CdTe, Cu 2 S). , ZnS, ZnSe, etc.), I-III-VI group, silicon carbide (SiC), silicon germanium (SiGe), and other compound semiconductors. The semiconductor layer may be previously doped with P-type or N-type impurities.

１つのＭＯＳトランジスタ素子の大きさは特に限定されないが、例えばチャネル幅Ｗは５０〜５００μｍ程度であり得る。   The size of one MOS transistor element is not particularly limited. For example, the channel width W may be about 50 to 500 μm.

選択用ＭＯＳトランジスタ素子は、ドレイン領域側及び/又はソース領域側に低濃度拡散領域(「ＬＤＤ」とも呼ばれる)を有していてもよい。
半導体層上でＭＯＳトランジスタ素子が形成される活性領域は、素子分離領域で区画されていてもよい。素子分離領域は、絶縁膜、例えば酸化シリコン(ＳｉＯ2)膜、窒化シリコン(Ｓｉ3Ｎ4)膜、又は不純物層からなり得る。 The selection MOS transistor element may have a low concentration diffusion region (also referred to as “LDD”) on the drain region side and / or the source region side.
The active region where the MOS transistor element is formed on the semiconductor layer may be partitioned by an element isolation region. The element isolation region can be made of an insulating film such as a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3 N 4 ) film, or an impurity layer.

ドレイン領域、ソース領域、ゲートの表面には、シリサイド(又はサリサイド)が形成されていてもよい。
ゲートの側壁には、絶縁膜(例えば、シリコン酸化膜、シリコン窒化膜)からなるサイドウォールスペーサが設けられていてもよい。 Silicide (or salicide) may be formed on the surfaces of the drain region, the source region, and the gate.
Sidewall spacers made of an insulating film (for example, a silicon oxide film or a silicon nitride film) may be provided on the side wall of the gate.

選択用ＭＯＳトランジスタ素子上には、少なくとも、その上にヒューズ素子が配置される絶縁膜(例えば層間絶縁膜)が堆積されている。その上にヒューズ素子が配置される絶縁膜は、例えば、酸化シリコン膜、窒化シリコン膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜及びポリイミド系樹脂膜であり得る。膜厚は、例えば、３００〜１５００ｎｍ程度であり得る。   On the selection MOS transistor element, at least an insulating film (for example, an interlayer insulating film) on which the fuse element is disposed is deposited thereon. The insulating film on which the fuse element is disposed may be, for example, a silicon oxide film, a silicon nitride film, an SOG film, a PSG film, a BSG film, a BPSG film, and a polyimide resin film. The film thickness can be, for example, about 300 to 1500 nm.

(ヒューズ素子)
ヒューズ素子は、その両端間に所定の溶断用電流を通電されることより溶断可能な素子(溶断部自体)である。ヒューズ素子の一端は該ヒューズ素子の選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域に電気的に接続されており、ＭＯＳトランジスタがオン状態のとき該ヒューズ素子の他端と該ＭＯＳトランジスタ素子の(該ヒューズ素子に直接電気的に接続していない)ソース領域又はドレイン領域との間に所定の電圧が印加されることにより、該ヒューズ素子の両端間に溶断用電流が流れてこれが溶断されることになる。 (Fuse element)
The fuse element is an element (melting part itself) that can be blown by applying a predetermined fusing current between both ends thereof. One end of the fuse element is electrically connected to the drain region or the source region of the selection MOS transistor element of the fuse element. When the MOS transistor is on, the other end of the fuse element and the (of the MOS transistor element When a predetermined voltage is applied between the source region or the drain region (which is not directly electrically connected to the fuse element), a fusing current flows between both ends of the fuse element, and this is blown. Become.

ヒューズ素子は、該ヒューズ素子の選択用ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置する。
本発明において、「ＭＯＳトランジスタ素子の形成領域の直上に位置する」とは、ＭＯＳトランジスタ素子が形成されている半導体層表面への対象物(例えばヒューズ素子)の垂直投影(正射影)が該ＭＯＳトランジスタ素子の形成領域内に位置することをいう。「ＭＯＳトランジスタ素子の形成領域」とは、ＭＯＳトランジスタ素子を構成するゲート、ドレイン領域及びソース領域が形成されている半導体層上の活性領域(狭義の「ＭＯＳトランジスタ素子の形成領域」)であるが、該活性領域を区画するために素子分離領域が形成されている場合には該素子分離領域も含む領域とする。 The fuse element is located on the insulating film immediately above the formation region of the selection MOS transistor element of the fuse element.
In the present invention, “located directly above the formation region of the MOS transistor element” means that the vertical projection (orthographic projection) of an object (for example, a fuse element) on the surface of the semiconductor layer on which the MOS transistor element is formed is the MOS transistor element. It is located in the formation region of the transistor element. The “MOS transistor element formation region” is an active region on the semiconductor layer in which the gate, drain region, and source region constituting the MOS transistor element are formed (“MOS transistor element formation region” in a narrow sense). When an element isolation region is formed to partition the active region, the region including the element isolation region is used.

ヒューズ素子は導電性材料の膜(導電性膜)からなり、例えば、金属膜、シリサイド膜又はサリサイド膜、ポリサイド膜、ポリシリコン膜であり得る。金属膜としては、半導体装置の配線層などの導電層に使用され得るものであれば特に限定されず、例えばアルミニウム、タングステン、チタン、銅の膜が挙げられる。シリサイド膜(又はサリサイド膜)としては、半導体装置の配線層などの導電層に使用され得るものであれば特に限定されず、例えばタングステン、コバルト、チタン、ニッケルのシリサイド(又はサリサイド)が挙げられる。   The fuse element is made of a film of a conductive material (conductive film), and may be, for example, a metal film, a silicide film or a salicide film, a polycide film, or a polysilicon film. The metal film is not particularly limited as long as it can be used for a conductive layer such as a wiring layer of a semiconductor device, and examples thereof include aluminum, tungsten, titanium, and copper films. The silicide film (or salicide film) is not particularly limited as long as it can be used for a conductive layer such as a wiring layer of a semiconductor device. Examples thereof include silicide (or salicide) of tungsten, cobalt, titanium, and nickel.

ヒューズ素子は、２種以上の金属膜の積層膜又はポリシリコン膜とシリサイド膜(又はサリサイド膜)との積層膜であってもよい。ヒューズ素子はまた、導電性膜(特に金属膜)の下層としてバリアメタル(例えば、ＴｉＮ、ＴａＮ)層を有し得る。
ヒューズ素子は、該ヒューズ素子の選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域までの配線(コンタクトプラグ、電極端子などを含む)の全部又は一部と一体的に形成されていてもよい。 The fuse element may be a laminated film of two or more metal films or a laminated film of a polysilicon film and a silicide film (or salicide film). The fuse element may also have a barrier metal (eg, TiN, TaN) layer as a lower layer of a conductive film (particularly a metal film).
The fuse element may be formed integrally with all or part of the wiring (including contact plugs, electrode terminals, etc.) to the drain region or the source region of the selection MOS transistor element of the fuse element.

ヒューズ素子は、絶縁膜に形成された溝内にその全部又は一部が埋め込まれる形態で設けられていてもよい。   The fuse element may be provided in a form in which all or a part thereof is embedded in a groove formed in the insulating film.

１つのヒューズ素子の一端は、少なくとも１つの選択用ＭＯＳトランジスタ素子と電気的に接続していればよく、複数の選択用ＭＯＳトランジスタ素子(のそれぞれのドレイン領域又はソース領域)と電気的に接続していることがあり得る。   One end of one fuse element only needs to be electrically connected to at least one selection MOS transistor element, and is electrically connected to a plurality of selection MOS transistor elements (each drain region or source region thereof). Can be.

本発明の半導体装置は、少なくとも１つのヒューズ素子を備えていればよい。本発明の半導体装置が複数のヒューズ素子を備えている場合、各々のヒューズ素子の一端が少なくとも１つの選択用ＭＯＳトランジスタ素子のそれぞれのドレイン領域又はソース領域と電気的に接続している。   The semiconductor device of the present invention only needs to include at least one fuse element. When the semiconductor device of the present invention includes a plurality of fuse elements, one end of each fuse element is electrically connected to each drain region or source region of at least one selection MOS transistor element.

ヒューズ素子の一端と該ヒューズ素子を選択的に溶断するためのＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の電気的接続に関与する配線は、(該ヒューズ素子がその上に配置されている)絶縁膜を貫いて該ドレイン領域又はソース領域から該絶縁層表面に至るコンタクトプラグを含んでなり得る。該コンタクトプラグは、該絶縁層上のヒューズ素子の一端に、直接接続していてもよいし、該絶縁膜上に設けられた配線層を介して接続していてもよい。該配線層は、例えば、複数のコンタクトプラグと接続するドレイン電極端子(又はソース電極端子)として形成されていてもよい。   The wiring involved in the electrical connection between one end of the fuse element and the drain region or the source region of the MOS transistor element for selectively fusing the fuse element is (the fuse element is disposed thereon) And a contact plug extending through the insulating film from the drain region or the source region to the surface of the insulating layer. The contact plug may be directly connected to one end of the fuse element on the insulating layer, or may be connected via a wiring layer provided on the insulating film. The wiring layer may be formed as, for example, a drain electrode terminal (or source electrode terminal) connected to a plurality of contact plugs.

ヒューズ素子の他端(選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域に電気的に直接接続していない端)は、例えば、所定の電位が印加され得るように、絶縁膜上に位置する電圧供給用端子に接続される(ヒューズ素子の端部が該端子を形成していてもよい)か又は接地され得る。   The other end of the fuse element (the end not directly electrically connected to the drain region or source region of the selection MOS transistor element) is, for example, a voltage supply located on the insulating film so that a predetermined potential can be applied. It may be connected to a terminal (the end of the fuse element may form the terminal) or grounded.

ヒューズ素子の一端は、選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域に電気的に接続していると同時に、スイッチング素子(例えば、別のトランジスタ素子)に電気的に接続していてもよく、該スイッチング素子を介して、更に、センス回路(例えば、センスアンプ)に接続していてもよい。センス回路は、例えば、スイッチング素子(例えば、センストランジスタ素子)がオン状態のときに、該ヒューズ素子の一端の電位を参照電位と比較することにより該ヒューズ素子の状態(非溶断/溶断)を検知し得る回路である。   One end of the fuse element may be electrically connected to the drain region or the source region of the selection MOS transistor element and at the same time may be electrically connected to the switching element (for example, another transistor element), It may be further connected to a sense circuit (for example, a sense amplifier) via a switching element. The sense circuit, for example, detects the state of the fuse element (non-blown / blown) by comparing the potential at one end of the fuse element with a reference potential when the switching element (for example, sense transistor element) is on. This is a possible circuit.

ヒューズ素子の大きさは特に限定されず、半導体装置上に形成され得る大きさであればよいが、膜厚は、例えば５０〜３００ｎｍ程度、膜幅(溶断部)は例えば０.１〜１μｍ程度であり得る。   The size of the fuse element is not particularly limited as long as it can be formed on the semiconductor device. The film thickness is, for example, about 50 to 300 nm, and the film width (melting portion) is, for example, about 0.1 to 1 μm. It can be.

ヒューズ素子の一端と該ヒューズ素子選択用のＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の電気的接続に関与する配線は、絶縁膜上の配線部分と絶縁膜を貫通する配線部分とからなり得る。該配線は、その全部又は一部がヒューズ素子と同じ材料で構成され得る。例えば、前記配線のうち、絶縁膜上の配線部分のみがヒューズ素子と同じ導電性材料で構成されてもよいし、絶縁膜上の配線部分及び絶縁膜を貫通する配線部分の両方がヒューズ素子と同じ導電性材料で構成されてもよい。   The wiring involved in the electrical connection between one end of the fuse element and the drain region or the source region of the MOS transistor element for selecting the fuse element is composed of a wiring portion on the insulating film and a wiring portion penetrating the insulating film. obtain. All or part of the wiring may be made of the same material as the fuse element. For example, in the wiring, only the wiring part on the insulating film may be made of the same conductive material as the fuse element, or both the wiring part on the insulating film and the wiring part penetrating the insulating film are the fuse element. You may be comprised with the same electroconductive material.

本発明の半導体装置において、ヒューズ素子とＭＯＳトランジスタ素子とは、該ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を構成する。
本発明の半導体装置中のヒューズ回路は、ＯＴＰメモリのような半導体装置に含まれる従来のヒューズ回路と同様に動作し得る(図４及び図４に関する上記の説明を参照)。 In the semiconductor device of the present invention, the fuse element and the MOS transistor element constitute an electrically programmable fuse circuit by selectively blowing the fuse element.
The fuse circuit in the semiconductor device of the present invention can operate in the same manner as a conventional fuse circuit included in a semiconductor device such as an OTP memory (see the above description regarding FIGS. 4 and 4).

ヒューズ回路の回路面積縮小という観点から、ヒューズ素子の一端と選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線も、ＭＯＳトランジスタ素子の形成領域の直上に位置することが好ましい。
絶縁膜上に、選択用ＭＯＳトランジスタ素子のゲートに接続するゲート電極端子及び/又は(ヒューズ素子の一端に直接接続していない)ソース領域若しくはドレイン領域に接続するソース電極端子若しくはドレイン電極端子が配置される場合には、ゲート電極端子及び/又はソース電極端子若しくはドレイン電極端子もまた、ＭＯＳトランジスタ素子の形成領域の直上に位置することが好ましい。 From the viewpoint of reducing the circuit area of the fuse circuit, it is preferable that the wiring between one end of the fuse element and the drain region or the source region of the selection MOS transistor element is also located immediately above the formation region of the MOS transistor element.
A gate electrode terminal connected to the gate of the MOS transistor element for selection and / or a source electrode terminal or drain electrode terminal connected to the source region or drain region (not directly connected to one end of the fuse element) is disposed on the insulating film. In this case, it is preferable that the gate electrode terminal and / or the source electrode terminal or the drain electrode terminal are also located immediately above the formation region of the MOS transistor element.

＜半導体装置の製造方法の説明＞
本発明の半導体装置の製造方法は、ヒューズ素子が、絶縁膜上に堆積させた導電性膜をパターニングして形成されるか、又は該絶縁膜上に設けられた溝内に導電性膜を埋め込むことにより形成されることを特徴とする。 <Description of Method for Manufacturing Semiconductor Device>
In the method of manufacturing a semiconductor device according to the present invention, the fuse element is formed by patterning a conductive film deposited on the insulating film, or the conductive film is embedded in a groove provided on the insulating film. It is formed by this.

１つの実施形態によれば、本発明の方法は、
ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜に前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する工程と、
前記絶縁膜上に導電性膜を前記コンタクトホール内に充填しつつ堆積する工程と、
前記導電性膜をパターニングして、前記ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する工程と
を含んでなる。 According to one embodiment, the method of the invention comprises:
Depositing an insulating film on the semiconductor layer on which the MOS transistor element is formed;
Forming a contact hole reaching the drain region or source region of the MOS transistor element in the insulating film;
Depositing a conductive film on the insulating film while filling the contact hole;
Patterning the conductive film to form a fuse element located immediately above the formation region of the MOS transistor element and a wiring between one end of the fuse element and a drain region or a source region of the MOS transistor element; Comprising.

半導体層上へのＭＯＳトランジスタ素子の形成は、公知の方法(例えば、フォトリソグラフィー技術などを利用する方法)により行うことができる。
簡潔には、ＭＯＳトランジスタ素子は、例えば以下のように形成することができるがこれに限定されない。 The formation of the MOS transistor element on the semiconductor layer can be performed by a known method (for example, a method using a photolithography technique or the like).
Briefly, the MOS transistor element can be formed as follows, for example, but is not limited thereto.

半導体層上にゲート絶縁膜を形成する。ゲート絶縁膜は、熱酸化法、ＣＶＤ法、スパッタ法等により形成することができる。
ゲート絶縁膜上に半導体層(例えばポリシリコン層)を堆積しパターニングしてゲートを形成する。ゲートの側部には絶縁膜(例えばＳｉＯ2系膜)でサイドウォールスペーサを設けてもよい。 A gate insulating film is formed over the semiconductor layer. The gate insulating film can be formed by a thermal oxidation method, a CVD method, a sputtering method, or the like.
A semiconductor layer (eg, polysilicon layer) is deposited on the gate insulating film and patterned to form a gate. Sidewall spacers may be provided on the side portions of the gate with insulating films (for example, SiO 2 -based films).

ドレイン領域及びソース領域とする部分に不純物をイオン注入して高濃度拡散領域を形成する。
ゲート、ドレイン領域及びソース領域上にシリサイド膜(サリサイド膜)を形成する場合には、例えば、半導体層上に、コバルト、ニッケル、チタン、タングステンのような金属を堆積して、ＲＴＡ(Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ)のような熱処理を行うことができる。
ＬＤＤ領域を設ける場合には、ドレイン領域及びソース領域の形成前(該当する場合には、サイドウォールスペーサを形成する前)に、不純物を低濃度でイオン注入して形成することができる。 Impurities are ion-implanted into the drain region and the source region to form a high concentration diffusion region.
In the case of forming a silicide film (salicide film) on the gate, drain region, and source region, for example, a metal such as cobalt, nickel, titanium, or tungsten is deposited on the semiconductor layer, and RTA (Rapid Thermal Annealing). ) Can be performed.
In the case of providing the LDD region, impurities can be formed by ion implantation at a low concentration before forming the drain region and the source region (when applicable, before forming the sidewall spacer).

ＭＯＳトランジスタ素子の形成の前に、半導体層に素子分離領域を設けてもよい。素子分離領域は、ＳＴＩ法、選択酸化(ＬＯＣＯＳ)法、トレンチ酸化法、イオン注入法などの公知の技法により形成され得る。
また、半導体層のＭＯＳトランジスタ素子を形成する領域には、予め、Ｐ型又はＮ型の不純物をドープしてもよい。 An element isolation region may be provided in the semiconductor layer before the formation of the MOS transistor element. The element isolation region can be formed by a known technique such as an STI method, a selective oxidation (LOCOS) method, a trench oxidation method, or an ion implantation method.
Further, a region for forming the MOS transistor element of the semiconductor layer may be doped in advance with a P-type or N-type impurity.

このようにしてＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜(層間絶縁膜)を堆積する。
絶縁膜は、例えば、半導体層上全面に、ＣＶＤ(化学蒸着；Chemical Vapor Deposition)法(例えば、プラズマＣＶＤ法)、ゾル−ゲル法、スパッタ法、真空蒸着法、ＥＢ蒸着法、スピンコート法、スプレーコート法、ドクターブレード法などの公知の方法により形成することができる。絶縁層は単層膜として形成されてもよいし、２種又はそれ以上の積層膜として構成されてもよい。
(その上にヒューズ素子が形成される)絶縁膜とＭＯＳトランジスタ素子との間には別の層(例えば、ゲート電極用配線層など)が形成されていてもよい。 Thus, an insulating film (interlayer insulating film) is deposited on the semiconductor layer where the MOS transistor element is formed.
For example, the insulating film is formed on the entire surface of the semiconductor layer by a CVD (Chemical Vapor Deposition) method (for example, a plasma CVD method), a sol-gel method, a sputtering method, a vacuum evaporation method, an EB evaporation method, a spin coating method, It can be formed by a known method such as a spray coating method or a doctor blade method. The insulating layer may be formed as a single layer film or may be configured as two or more kinds of laminated films.
Another layer (for example, a gate electrode wiring layer) may be formed between the insulating film (on which the fuse element is formed) and the MOS transistor element.

次に、絶縁膜に選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する。このとき、選択用ＭＯＳトランジスタ素子のヒューズ素子に直接電気的に接続しないソース領域又はドレイン領域及び/又はゲート(ゲート引き出し線)へのコンタクトホールも同時に形成することができる。   Next, a contact hole reaching the drain region or the source region of the selection MOS transistor element is formed in the insulating film. At this time, contact holes to the source region or drain region and / or the gate (gate lead-out line) that are not directly electrically connected to the fuse element of the selection MOS transistor element can be formed at the same time.

コンタクトホールは、通常、絶縁膜上に形成したレジストパターンをエッチングマスクとして用い、ドレイン領域又はソース領域が露出するまで、エッチングすることにより形成する。
レジストパターンは、通常、半導体装置の製造に使用され得るレジストにより、例えばフォトリソグラフィー技術により作製される。
コンタクトホールの形状(半導体層への正射影)は、任意の形状(正方形、長方形、円形など)であり得るが、ホール内部への充填性を考慮すれば、円形が好ましい。 The contact hole is usually formed by etching using a resist pattern formed on the insulating film as an etching mask until the drain region or the source region is exposed.
The resist pattern is usually made of a resist that can be used for manufacturing a semiconductor device, for example, by photolithography.
The shape of the contact hole (orthogonal projection onto the semiconductor layer) can be any shape (square, rectangular, circular, etc.), but a circular shape is preferred in consideration of the filling properties inside the hole.

コンタクトホールを形成するためのエッチングとしては、種々のエッチング法を挙げることができるが、ドライエッチングであることが好ましい。
ドライエッチングとしては、反応性イオンエッチング(ＲＩＥ)、プラズマエッチング、気相エッチング、スパッタエッチング、イオンビームエッチング、光エッチングが挙げられる。なかでも、コンタクトホールの側壁が半導体基板の主表面に対してできる限り垂直に形成されるために、異方性を有するプラズマエッチング、ＲＩＥが好ましい。 As etching for forming the contact hole, various etching methods can be exemplified, but dry etching is preferable.
Examples of dry etching include reactive ion etching (RIE), plasma etching, gas phase etching, sputter etching, ion beam etching, and photoetching. Especially, since the side wall of the contact hole is formed as perpendicular as possible to the main surface of the semiconductor substrate, plasma etching and RIE having anisotropy are preferable.

エッチングガスとしては、エッチングされる材料(適切な場合には、及びストッパとして使用する膜材)により適宜選択され、例えば、酸化シリコンの場合にはＣＨＦ3、ＣＦ4、Ｃ2Ｆ6、Ｃ4Ｆ8、Ｃ5Ｆ8など、窒化シリコンの場合にはＣＨＦ3、ＣＦ4などが挙げられる。また、エッチングガスにはＣＯ、Ｏ2、Ａｒなどの他のガスを添加してもよい。 The etching gas is appropriately selected depending on the material to be etched (when appropriate, and a film material used as a stopper). For example, in the case of silicon oxide, CHF 3 , CF 4 , C 2 F 6 , C 4 In the case of silicon nitride, such as F 8 and C 5 F 8 , CHF 3 and CF 4 may be mentioned. Further, other gases such as CO, O 2 and Ar may be added to the etching gas.

続いて、絶縁膜上に導電性膜(導電性材料からなる膜)をコンタクトホール内に充填しつつ堆積する。前工程で選択用ＭＯＳトランジスタ素子のヒューズ素子に直接電気的に接続しないソース領域又はドレイン領域及び/又はゲート(ゲート引き出し線)へのコンタクトホールを形成している場合には、これらコンタクトホール内へも導電性膜を同時に充填してもよい。
導電性膜は、ＣＶＤ法、スパッタ法、真空蒸着法、ＥＢ蒸着法などの当該分野において公知の種々の方法により堆積することができる。導電性膜の充填前に、バリアメタル(例えば、ＴｉＮ、ＴａＮなど)を充填してもよい。 Subsequently, a conductive film (film made of a conductive material) is deposited on the insulating film while filling the contact holes. If contact holes to the source region or drain region and / or gate (gate lead-out line) that are not directly electrically connected to the fuse element of the MOS transistor element for selection are formed in the previous process, into these contact holes Alternatively, the conductive film may be filled at the same time.
The conductive film can be deposited by various methods known in the art such as CVD, sputtering, vacuum deposition, and EB deposition. Prior to filling the conductive film, a barrier metal (eg, TiN, TaN, etc.) may be filled.

次いで、導電性膜をパターニングして、ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する。
導電性膜のパターニングは、例えば、該導電性膜上に形成した所望の形状のレジストパターンをエッチングマスクとして用いて、ドライエッチングによるエッチバックで行うことができる。ここで、レジストパターンの形状は、ヒューズ素子となる部分がＭＯＳトランジスタ素子の形成領域の直上に位置し、かつ該ヒューズ素子の一端からコンタクトプラグ(コンタクトホール内に充填された導電性膜)までの配線が形成されるような形状である。エッチバックでは、絶縁膜をストッパとして利用することができる。 Next, the conductive film is patterned to form a fuse element located immediately above the formation region of the MOS transistor element and a wiring between one end of the fuse element and the drain region or the source region of the MOS transistor element.
The patterning of the conductive film can be performed, for example, by etching back by dry etching using a resist pattern having a desired shape formed on the conductive film as an etching mask. Here, the shape of the resist pattern is such that the portion to be the fuse element is located immediately above the formation region of the MOS transistor element, and from one end of the fuse element to the contact plug (the conductive film filled in the contact hole). The shape is such that wiring is formed. In the etch back, the insulating film can be used as a stopper.

このとき、同時に、ヒューズ素子と直接電気的に接続していない選択用ＭＯＳトランジスタ素子のソース領域若しくはドレイン領域に接続するソース電極端子若しくはドレイン電極端子及び/又はゲートに接続するゲート電極端子を形成してもよい。   At the same time, a source electrode terminal or drain electrode terminal connected to the source region or drain region of the selection MOS transistor element not directly electrically connected to the fuse element and / or a gate electrode terminal connected to the gate is formed. May be.

上記の方法によれば、製造される半導体装置において、ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線は、絶縁膜上の配線部分と該絶縁膜を貫通する配線部分とからなり、絶縁膜上の配線部分及び絶縁膜を貫通する配線部分(コンタクトホール内に導電性材料を充填して形成されるコンタクトプラグ)がヒューズ素子と同じ導電性材料で形成される。   According to the above method, in the manufactured semiconductor device, the wiring electrically connecting one end of the fuse element and the drain region or the source region of the MOS transistor element is connected to the wiring portion on the insulating film and the wiring region. The wiring part that penetrates the insulating film, the wiring part on the insulating film and the wiring part that penetrates the insulating film (contact plug formed by filling the contact hole with a conductive material) have the same conductivity as the fuse element Formed of material.

別の１つの実施形態によれば、本発明の方法は、
ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜に前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する工程と、
前記絶縁膜上に第１の導電性膜を前記コンタクトホール内に充填しつつ堆積する工程と、
前記第１の導電性膜を研磨して前記コンタクトホール外で前記絶縁膜を露出させる工程と、
前記絶縁膜上に第２の導電性膜を堆積する工程と、
前記第２の導電性膜をパターニングして、前記ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端と前記第１の導電性膜との間の配線を形成する工程と
を含んでなる。 According to another embodiment, the method of the invention comprises:
Depositing an insulating film on the semiconductor layer on which the MOS transistor element is formed;
Forming a contact hole reaching the drain region or source region of the MOS transistor element in the insulating film;
Depositing a first conductive film on the insulating film while filling the contact hole;
Polishing the first conductive film to expose the insulating film outside the contact hole;
Depositing a second conductive film on the insulating film;
Patterning the second conductive film to form a fuse element located immediately above the formation region of the MOS transistor element and a wiring between one end of the fuse element and the first conductive film; Comprising.

ＭＯＳトランジスタ素子が形成された半導体層上に堆積した絶縁膜にＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成するまでは、上記と同様である。
次に、絶縁膜上に第１の導電性膜を、コンタクトホール内に充填しつつ堆積する。第１の導電性膜の堆積は上記と同様に行うことができる。第１の導電性膜はそれ自体が単層であっても積層膜であってもよく、バリアメタル層を有してもよい。 The process is the same as described above until a contact hole reaching the drain region or the source region of the MOS transistor element is formed in the insulating film deposited on the semiconductor layer on which the MOS transistor element is formed.
Next, a first conductive film is deposited on the insulating film while filling the contact holes. Deposition of the first conductive film can be performed in the same manner as described above. The first conductive film itself may be a single layer or a laminated film, and may have a barrier metal layer.

続いて、第１の導電性膜を研磨してコンタクトホール外で絶縁膜を露出させる。このことにより、第１の導電性膜はコンタクトホール内のみに埋め込まれ(残存し)、半導体層上のドレイン領域又はソース領域と後述する第２の導電性膜からなる絶縁膜上の配線層との間を電気的に接続するコンタクトプラグとして形成される。研磨は、例えばＣＭＰ法のような公知の研磨法により行うことができる。   Subsequently, the first conductive film is polished to expose the insulating film outside the contact hole. Thus, the first conductive film is buried (remains) only in the contact hole, and the drain region or source region on the semiconductor layer and the wiring layer on the insulating film made of the second conductive film described later It is formed as a contact plug that electrically connects the two. The polishing can be performed by a known polishing method such as a CMP method.

次いで、絶縁膜上に第２の導電性膜を堆積する。このとき、第２の導電性膜は、コンタクトホール内のみに埋め込まれた第１の導電性膜(コンタクトプラグ)と電気的に接続するように堆積する。第２の導電性膜の堆積は上記と同様に行うことができる。第２の導電性膜はそれ自体が単層であっても積層膜であってもよく、バリアメタル層を有してもよい。   Next, a second conductive film is deposited on the insulating film. At this time, the second conductive film is deposited so as to be electrically connected to the first conductive film (contact plug) embedded only in the contact hole. Deposition of the second conductive film can be performed in the same manner as described above. The second conductive film itself may be a single layer or a laminated film, and may have a barrier metal layer.

更に、第２の導電性膜をパターニングして、ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子と該ヒューズ素子の一端と第１の導電性膜(コンタクトプラグ)との間の配線を形成する。   Further, the second conductive film is patterned to form a fuse element located immediately above the formation region of the MOS transistor element, and a wiring between one end of the fuse element and the first conductive film (contact plug). To do.

上記の方法によれば、製造される半導体装置において、ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線は、絶縁膜上の配線部分と該絶縁膜を貫通する配線部分とからなり、絶縁膜上の配線部分はヒューズ素子と同じ導電性材料で形成され、絶縁膜を貫通する配線部分(コンタクトホール内に導電性材料を充填して形成されるコンタクトプラグ)はヒューズ素子とは異なる材料で形成される。   According to the above method, in the manufactured semiconductor device, the wiring electrically connecting one end of the fuse element and the drain region or the source region of the MOS transistor element is connected to the wiring portion on the insulating film and the wiring region. The wiring part that penetrates the insulating film is made of the same conductive material as the fuse element, and the wiring part that penetrates the insulating film (filled with conductive material in the contact hole) The contact plug is made of a material different from that of the fuse element.

別の１つの実施形態によれば、本発明の方法は、
ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜に溝を形成する工程と、
前記溝内に前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する工程と、
前記絶縁膜上に導電性膜を前記コンタクトホール内及び溝内に充填しつつ堆積する工程と、
前記導電性膜を、該導電性膜が前記コンタクトホール内を含む前記溝内のみに埋め込まれるように研磨して、前記ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する工程と
を含んでなる。 According to another embodiment, the method of the invention comprises:
Depositing an insulating film on the semiconductor layer on which the MOS transistor element is formed;
Forming a groove in the insulating film;
Forming a contact hole reaching the drain region or source region of the MOS transistor element in the trench;
Depositing a conductive film on the insulating film while filling the contact hole and groove;
Polishing the conductive film so that the conductive film is embedded only in the groove including the inside of the contact hole, and a fuse element positioned immediately above the formation region of the MOS transistor element and one end of the fuse element And forming a wiring between the drain region or the source region of the MOS transistor element.

ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積するまでは、前述のとおりである。
次に、絶縁膜に溝を形成する。 The process until the insulating film is deposited on the semiconductor layer on which the MOS transistor element is formed is as described above.
Next, a groove is formed in the insulating film.

溝は、例えば、該導電性膜上に形成した所望の形状のレジストパターンをエッチングマスクとして用いて、ドライエッチングにより絶縁膜をエッチバックすることによって行うことができる。ここで、レジストパターンは、目的とするヒューズ素子(選択用ＭＯＳトランジスタ素子の形成領域の直上に位置する)と、該ヒューズ素子の一端からＭＯＳトランジスタ素子のドレイン領域又はソース領域の真上の部分(ここに、後工程で、コンタクトプラグ用のコンタクトホールが形成される)までの配線に対応する形状である。   The groove can be formed, for example, by etching back the insulating film by dry etching using a resist pattern of a desired shape formed on the conductive film as an etching mask. Here, the resist pattern includes a target fuse element (located immediately above the formation region of the selection MOS transistor element) and a portion directly above the drain region or source region of the MOS transistor element from one end of the fuse element ( Here, the shape corresponds to the wiring until a contact hole for a contact plug is formed in a later step.

このとき、同時に、絶縁膜上に同様に配置しようとする他の配線等(例えば、ＭＯＳトランジスタ素子の(当該ヒューズ素子の一端に直接接続しない)ソース領域又はドレイン領域に接続するソース電極端子又はドレイン電極端子、及び/又はゲート電極端子)のための溝を形成してもよい。   At the same time, another wiring or the like to be similarly arranged on the insulating film (for example, a source electrode terminal or drain connected to the source region or drain region of the MOS transistor element (not directly connected to one end of the fuse element) A groove for an electrode terminal and / or a gate electrode terminal) may be formed.

次いで、溝内にＭＯＳトランジスタ素子の(当該ヒューズ素子の一端に電気的に接続する)ドレイン領域又はソース領域に至るコンタクトホールを形成する。コンタクトホールは、上記と同様に形成することができる。このとき、同時に、該ヒューズ素子の一端に直接接続しないソース領域又はドレイン領域に至るコンタクトホール及び/又はゲート電極に至るコンタクトホールを形成してもよい。   Next, a contact hole reaching the drain region or the source region of the MOS transistor element (electrically connected to one end of the fuse element) is formed in the trench. The contact hole can be formed in the same manner as described above. At the same time, a contact hole reaching the source region or drain region and / or a contact hole reaching the gate electrode may be formed which is not directly connected to one end of the fuse element.

続いて、絶縁膜上に導電性膜をコンタクトホール内及び溝内に充填しつつ堆積する。堆積は、前述のような公知の種々の方法により行うことができる。   Subsequently, a conductive film is deposited on the insulating film while filling the contact holes and trenches. Deposition can be performed by various known methods as described above.

更に、導電性膜を、該導電性膜がコンタクトホール内を含む溝内のみに埋め込まれる(残存する)ように研磨して、ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する。研磨は、例えばＣＭＰ法のような公知の方法により行うことができる。   Furthermore, the conductive film is polished so that the conductive film is embedded (remains) only in the groove including the inside of the contact hole, and the fuse element positioned immediately above the formation region of the MOS transistor element and the fuse element A wiring is formed between one end of the MOS transistor and the drain or source region of the MOS transistor element. Polishing can be performed by a known method such as a CMP method.

この方法によれば、絶縁膜上の配線部分及びヒューズ素子は該絶縁膜に設けられた溝内に形成される。また、絶縁膜を貫通する配線部分(コンタクトプラグ)がヒューズ素子及び絶縁膜上の配線部分と同じ導電性材料で形成される。   According to this method, the wiring portion on the insulating film and the fuse element are formed in the groove provided in the insulating film. In addition, a wiring portion (contact plug) penetrating the insulating film is formed of the same conductive material as the fuse element and the wiring portion on the insulating film.

更に別の実施形態によれば、本発明の方法は、
ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜に前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する工程と、
前記絶縁膜上に第１の導電性膜を前記コンタクトホール内に充填しつつ堆積する工程と、
前記第１の導電性膜を研磨して前記コンタクトホール外で前記絶縁膜を露出させる工程と、
前記絶縁膜に溝を、該溝内に前記第１の導電性膜が充填された前記コンタクトホールが位置するように形成する工程と、
前記絶縁膜上に第２の導電性膜を前記溝内に充填しつつ堆積する工程と、
前記第２の導電性膜を、該第２の導電性膜が前記溝内のみに埋め込まれるように研磨して、前記ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子と該ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する工程と
を含んでなる。 According to yet another embodiment, the method of the present invention comprises:
Depositing an insulating film on the semiconductor layer on which the MOS transistor element is formed;
Forming a contact hole reaching the drain region or source region of the MOS transistor element in the insulating film;
Depositing a first conductive film on the insulating film while filling the contact hole;
Polishing the first conductive film to expose the insulating film outside the contact hole;
Forming a groove in the insulating film so that the contact hole filled with the first conductive film is located in the groove;
Depositing a second conductive film on the insulating film while filling the groove;
Polishing the second conductive film so that the second conductive film is embedded only in the groove, and a fuse element positioned immediately above the formation region of the MOS transistor element and one end of the fuse element And forming a wiring between the drain region or the source region of the MOS transistor element.

ＭＯＳトランジスタ素子が形成された半導体層上に堆積した絶縁膜に該ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成するまでは、前述のとおりである。この時点で、ヒューズ素子の一端に直接接続しないソース領域又はドレイン領域に至るコンタクトホール及び/又はゲート電極に至るコンタクトホールも形成されていてもよい。後者のコンタクトホールは、前者のコンタクトホール(ヒューズ素子の一端に電気的に接続するドレイン領域又はソース領域へのコンタクトホール)と同時に形成されてもよいし、別途に形成されてもよい。   The process until the contact hole reaching the drain region or the source region of the MOS transistor element is formed in the insulating film deposited on the semiconductor layer on which the MOS transistor element is formed is as described above. At this time, a contact hole reaching the source region or drain region and / or a contact hole reaching the gate electrode may be formed which is not directly connected to one end of the fuse element. The latter contact hole may be formed simultaneously with the former contact hole (contact hole to the drain region or the source region electrically connected to one end of the fuse element) or may be formed separately.

次に、絶縁膜上に第１の導電性膜をコンタクトホール内に充填しつつ堆積する。第１の導電性膜の堆積は上記と同様に行うことができる。第１の導電性膜はそれ自体が単層であっても積層膜であってもよく、バリアメタル層を有してもよい。   Next, a first conductive film is deposited on the insulating film while filling the contact holes. Deposition of the first conductive film can be performed in the same manner as described above. The first conductive film itself may be a single layer or a laminated film, and may have a barrier metal layer.

次いで、第１の導電性膜を研磨してコンタクトホール外で絶縁膜を露出させる。このことにより、第１の導電性膜はコンタクトホール内のみに埋め込まれ(残存し)、半導体層上のドレイン領域又はソース領域と後述する第２の導電性膜からなる絶縁膜上の配線との間を電気的に接続するコンタクトプラグとして形成される。研磨は、例えばＣＭＰ法のような公知の研磨法により行うことができる。   Next, the first conductive film is polished to expose the insulating film outside the contact hole. As a result, the first conductive film is buried (remains) only in the contact hole, and the drain region or source region on the semiconductor layer and the wiring on the insulating film made of the second conductive film described later are provided. It is formed as a contact plug that electrically connects them. The polishing can be performed by a known polishing method such as a CMP method.

絶縁膜に溝を、該溝内に第１の導電性膜が充填されたコンタクトホール(第１の導電性膜からなるコンタクトプラグ)が位置し、該溝内のヒューズ素子となる部分がＭＯＳトランジスタ素子の形成領域の直上に位置するように形成する。このとき、第１の導電性膜からなるコンタクトプラグの上面は、形成された溝の底面と面一である必要はなく、後工程で、溝内に充填される第２の導電性膜と電気的に接続できる限り、底面から突出していてもよいし、陥没していてもよい。   A groove is formed in the insulating film, and a contact hole (contact plug made of the first conductive film) filled with the first conductive film is located in the groove, and a portion to be a fuse element in the groove is a MOS transistor. It is formed so as to be located immediately above the element formation region. At this time, the upper surface of the contact plug made of the first conductive film does not need to be flush with the bottom surface of the formed groove. As long as the connection is possible, it may protrude from the bottom surface or may be depressed.

絶縁膜上に第２の導電性膜を溝内に充填しつつ堆積する。このとき、第２の導電性膜は、コンタクトホール内のみに埋め込まれた第１の導電性膜(コンタクトプラグ)と電気的に接続するように堆積する。第２の導電性膜の堆積は上記と同様に行うことができる。第２の導電性膜はそれ自体が単層であっても積層膜であってもよく、バリアメタル層を有してもよい。   A second conductive film is deposited on the insulating film while filling the trench. At this time, the second conductive film is deposited so as to be electrically connected to the first conductive film (contact plug) embedded only in the contact hole. Deposition of the second conductive film can be performed in the same manner as described above. The second conductive film itself may be a single layer or a laminated film, and may have a barrier metal layer.

第２の導電性膜を、該第２の導電性膜が溝内のみに埋め込まれる(残存する)ように研磨して、ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との配線を形成する。研磨は、例えばＣＭＰ法のような公知の研磨法により行うことができる。   The second conductive film is polished so that the second conductive film is embedded (remains) only in the groove, and the fuse element positioned immediately above the formation region of the MOS transistor element and the fuse element A wiring is formed between one end and the drain region or source region of the MOS transistor element. The polishing can be performed by a known polishing method such as a CMP method.

この方法によれば、ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線のうち絶縁膜上の配線部分はヒューズ素子と同じ導電性材料で形成され、絶縁膜を貫通する配線部分(コンタクトホール内に導電性材料を充填して形成されるコンタクトプラグ)はヒューズ素子とは異なる材料で形成される。   According to this method, the wiring portion on the insulating film among the wiring electrically connecting one end of the fuse element and the drain region or the source region of the MOS transistor element is formed of the same conductive material as the fuse element. In addition, a wiring portion (contact plug formed by filling a contact hole with a conductive material) penetrating the insulating film is formed of a material different from that of the fuse element.

なお、上記で説明したいずれの実施形態においても、選択用ＭＯＳトランジスタ素子の、当該ヒューズ素子の一端に直接接続しないソース領域又はドレイン領域及び/又はゲートから絶縁膜上への配線(絶縁膜上の配線を含む)を絶縁膜上に形成する場合、該配線は、ヒューズ素子及び該ヒューズ素子と該トランジスタ素子の(該ヒューズ素子の一端と電気的に接続する)ドレイン領域又はソース領域との間の配線の形成と同時に形成してもよいし、別途に(例えば、その前に又はその後に)形成してもよい。   In any of the embodiments described above, the selection MOS transistor element is not directly connected to one end of the fuse element. The source region or the drain region and / or the wiring from the gate to the insulating film (on the insulating film) In the case where an insulating film is formed over the insulating film, the wiring includes a fuse element and a fuse element and a drain region or a source region of the transistor element (electrically connected to one end of the fuse element). It may be formed simultaneously with the formation of the wiring, or may be formed separately (for example, before or after that).

以下に、本発明の具体的実施形態について図面を参照しながら説明する。
図１は、本発明の半導体装置の１つの実施形態における溶断用ＭＯＳトランジスタ素子とヒューズ素子との位置関係を概略的に説明するレイアウト図である。(ａ)は上面図であり、(ｂ)は、(ａ)のＡ−Ａ'部での断面側面図である。 Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a layout diagram schematically illustrating a positional relationship between a fusing MOS transistor element and a fuse element in one embodiment of a semiconductor device of the present invention. (a) is a top view, (b) is a cross-sectional side view in the AA 'part of (a).

図１に示された実施形態において、溶断用ＭＯＳトランジスタ素子１上に形成された層間絶縁膜９上にはヒューズ素子５、該トランジスタ素子のドレイン領域７にコンタクトプラグ１０を介して接続するドレイン電極端子２、ソース領域８にコンタクトプラグ１１を介して接続するソース電極端子３及びゲートにコンタクトプラグ１２を介して接続するゲート電極端子４が配置されている。   In the embodiment shown in FIG. 1, a fuse element 5 is formed on an interlayer insulating film 9 formed on a fusing MOS transistor element 1, and a drain electrode connected to a drain region 7 of the transistor element via a contact plug 10 A source electrode terminal 3 connected to the terminal 2 and the source region 8 via a contact plug 11 and a gate electrode terminal 4 connected to the gate via a contact plug 12 are arranged.

ヒューズ素子５は、素子分離領域１５を含むＭＯＳトランジスタ素子の形成領域１３の直上に位置しており、該ヒューズ素子の一端は、ドレイン電極端子２及びコンタクトプラグ１０を介してその溶断用ＭＯＳトランジスタ素子のドレイン領域７に電気的に接続している。ヒューズ素子５はドレイン電極端子２(及びヒューズ素子の他端の端子)と一体的に１つのメタル配線層１４として形成されている。   The fuse element 5 is located immediately above the MOS transistor element forming region 13 including the element isolation region 15, and one end of the fuse element is connected to the fusing MOS transistor element via the drain electrode terminal 2 and the contact plug 10. The drain region 7 is electrically connected. The fuse element 5 is formed as one metal wiring layer 14 integrally with the drain electrode terminal 2 (and the other terminal of the fuse element).

＜第１の具体的実施形態＞
本具体的実施形態は、図３(ａ)にその概略断面図が示されるように、シリコン基板１６上に、ヒューズ素子５(破線で囲まれた部分)とＮＭＯＳトランジスタ素子１(一点鎖線で囲まれている)からなるヒューズ回路を備えている。ＭＯＳトランジスタ素子１は、素子分離領域１５に囲まれた半導体基板上に形成された活性領域内及び上に設けられている。ヒューズ素子５は、ＭＯＳトランジスタ素子１の形成領域の直上に層間絶縁膜９上に位置し、該絶縁膜上に非埋め込み型の膜１４として形成されている。また、ＭＯＳトランジスタ素子１のドレイン領域７は、ヒューズ素子５の一端に、ヒューズ素子を構成する材料とは異なる材料からなるコンタクトプラグ１０を介して電気的に接続されている(一部のドレイン領域のみ図示)。 <First Specific Embodiment>
In this specific embodiment, as shown in a schematic sectional view in FIG. 3A, a fuse element 5 (portion surrounded by a broken line) and an NMOS transistor element 1 (enclosed by a one-dot chain line) are formed on a silicon substrate 16. Fuse circuit consisting of The MOS transistor element 1 is provided in and on an active region formed on a semiconductor substrate surrounded by an element isolation region 15. The fuse element 5 is located on the interlayer insulating film 9 immediately above the formation region of the MOS transistor element 1 and is formed as a non-embedded film 14 on the insulating film. Further, the drain region 7 of the MOS transistor element 1 is electrically connected to one end of the fuse element 5 via a contact plug 10 made of a material different from the material constituting the fuse element (a part of the drain region). Only shown).

この具体的実施形態の半導体装置は、以下のように製造される。
図２(ａ)に示すように、シリコン基板１６上に、公知の方法により例えば深さ２００ｎｍのＳＴＩ(シャロートレンチアイソレーション)１５を形成した後、ＮＭＯＳトランジスタ素子を形成する領域にボロンイオンを例えばエネルギー３００ＫｅＶ、ドーズ量５×１０12ｃｍ-3とエネルギー５０ＫｅＶ、ドーズ量１×１０13ｃｍ-3で注入し、Ｎ2雰囲気下９５０℃にて３０分間熱処理に付してＰ-ウェル１７を形成する。 The semiconductor device of this specific embodiment is manufactured as follows.
As shown in FIG. 2A, after forming an STI (shallow trench isolation) 15 having a depth of, for example, 200 nm on a silicon substrate 16 by a known method, boron ions are introduced into a region for forming an NMOS transistor element, for example. Implantation is performed at an energy of 300 KeV, a dose of 5 × 10 12 cm −3 , an energy of 50 KeV and a dose of 1 × 10 13 cm −3 , and is subjected to heat treatment at 950 ° C. for 30 minutes in an N 2 atmosphere to form a P-well 17. To do.

次に、図２(ｂ)に示すように、シリコン基板表面を熱酸化して例えば７ｎｍ程度のゲート酸化膜１８を形成した後、ポリシリコンを２００ｎｍ堆積してゲート６を形成する。その後、リンイオンを例えばエネルギー３０ＫｅＶ、ドーズ量２×１０13ｃｍ-3でゲートをマスクとして注入してＬＤＤ領域１９を形成する。 Next, as shown in FIG. 2B, the surface of the silicon substrate is thermally oxidized to form a gate oxide film 18 of, for example, about 7 nm, and then polysilicon is deposited to 200 nm to form the gate 6. After that, phosphorus ions are implanted with, for example, energy of 30 KeV and a dose of 2 × 10 13 cm −3 using the gate as a mask to form the LDD region 19.

続いて、シリコン基板上にシリコン酸化膜を例えば１００ｎｍ程度堆積し、酸化膜をエッチバックしてサイドウォール２０を形成した後、ヒ素イオンを例えばエネルギー１５ＫｅＶ、ドーズ量３×１０15ｃｍ-3で注入し、次いで９００℃３０分間アニールしてドレイン領域７及びソース領域８を形成する。 Subsequently, a silicon oxide film is deposited on the silicon substrate to a thickness of about 100 nm, for example, and the oxide film is etched back to form the sidewalls 20. Then, arsenic ions are implanted at an energy of 15 KeV and a dose of 3 × 10 15 cm −3 , for example. Then, the drain region 7 and the source region 8 are formed by annealing at 900 ° C. for 30 minutes.

次に、図２(ｃ)に示すように、シリコン基板上にコバルトを例えば１０ｎｍ程度堆積し、ＲＴＡ処理を行って基板中及びゲート中のシリコンと反応させて、ドレイン領域７及びソース領域８上及びゲート６上にサリサイド層２１を形成する。次いで、ＢＰＳＧ膜を約１０００ｎｍ堆積し、ＣＭＰ法により平坦化して層間絶縁膜９を形成する。   Next, as shown in FIG. 2C, about 10 nm of cobalt is deposited on the silicon substrate, RTA treatment is performed to react with silicon in the substrate and the gate, and the drain region 7 and the source region 8 are formed. The salicide layer 21 is formed on the gate 6. Next, a BPSG film is deposited to a thickness of about 1000 nm and planarized by CMP to form an interlayer insulating film 9.

次に、図３(ａ)に示すように、層間膜９にドレイン領域７に至るコンタクトホールを開口し、バリアメタル(例えばＴｉ/ＴｉＮ＝５０/１０ｎｍ)とタングステン(例えば３００ｎｍ)を順次堆積してコンタクトホール内部に充填した後、ＣＭＰ法によりタングステンを研磨し、タングステンがコンタクトホール部のみに残留するように、コンタクトプラグ１０を形成する。   Next, as shown in FIG. 3A, a contact hole reaching the drain region 7 is opened in the interlayer film 9, and a barrier metal (eg, Ti / TiN = 50/10 nm) and tungsten (eg, 300 nm) are sequentially deposited. After filling the inside of the contact hole, the tungsten is polished by the CMP method, and the contact plug 10 is formed so that the tungsten remains only in the contact hole portion.

次いで、積層膜ＴｉＮ/Ｔｉ/ＡｌＣｕ/ＴｉＮ/Ｔｉ(８/５/３２０/２０/４０ｎｍ)を層間膜９上にコンタクトプラグ１０内のタングステンと接するように積層し、更にその上にフォトレジストを堆積した後、フォトレジストをヒューズ素子及び配線のパターンにパターニングする。この際、ヒューズ素子５がＭＯＳトランジスタ素子１の形成領域の直上に位置し、ヒューズ素子の一端がコンタクトプラグ１０に電気的に接続するようにパターニングする。続いて、パターニングされたレジストをマスクにしてドライエッチングを施して、ヒューズ素子５(図中の破線部)及び他の配線(ドレイン電極端子を含む)をメタル配線層１４として形成する。   Next, a laminated film TiN / Ti / AlCu / TiN / Ti (8/5/320/20/40 nm) is laminated on the interlayer film 9 so as to be in contact with tungsten in the contact plug 10, and a photoresist is further formed thereon. After deposition, the photoresist is patterned into a fuse element and wiring pattern. At this time, patterning is performed so that the fuse element 5 is positioned immediately above the formation region of the MOS transistor element 1 and one end of the fuse element is electrically connected to the contact plug 10. Subsequently, dry etching is performed using the patterned resist as a mask to form the fuse element 5 (broken line portion in the figure) and other wiring (including the drain electrode terminal) as the metal wiring layer 14.

＜第２の具体的実施形態＞
図３(ｂ)に示されるように、本具体的実施形態においても、ヒューズ素子５は、該絶縁膜９上に非埋め込み型の膜として形成されているが、ＭＯＳトランジスタ素子１のドレイン領域７は、ヒューズ素子５の一端に、ヒューズ素子を構成する材料と同じ材料からなるコンタクトプラグ１０'を介して接続されている。 <Second specific embodiment>
As shown in FIG. 3B, also in this specific embodiment, the fuse element 5 is formed as a non-embedded film on the insulating film 9, but the drain region 7 of the MOS transistor element 1 Is connected to one end of the fuse element 5 via a contact plug 10 'made of the same material as that constituting the fuse element.

この具体的実施形態の半導体装置は、以下のように製造される。
先ず、第１の具体的実施形態と同様にして、層間膜９まで形成する。
次に、図３(ｂ)に示すように、層間膜９にドレイン領域に至るコンタクトホールを開口し、バリアメタル(例えばＴｉ/ＴｉＮ＝５０/１０ｎｍ)とタングステン(例えば３００ｎｍ)をコンタクトホール内部に充填しつつ層間膜９上に順次堆積する。 The semiconductor device of this specific embodiment is manufactured as follows.
First, the interlayer film 9 is formed in the same manner as in the first specific embodiment.
Next, as shown in FIG. 3B, a contact hole reaching the drain region is opened in the interlayer film 9, and a barrier metal (eg, Ti / TiN = 50/10 nm) and tungsten (eg, 300 nm) are placed inside the contact hole. It is deposited sequentially on the interlayer film 9 while filling.

続いて、タングステン膜上にフォトレジストを堆積し、フォトレジストをヒューズ素子及び配線のパターンにパターニングする。この際、ヒューズ素子がＭＯＳトランジスタ素子１の形成領域の直上に位置し、ヒューズ素子の一端がコンタクトホール内のタングステン(コンタクトプラグ１０')と電気的に接続するようにパターニングする。次いで、パターニングされたレジストをマスクにしてドライエッチングを施して、ヒューズ素子５(図中の破線部)及び他の配線(ドレイン電極端子を含む)をメタル配線層１４'として形成する。   Subsequently, a photoresist is deposited on the tungsten film, and the photoresist is patterned into a fuse element and wiring pattern. At this time, the fuse element is positioned immediately above the formation region of the MOS transistor element 1 and is patterned so that one end of the fuse element is electrically connected to tungsten (contact plug 10 ′) in the contact hole. Next, dry etching is performed using the patterned resist as a mask to form the fuse element 5 (broken line portion in the figure) and other wiring (including the drain electrode terminal) as the metal wiring layer 14 ′.

＜第３の具体的実施形態＞
図３(ｃ)に示されるように、本具体的実施形態においては、ヒューズ素子５は、絶縁膜９に設けられた溝内に埋め込み型膜１４”として形成されている。ＭＯＳトランジスタ素子１のドレイン領域７は、ヒューズ素子５の一端に、ヒューズ素子を構成する材料と異なる材料からなるコンタクトプラグ１０を介して接続されている。 <Third specific embodiment>
As shown in FIG. 3C, in this specific embodiment, the fuse element 5 is formed as a buried film 14 ″ in a groove provided in the insulating film 9. The MOS transistor element 1 The drain region 7 is connected to one end of the fuse element 5 via a contact plug 10 made of a material different from the material constituting the fuse element.

この具体的実施形態の半導体装置は、以下のように製造される。
先ず、第１の具体的実施形態と同様にして、層間膜９まで形成する。
次に、図３(ｃ)に示すように、層間膜９にドレイン領域に至るコンタクトホールを開口し、バリアメタル(例えばＴｉ/ＴｉＮ＝５０/１０ｎｍ)とタングステン(例えば３００ｎｍ)を順次堆積してコンタクトホール内部に充填した後、ＣＭＰ法によりタングステンを研磨し、タングステンがコンタクトホール部のみに残留するように、コンタクトプラグ１０を形成する。 The semiconductor device of this specific embodiment is manufactured as follows.
First, the interlayer film 9 is formed in the same manner as in the first specific embodiment.
Next, as shown in FIG. 3C, a contact hole reaching the drain region is opened in the interlayer film 9, and a barrier metal (eg, Ti / TiN = 50/10 nm) and tungsten (eg, 300 nm) are sequentially deposited. After filling the inside of the contact hole, the tungsten is polished by the CMP method, and the contact plug 10 is formed so that the tungsten remains only in the contact hole portion.

次いで、層間膜９上にフォトレジストを堆積し、これをヒューズ素子及び配線の反転パターンにパターニングする。この際、ヒューズ素子がＭＯＳトランジスタ素子１の形成領域の直上に位置し、ヒューズ素子の一端がコンタクトプラグ１０に電気的に接続するようにパターニングする。続いて、パターニングされたフォトレジストをマスクにしてドライエッチングにより層間膜９に深さ約２００ｎｍの溝を(ヒューズ素子及び配線の正パターンで)形成した後、銅を厚さ３００ｎｍ程度積層し、ＣＭＰ法により銅を研磨して溝内にのみ残留させて、ヒューズ素子５(図中の破線部)及び他の配線(ドレイン電極端子を含む)を埋め込み型のメタル配線層１４”として形成する。   Next, a photoresist is deposited on the interlayer film 9 and patterned into a reverse pattern of fuse elements and wiring. At this time, patterning is performed so that the fuse element is positioned immediately above the formation region of the MOS transistor element 1 and one end of the fuse element is electrically connected to the contact plug 10. Subsequently, a groove having a depth of about 200 nm is formed in the interlayer film 9 by dry etching using the patterned photoresist as a mask (with a positive pattern of the fuse element and the wiring), and then copper is laminated to a thickness of about 300 nm. The copper is polished by the method so as to remain only in the groove, and the fuse element 5 (broken line portion in the figure) and other wiring (including the drain electrode terminal) are formed as a buried metal wiring layer 14 ″.

＜第４の具体的実施形態＞
図３(ｄ)に示されるように、本具体的実施形態においても、ヒューズ素子５は、絶縁膜９に設けられた溝内に埋め込み型膜１４'”として形成されているが、ＭＯＳトランジスタ素子１のドレイン領域７は、ヒューズ素子５の一端に、ヒューズ素子を構成する材料と同じ材料からなるコンタクトプラグ１０'を介して接続されている。 <Fourth Specific Embodiment>
As shown in FIG. 3D, also in this specific embodiment, the fuse element 5 is formed as a buried film 14 ′ ″ in the groove provided in the insulating film 9, but the MOS transistor element One drain region 7 is connected to one end of the fuse element 5 via a contact plug 10 ′ made of the same material as that constituting the fuse element.

先ず、第１の具体的実施形態と同様にして、層間膜９まで形成する。
次に、図３(ｄ)に示すように、層間膜９上にフォトレジストを堆積し、これをヒューズ素子及び配線の反転パターンにパターニングする。この際、ヒューズ素子がＭＯＳトランジスタ素子１の形成領域の直上に位置し、ヒューズ素子の一端に続く配線がＭＯＳトランジスタ素子のドレイン領域の真上まで延びるようにパターニングする。 First, the interlayer film 9 is formed in the same manner as in the first specific embodiment.
Next, as shown in FIG. 3D, a photoresist is deposited on the interlayer film 9 and patterned into a reverse pattern of the fuse element and the wiring. At this time, patterning is performed so that the fuse element is located immediately above the formation region of the MOS transistor element 1 and the wiring that continues to one end of the fuse element extends right above the drain region of the MOS transistor element.

続いて、パターニングされたフォトレジストをマスクにしてドライエッチングにより層間膜９に深さ約２００ｎｍの溝を(ヒューズ素子及び配線の正パターンで)形成する。更に、溝内にドレイン領域に至るコンタクトホールを開口した後、バリアメタル(例えばＴｉ/ＴｉＮ＝５０/１０ｎｍ)と銅(例えば３００ｎｍ)をコンタクトホール内部に充填しつつ層間膜９上に順次堆積する。その後、ＣＭＰ法により銅を研磨して溝内にのみ残留させて、ヒューズ素子５(図中の破線部)とコンタクトプラグ１０'及び他の配線(ドレイン電極端子を含む)とを埋め込み型のメタル配線層１４'”として形成する。   Subsequently, a groove having a depth of about 200 nm is formed in the interlayer film 9 by dry etching using the patterned photoresist as a mask (with a positive pattern of fuse elements and wiring). Further, after opening a contact hole reaching the drain region in the trench, a barrier metal (eg, Ti / TiN = 50/10 nm) and copper (eg, 300 nm) are sequentially deposited on the interlayer film 9 while filling the inside of the contact hole. . Thereafter, the copper is polished by CMP to remain only in the trench, and the fuse element 5 (broken line portion in the figure), the contact plug 10 'and other wiring (including the drain electrode terminal) are buried type metal. The wiring layer 14 ′ ″ is formed.

上記で説明した実施形態における具体的な構成(形状、大きさ、組成、材質を含む)及び製造条件等は、本発明を理解して実施できる程度に概略的に示したものに過ぎない。上記の実施形態には当業者に自明の様々な変更を加えることが可能であり、そのような形態も、本明細書に開示された技術的思想の範囲を逸脱しない限り、当然に本発明に包含される。   The specific configuration (including shape, size, composition, and material), manufacturing conditions, and the like in the above-described embodiments are merely schematically shown to the extent that the present invention can be understood and implemented. Various modifications obvious to those skilled in the art can be added to the above-described embodiments, and such forms naturally fall within the scope of the present invention without departing from the scope of the technical idea disclosed in this specification. Is included.

１：溶断用ＭＯＳトランジスタ素子； ２：ドレイン電極端子； ３：ソース電極端子；４：ゲート電極端子； ５：ヒューズ素子； ６：ゲート； ７：ドレイン領域； ８：ソース領域； ９：層間絶縁膜； １０，１０’：ドレイン領域−ドレイン電極端子間コンタクトプラグ； １１：ソース領域−ソース電極端子間コンタクトプラグ； １２：ゲート−ゲート電極端子間コンタクトプラグ； １３：ＭＯＳトランジスタ素子の形成領域； １４，１４'，１４”，１４'”：メタル配線層； １５：素子分離(ＳＴＩ)領域； １６：シリコン基板； １７：Ｐウェル； １８：ゲート酸化膜； １９：ＬＤＤ領域； ２０：サイドウォール； ２１：サリサイド層；２２：電圧供給用端子 1: MOS transistor element for fusing; 2: Drain electrode terminal; 3: Source electrode terminal; 4: Gate electrode terminal; 5: Fuse element; 6: Gate; 7: Drain region; 8: Source region; 10, 10 ′: drain region-drain electrode terminal contact plug; 11: source region-source electrode terminal contact plug; 12: gate-gate electrode terminal contact plug; 13: MOS transistor element formation region; 14 ', 14 ", 14'": Metal wiring layer; 15: Device isolation (STI) region; 16: Silicon substrate; 17: P well; 18: Gate oxide film; 19: LDD region; : Salicide layer; 22: Voltage supply terminal

Claims (9)

ヒューズ素子と、該ヒューズ素子を溶断するに必要な電流を供給するために該ヒューズ素子の一端にそのドレイン領域又はソース領域が電気的に接続されているＭＯＳトランジスタ素子とからなる、前記ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を備え、前記ヒューズ素子が前記ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置することを特徴とする半導体装置。   The fuse element comprises: a fuse element; and a MOS transistor element having a drain region or a source region electrically connected to one end of the fuse element to supply a current necessary for fusing the fuse element. A semiconductor device comprising a fuse circuit electrically programmable by selective fusing, wherein the fuse element is located on an insulating film immediately above a formation region of the MOS transistor element. 前記ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の電気的接続に関与する配線が、前記ＭＯＳトランジスタ素子の形成領域の直上に位置している請求項１に記載の半導体装置。   The semiconductor according to claim 1, wherein a wiring involved in an electrical connection between one end of the fuse element and a drain region or a source region of the MOS transistor element is located immediately above the formation region of the MOS transistor element. apparatus. 前記ヒューズ素子が前記絶縁膜に形成された溝内に設けられている請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the fuse element is provided in a groove formed in the insulating film. 前記ヒューズ素子がポリシリコンとタングステンシリサイド、コバルトシリサイド、チタンシリサイド又はニッケルシリサイドとの積層膜からなる請求項１〜３のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the fuse element is formed of a laminated film of polysilicon and tungsten silicide, cobalt silicide, titanium silicide, or nickel silicide. 前記ヒューズ素子がアルミニウム、タングステン、チタン又は銅の膜からなる請求項１〜３のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the fuse element is made of an aluminum, tungsten, titanium, or copper film. 前記絶縁膜が酸化シリコン膜、窒化シリコン膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜及びポリイミド系樹脂膜からなる群より選択される請求項１〜５のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating film is selected from the group consisting of a silicon oxide film, a silicon nitride film, an SOG film, a PSG film, a BSG film, a BPSG film, and a polyimide resin film. . 請求項１〜６のいずれか１項に記載の半導体装置の製造方法であって、前記ヒューズ素子が、前記絶縁膜上に堆積させた導電性膜をパターニングして形成されるか、又は該絶縁膜上に設けられた溝内に導電性膜を埋め込むことにより形成されることを特徴とする製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the fuse element is formed by patterning a conductive film deposited on the insulating film, or the insulating element is formed. A manufacturing method characterized by being formed by embedding a conductive film in a groove provided on a film. 前記ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線が、前記絶縁膜上の配線部分と該絶縁膜を貫通する配線部分とからなり、前記絶縁膜上の配線部分は前記ヒューズ素子と同じ導電性材料で形成され、前記絶縁膜を貫通する配線部分が前記ヒューズ素子とは異なる導電性材料で形成される請求項７に記載の製造方法。   The wiring electrically connecting one end of the fuse element and the drain region or the source region of the MOS transistor element comprises a wiring portion on the insulating film and a wiring portion penetrating the insulating film, The manufacturing method according to claim 7, wherein a wiring portion on the insulating film is formed of the same conductive material as the fuse element, and a wiring portion penetrating the insulating film is formed of a conductive material different from the fuse element. . 前記ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線が、前記絶縁膜上の配線部分と該絶縁膜を貫通する配線部分とからなり、前記絶縁膜上の配線部分及び該絶縁膜を貫通する配線部分が前記ヒューズ素子と同じ導電性材料で形成される請求項７に記載の製造方法。   The wiring electrically connecting one end of the fuse element and the drain region or the source region of the MOS transistor element comprises a wiring portion on the insulating film and a wiring portion penetrating the insulating film, The manufacturing method according to claim 7, wherein a wiring portion on the insulating film and a wiring portion penetrating the insulating film are formed of the same conductive material as the fuse element.
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