JP2010225797A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に、半導体層に形成された第1導電型拡散層からなるエミッタ、第2導電型拡散層からなるベース、及び第1導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えた半導体装置に関するものである。 The present invention relates to a semiconductor device, and in particular, a bipolar transistor having an emitter made of a first conductivity type diffusion layer formed in a semiconductor layer, a base made of a second conductivity type diffusion layer, and a collector made of a first conductivity type diffusion layer. The present invention relates to a semiconductor device comprising:
半導体層に形成された第1導電型拡散層からなるエミッタ、第2導電型拡散層からなるベース、及び第1導電型拡散層からなるコレクタをもつバイポーラトランジスタは例えば特許文献1,2に開示されている。
A bipolar transistor having an emitter made of a first conductivity type diffusion layer, a base made of a second conductivity type diffusion layer, and a collector made of a first conductivity type diffusion layer formed in a semiconductor layer is disclosed in
一般的なバイポーラトランジスタはエミッタ接地時の電流増幅率hFEが50〜200である。また、用途によっては、高hFEのバイポーラトランジスタも所望される。
従来のバイポーラトランジスタの電流増幅率hFE特性は、コレクタ濃度やベース濃度、ベース幅などの制御によって変更することができる。
A typical bipolar transistor has a current amplification factor hFE of 50 to 200 when the emitter is grounded. Depending on the application, a high-hFE bipolar transistor is also desired.
The current amplification factor hFE characteristic of the conventional bipolar transistor can be changed by controlling the collector concentration, the base concentration, the base width, and the like.
従来のバイポーラトランジスタでは、互いに異なる電流増幅率hFE特性をもつ複数のバイポーラトランジスタを形成する場合、コレクタ濃度やベース濃度、ベース幅の制御など、製造プロセス条件を変える必要があった。
そこで本発明は、製造後に電流増幅率hFE特性を変化させることができるバイポーラトランジスタを備えた半導体装置を提供することを目的とするものである。
In the conventional bipolar transistor, when a plurality of bipolar transistors having different current amplification factor hFE characteristics are formed, it is necessary to change manufacturing process conditions such as control of collector concentration, base concentration, and base width.
Accordingly, an object of the present invention is to provide a semiconductor device including a bipolar transistor capable of changing the current amplification factor hFE characteristic after manufacture.
本発明にかかる半導体装置は、半導体層に形成された第1導電型拡散層からなるエミッタ、第2導電型拡散層からなるベース、及び第1導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えている。本発明の半導体装置において、上記バイポーラトランジスタは上記ベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備えている。さらに、本発明の半導体装置では、上記エミッタ、上記ベース、上記コレクタ及び上記ゲート電極に互いに異なる電位を供給できる配線が形成されている。 A semiconductor device according to the present invention includes a bipolar transistor having an emitter made of a first conductivity type diffusion layer, a base made of a second conductivity type diffusion layer, and a collector made of a first conductivity type diffusion layer formed in the semiconductor layer. ing. In the semiconductor device of the present invention, the bipolar transistor further includes a gate electrode formed on at least a part of the base via a gate insulating film. Furthermore, in the semiconductor device of the present invention, wiring that can supply different potentials to the emitter, the base, the collector, and the gate electrode is formed.
本発明の半導体装置において、上記ゲート絶縁膜及び上記ゲート電極は、上記コレクタ上もしくは上記エミッタ上又はその両方の上に延伸して配置されているようにしてもよい。ただし、ゲート絶縁膜及びゲート電極の配置はこれに限定されるものではない。ゲート絶縁膜及びゲート電極は少なくともベース上の一部分に配置されていればよい。 In the semiconductor device of the present invention, the gate insulating film and the gate electrode may be extended and disposed on the collector, the emitter, or both. However, the arrangement of the gate insulating film and the gate electrode is not limited to this. The gate insulating film and the gate electrode may be disposed at least at a part on the base.
上記半導体層はSOI基板の半導体層であり、上記エミッタ、上記ベース及び上記コレクタを構成する各拡散層は上記SOI基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さは上記SOI基板の半導体層の厚みと同じである例を挙げることができる。ただし、ダイオードが形成される半導体層はバルクシリコン基板やエピタキシャル成長層のシリコン層であってもよい。 The semiconductor layer is a semiconductor layer of an SOI substrate, and the diffusion layers constituting the emitter, the base, and the collector are arranged side by side in the semiconductor layer of the SOI substrate, and the depth of these diffusion layers An example where the thickness is the same as the thickness of the semiconductor layer of the SOI substrate can be given. However, the semiconductor layer in which the diode is formed may be a bulk silicon substrate or an epitaxially grown silicon layer.
本発明の半導体装置では、バイポーラトランジスタはベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備えているようにした。さらに、エミッタ、ベース、コレクタ及びゲート電極に互いに異なる電位を供給できる配線が形成されているようにした。これにより、ベース電極に、エミッタ、ベース及びコレクタとは独立して電位を与えることができる。ベース電極に与える電位を変化させることにより、ベース電流に寄与する少数キャリアを増加又は減少させることができ、バイポーラトランジスタの電流増幅率hFEを変化させることができる。例えば、ゲート電極に電位を与えてベース電流に寄与する少数キャリアを増加させることにより、低電流域での電流増幅率hFEを増加させることができる。 In the semiconductor device of the present invention, the bipolar transistor further includes a gate electrode formed on at least a part of the base via a gate insulating film. Furthermore, wirings that can supply different potentials to the emitter, base, collector, and gate electrode are formed. Thus, a potential can be applied to the base electrode independently of the emitter, base, and collector. By changing the potential applied to the base electrode, minority carriers contributing to the base current can be increased or decreased, and the current amplification factor hFE of the bipolar transistor can be changed. For example, by increasing the minority carriers that contribute to the base current by applying a potential to the gate electrode, the current amplification factor hFE in the low current region can be increased.
本発明の半導体装置において、バイポーラトランジスタのエミッタ、ベース、及びコレクタが形成される半導体層はSOI基板の半導体層であり、エミッタ、ベース及びコレクタを構成する各拡散層はSOI基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さはSOI基板の半導体層の厚みと同じであるようにしてもよい。これにより、エミッタ、ベース及びコレクタを構成する各拡散層を半導体層の深さ方向に対して互いに電気的に分離することができるので、それらの拡散層をバルクシリコン基板に形成する場合に比べて、それらの拡散層を深さ方向で電気的に分離するための深い拡散層を形成する必要がなくなり、簡便に製造できる。 In the semiconductor device of the present invention, the semiconductor layer in which the emitter, base, and collector of the bipolar transistor are formed is a semiconductor layer of the SOI substrate, and each diffusion layer constituting the emitter, base, and collector is lateral to the semiconductor layer of the SOI substrate. They may be arranged side by side, and the depth of the diffusion layers may be the same as the thickness of the semiconductor layer of the SOI substrate. As a result, the diffusion layers constituting the emitter, base and collector can be electrically isolated from each other in the depth direction of the semiconductor layer, so that these diffusion layers are formed on a bulk silicon substrate. Thus, it is not necessary to form a deep diffusion layer for electrically separating these diffusion layers in the depth direction, and it can be easily manufactured.
図1は、一実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをNPNバイポーラトランジスタに適用したものである。 FIG. 1 is a perspective view showing an embodiment in partial cross section. In this embodiment, the bipolar transistor constituting the semiconductor device of the present invention is applied to an NPN bipolar transistor.
P型半導体基板1(Psub)表面にN型拡散層からなるコレクタ3(N−)が形成されている。コレクタ3の表面にP型拡散層からなるベース5(PB)が形成されている。ベース5の表面にN型拡散層からなるエミッタ7(N+)が形成されている。エミッタ7はコレクタ3とは間隔をもって配置されている。
A collector 3 (N−) made of an N-type diffusion layer is formed on the surface of the P-type semiconductor substrate 1 (Psub). A base 5 (PB) made of a P-type diffusion layer is formed on the surface of the
コレクタ3上及びベース5上にゲート絶縁膜9を介してゲート電極11(N+)が形成されている。ゲート絶縁膜9は例えばシリコン酸化膜によって形成されている。ゲート電極11は例えば導電性のN型ポリシリコン膜パターンによって形成されている。ゲート電極11はコレクタ3の一部分上及びベース5の一部分上に配置されている。ゲート電極11はエミッタ7上には配置されていない。ただし、ゲート電極11はエミッタ7の一部分上にも延伸して配置されていてもよい。
A gate electrode 11 (N +) is formed on the
図示は省略するが、半導体基板1上にゲート電極11を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ3上、ベース5上、エミッタ7上及びゲート電極11上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ3にはコレクタ配線13が接続されている。ベース5にはベース配線15が接続されている。エミッタ7にはエミッタ配線17が接続されている。ゲート電極11にはゲート電極配線19が接続されている。配線13,15,17,19は互いに電気的に絶縁されている。
Although illustration is omitted, an interlayer insulating film is formed on the
このバイポーラトランジスタのコレクタ配線13を電源電位に接続し、エミッタ配線17を接地電位に接続した状態で、ベース配線15に流すベース電流(Ib)及びゲート電極配線19に印加するゲート電位(Vg)を変化させたときに、コレクタ配線13を流れるコレクタ電流(Ic)の変化を調べた結果を表1に示す。表1において、ゲート電位(Vg)の単位はV(ボルト)、ベース電流(Ib)の単位はnA(ナノアンペア)、コレクタ電流(Ic)の単位はμA(マイクロアンペア)である。
With the
図2は、表1の測定結果に基づいて、電流増幅率hFEとベース電流(Ib)の関係を表したグラフである。縦軸は電流増幅率hFEを示す。横軸はベース電流(単位はnA)を示す。電流増幅率hFEはIc/Ibにより求めた。 FIG. 2 is a graph showing the relationship between the current amplification factor hFE and the base current (Ib) based on the measurement results in Table 1. The vertical axis represents the current amplification factor hFE. The horizontal axis represents the base current (unit: nA). The current amplification factor hFE was obtained from Ic / Ib.
ゲート電位を与えていないとき(Vg=0V)の電流増幅率hFEは1300程度である。ゲート電位Vg=0.3,0.6Vのときの電流増幅率hFEはゲート電位を与えていないとき(Vg=0V)のときよりも大きくなっている。これはベース電流(Ib)による少数キャリア注入とゲート電圧印加によって発生する少数キャリアの注入を追加させることでバイポーラトランジスタの電流増幅率hFEを大きくできることを示している。特に、ゲート電位Vg=0.6Vのとき、低電流域での電流増幅率hFEを大きく増加させることができる。
ここでは、ゲート電位として正の電位(ゲート電位Vg=0.3,0.6V)を与えているが、ゲート電位として負の電位を与えれば電流増幅率hFEを減少させることができることが推測できる。
When no gate potential is applied (Vg = 0V), the current amplification factor hFE is about 1300. The current amplification factor hFE when the gate potential Vg = 0.3, 0.6V is larger than when the gate potential is not applied (Vg = 0V). This indicates that the current amplification factor hFE of the bipolar transistor can be increased by adding minority carrier injection by the base current (Ib) and minority carrier injection generated by applying the gate voltage. In particular, when the gate potential Vg = 0.6 V, the current amplification factor hFE in the low current region can be greatly increased.
Here, a positive potential (gate potential Vg = 0.3, 0.6 V) is applied as the gate potential, but it can be estimated that the current amplification factor hFE can be reduced by applying a negative potential as the gate potential. .
図3は、他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをPNPバイポーラトランジスタに適用したものである。図1と同じ機能を果たす部分には同じ符号を付す。 FIG. 3 is a perspective view showing another embodiment in partial cross section. In this embodiment, the bipolar transistor constituting the semiconductor device of the present invention is applied to a PNP bipolar transistor. Parts having the same functions as those in FIG.
P型半導体基板1(Psub)表面にN型拡散層21(N−)が形成されている。N型拡散層21はPNPバイポーラトランジスタを半導体基板1と分離するためのものである。N型拡散層21の表面にP型拡散層からなるコレクタ23(P−)が形成されている。コレクタ23の表面にN型拡散層からなるベース25(NB)が形成されている。ベース25はN型拡散層21とは間隔をもって配置されている。ベース25の表面にP型拡散層からなるエミッタ27(P+)が形成されている。エミッタ27はコレクタ23とは間隔をもって配置されている。
An N-type diffusion layer 21 (N−) is formed on the surface of the P-type semiconductor substrate 1 (Psub). The N-
コレクタ23上及びベース25上にゲート絶縁膜29を介してゲート電極31(P+)が形成されている。ゲート絶縁膜29は例えばシリコン酸化膜によって形成されている。ゲート電極31は例えば導電性のP型ポリシリコン膜パターンによって形成されている。ゲート電極31はコレクタ23の一部分上及びベース25の一部分上に配置されている。ゲート電極31はエミッタ27上には配置されていない。ただし、ゲート電極31はエミッタ27の一部分上にも延伸して配置されていてもよい。
A gate electrode 31 (P +) is formed on the
図示は省略するが、半導体基板1上にゲート電極31を覆って層間絶縁膜が形成されている。その層間絶縁膜に、N型拡散層21上、コレクタ23上、ベース25上、エミッタ27上及びゲート電極31上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ23にはコレクタ配線33が接続されている。ベース25にはベース配線35が接続されている。N型拡散層21及びエミッタ27にはエミッタ配線37が接続されている。ゲート電極31にはゲート電極配線39が接続されている。配線33,35,37,39は互いに電気的に絶縁されている。
Although not shown, an interlayer insulating film is formed on the
エミッタ配線37を電源電位に接続し、コレクタ配線33を接地電位に接続し、ベース配線35にベース電流を流す状態で、ゲート電極配線39に印加するゲート電位を変化させることにより、PNPバイポーラトランジスタの電流増幅率hFEを変化させることができる。
By changing the gate potential applied to the
図4は、さらに他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをSOI基板に形成し、NPNバイポーラトランジスタに適用したものである。 FIG. 4 is a perspective view showing still another embodiment in partial cross section. In this embodiment, a bipolar transistor constituting a semiconductor device of the present invention is formed on an SOI substrate and applied to an NPN bipolar transistor.
SOI基板のシリコン酸化膜層41(SiO2)上にP型シリコン層(半導体層)からなるベース43(P)が形成されている。P型シリコン層にはバイポーラトランジスタの形成領域を確定するための分離用シリコン酸化膜45(SiO2)が形成されている。P型シリコン層の一部の領域にベース43を挟んでN型拡散層からなるコレクタ47及びエミッタ49(N+)が形成されている。ベース43、コレクタ47及びエミッタ49の深さはP型シリコン層と同じである。コレクタ47及びエミッタ49はベース43に隣接している。ベース43、コレクタ47及びエミッタ49はP型シリコン層に横方向に並べて配置されている。
A base 43 (P) made of a P-type silicon layer (semiconductor layer) is formed on the silicon oxide film layer 41 (SiO 2 ) of the SOI substrate. An isolation silicon oxide film 45 (SiO 2 ) for defining a bipolar transistor formation region is formed on the P-type silicon layer. A
ベース43上にゲート絶縁膜51を介してゲート電極53(N+)が形成されている。ゲート絶縁膜51は例えばシリコン酸化膜によって形成されている。ゲート電極53は例えば導電性のN型ポリシリコン膜パターンによって形成されている。ゲート絶縁膜51及びゲート電極53はコレクタ47上もしくはエミッタ49上又はその両方の上に延伸して配置されていてもよい。
A gate electrode 53 (N +) is formed on the
P型半導体層にコレクタ47及びエミッタ49とは間隔をもってベースコンタクト用のP型拡散層55(P+)が形成されている。P型拡散層55はベース43と電気的に接続されている。
コレクタ47とP型拡散層55の間のP型半導体層、及びエミッタ49とP型拡散層55の間のP型半導体層に、コレクタ47及びエミッタ49よりもN型不純物濃度が低いN型拡散層57(N−)が形成されている。N型拡散層57はコレクタ47及びエミッタ49とP型拡散層55との接合耐圧を上げるためのものである。
A P-type diffusion layer 55 (P +) for base contact is formed in the P-type semiconductor layer with a distance from the
N-type diffusion having an N-type impurity concentration lower than that of the
図示は省略するが、P型半導体層上及び分離用シリコン酸化膜45上にゲート電極53を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ47上、P型拡散層55上、エミッタ49上及びゲート電極53上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ47にはコレクタ配線59が接続されている。P型拡散層55にはベース配線61が接続されている。エミッタ49にはエミッタ配線63が接続されている。ゲート電極53にはゲート電極配線65が接続されている。配線59,61,63,65は互いに電気的に絶縁されている。
Although not shown, an interlayer insulating film is formed on the P-type semiconductor layer and on the isolation
コレクタ配線59を電源電位に接続し、エミッタ配線63を接地電位に接続し、ベース配線61にベース電流を流す状態で、ゲート電極配線65に印加するゲート電位を変化させることにより、NPNバイポーラトランジスタの電流増幅率hFEを変化させることができる。
The
図5は、さらに他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをSOI基板に形成し、NPNバイポーラトランジスタに適用したものである。図4と同じ機能を果たす部分には同じ符号を付す。 FIG. 5 is a perspective view showing still another embodiment in partial cross section. In this embodiment, a bipolar transistor constituting a semiconductor device of the present invention is formed on an SOI substrate and applied to an NPN bipolar transistor. Parts having the same functions as those in FIG.
SOI基板のシリコン酸化膜層41(SiO2)上にN型シリコン層(半導体層)からなるベース67(N)が形成されている。N型シリコン層にはバイポーラトランジスタの形成領域を確定するための分離用シリコン酸化膜45(SiO2)が形成されている。N型シリコン層の一部の領域にベース67を挟んでP型拡散層からなるコレクタ69及びエミッタ71(P+)が形成されている。ベース67、コレクタ69及びエミッタ71の深さはN型シリコン層と同じである。コレクタ69及びエミッタ71はベース67に隣接している。ベース67、コレクタ69及びエミッタ71はN型シリコン層に横方向に並べて配置されている。
A base 67 (N) made of an N-type silicon layer (semiconductor layer) is formed on the silicon oxide film layer 41 (SiO 2 ) of the SOI substrate. An isolation silicon oxide film 45 (SiO 2 ) for defining a bipolar transistor formation region is formed on the N-type silicon layer. A
ベース67上にゲート絶縁膜51を介してゲート電極53(N+)が形成されている。ゲート絶縁膜51及びゲート電極53はコレクタ69上もしくはエミッタ71上又はその両方の上に延伸して配置されていてもよい。
A gate electrode 53 (N +) is formed on the
N型半導体層にコレクタ69及びエミッタ71とは間隔をもってベースコンタクト用のN型拡散層73(N+)が形成されている。N型拡散層73はベース67と電気的に接続されている。
コレクタ69とN型拡散層73の間のN型半導体層、及びエミッタ71とN型拡散層73の間のN型半導体層に、コレクタ69及びエミッタ71よりもP型不純物濃度が低いP型拡散層75(P−)が形成されている。P型拡散層75はコレクタ69及びエミッタ71とN型拡散層73との接合耐圧を上げるためのものである。
An N-type diffusion layer 73 (N +) for base contact is formed in the N-type semiconductor layer with a gap from the
A P-type diffusion having a P-type impurity concentration lower than that of the
図示は省略するが、N型半導体層上及び分離用シリコン酸化膜45上にゲート電極53を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ69上、N型拡散層73上、エミッタ71上及びゲート電極53上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ69にはコレクタ配線77が接続されている。N型拡散層73にはベース配線79が接続されている。エミッタ71にはエミッタ配線81が接続されている。ゲート電極53にはゲート電極配線83が接続されている。配線77,79,81,83は互いに電気的に絶縁されている。
Although not shown, an interlayer insulating film is formed on the N-type semiconductor layer and the isolation
エミッタ配線81を電源電位に接続し、コレクタ配線77を接地電位に接続し、ベース配線79にベース電流を流す状態で、ゲート電極配線83に印加するゲート電位を変化させることにより、PNPバイポーラトランジスタの電流増幅率hFEを変化させることができる。
The
図4に示した実施例では、エミッタ49、ベース43及びコレクタ47を構成する各拡散層の深さはSOI基板のP型半導体層の厚みと同じである。図5に示した実施例では、エミッタ71、ベース67及びコレクタ69を構成する各拡散層の深さはSOI基板のN型半導体層の厚みと同じである。これらにより、エミッタ、ベース及びコレクタを構成する各拡散層を半導体層の深さ方向に対して互いに電気的に分離することができるので、それらの拡散層をバルクシリコン基板に形成する場合に比べて、それらの拡散層を深さ方向で電気的に分離するための深い拡散層を形成する必要がなくなり、簡便に製造できる。
In the embodiment shown in FIG. 4, the depth of each diffusion layer constituting the
図6は、本発明の半導体装置を適用した定電圧電源の一実施例を示す回路図である。
電源に接続される入力端子(Vin)91と、負荷に接続される出力端子(Vout)93との間に、出力トランジスタを構成するPNPバイポーラトランジスタ95が設けられている。
差動増幅回路97が設けられており、差動増幅回路97の出力端子はPNPバイポーラトランジスタ95のベースに接続されている。差動増幅回路97の反転入力端子は基準電圧発生回路(Vref)99に接続されている。反転入力端子には基準電圧発生回路99から基準電圧が印加される。差動増幅回路97の非反転入力端子には、PNPバイポーラトランジスタ95の出力電圧を分圧抵抗R1とR2で分圧した電圧が印加される。差動増幅回路97及び基準電圧発生回路99の電源は入力端子91から供給される。差動増幅回路97、基準電圧発生回路99及び抵抗R2は接地されている。
FIG. 6 is a circuit diagram showing an embodiment of a constant voltage power source to which the semiconductor device of the present invention is applied.
A PNP
A
この実施例では、PNPバイポーラトランジスタ95として本発明の半導体装置を構成するバイポーラトランジスタを用いている。PNPバイポーラトランジスタ95のゲート電極(図示は省略)の電位を変化させることにより、PNPバイポーラトランジスタ95の電流増幅率hFEを変化させることができる。
In this embodiment, a bipolar transistor constituting the semiconductor device of the present invention is used as the PNP
入力端子91からの入力電圧を降圧させる場合、入力電圧を抵抗比分割で出力させるが、出力端子93に接続される外部負荷に流す電流量によりPNPバイポーラトランジスタ95のオン抵抗を可変させなければ出力電圧が一定にならない。そのため、差動増幅回路97内で基準電圧発生回路99からの基準電圧と抵抗R1,R2からの帰還抵抗電圧を比較させることにより出力電圧を一定にする。
When the input voltage from the
図7は、本発明の半導体装置を適用した反転型チャージポンプDC/DCコンバータの一実施例を示す回路図である。
回路には、入力端子(Vin)101、出力端子(Vout、反転出力)103、グラウンド端子(GND)105、ポンプ容量正側端子(CP+)107とポンプ容量負側端子(CP−)109が設けられている。ポンプ容量正側端子107とポンプ容量負側端子109の間には、外付け部品のコンデンサ(図示は省略)が接続されている。
FIG. 7 is a circuit diagram showing an embodiment of an inverting charge pump DC / DC converter to which the semiconductor device of the present invention is applied.
The circuit includes an input terminal (Vin) 101, an output terminal (Vout, inverted output) 103, a ground terminal (GND) 105, a pump capacity positive terminal (CP +) 107, and a pump capacity negative terminal (CP-) 109. It has been. An external component capacitor (not shown) is connected between the pump capacity
内部には、入力端子101とグラウンド端子105の間に、順にPNPバイポーラトランジスタ111とNPNバイポーラトランジスタ113が設けられている。PNPバイポーラトランジスタ111とNPNバイポーラトランジスタ113の間にポンプ容量正側端子107が接続されている。NPNバイポーラトランジスタ113とグラウンド端子105の間は接地電位115に接続されている。
接地電位115と出力端子103の間に、順にNPNバイポーラトランジスタ117,119が接続されている。NPNバイポーラトランジスタ117,119の間にポンプ容量負側端子109が接続されている。
Inside, a PNP
NPN
基準電圧端子(Vref)121からの基準電圧に基づいて入力端子101と同電位の電圧(Vin電圧)とグラウンド端子105と同電位の電圧(GND電圧)を交互に発振する発振回路(OSC)123が設けられている。発振回路123の出力端子は、NPNバイポーラトランジスタ113,119のベースに直接接続されており、NPNバイポーラトランジスタ117のベースにインバータ125を介して接続されており、PNPバイポーラトランジスタ111のベースにインバータ125及び127を介して接続されている。
An oscillation circuit (OSC) 123 that alternately oscillates a voltage having the same potential (Vin voltage) as the
この反転型チャージポンプDC/DCコンバータは、発振回路123を通して4つのトランジスタ111,113,117,119のベースに電流を与えてスイッチングさせ、ポンプ容量正側端子107とポンプ容量負側端子109の間に接続されたコンデンサを充放電させることにより電流を流し、入力端子101から入力された入力電圧の反転電圧が出力端子103に出力される仕組みになっている。
This inverting charge pump DC / DC converter applies current to the bases of the four
この実施例では、内蔵スイッチを構成するPNPバイポーラトランジスタ111及びNPNバイポーラトランジスタ113,115,117のうち、少なくとも1つについて本発明の半導体装置を構成するバイポーラトランジスタを用いている。バイポーラトランジスタ111,113,115,117のうち半導体装置を構成するバイポーラトランジスタからなるものは、バイポーラトランジスタのゲート電極(図示は省略)の電位を変化させることにより、電流増幅率hFEを変化させることができる。
In this embodiment, at least one of the PNP
発振回路123からGND電圧が発振されたとき、PNPバイポーラトランジスタ111とNPNバイポーラトランジスタ117がオンし、他の2つのNPNバイポーラトランジスタ113,119はオフになる。このとき、ポンプ容量正側端子107とポンプ容量負側端子109の間に接続されたコンデンサに電荷がたまる。
When the GND voltage is oscillated from the
発振回路123からVin電圧が発振されたとき、PNPバイポーラトランジスタ111とNPNバイポーラトランジスタ117はオフになり、他の2つのNPNバイポーラトランジスタ113,119はオンする。このとき、電荷をためたコンデンサは放電するが、出力端子103がグラウンド端子105よりも低い電位にされているので、入力電圧でたまった電荷とは反転電圧が出力端子103から出力される。
上記の動作が繰り返されることにより、入力電圧の反転電圧で電流が流れ続ける。
When the Vin voltage is oscillated from the
By repeating the above operation, current continues to flow at the inverted voltage of the input voltage.
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。 As mentioned above, although the Example of this invention was described, this invention is not limited to these, A various change is possible within the range of this invention described in the claim.
例えば、図6及び図7に示した実施例では、本発明を構成するバイポーラトランジスタを定電圧電源又はDC/DCコンバータに適用しているが、本発明が適用される回路装置はこれに限定されるものではなく、バイポーラトランジスタを含む回路装置を備えた半導体装置であれば、本発明の半導体装置を適用することができる。 For example, in the embodiments shown in FIGS. 6 and 7, the bipolar transistor constituting the present invention is applied to a constant voltage power supply or a DC / DC converter. However, the circuit device to which the present invention is applied is limited to this. The semiconductor device of the present invention can be applied to any semiconductor device provided with a circuit device including a bipolar transistor.
本発明は、例えば電源ICや高耐圧CMOSレギュレータ、高耐圧ディテクタなどの高耐圧半導体製品の保護回路などに適用できる。 The present invention can be applied to, for example, protection circuits for high voltage semiconductor products such as power supply ICs, high voltage CMOS regulators, and high voltage detectors.
1 P型半導体基板
3 N型拡散層からなるコレクタ
5 P型拡散層からなるベース
7 N型拡散層からなるエミッタ
9 ゲート絶縁膜
11 ゲート電極
13 コレクタ配線
15 ベース配線
17 エミッタ配線
19 ゲート電極配線
23 P型拡散層からなるコレクタ
25 N型拡散層からなるベース
27 P型拡散層からなるエミッタ
29 ゲート絶縁膜
31 ゲート電極
33 コレクタ配線
35 ベース配線
37 エミッタ配線
39 ゲート電極配線
43 P型シリコン層からなるベース
47 N型拡散層からなるコレクタ
49 N型拡散層からなるエミッタ
51 ゲート絶縁膜
53 ゲート電極
59 コレクタ配線
61 ベース配線
63 エミッタ配線
65 ゲート電極配線
67 N型シリコン層からなるベース
69 P型拡散層からなるコレクタ
71 P型拡散層からなるエミッタ
77 コレクタ配線
79 ベース配線
81 エミッタ配線
83 ゲート電極配線
DESCRIPTION OF SYMBOLS 1 P
Claims (3)
前記バイポーラトランジスタは前記ベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備え、
前記エミッタ、前記ベース、前記コレクタ及び前記ゲート電極に互いに異なる電位を供給できる配線が形成されていることを特徴とする半導体装置。 In a semiconductor device comprising a bipolar transistor having an emitter made of a first conductivity type diffusion layer formed in a semiconductor layer, a base made of a second conductivity type diffusion layer, and a collector made of a first conductivity type diffusion layer,
The bipolar transistor further includes a gate electrode formed on at least a part of the base via a gate insulating film,
The semiconductor device is characterized in that wirings capable of supplying different potentials to the emitter, the base, the collector, and the gate electrode are formed.
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