JP2010225797A

JP2010225797A - Semiconductor device

Info

Publication number: JP2010225797A
Application number: JP2009070725A
Authority: JP
Inventors: Takaaki Negoro; 宝昭根来
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-03-23
Filing date: 2009-03-23
Publication date: 2010-10-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device provided with a bipolar transistor that changes a current amplification factor hFE characteristic after production. <P>SOLUTION: A collector 3 made of an N-type diffusion layer, a base 5 made of a P-type diffusion layer, and an emitter 7 made of an N-type diffusion layer are formed in a P-type semiconductor layer 1, to form a bipolar transistor. The bipolar transistor is provided with a gate electrode 11 on the base 5 and with a gate insulation film 9 interposed in the collector 3. The collector 3 is connected with collector wiring 13. The base 5 is connected with base wiring 15. The emitter 7 is connected with emitter wiring 17. The gate electrode 11 is connected with gate electrode wiring 19. The wiring 13, 15, 17, and 19 are electrically insulated with each other. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えた半導体装置に関するものである。 The present invention relates to a semiconductor device, and in particular, a bipolar transistor having an emitter made of a first conductivity type diffusion layer formed in a semiconductor layer, a base made of a second conductivity type diffusion layer, and a collector made of a first conductivity type diffusion layer. The present invention relates to a semiconductor device comprising:

半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタは例えば特許文献１，２に開示されている。 A bipolar transistor having an emitter made of a first conductivity type diffusion layer, a base made of a second conductivity type diffusion layer, and a collector made of a first conductivity type diffusion layer formed in a semiconductor layer is disclosed in Patent Documents 1 and 2, for example. ing.

一般的なバイポーラトランジスタはエミッタ接地時の電流増幅率ｈＦＥが５０〜２００である。また、用途によっては、高ｈＦＥのバイポーラトランジスタも所望される。
従来のバイポーラトランジスタの電流増幅率ｈＦＥ特性は、コレクタ濃度やベース濃度、ベース幅などの制御によって変更することができる。 A typical bipolar transistor has a current amplification factor hFE of 50 to 200 when the emitter is grounded. Depending on the application, a high-hFE bipolar transistor is also desired.
The current amplification factor hFE characteristic of the conventional bipolar transistor can be changed by controlling the collector concentration, the base concentration, the base width, and the like.

従来のバイポーラトランジスタでは、互いに異なる電流増幅率ｈＦＥ特性をもつ複数のバイポーラトランジスタを形成する場合、コレクタ濃度やベース濃度、ベース幅の制御など、製造プロセス条件を変える必要があった。
そこで本発明は、製造後に電流増幅率ｈＦＥ特性を変化させることができるバイポーラトランジスタを備えた半導体装置を提供することを目的とするものである。 In the conventional bipolar transistor, when a plurality of bipolar transistors having different current amplification factor hFE characteristics are formed, it is necessary to change manufacturing process conditions such as control of collector concentration, base concentration, and base width.
Accordingly, an object of the present invention is to provide a semiconductor device including a bipolar transistor capable of changing the current amplification factor hFE characteristic after manufacture.

本発明にかかる半導体装置は、半導体層に形成された第１導電型拡散層からなるエミッタ、第２導電型拡散層からなるベース、及び第１導電型拡散層からなるコレクタをもつバイポーラトランジスタを備えている。本発明の半導体装置において、上記バイポーラトランジスタは上記ベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備えている。さらに、本発明の半導体装置では、上記エミッタ、上記ベース、上記コレクタ及び上記ゲート電極に互いに異なる電位を供給できる配線が形成されている。 A semiconductor device according to the present invention includes a bipolar transistor having an emitter made of a first conductivity type diffusion layer, a base made of a second conductivity type diffusion layer, and a collector made of a first conductivity type diffusion layer formed in the semiconductor layer. ing. In the semiconductor device of the present invention, the bipolar transistor further includes a gate electrode formed on at least a part of the base via a gate insulating film. Furthermore, in the semiconductor device of the present invention, wiring that can supply different potentials to the emitter, the base, the collector, and the gate electrode is formed.

本発明の半導体装置において、上記ゲート絶縁膜及び上記ゲート電極は、上記コレクタ上もしくは上記エミッタ上又はその両方の上に延伸して配置されているようにしてもよい。ただし、ゲート絶縁膜及びゲート電極の配置はこれに限定されるものではない。ゲート絶縁膜及びゲート電極は少なくともベース上の一部分に配置されていればよい。 In the semiconductor device of the present invention, the gate insulating film and the gate electrode may be extended and disposed on the collector, the emitter, or both. However, the arrangement of the gate insulating film and the gate electrode is not limited to this. The gate insulating film and the gate electrode may be disposed at least at a part on the base.

上記半導体層はＳＯＩ基板の半導体層であり、上記エミッタ、上記ベース及び上記コレクタを構成する各拡散層は上記ＳＯＩ基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さは上記ＳＯＩ基板の半導体層の厚みと同じである例を挙げることができる。ただし、ダイオードが形成される半導体層はバルクシリコン基板やエピタキシャル成長層のシリコン層であってもよい。 The semiconductor layer is a semiconductor layer of an SOI substrate, and the diffusion layers constituting the emitter, the base, and the collector are arranged side by side in the semiconductor layer of the SOI substrate, and the depth of these diffusion layers An example where the thickness is the same as the thickness of the semiconductor layer of the SOI substrate can be given. However, the semiconductor layer in which the diode is formed may be a bulk silicon substrate or an epitaxially grown silicon layer.

本発明の半導体装置では、バイポーラトランジスタはベースの少なくとも一部分の上にゲート絶縁膜を介して形成されたゲート電極をさらに備えているようにした。さらに、エミッタ、ベース、コレクタ及びゲート電極に互いに異なる電位を供給できる配線が形成されているようにした。これにより、ベース電極に、エミッタ、ベース及びコレクタとは独立して電位を与えることができる。ベース電極に与える電位を変化させることにより、ベース電流に寄与する少数キャリアを増加又は減少させることができ、バイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。例えば、ゲート電極に電位を与えてベース電流に寄与する少数キャリアを増加させることにより、低電流域での電流増幅率ｈＦＥを増加させることができる。 In the semiconductor device of the present invention, the bipolar transistor further includes a gate electrode formed on at least a part of the base via a gate insulating film. Furthermore, wirings that can supply different potentials to the emitter, base, collector, and gate electrode are formed. Thus, a potential can be applied to the base electrode independently of the emitter, base, and collector. By changing the potential applied to the base electrode, minority carriers contributing to the base current can be increased or decreased, and the current amplification factor hFE of the bipolar transistor can be changed. For example, by increasing the minority carriers that contribute to the base current by applying a potential to the gate electrode, the current amplification factor hFE in the low current region can be increased.

本発明の半導体装置において、バイポーラトランジスタのエミッタ、ベース、及びコレクタが形成される半導体層はＳＯＩ基板の半導体層であり、エミッタ、ベース及びコレクタを構成する各拡散層はＳＯＩ基板の半導体層に横方向に並べて配置されており、それらの拡散層の深さはＳＯＩ基板の半導体層の厚みと同じであるようにしてもよい。これにより、エミッタ、ベース及びコレクタを構成する各拡散層を半導体層の深さ方向に対して互いに電気的に分離することができるので、それらの拡散層をバルクシリコン基板に形成する場合に比べて、それらの拡散層を深さ方向で電気的に分離するための深い拡散層を形成する必要がなくなり、簡便に製造できる。 In the semiconductor device of the present invention, the semiconductor layer in which the emitter, base, and collector of the bipolar transistor are formed is a semiconductor layer of the SOI substrate, and each diffusion layer constituting the emitter, base, and collector is lateral to the semiconductor layer of the SOI substrate. They may be arranged side by side, and the depth of the diffusion layers may be the same as the thickness of the semiconductor layer of the SOI substrate. As a result, the diffusion layers constituting the emitter, base and collector can be electrically isolated from each other in the depth direction of the semiconductor layer, so that these diffusion layers are formed on a bulk silicon substrate. Thus, it is not necessary to form a deep diffusion layer for electrically separating these diffusion layers in the depth direction, and it can be easily manufactured.

一実施例を一部断面で示す斜視図である。It is a perspective view which shows one Example in a partial cross section. 同実施例において、ゲート電極電位を変化させたときの、電流増幅率ｈＦＥとベース電流（Ｉｂ）の関係を表したグラフである。In the same Example, it is a graph showing the relationship between the current amplification factor hFE and the base current (Ib) when the gate electrode potential is changed. 他の実施例を一部断面で示す斜視図である。It is a perspective view which shows another Example in a partial cross section. さらに他の実施例を一部断面で示す斜視図である。It is a perspective view which shows another Example in a partial cross section. さらに他の実施例を一部断面で示す斜視図である。It is a perspective view which shows another Example in a partial cross section. 本発明の半導体装置を適用した定電圧電源の一実施例を示す回路図である。It is a circuit diagram which shows one Example of the constant voltage power supply to which the semiconductor device of this invention is applied. 本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。It is a circuit diagram which shows one Example of the inverting type charge pump DC / DC converter to which the semiconductor device of this invention is applied.

図１は、一実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＮＰＮバイポーラトランジスタに適用したものである。 FIG. 1 is a perspective view showing an embodiment in partial cross section. In this embodiment, the bipolar transistor constituting the semiconductor device of the present invention is applied to an NPN bipolar transistor.

Ｐ型半導体基板１（Ｐｓｕｂ）表面にＮ型拡散層からなるコレクタ３（Ｎ−）が形成されている。コレクタ３の表面にＰ型拡散層からなるベース５（ＰＢ）が形成されている。ベース５の表面にＮ型拡散層からなるエミッタ７（Ｎ＋）が形成されている。エミッタ７はコレクタ３とは間隔をもって配置されている。 A collector 3 (N−) made of an N-type diffusion layer is formed on the surface of the P-type semiconductor substrate 1 (Psub). A base 5 (PB) made of a P-type diffusion layer is formed on the surface of the collector 3. An emitter 7 (N +) made of an N-type diffusion layer is formed on the surface of the base 5. The emitter 7 is spaced from the collector 3.

コレクタ３上及びベース５上にゲート絶縁膜９を介してゲート電極１１（Ｎ＋）が形成されている。ゲート絶縁膜９は例えばシリコン酸化膜によって形成されている。ゲート電極１１は例えば導電性のＮ型ポリシリコン膜パターンによって形成されている。ゲート電極１１はコレクタ３の一部分上及びベース５の一部分上に配置されている。ゲート電極１１はエミッタ７上には配置されていない。ただし、ゲート電極１１はエミッタ７の一部分上にも延伸して配置されていてもよい。 A gate electrode 11 (N +) is formed on the collector 3 and the base 5 via a gate insulating film 9. The gate insulating film 9 is made of, for example, a silicon oxide film. The gate electrode 11 is formed by, for example, a conductive N-type polysilicon film pattern. The gate electrode 11 is disposed on a part of the collector 3 and a part of the base 5. The gate electrode 11 is not disposed on the emitter 7. However, the gate electrode 11 may be extended and disposed also on a part of the emitter 7.

図示は省略するが、半導体基板１上にゲート電極１１を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ３上、ベース５上、エミッタ７上及びゲート電極１１上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ３にはコレクタ配線１３が接続されている。ベース５にはベース配線１５が接続されている。エミッタ７にはエミッタ配線１７が接続されている。ゲート電極１１にはゲート電極配線１９が接続されている。配線１３，１５，１７，１９は互いに電気的に絶縁されている。 Although illustration is omitted, an interlayer insulating film is formed on the semiconductor substrate 1 so as to cover the gate electrode 11. Contact holes are formed in the interlayer insulating film at predetermined positions on the collector 3, the base 5, the emitter 7 and the gate electrode 11. A conductive material is embedded in each contact hole to form a wiring. A collector wiring 13 is connected to the collector 3. A base wiring 15 is connected to the base 5. An emitter wiring 17 is connected to the emitter 7. A gate electrode wiring 19 is connected to the gate electrode 11. The wirings 13, 15, 17, and 19 are electrically insulated from each other.

このバイポーラトランジスタのコレクタ配線１３を電源電位に接続し、エミッタ配線１７を接地電位に接続した状態で、ベース配線１５に流すベース電流（Ｉｂ）及びゲート電極配線１９に印加するゲート電位（Ｖｇ）を変化させたときに、コレクタ配線１３を流れるコレクタ電流（Ｉｃ）の変化を調べた結果を表１に示す。表１において、ゲート電位（Ｖｇ）の単位はＶ（ボルト）、ベース電流（Ｉｂ）の単位はｎＡ（ナノアンペア）、コレクタ電流（Ｉｃ）の単位はμＡ（マイクロアンペア）である。 With the collector wiring 13 of this bipolar transistor connected to the power supply potential and the emitter wiring 17 connected to the ground potential, the base current (Ib) flowing through the base wiring 15 and the gate potential (Vg) applied to the gate electrode wiring 19 are applied. Table 1 shows the result of examining the change in the collector current (Ic) flowing through the collector wiring 13 when it is changed. In Table 1, the unit of the gate potential (Vg) is V (volt), the unit of the base current (Ib) is nA (nanoampere), and the unit of the collector current (Ic) is μA (microampere).

図２は、表１の測定結果に基づいて、電流増幅率ｈＦＥとベース電流（Ｉｂ）の関係を表したグラフである。縦軸は電流増幅率ｈＦＥを示す。横軸はベース電流（単位はｎＡ）を示す。電流増幅率ｈＦＥはＩｃ／Ｉｂにより求めた。 FIG. 2 is a graph showing the relationship between the current amplification factor hFE and the base current (Ib) based on the measurement results in Table 1. The vertical axis represents the current amplification factor hFE. The horizontal axis represents the base current (unit: nA). The current amplification factor hFE was obtained from Ic / Ib.

ゲート電位を与えていないとき（Ｖｇ＝０Ｖ）の電流増幅率ｈＦＥは１３００程度である。ゲート電位Ｖｇ＝０．３，０．６Ｖのときの電流増幅率ｈＦＥはゲート電位を与えていないとき（Ｖｇ＝０Ｖ）のときよりも大きくなっている。これはベース電流（Ｉｂ）による少数キャリア注入とゲート電圧印加によって発生する少数キャリアの注入を追加させることでバイポーラトランジスタの電流増幅率ｈＦＥを大きくできることを示している。特に、ゲート電位Ｖｇ＝０．６Ｖのとき、低電流域での電流増幅率ｈＦＥを大きく増加させることができる。
ここでは、ゲート電位として正の電位（ゲート電位Ｖｇ＝０．３，０．６Ｖ）を与えているが、ゲート電位として負の電位を与えれば電流増幅率ｈＦＥを減少させることができることが推測できる。 When no gate potential is applied (Vg = 0V), the current amplification factor hFE is about 1300. The current amplification factor hFE when the gate potential Vg = 0.3, 0.6V is larger than when the gate potential is not applied (Vg = 0V). This indicates that the current amplification factor hFE of the bipolar transistor can be increased by adding minority carrier injection by the base current (Ib) and minority carrier injection generated by applying the gate voltage. In particular, when the gate potential Vg = 0.6 V, the current amplification factor hFE in the low current region can be greatly increased.
Here, a positive potential (gate potential Vg = 0.3, 0.6 V) is applied as the gate potential, but it can be estimated that the current amplification factor hFE can be reduced by applying a negative potential as the gate potential. .

図３は、他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＰＮＰバイポーラトランジスタに適用したものである。図１と同じ機能を果たす部分には同じ符号を付す。 FIG. 3 is a perspective view showing another embodiment in partial cross section. In this embodiment, the bipolar transistor constituting the semiconductor device of the present invention is applied to a PNP bipolar transistor. Parts having the same functions as those in FIG.

Ｐ型半導体基板１（Ｐｓｕｂ）表面にＮ型拡散層２１（Ｎ−）が形成されている。Ｎ型拡散層２１はＰＮＰバイポーラトランジスタを半導体基板１と分離するためのものである。Ｎ型拡散層２１の表面にＰ型拡散層からなるコレクタ２３（Ｐ−）が形成されている。コレクタ２３の表面にＮ型拡散層からなるベース２５（ＮＢ）が形成されている。ベース２５はＮ型拡散層２１とは間隔をもって配置されている。ベース２５の表面にＰ型拡散層からなるエミッタ２７（Ｐ＋）が形成されている。エミッタ２７はコレクタ２３とは間隔をもって配置されている。 An N-type diffusion layer 21 (N−) is formed on the surface of the P-type semiconductor substrate 1 (Psub). The N-type diffusion layer 21 is for separating the PNP bipolar transistor from the semiconductor substrate 1. A collector 23 (P−) made of a P-type diffusion layer is formed on the surface of the N-type diffusion layer 21. A base 25 (NB) made of an N-type diffusion layer is formed on the surface of the collector 23. The base 25 is disposed at a distance from the N-type diffusion layer 21. An emitter 27 (P +) made of a P-type diffusion layer is formed on the surface of the base 25. The emitter 27 is spaced from the collector 23.

コレクタ２３上及びベース２５上にゲート絶縁膜２９を介してゲート電極３１（Ｐ＋）が形成されている。ゲート絶縁膜２９は例えばシリコン酸化膜によって形成されている。ゲート電極３１は例えば導電性のＰ型ポリシリコン膜パターンによって形成されている。ゲート電極３１はコレクタ２３の一部分上及びベース２５の一部分上に配置されている。ゲート電極３１はエミッタ２７上には配置されていない。ただし、ゲート電極３１はエミッタ２７の一部分上にも延伸して配置されていてもよい。 A gate electrode 31 (P +) is formed on the collector 23 and the base 25 via a gate insulating film 29. The gate insulating film 29 is made of, for example, a silicon oxide film. The gate electrode 31 is formed by, for example, a conductive P-type polysilicon film pattern. The gate electrode 31 is disposed on a part of the collector 23 and a part of the base 25. The gate electrode 31 is not disposed on the emitter 27. However, the gate electrode 31 may be also extended and disposed on a part of the emitter 27.

図示は省略するが、半導体基板１上にゲート電極３１を覆って層間絶縁膜が形成されている。その層間絶縁膜に、Ｎ型拡散層２１上、コレクタ２３上、ベース２５上、エミッタ２７上及びゲート電極３１上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ２３にはコレクタ配線３３が接続されている。ベース２５にはベース配線３５が接続されている。Ｎ型拡散層２１及びエミッタ２７にはエミッタ配線３７が接続されている。ゲート電極３１にはゲート電極配線３９が接続されている。配線３３，３５，３７，３９は互いに電気的に絶縁されている。 Although not shown, an interlayer insulating film is formed on the semiconductor substrate 1 so as to cover the gate electrode 31. Contact holes are formed in the interlayer insulating film at predetermined positions on the N-type diffusion layer 21, the collector 23, the base 25, the emitter 27, and the gate electrode 31. A conductive material is embedded in each contact hole to form a wiring. A collector wiring 33 is connected to the collector 23. A base wiring 35 is connected to the base 25. An emitter wiring 37 is connected to the N-type diffusion layer 21 and the emitter 27. A gate electrode wiring 39 is connected to the gate electrode 31. The wirings 33, 35, 37, and 39 are electrically insulated from each other.

エミッタ配線３７を電源電位に接続し、コレクタ配線３３を接地電位に接続し、ベース配線３５にベース電流を流す状態で、ゲート電極配線３９に印加するゲート電位を変化させることにより、ＰＮＰバイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。 By changing the gate potential applied to the gate electrode wiring 39 in a state where the emitter wiring 37 is connected to the power supply potential, the collector wiring 33 is connected to the ground potential, and the base current is supplied to the base wiring 35, the PNP bipolar transistor The current amplification factor hFE can be changed.

図４は、さらに他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＳＯＩ基板に形成し、ＮＰＮバイポーラトランジスタに適用したものである。 FIG. 4 is a perspective view showing still another embodiment in partial cross section. In this embodiment, a bipolar transistor constituting a semiconductor device of the present invention is formed on an SOI substrate and applied to an NPN bipolar transistor.

ＳＯＩ基板のシリコン酸化膜層４１（ＳｉＯ₂）上にＰ型シリコン層（半導体層）からなるベース４３（Ｐ）が形成されている。Ｐ型シリコン層にはバイポーラトランジスタの形成領域を確定するための分離用シリコン酸化膜４５（ＳｉＯ₂）が形成されている。Ｐ型シリコン層の一部の領域にベース４３を挟んでＮ型拡散層からなるコレクタ４７及びエミッタ４９（Ｎ＋）が形成されている。ベース４３、コレクタ４７及びエミッタ４９の深さはＰ型シリコン層と同じである。コレクタ４７及びエミッタ４９はベース４３に隣接している。ベース４３、コレクタ４７及びエミッタ４９はＰ型シリコン層に横方向に並べて配置されている。 A base 43 (P) made of a P-type silicon layer (semiconductor layer) is formed on the silicon oxide film layer 41 (SiO ₂ ) of the SOI substrate. An isolation silicon oxide film 45 (SiO ₂ ) for defining a bipolar transistor formation region is formed on the P-type silicon layer. A collector 47 and an emitter 49 (N +) made of an N-type diffusion layer are formed in a partial region of the P-type silicon layer with the base 43 interposed therebetween. The depth of the base 43, the collector 47, and the emitter 49 is the same as that of the P-type silicon layer. The collector 47 and the emitter 49 are adjacent to the base 43. The base 43, the collector 47 and the emitter 49 are arranged side by side in the P-type silicon layer.

ベース４３上にゲート絶縁膜５１を介してゲート電極５３（Ｎ＋）が形成されている。ゲート絶縁膜５１は例えばシリコン酸化膜によって形成されている。ゲート電極５３は例えば導電性のＮ型ポリシリコン膜パターンによって形成されている。ゲート絶縁膜５１及びゲート電極５３はコレクタ４７上もしくはエミッタ４９上又はその両方の上に延伸して配置されていてもよい。 A gate electrode 53 (N +) is formed on the base 43 via a gate insulating film 51. The gate insulating film 51 is made of, for example, a silicon oxide film. The gate electrode 53 is formed by, for example, a conductive N-type polysilicon film pattern. The gate insulating film 51 and the gate electrode 53 may be extended and disposed on the collector 47 or the emitter 49 or both.

Ｐ型半導体層にコレクタ４７及びエミッタ４９とは間隔をもってベースコンタクト用のＰ型拡散層５５（Ｐ＋）が形成されている。Ｐ型拡散層５５はベース４３と電気的に接続されている。
コレクタ４７とＰ型拡散層５５の間のＰ型半導体層、及びエミッタ４９とＰ型拡散層５５の間のＰ型半導体層に、コレクタ４７及びエミッタ４９よりもＮ型不純物濃度が低いＮ型拡散層５７（Ｎ−）が形成されている。Ｎ型拡散層５７はコレクタ４７及びエミッタ４９とＰ型拡散層５５との接合耐圧を上げるためのものである。 A P-type diffusion layer 55 (P +) for base contact is formed in the P-type semiconductor layer with a distance from the collector 47 and the emitter 49. The P type diffusion layer 55 is electrically connected to the base 43.
N-type diffusion having an N-type impurity concentration lower than that of the collector 47 and the emitter 49 in the P-type semiconductor layer between the collector 47 and the P-type diffusion layer 55 and the P-type semiconductor layer between the emitter 49 and the P-type diffusion layer 55 Layer 57 (N-) is formed. The N type diffusion layer 57 is for increasing the junction breakdown voltage between the collector 47 and the emitter 49 and the P type diffusion layer 55.

図示は省略するが、Ｐ型半導体層上及び分離用シリコン酸化膜４５上にゲート電極５３を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ４７上、Ｐ型拡散層５５上、エミッタ４９上及びゲート電極５３上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ４７にはコレクタ配線５９が接続されている。Ｐ型拡散層５５にはベース配線６１が接続されている。エミッタ４９にはエミッタ配線６３が接続されている。ゲート電極５３にはゲート電極配線６５が接続されている。配線５９，６１，６３，６５は互いに電気的に絶縁されている。 Although not shown, an interlayer insulating film is formed on the P-type semiconductor layer and on the isolation silicon oxide film 45 so as to cover the gate electrode 53. Contact holes are formed in the interlayer insulating film at predetermined positions on the collector 47, the P-type diffusion layer 55, the emitter 49, and the gate electrode 53. A conductive material is embedded in each contact hole to form a wiring. A collector wiring 59 is connected to the collector 47. A base wiring 61 is connected to the P-type diffusion layer 55. An emitter wiring 63 is connected to the emitter 49. A gate electrode wiring 65 is connected to the gate electrode 53. The wirings 59, 61, 63 and 65 are electrically insulated from each other.

コレクタ配線５９を電源電位に接続し、エミッタ配線６３を接地電位に接続し、ベース配線６１にベース電流を流す状態で、ゲート電極配線６５に印加するゲート電位を変化させることにより、ＮＰＮバイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。 The collector wiring 59 is connected to the power supply potential, the emitter wiring 63 is connected to the ground potential, and the gate potential applied to the gate electrode wiring 65 is changed in a state where the base current flows through the base wiring 61, thereby The current amplification factor hFE can be changed.

図５は、さらに他の実施例を一部断面で示す斜視図である。この実施例は本発明の半導体装置を構成するバイポーラトランジスタをＳＯＩ基板に形成し、ＮＰＮバイポーラトランジスタに適用したものである。図４と同じ機能を果たす部分には同じ符号を付す。 FIG. 5 is a perspective view showing still another embodiment in partial cross section. In this embodiment, a bipolar transistor constituting a semiconductor device of the present invention is formed on an SOI substrate and applied to an NPN bipolar transistor. Parts having the same functions as those in FIG.

ＳＯＩ基板のシリコン酸化膜層４１（ＳｉＯ₂）上にＮ型シリコン層（半導体層）からなるベース６７（Ｎ）が形成されている。Ｎ型シリコン層にはバイポーラトランジスタの形成領域を確定するための分離用シリコン酸化膜４５（ＳｉＯ₂）が形成されている。Ｎ型シリコン層の一部の領域にベース６７を挟んでＰ型拡散層からなるコレクタ６９及びエミッタ７１（Ｐ＋）が形成されている。ベース６７、コレクタ６９及びエミッタ７１の深さはＮ型シリコン層と同じである。コレクタ６９及びエミッタ７１はベース６７に隣接している。ベース６７、コレクタ６９及びエミッタ７１はＮ型シリコン層に横方向に並べて配置されている。 A base 67 (N) made of an N-type silicon layer (semiconductor layer) is formed on the silicon oxide film layer 41 (SiO ₂ ) of the SOI substrate. An isolation silicon oxide film 45 (SiO ₂ ) for defining a bipolar transistor formation region is formed on the N-type silicon layer. A collector 69 and an emitter 71 (P +) made of a P-type diffusion layer are formed on a part of the N-type silicon layer with a base 67 interposed therebetween. The depth of the base 67, the collector 69, and the emitter 71 is the same as that of the N-type silicon layer. The collector 69 and the emitter 71 are adjacent to the base 67. The base 67, the collector 69, and the emitter 71 are arranged side by side in the N-type silicon layer.

ベース６７上にゲート絶縁膜５１を介してゲート電極５３（Ｎ＋）が形成されている。ゲート絶縁膜５１及びゲート電極５３はコレクタ６９上もしくはエミッタ７１上又はその両方の上に延伸して配置されていてもよい。 A gate electrode 53 (N +) is formed on the base 67 via the gate insulating film 51. The gate insulating film 51 and the gate electrode 53 may be extended and disposed on the collector 69 or the emitter 71 or both.

Ｎ型半導体層にコレクタ６９及びエミッタ７１とは間隔をもってベースコンタクト用のＮ型拡散層７３（Ｎ＋）が形成されている。Ｎ型拡散層７３はベース６７と電気的に接続されている。
コレクタ６９とＮ型拡散層７３の間のＮ型半導体層、及びエミッタ７１とＮ型拡散層７３の間のＮ型半導体層に、コレクタ６９及びエミッタ７１よりもＰ型不純物濃度が低いＰ型拡散層７５（Ｐ−）が形成されている。Ｐ型拡散層７５はコレクタ６９及びエミッタ７１とＮ型拡散層７３との接合耐圧を上げるためのものである。 An N-type diffusion layer 73 (N +) for base contact is formed in the N-type semiconductor layer with a gap from the collector 69 and the emitter 71. The N type diffusion layer 73 is electrically connected to the base 67.
A P-type diffusion having a P-type impurity concentration lower than that of the collector 69 and the emitter 71 in the N-type semiconductor layer between the collector 69 and the N-type diffusion layer 73 and the N-type semiconductor layer between the emitter 71 and the N-type diffusion layer 73. A layer 75 (P−) is formed. The P type diffusion layer 75 is for increasing the junction breakdown voltage between the collector 69 and the emitter 71 and the N type diffusion layer 73.

図示は省略するが、Ｎ型半導体層上及び分離用シリコン酸化膜４５上にゲート電極５３を覆って層間絶縁膜が形成されている。その層間絶縁膜に、コレクタ６９上、Ｎ型拡散層７３上、エミッタ７１上及びゲート電極５３上の所定位置にコンタクトホールが形成されている。各コンタクトホールに導電材料が埋め込まれて配線が形成されている。コレクタ６９にはコレクタ配線７７が接続されている。Ｎ型拡散層７３にはベース配線７９が接続されている。エミッタ７１にはエミッタ配線８１が接続されている。ゲート電極５３にはゲート電極配線８３が接続されている。配線７７，７９，８１，８３は互いに電気的に絶縁されている。 Although not shown, an interlayer insulating film is formed on the N-type semiconductor layer and the isolation silicon oxide film 45 so as to cover the gate electrode 53. Contact holes are formed in the interlayer insulating film at predetermined positions on the collector 69, the N-type diffusion layer 73, the emitter 71 and the gate electrode 53. A conductive material is embedded in each contact hole to form a wiring. A collector wiring 77 is connected to the collector 69. A base wiring 79 is connected to the N-type diffusion layer 73. An emitter wiring 81 is connected to the emitter 71. A gate electrode wiring 83 is connected to the gate electrode 53. The wirings 77, 79, 81, 83 are electrically insulated from each other.

エミッタ配線８１を電源電位に接続し、コレクタ配線７７を接地電位に接続し、ベース配線７９にベース電流を流す状態で、ゲート電極配線８３に印加するゲート電位を変化させることにより、ＰＮＰバイポーラトランジスタの電流増幅率ｈＦＥを変化させることができる。 The emitter wiring 81 is connected to the power supply potential, the collector wiring 77 is connected to the ground potential, and the base potential is applied to the base wiring 79 by changing the gate potential applied to the gate electrode wiring 83. The current amplification factor hFE can be changed.

図４に示した実施例では、エミッタ４９、ベース４３及びコレクタ４７を構成する各拡散層の深さはＳＯＩ基板のＰ型半導体層の厚みと同じである。図５に示した実施例では、エミッタ７１、ベース６７及びコレクタ６９を構成する各拡散層の深さはＳＯＩ基板のＮ型半導体層の厚みと同じである。これらにより、エミッタ、ベース及びコレクタを構成する各拡散層を半導体層の深さ方向に対して互いに電気的に分離することができるので、それらの拡散層をバルクシリコン基板に形成する場合に比べて、それらの拡散層を深さ方向で電気的に分離するための深い拡散層を形成する必要がなくなり、簡便に製造できる。 In the embodiment shown in FIG. 4, the depth of each diffusion layer constituting the emitter 49, base 43 and collector 47 is the same as the thickness of the P-type semiconductor layer of the SOI substrate. In the embodiment shown in FIG. 5, the depth of each diffusion layer constituting the emitter 71, the base 67 and the collector 69 is the same as the thickness of the N-type semiconductor layer of the SOI substrate. As a result, the diffusion layers constituting the emitter, base, and collector can be electrically separated from each other in the depth direction of the semiconductor layer, so that the diffusion layers are formed on a bulk silicon substrate. Thus, it is not necessary to form a deep diffusion layer for electrically separating these diffusion layers in the depth direction, and it can be easily manufactured.

図６は、本発明の半導体装置を適用した定電圧電源の一実施例を示す回路図である。
電源に接続される入力端子（Ｖin）９１と、負荷に接続される出力端子（Ｖout）９３との間に、出力トランジスタを構成するＰＮＰバイポーラトランジスタ９５が設けられている。
差動増幅回路９７が設けられており、差動増幅回路９７の出力端子はＰＮＰバイポーラトランジスタ９５のベースに接続されている。差動増幅回路９７の反転入力端子は基準電圧発生回路（Ｖref）９９に接続されている。反転入力端子には基準電圧発生回路９９から基準電圧が印加される。差動増幅回路９７の非反転入力端子には、ＰＮＰバイポーラトランジスタ９５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧が印加される。差動増幅回路９７及び基準電圧発生回路９９の電源は入力端子９１から供給される。差動増幅回路９７、基準電圧発生回路９９及び抵抗Ｒ２は接地されている。 FIG. 6 is a circuit diagram showing an embodiment of a constant voltage power source to which the semiconductor device of the present invention is applied.
A PNP bipolar transistor 95 constituting an output transistor is provided between an input terminal (Vin) 91 connected to a power source and an output terminal (Vout) 93 connected to a load.
A differential amplifier circuit 97 is provided, and an output terminal of the differential amplifier circuit 97 is connected to the base of the PNP bipolar transistor 95. An inverting input terminal of the differential amplifier circuit 97 is connected to a reference voltage generation circuit (Vref) 99. A reference voltage is applied from the reference voltage generation circuit 99 to the inverting input terminal. A voltage obtained by dividing the output voltage of the PNP bipolar transistor 95 by the voltage dividing resistors R1 and R2 is applied to the non-inverting input terminal of the differential amplifier circuit 97. Power for the differential amplifier circuit 97 and the reference voltage generation circuit 99 is supplied from an input terminal 91. The differential amplifier circuit 97, the reference voltage generation circuit 99, and the resistor R2 are grounded.

この実施例では、ＰＮＰバイポーラトランジスタ９５として本発明の半導体装置を構成するバイポーラトランジスタを用いている。ＰＮＰバイポーラトランジスタ９５のゲート電極（図示は省略）の電位を変化させることにより、ＰＮＰバイポーラトランジスタ９５の電流増幅率ｈＦＥを変化させることができる。 In this embodiment, a bipolar transistor constituting the semiconductor device of the present invention is used as the PNP bipolar transistor 95. By changing the potential of the gate electrode (not shown) of the PNP bipolar transistor 95, the current amplification factor hFE of the PNP bipolar transistor 95 can be changed.

入力端子９１からの入力電圧を降圧させる場合、入力電圧を抵抗比分割で出力させるが、出力端子９３に接続される外部負荷に流す電流量によりＰＮＰバイポーラトランジスタ９５のオン抵抗を可変させなければ出力電圧が一定にならない。そのため、差動増幅回路９７内で基準電圧発生回路９９からの基準電圧と抵抗Ｒ１，Ｒ２からの帰還抵抗電圧を比較させることにより出力電圧を一定にする。 When the input voltage from the input terminal 91 is stepped down, the input voltage is output by resistance ratio division, but if the on-resistance of the PNP bipolar transistor 95 is not varied by the amount of current flowing to the external load connected to the output terminal 93, the output is performed. The voltage is not constant. Therefore, the output voltage is made constant by comparing the reference voltage from the reference voltage generation circuit 99 and the feedback resistance voltage from the resistors R1 and R2 in the differential amplifier circuit 97.

図７は、本発明の半導体装置を適用した反転型チャージポンプＤＣ／ＤＣコンバータの一実施例を示す回路図である。
回路には、入力端子（Ｖin）１０１、出力端子（Ｖout、反転出力）１０３、グラウンド端子（ＧＮＤ）１０５、ポンプ容量正側端子（ＣＰ＋）１０７とポンプ容量負側端子（ＣＰ−）１０９が設けられている。ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間には、外付け部品のコンデンサ（図示は省略）が接続されている。 FIG. 7 is a circuit diagram showing an embodiment of an inverting charge pump DC / DC converter to which the semiconductor device of the present invention is applied.
The circuit includes an input terminal (Vin) 101, an output terminal (Vout, inverted output) 103, a ground terminal (GND) 105, a pump capacity positive terminal (CP +) 107, and a pump capacity negative terminal (CP-) 109. It has been. An external component capacitor (not shown) is connected between the pump capacity positive terminal 107 and the pump capacity negative terminal 109.

内部には、入力端子１０１とグラウンド端子１０５の間に、順にＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１３が設けられている。ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１３の間にポンプ容量正側端子１０７が接続されている。ＮＰＮバイポーラトランジスタ１１３とグラウンド端子１０５の間は接地電位１１５に接続されている。
接地電位１１５と出力端子１０３の間に、順にＮＰＮバイポーラトランジスタ１１７，１１９が接続されている。ＮＰＮバイポーラトランジスタ１１７，１１９の間にポンプ容量負側端子１０９が接続されている。 Inside, a PNP bipolar transistor 111 and an NPN bipolar transistor 113 are sequentially provided between the input terminal 101 and the ground terminal 105. A pump capacity positive side terminal 107 is connected between the PNP bipolar transistor 111 and the NPN bipolar transistor 113. A ground potential 115 is connected between the NPN bipolar transistor 113 and the ground terminal 105.
NPN bipolar transistors 117 and 119 are connected in order between the ground potential 115 and the output terminal 103. A pump capacitance negative terminal 109 is connected between the NPN bipolar transistors 117 and 119.

基準電圧端子（Ｖref）１２１からの基準電圧に基づいて入力端子１０１と同電位の電圧（Ｖin電圧）とグラウンド端子１０５と同電位の電圧（ＧＮＤ電圧）を交互に発振する発振回路（ＯＳＣ）１２３が設けられている。発振回路１２３の出力端子は、ＮＰＮバイポーラトランジスタ１１３，１１９のベースに直接接続されており、ＮＰＮバイポーラトランジスタ１１７のベースにインバータ１２５を介して接続されており、ＰＮＰバイポーラトランジスタ１１１のベースにインバータ１２５及び１２７を介して接続されている。 An oscillation circuit (OSC) 123 that alternately oscillates a voltage having the same potential (Vin voltage) as the input terminal 101 and a voltage (GND voltage) having the same potential as the ground terminal 105 based on the reference voltage from the reference voltage terminal (Vref) 121. Is provided. The output terminal of the oscillation circuit 123 is directly connected to the bases of the NPN bipolar transistors 113 and 119, is connected to the base of the NPN bipolar transistor 117 via the inverter 125, and the inverter 125 and the base of the PNP bipolar transistor 111 are connected. 127 is connected.

この反転型チャージポンプＤＣ／ＤＣコンバータは、発振回路１２３を通して４つのトランジスタ１１１，１１３，１１７，１１９のベースに電流を与えてスイッチングさせ、ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間に接続されたコンデンサを充放電させることにより電流を流し、入力端子１０１から入力された入力電圧の反転電圧が出力端子１０３に出力される仕組みになっている。 This inverting charge pump DC / DC converter applies current to the bases of the four transistors 111, 113, 117, and 119 through the oscillation circuit 123 to switch them, and between the pump capacity positive terminal 107 and the pump capacity negative terminal 109. Current is passed by charging and discharging the capacitor connected to, and an inverted voltage of the input voltage input from the input terminal 101 is output to the output terminal 103.

この実施例では、内蔵スイッチを構成するＰＮＰバイポーラトランジスタ１１１及びＮＰＮバイポーラトランジスタ１１３，１１５，１１７のうち、少なくとも１つについて本発明の半導体装置を構成するバイポーラトランジスタを用いている。バイポーラトランジスタ１１１，１１３，１１５，１１７のうち半導体装置を構成するバイポーラトランジスタからなるものは、バイポーラトランジスタのゲート電極（図示は省略）の電位を変化させることにより、電流増幅率ｈＦＥを変化させることができる。 In this embodiment, at least one of the PNP bipolar transistor 111 and the NPN bipolar transistors 113, 115 and 117 constituting the built-in switch uses the bipolar transistor constituting the semiconductor device of the present invention. Among the bipolar transistors 111, 113, 115, and 117, those composed of bipolar transistors constituting the semiconductor device can change the current amplification factor hFE by changing the potential of the gate electrode (not shown) of the bipolar transistor. it can.

発振回路１２３からＧＮＤ電圧が発振されたとき、ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１７がオンし、他の２つのＮＰＮバイポーラトランジスタ１１３，１１９はオフになる。このとき、ポンプ容量正側端子１０７とポンプ容量負側端子１０９の間に接続されたコンデンサに電荷がたまる。 When the GND voltage is oscillated from the oscillation circuit 123, the PNP bipolar transistor 111 and the NPN bipolar transistor 117 are turned on, and the other two NPN bipolar transistors 113 and 119 are turned off. At this time, a charge is accumulated in the capacitor connected between the pump capacity positive side terminal 107 and the pump capacity negative side terminal 109.

発振回路１２３からＶin電圧が発振されたとき、ＰＮＰバイポーラトランジスタ１１１とＮＰＮバイポーラトランジスタ１１７はオフになり、他の２つのＮＰＮバイポーラトランジスタ１１３，１１９はオンする。このとき、電荷をためたコンデンサは放電するが、出力端子１０３がグラウンド端子１０５よりも低い電位にされているので、入力電圧でたまった電荷とは反転電圧が出力端子１０３から出力される。
上記の動作が繰り返されることにより、入力電圧の反転電圧で電流が流れ続ける。 When the Vin voltage is oscillated from the oscillation circuit 123, the PNP bipolar transistor 111 and the NPN bipolar transistor 117 are turned off, and the other two NPN bipolar transistors 113 and 119 are turned on. At this time, the capacitor storing the electric charge is discharged, but since the output terminal 103 is at a lower potential than the ground terminal 105, an inverted voltage from the charge accumulated by the input voltage is output from the output terminal 103.
By repeating the above operation, current continues to flow at the inverted voltage of the input voltage.

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。 As mentioned above, although the Example of this invention was described, this invention is not limited to these, A various change is possible within the range of this invention described in the claim.

例えば、図６及び図７に示した実施例では、本発明を構成するバイポーラトランジスタを定電圧電源又はＤＣ／ＤＣコンバータに適用しているが、本発明が適用される回路装置はこれに限定されるものではなく、バイポーラトランジスタを含む回路装置を備えた半導体装置であれば、本発明の半導体装置を適用することができる。 For example, in the embodiments shown in FIGS. 6 and 7, the bipolar transistor constituting the present invention is applied to a constant voltage power supply or a DC / DC converter. However, the circuit device to which the present invention is applied is limited to this. The semiconductor device of the present invention can be applied to any semiconductor device provided with a circuit device including a bipolar transistor.

本発明は、例えば電源ＩＣや高耐圧ＣＭＯＳレギュレータ、高耐圧ディテクタなどの高耐圧半導体製品の保護回路などに適用できる。 The present invention can be applied to, for example, protection circuits for high voltage semiconductor products such as power supply ICs, high voltage CMOS regulators, and high voltage detectors.

１Ｐ型半導体基板
３Ｎ型拡散層からなるコレクタ
５Ｐ型拡散層からなるベース
７Ｎ型拡散層からなるエミッタ
９ゲート絶縁膜
１１ゲート電極
１３コレクタ配線
１５ベース配線
１７エミッタ配線
１９ゲート電極配線
２３Ｐ型拡散層からなるコレクタ
２５Ｎ型拡散層からなるベース
２７Ｐ型拡散層からなるエミッタ
２９ゲート絶縁膜
３１ゲート電極
３３コレクタ配線
３５ベース配線
３７エミッタ配線
３９ゲート電極配線
４３Ｐ型シリコン層からなるベース
４７Ｎ型拡散層からなるコレクタ
４９Ｎ型拡散層からなるエミッタ
５１ゲート絶縁膜
５３ゲート電極
５９コレクタ配線
６１ベース配線
６３エミッタ配線
６５ゲート電極配線
６７Ｎ型シリコン層からなるベース
６９Ｐ型拡散層からなるコレクタ
７１Ｐ型拡散層からなるエミッタ
７７コレクタ配線
７９ベース配線
８１エミッタ配線
８３ゲート電極配線 DESCRIPTION OF SYMBOLS 1 P type semiconductor substrate 3 Collector which consists of N type diffused layer 5 Base which consists of P type diffused layer 7 Emitter which consists of N type diffused layer 9 Gate insulating film 11 Gate electrode 13 Collector wiring 15 Base wiring 17 Emitter wiring 19 Gate electrode wiring 23 Collector 25 made of P-type diffusion layer Base 27 made of N-type diffusion layer Emitter 29 made of P-type diffusion layer Gate insulating film 31 Gate electrode 33 Collector wiring 35 Base wiring 37 Emitter wiring 39 Gate electrode wiring 43 P-type silicon layer Base 47 Collector 49 made of N-type diffusion layer Emitter 51 made of N-type diffusion layer Gate insulating film 53 Gate electrode 59 Collector wiring 61 Base wiring 63 Emitter wiring 65 Gate electrode wiring 67 Base 69 made of N-type silicon layer P-type diffusion layer Collector 71 made of Emi made of P-type diffusion layer 77 Collector wire 79 Base wire 81 Emitter wire 83 Gate electrode wire

特開２００３−３１７０９号公報JP 2003-31709 A 特表２００３−５１０８４９号公報Japanese translation of PCT publication No. 2003-510849

Claims

In a semiconductor device comprising a bipolar transistor having an emitter made of a first conductivity type diffusion layer formed in a semiconductor layer, a base made of a second conductivity type diffusion layer, and a collector made of a first conductivity type diffusion layer,
The bipolar transistor further includes a gate electrode formed on at least a part of the base via a gate insulating film,
The semiconductor device is characterized in that wirings capable of supplying different potentials to the emitter, the base, the collector, and the gate electrode are formed.

The semiconductor device according to claim 1, wherein the gate insulating film and the gate electrode are arranged to extend on the collector, the emitter, or both.

The semiconductor layer is a semiconductor layer of an SOI substrate, and the diffusion layers constituting the emitter, the base, and the collector are arranged side by side in the semiconductor layer of the SOI substrate, and the depth of the diffusion layers The semiconductor device according to claim 1, wherein the thickness is the same as the thickness of the semiconductor layer of the SOI substrate.