JP2010213118A - Jitter reduction circuit and semiconductor integrated circuit - Google Patents
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Abstract
Description
この出願で言及する実施例は、ジッタ低減回路および半導体集積回路に関する。 The embodiments mentioned in this application relate to a jitter reduction circuit and a semiconductor integrated circuit.
近年、半導体集積回路(LSI)は、微細化と共に高集積化および高機能化が進んでおり、例えば、異なる周波数のクロック信号を使用する複数の内部回路を有するものや、動作モードによって所定のクロック信号の周波数が変化するもの等が提供されている。 2. Description of the Related Art In recent years, semiconductor integrated circuits (LSIs) have become highly integrated and highly functional along with miniaturization. Some of which change the frequency of the signal are provided.
このように、複数のクロック系統を有し、各クロック系統が異なる周波数で動作するLSIでは、或るクロック系統のディジタル回路の動作によって電源電圧が変動すると、その電源電圧変動が電源ノイズとなって他のクロック信号の伝搬過程でジッタが乗る。 In this way, in an LSI having a plurality of clock systems and each clock system operating at a different frequency, if the power supply voltage fluctuates due to the operation of a digital circuit of a certain clock system, the power supply voltage fluctuation becomes power noise. Jitter is added in the propagation process of other clock signals.
そのため、例えば、ジッタが乗ったクロック信号を使用する回路では、高速で正確なタイミングでの動作が困難になる。 Therefore, for example, a circuit using a clock signal with jitter is difficult to operate at high speed and with accurate timing.
図1は従来の半導体集積回路の一例を示すブロック図であり、電源ノイズの影響を受けないようにした半導体集積回路の例を示すものである。 FIG. 1 is a block diagram showing an example of a conventional semiconductor integrated circuit, and shows an example of a semiconductor integrated circuit which is not affected by power supply noise.
図1において、参照符号50は半導体集積回路(チップ)を示し、また、500は半導体パッケージを示している。されに、参照符号51はクロックバッファ、52はデータブロック、53はクロックドライバ、そして、54はデータドライバを示している。
In FIG. 1,
図1に示す従来の半導体集積回路において、クロックバッファ51には、専用の電源線Aおよび接地線AGが接続され、また、データブロック52には、専用の電源線Bおよび接地線BGが接続される。
In the conventional semiconductor integrated circuit shown in FIG. 1, a dedicated power line A and a ground line AG are connected to the
さらに、クロックドライバ53には、専用の電源線Cおよび接地線CGが接続され、そして、データドライバ54には、専用の電源線Dおよび接地線DGが接続される。
Further, a dedicated power line C and a ground line CG are connected to the
すなわち、クロックバッファ51、データブロック52、クロックドライバ53およびデータドライバ54といった各ディジタル回路に対して専用の電源線を用いて分離することで他のディジタル回路による電源ノイズがジッタとして回り込むのを抑制している。
That is, by separating each digital circuit such as the
従来、半導体集積回路50の内部において、各ディジタル回路の電源線を分離して或るディジタル回路で発生した電源ノイズが、例えば、同じ電源線を共有している他のクロック系回路に回り込むのを防いでクロックジッタを抑制するものが提案されている。
Conventionally, in a semiconductor integrated
しかし、図1に示されるように、例えば、クロックバッファ51,データブロック52,クロックドライバ53およびデータドライバ54に対して専用の電源線および接地線を提供するには、半導体パッケージ500にそのためのピンを設けなければならない。
However, as shown in FIG. 1, in order to provide a dedicated power line and ground line for the
ところで、前述したように、近年、複数のクロック系統を有し、各クロック系統が異なる周波数で動作するLSI(半導体集積回路)が増えてきている。 By the way, as described above, in recent years, an LSI (semiconductor integrated circuit) having a plurality of clock systems and each clock system operating at a different frequency is increasing.
そして、このようなLSIにおいて、ジッタを抑制するために、例えば、電源ノイズを発生する回路と他のクロック系回路に対して専用の電源線および接地線を提供するには、電源ピンやグランドピンの大幅な増加につながるため、現実的ではない。 In such an LSI, in order to suppress jitter, for example, in order to provide a dedicated power supply line and a ground line for a circuit that generates power supply noise and another clock system circuit, a power supply pin or a ground pin This is not realistic because it leads to a significant increase.
さらに、近年のLSIでは、低消費電力化を図るために、動的にクロック信号の周波数を変化させる技術があり、その場合、変化するクロック信号の周波数に対応したジッタ対策を講じなければならない。 Further, in recent LSIs, there is a technique for dynamically changing the frequency of the clock signal in order to reduce power consumption. In that case, it is necessary to take a countermeasure against jitter corresponding to the frequency of the changing clock signal.
この出願は、上述した課題に鑑み、クロック信号に乗るジッタを低減することが可能なジッタ低減回路および半導体集積回路の提供を目的とする。 In view of the above-described problems, an object of the present application is to provide a jitter reduction circuit and a semiconductor integrated circuit capable of reducing jitter on a clock signal.
第1実施形態によれば、第1周波数測定回路と、第2周波数測定回路と、周波数比較判定回路と、第1遅延制御回路と、を有することを特徴とするジッタ低減回路が提供される。 According to the first embodiment, there is provided a jitter reduction circuit including a first frequency measurement circuit, a second frequency measurement circuit, a frequency comparison / determination circuit, and a first delay control circuit.
第1周波数測定回路は、第1クロック信号の第1周波数を測定し、第2周波数測定回路は、第2クロック信号の第2周波数を測定する。 The first frequency measurement circuit measures the first frequency of the first clock signal, and the second frequency measurement circuit measures the second frequency of the second clock signal.
周波数比較判定回路は、測定された第1および第2周波数を比較し、該第1および第2周波数が所定の関係に有るかどうかを判定する。 The frequency comparison / determination circuit compares the measured first and second frequencies, and determines whether the first and second frequencies have a predetermined relationship.
第1遅延制御回路は、周波数比較判定回路からの第1制御信号を受け取り、第1クロック信号の遅延を制御して第2クロック信号によるジッタを低減する。 The first delay control circuit receives the first control signal from the frequency comparison / determination circuit and controls the delay of the first clock signal to reduce jitter caused by the second clock signal.
各実施例によれば、クロック信号に乗るジッタを低減することが可能なジッタ低減回路および半導体集積回路を提供することができる。 According to each embodiment, it is possible to provide a jitter reduction circuit and a semiconductor integrated circuit capable of reducing jitter on a clock signal.
以下、本実施例のジッタ低減回路および半導体集積回路を、添付図面を参照して詳述する。 Hereinafter, a jitter reduction circuit and a semiconductor integrated circuit according to the present embodiment will be described in detail with reference to the accompanying drawings.
図2は本実施例のジッタ低減回路を有する半導体集積回路の一例を示すブロック図である。図2において、参照符号1は半導体集積回路、10はジッタ低減回路、41は第1内部回路、そして、42は第2内部回路を示している。
FIG. 2 is a block diagram showing an example of a semiconductor integrated circuit having the jitter reduction circuit of this embodiment. In FIG. 2,
図2に示されるように、本実施例の半導体集積回路1は、ジッタ低減回路10、並びに、第1内部回路41および第2内部回路42を有する。
As shown in FIG. 2, the semiconductor integrated
第1内部回路41および第2内部回路42は、それぞれジッタ低減回路10から出力される異なるクロック信号(第1,第2制御クロック信号CLK1',CLK2')で動作する回路であり、例えば、様々な機能を実現するための論理回路やメモリ回路等である。
The first
なお、半導体集積回路1は、例えば、ジッタ低減回路10から出力される制御クロック信号CLK1'およびCLK2'を第1内部回路41および第2内部回路42に供給せずに、半導体集積回路1の外部に直接出力するように構成してもよい。
The semiconductor integrated
ジッタ低減回路10は、第1周波数測定回路11、第2周波数測定回路12、周波数比較判定回路20、第1遅延制御回路31および第2遅延制御回路32を有する。
The
第1周波数測定回路11は、入力する第1クロック信号CLK1の周波数を測定して第1クロック周波数データf1dataを出力し、第2周波数測定回路12は、入力する第2クロック信号CLK2の周波数を測定して第2クロック周波数データf2dataを出力する。
The first
周波数比較判定回路20は、第1クロック周波数データf1dataおよび第2クロック周波数データf2dataを受け取って比較し、第1遅延制御回路31および第2遅延制御回路32に対して制御信号CNT1およびCNT2を出力する。
The frequency comparison /
第1遅延制御回路31は、第1クロック信号CLK1,第2クロック周波数データf2dataおよび第1制御信号CNT1を受け取り、第1クロック信号CLK1に対して後述する遅延処理を行って第1制御クロック信号CLK1'を出力する。
The first
第2遅延制御回路32は、第2クロック信号CLK2,第1クロック周波数データf1dataおよび第2制御信号CNT2を受け取り、第2クロック信号CLK2に対して後述する遅延処理を行って第2制御クロック信号CLK2'を出力する。
The second
すなわち、周波数比較判定回路20は、例えば、2つの回路(41,42)にそれぞれ入力されるクロック信号(CLK1,CLK2)の周波数を、周波数測定回路(11,12)で得られたデータからその関係性を比較判定する。
That is, for example, the frequency comparison /
そして、クロックにジッタが乗る条件であれば、周波数比較判定回路20からの制御信号(CNT1,CNT2)をアクティブにして、遅延制御回路(31,32)に入力するクロック信号(CLK1,CLK2)に対して所定の遅延を与えてクロック信号に乗るジッタを低減する。
If the conditions are such that jitter is added to the clock, the control signals (CNT1, CNT2) from the frequency comparison /
なお、図2では、2つのクロック信号CLK1,CLK2が相互に影響を及ぼしてそれぞれジッタを与える場合を示すが、例えば、第2クロック信号CLK2が第1クロック信号CLK1に対して与えるジッタのみを低減する場合には、第2遅延制御回路32等は不要になる。
FIG. 2 shows the case where the two clock signals CLK1 and CLK2 affect each other and give jitter, but for example, only the jitter that the second clock signal CLK2 gives to the first clock signal CLK1 is reduced. In this case, the second
図3は図2のジッタ低減回路10における周波数測定回路11(12)の一例を示すブロック図であり、図4は図3の周波数測定回路11(12)の動作を説明するためのタイミング図である。
FIG. 3 is a block diagram showing an example of the frequency measurement circuit 11 (12) in the
ここで、第1および第2周波数測定回路11,12は同様の構成とされており、以下では、第1周波数測定回路11を例として説明する。
Here, the first and second
図3に示されるように、第1周波数測定回路11は、バイナリカウンタ111,レジスタ112およびインバータ113,114を有する。
As shown in FIG. 3, the first
第1クロック信号CLK1は、直列接続された2段のインバータ113,114を介してバイナリカウンタ111のイネーブル/リセット端子に供給されると共に、インバータ113で反転されてレジスタ112のクロック端子に供給される。
The first clock signal CLK1 is supplied to the enable / reset terminal of the binary counter 111 via two stages of
ここで、バイナリカウンタ111は、2段のインバータ113,114を介して入力される第1クロック信号CLK1が高レベル『H』の期間にイネーブルとなってカウント動作を行い、低レベル『L』の期間にリセットされる。
Here, the binary counter 111 is enabled during the period in which the first clock signal CLK1 input via the two-
バイナリカウンタ111のクロック端子には基準クロック信号ref-clkが供給され、インバータ113,114を介してイネーブル/リセット端子に供給される第1クロック信号CLK1が高レベル『H』期間における基準クロック信号ref-clkの数をカウントする。
The reference clock signal ref-clk is supplied to the clock terminal of the binary counter 111, and the first clock signal CLK1 supplied to the enable / reset terminal via the
ここで、図4においては、説明を簡略化するために、例えば、基準クロック信号ref-clkの周波数が800[MHz]で第1クロック信号CLK1の周波数が100[MHz]のときの例を示している。 Here, in order to simplify the description, FIG. 4 shows an example when the frequency of the reference clock signal ref-clk is 800 [MHz] and the frequency of the first clock signal CLK1 is 100 [MHz]. ing.
このとき、第1クロック信号CLK1が高レベル『H』の期間にカウントされる基準クロック信号ref-clkの数は4(4周期)となり、バイナリカウンタ111から出力されるカウント値countは『4』となる。 At this time, the number of reference clock signals ref-clk counted during the period in which the first clock signal CLK1 is at the high level “H” is 4 (4 cycles), and the count value count output from the binary counter 111 is “4”. It becomes.
そして、バイナリカウンタ111からのカウント値countは、レジスタ112に供給され、図4に示されるように、第1クロック信号CLK1が高レベル『H』から低レベル『L』に立ち下がってから再び高レベル『H』に立ち上がるまで値『4』が保持される。
Then, the count value count from the binary counter 111 is supplied to the
すなわち、レジスタ112は、第1クロック信号CLK1が高レベル『H』の期間にカウントされた値『4』を第1クロック信号CLK1の第1周波数測定データf1dataとして保持して出力する。
That is, the
なお、前述したように、第1および第2周波数測定回路11,12は同様の構成とされ、第2周波数測定回路12では、第1クロック信号CLK1が第2クロック信号CLK2となり、第1クロック周波数データf1dataが第2クロック周波数データf2dataとなる。
As described above, the first and second
さらに、第2周波数測定回路12では、第1クロック信号CLK1の第1周波数測定データf1dataが第2クロック信号CLK2の第2周波数測定データf2dataとなる。
Further, in the second
図5は図2のジッタ低減回路10における周波数比較判定回路20の一例を示すブロック図であり、図6は図5の周波数比較判定回路20における判定回路203(204)の一例を示す図である。
5 is a block diagram illustrating an example of the frequency comparison /
図5に示されるように、周波数比較判定回路20は、第1演算器201、第2演算器202、第1判定回路203および第2判定回路204を有する。
As shown in FIG. 5, the frequency
第1演算器201は、第1および第2周波数測定回路からの第1周波数測定データf1dataおよび第2周波数測定データf2dataを受け取り、(2×f1data)/f2dataの演算を行う。
The
同様に、第2演算器202は、第1および第2周波数測定回路からの第1周波数測定データf1dataおよび第2周波数測定データf2dataを受け取り、(2×f2data)/f1dataの演算を行う。
Similarly, the
ここで、f1dataおよびf2dataは、第1および第2クロック信号CLK1およびCLK2を基準クロック信号ref-clkでカウントした値であり、第1および第2クロック信号CLK1およびCLK2の周波数をf1およびf2とすれば、次のように表される。 Here, f1data and f2data are values obtained by counting the first and second clock signals CLK1 and CLK2 with the reference clock signal ref-clk, and the frequencies of the first and second clock signals CLK1 and CLK2 are f1 and f2. Is expressed as follows.
すなわち、第1演算器201では、(2×f2)/f1の演算を行い、第2演算器202では、(2×f1)/f2の演算を行うことになる。
That is, the
図6に示されるように、判定回路203(204)は、複数入力のオアゲートであり、上記の演算器201(202)の演算による商で小数値の数ビット(図6では、4ビット)の論理和を取って、制御信号CNT1(CNT2)を出力する。 As shown in FIG. 6, the determination circuit 203 (204) is an OR gate having a plurality of inputs, and is a quotient of several bits (4 bits in FIG. 6) of a decimal value by the quotient obtained by the calculation of the calculator 201 (202). The logical sum is taken and the control signal CNT1 (CNT2) is output.
図7は図2のジッタ低減回路10における遅延制御回路31(32)の一例を示すブロック図である。なお、第1および第2遅延制御回路31,32は同様の構成とされており、以下では、第1遅延制御回路31を例として説明する。
FIG. 7 is a block diagram showing an example of the delay control circuit 31 (32) in the
図7に示されるように、第1遅延制御回路31は、バッファ301,302,…,30m、並びに、選択回路311および312を有する。ここで、バッファ301〜30mおよび選択回路311は、遅延回路として機能する。
As shown in FIG. 7, the first
すなわち、選択回路311は、バッファ301〜30mの各出力信号を受け取り、第2周波数測定データf2dataに応じて、所定の遅延時間を有するいずれかのバッファの出力信号を選択して出力する。
That is, the
選択回路312は、選択回路311の出力信号および第1クロック信号CLK1を受け取り、第1制御信号CNT1に応じていずれかを選択して第1制御クロック信号CLK1'として出力する。
The
具体的に、選択回路312は、第1制御信号CNT1が高レベル『H』(”1”)のときに選択回路311(遅延回路)の出力信号を選択し、また、第1制御信号CNT1が低レベル『L』(”0”)のときに第1クロック信号CLK1をそのまま選択して出力する。
Specifically, the
なお、第1制御信号CNT1が低レベル『L』のときは、第1クロック信号CLK1および第2クロック信号CLK2の周波数の関係により、第1クロック信号CLK1にジッタが乗っていない場合であり、そのときはそのまま第1クロック信号CLK1を出力する。 When the first control signal CNT1 is at the low level “L”, the first clock signal CLK1 has no jitter due to the frequency relationship between the first clock signal CLK1 and the second clock signal CLK2. At this time, the first clock signal CLK1 is output as it is.
図8は2つの信号の周波数の比とジッタとの関係を説明するための図であり、電源ノイズを発生する回路に入力されるクロック信号をCLK2とし、この電源ノイズの影響を受けてジッタが乗るクロック信号をCLK1と仮定した場合の例を示す。 FIG. 8 is a diagram for explaining the relationship between the frequency ratio of two signals and jitter. The clock signal input to the circuit that generates power supply noise is CLK2, and jitter is affected by this power supply noise. An example in which the clock signal to be rided is assumed to be CLK1 is shown.
図8において、縦軸は、第1クロック信号CLK1に乗るジッタのピーク間の期間(Period Jitter peak to peak:[ps])を示し、横軸は、ノイズを発生する回路の動作周波数(第2クロック信号CLK2の周波数[MHz])を示す。 In FIG. 8, the vertical axis represents the period between jitter peaks (Period Jitter peak to peak: [ps]) on the first clock signal CLK1, and the horizontal axis represents the operating frequency (second frequency) of the circuit that generates noise. The frequency [MHz] of the clock signal CLK2).
図8に示されるように、ジッタが乗る第1クロック信号CLK1の周波数f1の正の整数(自然数)倍が電源ノイズを発生する回路の第2クロック信号CLK2の周波数f2の2倍((2×f2)/f1=n、ここで、nは自然数)になるときにジッタが少なくなる。 As shown in FIG. 8, the positive integer (natural number) times the frequency f1 of the first clock signal CLK1 on which jitter is multiplied is twice the frequency f2 of the second clock signal CLK2 of the circuit that generates power supply noise ((2 × The jitter decreases when f2) / f1 = n, where n is a natural number).
すなわち、(2×f2)/f1=1,(2×f2)/f1=2,(2×f2)/f1=3,…のときに、第1クロック信号CLK1のジッタが低減されることが分かる。 That is, when (2 × f2) / f1 = 1, (2 × f2) / f1 = 2, (2 × f2) / f1 = 3,..., The jitter of the first clock signal CLK1 may be reduced. I understand.
ここで、例えば、第1クロック信号CLK1のジッタが低減されるのは、(2×f2)/f1=nに完全に一致する場合だけでなく、その自然数nに幅を持たせたものに対してもジッタ低減の効果が発揮される。 Here, for example, the jitter of the first clock signal CLK1 is reduced not only when it completely matches (2 × f2) / f1 = n but also when the natural number n has a width. However, the effect of reducing jitter is exhibited.
図9は本実施例のジッタ低減回路による遅延時間とジッタとの関係を説明するための図である。 FIG. 9 is a diagram for explaining the relationship between delay time and jitter by the jitter reduction circuit of this embodiment.
図9において、縦軸は、第1クロック信号CLK1に乗るジッタのピーク間の期間([ps])を示し、横軸は、第1クロック信号CLK1に与える遅延時間D1([ns])、すなわち、第1遅延制御回路31により与えられる第1遅延時間D1を示す。
In FIG. 9, the vertical axis indicates the period ([ps]) between the peaks of jitter riding on the first clock signal CLK1, and the horizontal axis indicates the delay time D1 ([ns]) applied to the first clock signal CLK1. The first delay time D1 given by the first
なお、図9において、曲線L1は、(2×f2)/f1=2/3の関係が成り立つときのものであり、例えば、f1=200[MHz],f2=66.6[MHz]の場合を示している。 In FIG. 9, a curve L1 is obtained when the relationship of (2 × f2) / f1 = 2/3 is established, for example, when f1 = 200 [MHz] and f2 = 66.6 [MHz]. Is shown.
また、図9において、曲線L2は、(2×f2)/f1=1/4の関係が成り立つときのものであり、例えば、f1=220[MHz],f2=27.5[MHz]の場合を示している。 In FIG. 9, a curve L2 is obtained when the relationship of (2 × f2) / f1 = 1/4 is established, for example, when f1 = 220 [MHz] and f2 = 27.5 [MHz]. Is shown.
上述した図8に示す関係((2×f2)/f1=n、nは自然数)を満たすとき、第1クロック信号CLK1のクロックエッジが毎サイクル電源ノイズの影響を同様に受けるため、ノイズによる遅延変動が毎サイクル同じになり、その結果、ジッタが小さくなる。 When the relationship shown in FIG. 8 described above ((2 × f2) / f1 = n, n is a natural number) is satisfied, the clock edge of the first clock signal CLK1 is similarly affected by the power supply noise of each cycle. The variation is the same every cycle, resulting in less jitter.
図9の曲線L1に示されるように、(2×f2)/f1=2/3の関係が成り立つとき、第1クロック信号CLK1に与える遅延時間(第1遅延時間)D1を、D1={1/(2×f2)}×1とすることにより、ジッタを低減することができる。 As shown by the curve L1 in FIG. 9, when the relationship of (2 × f2) / f1 = 2/3 holds, the delay time (first delay time) D1 given to the first clock signal CLK1 is expressed as D1 = {1 Jitter can be reduced by setting / (2 × f2)} × 1.
さらに、図9の曲線L1に示されるように、(2×f2)/f1=2/3の関係が成り立つとき、D1を、D1={1/(2×f2)}×2およびD1={1/(2×f2)}×3とすることでも、ジッタを低減することができる。 Further, as shown by the curve L1 in FIG. 9, when the relationship of (2 × f2) / f1 = 2/3 holds, D1 is changed to D1 = {1 / (2 × f2)} × 2 and D1 = { Jitter can also be reduced by setting 1 / (2 × f2)} × 3.
すなわち、第1クロック信号CLK1に与える第1遅延時間D1を、D1={1/(2×f2)}×n(nは自然数)とすることにより、ジッタを低減することができるのが分かる。 That is, it can be seen that the jitter can be reduced by setting the first delay time D1 applied to the first clock signal CLK1 to D1 = {1 / (2 × f2)} × n (n is a natural number).
また、図9の曲線L2に示されるように、(2×f2)/f1=1/4の関係が成り立つとき、第1クロック信号CLK1に与える第1遅延時間D1を、D1={1/(2×f2)}×1とすることにより、ジッタを低減することができる。 Further, as shown by the curve L2 in FIG. 9, when the relationship of (2 × f2) / f1 = 1/4 holds, the first delay time D1 given to the first clock signal CLK1 is expressed as D1 = {1 / ( By setting 2 × f2)} × 1, jitter can be reduced.
なお、図9の曲線L2では、D1={1/(2×f2)}×1の個所(D1=18.2[ns])のみしか示されていないが、他の個所も曲線L1と同様である。すなわち、第1クロック信号CLK1に与える第1遅延時間D1を、D1={1/(2×f2)}×n(nは自然数)とすることにより、ジッタを低減することができる。 Note that in the curve L2 of FIG. 9, only the location of D1 = {1 / (2 × f2)} × 1 (D1 = 18.2 [ns]) is shown, but the other locations are the same as the curve L1. It is. That is, the jitter can be reduced by setting the first delay time D1 applied to the first clock signal CLK1 to D1 = {1 / (2 × f2)} × n (n is a natural number).
具体的に、例えば、第1クロック信号CLK1に与える第1遅延時間D1を与えることにより、300[ps]近くあったジッタを50[ps]程度にまでに低減することができる。 Specifically, for example, by providing the first delay time D1 applied to the first clock signal CLK1, the jitter that has been close to 300 [ps] can be reduced to about 50 [ps].
以上では、第1クロック信号CLK1に対して第1遅延制御回路31で制御する第1遅延時間D1について説明したが、第2クロック信号CLK2に対して第2遅延制御回路32で制御する第2遅延時間D2についても同様である。
The first delay time D1 controlled by the first
従って、ジッタが乗った第1クロック信号CLK1の第1遅延時間(パス遅延)D1が電源ノイズを発生する回路に入力される第2クロック信号CLK2の周波数f2と次のような関係を満たす場合に、ジッタが少なくなる。
D1={1/(2×f2)}×n (nは自然数)
Accordingly, when the first delay time (path delay) D1 of the first clock signal CLK1 with jitter satisfies the following relationship with the frequency f2 of the second clock signal CLK2 input to the circuit that generates power supply noise. , Less jitter.
D1 = {1 / (2 × f2)} × n (n is a natural number)
なお、パス遅延D1は、クロック発生回路からディジタル回路や外部回路に出力するまでの信号伝搬時間である。 The path delay D1 is a signal propagation time from the clock generation circuit to output to a digital circuit or an external circuit.
これは、クロックバッファは電源電圧の大きさが変動すると遅延時間が変動し、例えば、電源電圧が高いほど遅延は小さく、また、電源電圧が低いと遅延は大きくなる。 This is because the delay time fluctuates when the power supply voltage fluctuates in the clock buffer. For example, the higher the power supply voltage, the smaller the delay, and the lower the power supply voltage, the larger the delay.
そして、パス遅延D1が電源ノイズの周期1/(2×f2)と同じになると、クロック信号が伝搬している間で電源ノイズによって被る遅延変動が毎サイクル同じになるため、サイクル間でクロック周期が変動しなくなる。
When the path delay D1 becomes the same as the power
つまり、電源電圧が電源ノイズの電圧値の平均値で一定の状態でクロック信号が伝搬しているような効果が得られるため、ジッタは少なくなる。 That is, since the effect that the clock signal is propagated in a state where the power supply voltage is constant with the average value of the power supply noise voltage value is obtained, jitter is reduced.
なお、ジッタを低減するために第1クロック信号CLK1に与える第1遅延時間D1は、D1={1/(2×f2)}×nに完全に一致する場合だけでなく、その自然数nに幅を持たせたものに対してもジッタ低減の効果は発揮されるのはいうまでもない。 Note that the first delay time D1 given to the first clock signal CLK1 in order to reduce the jitter is not only in the case where D1 = {1 / (2 × f2)} × n completely coincides with the natural number n. Needless to say, the effect of reducing the jitter is also exerted on those having a thickness of.
図10は図2のジッタ低減回路の動作を説明するためのタイミング図である。ここで、参照符号count1およびcount2は、図3におけるバイナリカウンタ111から出力されるカウント値countに対応する。 FIG. 10 is a timing chart for explaining the operation of the jitter reduction circuit of FIG. Here, reference numerals count1 and count2 correspond to the count value count output from the binary counter 111 in FIG.
ここで、カウント値count1は、第1周波数測定回路11におけるバイナリカウンタ111から出力されるカウント値を示し、また、カウント値count2は、第2周波数測定回路12におけるバイナリカウンタ111から出力されるカウント値を示す。
Here, the count value count1 indicates the count value output from the binary counter 111 in the first
なお、図10の左半分は、第1クロック信号CLK1にジッタが乗っておらず、第1クロック信号CLK1をそのまま制御クロック信号CLK1'として出力する場合(CNT1=”0”の場合)を示す。 The left half of FIG. 10 shows the case where the first clock signal CLK1 is not jittered and the first clock signal CLK1 is output as it is as the control clock signal CLK1 ′ (when CNT1 = “0”).
また、図10の右半分は、第1クロック信号CLK1にジッタが乗っており、第1クロック信号CLK1に対して所定の遅延時間D1を与えた信号を制御クロック信号CLK1'として出力する場合(CNT1=”1”)を示す。 In the right half of FIG. 10, the first clock signal CLK1 has jitter, and a signal obtained by giving a predetermined delay time D1 to the first clock signal CLK1 is output as the control clock signal CLK1 ′ (CNT1). = "1").
なお、図10では、第1クロック信号CLK1に与える所定の遅延時間D1は、D1=1/(2×f2)としている。また、2つのクロックCLK1,CLK2の周波数f1,f2との間には、前述した図9の曲線L2に示される(2×f2)/f1=1/4の関係が成り立っている。 In FIG. 10, the predetermined delay time D1 given to the first clock signal CLK1 is D1 = 1 / (2 × f2). Further, the relationship of (2 × f2) / f1 = 1/4 shown in the curve L2 of FIG. 9 described above is established between the frequencies f1 and f2 of the two clocks CLK1 and CLK2.
図10に示されるように、図2〜図7を参照して説明した実施例では、まず、第1および第2周波数測定回路11,12により、第1および第2クロック信号CLK1,CLK2の周波数を基準クロック信号ref-clkでカウントすることにより測定する。
As shown in FIG. 10, in the embodiment described with reference to FIGS. 2 to 7, first, the frequency of the first and second clock signals CLK <b> 1 and CLK <b> 2 by the first and second
さらに、第1および第2周波数測定回路11,12から第1クロック周波数データf1dataおよび第2クロック周波数データf2dataが周波数比較判定回路20に供給され、周波数比較判定回路20は、制御信号CNT1およびCNT2を出力する。
Further, the first clock frequency data f1data and the second clock frequency data f2data are supplied from the first and second
すなわち、図3および図4を参照して説明したように、バイナリカウンタ111は、例えば、第1クロック信号CLK1の立ち上がりと共にカウントを始める。そして、第1クロック信号CLK1の立下り時にレジスタ112に第1および第2カウント値count1,count2を第1および第2クロック周波数データf1data,f2dataとして保持する。
That is, as described with reference to FIGS. 3 and 4, the binary counter 111 starts counting, for example, with the rise of the first clock signal CLK1. Then, the first and second count values count1 and count2 are held in the
具体的に、第1クロック周波数データf1dataは『4』となり、第2クロック周波数データf2dataは『16』となっている。 Specifically, the first clock frequency data f1data is “4”, and the second clock frequency data f2data is “16”.
周波数比較判定回路20では、周波数測定回路で得られた第1および第2クロック周波数データf1data,f2dataに基づいて固定小数点の演算を行う。
The frequency comparison /
すなわち、図5を参照して説明したように、第1演算器201では、(2×f1data)/f2dataの演算を行い、第2演算器202では、(2×f2data)/f1dataの演算を行う。
That is, as described with reference to FIG. 5, the
さらに、図6を参照して説明したように、演算の結果から第1および第2判定回路203,204において、第1および第2演算器201,202の演算による商で小数値の数ビットの論理和を取って、第1および第2遅延制御信号CNT1,CNT2を出力する。
Furthermore, as described with reference to FIG. 6, the first and
すなわち、演算の商における数ビットの論理和を取ることで、自然数nに幅を持たせ、その幅(誤差)を持った自然数に対して、(2×f2)/f1=nの関係を満たしているかどうかを判定する。 That is, by taking the logical sum of several bits in the quotient of the operation, the natural number n is given a width, and the natural number having the width (error) satisfies the relationship of (2 × f2) / f1 = n. Determine whether or not.
これは、前述したように、(2×f2)/f1=nが完全に一致する(式が成り立つ)場合だけでなく、その自然数nに幅を持たせたものに対してもジッタ低減の効果が得られるからである。 As described above, this is not only the case where (2 × f2) / f1 = n completely matches (formula is satisfied), but also the effect of reducing jitter not only when the natural number n has a width. This is because
そして、幅を持った自然数に対して、(2×f2)/f1=nの関係を満たしていなければ、第1および第2遅延制御信号CNT1,CNT2をアクティブ(『H』)にする。 If the relationship of (2 × f2) / f1 = n is not satisfied with respect to the natural number having a width, the first and second delay control signals CNT1 and CNT2 are made active (“H”).
これにより、図7を参照して説明したように、第1および第2遅延制御回路31,32では、第1および第2遅延制御信号CNT1,CNT2がアクティブ(『H』)であれば、第1および第2クロック信号CLK1,CLK2に第1および第2遅延時間D1,D2を与える。
Accordingly, as described with reference to FIG. 7, in the first and second
一方、第1および第2遅延制御信号CNT1,CNT2が非アクティブ(『L』)であれば、第1および第2遅延制御回路31,32は、入力された第1および第2クロック信号CLK1,CLK2をそのまま出力する。
On the other hand, if the first and second delay control signals CNT1 and CNT2 are inactive ("L"), the first and second
図11は本実施例のジッタ低減回路におけるジッタが少ない条件を説明するための図である。ここで、f1=200[MHz],f1data=20である。すなわち、4[GHz]の基準クロック信号ref-clkでカウントした場合を示している。 FIG. 11 is a diagram for explaining the conditions for low jitter in the jitter reduction circuit of this embodiment. Here, f1 = 200 [MHz] and f1data = 20. That is, a case is shown in which counting is performed with a 4 GHz reference clock signal ref-clk.
図11に示されるように、200[MHz]の周波数の第1クロック信号CLK1に対して、第2クロック信号CLK2の周波数が100,200および400[MHz]のとき、(2×f2)/f1および(2×f1data)/f2dataが1.0,2.0および4.0となる。 As shown in FIG. 11, when the frequency of the second clock signal CLK2 is 100, 200 and 400 [MHz] with respect to the first clock signal CLK1 having a frequency of 200 [MHz], (2 × f2) / f1. And (2 × f1data) / f2data are 1.0, 2.0, and 4.0.
例えば、第2クロック信号CLK2の周波数が100[MHz]のとき、(2×f2)/f1=1となり、第1遅延制御信号CNT1が非アクティブ(『L』)で、第1遅延制御回路31は、第1クロック信号CLK1をそのまま第1制御クロック信号CLK1'として出力する。
For example, when the frequency of the second clock signal CLK2 is 100 [MHz], (2 × f2) / f1 = 1, the first delay control signal CNT1 is inactive (“L”), and the first
一方、例えば、第2クロック信号CLK2の周波数が150[MHz]のとき、(2×f2)/f1および(2×f1data)/f2data=1.5となり、このとき、第1遅延制御回路31は、第1クロック信号CLK1に対して所定の第1遅延時間D1を与えて出力する。
On the other hand, for example, when the frequency of the second clock signal CLK2 is 150 [MHz], (2 × f2) / f1 and (2 × f1data) /f2data=1.5. At this time, the first
ここで、第2クロック信号CLK2の周波数が150[MHz]のときの第1遅延時間D1は、(2×f2)/f1=1.5となり、第1遅延制御回路31は、例えば、D1=1/(2×f2)≒3.3[ns]となる。
Here, the first delay time D1 when the frequency of the second clock signal CLK2 is 150 [MHz] is (2 × f2) /f1=1.5, and the first
そして、第1遅延制御回路31は、第1クロック信号CLK1に対して3.3[ns]の第1遅延時間D1を与えて、第1制御クロック信号CLK1'として出力する。このとき、第1遅延制御信号CNT1はアクティブ(『H』)となっている。
Then, the first
以上の制御によりジッタがのったクロック信号の遅延変動量を毎サイクル同じにすることができ、ジッタを低減することが可能になる。また、クロック信号の周波数を変化させる機能を有する半導体集積回路に対しても、変化したクロック周波数に応じて、パス遅延(遅延時間)を制御するができ、動的なジッタ対策が可能になる。 With the above control, the amount of delay variation of the clock signal with jitter can be made the same every cycle, and the jitter can be reduced. Further, even for a semiconductor integrated circuit having a function of changing the frequency of the clock signal, the path delay (delay time) can be controlled according to the changed clock frequency, and a dynamic jitter countermeasure can be taken.
このように、本実施例によれば、各クロック系回路で電源分離を行うことなく、複数のクロック信号で動作する半導体集積回路におけるクロックジッタの低減、並びに、動的なクロック周波数の変化に応じたジッタ対策手法を提供することができる。 As described above, according to the present embodiment, it is possible to reduce clock jitter in a semiconductor integrated circuit that operates with a plurality of clock signals without performing power supply separation in each clock circuit, and to respond to dynamic clock frequency changes. Jitter countermeasures can be provided.
以上の説明では、周波数の異なる2つのクロック信号を使用する半導体集積回路の例を説明したが、クロック信号の数は2つに限定されるものではなく、さらに多くの数でもよく、その場合には、任意の2つのクロック信号を対象として制御を行うことになる。 In the above description, an example of a semiconductor integrated circuit using two clock signals having different frequencies has been described. However, the number of clock signals is not limited to two, and a larger number may be used. The control is performed for any two clock signals.
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
(付記1)
第1クロック信号の第1周波数を測定する第1周波数測定回路と、
第2クロック信号の第2周波数を測定する第2周波数測定回路と、
測定された前記第1および第2周波数を比較し、該第1および第2周波数が所定の関係に有るかどうかを判定する周波数比較判定回路と、
前記周波数比較判定回路からの第1制御信号を受け取り、前記第1クロック信号の遅延を制御して前記第2クロック信号によるジッタを低減する第1遅延制御回路と、を有することを特徴とするジッタ低減回路。
Regarding the embodiment including the above examples, the following supplementary notes are further disclosed.
(Appendix 1)
A first frequency measuring circuit for measuring a first frequency of the first clock signal;
A second frequency measuring circuit for measuring a second frequency of the second clock signal;
A frequency comparison and determination circuit that compares the measured first and second frequencies and determines whether the first and second frequencies have a predetermined relationship;
A first delay control circuit that receives a first control signal from the frequency comparison determination circuit and controls a delay of the first clock signal to reduce jitter due to the second clock signal. Reduction circuit.
(付記2)
付記1に記載のジッタ低減回路において、
前記比較判定回路は、前記第1周波数をf1とし、前記第2周波数をf2とするとき、2×f2/f1が幅を持った自然数である場合には、前記第1遅延制御回路において前記第1クロック信号に遅延を与えないように前記第1制御信号を出力し、2×f2/f1が幅を持った自然数ではない場合には、前記第1遅延制御回路において前記第1クロック信号に第1遅延時間を与えるように前記第1制御信号を出力することを特徴とするジッタ低減回路。
(Appendix 2)
In the jitter reduction circuit according to
When the first frequency is f1 and the second frequency is f2, when the 2 × f2 / f1 is a natural number having a width, the comparison / determination circuit performs the first delay control circuit in the first delay control circuit. When the first control signal is output so as not to delay the one clock signal, and 2 × f2 / f1 is not a natural number having a width, the first clock signal is added to the first clock signal by the first delay control circuit. A jitter reduction circuit for outputting the first control signal so as to give one delay time.
(付記3)
付記2に記載のジッタ低減回路において、
前記比較判定回路は、
2×f2/f1を演算する第1演算器と、
前記第1演算器の演算による商で小数値の数ビットの論理和を取って第1制御信号を出力する第1判定回路と、を有することを特徴とするジッタ低減回路。
(Appendix 3)
In the jitter reduction circuit according to
The comparison determination circuit includes:
A first calculator that calculates 2 × f2 / f1,
A jitter reduction circuit comprising: a first determination circuit that outputs a first control signal by taking a logical sum of several bits of a decimal value by a quotient obtained by an operation of the first arithmetic unit.
(付記4)
付記2または3に記載のジッタ低減回路において、
前記第1遅延時間は、nを自然数として、{1/(2×f2)}×nにより与えられることを特徴とするジッタ低減回路。
(Appendix 4)
In the jitter reduction circuit according to
The jitter reduction circuit according to
(付記5)
付記1〜4のいずれか1項に記載のジッタ低減回路において、さらに、
前記周波数比較判定回路からの第2制御信号を受け取り、前記第2クロック信号の遅延を制御して前記第1クロック信号によるジッタを低減する第2遅延制御回路を有することを特徴とするジッタ低減回路。
(Appendix 5)
In the jitter reduction circuit according to any one of
A jitter reduction circuit comprising: a second delay control circuit that receives a second control signal from the frequency comparison determination circuit and controls a delay of the second clock signal to reduce jitter due to the first clock signal. .
(付記6)
付記5に記載のジッタ低減回路において、
前記比較判定回路は、前記第1周波数をf1とし、前記第2周波数をf2とするとき、2×f1/f2が幅を持った自然数である場合には、前記第2遅延制御回路において前記第2クロック信号に遅延を与えないように前記第2制御信号を出力し、2×f1/f2が幅を持った自然数ではない場合には、前記第2遅延制御回路において前記第2クロック信号に第2遅延時間を与えるように前記第2制御信号を出力することを特徴とするジッタ低減回路。
(Appendix 6)
In the jitter reduction circuit according to
When the first frequency is f1 and the second frequency is f2, when the 2 × f1 / f2 is a natural number having a width, the comparison / determination circuit performs the second delay control circuit in the second delay control circuit. When the second control signal is output so as not to give a delay to the two clock signals, and 2 × f1 / f2 is not a natural number having a width, the second delay control circuit adds the second clock signal to the second clock signal. A jitter reduction circuit for outputting the second control signal so as to give two delay times.
(付記7)
付記6に記載のジッタ低減回路において、
前記比較判定回路は、
2×f1/f2を演算する第2演算器と、
前記第2演算器の演算による商で小数値の数ビットの論理和を取って第2制御信号を出力する第2判定回路と、を有することを特徴とするジッタ低減回路。
(Appendix 7)
In the jitter reduction circuit according to
The comparison determination circuit includes:
A second computing unit for computing 2 × f1 / f2;
A jitter reduction circuit comprising: a second determination circuit that outputs a second control signal by taking a logical sum of several bits of a decimal value by a quotient obtained by an operation of the second arithmetic unit.
(付記8)
付記6または7に記載のジッタ低減回路において、
前記第2遅延時間は、nを自然数として、{1/(2×f1)}×nにより与えられることを特徴とするジッタ低減回路。
(Appendix 8)
In the jitter reduction circuit according to
The jitter reduction circuit according to
(付記9)
付記1〜4のいずれか1項に記載のジッタ低減回路を有する半導体集積回路であって、さらに、
前記第1遅延制御回路からの第1制御クロック信号を受け取る第1内部回路と、
前記第2クロック信号を受け取る第2内部回路と、を有することを特徴とする半導体集積回路。
(Appendix 9)
A semiconductor integrated circuit having the jitter reduction circuit according to any one of
A first internal circuit for receiving a first control clock signal from the first delay control circuit;
And a second internal circuit for receiving the second clock signal.
(付記10)
付記5〜8のいずれか1項に記載のジッタ低減回路を有する半導体集積回路であって、さらに、
前記第1遅延制御回路からの第1制御クロック信号を受け取る第1内部回路と、
前記第2遅延制御回路からの第2制御クロック信号を受け取る第2内部回路と、を有することを特徴とする半導体集積回路。
(Appendix 10)
A semiconductor integrated circuit having the jitter reduction circuit according to any one of
A first internal circuit for receiving a first control clock signal from the first delay control circuit;
And a second internal circuit for receiving a second control clock signal from the second delay control circuit.
1,50 半導体集積回路
10 ジッタ低減回路
11 第1周波数測定回路
12 第2周波数測定回路
20 周波数比較判定回路
31 第1遅延制御回路
32 第2遅延制御回路
41 第1内部回路
42 第2内部回路
51 クロックバッファ
52 データブロック
53 クロックドライバ
54 データドライバ
111 バイナリカウンタ
112 レジスタ
113,114 インバータ
201 第1演算器
202 第2演算器
203 第1判定回路
204 第2判定回路
301〜30m バッファ
311,312 選択回路
500 半導体パッケージ
DESCRIPTION OF
Claims (5)
第2クロック信号の第2周波数を測定する第2周波数測定回路と、
測定された前記第1および第2周波数を比較し、該第1および第2周波数が所定の関係に有るかどうかを判定する周波数比較判定回路と、
前記周波数比較判定回路からの第1制御信号を受け取り、前記第1クロック信号の遅延を制御して前記第2クロック信号によるジッタを低減する第1遅延制御回路と、を有することを特徴とするジッタ低減回路。 A first frequency measuring circuit for measuring a first frequency of the first clock signal;
A second frequency measuring circuit for measuring a second frequency of the second clock signal;
A frequency comparison determination circuit that compares the measured first and second frequencies and determines whether the first and second frequencies have a predetermined relationship;
A first delay control circuit that receives a first control signal from the frequency comparison determination circuit and controls a delay of the first clock signal to reduce jitter due to the second clock signal. Reduction circuit.
前記比較判定回路は、前記第1周波数をf1とし、前記第2周波数をf2とするとき、2×f2/f1が幅を持った自然数である場合には、前記第1遅延制御回路において前記第1クロック信号に遅延を与えないように前記第1制御信号を出力し、2×f2/f1が幅を持った自然数ではない場合には、前記第1遅延制御回路において前記第1クロック信号に第1遅延時間を与えるように前記第1制御信号を出力することを特徴とするジッタ低減回路。 The jitter reduction circuit according to claim 1,
When the first frequency is f1 and the second frequency is f2, when the 2 × f2 / f1 is a natural number having a width, the comparison / determination circuit performs the first delay control circuit in the first delay control circuit. When the first control signal is output so as not to delay the one clock signal, and 2 × f2 / f1 is not a natural number having a width, the first clock signal is added to the first clock signal by the first delay control circuit. A jitter reduction circuit for outputting the first control signal so as to give one delay time.
前記比較判定回路は、
2×f2/f1を演算する第1演算器と、
前記第1演算器の演算による商で小数値の数ビットの論理和を取って第1制御信号を出力する第1判定回路と、を有することを特徴とするジッタ低減回路。 The jitter reduction circuit according to claim 2,
The comparison determination circuit includes:
A first calculator that calculates 2 × f2 / f1,
A jitter reduction circuit comprising: a first determination circuit that outputs a first control signal by taking a logical sum of several bits of a decimal value by a quotient obtained by an operation of the first arithmetic unit.
前記第1遅延時間は、nを自然数として、{1/(2×f2)}×nにより与えられることを特徴とするジッタ低減回路。 The jitter reduction circuit according to claim 2 or 3,
The jitter reduction circuit according to claim 1, wherein the first delay time is given by {1 / (2 × f2)} × n, where n is a natural number.
前記第1遅延制御回路からの第1制御クロック信号を受け取る第1内部回路と、
前記第2クロック信号を受け取る第2内部回路と、を有することを特徴とする半導体集積回路。 A semiconductor integrated circuit having the jitter reduction circuit according to claim 1, further comprising:
A first internal circuit for receiving a first control clock signal from the first delay control circuit;
And a second internal circuit for receiving the second clock signal.
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