JP2010212605A - Semiconductor device and method of manufacturing the same - Google Patents

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利弘 牛島
Takahito Nakazawa
孝仁 中沢
Hiroyuki Okura
寛之 大倉
Masateru Saegusa
雅輝 三枝
Koichi Matsumi
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that improves performance reliability, and to provide a method of manufacturing the same. <P>SOLUTION: The semiconductor device includes: a package substrate 13; a semiconductor memory 16 mounted on one surface of the package substrate 13; an external terminal 11, of the semiconductor memory 16, arranged on the other surface of the package substrate 13; an internal wiring board 19 which is formed on the semiconductor memory 16 via a spacer 18 made of an insulator, and has a plurality of electrode pads 24 on its surface; an internal terminal 21 arranged on each of the electrode pads 24 and electrically connected with the external terminal 11; and an insulating resin 22 covering from the surface of the package substrate 13 to the internal terminal 21. On the upper surface of the internal terminal 21, only the insulating resin 22 is formed. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

従来から、ランド・グリッド・アレー(以下、LGAと呼ぶ)、ボール・グリッド・アレー(以下、BGAと呼ぶ)などの表面実装型半導体装置を互いに積層するパッケージ・オン・パッケージ(以下、PoPと呼ぶ)であると、該PoPを構成するために、下パッケージと上パッケージの形状をそれぞれ変える必要があった。   Conventionally, a package-on-package (hereinafter referred to as PoP) in which surface-mount semiconductor devices such as a land grid array (hereinafter referred to as LGA) and a ball grid array (hereinafter referred to as BGA) are stacked. ), It is necessary to change the shapes of the lower package and the upper package in order to configure the PoP.

従って、下パッケージと上パッケージとそれぞれ製造する工程が発生し、またそれらパッケージを製造、試験、評価するための設備投資などといったコスト高、並びにそれらパッケージの開発に要する時間か掛かるといった問題があった(特許文献1参照)。   Therefore, there are problems in that a process for manufacturing each of the lower package and the upper package is generated, and there is a problem of high costs such as capital investment for manufacturing, testing, and evaluating the packages, and time required for development of the packages. (See Patent Document 1).

特開2008−118140号公報JP 2008-118140 A

本発明は、生産性を向上させる半導体装置及びその製造方法を提供しようとするものである。   The present invention seeks to provide a semiconductor device that improves productivity and a method for manufacturing the same.

本発明の一態様に係る半導体装置は、パッケージ基板と、前記パッケージ基板の一方の面上に実装された半導体メモリと、前記パッケージ基板の他方に配置され、前記半導体メモリの外部端子と、絶縁体を材料とするスペーサを介して、前記半導体メモリ上に形成され、且つ複数の電極パッドを表面に有する内部配線基板と、前記電極パッド上の各々に配置され、且つ電気的に前記外部端子と接続される内部端子と、前記パッケージ基板表面から前記内部端子までを覆う絶縁樹脂とを具備し、前記内部端子上面には前記絶縁樹脂のみが形成されている。   A semiconductor device according to an aspect of the present invention includes a package substrate, a semiconductor memory mounted on one surface of the package substrate, an external terminal of the semiconductor memory disposed on the other side of the package substrate, and an insulator An internal wiring substrate formed on the semiconductor memory and having a plurality of electrode pads on the surface thereof, and disposed on each of the electrode pads and electrically connected to the external terminals via spacers made of And an insulating resin that covers from the surface of the package substrate to the internal terminal, and only the insulating resin is formed on the upper surface of the internal terminal.

また、本発明の一態様に係る半導体装置の製造方法は、一方の面上に第1半導体メモリが実装され、他方の面上に前記第1半導体メモリの第1外部端子が配置された第1パッケージ基板表面の前記一方の面上に第1絶縁樹脂を形成することにより、前記第1半導体メモリ上に絶縁体を材料とするスペーサを介して形成され、且つ複数の第1電極パッドを有し、該第1電極パッドの上に、電気的に前記第1外部端子と接続される第1内部端子を有する第1内部配線基板を前記第1絶縁樹脂により被服することにより第1半導体装置を製造する工程と、前記第1絶縁樹脂を、前記第1内部端子の上面が露出するまで削る工程とを具備する。   According to another aspect of the present invention, there is provided a semiconductor device manufacturing method in which a first semiconductor memory is mounted on one surface and a first external terminal of the first semiconductor memory is disposed on the other surface. By forming a first insulating resin on the one surface of the package substrate surface, the first substrate is formed on the first semiconductor memory with a spacer made of an insulator as a material, and has a plurality of first electrode pads. A first semiconductor device is manufactured by coating a first internal wiring board having a first internal terminal electrically connected to the first external terminal on the first electrode pad with the first insulating resin. And a step of scraping the first insulating resin until an upper surface of the first internal terminal is exposed.

本発明によれば、生産性を向上させる半導体装置及びその製造方法を提供できる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which improves productivity, and its manufacturing method can be provided.

この発明の第1の実施形態に係る半導体装置の平面図。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. 図1におけるX1−X1方向の断面図。Sectional drawing of the X1-X1 direction in FIG. この発明の第1の実施形態に係るPoP構造を採用した半導体装置の断面図。1 is a cross-sectional view of a semiconductor device adopting a PoP structure according to a first embodiment of the present invention. この発明の第1の実施形態に係る半導体装置の第1製造工程を示す断面図。Sectional drawing which shows the 1st manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. この発明の第1の実施形態に係る半導体装置の第2製造工程を示す断面図。Sectional drawing which shows the 2nd manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. この発明の第1の実施形態に係る半導体装置の第3製造工程を示す断面図。Sectional drawing which shows the 3rd manufacturing process of the semiconductor device which concerns on 1st Embodiment of this invention. この発明の第1の実施形態の変形例に係る半導体装置の断面図。Sectional drawing of the semiconductor device which concerns on the modification of 1st Embodiment of this invention. この発明の第2の実施形態に係る半導体装置の断面図。Sectional drawing of the semiconductor device which concerns on 2nd Embodiment of this invention. この発明の第3の実施形態に係る半導体装置の平面図。The top view of the semiconductor device which concerns on 3rd Embodiment of this invention. 図9におけるX2−X2方向の平面図。The top view of the X2-X2 direction in FIG. この発明の第3の実施形態に係るPoP構造を採用した半導体装置の断面図。Sectional drawing of the semiconductor device which employ | adopted the PoP structure based on 3rd Embodiment of this invention.

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。   Embodiments of the present invention will be described below with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings.

[第1の実施形態]
図1及び図2に本発明の第1の実施形態に係る表面実装型の半導体装置の構成例をそれぞれ示す。なお、ここでは、BGA構造の半導体装置を一例に挙げて説明する。図1はBGA構造の半導体装置の平面図であり、内部構造を示した透視図である。そして図2は図1において、X1−X1方向の断面図を示した様子である。
[First embodiment]
1 and 2 show configuration examples of the surface-mount type semiconductor device according to the first embodiment of the present invention. Here, a semiconductor device having a BGA structure will be described as an example. FIG. 1 is a plan view of a semiconductor device having a BGA structure, and is a perspective view showing an internal structure. FIG. 2 shows a cross-sectional view in the X1-X1 direction in FIG.

図示するように半導体装置10は、ベース基板11、外部接続用端子12、半導体メモリチップ13、スペーサ14、外部接続用基板15、内部接続端子16、ボンディングワイヤ17、18及びモールド樹脂19を備えている。   As shown in the figure, the semiconductor device 10 includes a base substrate 11, an external connection terminal 12, a semiconductor memory chip 13, a spacer 14, an external connection substrate 15, an internal connection terminal 16, bonding wires 17 and 18, and a mold resin 19. Yes.

外部接続用基板11(以下、ベース基板11と呼ぶ)は、ソルダーレジスト20−1、ソルダーレジスト20−2、例えばポリイミドなどの高分子材料を材料とする薄板21(以下、フィルム21と呼ぶ)、及び電極パッド22、23を備えている。また、ソルダーレジスト20−1及び20−2を区別しない場合には単にソルダーレジスト20と呼ぶ。   A substrate 11 for external connection (hereinafter referred to as a base substrate 11) is a thin plate 21 (hereinafter referred to as a film 21) made of a polymer material such as a solder resist 20-1, a solder resist 20-2, for example, polyimide, And electrode pads 22 and 23. Further, when the solder resists 20-1 and 20-2 are not distinguished, they are simply referred to as solder resists 20.

フィルム21は、半導体メモリチップ13の実装用基板であり、例えばポリイミドなどの高分子材料で形成される。フィルム21の表面上及び裏面上には、図示せぬ配線が、銅箔またはその他の金属材料を用いて形成される。   The film 21 is a mounting substrate for the semiconductor memory chip 13 and is formed of a polymer material such as polyimide. Wiring (not shown) is formed on the front surface and the back surface of the film 21 using a copper foil or other metal material.

電極パッド22、23はそれぞれ、フィルム21の裏面上及び表面上に形成される。電極パッド22は、フィルム21の裏面内において、二次元状に配列されており、外部接続用端子12を接合するためのボールランドとして機能する。他方、電極パッド23は、フィルム21の上面内において、その縁部に沿って配列されている。   The electrode pads 22 and 23 are formed on the back surface and the front surface of the film 21, respectively. The electrode pads 22 are two-dimensionally arranged in the back surface of the film 21 and function as ball lands for joining the external connection terminals 12. On the other hand, the electrode pads 23 are arranged along the edges in the upper surface of the film 21.

ソルダーレジスト20は、フィルム21の表面上及び裏面上に形成され、ソルダーレジスト20により、上記配線間や、電極パッド22間、23間の絶縁が図られ、またこれらの腐食を防止している。   The solder resist 20 is formed on the front surface and the back surface of the film 21, and the solder resist 20 insulates between the wirings and between the electrode pads 22 and 23, and prevents these corrosions.

そして、電極パッド22、23は、ベース基板11の表面またはその内部に設けられた図示せぬ配線によって、互いに電気的に接続されている。   The electrode pads 22 and 23 are electrically connected to each other by a wiring (not shown) provided on the surface of the base substrate 11 or inside thereof.

外部接続用端子12は、ベース基板11上に形成された、例えば半田ボールである。外部接続用端子12は、半導体装置10が外部と電気的接続を行うために用いられる。すなわち、外部接続用端子12は、半導体メモリチップ13を制御する、図示せぬ制御チップからの制御信号の授受を行い、またその制御信号に基づいて外部とデータの入出力を行う。外部と接続可能であれば、半田ボールには限られない。外部接続用端子12はベース基板11裏面の表面内に2次元上に複数配列される。また、外部接続用端子12は、リフロー工程により、ボールランドとなる電極パッド22とのいずれかが接続されている。   The external connection terminal 12 is, for example, a solder ball formed on the base substrate 11. The external connection terminal 12 is used for the semiconductor device 10 to be electrically connected to the outside. That is, the external connection terminal 12 transmits / receives a control signal from a control chip (not shown) that controls the semiconductor memory chip 13, and inputs / outputs data to / from the outside based on the control signal. The solder ball is not limited as long as it can be connected to the outside. A plurality of external connection terminals 12 are two-dimensionally arranged in the front surface of the base substrate 11. In addition, the external connection terminal 12 is connected to any one of the electrode pads 22 serving as a ball land by a reflow process.

半導体メモリチップ13はベース基板11の表面上に搭載されている。半導体メモリチップ13は、例えばNAND型フラッシュメモリを備えたメモリチップであり、その表面上に、外部と電気的接続を図るための電極パッド24を備えている。   The semiconductor memory chip 13 is mounted on the surface of the base substrate 11. The semiconductor memory chip 13 is a memory chip including, for example, a NAND flash memory, and includes an electrode pad 24 on the surface for electrical connection with the outside.

そしてボンディングワイヤ17は半導体メモリチップ13の電極パッド24と、ベース基板11の電極パッド23との間を電気的に接続する。これにより半導体メモリチップ13はボンディングワイヤ17、電極パッド23、ベース基板11内に形成された図示せぬスルーホールを介して電極パッド22及び外部接続用端子12と電気的に接続される。そして、電極パッド24を基点として形成されたボンディングワイヤ17は、該電極パッド24から高さ‘H’だけの高さを有して形成される。   The bonding wire 17 electrically connects the electrode pad 24 of the semiconductor memory chip 13 and the electrode pad 23 of the base substrate 11. As a result, the semiconductor memory chip 13 is electrically connected to the electrode pads 22 and the external connection terminals 12 through the bonding wires 17, the electrode pads 23, and through holes (not shown) formed in the base substrate 11. The bonding wire 17 formed with the electrode pad 24 as a base point is formed to have a height of “H” from the electrode pad 24.

スペーサ14は、例えばガラス・エポキシ材もしくはポリイミド材などの高分子材料で形成される。そしてスペーサ14は、図示せぬ接着材料で半導体メモリチップ13と接着されることにより形成されている。またこのスペーサ14の高さ‘H’は、上述したボンディングワイヤ17の高さ(図中、Hと記載)を確保するだけの大きさを有する。   The spacer 14 is formed of a polymer material such as glass / epoxy material or polyimide material. The spacer 14 is formed by being bonded to the semiconductor memory chip 13 with an adhesive material (not shown). The height ‘H’ of the spacer 14 is large enough to ensure the height of the bonding wire 17 described above (denoted as H in the figure).

内部接続用基板15は、例えばガラス・エポキシ材もしくはポリイミド材などの高分子材料、またはTABテープなどで形成される。そして、内部接続用基板15は、スペーサ14上に形成されている。そして互いが図示せぬ接着材料によりスペーサ14と接着されている。   The internal connection substrate 15 is made of, for example, a polymer material such as glass / epoxy material or polyimide material, or TAB tape. The internal connection substrate 15 is formed on the spacer 14. The spacers 14 are bonded to each other by an adhesive material (not shown).

電極パッド27は、内部接続用基板15の略中央部付近に二次元状に配列され、内部接続用端子16と接合するためのボールランドとして機能する。   The electrode pads 27 are two-dimensionally arranged in the vicinity of the substantially central portion of the internal connection substrate 15 and function as ball lands for joining to the internal connection terminals 16.

電極パッド25は、電極パッド27によるボールランドの周囲を取り囲むようにして、内部接続用基板15の縁部に沿って配列されている。   The electrode pads 25 are arranged along the edge of the internal connection substrate 15 so as to surround the periphery of the ball land formed by the electrode pads 27.

配線26は内部配線基板15の表面またはその内部に、例えば金属により形成される。そして配線26は、電極パッド25、27間を電気的に接続する。   The wiring 26 is formed of, for example, metal on the surface of the internal wiring substrate 15 or inside thereof. The wiring 26 electrically connects the electrode pads 25 and 27.

内部接続用端子16は、内部接続用基板15の表面上に形成された、例えば半田ボールである。内部接続用端子16は、外部接続用端子12と同様に、半導体装置10が外部と電気的な接続を図るために用いられる。但し外部接続用端子12と異なる点は、内部接続用端子16は、本半導体装置10が他の半導体装置と共にPoPを構成する際に、他の半導体装置との間に用いられる点である。そして内部接続用端子16は、内部接続用基板15の電極パッド27上に、リフロー工程により接触される。   The internal connection terminal 16 is, for example, a solder ball formed on the surface of the internal connection substrate 15. Similar to the external connection terminal 12, the internal connection terminal 16 is used for the semiconductor device 10 to be electrically connected to the outside. However, the difference from the external connection terminal 12 is that the internal connection terminal 16 is used between the semiconductor device 10 and another semiconductor device when the semiconductor device 10 forms a PoP together with the other semiconductor device. The internal connection terminals 16 are brought into contact with the electrode pads 27 of the internal connection substrate 15 by a reflow process.

そしてボンディングワイヤ18は電極パッド25と、ベース基板11の電極パッド23との間を電気的に接続する。これにより外部接続用端子16はボンディングワイヤ18、電極パッド23、ベース基板11内に形成された図示せぬスルーホールを介して電極パッド22及び外部接続用端子12と電気的に接続される。   The bonding wire 18 electrically connects the electrode pad 25 and the electrode pad 23 of the base substrate 11. As a result, the external connection terminals 16 are electrically connected to the electrode pads 22 and the external connection terminals 12 through the bonding wires 18, the electrode pads 23, and through holes (not shown) formed in the base substrate 11.

更に、ベース基板11上には内部接続用端子16の上面までを覆うようにモールド樹脂19が積層されている。   Further, a mold resin 19 is laminated on the base substrate 11 so as to cover the upper surface of the internal connection terminal 16.

次に、上記説明した半導体装置10を複数積層して形成したPoPについて図3を用いて様子を示す。図3は本実施形態に係るPoPの断面図であり、一例として2つの半導体装置10を積層した例について示している。以下では、説明の便宜上、積層構造のうち下層の半導体装置10を半導体装置10−1と呼び、上層の半導体装置10を半導体装置10−2と呼ぶ。すなわち、半導体装置10−1及び10−2を構成する各部材は、半導体装置10と同一であるため説明を省略する。   Next, the state of PoP formed by stacking a plurality of the semiconductor devices 10 described above will be described with reference to FIG. FIG. 3 is a cross-sectional view of the PoP according to the present embodiment, and shows an example in which two semiconductor devices 10 are stacked as an example. Hereinafter, for convenience of explanation, the lower layer semiconductor device 10 in the stacked structure is referred to as a semiconductor device 10-1, and the upper layer semiconductor device 10 is referred to as a semiconductor device 10-2. That is, since each member constituting the semiconductor devices 10-1 and 10-2 is the same as that of the semiconductor device 10, description thereof is omitted.

図示するように、半導体装置10−1はPoP構造の下層の半導体装置として形成される。そして、本実施形態に係る下層の半導体装置は、半導体装置10−1においてモールド樹脂19の表面が削られ、内部接続用端子16の一部上面が露出された半導体装置10−1とされる。   As shown in the drawing, the semiconductor device 10-1 is formed as a lower layer semiconductor device having a PoP structure. The lower layer semiconductor device according to the present embodiment is a semiconductor device 10-1 in which the surface of the mold resin 19 is cut in the semiconductor device 10-1 and a part of the upper surface of the internal connection terminal 16 is exposed.

半導体装置10−2は、半導体装置10−1上に搭載されている。そして、半導体装置10−2が備える外部接続用端子12と半導体装置10−1が備える内部接続用端子16とが電気的に接続されている。これにより、半導体装置10−2における半導体メモリチップ13のデータの外部とのやりとりは、半導体装置10−2が備える電極パッド24、ボンディングワイヤ17、電極パッド23、図示せぬスルーホール、電極パッド22、外部接続用端子12、及び半導体装置10−1が備える内部接続用端子16を介して行われる。   The semiconductor device 10-2 is mounted on the semiconductor device 10-1. The external connection terminal 12 included in the semiconductor device 10-2 and the internal connection terminal 16 included in the semiconductor device 10-1 are electrically connected. Thereby, the exchange of data of the semiconductor memory chip 13 in the semiconductor device 10-2 with the outside is performed by the electrode pad 24, the bonding wire 17, the electrode pad 23, the through hole (not shown), and the electrode pad 22 provided in the semiconductor device 10-2. The external connection terminal 12 and the internal connection terminal 16 included in the semiconductor device 10-1 are used.

次に図4乃至図6を用いて、上記半導体装置10−1、10−2により形成されるPoPの製造工程を示す。図4に示すように、まずベース基板11上に半導体メモリチップ13を形成する。その後、半導体メモリチップ13上にスペーサ14を実装する。そして、電極パッド24を始点として形成されるボンディングワイヤ17を、電極パッド23と電気的に接続させる。このとき、電極パッド24を始点として形成されることから、ボンディングワイヤ17は該電極パッド24から‘H’だけの高さを有した弓なりの形状をとる。   Next, a manufacturing process of PoP formed by the semiconductor devices 10-1 and 10-2 will be described with reference to FIGS. As shown in FIG. 4, the semiconductor memory chip 13 is first formed on the base substrate 11. Thereafter, the spacer 14 is mounted on the semiconductor memory chip 13. Then, the bonding wire 17 formed starting from the electrode pad 24 is electrically connected to the electrode pad 23. At this time, since the electrode pad 24 is formed as a starting point, the bonding wire 17 has a bow shape having a height of “H” from the electrode pad 24.

そして引き続き、スペーサ14上に内部接続用基板15を実装する。その後、内部接続用基板15上に形成されている図示せぬボールランド上に、内部接続用端子16を形成する。また、これら半導体メモリチップ13とスペーサ14、該スペーサ14と内部接続用基板15、並びに該内部接続用基板15と内部接続用端子16との間には図示せぬ接着材料が塗布され、この接着材料により互いが接着される。   Subsequently, the internal connection board 15 is mounted on the spacer 14. Thereafter, the internal connection terminals 16 are formed on ball lands (not shown) formed on the internal connection substrate 15. An adhesive material (not shown) is applied between the semiconductor memory chip 13 and the spacer 14, the spacer 14 and the internal connection substrate 15, and the internal connection substrate 15 and the internal connection terminal 16. The materials adhere to each other.

そして、電極パッド25と電極パッド23との間ボンディングワイヤ18により接続する。   Then, the electrode pad 25 and the electrode pad 23 are connected by the bonding wire 18.

次に、図5に示すようにベース基板11上に内部接続用端子16の上面までを覆うモールド樹脂19を形成する。すなわち、モールド樹脂19により、半導体メモリチップ13が封止される。   Next, as shown in FIG. 5, a mold resin 19 is formed on the base substrate 11 to cover up to the upper surface of the internal connection terminals 16. That is, the semiconductor memory chip 13 is sealed with the mold resin 19.

引き続き、内部接続用端子16の上面が露出する程度にまで、モールド樹脂19を削る。この様子を図6に示す。このあと半導体装置10−1上に、半導体装置10−2を積層させ、該半導体装置10−1の内部接続用端子16と半導体装置10−2の外部接続用端子12とを接合させる。これにより、図3に示すPoPが形成される。   Subsequently, the mold resin 19 is shaved until the upper surface of the internal connection terminal 16 is exposed. This is shown in FIG. Thereafter, the semiconductor device 10-2 is stacked on the semiconductor device 10-1, and the internal connection terminal 16 of the semiconductor device 10-1 and the external connection terminal 12 of the semiconductor device 10-2 are joined. Thereby, the PoP shown in FIG. 3 is formed.

<本実施形態に係る効果>
本実施形態に係る半導体装置、及びその製造方法であると以下の効果を奏することが出来る。
<Effects according to this embodiment>
The semiconductor device and the manufacturing method thereof according to the present embodiment can achieve the following effects.

(1)生産効率を向上することが出来る。         (1) Production efficiency can be improved.

すなわち、PoPを同一の半導体装置により構成することが可能となり、該半導体装置を製造、試験、評価するための設備投資などといったコスト面の問題の解決が出来、並びに該半導体装置の開発に要する時間の短縮が可能となる。   That is, it is possible to configure the PoP with the same semiconductor device, solve the cost problem such as capital investment for manufacturing, testing, and evaluating the semiconductor device, and the time required for developing the semiconductor device. Can be shortened.

なぜなら、従来であると、PoPを構成するため上層の半導体装置の外部接続用端子を下層の半導体装置と電気的に接続させるため、該下層の半導体装置の電極パッドが露出するまでモールド樹脂の一部を掘削し、該露出した電極パッドに、上層の半導体装置と接続させる半田ボールを設ける必要があった。つまり、形状の異なる半導体装置を製造する必要性からその製造工程が増えてしまっていた。このため、半導体装置の製造、試験、評価するための設備投資などといったコスト面の問題、並びに該半導体装置の開発に時間を要した。   This is because, conventionally, in order to form PoP, the external connection terminal of the upper-layer semiconductor device is electrically connected to the lower-layer semiconductor device. Therefore, the mold resin is used until the electrode pad of the lower-layer semiconductor device is exposed. It was necessary to excavate a portion and to provide solder balls to be connected to the upper semiconductor device on the exposed electrode pads. In other words, the manufacturing process has increased due to the necessity of manufacturing semiconductor devices having different shapes. For this reason, it took time to develop the semiconductor device and cost problems such as manufacturing, testing, and capital investment for evaluating the semiconductor device.

更には、特許文献1開示があるように、PoPを1つの容器に入れ、更にこの容器を複数積層させる構造もある。しかしこの構造であると、この容器同士を電気的に接続する際に半田ボールが更に必要とされる。つまり、新たな部材が必要となるだけでなく、製造工程も増えてしまうといった問題があった。   Furthermore, as disclosed in Patent Document 1, there is a structure in which PoP is put in one container and a plurality of such containers are stacked. However, this structure further requires solder balls when the containers are electrically connected. That is, there is a problem that not only a new member is required but also the manufacturing process increases.

この点、本実施形態に係る半導体装置であると、半導体装置10−1、10−2自体に、互いを直接電気的に接続可能な内部接続用端子16を具備している。つまり、従来に比べ製造工程を少なくすることができる。   In this regard, in the semiconductor device according to the present embodiment, the semiconductor devices 10-1 and 10-2 themselves include the internal connection terminals 16 that can be directly electrically connected to each other. That is, the number of manufacturing steps can be reduced as compared with the conventional case.

そして、半導体装置10はモールド樹脂19に被覆されている。このため、外部との絶縁が施され、半導体装置10単体でも市場に送り出す半導体装置の形態として需要を満足させることができる。つまり、図1のような半導体装置であってもよい。   The semiconductor device 10 is covered with a mold resin 19. For this reason, it is possible to satisfy the demand as a form of a semiconductor device which is insulated from the outside and sent to the market even with the semiconductor device 10 alone. That is, the semiconductor device as shown in FIG. 1 may be used.

そして、本実施形態では半導体装置10のモールド樹脂19を削ることで、半導体装置10−1の内部接続用端子16と半導体装置10−2が備える外部接続用端子12とを電気的に接続することができる。すなわち、容易にPoPを構成することができる。   In the present embodiment, the internal connection terminal 16 of the semiconductor device 10-1 and the external connection terminal 12 included in the semiconductor device 10-2 are electrically connected by scraping the mold resin 19 of the semiconductor device 10. Can do. That is, PoP can be easily configured.

以上のように、市場の需要に合わせて、容易に半導体装置の構成を変えることができる。また、半導体装置10を最終的に市場へと送り出すまでに掛かる製造等の費用や、時間の大幅な短縮といった今までの問題を解決することができる。   As described above, the configuration of the semiconductor device can be easily changed in accordance with market demand. In addition, it is possible to solve the conventional problems such as manufacturing costs and the time required for the semiconductor device 10 to be finally sent to the market.

<変形例>
次に、上記第1の実施形態の変形例に係る半導体装置について説明する。また、上記半導体装置10と同一の部材については説明を省略する。
<Modification>
Next, a semiconductor device according to a modification of the first embodiment will be described. Explanation of the same members as those of the semiconductor device 10 is omitted.

変形例に係る半導体装置20の構成について図7を用いて説明する。図7は上記図1で説明した半導体装置10において、スペーサ14を廃した構成をとる。すなわち、半導体メモリチップ13上に図示せぬ接着材料を介して内部接続用基板15が直接形成されている。   A configuration of the semiconductor device 20 according to the modification will be described with reference to FIG. FIG. 7 shows a configuration in which the spacer 14 is eliminated from the semiconductor device 10 described with reference to FIG. That is, the internal connection substrate 15 is directly formed on the semiconductor memory chip 13 via an adhesive material (not shown).

図示するように、スペーサ14を省略することが出来るのは、ボンディングワイヤ17を形成する際に、電極パッド23を始点として、ワイヤボンディングを行うことによるものである。すなわち、電極パッド23を始点として電極パッド24へとボンディングワイヤ17を形成すれば、前述した高さHはほぼゼロとなる。そして、このとき半導体メモリチップ13と内部接続用基板15とを接着させる図示せぬ接着材料がスペーサとして機能する。なお、変形例に係る半導体装置の製造工程は、スペーサ14を形成する工程を除き、同一であるため説明を省略する。   As shown in the figure, the spacer 14 can be omitted because wire bonding is performed starting from the electrode pad 23 when the bonding wire 17 is formed. That is, if the bonding wire 17 is formed from the electrode pad 23 to the electrode pad 24, the above-described height H becomes substantially zero. At this time, an adhesive material (not shown) for bonding the semiconductor memory chip 13 and the internal connection substrate 15 functions as a spacer. Note that the manufacturing steps of the semiconductor device according to the modification are the same except for the step of forming the spacers 14, and thus the description thereof is omitted.

<変形例に係る効果>
変形例に係る半導体装置、及びその製造方法であると上記第1の実施形態に係る効果に加え、以下(2)の効果を奏することが出来る。
<Effect according to modification>
In addition to the effect according to the first embodiment, the following effect (2) can be achieved with the semiconductor device according to the modification and the manufacturing method thereof.

(2)製造工程を省略することが出来、更にはPoP自体の高さを小さくすることができる。         (2) The manufacturing process can be omitted, and the height of PoP itself can be reduced.

変形例に係る半導体装置であると、電極パッド23と電極パッド24とを電気的に接続するボンディングワイヤ17を、該電極パッド23を始点として形成する。これにより、図2に示すボンディングワイヤ17の高さHをほぼゼロとすることができる。このため、この高さを確保するためのスペーサ14が不要となることで、製造工程の省略、及びスペーサ14の高さだけのPoPの縮小化が可能となる。   In the semiconductor device according to the modification, the bonding wire 17 that electrically connects the electrode pad 23 and the electrode pad 24 is formed starting from the electrode pad 23. Thereby, the height H of the bonding wire 17 shown in FIG. 2 can be made substantially zero. For this reason, since the spacer 14 for ensuring this height becomes unnecessary, the manufacturing process can be omitted and the PoP can be reduced by the height of the spacer 14.

[第2の実施形態]
次に、本発明の第2の実施形態に係る表面実装型の半導体装置の構成例を図8に示す。なお、本実施形態においても上記第1の実施形態と同様、BGA構造の半導体装置を一例に挙げて説明する。図8に示す半導体装置30は、図2で説明した半導体装置10において、ベース基板11上に形成される半導体メモリチップ13を、例えば3層構造としたものである。
[Second Embodiment]
Next, FIG. 8 shows a configuration example of a surface-mount type semiconductor device according to the second embodiment of the present invention. In the present embodiment as well, as in the first embodiment, a semiconductor device having a BGA structure will be described as an example. A semiconductor device 30 shown in FIG. 8 has a semiconductor memory chip 13 formed on the base substrate 11 in the semiconductor device 10 described with reference to FIG.

図示するようにベース基板11上に、半導体メモリチップ13a、13b、13cが順次積層されている。また、半導体メモリチップ13a、13b、13cは図示せぬ接着材料により互いが接着されている。なお、半導体メモリチップ13a、13b、13cを区別しない場合には、単に半導体メモリチップ13呼ぶ。   As shown in the drawing, semiconductor memory chips 13 a, 13 b, and 13 c are sequentially stacked on the base substrate 11. The semiconductor memory chips 13a, 13b, and 13c are bonded to each other with an adhesive material (not shown). When the semiconductor memory chips 13a, 13b, and 13c are not distinguished, they are simply referred to as the semiconductor memory chip 13.

半導体メモリチップ13aの表面縁辺部には、該半導体メモリチップ13aのデータを外部とやり取りする電極パッド24aが形成されている。そして、半導体メモリチップ13bの表面縁辺部には、該半導体メモリチップ13bのデータを外部とやり取りする電極パッド24bが形成されている。そして、半導体メモリチップ13cの表面縁辺部には、該半導体メモリチップ13cのデータを外部とやり取りする電極パッド24cが形成されている。すなわち、電極パッド24a、24b、24cと電極パッド23とがそれぞれボンディングワイヤ17a、ボンディングワイヤ17b、ボンディングワイヤ17cにより電気的に接続されている。なお、それ以外の構成は図1と同一であるため説明を省略する。   Electrode pads 24a for exchanging data of the semiconductor memory chip 13a with the outside are formed on the surface edge of the semiconductor memory chip 13a. Electrode pads 24b for exchanging data of the semiconductor memory chip 13b with the outside are formed on the surface edge of the semiconductor memory chip 13b. An electrode pad 24c for exchanging data of the semiconductor memory chip 13c with the outside is formed on the surface edge of the semiconductor memory chip 13c. That is, the electrode pads 24a, 24b, 24c and the electrode pad 23 are electrically connected by the bonding wire 17a, the bonding wire 17b, and the bonding wire 17c, respectively. Since the other configuration is the same as that of FIG.

また、上記第1の実施形態の変形例と同様に、図8に示す半導体装置30であっても、ボンディングワイヤ17a、ボンディングワイヤ17b、ボンディングワイヤ17cを電極パッド23から打ち出すことでスペーサ14を省略することができる。   Similarly to the modification of the first embodiment, even in the semiconductor device 30 shown in FIG. 8, the spacer 14 is omitted by punching the bonding wire 17a, the bonding wire 17b, and the bonding wire 17c from the electrode pad 23. can do.

また、上記図7に示す半導体装置30を用いたPoPを構成する製造方法は、半導体メモリチップ13a、半導体メモリチップ13b、半導体メモリチップ13cを図示せぬ接着材料を介して積層させる工程以外同一であるため、説明を省略する。   Further, the manufacturing method for forming the PoP using the semiconductor device 30 shown in FIG. 7 is the same except for the step of laminating the semiconductor memory chip 13a, the semiconductor memory chip 13b, and the semiconductor memory chip 13c through an adhesive material (not shown). Therefore, the description is omitted.

<本実施形態に係る効果>
本実施形態に係る半導体装置、及びその製造方法であると上記(1)及び(2)の効果に加え、以下の効果を奏することが出来る。
<Effects according to this embodiment>
In addition to the effects (1) and (2), the semiconductor device and the manufacturing method thereof according to the present embodiment can provide the following effects.

(3)半導体装置を薄型、且つ大容量化することが可能となる。         (3) The semiconductor device can be thin and have a large capacity.

本実施形態に係る半導体装置であると、ベース基板11上に複数の半導体メモリチップ13を積層することで大容量の半導体装置とすることが出来る。つまり半導体装置10、1つにつき、半導体メモリチップ13を複数枚積層させることで十分なメモリ容量とすることができる。更に、それら半導体装置10を、上記第1の実施形態で説明したPoP構造をとることで更にメモリの大容量化を図ることが可能となる。   In the semiconductor device according to the present embodiment, a plurality of semiconductor memory chips 13 are stacked on the base substrate 11 to obtain a large-capacity semiconductor device. That is, a sufficient memory capacity can be obtained by stacking a plurality of semiconductor memory chips 13 for each semiconductor device 10. Furthermore, it is possible to further increase the capacity of the memory by adopting the PoP structure described in the first embodiment for these semiconductor devices 10.

[第3の実施形態]
次に、本発明の第3の実施形態に係る表面実装型の半導体装置の構成例を図9、図10に示す。図9は本実施形態に係る半導体装置の平面図であり、図10は、図9においてX2−X2方向の断面図である。そして、本実施形態では、PoP構造とする、下層の半導体装置にリードフレーム構造を採用した場合を一例に挙げて説明する。リードフレーム構造の半導体装置上には上記第1、第2の実施形態で説明したBGA型の半導体装置10−1、10−2、30のいずれかが積層される。
[Third embodiment]
Next, FIG. 9 and FIG. 10 show a configuration example of the surface mount type semiconductor device according to the third embodiment of the present invention. FIG. 9 is a plan view of the semiconductor device according to the present embodiment, and FIG. 10 is a cross-sectional view in the X2-X2 direction in FIG. In the present embodiment, a case where a lead frame structure is adopted for a lower-layer semiconductor device having a PoP structure will be described as an example. Any of the BGA type semiconductor devices 10-1, 10-2, and 30 described in the first and second embodiments is stacked on a semiconductor device having a lead frame structure.

図示すように、半導体装置40は、図2においてベース基板11及び外部接続用端子12をリードフレーム41に置き換えたものである。それ以外は、上記半導体装置10と同一であるため説明を省略する。   As shown in the drawing, the semiconductor device 40 is obtained by replacing the base substrate 11 and the external connection terminals 12 with lead frames 41 in FIG. Other than that, the semiconductor device 10 is the same as the semiconductor device 10 and the description thereof is omitted.

そして、リードフレーム41のうち、モールド樹脂19に被覆されたフレームをインナーリード42と呼び、半導体装置40の外部に形成されたフレームをアウターリード43と呼ぶ。そしてリードフレーム41は、外部と半導体メモリチップのデータの授受を行う。なお、本実施形態に係る半導体装置40においても、スペーサ14を省略してもよい。またなお、上記第2の実施形態で説明したように、リードフレーム41上に複数の半導体メモリチップが搭載されていてもよい。すなわち、リードフレーム上に形成される半導体メモリチップが、例えば3層であってもよい。   Of the lead frames 41, a frame covered with the mold resin 19 is called an inner lead 42, and a frame formed outside the semiconductor device 40 is called an outer lead 43. The lead frame 41 exchanges data between the semiconductor memory chip and the outside. In the semiconductor device 40 according to this embodiment, the spacer 14 may be omitted. In addition, a plurality of semiconductor memory chips may be mounted on the lead frame 41 as described in the second embodiment. That is, the semiconductor memory chip formed on the lead frame may be, for example, three layers.

次に、図11に上記第1、第2の実施形態で説明したBGA構造の半導体装置と、本実施形態に係るリードフレーム構造の半導体装置とでPoP構造を形成した様子を示す。   Next, FIG. 11 shows a state where the PoP structure is formed by the semiconductor device having the BGA structure described in the first and second embodiments and the semiconductor device having the lead frame structure according to the present embodiment.

図示するように、図9、図10で示したリードフレーム構造の内部接続用端子16の上面が露出するように、モールド樹脂19が削られている。そして、本実施形態に係るPoP構造は内部接続用端子15と、例えば半導体装置10の外部接続用端子12とが電気的に接続される。すなわち、半導体装置40のモールド樹脂19を削り、引き続き半導体装置40上に上記説明した半導体装置10を積層することでPoP構造を形成する。これにより、半導体装置10における半導体メモリチップ13のデータは、電極パッド24、ボンディングワイヤ17、電極パッド23、図示せぬスルーホール、外部接続用端子12、半導体装置40の内部接続用端子16、ボンディングワイヤ17、インナーリード42、及びアウターリード43を介して、外部とデータの授受が行われる。なお図2に示したように、半導体装置40上に形成される半導体装置10上に、更に半導体装置10を積層することも可能である。すなわち、半導体装置10−1を下層とし、上層に半導体装置10−2を形成する。また、それら半導体装置10−1、10−2に搭載する半導体メモリチップ13を例えば3層にしてもよい。   As shown in the drawing, the mold resin 19 is cut so that the upper surface of the internal connection terminal 16 of the lead frame structure shown in FIGS. 9 and 10 is exposed. In the PoP structure according to this embodiment, the internal connection terminal 15 and the external connection terminal 12 of the semiconductor device 10, for example, are electrically connected. That is, the mold resin 19 of the semiconductor device 40 is scraped, and the semiconductor device 10 described above is laminated on the semiconductor device 40 to form a PoP structure. Thereby, the data of the semiconductor memory chip 13 in the semiconductor device 10 includes the electrode pad 24, the bonding wire 17, the electrode pad 23, the through hole (not shown), the external connection terminal 12, the internal connection terminal 16 of the semiconductor device 40, and the bonding. Data is exchanged with the outside through the wire 17, the inner lead 42, and the outer lead 43. As shown in FIG. 2, the semiconductor device 10 can be further stacked on the semiconductor device 10 formed on the semiconductor device 40. That is, the semiconductor device 10-1 is used as a lower layer, and the semiconductor device 10-2 is formed as an upper layer. Further, the semiconductor memory chip 13 mounted on the semiconductor devices 10-1 and 10-2 may be, for example, three layers.

<本実施形態に係る効果>
本実施形態に係る半導体装置、及びその製造方法であっても上記(1)乃至(3)の効果に加え、以下(4)の効果を奏することが出来る。
<Effects according to this embodiment>
Even in the semiconductor device and the manufacturing method thereof according to the present embodiment, the following effect (4) can be obtained in addition to the effects (1) to (3).

(4)PoP構造において自由度の高い構成とすることができる。         (4) A configuration with a high degree of freedom can be achieved in the PoP structure.

すなわち、本実施形態に係る半導体装置であると、リードフレーム41を用いて半導体メモリチップ13をパッケージした半導体装置40であっても、例えばBGA構造などの他の構造を採用した半導体装置とPoP構造を構成することができる。   That is, in the semiconductor device according to the present embodiment, even if the semiconductor device 40 is obtained by packaging the semiconductor memory chip 13 using the lead frame 41, the semiconductor device adopting another structure such as a BGA structure and the PoP structure. Can be configured.

通常、半導体装置は、搭載する種々の機器の形状に対し必要に応じて適用させるため、該半導体装置の外部接続用端子は半田ボールであったり本実施形態のようなリードフレームであったりする。こういった場面に際して、本実施形態に係る半導体装置であると、従来発生していた問題点を克服することができる。すなわち、例えばリードフレーム構造に対応した機器があった場合、まずは半導体装置40を該機器上に電気的に接続させる。ここで、半導体装置40上に前述したBGA型の半導体装置を積層することでPoP構造を形成することが容易にできる。これは、それぞれの半導体装置10、20、及び30においてそれぞれ内部接続用端子を備えているからであり、この内部接続用端子を備えることで何層にもPoP構造をとることができる。   Usually, a semiconductor device is applied to the shape of various devices to be mounted as necessary. Therefore, an external connection terminal of the semiconductor device is a solder ball or a lead frame as in this embodiment. In such a situation, the semiconductor device according to the present embodiment can overcome the problems that have conventionally occurred. That is, for example, when there is a device corresponding to the lead frame structure, the semiconductor device 40 is first electrically connected to the device. Here, the PoP structure can be easily formed by stacking the above-described BGA type semiconductor device on the semiconductor device 40. This is because each of the semiconductor devices 10, 20, and 30 has an internal connection terminal. By providing this internal connection terminal, a PoP structure can be formed in multiple layers.

なお、上記説明した実施形態が、実施する上での唯一の実施形態ではない。すなわち、上記実施形態に係る半導体メモリチップ13は、NAND型フラッシュメモリに限られなく、例えばDRAM等の半導体メモリであってもよい。   Note that the above-described embodiment is not the only embodiment for carrying out. That is, the semiconductor memory chip 13 according to the above embodiment is not limited to the NAND flash memory, and may be a semiconductor memory such as a DRAM.

なお、半導体メモリチップ表面の電極パッドとベース基板11上の電極パッド又はリードフレーム41上のインナーリードとを接続する信号線は、ボンディングワイヤに限られない。   The signal lines that connect the electrode pads on the surface of the semiconductor memory chip and the electrode pads on the base substrate 11 or the inner leads on the lead frame 41 are not limited to bonding wires.

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。   Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be extracted as an invention.

10、10−1、10−2、20、30、40…半導体装置、11…ベース基板、12…外部接続用端子、23、24、25…電極パッド、13…半導体メモリチップ、21…フィルム、14…スペーサ、15…内部接続用基板、16…内部接続用端子、17、18…ボンディングワイヤ、19…モールド樹脂   DESCRIPTION OF SYMBOLS 10, 10-1, 10-2, 20, 30, 40 ... Semiconductor device, 11 ... Base substrate, 12 ... External connection terminal, 23, 24, 25 ... Electrode pad, 13 ... Semiconductor memory chip, 21 ... Film, DESCRIPTION OF SYMBOLS 14 ... Spacer, 15 ... Board for internal connection, 16 ... Terminal for internal connection, 17, 18 ... Bonding wire, 19 ... Mold resin

Claims (5)

パッケージ基板と、
前記パッケージ基板の一方の面上に実装された半導体メモリと、
前記パッケージ基板の他方に配置され、前記半導体メモリの外部端子と、
絶縁体を材料とするスペーサを介して、前記半導体メモリ上に形成され、且つ複数の電極パッドを表面に有する内部配線基板と、
前記電極パッド上の各々に配置され、且つ電気的に前記外部端子と接続される内部端子と、
前記パッケージ基板表面から前記内部端子までを覆う絶縁樹脂と
を具備し、
前記内部端子上面には前記絶縁樹脂のみが形成されていることを特徴とする半導体装置。
A package substrate;
A semiconductor memory mounted on one surface of the package substrate;
Disposed on the other side of the package substrate, and external terminals of the semiconductor memory;
An internal wiring board formed on the semiconductor memory via a spacer made of an insulator and having a plurality of electrode pads on the surface;
An internal terminal disposed on each of the electrode pads and electrically connected to the external terminal;
An insulating resin covering from the surface of the package substrate to the internal terminals;
Only the insulating resin is formed on the upper surface of the internal terminal.
前記パッケージ基板上に複数の前記半導体メモリが形成され、且つ該半導体メモリのそれぞれの表面上に形成された複数の前記電極パッドと前記外部端子とが電気的に接続される
ことを特徴とする請求項1記載の半導体装置。
A plurality of the semiconductor memories are formed on the package substrate, and the plurality of electrode pads and the external terminals formed on the respective surfaces of the semiconductor memories are electrically connected. Item 14. A semiconductor device according to Item 1.
一方の面上に第1半導体メモリが実装され、他方の面上に前記第1半導体メモリの第1外部端子が配置された第1パッケージ基板表面の前記一方の面上に第1絶縁樹脂を形成することにより、前記第1半導体メモリ上に絶縁体を材料とするスペーサを介して形成され、且つ複数の第1電極パッドを有し、該第1電極パッドの上に、電気的に前記第1外部端子と接続される第1内部端子を有する第1内部配線基板を前記第1絶縁樹脂により被服することにより第1半導体装置を製造する工程と、
前記第1絶縁樹脂を、前記第1内部端子の上面が露出するまで削る工程と
を具備することを特徴とする半導体装置の製造方法。
A first insulating resin is formed on the one surface of the first package substrate surface on which the first semiconductor memory is mounted on one surface and the first external terminals of the first semiconductor memory are disposed on the other surface By doing so, the first semiconductor memory is formed through a spacer made of an insulator and has a plurality of first electrode pads, and the first electrode pads are electrically formed on the first electrode pads. Manufacturing a first semiconductor device by coating a first internal wiring board having a first internal terminal connected to an external terminal with the first insulating resin;
Cutting the first insulating resin until an upper surface of the first internal terminal is exposed. A method for manufacturing a semiconductor device, comprising:
一方の面上に第2半導体メモリが実装され、他方面上に前記第2半導体メモリの第2外部端子が配置された第2パッケージ基板表面の前記一方の面上に第2絶縁樹脂を形成することにより、前記第2半導体メモリ上に絶縁体を材料とするスペーサを介して形成され、且つ複数の第2電極パッドを有し、該第2電極パッドの上に、電気的に前記第2外部端子と接続される第2内部端子を有する第2内部配線基板を前記第2絶縁樹脂により被服することにより第2半導体装置を製造する工程と、
前記第1半導体装置上に前記第2半導体装置を積層させることで、前記第2内部端子と前記第1外部端子とを電気的に接続する工程と
を更に具備することを特徴とする請求項3記載の半導体装置の製造方法。
A second insulating resin is formed on the one surface of the second package substrate surface on which the second semiconductor memory is mounted on one surface and the second external terminals of the second semiconductor memory are disposed on the other surface. Accordingly, the second semiconductor memory has a plurality of second electrode pads formed on the second semiconductor memory through spacers made of an insulator, and the second external pads are electrically formed on the second electrode pads. Manufacturing a second semiconductor device by coating a second internal wiring board having a second internal terminal connected to the terminal with the second insulating resin;
4. The method further comprising: electrically connecting the second internal terminal and the first external terminal by laminating the second semiconductor device on the first semiconductor device. The manufacturing method of the semiconductor device of description.
前記第1パッケージ基板上に複数の前記第1半導体メモリが形成され、且つ前記第1半導体メモリのそれぞれの表面上に形成された複数の前記第1電極パッドと前記第1外部端子とが電気的に接続される
ことを特徴とする請求項3記載の半導体装置の製造方法。
A plurality of the first semiconductor memories are formed on the first package substrate, and the plurality of first electrode pads and the first external terminals formed on the respective surfaces of the first semiconductor memory are electrically connected The method for manufacturing a semiconductor device according to claim 3, wherein:
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4325557A4 (en) * 2022-07-08 2024-06-19 Changxin Memory Technologies, Inc. Semiconductor packaging assembly and preparation method

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