JP2010212359A - Inspection method for wafer, inspection device for wafer, and method of manufacturing semiconductor integrated circuit device - Google Patents
Inspection method for wafer, inspection device for wafer, and method of manufacturing semiconductor integrated circuit device Download PDFInfo
- Publication number
- JP2010212359A JP2010212359A JP2009055167A JP2009055167A JP2010212359A JP 2010212359 A JP2010212359 A JP 2010212359A JP 2009055167 A JP2009055167 A JP 2009055167A JP 2009055167 A JP2009055167 A JP 2009055167A JP 2010212359 A JP2010212359 A JP 2010212359A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- image
- circuit pattern
- point
- defect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
Abstract
Description
本発明は、ウエハの検査技術、ウエハ検査装置および半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の製造工程において、不具合の生じた半導体製造装置を特定する解析に適用して有効な技術に関するものである。 The present invention relates to a wafer inspection technique, a wafer inspection apparatus, and a semiconductor integrated circuit device manufacturing technique, and is particularly effective when applied to an analysis for identifying a semiconductor manufacturing apparatus in which a defect has occurred in a manufacturing process of a semiconductor integrated circuit device. It is about technology.
特開2008−066711号公報(特許文献1)は、ウエハのパターン欠陥などを検出し、電子デバイスの製造歩留まりを予測するための歩留り予測システムを開示しており、その歩留り予測システムは、製造ラインの欠陥発生数を算出する欠陥密度算出手段を備え、品種特徴量からクリティカル面積を算出し、製造ラインの欠陥密度と、電子デバイスのクリティカル面積とを用いて製造歩留りの算出を行っている。 Japanese Patent Laying-Open No. 2008-066711 (Patent Document 1) discloses a yield prediction system for detecting a pattern defect of a wafer and predicting a manufacturing yield of an electronic device, and the yield prediction system is a manufacturing line. The defect density calculation means for calculating the number of defects generated is calculated, the critical area is calculated from the product feature quantity, and the manufacturing yield is calculated using the defect density of the manufacturing line and the critical area of the electronic device.
特開2007−165930号公報(特許文献2)は、ウエハのパターン欠陥等を光学等により検査する外観検査装置を備え、欠陥解析過程において複数のプロセス工程別の正味欠陥密度を算出して表示し、プロセス工程別の歩留り影響度を表示する品質管理システムを開示している。 Japanese Patent Application Laid-Open No. 2007-165930 (Patent Document 2) includes an appearance inspection apparatus that inspects wafer pattern defects and the like by optics, and calculates and displays a net defect density for each of a plurality of process steps in a defect analysis process. Discloses a quality control system that displays the yield impact for each process step.
特開2004−165395号公報(特許文献3)は、不具合が生じた製造装置を特定するための解析方法を開示している。すなわち、パターン付きウエハ検査装置においては、回路パターン部により検査感度が異なるため、予め検査感度がウエハの品種によらず一定している(同じパターンが連続している)メモリセル部をパターン付きウエハ検査装置にデータ入力し、その部分で検出された欠陥数とデータ入力されたメモリセル部の面積とから欠陥密度を求め、不具合が生じた製造装置や、その発生時間を特定するものである。 Japanese Patent Laying-Open No. 2004-165395 (Patent Document 3) discloses an analysis method for specifying a manufacturing apparatus in which a problem has occurred. That is, in the wafer inspection apparatus with a pattern, since the inspection sensitivity differs depending on the circuit pattern portion, the memory cell portion in which the inspection sensitivity is constant in advance regardless of the type of the wafer (the same pattern is continuous) is used for the wafer with the pattern. Data is input to the inspection apparatus, and the defect density is obtained from the number of defects detected in that portion and the area of the memory cell portion to which the data is input, and the manufacturing apparatus in which the defect has occurred and the time of occurrence thereof are specified.
特開2004−063708号公報(特許文献4)は、ウエハのパターンの欠陥の位置および個数等に関する情報を得て、製品の歩留り低下を回避するために薄膜デバイスを検査して所定の処理工程で処理したことにより着目領域内に発生した欠陥の数あるいは密度の時間的推移を監視する検査方法を開示している。 Japanese Patent Laid-Open No. 2004-063708 (Patent Document 4) obtains information on the position and number of defects in a wafer pattern, inspects a thin film device to avoid a decrease in product yield, and performs predetermined processing steps. An inspection method for monitoring the temporal transition of the number or density of defects generated in the region of interest by processing is disclosed.
特開2007−019346号公報(特許文献5)は、設計・製造の各部署の収集された情報から特性値を特定して、特性値を持つ歩留り要因情報を管理し、グリッド別セル面積比からチップのセル敷き詰め度と欠陥要因となるマクロの面積から欠陥密度を算出する歩留り予測システムを開示している。 Japanese Patent Application Laid-Open No. 2007-019346 (Patent Document 5) specifies a characteristic value from the collected information of each department of design / manufacturing, manages yield factor information having the characteristic value, and calculates the cell area ratio by grid. A yield prediction system is disclosed that calculates the defect density from the cell coverage of a chip and the area of a macro that causes a defect.
本発明者らは、パターン付きウエハ検査装置を用いた半導体製造装置の発塵モニタリング方法について検討している。その中で、本発明者らは、以下の課題を見出した。 The present inventors are examining a dust generation monitoring method of a semiconductor manufacturing apparatus using a patterned wafer inspection apparatus. Among them, the present inventors have found the following problems.
たとえば、予め半導体ウエハ(以下、単にウエハと記す)の品種によらず検査感度が一定している領域(たとえばメモリセル部)をパターン付きウエハ検査装置にデータ入力し、その部分で検出された欠陥数とデータ入力されたメモリセル部の面積とから欠陥密度を求め、不具合が生じた製造装置や、その発生時間を特定する技術がある。しかしながら、この技術では、前記ウエハの品種によらず検査感度が一定している領域、その面積、およびチップ内での場所を一定のルールに基づいて自動算出することが困難となっている。すなわち、パターン付きウエハ検査装置に対し、検査領域に関するデータを手動入力しなければならない煩雑さがあることが、円滑に自動算出することを妨げる原因の一つとなっている。また、ウエハに作り込まれる半導体チップ(以下、単にチップと記す)がCPU(Central Processing Unit)等のロジック製品である場合には、同じパターンが連続するメモリセル部の面積が小さくなるため、検査に用いるサンプルが少なくなる。そのため、統計的に信頼性の高い欠陥密度情報が得られなくなってしまうことになる。 For example, an area (for example, a memory cell portion) in which inspection sensitivity is constant regardless of the type of semiconductor wafer (hereinafter simply referred to as a wafer) is input to a patterned wafer inspection apparatus and defects detected at that portion are input. There is a technique for determining the defect density from the number and the area of the memory cell portion to which data is input, and identifying a manufacturing apparatus in which a defect has occurred, and the generation time thereof. However, with this technique, it is difficult to automatically calculate a region where the inspection sensitivity is constant regardless of the type of the wafer, its area, and a location within the chip based on a certain rule. That is, one of the causes of hindering smooth automatic calculation is the fact that data relating to the inspection area must be manually input to the patterned wafer inspection apparatus. In addition, when a semiconductor chip (hereinafter simply referred to as a chip) fabricated on a wafer is a logic product such as a CPU (Central Processing Unit), the area of the memory cell portion in which the same pattern is continuous is reduced, so that inspection is performed. Fewer samples to use. Therefore, statistically reliable defect density information cannot be obtained.
本発明の目的は、パターン付きウエハ検査装置を用い、簡便に半導体製造装置の発塵モニタリングをできる技術を提供することにある。 An object of the present invention is to provide a technique capable of easily monitoring dust generation of a semiconductor manufacturing apparatus using a patterned wafer inspection apparatus.
また、本発明の他の目的は、パターン付きウエハ検査装置を用い、信頼性の高い欠陥密度情報を得られる技術を提供することにある。 Another object of the present invention is to provide a technique capable of obtaining highly reliable defect density information using a patterned wafer inspection apparatus.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
(1)本発明によるウエハの検査方法は、
(a)表面に複数の第1の回路パターン群が形成された検査対象のウエハを用意する工程、
(b)前記ウエハの表面に第1の波長の照射光を照射することで散乱する散乱光を集光し、前記複数の第1の回路パターン群のうちの1つを対象として撮像した第1の画像を取得する工程、
(c)前記ウエハの表面に前記第1の波長の前記照射光を照射することで散乱する前記散乱光を集光し、前記(b)工程で対象とした前記第1の回路パターン群以外の2つの前記第1の回路パターン群のそれぞれを対象として撮像した第2の画像および第3の画像を取得する工程、
(d)前記第1の画像と前記第2の画像とを比較し、さらに前記第1の画像と前記第3の画像とを比較して、前記第1の画像中の前記第1の回路パターン群における欠陥の有無を判別し、前記第1の画像が表示する前記第1の回路パターン群の面積から欠陥密度を算出する工程、
(e)前記(b)工程〜前記(d)工程を前記複数の第1の回路パターン群の全てに対して実施する工程、
(f)前記ウエハの前記表面における前記欠陥密度の分布から、前記欠陥を発生させた原因を解析する工程、
を含み、
前記第1の画像、前記第2の画像および前記第3の画像は、それぞれ複数の第1のポイント、複数の第2のポイントおよび複数の第3のポイントかならなる電子データとして取得し、
前記(d)工程は、
(d1)それぞれ対応する位置の前記第1のポイント、前記第2のポイントおよび前記第3のポイントのうちの2つ以上において、所定の第1の輝度以下である場合に、前記第1のポイントの1つ分に相当する面積を積算し、(d2)工程へ進む工程、
(d2)前記対応する位置の前記第1のポイントと前記第2のポイントとの第1の差画像と、前記対応する位置の前記第1のポイントと前記第3のポイントとの第2の差画像の両方が、予め設定したしきい値である第2の輝度以上である場合に、前記欠陥の数を積算する工程、
(d3)前記(d1)工程を前記複数の第1のポイント、前記複数の第2のポイントおよび前記複数の第3のポイントのすべてにおいて実施する工程、
(d4)前記(d3)工程後、前記(d1)で求めた前記面積の積算値と、前記(d2)工程で求めた前記欠陥の積算数とから、前記欠陥密度を算出する工程、
を含むものである。
(1) A wafer inspection method according to the present invention comprises:
(A) preparing a wafer to be inspected having a plurality of first circuit pattern groups formed on the surface;
(B) First, the scattered light scattered by irradiating the surface of the wafer with the irradiation light of the first wavelength is collected, and one of the plurality of first circuit pattern groups is imaged. The process of acquiring images of
(C) Condensing the scattered light scattered by irradiating the surface of the wafer with the irradiation light of the first wavelength, and other than the first circuit pattern group targeted in the step (b) Obtaining a second image and a third image captured for each of the two first circuit pattern groups;
(D) The first circuit pattern in the first image is compared by comparing the first image with the second image, and further comparing the first image with the third image. Determining the presence or absence of defects in the group, and calculating the defect density from the area of the first circuit pattern group displayed by the first image;
(E) a step of performing the steps (b) to (d) for all of the plurality of first circuit pattern groups;
(F) analyzing the cause of the defect from the distribution of the defect density on the surface of the wafer;
Including
The first image, the second image, and the third image are acquired as electronic data including a plurality of first points, a plurality of second points, and a plurality of third points, respectively.
The step (d)
(D1) The first point when two or more of the first point, the second point, and the third point at the corresponding positions are equal to or lower than a predetermined first luminance. Integrating the area corresponding to one of the above and proceeding to step (d2),
(D2) a first difference image between the first point and the second point at the corresponding position, and a second difference between the first point and the third point at the corresponding position. A step of accumulating the number of the defects when both of the images are equal to or higher than a second brightness which is a preset threshold value;
(D3) A step of performing the step (d1) at all of the plurality of first points, the plurality of second points, and the plurality of third points;
(D4) a step of calculating the defect density from the integrated value of the area obtained in the step (d1) and the integrated number of defects obtained in the step (d2) after the step (d3);
Is included.
(2)本発明によるウエハ検査装置は、
表面に複数の第1の回路パターン群が形成された検査対象のウエハを載置するステージと、
前記ウエハの表面に第1の波長の照射光を照射する光源と、
前記照射光の前記ウエハの前記表面への照射により散乱する散乱光を集光する集光手段と、
前記集光手段が集光した前記散乱光から前記複数の第1の回路パターン群のうちの1つを対象とした第1の画像と、前記集光手段が集光した前記散乱光から前記複数の第1の回路パターン群のうちの他の2つそれぞれを対象とした第2の画像および第3の画像とを形成する画像形成手段と、
前記第1の画像と前記第2の画像とを比較し、さらに前記第1の画像と前記第3の画像とを比較して、前記第1の画像中の前記第1の回路パターン群における欠陥の有無を判別し、前記第1の画像が表示する前記第1の回路パターン群の面積から欠陥密度を算出する演算手段と、を有し、
前記第1の画像、前記第2の画像および前記第3の画像は、それぞれ複数の第1のポイント、複数の第2のポイントおよび複数の第3のポイントかならなる電子データとして取得し、
前記演算手段は、
(a)それぞれ対応する位置の前記第1のポイント、前記第2のポイントおよび前記第3のポイントのうちの2つ以上において、所定の第1の輝度以下である場合に、前記第1のポイントの1つ分に相当する面積を積算し、(b)工程へ進む工程、
(b)前記対応する位置の前記第1のポイントと前記第2のポイントとの第1の差画像と、前記対応する位置の前記第1のポイントと前記第3のポイントとの第2の差画像の両方が、予め設定したしきい値である第2の輝度以上である場合に、前記欠陥の数を積算する工程、
(c)前記(a)工程を前記複数の第1のポイント、前記複数の第2のポイントおよび前記複数の第3のポイントのすべてにおいて実施する工程、
(d)前記(c)工程後、前記(a)で求めた前記面積の積算値と、前記(b)工程で求めた前記欠陥の積算数とから、前記欠陥密度を算出する工程、
を含む工程から前記欠陥密度を算出し、
前記第1の画像中の前記第1の回路パターン群における前記欠陥の有無を判別し、前記第1の画像が表示する前記第1の回路パターン群の面積から前記欠陥密度を算出する処理は、前記複数の第1の回路パターン群の全てに対して実施し、
前記ウエハの前記表面における前記欠陥密度の分布から、前記欠陥を発生させた原因を解析するものである。
(2) A wafer inspection apparatus according to the present invention comprises:
A stage on which a wafer to be inspected having a plurality of first circuit pattern groups formed thereon is mounted;
A light source that irradiates the surface of the wafer with irradiation light of a first wavelength;
Condensing means for collecting scattered light scattered by irradiation of the surface of the wafer with the irradiation light;
From the scattered light collected by the light collecting means, a first image targeting one of the plurality of first circuit pattern groups, and the plurality of light from the scattered light collected by the light collecting means. Image forming means for forming a second image and a third image for each of the other two of the first circuit pattern group;
A defect in the first circuit pattern group in the first image by comparing the first image with the second image, and further comparing the first image with the third image. And calculating means for calculating a defect density from an area of the first circuit pattern group displayed by the first image,
The first image, the second image, and the third image are acquired as electronic data including a plurality of first points, a plurality of second points, and a plurality of third points, respectively.
The computing means is
(A) The first point when two or more of the first point, the second point, and the third point at corresponding positions are equal to or lower than a predetermined first luminance. (B) a process of proceeding to the process,
(B) a first difference image between the first point and the second point at the corresponding position, and a second difference between the first point and the third point at the corresponding position. A step of accumulating the number of the defects when both of the images are equal to or higher than a second brightness which is a preset threshold value;
(C) performing the step (a) at all of the plurality of first points, the plurality of second points, and the plurality of third points;
(D) After the step (c), calculating the defect density from the integrated value of the area determined in the step (a) and the integrated number of defects determined in the step (b).
The defect density is calculated from a process including:
The process of determining the presence or absence of the defect in the first circuit pattern group in the first image, and calculating the defect density from the area of the first circuit pattern group displayed by the first image, Implementing for all of the plurality of first circuit pattern groups,
The cause of the generation of the defect is analyzed from the distribution of the defect density on the surface of the wafer.
(3)本発明による半導体集積回路装置の製造方法は、
(a)表面に複数の第1の回路パターン群が形成された検査対象のウエハを用意する工程、
(b)前記ウエハの表面に第1の波長の照射光を照射することで散乱する散乱光を集光し、前記複数の第1の回路パターン群のうちの1つを対象として撮像した第1の画像を取得する工程、
(c)前記ウエハの表面に前記第1の波長の前記照射光を照射することで散乱する前記散乱光を集光し、前記(b)工程で対象とした前記第1の回路パターン群以外の2つの前記第1の回路パターン群のそれぞれを対象として撮像した第2の画像および第3の画像を取得する工程、
(d)前記第1の画像と前記第2の画像とを比較し、さらに前記第1の画像と前記第3の画像とを比較して、前記第1の画像中の前記第1の回路パターン群における欠陥の有無を判別し、前記第1の画像が表示する前記第1の回路パターン群の面積から欠陥密度を算出する工程、
(e)前記(b)工程〜前記(d)工程を前記複数の第1の回路パターン群の全てに対して実施する工程、
(f)前記ウエハの前記表面における前記欠陥密度の分布から、前記欠陥を発生させた原因を解析する工程、
を含み、
前記第1の画像、前記第2の画像および前記第3の画像は、それぞれ複数の第1のポイント、複数の第2のポイントおよび複数の第3のポイントかならなる電子データとして取得し、
前記(d)工程は、
(d1)それぞれ対応する位置の前記第1のポイント、前記第2のポイントおよび前記第3のポイントのうちの2つ以上において、所定の第1の輝度以下である場合に、前記第1のポイントの1つ分に相当する面積を積算し、(d2)工程へ進む工程、
(d2)前記対応する位置の前記第1のポイントと前記第2のポイントとの第1の差画像と、前記対応する位置の前記第1のポイントと前記第3のポイントとの第2の差画像の両方が、予め設定したしきい値である第2の輝度以上である場合に、前記欠陥の数を積算する工程、
(d3)前記(d1)工程を前記複数の第1のポイント、前記複数の第2のポイントおよび前記複数の第3のポイントのすべてにおいて実施する工程、
(d4)前記(d3)工程後、前記(d1)で求めた前記面積の積算値と、前記(d2)工程で求めた前記欠陥の積算数とから、前記欠陥密度を算出する工程、
を含むものである。
(3) A method of manufacturing a semiconductor integrated circuit device according to the present invention includes:
(A) preparing a wafer to be inspected having a plurality of first circuit pattern groups formed on the surface;
(B) First, the scattered light scattered by irradiating the surface of the wafer with the irradiation light of the first wavelength is collected, and one of the plurality of first circuit pattern groups is imaged. The process of acquiring images of
(C) Condensing the scattered light scattered by irradiating the surface of the wafer with the irradiation light of the first wavelength, and other than the first circuit pattern group targeted in the step (b) Obtaining a second image and a third image captured for each of the two first circuit pattern groups;
(D) The first circuit pattern in the first image is compared by comparing the first image with the second image, and further comparing the first image with the third image. Determining the presence or absence of defects in the group, and calculating the defect density from the area of the first circuit pattern group displayed by the first image;
(E) a step of performing the steps (b) to (d) for all of the plurality of first circuit pattern groups;
(F) analyzing the cause of the defect from the distribution of the defect density on the surface of the wafer;
Including
The first image, the second image, and the third image are acquired as electronic data including a plurality of first points, a plurality of second points, and a plurality of third points, respectively.
The step (d)
(D1) The first point when two or more of the first point, the second point, and the third point at the corresponding positions are equal to or lower than a predetermined first luminance. Integrating the area corresponding to one of the above and proceeding to step (d2),
(D2) a first difference image between the first point and the second point at the corresponding position, and a second difference between the first point and the third point at the corresponding position. A step of accumulating the number of the defects when both of the images are equal to or higher than a second brightness which is a preset threshold value;
(D3) A step of performing the step (d1) at all of the plurality of first points, the plurality of second points, and the plurality of third points;
(D4) a step of calculating the defect density from the integrated value of the area obtained in the step (d1) and the integrated number of defects obtained in the step (d2) after the step (d3);
Is included.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
パターン付きウエハ検査装置を用い、簡便に半導体製造装置の発塵モニタリングをすることができる。 Using a patterned wafer inspection apparatus, it is possible to easily monitor dust generation of a semiconductor manufacturing apparatus.
パターン付きウエハ検査装置を用い、信頼性の高いウエハの欠陥密度情報を得ることができる。 Using the patterned wafer inspection apparatus, highly reliable defect density information of the wafer can be obtained.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Aからなる」、「Aよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. In addition, when referring to the constituent elements in the embodiments, etc., “consisting of A” and “consisting of A” do not exclude other elements unless specifically stated that only the elements are included. Needless to say.
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする2元、3元等の合金(たとえばSiGe)等を含むものとする。 In addition, when referring to materials, etc., unless specified otherwise, or in principle or not in principle, the specified material is the main material, and includes secondary elements, additives It does not exclude additional elements. For example, unless otherwise specified, the silicon member includes not only pure silicon but also an additive impurity, a binary or ternary alloy (for example, SiGe) having silicon as a main element.
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。 In addition, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。 In the drawings used in the present embodiment, even a plan view may be partially hatched to make the drawings easy to see.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
本実施の形態のウエハ検査装置は、半導体集積回路等のパターンが形成されたウエハの外観検査を行うものである。このような本実施の形態のウエハ検査装置、および本実施のウエハ検査装置を用いたウエハの外観検査方法について、以下に説明する。 The wafer inspection apparatus of the present embodiment performs an appearance inspection of a wafer on which a pattern such as a semiconductor integrated circuit is formed. The wafer inspection apparatus according to the present embodiment and a wafer appearance inspection method using the wafer inspection apparatus according to the present embodiment will be described below.
図1は、本実施の形態のパターン付きウエハ検査装置の構成を説明する説明図である。この図1に示すように、本実施の形態のパターン付きウエハ検査装置は、ステージ1、光源2、反射鏡3、集光レンズ4、光電変換器5、A/D変換部6、判定部(画像形成手段)7、ステージコントローラ8および全体制御部(演算手段)9等から形成されている。また、光源2および反射鏡3から照明光学系10が形成され、集光レンズ4および光電変換器5から検出光学系(集光手段)11が形成されている。図1において、符号を付記していない実線もしくは実線矢印で示してあるものはケーブル等による機器間の接続状況を示し、破線矢印で示したものは機器間の信号伝達状況を示したものである。
FIG. 1 is an explanatory diagram for explaining the configuration of a patterned wafer inspection apparatus according to the present embodiment. As shown in FIG. 1, the patterned wafer inspection apparatus according to the present embodiment includes a
ステージ1上には被検査物であるウエハ12が載せられ、水平方向(XY方向)で走行制御されている。また、水平方向と垂直になる垂直方向(Z方向)では、検出光学系11によるウエハ12の画像取得の際の焦点合わせのための微調整が行われ、さらにステージ1のウエハ載置面の傾き(θ方向)でも、検出光学系11によるウエハ12の画像取得の際の焦点合わせのための微調整が行われる。このようなステージ1の走行(走査)を含む動作の制御は、ステージコントローラ8によって行われる。検出光学系11がウエハ12の表面の選択された所定領域の画像を取得できるように、ステージ1から検出光学系11へは、XY方向およびZ方向でステージ1と検出光学系11とが同期できるよう信号が送られている。
A
光源2は、たとえば波長488nmのArレーザーからなる照射光13を照射し、反射鏡3は、照射光13を所定の角度で反射して反射光14としてウエハ12へ照射する。反射光14は、ウエハ12へ所定の角度で入射し、ウエハ12の表面で反射して散乱光15となる。照射光13としては、その波長(第1の波長)がウエハ12の表面に形成されたパターンの加工寸法より大きくなるものを選択する。
The light source 2 irradiates irradiation light 13 made of, for example, an Ar laser having a wavelength of 488 nm, and the reflecting mirror 3 reflects the irradiation light 13 at a predetermined angle and irradiates the
反射光14がウエハ12の表面で反射して生じる散乱光15は、集光レンズ4によって集光され、光電変換器5へ入射する。この時、集光レンズ4が集光するのは、前述のウエハ12の表面の選択された所定領域からの散乱光15である。光電変換器5は、光電子増倍管(PMT;photomultiplier)、CCD(Charge Coupled Device)カメラ、CCDセンサもしくはTDI(Time Delayed Integration)センサ等から形成されており、入射した散乱光15の輝度に対応するアナログ輝度信号をA/D変換部6へ出力する。A/D変換部6は、入力されたアナログ輝度信号をデジタル値(デジタル画像データ)へ変換して判定部7へ出力する。判定部7は、A/D変換部6より送信されたデジタル値を基に、前述のウエハ12の表面の選択された所定領域における欠陥の有無を判定し、全体制御部9へ結果を送信する。この時、判定部7へは、ステージ1からステージ1のXY座標信号、すなわち前述のウエハ12の表面の選択された所定領域のXY座標が送信されるので(実際には全体制御部9を経由して送信される)、ステージ1の走行に同期してその所定領域のXY座標に対応した欠陥の有無の判定結果が得られることになる。XY座標と対応する判定結果とは、判定部7から全体制御部9へ出力され、たとえばウエハマップといった形式で記録される。
Scattered light 15 generated by reflecting the reflected light 14 on the surface of the
判定部7は、たとえばステージ1の走行に同期してスキャンする光電変換器5のスキャンクロックに同期したパイプライン処理を行える専用のデジタル信号回路およびメモリなどを含んでいる。判定部7として、上記のように同期処理を行わないものを用いてもよい。たとえば、一旦A/D変換部6の出力をメモリに記録し、非同期で処理するものである。
The determination unit 7 includes, for example, a dedicated digital signal circuit and a memory that can perform pipeline processing in synchronization with the scan clock of the photoelectric converter 5 that scans in synchronization with the travel of the
本実施の形態のパターン付きウエハ検査装置は、半導体集積回路等のパターンが形成されたウエハ12の表面において検査感度が一定している領域、たとえば同じ回路パターンが連続するメモリセル部(第1の回路パターン群)をデータ入力し、その部分で検出された欠陥数とデータ入力されたメモリセル部の面積とから欠陥密度を求めるものである。ここで、図2は、複数のチップ16が区画されたウエハ12の平面図であり、図3は、1つのチップ16構造を示す平面図である。チップ16は、1つのチップにメモリ回路(メモリセル部20)およびロジック回路等の複数の回路機能が搭載された、いわゆるSoC(System on Chip)である。このようなチップ16において、検査対象の領域となるのはメモリセルが形成されたパターン部17である。
In the wafer inspection apparatus with a pattern according to the present embodiment, a region where inspection sensitivity is constant on the surface of the
次に、判定部7によりウエハ12の表面における検査感度が一定している領域を算出する工程について説明する。
Next, a process of calculating a region where the inspection sensitivity on the surface of the
本実施の形態では、判定部7による欠陥の判定方法として、表面にパターンが形成されたウエハ12において、1つのダイ(チップ16)を両隣のダイと比較することによって、欠陥を判定するダイ比較方式を例示する。このダイ比較方式の例を図4に示す。
In the present embodiment, as a method for determining a defect by the determination unit 7, die comparison is performed by comparing one die (chip 16) with both adjacent dies in the
判定部7は、A/D変換部6からの出力をメモリに二次元の画像データとして記憶し、その二次元の画像データ中にて、たとえば検査対象のチップ16A、左隣のチップ16B、右隣のチップ16Cのように、各ダイから同じ場所の画像データ(検査対象のチップ16Aからの第1の画像、左隣のチップ16Bからの第2の画像、および右隣のチップ16Cからの第3の画像)を取り出す。
The determination unit 7 stores the output from the A /
本実施の形態では、図1に示したように、ウエハ12の表面に対して斜方から反射光14が入射するように、照明光学系10を形成する光源2および反射鏡3を配置して照射光13を照射する。このような状況下においては、検出光学系11がステージ1上に載置されたウエハ12の上方に設置されると、判定部7が得る二次元の画像データは暗視野画像となる。本実施の形態において、暗視野とは、入射光に対して散乱光の生じる反射を言う。一方、明視野とは、入射光に対して散乱光の生じない反射を言うものである。このような状況下における前記二次元の画像データは、反射光14の波長より大きいパターン部17、および欠陥部18A、18Bが明るく表示され、それ以外のパターン無し部(第1の回路パターン群)19および照明光学系10から照射されてウエハ12の表面に入射する光(反射光14)の波長よりもパターンが微細であるメモリセル部(第1の回路パターン群)20が暗く表示される。たとえば、半導体集積回路の製造工程におけるメモリセル部20のパターンピッチが約180nm以下となっているとする。すると、前述のように、光源2からは波長488nmのArレーザーが照射されていることから、パターンピッチが約180nm以下となっているメモリセル部20は、反射光14の波長よりパターンが小さくなることから、暗く表示されるのである。また、図4において、パターン部17とは、メモリセル部20以外のパターンがある部分を指し、このパターン部17には、たとえばメモリのビットを選択するI/O回路などが含まれる。パターン部24は照射される光の波長よりも大きなサイズのパターンであり、検出光学系5で明るく検出されるのである。
In the present embodiment, as shown in FIG. 1, the light source 2 and the reflecting mirror 3 that form the illumination
上記のダイ比較方式では、検査対象のチップ16Aと比較するチップとして、左隣のチップ16Bおよび右隣のチップ16Cを例示したが、検査対象のチップ16Aと隣接せず離間した場所にあるチップを比較対象としてもよい。
In the die comparison method described above, the left
上記のダイ比較方式においては、検査対象のチップ16Aと左隣のチップ16Bとの差画像21Aと、検査対象のチップ16Aと右隣のチップ16Cとの差画像21Bとを算出する。差画像21Aおよび差画像21Bの両方に、事前に決定したしきい値以上の明るさのピクセル(ポイント)があれば、検査対象のチップ16Aのその部分に欠陥があると判定する。
In the die comparison method, the
ここで、差画像21Aおよび差画像21Bにおいて、背景の暗いパターン無し部19に存在する欠陥部18Aから得られる差部分22A、22Cの明るさは大きいが、背景の明るいパターン部17にある、欠陥部18Bから得られる差部分22B、22Dの明るさは小さい場合について説明する。この場合、同じ欠陥でも設定したしきい値によっては、欠陥部18Aは検出できるが、欠陥部18Bは検出できないということが起こり得る。
Here, in the
そこで、本実施の形態では、以下の方法により感度が一定の領域である背景部の暗い部分(パターン無し部19およびメモリセル部20)の面積を算出し、その部分での欠陥検出数をカウントし、欠陥密度を算出する。
Therefore, in the present embodiment, the area of the dark part (the
すなわち、図4における検査対象のチップ16A、左隣のチップ16B、および右隣のチップ16Cのうち、2つ以上のチップで、そのエリアが本実施の形態のウエハ検査装置の出荷時に設定された所定の明るさ(輝度)よりも暗ければ、そのエリアは感度が一定の領域である背景部の暗い部分であると判定する。ここで、ウエハ検査装置の出荷時に設定された所定の明るさとは、光電変換器(輝度測定手段)5が出力するアナログ輝度信号にノイズが出現し始める直前の低いレベルの明るさである。この所定の明るさは、ウエハ検査装置の出荷前に何回かサンプリングを行うことによってノイズか否かを判断することによって設定される。このように、たまたまあるチップ16の感度が一定の領域に欠陥があったとしても、それが1チップだけであれば、「感度が一定の領域ではない」と誤判定されてしまうことを防ぐことができる。それにより、検査の感度が一定の領域の面積を算出することが可能となる。この感度が一定の領域の面積をAとし、この感度が一定の領域で検出された欠陥数をBとすれば、この感度が一定の領域における欠陥密度は、B÷Aとして算出することができる。すなわち、検査の感度が一定の領域における欠陥密度を自動的に算出することが可能となる。
That is, two or more of the
また、前述のように、検査の感度が一定の領域は、メモリセル部20のみでなく、パターン無し部19も含まれる。それにより、検査エリアをメモリセル部20のみとした従来の技術より検査エリアを大きくすることができる。その結果、統計的に信頼性の高い欠陥密度情報を得ることが可能となる。
Further, as described above, the region where the sensitivity of the inspection is constant includes not only the
以下、本実施の形態のウエハ検査装置によるウエハ12の外観検査工程を図5に示すフローチャートを用いて説明する。また、図6は、図5に示す工程P1〜P6のうち、工程P4、P5(詳細は後述)に相当し、判定部7(図1参照)が行う、ダイ比較方式による検査の感度が一定の領域における欠陥密度を自動算出するまでの検査工程の詳細を説明するフローチャートである。また、図7は、本実施の形態のウエハ検査装置の操作画面を示す説明図である。なお、繰り返すが、上記ダイ比較方式において左隣のチップ16Bおよび右隣のチップ16Cは、検査対象のチップ16Aに隣接するチップではなくて、たとえば数チップ分離間しているチップであってもよい。また、本実施の形態では、照明光学系10からの照明方向がウエハ12の表面に対して斜方となり、検出光学系11がウエハ12の表面に対して上方に配置された構成であるが、これらの方向は、照明光学系10からの照明方向と検出光学系11の受光方向とが正反射の関係でなければ(検出光学系11が散乱光を受光する方向となれば)、任意の方向でもよい。
Hereinafter, the appearance inspection process of the
まず、検査設定画面23(図7参照)において、製造装置名24および検査面積出力モード25を入力し、設定する(工程S1)。図7に示す例では、製造装置名24として「A」、検査面積出力モード25として「安定領域モード」を選択している。製造装置名24を入力することにより、半導体集積回路装置の製造工程(ウエハプロセス)におけるどの工程の完了後かが判別できるようになり、さらに入力した製造装置によるウエハ処理が行われた日時が判別できるようになる。すなわち、本実施の形態のウエハ12の検査は、半導体集積回路装置の製造工程(ウエハプロセス)におけるどの工程後に行ってもよいものである。また、検査面積出力モード25として「安定領域モード」を設定するということは、これにより検査の感度が一定の領域における欠陥密度を自動的に算出するモードで検査を行うということを意味する。このような設定作業の完了後、検査スタートボタン26を押し(工程S2)、ウエハ12の表面の検査スキャンを開始する(工程S3)。
First, on the inspection setting screen 23 (see FIG. 7), the manufacturing apparatus name 24 and the inspection
ウエハ12の表面の検査スキャンが開始されると、図4を用いて前述した判定部7(図1参照)による、ダイ比較方式による検査の感度が一定の領域における欠陥密度の自動算出が行われる(工程S4)。この工程S4を図6を用いてさらに詳しく説明する。
When the inspection scan of the surface of the
上記工程S4では、まず、ウエハ12において、検査対象となるチップ16Aを決定し、検査対象となるチップ16A、左隣のチップ16Bおよび右隣のチップ16Cのそれぞれの二次元の画像データを取得する(工程S41)。これら二次元の画像データは、電子データであることから複数のピクセル(第1のポイント、第2のポイント、第3のポイント)から形成されている。
In the step S4, first, a
次いで、取得した検査対象となるチップ16A、左隣のチップ16Bおよび右隣のチップ16Cのそれぞれの二次元の画像データにおいて、同じ位置の1つのピクセル(ポイント)に着目し(工程S42)、その着目したピクセルが、2つ以上の二次元の画像データ(2つ以上のチップ)で暗く表示されているか否か(所定の輝度(第1の輝度)以下であるか否か)を判定する。暗く表示されている場合には、検査の感度が一定の領域の面積の積算値Sにピクセル1つ当たりが対応するチップ表面の面積SPを加える(工程S43)。この工程S43の演算処理は、たとえば全体制御部9によって行われる。なお、検査の感度が一定の領域の面積の積算値Sの初期値は0であり、ピクセル1つ当たりが対応するチップ表面の面積SPは、予め取得されているものとする。また、着目したピクセルが、2つ以上の二次元の画像データ(2つ以上のチップ)で暗く表示されていない場合には、他のピクセルに着目して再び工程S42を行う。
Next, attention is paid to one pixel (point) at the same position in the two-dimensional image data of the acquired
次いで、上記着目したピクセルが、2つ以上の二次元の画像データ(2つ以上のチップ)で暗く表示されている場合には、前述の検査対象のチップ16Aと左隣のチップ16Bとの差画像21Aと、検査対象のチップ16と右隣のチップ16Cとの差画像21Bとを比較する。すなわち、差画像21A、21Bの両方において、上記着目したピクセルが事前に決定したしきい値(第2の輝度)以上の明るさとなっている場合には、欠陥部と判定してウエハ12面内もしくは検査対象のチップ16A内におけるその着目したピクセルの座標を記録し、欠陥数積算値Nに1を加える(工程S44)。この工程S44の記録処理および演算処理は、たとえば全体制御部9によって行われる。なお、欠陥数積算値Nの初期値は0である。また、差画像21A、21Bの両方において、上記着目したピクセルが事前に決定したしきい値以上の明るさとなっていない場合には、他のピクセルに着目して再び工程S42からの処理を行う。
Next, when the pixel of interest is darkly displayed with two or more two-dimensional image data (two or more chips), the difference between the above-described
工程S44に次いで、検査対象のチップ16Aの二次元の画像データにおいて、全てのピクセルで上記工程S42〜S44が実施されたか否かを判定する。全てのピクセルで上記工程S42〜S44が実施されていない場合には、他のピクセルに着目して再び工程S42からの処理を行う。一方、全てのピクセルで上記工程S42〜S44が実施されている場合には、ウエハ12内の全てのチップ16について上記工程S42〜S44が実施されたか否かを判定する。ウエハ12内の全てのチップ16について上記工程S42〜S44が実施されていない場合には、他のチップ16に着目して再び工程S41からの処理を行う。ウエハ12内の全てのチップ16について上記工程S42〜S44が完了している場合には、欠陥数積算値Nを検査の感度が一定の領域の面積の積算値Sで除し、ウエハ12における欠陥密度を算出し(工程S45)、ウエハ12の検査は完了する(工程S5)。この工程S45の演算処理は、たとえば全体制御部9によって行われる。
Following step S44, it is determined whether or not the above steps S42 to S44 have been performed on all pixels in the two-dimensional image data of the
上記工程S4で検出された欠陥については、ウエハマップとしてまとめてもよい。すなわち、欠陥部と判定されたピクセルの座標を基に、欠陥部と判定されたピクセルを記録してウエハマップを作成するものである。また、チップ16毎に上記欠陥密度を算出し、チップ16毎の欠陥密度が記録されたウエハマップとして作成してもよい。
The defects detected in step S4 may be collected as a wafer map. That is, the wafer map is created by recording the pixels determined to be defective based on the coordinates of the pixels determined to be defective. Alternatively, the defect density may be calculated for each
ウエハ12の検査スキャン終了後には、ウエハ検査装置の操作画面に検査結果画面27が表示される。この検査結果画面27では、各製造装置での欠陥密度トレンド28が確認でき、問題(たとえば、発塵の大量発生、回路パターン形状の異常、およびウエハの割れや欠け等)の発生した製造装置(ウエハ処理装置)が確認でき、また問題の発生した日時が確認できる。この検査結果画面27の表示内容を基に、問題の発生した製造装置を特定し、問題を発生させた原因を特定することができるようになるので、その問題の発生した製造装置の調整(メンテナンス)を容易にすることが可能となる。
After the inspection scan of the
また、検査結果画面27における欠陥密度トレンド28の任意の点を選択することにより、対応するウエハマップを表示するようにしてもよい。それにより、問題の発生した製造装置においては、問題が発生している部位を特定できるようになるので、さらに調整(メンテナンス)を容易にすることが可能となる。
Further, by selecting an arbitrary point of the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
たとえば、前記実施の形態においては、ウエハに照射する照射光として、波長がウエハの表面に形成されたパターンの加工寸法より大きくなるArレーザーを用いる場合について説明したが、波長がウエハの表面に形成されたパターンの加工寸法より大きくなる照射光であればArレーザー以外の照射光を用いてもよい。 For example, in the above-described embodiment, the case where an Ar laser whose wavelength is larger than the processing dimension of the pattern formed on the wafer surface is used as the irradiation light to be irradiated on the wafer. However, the wavelength is formed on the wafer surface. Irradiation light other than the Ar laser may be used as long as the irradiation light is larger than the processed size of the pattern formed.
また、前記実施の形態においては、欠陥の判定方法として、1つのダイ(チップ)を両隣のダイと比較することによって欠陥を判定するダイ比較方式について説明したが、同品種のウエハを3枚用い、それぞれのウエハにおける同位置のダイを比較することによって欠陥を判定する方式としてもよい。 In the above embodiment, the die comparison method for determining defects by comparing one die (chip) with both adjacent dies has been described as a defect determination method. However, three wafers of the same type are used. The defect may be determined by comparing dies at the same position on each wafer.
また、1枚のウエハには異なる品種のチップが混在していてもよい。その場合、検査対象のダイ(チップ)と比較するのは、検査対象のダイと同品種の2つのダイとする。 Further, different types of chips may be mixed in one wafer. In this case, two dies of the same type as the inspection target die are compared with the inspection target die (chip).
本発明のウエハの検査方法、ウエハ検査装置および半導体集積回路装置の製造方法は、パターン付きウエハ検査装置を用いたウエハ検査に広く適用することができる。 The wafer inspection method, wafer inspection apparatus, and semiconductor integrated circuit device manufacturing method of the present invention can be widely applied to wafer inspection using a patterned wafer inspection apparatus.
1 ステージ
2 光源
3 反射鏡
4 集光レンズ
5 光電変換器(輝度測定手段)
6 A/D変換部
7 判定部(画像形成手段)
8 ステージコントローラ
9 全体制御部(演算手段)
10 照明光学系
11 検出光学系(集光手段)
12 ウエハ
13 照射光
14 反射光
15 散乱光
16、16A、16B、16C チップ
17 パターン部
18A、18B 欠陥部
19 パターン無し部(第1の回路パターン群)
20 メモリセル部(第1の回路パターン群)
21A、21B 差画像
22A、22B、22C、22D 差部分
23 検査設定画面
24 製造装置名
25 検査面積出力モード
26 検査スタートボタン
27 検査結果画面
28 欠陥密度トレンド
S1〜S6、S41〜S45 工程
DESCRIPTION OF
6 A / D converter 7 Determination unit (image forming means)
8
10 Illumination
12 Wafer 13 Irradiation light 14 Reflected
20 memory cell section (first circuit pattern group)
21A,
Claims (28)
(b)前記ウエハの表面に第1の波長の照射光を照射することで散乱する散乱光を集光し、前記複数の第1の回路パターン群のうちの1つを対象として撮像した第1の画像を取得する工程、
(c)前記ウエハの表面に前記第1の波長の前記照射光を照射することで散乱する前記散乱光を集光し、前記(b)工程で対象とした前記第1の回路パターン群以外の2つの前記第1の回路パターン群のそれぞれを対象として撮像した第2の画像および第3の画像を取得する工程、
(d)前記第1の画像と前記第2の画像とを比較し、さらに前記第1の画像と前記第3の画像とを比較して、前記第1の画像中の前記第1の回路パターン群における欠陥の有無を判別し、前記第1の画像が表示する前記第1の回路パターン群の面積から欠陥密度を算出する工程、
(e)前記(b)工程〜前記(d)工程を前記複数の第1の回路パターン群の全てに対して実施する工程、
(f)前記ウエハの前記表面における前記欠陥密度の分布から、前記欠陥を発生させた原因を解析する工程、
を含み、
前記第1の画像、前記第2の画像および前記第3の画像は、それぞれ複数の第1のポイント、複数の第2のポイントおよび複数の第3のポイントかならなる電子データとして取得し、
前記(d)工程は、
(d1)それぞれ対応する位置の前記第1のポイント、前記第2のポイントおよび前記第3のポイントのうちの2つ以上において、所定の第1の輝度以下である場合に、前記第1のポイントの1つ分に相当する面積を積算し、(d2)工程へ進む工程、
(d2)前記対応する位置の前記第1のポイントと前記第2のポイントとの第1の差画像と、前記対応する位置の前記第1のポイントと前記第3のポイントとの第2の差画像の両方が、予め設定したしきい値である第2の輝度以上である場合に、前記欠陥の数を積算する工程、
(d3)前記(d1)工程を前記複数の第1のポイント、前記複数の第2のポイントおよび前記複数の第3のポイントのすべてにおいて実施する工程、
(d4)前記(d3)工程後、前記(d1)で求めた前記面積の積算値と、前記(d2)工程で求めた前記欠陥の積算数とから、前記欠陥密度を算出する工程、
を含むことを特徴とするウエハの検査方法。 (A) preparing a wafer to be inspected having a plurality of first circuit pattern groups formed on the surface;
(B) First, the scattered light scattered by irradiating the surface of the wafer with the irradiation light of the first wavelength is collected, and one of the plurality of first circuit pattern groups is imaged. The process of acquiring images of
(C) Condensing the scattered light scattered by irradiating the surface of the wafer with the irradiation light of the first wavelength, and other than the first circuit pattern group targeted in the step (b) Obtaining a second image and a third image captured for each of the two first circuit pattern groups;
(D) The first circuit pattern in the first image is compared by comparing the first image with the second image, and further comparing the first image with the third image. Determining the presence or absence of defects in the group, and calculating the defect density from the area of the first circuit pattern group displayed by the first image;
(E) a step of performing the steps (b) to (d) for all of the plurality of first circuit pattern groups;
(F) analyzing the cause of the defect from the distribution of the defect density on the surface of the wafer;
Including
The first image, the second image, and the third image are acquired as electronic data including a plurality of first points, a plurality of second points, and a plurality of third points, respectively.
The step (d)
(D1) The first point when two or more of the first point, the second point, and the third point at the corresponding positions are equal to or lower than a predetermined first luminance. Integrating the area corresponding to one of the above and proceeding to step (d2),
(D2) a first difference image between the first point and the second point at the corresponding position, and a second difference between the first point and the third point at the corresponding position. A step of accumulating the number of the defects when both of the images are equal to or higher than a second brightness which is a preset threshold value;
(D3) A step of performing the step (d1) at all of the plurality of first points, the plurality of second points, and the plurality of third points;
(D4) a step of calculating the defect density from the integrated value of the area obtained in the step (d1) and the integrated number of defects obtained in the step (d2) after the step (d3);
A method for inspecting a wafer, comprising:
前記ウエハの表面には複数のチップ領域が区画され、
前記(b)工程および前記(c)工程で撮像の対象とする3つの前記第1の回路パターン群は、それぞれ異なる前記チップ領域に形成されていることを特徴とするウエハの検査方法。 The wafer inspection method according to claim 1,
A plurality of chip areas are defined on the surface of the wafer,
3. The wafer inspection method, wherein the three first circuit pattern groups to be imaged in the steps (b) and (c) are formed in different chip regions.
前記ウエハの表面における前記欠陥が検出された前記チップ領域の位置を記録し、ウエハマップを作成することを特徴とするウエハの検査方法。 The wafer inspection method according to claim 2,
A wafer inspection method comprising: recording a position of the chip area where the defect is detected on the surface of the wafer, and creating a wafer map.
前記ウエハの表面に区画された複数のチップ領域には、異なる品種が混在し、
前記(b)〜(f)工程は、同種の前記チップ領域別に行うことを特徴とするウエハの検査方法。 The wafer inspection method according to claim 2,
Different varieties are mixed in the plurality of chip areas partitioned on the surface of the wafer,
The method of inspecting a wafer, wherein the steps (b) to (f) are performed for the same kind of chip regions.
前記(a)工程では、前記検査対象の前記ウエハを複数枚用意し、
前記(b)工程および前記(c)工程で撮像の対象とする3つの前記第1の回路パターン群は、それぞれ異なる前記ウエハにおける同じ位置の前記チップ領域に形成されていることを特徴とするウエハの検査方法。 The wafer inspection method according to claim 2,
In the step (a), a plurality of the wafers to be inspected are prepared,
The three first circuit pattern groups to be imaged in the step (b) and the step (c) are formed in the chip region at the same position in the different wafers, respectively. Inspection method.
前記第1の回路パターン群は、同一の回路パターンが連続して配置されることで形成されていることを特徴とするウエハの検査方法。 The wafer inspection method according to claim 1,
The method of inspecting a wafer, wherein the first circuit pattern group is formed by continuously arranging the same circuit pattern.
前記照射光の前記第1の波長は、前記回路パターンの加工寸法より大きいことを特徴とするウエハの検査方法。 The wafer inspection method according to claim 6.
The wafer inspection method, wherein the first wavelength of the irradiation light is larger than a processing dimension of the circuit pattern.
前記欠陥は、前記ウエハの前記表面への異物の付着、または前記第1の回路パターン群を形成する回路パターンの形状の異常であることを特徴とするウエハの検査方法。 The wafer inspection method according to claim 1,
2. The wafer inspection method according to claim 1, wherein the defect is an adhesion of a foreign substance to the surface of the wafer or an abnormality in a shape of a circuit pattern forming the first circuit pattern group.
前記第1の輝度は、前記第1のポイント、前記第2のポイントおよび前記第3のポイントのそれぞれの輝度を測定する輝度測定手段による測定結果にノイズが発生し始める低さの値であり、
前記輝度測定手段においては、予め前記第1の回路パターン群の同位置における前記輝度を所定回測定することで前記ノイズが発生しているか否かを判定して、前記第1の輝度が決定されていることを特徴とするウエハの検査方法。 The wafer inspection method according to claim 1,
The first luminance is a low value at which noise starts to occur in a measurement result by a luminance measuring unit that measures the luminance of each of the first point, the second point, and the third point;
In the luminance measuring means, the first luminance is determined by measuring whether the noise is generated by measuring the luminance at the same position of the first circuit pattern group a predetermined number of times in advance. A method for inspecting a wafer.
前記欠陥を発生させた前記原因の解析結果を基に、前記欠陥を発生させた前記原因となるウエハ処理装置を特定し、前記ウエハ処理装置の調整を行うことを特徴とするウエハの検査方法。 The wafer inspection method according to claim 1,
A wafer inspection method comprising: identifying a wafer processing apparatus that causes the defect and adjusting the wafer processing apparatus based on an analysis result of the cause that causes the defect.
前記ウエハの表面に第1の波長の照射光を照射する光源と、
前記照射光の前記ウエハの前記表面への照射により散乱する散乱光を集光する集光手段と、
前記集光手段が集光した前記散乱光から前記複数の第1の回路パターン群のうちの1つを対象とした第1の画像と、前記集光手段が集光した前記散乱光から前記複数の第1の回路パターン群のうちの他の2つそれぞれを対象とした第2の画像および第3の画像とを形成する画像形成手段と、
前記第1の画像と前記第2の画像とを比較し、さらに前記第1の画像と前記第3の画像とを比較して、前記第1の画像中の前記第1の回路パターン群における欠陥の有無を判別し、前記第1の画像が表示する前記第1の回路パターン群の面積から欠陥密度を算出する演算手段と、を有し、
前記第1の画像、前記第2の画像および前記第3の画像は、それぞれ複数の第1のポイント、複数の第2のポイントおよび複数の第3のポイントかならなる電子データとして取得し、
前記演算手段は、
(a)それぞれ対応する位置の前記第1のポイント、前記第2のポイントおよび前記第3のポイントのうちの2つ以上において、所定の第1の輝度以下である場合に、前記第1のポイントの1つ分に相当する面積を積算し、(b)工程へ進む工程、
(b)前記対応する位置の前記第1のポイントと前記第2のポイントとの第1の差画像と、前記対応する位置の前記第1のポイントと前記第3のポイントとの第2の差画像の両方が、予め設定したしきい値である第2の輝度以上である場合に、前記欠陥の数を積算する工程、
(c)前記(a)工程を前記複数の第1のポイント、前記複数の第2のポイントおよび前記複数の第3のポイントのすべてにおいて実施する工程、
(d)前記(c)工程後、前記(a)で求めた前記面積の積算値と、前記(b)工程で求めた前記欠陥の積算数とから、前記欠陥密度を算出する工程、
を含む工程から前記欠陥密度を算出し、
前記第1の画像中の前記第1の回路パターン群における前記欠陥の有無を判別し、前記第1の画像が表示する前記第1の回路パターン群の面積から前記欠陥密度を算出する処理は、前記複数の第1の回路パターン群の全てに対して実施し、
前記ウエハの前記表面における前記欠陥密度の分布から、前記欠陥を発生させた原因を解析することを特徴とするウエハ検査装置。 A stage on which a wafer to be inspected having a plurality of first circuit pattern groups formed thereon is mounted;
A light source that irradiates the surface of the wafer with irradiation light of a first wavelength;
Condensing means for collecting scattered light scattered by irradiation of the surface of the wafer with the irradiation light;
From the scattered light collected by the light collecting means, a first image targeting one of the plurality of first circuit pattern groups, and the plurality of light from the scattered light collected by the light collecting means. Image forming means for forming a second image and a third image for each of the other two of the first circuit pattern group;
A defect in the first circuit pattern group in the first image by comparing the first image with the second image, and further comparing the first image with the third image. And calculating means for calculating a defect density from an area of the first circuit pattern group displayed by the first image,
The first image, the second image, and the third image are acquired as electronic data including a plurality of first points, a plurality of second points, and a plurality of third points, respectively.
The computing means is
(A) The first point when two or more of the first point, the second point, and the third point at corresponding positions are equal to or lower than a predetermined first luminance. (B) a process of proceeding to the process,
(B) a first difference image between the first point and the second point at the corresponding position, and a second difference between the first point and the third point at the corresponding position. A step of accumulating the number of the defects when both of the images are equal to or higher than a second brightness which is a preset threshold value;
(C) performing the step (a) at all of the plurality of first points, the plurality of second points, and the plurality of third points;
(D) After the step (c), calculating the defect density from the integrated value of the area determined in the step (a) and the integrated number of defects determined in the step (b).
The defect density is calculated from a process including:
The process of determining the presence or absence of the defect in the first circuit pattern group in the first image, and calculating the defect density from the area of the first circuit pattern group displayed by the first image, Implementing for all of the plurality of first circuit pattern groups,
A wafer inspection apparatus that analyzes the cause of occurrence of the defect from the distribution of the defect density on the surface of the wafer.
前記ウエハの表面には複数のチップ領域が区画され、
前記第1の画像、前記第2の画像および前記第3の画像のそれぞれが対象とする前記第1の回路パターン群は、それぞれ異なる前記チップ領域に形成されていることを特徴とするウエハ検査装置。 The wafer inspection apparatus according to claim 11,
A plurality of chip areas are defined on the surface of the wafer,
The wafer inspection apparatus, wherein the first circuit pattern groups targeted by the first image, the second image, and the third image are formed in different chip regions, respectively. .
前記ウエハの表面における前記欠陥が検出された前記チップ領域の位置を記録し、ウエハマップを作成することを特徴とするウエハ検査装置。 The wafer inspection apparatus according to claim 12,
A wafer inspection apparatus for recording a position of the chip area where the defect is detected on the surface of the wafer and creating a wafer map.
前記ウエハの表面に区画された複数のチップ領域には、異なる品種が混在し、
前記欠陥密度の算出および前記欠陥を発生させた原因の解析は、同種の前記チップ領域別に行うことを特徴とするウエハ検査装置。 The wafer inspection apparatus according to claim 12,
Different varieties are mixed in the plurality of chip areas partitioned on the surface of the wafer,
The wafer inspection apparatus characterized in that the calculation of the defect density and the analysis of the cause of occurrence of the defect are performed for each of the same type of chip regions.
前記第1の画像、前記第2の画像および前記第3の画像のそれぞれが対象とする前記第1の回路パターン群は、それぞれ異なる前記ウエハにおける同じ位置の前記チップ領域に形成されていることを特徴とするウエハ検査装置。 The wafer inspection apparatus according to claim 12,
The first circuit pattern group targeted by each of the first image, the second image, and the third image is formed in the chip region at the same position on different wafers. A wafer inspection apparatus.
前記第1の回路パターン群は、同一の回路パターンが連続して配置されることで形成されていることを特徴とするウエハ検査装置。 The wafer inspection apparatus according to claim 11,
The wafer inspection apparatus, wherein the first circuit pattern group is formed by continuously arranging identical circuit patterns.
前記照射光の前記第1の波長は、前記回路パターンの加工寸法より大きいことを特徴とするウエハ検査装置。 The wafer inspection apparatus according to claim 16, wherein
The wafer inspection apparatus, wherein the first wavelength of the irradiation light is larger than a processing dimension of the circuit pattern.
前記欠陥は、前記ウエハの前記表面への異物の付着、または前記第1の回路パターン群を形成する回路パターンの形状の異常であることを特徴とするウエハ検査装置。 The wafer inspection apparatus according to claim 11,
The wafer inspection apparatus, wherein the defect is an adhesion of a foreign substance to the surface of the wafer or an abnormality in a shape of a circuit pattern forming the first circuit pattern group.
前記画像形成手段は、前記第1のポイント、前記第2のポイントおよび前記第3のポイントのそれぞれの輝度を測定し、
前記第1の輝度は、前記画像形成手段による測定結果にノイズが発生し始める値であり、
前記画像形成手段においては、予め前記第1の回路パターン群の同位置における前記輝度を所定回測定することで前記ノイズが発生しているか否かを判定して、前記第1の輝度が決定されていることを特徴とするウエハ検査装置。 The wafer inspection apparatus according to claim 11,
The image forming unit measures the luminance of each of the first point, the second point, and the third point;
The first luminance is a value at which noise starts to occur in the measurement result by the image forming unit,
In the image forming unit, the first luminance is determined by measuring whether or not the noise is generated by measuring the luminance at the same position of the first circuit pattern group a predetermined number of times in advance. A wafer inspection apparatus.
(b)前記ウエハの表面に第1の波長の照射光を照射することで散乱する散乱光を集光し、前記複数の第1の回路パターン群のうちの1つを対象として撮像した第1の画像を取得する工程、
(c)前記ウエハの表面に前記第1の波長の前記照射光を照射することで散乱する前記散乱光を集光し、前記(b)工程で対象とした前記第1の回路パターン群以外の2つの前記第1の回路パターン群のそれぞれを対象として撮像した第2の画像および第3の画像を取得する工程、
(d)前記第1の画像と前記第2の画像とを比較し、さらに前記第1の画像と前記第3の画像とを比較して、前記第1の画像中の前記第1の回路パターン群における欠陥の有無を判別し、前記第1の画像が表示する前記第1の回路パターン群の面積から欠陥密度を算出する工程、
(e)前記(b)工程〜前記(d)工程を前記複数の第1の回路パターン群の全てに対して実施する工程、
(f)前記ウエハの前記表面における前記欠陥密度の分布から、前記欠陥を発生させた原因を解析する工程、
を含み、
前記第1の画像、前記第2の画像および前記第3の画像は、それぞれ複数の第1のポイント、複数の第2のポイントおよび複数の第3のポイントかならなる電子データとして取得し、
前記(d)工程は、
(d1)それぞれ対応する位置の前記第1のポイント、前記第2のポイントおよび前記第3のポイントのうちの2つ以上において、所定の第1の輝度以下である場合に、前記第1のポイントの1つ分に相当する面積を積算し、(d2)工程へ進む工程、
(d2)前記対応する位置の前記第1のポイントと前記第2のポイントとの第1の差画像と、前記対応する位置の前記第1のポイントと前記第3のポイントとの第2の差画像の両方が、予め設定したしきい値である第2の輝度以上である場合に、前記欠陥の数を積算する工程、
(d3)前記(d1)工程を前記複数の第1のポイント、前記複数の第2のポイントおよび前記複数の第3のポイントのすべてにおいて実施する工程、
(d4)前記(d3)工程後、前記(d1)で求めた前記面積の積算値と、前記(d2)工程で求めた前記欠陥の積算数とから、前記欠陥密度を算出する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 (A) preparing a wafer to be inspected having a plurality of first circuit pattern groups formed on the surface;
(B) First, the scattered light scattered by irradiating the surface of the wafer with the irradiation light of the first wavelength is collected, and one of the plurality of first circuit pattern groups is imaged. The process of acquiring images of
(C) Condensing the scattered light scattered by irradiating the surface of the wafer with the irradiation light of the first wavelength, and other than the first circuit pattern group targeted in the step (b) Obtaining a second image and a third image captured for each of the two first circuit pattern groups;
(D) The first circuit pattern in the first image is compared by comparing the first image with the second image, and further comparing the first image with the third image. Determining the presence or absence of defects in the group, and calculating the defect density from the area of the first circuit pattern group displayed by the first image;
(E) a step of performing the steps (b) to (d) for all of the plurality of first circuit pattern groups;
(F) analyzing the cause of the defect from the distribution of the defect density on the surface of the wafer;
Including
The first image, the second image, and the third image are acquired as electronic data including a plurality of first points, a plurality of second points, and a plurality of third points, respectively.
The step (d)
(D1) The first point when two or more of the first point, the second point, and the third point at the corresponding positions are equal to or lower than a predetermined first luminance. Integrating the area corresponding to one of the above and proceeding to step (d2),
(D2) a first difference image between the first point and the second point at the corresponding position, and a second difference between the first point and the third point at the corresponding position. A step of accumulating the number of the defects when both of the images are equal to or higher than a second brightness which is a preset threshold value;
(D3) A step of performing the step (d1) at all of the plurality of first points, the plurality of second points, and the plurality of third points;
(D4) a step of calculating the defect density from the integrated value of the area obtained in the step (d1) and the integrated number of defects obtained in the step (d2) after the step (d3);
A method for manufacturing a semiconductor integrated circuit device, comprising:
前記ウエハの表面には複数のチップ領域が区画され、
前記(b)工程および前記(c)工程で撮像の対象とする3つの前記第1の回路パターン群は、それぞれ異なる前記チップ領域に形成されていることを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 20,
A plurality of chip areas are defined on the surface of the wafer,
The three first circuit pattern groups to be imaged in the steps (b) and (c) are formed in different chip regions, respectively. .
前記ウエハの表面における前記欠陥が検出された前記チップ領域の位置を記録し、ウエハマップを作成することを特徴とする半導体集積回路装置の製造方法。 In the manufacturing method of the semiconductor integrated circuit device according to claim 21,
A method of manufacturing a semiconductor integrated circuit device, comprising: recording a position of the chip area where the defect is detected on the surface of the wafer to create a wafer map.
前記ウエハの表面に区画された複数のチップ領域には、異なる品種が混在し、
前記(b)〜(f)工程は、同種の前記チップ領域別に行うことを特徴とする半導体集積回路装置の製造方法。 In the manufacturing method of the semiconductor integrated circuit device according to claim 21,
Different varieties are mixed in the plurality of chip areas partitioned on the surface of the wafer,
The method of manufacturing a semiconductor integrated circuit device, wherein the steps (b) to (f) are performed for the same kind of chip regions.
前記(a)工程では、前記検査対象の前記ウエハを複数枚用意し、
前記(b)工程および前記(c)工程で撮像の対象とする3つの前記第1の回路パターン群は、それぞれ異なる前記ウエハにおける同じ位置の前記チップ領域に形成されていることを特徴とする半導体集積回路装置の製造方法。 In the manufacturing method of the semiconductor integrated circuit device according to claim 21,
In the step (a), a plurality of the wafers to be inspected are prepared,
The three first circuit pattern groups to be imaged in the steps (b) and (c) are formed in the chip region at the same position on different wafers. A method for manufacturing an integrated circuit device.
前記第1の回路パターン群は、同一の回路パターンが連続して配置されることで形成されていることを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 20,
The method of manufacturing a semiconductor integrated circuit device, wherein the first circuit pattern group is formed by continuously arranging identical circuit patterns.
前記照射光の前記第1の波長は、前記回路パターンの加工寸法より大きいことを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 25,
The method of manufacturing a semiconductor integrated circuit device, wherein the first wavelength of the irradiation light is larger than a processing dimension of the circuit pattern.
前記欠陥は、前記ウエハの前記表面への異物の付着、または前記第1の回路パターン群を形成する回路パターンの形状の異常であることを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 20,
The method of manufacturing a semiconductor integrated circuit device, wherein the defect is an adhesion of a foreign substance to the surface of the wafer or an abnormality in a shape of a circuit pattern forming the first circuit pattern group.
前記第1の輝度は、前記第1のポイント、前記第2のポイントおよび前記第3のポイントのそれぞれの輝度を測定する輝度測定手段による測定結果にノイズが発生し始める値であり、
前記輝度測定手段においては、予め前記第1の回路パターン群の同位置における前記輝度を所定回測定することで前記ノイズが発生しているか否かを判定して、前記第1の輝度が決定されていることを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 20,
The first luminance is a value at which noise starts to occur in a measurement result by a luminance measuring unit that measures the luminance of each of the first point, the second point, and the third point;
In the luminance measuring means, the first luminance is determined by measuring whether the noise is generated by measuring the luminance at the same position of the first circuit pattern group a predetermined number of times in advance. A method for manufacturing a semiconductor integrated circuit device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009055167A JP5094769B2 (en) | 2009-03-09 | 2009-03-09 | Wafer inspection method, wafer inspection apparatus, and semiconductor integrated circuit device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009055167A JP5094769B2 (en) | 2009-03-09 | 2009-03-09 | Wafer inspection method, wafer inspection apparatus, and semiconductor integrated circuit device manufacturing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010212359A true JP2010212359A (en) | 2010-09-24 |
JP5094769B2 JP5094769B2 (en) | 2012-12-12 |
Family
ID=42972255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009055167A Expired - Fee Related JP5094769B2 (en) | 2009-03-09 | 2009-03-09 | Wafer inspection method, wafer inspection apparatus, and semiconductor integrated circuit device manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5094769B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108447784A (en) * | 2018-03-28 | 2018-08-24 | 日月光封装测试(上海)有限公司 | Grinder wafer puts back alarm system and method |
US10460436B2 (en) * | 2016-10-11 | 2019-10-29 | Samsung Electronics Co., Ltd. | Inspection method, inspection system, and method of fabricating semiconductor package using the same |
CN111426701A (en) * | 2019-06-25 | 2020-07-17 | 合肥晶合集成电路有限公司 | Wafer defect detection method and device |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02170279A (en) * | 1988-12-23 | 1990-07-02 | Hitachi Ltd | Method and device for detecting defect of pattern to be checked |
JP2004063708A (en) * | 2002-07-29 | 2004-02-26 | Hitachi High-Technologies Corp | Method and device for monitoring defect occurrence condition |
JP2004165395A (en) * | 2002-11-13 | 2004-06-10 | Hitachi High-Technologies Corp | Inspection data analysis program and inspecting program |
JP2007019346A (en) * | 2005-07-08 | 2007-01-25 | Fujitsu Ltd | Yield prediction system |
JP2007033073A (en) * | 2005-07-22 | 2007-02-08 | Hitachi High-Technologies Corp | Defect inspection method and appearance inspection device |
JP2007165930A (en) * | 2007-02-19 | 2007-06-28 | Hitachi Ltd | Quality control method of electronic device and quality control system of electronic device |
JP2008066711A (en) * | 2006-08-10 | 2008-03-21 | Hitachi Ltd | Yield predictive system and method for semiconductor device |
-
2009
- 2009-03-09 JP JP2009055167A patent/JP5094769B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02170279A (en) * | 1988-12-23 | 1990-07-02 | Hitachi Ltd | Method and device for detecting defect of pattern to be checked |
JP2004063708A (en) * | 2002-07-29 | 2004-02-26 | Hitachi High-Technologies Corp | Method and device for monitoring defect occurrence condition |
JP2004165395A (en) * | 2002-11-13 | 2004-06-10 | Hitachi High-Technologies Corp | Inspection data analysis program and inspecting program |
JP2007019346A (en) * | 2005-07-08 | 2007-01-25 | Fujitsu Ltd | Yield prediction system |
JP2007033073A (en) * | 2005-07-22 | 2007-02-08 | Hitachi High-Technologies Corp | Defect inspection method and appearance inspection device |
JP2008066711A (en) * | 2006-08-10 | 2008-03-21 | Hitachi Ltd | Yield predictive system and method for semiconductor device |
JP2007165930A (en) * | 2007-02-19 | 2007-06-28 | Hitachi Ltd | Quality control method of electronic device and quality control system of electronic device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10460436B2 (en) * | 2016-10-11 | 2019-10-29 | Samsung Electronics Co., Ltd. | Inspection method, inspection system, and method of fabricating semiconductor package using the same |
CN108447784A (en) * | 2018-03-28 | 2018-08-24 | 日月光封装测试(上海)有限公司 | Grinder wafer puts back alarm system and method |
CN108447784B (en) * | 2018-03-28 | 2024-05-31 | 日荣半导体(上海)有限公司 | Wafer placing retortion warning system and method for grinding machine |
CN111426701A (en) * | 2019-06-25 | 2020-07-17 | 合肥晶合集成电路有限公司 | Wafer defect detection method and device |
CN111426701B (en) * | 2019-06-25 | 2024-01-30 | 合肥晶合集成电路股份有限公司 | Wafer defect detection method and device |
Also Published As
Publication number | Publication date |
---|---|
JP5094769B2 (en) | 2012-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7373527B2 (en) | Workpiece defect detection device and method | |
JP3566589B2 (en) | Defect inspection apparatus and method | |
JP4928862B2 (en) | Defect inspection method and apparatus | |
JP4169573B2 (en) | Pattern inspection method and inspection apparatus | |
US8411264B2 (en) | Method and apparatus for inspecting defects | |
US7643140B2 (en) | Method and apparatus for inspecting a semiconductor device | |
JP2007149837A (en) | Device, system, and method for inspecting image defect | |
JP2008203034A (en) | Defect detection device and method | |
US8629979B2 (en) | Inspection system, inspection method, and program | |
WO2010113228A1 (en) | Examining apparatus and examining method | |
JP2006284433A (en) | Device and method for visual examination | |
JP5085953B2 (en) | Surface inspection device | |
JP2005214980A (en) | Macro inspection method for wafer and automatic wafer macro inspection device | |
JP4851960B2 (en) | Foreign matter inspection method and foreign matter inspection device | |
KR101343429B1 (en) | apparatus for inspecting surface of wafer and methode used the same | |
JP5094769B2 (en) | Wafer inspection method, wafer inspection apparatus, and semiconductor integrated circuit device manufacturing method | |
JP2009097928A (en) | Defect inspecting device and defect inspection method | |
TW201339572A (en) | Apparatus and method for detecting defects in device | |
JP2008286646A (en) | Surface flaw inspection device | |
JP2004301847A (en) | Defects inspection apparatus and method | |
JP5010701B2 (en) | Inspection apparatus and inspection method | |
JP2010230611A (en) | Pattern defect inspecting device and method | |
JP5738628B2 (en) | Internal defect inspection apparatus and internal defect inspection method | |
JP2010190740A (en) | Substrate inspection device, method, and program | |
JP2007183283A (en) | Foreign matter inspection method and device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110204 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120605 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120730 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120821 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120918 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150928 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |