JP2010183421A

JP2010183421A - High-speed ip transfer apparatus

Info

Publication number: JP2010183421A
Application number: JP2009026118A
Authority: JP
Inventors: Hideo Natori; 英男名取
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-02-06
Filing date: 2009-02-06
Publication date: 2010-08-19

Abstract

<P>PROBLEM TO BE SOLVED: To prevent deterioration in transfer performance of a high-speed IP transfer apparatus including a CPU for performing transfer processing of layer 3 or higher on a post-stage of a layer-2 switch. <P>SOLUTION: The high-speed IP transfer apparatus includes: the layer-2 switch which makes a search for identifying packet data to be transferred on the basis of header information of layer 2 and layer 3 or higher extracted from received packet data and transfers the packet data to the CPU after imparting specific header information corresponding to a search result to the packet data; and the CPU which detects the specific header information from the packet data received from the layer-2 switch, acquires processing information registered in a memory beforehand in association with the header information on the basis of the detected header information and performs transfer processing of layer 3 or higher on the packet data. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ブロードバンドルータ等のＩＰ転送装置において、特にレイヤ２スイッチの後段にレイヤ３以上の転送処理を行うＣＰＵを備える高速ＩＰ転送装置に関する。 The present invention relates to an IP transfer device such as a broadband router, and more particularly to a high-speed IP transfer device including a CPU that performs a transfer process of layer 3 or higher after a layer 2 switch.

高速ＩＰ転送装置である従来の一般的なブロードバンドルータは、図４に示すように、レイヤ２スイッチ（Ｌ２ＳＷ）４１、ＣＰＵ４２、ＰＨＹ４３、メモリ４４の各チップを含み構成されている。このチップ構成における従来のＩＰ転送処理について、次に説明する。 As shown in FIG. 4, a conventional general broadband router that is a high-speed IP transfer apparatus includes a chip of a layer 2 switch (L2SW) 41, a CPU 42, a PHY 43, and a memory 44. A conventional IP transfer process in this chip configuration will be described next.

このブロードバンドルータで使用されるチップＬ２ＳＷ４１は高速検索機能部４６を実装しており、ＭＡＣヘッダ、ＶＬＡＮタグ等のレイヤ２ヘッダ情報に加え、ＩＰヘッダ等のレイヤ３ヘッダ情報に基づいて転送すべきパケットデータを検索することが可能になっている。 The chip L2SW 41 used in the broadband router has a high-speed search function unit 46, and packets to be transferred based on layer 3 header information such as an IP header in addition to layer 2 header information such as a MAC header and a VLAN tag. Data can be searched.

高速検索機能部４６がアクセスするＬ２ＳＷ内蔵メモリ４８は、前記高速検索機能部４６の検索で抽出されるパケットデータの検索後の処理についての情報（処理情報）を格納し、高速検索機能部４６に対しては、前記処理情報のＬ２ＳＷ内蔵メモリ４８内の格納場所を示すアドレス情報を、前記ヘッダ情報等（レイヤ２又はレイヤ３情報）の転送条件に対応させて登録する。 The L2SW built-in memory 48 accessed by the high-speed search function unit 46 stores information (processing information) about the post-search processing of packet data extracted by the search of the high-speed search function unit 46, and stores the information in the high-speed search function unit 46. On the other hand, address information indicating the storage location of the processing information in the L2SW built-in memory 48 is registered in correspondence with the transfer conditions of the header information or the like (layer 2 or layer 3 information).

Ｌ２ＳＷ４１へ受信パケットデータが入力されると、Ｌ２ＳＷ受信制御部４５は受信パケットデータからヘッダ情報等を抽出して検索キーを生成する。高速検索機能部４６は、生成された検索キーに基づき当該受信パケットデータが転送すべきパケットデータか否かを確認するための検索を行い、検索キーが登録情報に対しヒットした場合に、その検索キーの条件に対応して登録されているアドレス情報を用いてＬ２ＳＷ内蔵メモリ４８から処理情報を読み出す。Ｌ２ＳＷ送信制御部４７は、読み出された処理情報に従って、優先制御、ＶＬＡＮ−ＩＤ付替え等の処理を行う。 When received packet data is input to the L2SW 41, the L2SW reception control unit 45 extracts header information from the received packet data and generates a search key. The high-speed search function unit 46 performs a search for confirming whether the received packet data is packet data to be transferred based on the generated search key. If the search key hits the registration information, the search is performed. The processing information is read from the L2SW built-in memory 48 using the address information registered corresponding to the key condition. The L2SW transmission control unit 47 performs processing such as priority control and VLAN-ID replacement according to the read processing information.

高速検索機能部４６は、前記検索で検索キーが登録情報にヒットしなかった場合（ミスヒット時）は、あらかじめ登録されているミスヒット時の処理情報を格納するＬ２ＳＷ内蔵メモリ４８の特定アドレスを用いて、Ｌ２ＳＷ内蔵メモリ４８から処理情報を読み出す。Ｌ２ＳＷ送信制御部４７は、読み出された処理情報に従って、受信パケットデータの破棄、非優先制御等の処理を行う。 When the search key does not hit the registered information in the search (at the time of a miss hit), the high-speed search function unit 46 sets the specific address of the L2SW built-in memory 48 that stores pre-registered processing information at the time of the miss hit. The processing information is read from the L2SW built-in memory 48. The L2SW transmission control unit 47 performs processing such as discard of received packet data and non-priority control according to the read processing information.

また、チップＣＰＵ４２に含まれるＣＰＵルーティング制御部５０がアクセスするメモリ４４には、前記ＣＰＵルーティング制御部５０の検索で抽出されるパケットデータの検索後の処理についての情報が格納されており、上位のＣＰＵ４２は、その格納場所を示すアドレス情報を、パケットデータのヘッダ情報等の条件に対応させて、ＣＰＵルーティング制御部５０に登録する。 Further, the memory 44 accessed by the CPU routing control unit 50 included in the chip CPU 42 stores information about the processing after the search of the packet data extracted by the search of the CPU routing control unit 50. The CPU 42 registers address information indicating the storage location in the CPU routing control unit 50 in association with conditions such as packet data header information.

ＣＰＵ４２がＬ２ＳＷ４１からパケットデータを受信すると、ＣＰＵ受信制御部４９は受信パケットデータからヘッダ情報等を抽出して検索キーを生成する。ＣＰＵルーティング制御部５０は、生成された検索キーに基づき当該受信パケットデータが転送すべきパケットデータか否かを確認するための検索を行い、検索キーが登録情報に対しヒットした場合に、その検索キーの条件に対応して登録されているアドレス情報を用いてメモリ４４から処理情報を読み出す。ＣＰＵ送信制御部５１は、読み出された処理情報に従って、ＭＡＣヘッダ付替え等の転送処理を実施し、ＰＨＹ３へ送信する。 When the CPU 42 receives packet data from the L2SW 41, the CPU reception control unit 49 extracts header information from the received packet data and generates a search key. The CPU routing control unit 50 performs a search for confirming whether or not the received packet data is packet data to be transferred based on the generated search key. If the search key hits the registration information, the search is performed. The processing information is read from the memory 44 using the address information registered corresponding to the key condition. The CPU transmission control unit 51 performs transfer processing such as MAC header replacement according to the read processing information, and transmits it to the PHY 3.

http://ja.broadcom.com/collateral/pb/53115-PB00-R.pdfhttp://en.broadcom.com/collateral/pb/53115-PB00-R.pdf

上記のように従来のブロードバンドルータでは、Ｌ２ＳＷ４１とＣＰＵ４２の各チップは、それぞれ受信パケットデータのＬ２およびＬ３ヘッダ情報等に基づく検索機能を有しているが、その検索結果は各チップ内での処理のみに閉じて使用されるように構成されている。すなわち、Ｌ２ＳＷ４１ではＬ３ヘッダ情報に基づく検索を行うことができても、Ｌ３ヘッダ情報の書き換え処理等を行うことはできないため、これらの処理はＣＰＵ４２で行う必要がある。 As described above, in the conventional broadband router, each chip of the L2SW 41 and the CPU 42 has a search function based on the L2 and L3 header information of the received packet data, but the search result is processed in each chip. It is configured to be used only closed. That is, even though the L2SW 41 can perform a search based on the L3 header information, the L2 header information cannot be rewritten or the like, and therefore these processes need to be performed by the CPU 42.

ここで、ＣＰＵ４２におけるＣＰＵルーティング制御部５０の検索処理は、ソフトウェアによる処理であるために、転送すべきパケットデータのヘッダ情報等と、これに対応するメモリ４４のアドレス情報の登録が増えるに従い検索処理に要する時間が増加して、転送性能が劣化するという問題があった。特に、検索時に最も長い検索条件を採用するロンゲストマッチ方式を使用している場合は、検索を実施する度に毎回全登録情報を検索する必要があるために、大きく転送性能が劣化するという問題があった。 Here, since the search process of the CPU routing control unit 50 in the CPU 42 is a process by software, the search process is performed as the registration of the header information of packet data to be transferred and the address information of the memory 44 corresponding thereto increases. There is a problem that the time required for the transfer increases and the transfer performance deteriorates. In particular, when using the longest match method that employs the longest search condition at the time of search, it is necessary to search all registered information every time a search is performed, which greatly degrades transfer performance. was there.

この発明は上記の問題を解決することを目的としたものであり、レイヤ２スイッチの後段にレイヤ３以上の転送処理を行うＣＰＵを備える高速ＩＰ転送装置であって、前記レイヤ２スイッチが、受信したパケットデータからレイヤ２およびレイヤ３以上のヘッダ情報を抽出して検索キーを生成するレイヤ２スイッチ受信制御部と、転送すべきパケットデータを識別する条件を登録したテーブルを有し、前記検索キーに基づいて検索する高速検索機能部と、この高速検索機能部での検索結果に対応する特定のヘッダ情報を前記パケットデータへ付与し、当該パケットデータを前記ＣＰＵへ転送するレイヤ２スイッチ送信制御部とを備え、前記ＣＰＵが、前記レイヤ２スイッチより受信したパケットデータから前記特定のヘッダ情報を検出するＣＰＵ受信制御部と、このＣＰＵ受信制御部で検出したヘッダ情報に基づき、前記ヘッダ情報に対応させてあらかじめメモリへ登録した処理情報を取得するＣＰＵルーティング制御部と、この取得した処理情報に基づき、前記パケットデータへレイヤ３以上の転送処理を行うＣＰＵ制御部とを備えるものである。 The present invention is intended to solve the above-described problem, and is a high-speed IP transfer apparatus including a CPU that performs transfer processing of layer 3 or higher after the layer 2 switch. A layer 2 switch reception control unit that extracts layer 2 and layer 3 or higher header information from the generated packet data and generates a search key; and a table in which conditions for identifying packet data to be transferred are registered. And a layer 2 switch transmission control unit for assigning specific header information corresponding to a search result in the high-speed search function unit to the packet data and transferring the packet data to the CPU The CPU detects the specific header information from the packet data received from the layer 2 switch. Based on the U reception control unit, the header information detected by the CPU reception control unit, the CPU routing control unit that acquires the processing information registered in the memory in advance corresponding to the header information, and the acquired processing information, And a CPU control unit that performs transfer processing of layer 3 or higher to the packet data.

この発明は、Ｌ２ＳＷでの検索結果をレイヤ３転送処理を行うＣＰＵへ通知し、この通知された検索結果を用いてＣＰＵでレイヤ３転送処理を行うようにしたので、ＣＰＵでの検索処理を簡略化することができ、転送性能の劣化を削減することができる。 In the present invention, the search result in the L2SW is notified to the CPU that performs the layer 3 transfer process, and the layer 3 transfer process is performed in the CPU using the notified search result, so that the search process in the CPU is simplified. And deterioration of transfer performance can be reduced.

この発明の実施の形態１に係るブロードバンドルーターのチップ構成例を示すブロック図である。It is a block diagram which shows the chip structural example of the broadband router which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係るブロードバンドルーターの機能ブロック図である。It is a functional block diagram of the broadband router which concerns on Embodiment 1 of this invention. この発明の実施の形態２に係るブロードバンドルーターの機能ブロック図である。It is a functional block diagram of the broadband router which concerns on Embodiment 2 of this invention. 従来のブロードバンドルーターの機能ブロック図である。It is a functional block diagram of the conventional broadband router.

実施の形態１．
この発明の実施の形態１について、図１、図２を用いて説明する。図１のとおり、この発明の高速ＩＰ転送装置であるブロードバンドルータは、レイヤ２転送処理を行うレイヤ２スイッチ（Ｌ２ＳＷ）１、レイヤ３転送処理を行うＣＰＵ２、レイヤ１を終端するＰＨＹ３、メモリ４を含む各チップで構成されている。ここで、メモリ４はチップＣＰＵ２の外部メモリとしているが、チップ内部のＬ２キャッシュ等の使用も可能である。 Embodiment 1 FIG.
Embodiment 1 of the present invention will be described with reference to FIGS. As shown in FIG. 1, a broadband router that is a high-speed IP transfer device of the present invention includes a layer 2 switch (L2SW) 1 that performs layer 2 transfer processing, a CPU 2 that performs layer 3 transfer processing, a PHY 3 that terminates layer 1, and a memory 4. It is composed of each chip including. Here, the memory 4 is an external memory of the chip CPU 2, but an L2 cache or the like inside the chip can also be used.

図２において、このブロードバンドルータで使用されるチップＬ２ＳＷ１は、受信したパケットデータからＬ２およびＬ３ヘッダ情報を抽出して検索キーを生成するＬ２ＳＷ受信制御部５と、この検索キーを用いて検索を行う高速検索機能部６、この高速検索機能部６で検索されたパケットデータの処理情報を格納するＬ２ＳＷ内蔵メモリ８、前記処理情報に基づきパケットデータへの処理を行うＬ２ＳＷ送信制御部７を実装している。 In FIG. 2, a chip L2SW1 used in this broadband router performs a search using the L2SW reception control unit 5 that extracts L2 and L3 header information from received packet data and generates a search key, and the search key. A high-speed search function unit 6, an L2SW built-in memory 8 that stores processing information of packet data searched by the high-speed search function unit 6, and an L2SW transmission control unit 7 that performs processing on packet data based on the processing information Yes.

前記高速検索機能部６は、転送すべきパケットデータを識別する条件を登録したテーブルを有し、ＭＡＣヘッダ、ＶＬＡＮタグ等のレイヤ２ヘッダ情報に加え、ＩＰヘッダ等のレイヤ３ヘッダ情報の条件を組み合わせた検索キーに基づいて、転送すべきパケットデータを検索する機能を備える。高速検索機能部６の検索で抽出されるパケットデータの検索後の処理についての情報（処理情報）は、高速検索機能部６のアクセスするＬ２ＳＷ内蔵メモリ８にあらかじめ格納し、その格納アドレスを高速検索機能部６のテーブルへ転送条件に対応させて登録する。前記処理情報は、Ｌ２ＳＷ送信制御部７において、Ｌ３ヘッダ情報に基づく検索結果による処理情報、すなわちメモリ４に格納される処理情報の格納アドレスをＶＬＡＮ−ＩＤとして付与する処理を含む。 The high-speed search function unit 6 has a table in which conditions for identifying packet data to be transferred are registered. In addition to layer 2 header information such as a MAC header and a VLAN tag, a condition for layer 3 header information such as an IP header is set. A function for searching packet data to be transferred is provided based on the combined search key. Information (processing information) about post-search processing of packet data extracted by the search of the high-speed search function unit 6 is stored in advance in the L2SW built-in memory 8 accessed by the high-speed search function unit 6, and the storage address is searched at high speed. Register in the table of the function unit 6 according to the transfer condition. The processing information includes processing in the L2SW transmission control unit 7 to assign processing information based on the search result based on the L3 header information, that is, a storage address of processing information stored in the memory 4 as a VLAN-ID.

ＣＰＵ２は、入力したパケットデータからＶＬＡＮ−ＩＤを検出するＣＰＵ受信制御部９と、検出されたＶＬＡＮ−ＩＤをアドレスとしてメモリ４から処理情報を読み出すＣＰＵルーティング制御部１０、取得した処理情報に従い、パケットデータへ処理を行うＣＰＵ送信制御部１１を実装する。メモリ４には、ＭＡＣヘッダ付替え等の処理に必要な処理情報をあらかじめ設定する。これらレイヤ３の処理はＣＰＵ２においてＳ／Ｗで実施する必要があるものである。 The CPU 2 includes a CPU reception control unit 9 that detects the VLAN-ID from the input packet data, a CPU routing control unit 10 that reads out processing information from the memory 4 using the detected VLAN-ID as an address, and a packet according to the acquired processing information. A CPU transmission control unit 11 that performs processing on data is mounted. Processing information necessary for processing such as MAC header replacement is set in the memory 4 in advance. These layer 3 processes need to be performed by the CPU 2 in S / W.

次に動作を説明する。Ｌ２ＳＷ１へ受信パケットデータが入力されると、Ｌ２ＳＷ受信制御部５は受信パケットデータからＬ２およびＬ３ヘッダ情報を抽出して前記検索キーを生成する。この検索キーは、従来技術においてＣＰＵルーティング制御部１０での検索時に必要な検索キーと同等となるＬ３ヘッダ情報を含む。高速検索機能部６は、生成された検索キーに基づき当該受信パケットデータが転送すべきパケットデータか否かを確認するための検索を行い、検索キーが登録情報に対しヒットした場合に、その検索キーの条件に対応して登録されているアドレス情報を用いてＬ２ＳＷ内蔵メモリ８から処理情報を読み出す。この処理情報には、高速検索機能部６での検索結果のうちＣＰＵ２へ通知すべき情報、すなわちメモリ４に格納される処理情報の格納アドレスであるＶＬＡＮ−ＩＤを付与する処理情報が含まれる。Ｌ２ＳＷ送信制御部７は、読み出された処理情報に従って、ＶＬＡＮ−ＩＤをパケットデータに付与し、上位ＣＰＵ２へ転送する。 Next, the operation will be described. When received packet data is input to L2SW1, the L2SW reception control unit 5 extracts L2 and L3 header information from the received packet data and generates the search key. This search key includes L3 header information that is equivalent to the search key necessary for the search in the CPU routing control unit 10 in the prior art. The high-speed search function unit 6 performs a search for confirming whether the received packet data is packet data to be transferred based on the generated search key. If the search key hits the registration information, the search is performed. The processing information is read from the L2SW built-in memory 8 using the address information registered corresponding to the key condition. This processing information includes information to be notified to the CPU 2 among the search results in the high-speed search function unit 6, that is, processing information that assigns a VLAN-ID that is a storage address of the processing information stored in the memory 4. The L2SW transmission control unit 7 assigns the VLAN-ID to the packet data according to the read processing information and transfers it to the host CPU 2.

高速検索機能部６は、前記検索で検索キーが登録情報にヒットしなかった場合（ミスヒット時）は、あらかじめ登録されているミスヒット時の処理情報を格納するＬ２ＳＷ内蔵メモリ８の特定アドレスを用いて、Ｌ２ＳＷ内蔵メモリ８から処理情報を読み出す。Ｌ２ＳＷ送信制御部７は、読み出された処理情報に従って、ミスヒット時の特定ＶＬＡＮ−ＩＤをパケットデータに付与して、上位ＣＰＵ２へ転送する。 When the search key does not hit the registered information in the search (when a miss hit), the fast search function unit 6 sets the specific address of the L2SW built-in memory 8 that stores pre-registered processing information at the time of the miss. The processing information is read from the L2SW built-in memory 8. The L2SW transmission control unit 7 assigns a specific VLAN-ID at the time of a miss hit to the packet data according to the read processing information, and transfers the packet data to the host CPU 2.

次に、ＣＰＵ２がＬ２ＳＷ１からパケットデータを受信すると、ＣＰＵ受信制御部９は受信パケットデータからＶＬＡＮ−ＩＤを検出する。ＣＰＵルーティング制御部１０は、検出されたＶＬＡＮ−ＩＤをアドレスとしてメモリ４に対しアクセスし、処理情報を取得する。ＣＰＵ送信制御部１１は、取得した処理情報に従って、ＭＡＣヘッダ付替え等の処理を実施し、ＰＨＹ３へ転送する。 Next, when the CPU 2 receives packet data from the L2SW 1, the CPU reception control unit 9 detects the VLAN-ID from the received packet data. The CPU routing control unit 10 accesses the memory 4 using the detected VLAN-ID as an address, and acquires processing information. The CPU transmission control unit 11 performs processing such as MAC header replacement according to the acquired processing information, and transfers it to the PHY 3.

ＣＰＵ２のＣＰＵ受信制御部９は、受信したパケットデータから高速検索機能部６でミスヒットとなった場合に付与される特定ＶＬＡＮ−ＩＤを検出した場合、ＣＰＵ受信制御部９において改めてＬ２およびＬ３ヘッダ情報を検出して検索キーを作成し、ＣＰＵルーティング制御部１０において従来技術と同様の検索をＳ／Ｗで行い、転送すべきパケットデータか否かを判定する。転送すべきと判定した場合は、メモリ４へ上記転送処理情報を登録し、その格納アドレスであるＶＬＡＮ−ＩＤの付与を含む処理情報をＬ２ＳＷ内蔵メモリ８へ格納する。このＬ２ＳＷ内蔵メモリ８の格納アドレスを、前記改めて作成した検索キーの条件と対応させてＬ２ＳＷ１の高速検索機能部６のテーブルへ登録し、以降は高速検索機能部６での検索時にヒットするようにする。 When the CPU reception control unit 9 of the CPU 2 detects a specific VLAN-ID given when the fast search function unit 6 causes a miss-hit from the received packet data, the CPU reception control unit 9 renews the L2 and L3 headers. Information is detected to create a search key, and the CPU routing control unit 10 performs a search similar to that of the prior art using S / W to determine whether the packet data is to be transferred. If it is determined to be transferred, the transfer processing information is registered in the memory 4, and processing information including the VLAN-ID that is the storage address is stored in the L2SW built-in memory 8. The storage address of the L2SW built-in memory 8 is registered in the table of the high-speed search function unit 6 of the L2SW 1 in association with the newly created search key condition, and after that, it is hit when searching by the high-speed search function unit 6 To do.

上記によれば、Ｌ２ＳＷ１においてＬ２およびＬ３ヘッダ情報に基づく検索を行い、メモリ４に格納されるＬ３の処理情報のアドレスをＶＬＡＮ−ＩＤとしてＬ２ＳＷ１内でパケットデータに付与するようにしたので、ＣＰＵ２においてＬ２ＳＷ１での検索結果を用いることができ、重い検索処理を行う必要がないため、ＣＰＵ２での転送性能の劣化を防ぐことが可能となる。 According to the above, the L2SW1 performs a search based on the L2 and L3 header information, and the address of the L3 processing information stored in the memory 4 is assigned to the packet data in the L2SW1 as a VLAN-ID. Since the search result in L2SW1 can be used and there is no need to perform heavy search processing, it is possible to prevent transfer performance deterioration in CPU2.

尚、上記実施の形態１では、メモリ４に格納される処理情報のアドレスをＶＬＡＮ−ＩＤとして付与したが、Ｌ２ＳＷ１で付与可能であり、かつＣＰＵ２で検出可能なヘッダ情報であればこれに限らない。例えば、６４エントリまでの検索であれば、６ｂｉｔ情報であるＤＳＣＰ（Differentiated Services Code Point）を代用することも可能である。 In the first embodiment, the address of the processing information stored in the memory 4 is assigned as VLAN-ID. However, the header information is not limited as long as it can be assigned by the L2SW1 and can be detected by the CPU2. . For example, when searching up to 64 entries, DSCP (Differentiated Services Code Point), which is 6-bit information, can be substituted.

実施の形態２．
上記実施の形態１では、Ｌ２ＳＷにおいて検索したＬ２およびＬ３ヘッダ情報による検索結果をＶＬＡＮ−ＩＤとしてＣＰＵへ転送したが、この実施の形態２では、更にＴＣＰやＵＤＰヘッダ等のレイヤ４（Ｌ４）ヘッダ情報による検索結果までＶＬＡＮ−ＩＤとしてＣＰＵへ転送する。 Embodiment 2. FIG.
In the first embodiment, the search result based on the L2 and L3 header information searched in the L2SW is transferred to the CPU as a VLAN-ID. In the second embodiment, a layer 4 (L4) header such as a TCP or UDP header is further used. Until the search result by information is transferred to the CPU as a VLAN-ID.

図３において、この実施の形態２の高速ＩＰ転送装置であるブロードバンドルータで使用されるチップＬ２ＳＷ２１はレイヤ２転送処理を行う機能を有し、受信したパケットデータからＬ２、Ｌ３およびＬ４ヘッダ情報を抽出して検索キーを生成するＬ２ＳＷ受信制御部２５と、この検索キーを用いて検索を行う高速検索機能部２６、この高速検索機能部２６で検索されたパケットデータの処理情報を格納するＬ２ＳＷ内蔵メモリ２８、前記処理情報に基づきパケットデータへの処理を行うＬ２ＳＷ送信制御部２７を実装している。 In FIG. 3, the chip L2SW 21 used in the broadband router that is the high-speed IP transfer device of the second embodiment has a function of performing layer 2 transfer processing, and extracts L2, L3, and L4 header information from received packet data. L2SW reception control unit 25 that generates a search key, a high-speed search function unit 26 that performs a search using the search key, and an L2SW built-in memory that stores processing information of packet data searched by the high-speed search function unit 26 28. An L2SW transmission control unit 27 that performs processing on packet data based on the processing information is mounted.

前記高速検索機能部２６は、転送すべきパケットデータを識別する条件を登録したテーブルを有し、レイヤ２、レイヤ３およびレイヤ４ヘッダ情報の条件を組み合わせた検索キーに基づいて、転送すべきパケットデータを検索する機能を備える。高速検索機能部２６の検索で抽出されるパケットデータの検索後の処理についての情報（処理情報）は、高速検索機能部２６のアクセスするＬ２ＳＷ内蔵メモリ２８にあらかじめ格納し、その格納アドレスを高速検索機能部２６のテーブルへ転送条件に対応させて登録する。前記処理情報は、Ｌ２ＳＷ送信制御部２７において、Ｌ３およびＬ４ヘッダ情報に基づく検索結果による処理情報、すなわちメモリ２４に格納される処理情報の格納アドレスをＶＬＡＮ−ＩＤとして付与する処理を含む。 The fast search function unit 26 has a table in which conditions for identifying packet data to be transferred are registered, and packets to be transferred based on a search key that combines conditions of layer 2, layer 3 and layer 4 header information. A function to search data is provided. Information (processing information) about post-search processing of packet data extracted by the search of the high-speed search function unit 26 is stored in advance in the L2SW built-in memory 28 accessed by the high-speed search function unit 26, and the storage address is searched at high speed. The data is registered in the table of the function unit 26 according to the transfer condition. The process information includes a process in the L2SW transmission control unit 27 that assigns, as VLAN-ID, the process information based on the search result based on the L3 and L4 header information, that is, the storage address of the process information stored in the memory 24.

ＣＰＵ２２は、レイヤ３転送処理およびレイヤ４転送処理を行う機能を有し、入力したパケットデータからＶＬＡＮ−ＩＤを検出するＣＰＵ受信制御部２９と、検出されたＶＬＡＮ−ＩＤをアドレスとしてメモリ２４から処理情報を読み出すＣＰＵルーティング制御部３０、取得した処理情報に従い、パケットデータへ処理を行うＣＰＵ送信制御部３１を実装する。メモリ２４には、ＭＡＣヘッダ付替え、ＮＡＴ／ＮＡＰＴ、フラグメント、ＳＰＩおよびＦｉｒｅｗａｌｌ機能等の処理に必要な処理情報をあらかじめ設定する。これらのレイヤ３以上の処理はＣＰＵ２２においてＳ／Ｗで実施する必要があるものである。 The CPU 22 has a function of performing a layer 3 transfer process and a layer 4 transfer process. The CPU reception control unit 29 detects a VLAN-ID from input packet data, and processes from the memory 24 using the detected VLAN-ID as an address. A CPU routing control unit 30 that reads information and a CPU transmission control unit 31 that performs processing on packet data according to the acquired processing information are mounted. In the memory 24, processing information necessary for processing such as MAC header replacement, NAT / NAPT, fragment, SPI, and Firewall function is set in advance. These processes of layer 3 and higher need to be performed by the CPU 22 with S / W.

次に動作を説明する。Ｌ２ＳＷ２１へ受信パケットデータが入力されると、Ｌ２ＳＷ受信制御部２５は受信パケットデータからＬ２、Ｌ３およびＬ４ヘッダ情報を抽出して前記検索キーを生成する。高速検索機能部２６は、生成された検索キーに基づき当該受信パケットデータが転送すべきパケットデータか否かを確認するための検索を行い、検索キーが登録情報に対しヒットした場合に、その検索キーの条件に対し登録されているアドレス情報を用いてＬ２ＳＷ内蔵メモリ２８から処理情報を読み出す。この処理情報には、高速検索機能部２６での検索結果のうちＣＰＵ２２へ通知すべき情報、すなわちメモリ２４に格納される処理情報の格納アドレスであるＶＬＡＮ−ＩＤを付与する処理情報が含まれる。Ｌ２ＳＷ送信制御部２７は、読み出された処理情報に従って、ＶＬＡＮ−ＩＤをパケットデータに付与し、上位ＣＰＵ２２へ転送する。 Next, the operation will be described. When received packet data is input to the L2SW 21, the L2SW reception control unit 25 extracts L2, L3, and L4 header information from the received packet data and generates the search key. The high-speed search function unit 26 performs a search for confirming whether the received packet data is packet data to be transferred based on the generated search key. If the search key hits the registration information, the search is performed. The processing information is read from the L2SW built-in memory 28 using the address information registered for the key condition. This processing information includes information to be notified to the CPU 22 among the search results in the high-speed search function unit 26, that is, processing information to which a VLAN-ID that is a storage address of processing information stored in the memory 24 is given. The L2SW transmission control unit 27 assigns the VLAN-ID to the packet data according to the read processing information, and transfers the packet data to the host CPU 22.

高速検索機能部２６は、前記検索で検索キーが登録情報にヒットしなかった場合（ミスヒット時）は、あらかじめ登録されているミスヒット時の処理情報を格納するＬ２ＳＷ内蔵メモリ２８の特定アドレスを用いて、Ｌ２ＳＷ内蔵メモリ２８から処理情報を読み出す。Ｌ２ＳＷ送信制御部２７は、読み出された処理情報に従って、ミスヒット時の特定ＶＬＡＮ−ＩＤをパケットデータに付与して、上位ＣＰＵ２２へ転送する。 When the search key does not hit the registration information in the search (at the time of a miss hit), the high-speed search function unit 26 sets the specific address of the L2SW built-in memory 28 that stores pre-registered processing information at the time of the miss hit. The processing information is read out from the L2SW built-in memory 28. The L2SW transmission control unit 27 assigns the specific VLAN-ID at the time of the miss hit to the packet data according to the read processing information, and transfers the packet data to the upper CPU 22.

次に、ＣＰＵ２２がＬ２ＳＷ２１からパケットデータを受信すると、ＣＰＵ受信制御部２９は受信パケットデータからＶＬＡＮ−ＩＤを検出する。ＣＰＵルーティング制御部３０は、検出されたＶＬＡＮ−ＩＤをアドレスとしてメモリ２４に対しアクセスし、処理情報を取得する。ＣＰＵ送信制御部３１は、取得した処理情報に従って、ＭＡＣヘッダ付替え、ＮＡＴ／ＮＡＰＴ、フラグメント、ＳＰＩおよびＦｉｒｅｗａｌｌ機能等の処理を実施し、レイヤ１を終端するＰＨＹ２３へ転送する。 Next, when the CPU 22 receives packet data from the L2SW 21, the CPU reception control unit 29 detects the VLAN-ID from the received packet data. The CPU routing control unit 30 accesses the memory 24 using the detected VLAN-ID as an address, and acquires processing information. The CPU transmission control unit 31 performs processing such as MAC header replacement, NAT / NAPT, fragment, SPI, and Firewall function in accordance with the acquired processing information, and transfers it to the PHY 23 that terminates the layer 1.

ＣＰＵ２２のＣＰＵ受信制御部２９は、受信したパケットデータから高速検索機能部２６でミスヒットとなった場合に付与される特定ＶＬＡＮ−ＩＤを検出した場合、ＣＰＵ受信制御部２９において改めてＬ２、Ｌ３およびＬ４ヘッダ情報を検出して検索キーを作成し、ＣＰＵルーティング制御部３０において従来技術と同様の検索をＳ／Ｗで行い、転送すべきパケットデータか否かを判定する。転送すべきと判定した場合は、メモリ２４へ上記転送処理情報を登録し、その格納アドレスであるＶＬＡＮ−ＩＤの付与を含む処理情報をＬ２ＳＷ内蔵メモリ２８へ格納する。このＬ２ＳＷ内蔵メモリ２８の格納アドレスを、前記改めて作成した検索キーの条件に対応させてＬ２ＳＷ２１の高速検索機能部２６のテーブルへ登録し、以降は高速検索機能部２６での検索時にヒットするようにする。 When the CPU reception control unit 29 of the CPU 22 detects a specific VLAN-ID given when the fast search function unit 26 makes a miss-hit from the received packet data, the CPU reception control unit 29 renews L2, L3, and The L4 header information is detected to create a search key, and the CPU routing control unit 30 performs a search similar to that in the prior art using S / W to determine whether or not the packet data is to be transferred. If it is determined to be transferred, the transfer process information is registered in the memory 24, and the process information including the VLAN-ID that is the storage address is stored in the L2SW built-in memory 28. The storage address of the L2SW built-in memory 28 is registered in the table of the high-speed search function unit 26 of the L2SW 21 in correspondence with the newly created search key condition, and thereafter, it is hit during a search by the high-speed search function unit 26. To do.

上記によれば、Ｌ２ＳＷ２１においてＬ２、Ｌ３およびＬ４ヘッダ情報に基づく検索を行い、メモリ２４に格納されるＬ３以上の処理情報のアドレスをＶＬＡＮ−ＩＤとしてＬ２ＳＷ２１内でパケットデータに付与するようにしたので、ＣＰＵ２２においてＬ２ＳＷ２１での検索結果を用いることができ、重い検索処理を行う必要がないため、ＣＰＵ２２での転送性能の劣化を防ぐことが可能となる。 According to the above, the L2SW 21 performs a search based on the L2, L3, and L4 header information, and the address of the processing information of L3 or higher stored in the memory 24 is assigned to the packet data in the L2SW 21 as a VLAN-ID. Since the search result in the L2SW 21 can be used in the CPU 22 and it is not necessary to perform heavy search processing, it is possible to prevent the transfer performance from being deteriorated in the CPU 22.

１、２１レイヤ２ＳＷ（Ｌ２ＳＷ）
２、２２ＣＰＵ
３、２３ＰＨＹ
４、２４メモリ
５、２５Ｌ２ＳＷ受信制御部
６、２６高速検索機能部
７、２７Ｌ２ＳＷ送信制御部
８、２８Ｌ２ＳＷ内蔵メモリ
９、２９ＣＰＵ受信制御部
１０、３０ＣＰＵルーティング制御部
１１、３１ＣＰＵ送信制御部 1, 21 Layer 2SW (L2SW)
2, 22 CPU
3, 23 PHY
4, 24 Memory 5, 25 L2SW reception control unit 6, 26 High-speed search function unit 7, 27 L2SW transmission control unit 8, 28 L2SW built-in memory 9, 29 CPU reception control unit 10, 30 CPU routing control unit 11, 31 CPU transmission Control unit

Claims

In a high-speed IP transfer apparatus including a CPU that performs a transfer process of layer 3 or higher after the layer 2 switch, the layer 2 switch includes:
A layer 2 switch reception control unit that extracts layer 2 and layer 3 or higher header information from received packet data to generate a search key;
A high-speed search function unit having a table in which conditions for identifying packet data to be transferred are registered, and searching based on the search key;
A layer 2 switch transmission control unit that adds specific header information corresponding to a search result in the high-speed search function unit to the packet data and transfers the packet data to the CPU;
A CPU reception control unit for detecting the specific header information from packet data received from the layer 2 switch;
Based on the header information detected by the CPU reception control unit, a CPU routing control unit that acquires processing information registered in the memory in advance corresponding to the header information,
A high-speed IP transfer apparatus comprising a CPU control unit that performs transfer processing of layer 3 or higher on the packet data based on the acquired processing information.

The high-speed IP transfer apparatus according to claim 1, wherein the specific header information corresponding to the search result of the high-speed search function unit is VLAN-ID or DSCP.

2. The high-speed IP transfer apparatus according to claim 1, wherein the specific header information corresponding to the search result of the high-speed search function unit is an address indicating a storage location of the processing information registered in the memory in advance.

When the search key does not hit the conditions of the table in the search by the fast search function unit, the layer 2 switch transmission control unit adds specific header information corresponding to a miss to the packet data. ,
When the CPU reception control unit detects specific header information corresponding to the miss-hit from the received packet data, the CPU reception control unit extracts layer 2 or layer 3 or higher header information from the received packet data, and selects a search key. Generate
The CPU routing control unit has a table in which conditions for identifying packet data to be transferred are registered, and searches based on the search key. When the search key hits the conditions of the table, The processing information for the packet data is stored in the memory, and the identification condition of the packet data is set to the high-speed search function unit so that the specific header information corresponding to the processing information is given by the layer 2 switch transmission control unit The high-speed IP transfer apparatus according to claim 1, wherein the high-speed IP transfer apparatus is registered in the table.