JP2010166213A - Ofdm radio communication device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an OFDM radio communication device which can secure a security of a radio communication within a radio communication system, since a prior art OFDM radio communication device depends on things such as secret of data by encryption and an authentication of a device/user other than the radio communication system with respect to the security of the radio communication. <P>SOLUTION: The OFDM radio communication device has serial/parallel conversion circuits 6a-6d adopting different data conversion methods respectively and parallel/serial conversion circuits 18a-18d adopting different data conversion methods respectively. An operation circuit 24 generates a selection signal by using a code, GPS time information, key information, and the like. Based on the selection signal, the serial/parallel conversion circuits 6a-6d and the parallel/serial conversion circuits 18a-18d are selected. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、変調方式にＯＦＤＭを用いた無線通信装置に関するものである。   The present invention relates to a radio communication apparatus using OFDM as a modulation method.

近年、ＩＥＥＥ８０２．１１で規定される無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等に代表されるように、周波数利用効率の向上を目指し、変調方式としてＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）を採用する無線通信システムが増加している。また、周波数の干渉を時間的に回避し、通信効率を向上させるため、周波数ホッピング（ＦＨ：Ｆｒｅｑｕｅｎｃｙ Ｈｏｐｐｉｎｇ）を用いた通信方式もある。   In recent years, as represented by wireless LAN (Local Area Network) defined by IEEE 802.11, wireless communication systems that employ OFDM (Orthogonal Frequency Division Multiplexing) as a modulation scheme aiming to improve frequency utilization efficiency are increasing. is doing. In addition, there is a communication method using frequency hopping (FH) in order to avoid frequency interference in time and improve communication efficiency.

これらを組み合わせたシステムにおいて、高速の周波数ホッピングを目的とした方式が提案されている（例えば、特許文献１参照）。また、干渉や雑音を測定することを目的とした方式（例えば、特許文献２参照）や、チャネル推定を行う方式（例えば、特許文献３参照）が提案されている。   In a system in which these are combined, a method aimed at high-speed frequency hopping has been proposed (for example, see Patent Document 1). In addition, a method for measuring interference and noise (for example, see Patent Document 2) and a method for performing channel estimation (for example, see Patent Document 3) have been proposed.

一方、タイミング同期処理を高速かつ高性能に実現することを目的とした方式も提案されている（例えば、特許文献４参照）。   On the other hand, a method for realizing the timing synchronization processing at high speed and high performance has also been proposed (see, for example, Patent Document 4).

特表２００７−５００４８６号公報JP-T-2007-500486 特表２００７−５００４８９号公報JP-T-2007-500489 特表２００７−５２０１７５号公報Special table 2007-520175 特表２００７−１９９８５号公報Special table 2007-19985 gazette

しかしながら、上述の従来装置においては、特許文献１や特許文献４のように、ＦＨ−ＯＦＤＭ無線通信システムの通信部分の高性能化を目的としたり、特許文献２や特許文献３のように実際の通信からの拡張を目的としている。そのため、無線通信の安全性に関しては、暗号化によるデータの秘匿や装置／ユーザの認証のみに依存している。しかし、暗号化や装置／ユーザの認証は、無線通信システムで閉じておらず、無線通信システムの上位装置であるアプリケーションサーバ等で行われることがある。この場合、無線通信の安全性をアプリケーションサーバ等の外部装置に依存して確保せねばならず、無線通信システム内において、更なる無線通信の安全性の確保が望まれている。   However, in the above-described conventional apparatus, as in Patent Document 1 and Patent Document 4, the purpose is to improve the performance of the communication part of the FH-OFDM wireless communication system, or the actual devices as in Patent Document 2 and Patent Document 3 are used. The purpose is to extend from communication. For this reason, the security of wireless communication depends only on data concealment by encryption and device / user authentication. However, encryption and device / user authentication are not closed in the wireless communication system, and may be performed by an application server or the like that is a host device of the wireless communication system. In this case, the safety of wireless communication must be ensured depending on an external device such as an application server, and further safety of wireless communication is desired in the wireless communication system.

本発明は、上記問題点を解決するためになされたもので、ＯＦＤＭ無線通信システムに閉じた範囲内において、無線通信データのランダム性および秘匿性を向上させることができるＯＦＤＭ無線通信装置を提供することを目的とする。   The present invention has been made to solve the above-described problems, and provides an OFDM wireless communication apparatus capable of improving the randomness and confidentiality of wireless communication data within a range closed by the OFDM wireless communication system. For the purpose.

本発明に係るＯＦＤＭ無線通信装置は、シリアルデータからパラレルデータに変換する変換方式を複数有するシリアル／パラレル変換部と、パラレルデータからシリアルデータに変換する変換方式を複数有するパラレル／シリアル変換部と、選択信号を生成する演算回路とを備え、選択信号に応じて、シリアル／パラレル変換部およびパラレル／シリアル変換部の変換方式を変更するものである。   An OFDM wireless communication apparatus according to the present invention includes a serial / parallel converter having a plurality of conversion methods for converting serial data into parallel data, a parallel / serial converter having a plurality of conversion methods for converting parallel data into serial data, An arithmetic circuit that generates a selection signal, and changes the conversion method of the serial / parallel conversion unit and the parallel / serial conversion unit according to the selection signal.

本発明によれば、複数のデータ変換方式を切り替えて使用することにより、データのかき混ぜ方を変更できるため、無線通信データのランダム性を向上できるという効果が得られる。   According to the present invention, by switching and using a plurality of data conversion methods, the data mixing method can be changed, so that the randomness of the wireless communication data can be improved.

本発明の実施の形態１によるＯＦＤＭ無線通信装置１の構成を示すブロック図である。It is a block diagram which shows the structure of the OFDM radio | wireless communication apparatus 1 by Embodiment 1 of this invention. 本発明の実施の形態１によるシリアル／パラレル変換回路６ａおよび対応するパラレル／シリアル変換回路１８ａを示すブロック図である。It is a block diagram which shows the serial / parallel conversion circuit 6a and the corresponding parallel / serial conversion circuit 18a by Embodiment 1 of this invention. 本発明の実施の形態１によるシリアル／パラレル変換回路６ｂおよび対応するパラレル／シリアル変換回路１８ｂを示すブロック図である。It is a block diagram which shows the serial / parallel conversion circuit 6b and the corresponding parallel / serial conversion circuit 18b by Embodiment 1 of this invention. 図３に示すシリアル／パラレル変換回路６ｂおよびパラレル／シリアル変換回路１８ｂでのデータ変換方式を説明する図である。It is a figure explaining the data conversion system in the serial / parallel conversion circuit 6b and the parallel / serial conversion circuit 18b shown in FIG. 本発明の実施の形態１による符号、ＧＰＳ時刻情報および鍵情報の一例を示す図である。It is a figure which shows an example of the code | symbol by Embodiment 1 of this invention, GPS time information, and key information. 本発明の実施の形態１による演算回路２４での選択信号の生成手法を示す図である。It is a figure which shows the production | generation method of the selection signal in the arithmetic circuit 24 by Embodiment 1 of this invention. 図５に示す各信号を用いた場合の選択信号の生成手法を説明する図である。It is a figure explaining the production | generation method of the selection signal at the time of using each signal shown in FIG. 本発明の実施の形態２によるＯＦＤＭ無線通信装置１００の構成を示すブロック図である。It is a block diagram which shows the structure of the OFDM radio | wireless communication apparatus 100 by Embodiment 2 of this invention. 本発明の実施の形態２による演算回路１２４での選択信号の生成手法を示す図である。It is a figure which shows the production | generation method of the selection signal in the arithmetic circuit 124 by Embodiment 2 of this invention. 本発明の実施の形態２による演算回路１２４での選択信号の生成手法を示す図である。It is a figure which shows the production | generation method of the selection signal in the arithmetic circuit 124 by Embodiment 2 of this invention. 本発明の実施の形態３によるＯＦＤＭ無線通信装置１１０の構成を示すブロック図である。It is a block diagram which shows the structure of the OFDM radio | wireless communication apparatus 110 by Embodiment 3 of this invention. 本発明の実施の形態４によるＯＦＤＭ無線通信装置１２０、１３０の構成を示すブロック図である。It is a block diagram which shows the structure of OFDM radio | wireless communication apparatuses 120 and 130 by Embodiment 4 of this invention.

本発明に係るＯＦＤＭ無線通信装置の実施の形態について、図面を参照して説明する。以下の各図において、同一符号は、同一または相当の構成を示す。   Embodiments of an OFDM wireless communication apparatus according to the present invention will be described with reference to the drawings. In the following drawings, the same reference numerals indicate the same or corresponding configurations.

実施の形態１．
図１は、本発明の実施の形態１によるＯＦＤＭ無線通信装置１の構成を示すブロック図である。ＯＦＤＭ無線通信装置１は以下の回路等を有している。まず、送信側について説明する。ＯＦＤＭ無線通信装置１に送信データが入力されると、鍵生成部２２から入力される鍵情報を用いて、暗号化回路３において送信データが暗号化される。暗号化された送信データは、さらに、誤り訂正符号化回路４において誤り訂正符号化される。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of OFDM radio communication apparatus 1 according to Embodiment 1 of the present invention. The OFDM wireless communication apparatus 1 has the following circuits and the like. First, the transmission side will be described. When transmission data is input to the OFDM wireless communication device 1, the transmission data is encrypted in the encryption circuit 3 using the key information input from the key generation unit 22. The encrypted transmission data is further subjected to error correction coding in the error correction coding circuit 4.

シリアル／パラレル変換部６は、複数のシリアル／パラレル変換回路６ａ、６ｂ、６ｃ、６ｄを有している。シリアル／パラレル変換回路６ａ、６ｂ、６ｃ、６ｄは、それぞれ異なるシリアル／パラレルデータ変換方式を採用している。選択回路５ａは、演算回路２４から入力される選択信号に応じて、複数のシリアル／パラレル変換回路６ａ、６ｂ、６ｃ、６ｄの中から特定のシリアル／パラレル変換回路（即ち、特定のシリアル／パラレルデータ変換方式）を選択し、送信データ（シリアルデータ）を入力する。   The serial / parallel conversion unit 6 includes a plurality of serial / parallel conversion circuits 6a, 6b, 6c, and 6d. The serial / parallel conversion circuits 6a, 6b, 6c, and 6d employ different serial / parallel data conversion methods. The selection circuit 5a is configured to select a specific serial / parallel conversion circuit (that is, a specific serial / parallel conversion circuit) from among the plurality of serial / parallel conversion circuits 6a, 6b, 6c, and 6d in accordance with a selection signal input from the arithmetic circuit 24. Select the data conversion method and enter the transmission data (serial data).

選択回路５ａにより選択されたシリアル／パラレル変換回路は、入力されたシリアルデータをパラレルデータに変換して出力する。選択回路５ｂでは、選択回路５ａと同様に、演算回路２４からの選択信号に応じて、複数のシリアル／パラレル変換回路６ａ、６ｂ、６ｃ、６ｄの中から特定のシリアル／パラレル変換回路を選択し、当該変換回路が出力するパラレルデータをＩＦＦＴ回路７に出力する。   The serial / parallel conversion circuit selected by the selection circuit 5a converts the input serial data into parallel data and outputs the parallel data. Similar to the selection circuit 5a, the selection circuit 5b selects a specific serial / parallel conversion circuit from the plurality of serial / parallel conversion circuits 6a, 6b, 6c, and 6d in accordance with the selection signal from the arithmetic circuit 24. The parallel data output from the conversion circuit is output to the IFFT circuit 7.

ＩＦＦＴ回路７は、パラレルデータを逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）することにより、マルチキャリア化して変調を行う。ＧＩ付加回路８は、ＩＦＦＴ回路７から出力された送信データに、干渉を軽減するためのガードインタバルを挿入する。波形成形回路９において波形成形された送信データは、ＩチャネルおよびＱチャネルのデータとして直交変調回路１０に入力される。   The IFFT circuit 7 converts the parallel data into multi-carriers by performing inverse fast Fourier transform (IFFT: Inverse Fast Fourier Transform). The GI addition circuit 8 inserts a guard interval for reducing interference into the transmission data output from the IFFT circuit 7. The transmission data subjected to waveform shaping in the waveform shaping circuit 9 is input to the quadrature modulation circuit 10 as I channel and Q channel data.

直交変調回路１０では、ＩチャネルとＱチャネルのデータに対して、コサイン波と位相が９０°ずれたサイン波とで直交変調を行う。直交変調回路１０は、発振器２９から入力される中間周波数（ＩＦ：Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）のローカル信号で直交変調を行う。ミキサ１１は、シンセサイザ２６からのローカル信号をもとに中間周波数から搬送波周波数へ周波数変換を行う。無線送信レベルに増幅された送信波は、ＴＲスイッチ１２を介してアンテナ３０から送信される。なお、シンセサイザ２６は、符号発生器２５で生成される符号に基づいて、出力するローカル信号の周波数を制御する。符号発生器２５は、例えば、ＰＮ符号などを生成する。このＰＮ符号により、シンセサイザ２６が出力するローカル信号の周波数を制御し、周波数ホッピングを実現している。   The quadrature modulation circuit 10 performs quadrature modulation on the I channel and Q channel data using a cosine wave and a sine wave whose phase is shifted by 90 °. The quadrature modulation circuit 10 performs quadrature modulation with a local signal having an intermediate frequency (IF) input from the oscillator 29. The mixer 11 performs frequency conversion from the intermediate frequency to the carrier frequency based on the local signal from the synthesizer 26. The transmission wave amplified to the wireless transmission level is transmitted from the antenna 30 via the TR switch 12. The synthesizer 26 controls the frequency of the local signal to be output based on the code generated by the code generator 25. The code generator 25 generates, for example, a PN code. This PN code controls the frequency of the local signal output from the synthesizer 26 to realize frequency hopping.

次に、受信側について説明する。アンテナ３０から受信した信号は、ＴＲスイッチ１２が切替わることにより、受信側に出力される。シンセサイザ２６からのローカル信号と受信信号とがミキサ１３に入力され、ミキサ１３において、受信信号は搬送波周波数から中間周波数へ周波数変換される。周波数変換された受信信号を、ＡＧＣアンプ１４においてゲイン調整した後、直交検波回路１５において直交検波する。   Next, the receiving side will be described. The signal received from the antenna 30 is output to the receiving side when the TR switch 12 is switched. A local signal and a received signal from the synthesizer 26 are input to the mixer 13, and the received signal is frequency-converted from a carrier frequency to an intermediate frequency in the mixer 13. The frequency-converted received signal is subjected to gain adjustment by the AGC amplifier 14 and then subjected to quadrature detection by the quadrature detection circuit 15.

ＡＦＣ（Ａｕｔｏ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ）回路２７は、直交検波回路１５が検波した信号の主としてプリアンブル部を用いて、受信した信号の周波数を自動で復元し、発振器２８に対してフィードバックをかけて、直交検波回路１５へ入力するローカル信号（ＩＦ）の周波数調整を行う。   The AFC (Auto Frequency Control) circuit 27 automatically restores the frequency of the received signal using mainly the preamble part of the signal detected by the quadrature detection circuit 15, feeds back to the oscillator 28, and supplies the quadrature detection circuit. The frequency of the local signal (IF) input to 15 is adjusted.

ＧＩ除去回路１６において、受信信号からガードインタバルを除去した後、ＦＦＴ回路１７において、受信信号を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）することにより、サブキャリア毎に復調を行う。なお、パイロット信号を用いて、サブキャリアを補正する過程は、従来技術と同様である。   After the GI removal circuit 16 removes the guard interval from the received signal, the FFT circuit 17 performs demodulation for each subcarrier by performing fast Fourier transform (FFT) on the received signal. Note that the process of correcting the subcarriers using the pilot signal is the same as in the prior art.

パラレル／シリアル変換部１８は、複数のパラレル／シリアル変換回路１８ａ、１８ｂ、１８ｃ、１８ｄを有している。パラレル／シリアル変換回路１８ａ、１８ｂ、１８ｃ、１８ｄは、それぞれ異なるパラレル／シリアルデータ変換方式を採用している。選択回路５ｃは、演算回路２４から入力される選択信号に応じて、複数のパラレル／シリアル変換回路１８ａ、１８ｂ、１８ｃ、１８ｄの中から特定のパラレル／シリアル変換回路（即ち、特定のパラレル／シリアルデータ変換方式）を選択し、受信データ（パラレルデータ）を入力する。選択されたパラレル／シリアル変換回路により変換されたシリアルデータについて、誤り訂正復号化回路１９で誤り訂正復号化を行い、鍵生成部２２で生成された鍵情報を用いて、暗号復号化回路２０で暗号の復号化を行う。   The parallel / serial conversion unit 18 includes a plurality of parallel / serial conversion circuits 18a, 18b, 18c, and 18d. The parallel / serial conversion circuits 18a, 18b, 18c, and 18d employ different parallel / serial data conversion methods. The selection circuit 5c is a specific parallel / serial conversion circuit (that is, a specific parallel / serial conversion circuit) among the plurality of parallel / serial conversion circuits 18a, 18b, 18c, and 18d in accordance with a selection signal input from the arithmetic circuit 24. Data conversion method) is selected, and received data (parallel data) is input. The serial data converted by the selected parallel / serial conversion circuit is subjected to error correction decoding by the error correction decoding circuit 19, and the key information generated by the key generation unit 22 is used by the encryption / decryption circuit 20. Decrypt the cipher.

このとき、シリアル／パラレル変換部６とパラレル／シリアル変換部１８とでは、逆変換可能な変換回路を持つ必要がある。図２は本発明の実施の形態１によるシリアル／パラレル変換回路６ａおよび対応するパラレル／シリアル変換回路１８ａを示すブロック図である。図２（ａ）はシリアル／パラレル変換回路６ａを示すブロック図であり、図２（ｂ）はパラレル／シリアル変換回路１８ａを示すブロック図である。シリアル／パラレル変換回路６ａとパラレル／シリアル変換回路１８ａとは、逆変換が可能な変換回路である。   At this time, the serial / parallel converter 6 and the parallel / serial converter 18 need to have a conversion circuit capable of reverse conversion. FIG. 2 is a block diagram showing the serial / parallel conversion circuit 6a and the corresponding parallel / serial conversion circuit 18a according to the first embodiment of the present invention. FIG. 2A is a block diagram showing the serial / parallel conversion circuit 6a, and FIG. 2B is a block diagram showing the parallel / serial conversion circuit 18a. The serial / parallel conversion circuit 6a and the parallel / serial conversion circuit 18a are conversion circuits capable of reverse conversion.

図中、ａ（ｎ）は、２値データ信号列であるシリアルデータのｎビット目のビットデータを示している。シリアル／パラレル変換回路６ａでは４ビット毎にデータをパラレル化している。ａ（ｎ）をパラレル出力１へ出力し、ａ（ｎ＋１）をパラレル出力２へ出力し、ａ（ｎ＋２）をパラレル出力３へ出力し、ａ（ｎ＋３）をパラレル出力４へ出力している。対応するパラレル／シリアル変換回路１８ａでは４つのパラレルデータをシリアル化している。パラレル入力１をａ（ｎ）に設定し、パラレル入力２をａ（ｎ＋１）に設定し、パラレル入力３をａ（ｎ＋２）に設定し、パラレル入力４をａ（ｎ＋３）に設定して、シフトレジスタによりシリアルデータを出力している。   In the figure, a (n) indicates bit data of the nth bit of serial data which is a binary data signal sequence. The serial / parallel conversion circuit 6a parallelizes the data every 4 bits. a (n) is output to the parallel output 1, a (n + 1) is output to the parallel output 2, a (n + 2) is output to the parallel output 3, and a (n + 3) is output to the parallel output 4. The corresponding parallel / serial conversion circuit 18a serializes four parallel data. Set parallel input 1 to a (n), parallel input 2 to a (n + 1), parallel input 3 to a (n + 2), parallel input 4 to a (n + 3), shift Serial data is output by the register.

図３は本発明の実施の形態１によるシリアル／パラレル変換回路６ｂおよび対応するパラレル／シリアル変換回路１８ｂを示すブロック図である。図３（ａ）はシリアル／パラレル変換回路６ｂを示すブロック図であり、図３（ｂ）はパラレル／シリアル変換回路１８ｂを示すブロック図である。シリアル／パラレル変換回路６ｂとパラレル／シリアル変換回路１８ｂとは、逆変換が可能な変換回路である。   FIG. 3 is a block diagram showing the serial / parallel conversion circuit 6b and the corresponding parallel / serial conversion circuit 18b according to the first embodiment of the present invention. FIG. 3A is a block diagram showing the serial / parallel conversion circuit 6b, and FIG. 3B is a block diagram showing the parallel / serial conversion circuit 18b. The serial / parallel conversion circuit 6b and the parallel / serial conversion circuit 18b are conversion circuits capable of reverse conversion.

シリアル／パラレル変換回路６ｂでは、ａ（ｎ）をパラレル出力２へ出力し、ａ（ｎ＋１）をパラレル出力１へ出力し、ａ（ｎ＋２）をパラレル出力４へ出力し、ａ（ｎ＋３）をパラレル出力３へ出力している。対応するパラレル／シリアル変換回路１８ｂでは４つのパラレルデータをシリアル化している。パラレル入力２をａ（ｎ）に設定し、パラレル入力１をａ（ｎ＋１）に設定し、パラレル入力４をａ（ｎ＋２）に設定し、パラレル入力３をａ（ｎ＋３）に設定して、シフトレジスタによりシリアルデータを出力している。   In the serial / parallel conversion circuit 6b, a (n) is output to the parallel output 2, a (n + 1) is output to the parallel output 1, a (n + 2) is output to the parallel output 4, and a (n + 3) is parallel. Output to output 3. The corresponding parallel / serial conversion circuit 18b serializes four parallel data. Set parallel input 2 to a (n), parallel input 1 to a (n + 1), parallel input 4 to a (n + 2), parallel input 3 to a (n + 3), shift Serial data is output by the register.

図４は図３に示すシリアル／パラレル変換回路６ｂおよびパラレル／シリアル変換回路１８ｂでのデータ変換方式を説明する図である。シリアル／パラレル変換回路６ｂに入力されたシリアルデータ”１１０１１１０１・・・”は、パラレル出力２→パラレル出力１→パラレル出力４→パラレル出力３→パラレル出力２・・・の順にパラレルデータに変換されて出力される。無線通信を介して受信されたパラレルデータは、パラレル／シリアル変換回路１８ｂに入力され、パラレル入力２→パラレル入力１→パラレル入力４→パラレル入力３→パラレル入力２・・・の順にシリアルデータに変換されて出力される。   FIG. 4 is a diagram for explaining a data conversion system in the serial / parallel conversion circuit 6b and the parallel / serial conversion circuit 18b shown in FIG. The serial data “11011101...” Input to the serial / parallel conversion circuit 6 b is converted into parallel data in the order of parallel output 2 → parallel output 1 → parallel output 4 → parallel output 3 → parallel output 2. Is output. Parallel data received via wireless communication is input to the parallel / serial conversion circuit 18b and converted into serial data in the order of parallel input 2 → parallel input 1 → parallel input 4 → parallel input 3 → parallel input 2. Is output.

なお、図２および図３に示したシリアル／パラレル変換回路６ａ、６ｂとパラレル／シリアル変換回路１８ａ、１８ｂとは、あくまでもデータ変換方式の一例であり、これに限られたものでないことは言うまでもない。パラレル出力数およびパラレル入力数は４に限られたものではなく、任意の数に設定可能である。データ変換方式が異なる変換回路を複数用意することで、同じシリアルデータが送信データとして入力されたとしても、パラレルデータとしては異なったものを出力可能となる。   Note that the serial / parallel conversion circuits 6a and 6b and the parallel / serial conversion circuits 18a and 18b shown in FIG. 2 and FIG. 3 are merely examples of a data conversion method, and needless to say are not limited thereto. . The number of parallel outputs and the number of parallel inputs are not limited to four, and can be set to arbitrary numbers. By preparing a plurality of conversion circuits having different data conversion methods, different parallel data can be output even if the same serial data is input as transmission data.

次に、演算回路２４について説明する。演算回路２４には、符号発生器２５で生成した符号と、鍵生成器２２で生成した鍵情報と、ＧＰＳ情報取得部２３で取得したＧＰＳ時刻情報とが入力される。図５は本発明の実施の形態１による符号、ＧＰＳ時刻情報および鍵情報の一例を示す図である。図６は本発明の実施の形態１による演算回路２４での選択信号の生成手法を示す図である。図５（ａ）は符号発生器２５で生成した符号の一例を、図５（ｂ）はＧＰＳ時刻情報の一例を、図５（ｃ）は鍵情報の一例をそれぞれ示している。   Next, the arithmetic circuit 24 will be described. The arithmetic circuit 24 receives the code generated by the code generator 25, the key information generated by the key generator 22, and the GPS time information acquired by the GPS information acquisition unit 23. FIG. 5 is a diagram showing an example of a code, GPS time information, and key information according to Embodiment 1 of the present invention. FIG. 6 is a diagram showing a selection signal generation method in the arithmetic circuit 24 according to the first embodiment of the present invention. 5A shows an example of a code generated by the code generator 25, FIG. 5B shows an example of GPS time information, and FIG. 5C shows an example of key information.

演算回路２４では、図６に示すように、符号とＧＰＳ時刻情報とをビット毎に排他論理和し、その出力信号と鍵情報とをビット毎に排他論理和する。こうして得られた信号の下位２ビットを抽出して選択信号として選択回路５ａ、５ｂ、５ｃ、５ｄへ出力する。選択回路５ａ、５ｂ、５ｃ、５ｄでは、選択信号に応じたシリアル／パラレル変換回路、パラレル／シリアル変換回路を選択する。例えば、選択信号が”００”の場合は、シリアル／パラレル変換回路６ａ、パラレル／シリアル変換回路１８ａが選択され、選択信号が”０１”の場合は、シリアル／パラレル変換回路６ｂ、パラレル／シリアル変換回路１８ｂが選択され、選択信号が”１０”の場合は、シリアル／パラレル変換回路６ｃ、パラレル／シリアル変換回路１８ｃが選択され、選択信号が”１１”の場合は、シリアル／パラレル変換回路６ｄ、パラレル／シリアル変換回路１８ｄが選択される。   In the arithmetic circuit 24, as shown in FIG. 6, the code and GPS time information are exclusive ORed for each bit, and the output signal and key information are exclusive ORed for each bit. The lower 2 bits of the signal thus obtained are extracted and output as selection signals to the selection circuits 5a, 5b, 5c and 5d. The selection circuits 5a, 5b, 5c, and 5d select a serial / parallel conversion circuit and a parallel / serial conversion circuit corresponding to the selection signal. For example, when the selection signal is “00”, the serial / parallel conversion circuit 6a and the parallel / serial conversion circuit 18a are selected. When the selection signal is “01”, the serial / parallel conversion circuit 6b and the parallel / serial conversion are selected. When the circuit 18b is selected and the selection signal is “10”, the serial / parallel conversion circuit 6c and the parallel / serial conversion circuit 18c are selected. When the selection signal is “11”, the serial / parallel conversion circuit 6d, The parallel / serial conversion circuit 18d is selected.

図７は図５に示す各信号を用いた場合の選択信号の生成手法を説明する図である。図５および図７に示すように、符号、ＧＰＳ時刻情報、鍵情報は、その一部を使用することもあり得る。符号発生器２５が生成した、例えば、Ｍ系列の符号”０００１１１１０１０１１００１”とＧＰＳ時刻情報の一部”０００１０００１００１００１１０”とのビット毎の排他論理和は”０００１１１１００１１１１１１１”である。この信号と鍵情報の一部”０００１１０１０１１０１０１０１”との排他論理和は”０００００１００１０１０１０１０”であり、下位２ビットを抽出して”１０”が選択信号となる。   FIG. 7 is a diagram for explaining a method of generating a selection signal when each signal shown in FIG. 5 is used. As shown in FIGS. 5 and 7, a part of the code, GPS time information, and key information may be used. For example, the bitwise exclusive OR of the M-sequence code “0001111101011001” generated by the code generator 25 and a part of the GPS time information “0001000100100110” is “0001111001111111”. The exclusive OR of this signal and a part of the key information “0001101011010101” is “00000101010101010”, and the lower 2 bits are extracted and “10” becomes the selection signal.

符合、ＧＰＳ時刻情報、鍵情報が変化すると選択信号も変化するため、選択回路５ａ、５ｂ、５ｃ、５ｄにより選択されるシリアル／パラレル変換回路６ａ、６ｂ、６ｃ、６ｄ、パラレル／シリアル変換回路１８ａ、１８ｂ、１８ｃ、１８ｄも変化する。即ち、選択信号に応じて、シリアル／パラレル変換（および対応するパラレル／シリアル変換）のデータ変換方式が変化する。   When the code, GPS time information, and key information change, the selection signal also changes. Therefore, the serial / parallel conversion circuits 6a, 6b, 6c, and 6d selected by the selection circuits 5a, 5b, 5c, and 5d, and the parallel / serial conversion circuit 18a. , 18b, 18c, 18d also change. That is, the data conversion method of serial / parallel conversion (and corresponding parallel / serial conversion) changes according to the selection signal.

図６および図７においては、２ビットの選択信号の生成手法について説明したが、選択信号のビット数は２ビットに限られたものではない。選択信号のビット数は、シリアル／パラレル変換回路の数（即ち、データ変換方式の種類）と関連している。シリアル／パラレル変換回路の数が２ｎ以下の場合、選択信号のビット数をｎとすればよい。なお、演算回路２４において下位２ビットを抽出して選択信号としたが、任意のビット（例えば、下位５ビット目と６ビット目など）を抽出して選択信号としてもよい。 6 and 7, the method for generating a 2-bit selection signal has been described, but the number of bits of the selection signal is not limited to 2 bits. The number of bits of the selection signal is related to the number of serial / parallel conversion circuits (that is, the type of data conversion method). When the number of serial / parallel conversion circuits is 2 n or less, the number of bits of the selection signal may be n. In the arithmetic circuit 24, the lower 2 bits are extracted and used as the selection signal. However, arbitrary bits (for example, the lower 5th and 6th bits) may be extracted and used as the selection signal.

これまで示した回路等は、あくまでも一例であり、シリアル／パラレル変換回路６ａ、６ｂ、６ｃ、６ｄ、パラレル／シリアル変換回路１８ａ、１８ｂ、１８ｃ、１８ｄ、演算回路２４等は、様々な形態が考えられる。また、符号、ＧＰＳ時刻情報、鍵情報についても、入力フォーマットから使用するビット情報まであくまでも一例である。これらの情報の全て、もしくは、一部を用いて、構築した演算回路２４において、選択信号を決定出来る。   The circuits and the like shown so far are merely examples, and various forms of the serial / parallel conversion circuits 6a, 6b, 6c, and 6d, the parallel / serial conversion circuits 18a, 18b, 18c, and 18d, the arithmetic circuit 24, and the like are considered. It is done. The code, GPS time information, and key information are just examples from the input format to the bit information to be used. Using all or part of the information, the constructed arithmetic circuit 24 can determine the selection signal.

なお、送信側のＯＦＤＭ無線通信装置１（例えば、基地局）におけるシリアル／パラレル変換回路６ａ、６ｂ、６ｃ、６ｄの切り替えと、受信側のＯＦＤＭ無線通信装置１（例えば、移動局）におけるパラレル／シリアル変換回路１８ａ、１８ｂ、１８ｃ、１８ｄの切り替えとは、無線フレームタイミングに合わせておけばよい。移動局は基地局の無線フレームタイミングに同期しているため、両者の切り替えタイミングを合わせることができる。また、ＧＰＳ時刻情報を用いて、切り替えタイミングを合わせることも考えられる。   The serial / parallel conversion circuits 6a, 6b, 6c, and 6d in the transmission-side OFDM wireless communication apparatus 1 (for example, a base station) are switched, and the parallel / parallel conversion in the reception-side OFDM wireless communication apparatus 1 (for example, a mobile station) is performed. The switching of the serial conversion circuits 18a, 18b, 18c, and 18d may be performed in accordance with the radio frame timing. Since the mobile station is synchronized with the radio frame timing of the base station, the switching timing of both can be matched. It is also conceivable to match the switching timing using GPS time information.

本発明の実施の形態１によれば、複数のデータ変換方式を切り替えて使用することにより、データのかき混ぜ方を変更できるため、無線通信データのランダム性を向上できるという効果が得られる。   According to the first embodiment of the present invention, by switching and using a plurality of data conversion methods, the data mixing method can be changed, so that the randomness of wireless communication data can be improved.

また、本発明の実施の形態１によれば、演算回路２４において生成する選択信号により、無線通信中に、送信側のシリアル／パラレル変換部６と、受信側のパラレル／シリアル変換部１８のデータ変換方式を変更することができる。選択信号に周期性はないため、第三者によるデータ変換方式の推定が困難となり、無線通信データの秘匿性が向上し、無線通信の安全性が高まるという効果が得られる。   Further, according to the first embodiment of the present invention, the data of the serial / parallel conversion unit 6 on the transmission side and the parallel / serial conversion unit 18 on the reception side are transmitted during wireless communication by the selection signal generated in the arithmetic circuit 24. The conversion method can be changed. Since there is no periodicity in the selection signal, it is difficult to estimate the data conversion method by a third party, thereby improving the confidentiality of the wireless communication data and increasing the safety of the wireless communication.

実施の形態２．
実施の形態１では、演算回路２４において、符号、ＧＰＳ時刻情報および鍵情報を用いて選択信号を生成したが、これに限られたものではない。図８は本発明の実施の形態２によるＯＦＤＭ無線通信装置１００の構成を示すブロック図である。図８に示すＯＦＤＭ無線通信装置１００は、実施の形態１と同様の構成であるが、演算回路１２４には符号と鍵情報のみが入力される点が相違する。 Embodiment 2. FIG.
In the first embodiment, the arithmetic circuit 24 generates the selection signal using the code, GPS time information, and key information. However, the present invention is not limited to this. FIG. 8 is a block diagram showing a configuration of OFDM radio communication apparatus 100 according to Embodiment 2 of the present invention. The OFDM wireless communication apparatus 100 shown in FIG. 8 has the same configuration as that of the first embodiment, except that only the code and key information are input to the arithmetic circuit 124.

図９は本発明の実施の形態２による演算回路１２４での選択信号の生成手法を示す図である。演算回路１２４では、符号と鍵情報とをビット毎に排他論理和し、得られた信号の下位２ビット（もしくは任意のビット）を抽出して選択信号として選択回路５ａ、５ｂ、５ｃ、５ｄへ出力する。また、上記以外にも、演算回路１２４に対して、符号とＧＰＳ時刻情報のみを入力してもよく、ＧＰＳ時刻情報と鍵情報のみを入力してもよい。さらに、符号、ＧＰＳ時刻情報、鍵情報のいずれか１つのみを演算回路１２４に入力し、排他論理和演算を行わずに、入力された信号の下位２ビット（もしくは任意のビット）を抽出して選択信号を生成してもよい。   FIG. 9 is a diagram showing a selection signal generation method in the arithmetic circuit 124 according to the second embodiment of the present invention. In the arithmetic circuit 124, the code and the key information are exclusive-ORed bit by bit, and the lower 2 bits (or arbitrary bits) of the obtained signal are extracted and sent to the selection circuits 5a, 5b, 5c and 5d as selection signals. Output. In addition to the above, only the code and GPS time information may be input to the arithmetic circuit 124, or only the GPS time information and key information may be input. Furthermore, only one of the code, GPS time information, and key information is input to the arithmetic circuit 124, and the lower 2 bits (or arbitrary bits) of the input signal are extracted without performing the exclusive OR operation. The selection signal may be generated.

また、実施の形態１における演算回路２４において、入力されない信号に対して、予め定められたビット列を設定するようにしてもよい。図１０は本発明の実施の形態２による演算回路１２４での選択信号の生成手法を示す図である。ＧＰＳ時刻情報が入力されない場合、演算回路１２４は、ＧＰＳ時刻情報に所定のデータ（例えば、”００１００１０１１１００１０１１”）を設定して、実施の形態１と同様の演算を行う。   In the arithmetic circuit 24 in the first embodiment, a predetermined bit string may be set for a signal that is not input. FIG. 10 is a diagram showing a selection signal generation method in the arithmetic circuit 124 according to the second embodiment of the present invention. When the GPS time information is not input, the arithmetic circuit 124 sets predetermined data (for example, “001001011001011”) in the GPS time information and performs the same calculation as in the first embodiment.

本発明の実施の形態２によれば、実施の形態１と同様の効果が得られる。また、演算回路１２４を簡略化できるという効果が得られる。   According to the second embodiment of the present invention, the same effect as in the first embodiment can be obtained. In addition, an effect that the arithmetic circuit 124 can be simplified is obtained.

実施の形態３．
実施の形態１では、変換方式が異なるシリアル／パラレル変換回路６ａ〜６ｄとパラレル／シリアル変換回路１８ａ〜１８ｄとをそれぞれ複数備え、選択回路５ａ〜５ｄにおいて、変換回路を選択したが、単一のシリアル／パラレル変換回路６０および単一のパラレル／シリアル変換回路１８０で構成してもよい。シリアル／パラレル変換回路６０およびパラレル／シリアル変換回路１８０は、データ変換方式が可変な回路により構成される。 Embodiment 3 FIG.
In the first embodiment, a plurality of serial / parallel conversion circuits 6a to 6d and parallel / serial conversion circuits 18a to 18d having different conversion methods are provided, and the conversion circuits are selected by the selection circuits 5a to 5d. The serial / parallel conversion circuit 60 and the single parallel / serial conversion circuit 180 may be used. The serial / parallel conversion circuit 60 and the parallel / serial conversion circuit 180 are configured by circuits whose data conversion methods are variable.

図１１は本発明の実施の形態３によるＯＦＤＭ無線通信装置１１０の構成を示すブロック図である。演算回路２４で生成した選択信号に応じて、シリアル／パラレル変換回路６０は所定のシリアル／パラレルデータ変換方式を自ら変更する。また、パラレル／シリアル変換回路１８０でも同様に、選択信号に応じて、所定のパラレル／シリアルデータ変換方式を自ら変更する。なお、データ変換方式は実施の形態１で説明したものと同様であるため、ここでは説明を省略する。シリアル／パラレル変換回路６０およびパラレル／シリアル変換回路１８０において、自らデータ変換方式を変更するため、実施の形態１の選択回路５ａ〜５ｄは不要となる。   FIG. 11 is a block diagram showing a configuration of OFDM radio communication apparatus 110 according to Embodiment 3 of the present invention. In response to the selection signal generated by the arithmetic circuit 24, the serial / parallel conversion circuit 60 changes the predetermined serial / parallel data conversion method by itself. Similarly, in the parallel / serial conversion circuit 180, a predetermined parallel / serial data conversion method is changed by itself according to the selection signal. Since the data conversion method is the same as that described in the first embodiment, the description thereof is omitted here. In serial / parallel conversion circuit 60 and parallel / serial conversion circuit 180, since the data conversion method is changed by itself, selection circuits 5a to 5d of the first embodiment are not necessary.

本発明の実施の形態３によれば、実施の形態１と同様の効果が得られる。また、選択回路５ａ〜５ｄが不要となり、シリアル／パラレル変換回路６０およびパラレル／シリアル変換回路１８０はそれぞれ単一の構成であるので、回路規模を縮小できるという効果が得られる。   According to the third embodiment of the present invention, the same effect as in the first embodiment can be obtained. Further, the selection circuits 5a to 5d are not necessary, and the serial / parallel conversion circuit 60 and the parallel / serial conversion circuit 180 each have a single configuration, so that the circuit scale can be reduced.

実施の形態４．
実施の形態１では、ＯＤＦＭ無線通信装置１内のシリアル／パラレル変換部６とパラレル／シリアル変換部１８とが、逆変換可能な変換回路を有する構成であったが、必ずしもそうでなくてもよい。下り回線で対応するシリアル／パラレル変換部６とパラレル／シリアル変換部１８とが、逆変換可能な変換回路を有する構成であり、かつ、上り回線で対応するシリアル／パラレル変換部６とパラレル／シリアル変換部１８とが、逆変換可能な変換回路を有する構成であればよい。 Embodiment 4 FIG.
In the first embodiment, the serial / parallel conversion unit 6 and the parallel / serial conversion unit 18 in the ODFM wireless communication apparatus 1 have a conversion circuit capable of reverse conversion, but this is not necessarily required. . The serial / parallel converter 6 and the parallel / serial converter 18 corresponding to the downlink have a conversion circuit capable of reverse conversion, and the serial / parallel converter 6 and the parallel / serial corresponding to the uplink. The conversion unit 18 may have a configuration including a conversion circuit that can perform reverse conversion.

図１２は本発明の実施の形態４によるＯＦＤＭ無線通信装置１２０、１３０の構成を示すブロック図である。ＯＦＤＭ無線通信装置１２０は基地局であり、ＯＦＤＭ無線通信装置１３０は移動局である。基地局のＯＦＤＭ無線通信装置１２０は、シリアル／パラレル変換部６としてシリアル／パラレル変換回路６ａ、６ｂ、６ｃ、６ｄを有する。これに対向して、移動局のＯＦＤＭ無線通信装置１３０は、パラレル／シリアル変換部１８としてパラレル／シリアル変換回路１８ａ、１８ｂ、１８ｃ、１８ｄを有する。この構成により、下り回線において、逆変換可能なシリアル−パラレル間のデータ変換が実現できる。   FIG. 12 is a block diagram showing a configuration of OFDM radio communication apparatuses 120 and 130 according to Embodiment 4 of the present invention. The OFDM wireless communication apparatus 120 is a base station, and the OFDM wireless communication apparatus 130 is a mobile station. The OFDM wireless communication apparatus 120 of the base station includes serial / parallel conversion circuits 6a, 6b, 6c, and 6d as the serial / parallel conversion unit 6. On the other hand, the OFDM wireless communication apparatus 130 of the mobile station has parallel / serial conversion circuits 18 a, 18 b, 18 c, and 18 d as the parallel / serial conversion unit 18. With this configuration, serial-parallel data conversion that can be reversely converted can be realized in the downlink.

また、移動局のＯＦＤＭ無線通信装置１３０は、シリアル／パラレル変換部６としてシリアル／パラレル変換回路６ｅ、６ｆ、６ｇ、６ｈを有する。これに対向して、基地局のＯＦＤＭ無線通信装置１２０は、パラレル／シリアル変換部１８としてパラレル／シリアル変換回路１８ｅ、１８ｆ、１８ｇ、１８ｈを有する。なお、シリアル／パラレル変換回路の添え字ａ〜ｈと、パラレル／シリアル変換回路の添え字ａ〜ｈとは、それぞれ対応しており、逆変換可能なデータ変換方式を示している。この構成により、上り回線においても、逆変換可能なシリアル−パラレル間のデータ変換が実現できる。   The OFDM wireless communication apparatus 130 of the mobile station includes serial / parallel conversion circuits 6e, 6f, 6g, and 6h as the serial / parallel conversion unit 6. On the other hand, the OFDM wireless communication apparatus 120 of the base station includes parallel / serial conversion circuits 18e, 18f, 18g, and 18h as the parallel / serial conversion unit 18. Note that the subscripts a to h of the serial / parallel conversion circuit and the subscripts a to h of the parallel / serial conversion circuit correspond to each other, and indicate a data conversion method capable of reverse conversion. With this configuration, serial-parallel data conversion that can be reversely converted can be realized even in the uplink.

ここで、シリアル／パラレル変換回路６ａおよびパラレル／シリアル変換回路１８ａによるデータ変換方式を方式Ａ、シリアル／パラレル変換回路６ｂおよびパラレル／シリアル変換回路１８ｂによるデータ変換方式を方式Ｂ、というように呼ぶことにする。下り回線では方式Ａ〜方式Ｄが採用され、上り回線では方式Ｅ〜方式Ｈが採用されている。このように、下り回線と上り回線とで採用されるデータ変換方式が異なっていてもよい。   Here, the data conversion method using the serial / parallel conversion circuit 6a and the parallel / serial conversion circuit 18a is referred to as method A, and the data conversion method using the serial / parallel conversion circuit 6b and the parallel / serial conversion circuit 18b is referred to as method B. To. Method A to method D are adopted in the downlink, and method E to method H are adopted in the uplink. In this way, the data conversion method adopted between the downlink and the uplink may be different.

本発明の実施の形態４によれば、下り回線と上り回線とで採用するデータ変換方式が異なるため、さらに第三者によるデータ変換方式の推定が困難となり、無線通信データの秘匿性が向上し、無線通信の安全性が高まるという効果が得られる。   According to the fourth embodiment of the present invention, since the data conversion method adopted for the downlink and the uplink is different, it becomes difficult to estimate the data conversion method by a third party, and the confidentiality of the wireless communication data is improved. The effect of increasing the safety of wireless communication can be obtained.

１ ＯＦＤＭ無線通信装置
６ シリアル／パラレル変換部
１８ パラレル／シリアル変換部
２４ 演算回路 1 OFDM Radio Communication Device 6 Serial / Parallel Conversion Unit 18 Parallel / Serial Conversion Unit 24 Arithmetic Circuit

Claims (2)

シリアルデータからパラレルデータに変換する変換方式を複数有するシリアル／パラレル変換部と、
パラレルデータからシリアルデータに変換する変換方式を複数有するパラレル／シリアル変換部と、
選択信号を生成する演算回路と、
を備え、
前記選択信号に応じて、前記シリアル／パラレル変換部および前記パラレル／シリアル変換部の変換方式を変更することを特徴とするＯＦＤＭ無線通信装置。 A serial / parallel converter having a plurality of conversion methods for converting serial data into parallel data;
A parallel / serial converter having a plurality of conversion methods for converting parallel data into serial data;
An arithmetic circuit for generating a selection signal;
With
An OFDM wireless communication apparatus, wherein a conversion method of the serial / parallel converter and the parallel / serial converter is changed according to the selection signal. 前記演算回路は、符号、ＧＰＳ時刻情報および鍵情報の少なくとも一つに基づき、前記選択信号を生成することを特徴とする請求項１に記載のＯＦＤＭ無線通信装置。   The OFDM wireless communication apparatus according to claim 1, wherein the arithmetic circuit generates the selection signal based on at least one of a code, GPS time information, and key information.
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