JP2010165210A - Control device - Google Patents
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Abstract
Description
本発明は、乗用車、トラック、バス等の車両に適用して好適なＥＣＵ（Electronic Control Unit）等の制御装置に関する。 The present invention relates to a control device such as an ECU (Electronic Control Unit) suitable for application to vehicles such as passenger cars, trucks, and buses.
近年の車両においては、車両における様々な制御を実現するために、車載機器に関する種々の制御情報を検出するセンサ、これらの種々の制御情報を用いて車載機器を制御する制御装置としてＥＣＵを備えている。これらのＥＣＵの相互間はＣＡＮ（Controller Area Network）等の通信規格により接続されて相互に必要な情報を授受している。車載機器は、例えばガソリン車であれば、エンジン、トランスミッション等を含み、ハイブリッド車であれば、エンジン、モータ、発電機、インバータ、動力分割機構等を含む。 In recent vehicles, in order to realize various controls in the vehicle, a sensor that detects various control information related to the in-vehicle device, and an ECU as a control device that controls the in-vehicle device using the various control information. Yes. These ECUs are connected to each other according to a communication standard such as CAN (Controller Area Network) and exchange necessary information. The in-vehicle device includes, for example, an engine, a transmission, and the like for a gasoline vehicle, and includes an engine, a motor, a generator, an inverter, a power split mechanism, and the like for a hybrid vehicle.
このようなＥＣＵにおいては、汎用のパーソナルコンピュータやワークステーションと同様に、ＣＰＵ（Central Processing Unit）の備えるコアの高速化すなわち高クロック化の進歩に比して、主メモリすなわちＲＯＭ（Read Only Memory）の高速化が遅れており、処理性能をＣＰＵのコアの高速化に即して高めることが難しいという問題が生じる。このため、例えば特許文献１に記載されているように、複数のコアを備えて、制御を実現するための処理をより高速に実行することが行われている。
In such an ECU, as with a general-purpose personal computer or workstation, a main memory, that is, a ROM (Read Only Memory), is compared with a progress in speeding up of a core provided in a CPU (Central Processing Unit). However, it is difficult to increase the processing performance in accordance with the speeding up of the CPU core. For this reason, as described in
ここで、ＥＣＵすなわち制御装置内における主メモリすなわちＲＯＭについては複数のコアに対して共通利用することが行われているが、ＲＯＭ内に格納される制御用のソフトの全部を含む一部をコピーする機能を有するキャッシュについては、複数のコアに対応させて備える必要があるため、複数のコアに対応させてＲＯＭよりも近接した領域に設けられており、複数のキャッシュはそれぞれ別々に動作する。 Here, the main memory, that is, the ROM in the ECU, that is, the control device, is commonly used for a plurality of cores, but a part including all of the control software stored in the ROM is copied. Since the cache having the function to be provided needs to be provided corresponding to a plurality of cores, the cache is provided in an area closer to the ROM corresponding to the plurality of cores, and each of the plurality of caches operates separately.
ところが、このような特許文献１に記載の制御装置においては、制御装置内の複数のキャッシュはそれぞれ別々つまり個別に動作しているため、ＲＯＭからリロードされるソフトの一部が共通であって、共通コードを含んでいる場合においても、個別にリロードされることとなり、キャッシュからソフトを読み取ることができないキャッシュミスも個別に発生する。
However, in such a control device described in
つまり、キャッシュミスが発生する時点において、ＲＯＭからリロードし直すことを招き、遅延時間が増大して処理に必要な実行時間が増大し、複数のコア相互間の処理時間のばらつきの増大を招くという問題が生じ、また、複数のコアそれぞれにキャッシュを備えるため、キャッシュ全体としての容量増大を招くという問題も生じることとなり、より適切にキャッシュを有効活用することが実現できていないという課題が生じていた。 In other words, when a cache miss occurs, reloading from the ROM is caused, delay time increases, execution time required for processing increases, and processing time variation among a plurality of cores increases. There is a problem, and since each of the multiple cores has a cache, there is a problem that the capacity of the entire cache is increased, and there is a problem that the cache cannot be effectively used effectively. It was.
本発明は、上記課題に鑑み、より適切にキャッシュを有効活用することを実現できる制御装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a control device that can realize cache utilization more appropriately.
上記の問題を解決するため、本発明に係る制御装置は、
ソフトを記憶する主記憶手段と、
二つのコアを含む中央演算処理手段と、
前記二つのコアに対応して、前記ソフトの一部を記憶する二つの副記憶手段と、
を含み、
前記ソフトのうち、前記二つの副記憶手段全てに対応する各制御モードのソフト部分が共通情報を含み、
前記二つのコアのうち一のコアが、対応する一の前記副記憶手段から前記共通情報を含む前記ソフト部分を読み込む読込動作を失敗した場合に、
前記一の副記憶手段が前記読込動作の対象となる共通情報を含む前記ソフト部分を前記主記憶手段に要求して、前記二つのコアのうち他のコアが前記読込動作の対象となる共通情報を含む前記ソフト部分と同一の制御モードの前記ソフト部分を実行しているか否かを判定する情報判定手段を含み、
前記情報判定手段が肯定と判定する場合に、前記一つのコアが他の前記副記憶手段が記憶している前記ソフト部分の読込動作を実行すること、
を特徴とする。
In order to solve the above problem, the control device according to the present invention provides:
Main memory means for storing software;
A central processing means including two cores;
Two sub storage means for storing a part of the software corresponding to the two cores;
Including
Of the software, the software portion of each control mode corresponding to all the two secondary storage means includes common information,
When one of the two cores fails in the read operation of reading the soft part including the common information from the corresponding one of the secondary storage units,
The one secondary storage means requests the soft part including the common information that is the target of the read operation to the main memory means, and the other core of the two cores is the target of the read operation. Including information determining means for determining whether or not the software part in the same control mode as the software part is executed,
When the information determination unit determines affirmative, the one core performs an operation of reading the software portion stored in the other secondary storage unit;
It is characterized by.
なお、前記主記憶手段とは典型的には主メモリつまりＲＯＭであり、前記副記憶手段とは典型的にはキャッシュであり、前記中央演算処理手段とは典型的にはＣＰＵであり、前記情報判定手段とは典型的にはアドレス判断回路により構成される。 The main storage means is typically a main memory or ROM, the secondary storage means is typically a cache, the central processing means is typically a CPU, and the information The determination means is typically composed of an address determination circuit.
また、前記ソフトとは、個々のプログラムを構成するコードの全体又は一部の集合を示し、前記ソフト部分とは各制御モードで定義されて前記共通情報を有するプログラムのコードの全体又は一部の集合を示す。例えば前記制御装置を適用する車両がＨＶ車であれば、モータ用、発電機用、共通用のプログラムのコードが正弦波モード、過変調モード、矩形波モードのそれぞれの制御モード毎に存在し、プログラムのコードのそれぞれが共通用であれば、共通情報を含めて、モータ用、発電機用のプログラムのコードと識別可能とする。 The software indicates a set of all or a part of code constituting each program, and the software part is defined by each control mode and includes all or a part of the code of the program having the common information. Indicates a set. For example, if the vehicle to which the control device is applied is an HV vehicle, motor, generator, and common program codes exist for each control mode of the sine wave mode, overmodulation mode, and rectangular wave mode, If each of the program codes is for common use, it can be identified from the program codes for the motor and generator including common information.
本発明に係わる前記制御装置によれば、前記コアが対応する一の前記副記憶手段に前記主記憶手段からあらかじめリロードされている前記共通情報を含む前記ソフト部分つまりプログラムのコードを読み込むために前記副記憶手段にアクセスして、読込動作の対象となる前記ソフト部分が存在しないキャッシュミスが発生した場合において、他の前記副記憶手段にリロードされて記憶されている前記共通情報を含む前記ソフト部分を前記コアが読み込み、実行することができるので、キャッシュミスが発生した場合に前記コアから前記主記憶手段に読込動作を行うことに比べて、アクセスを高速化し、処理時間を高速化することができる。 According to the control device of the present invention, the software portion including the common information that has been reloaded from the main storage means in advance to the secondary storage means to which the core corresponds is read in order to read the program code. The soft part including the common information reloaded and stored in another secondary storage means when a cache miss occurs in which the soft part that is the target of the read operation does not exist by accessing the secondary storage means Can be read and executed by the core, so that when a cache miss occurs, the access can be speeded up and the processing time can be speeded up compared with the case where the core performs a read operation from the core. it can.
また、前記副記憶手段が前記共通情報を含む前記ソフト部分を要求し、前記他のコアが前記共通情報を含む前記ソフトと同一の制御モードの前記ソフト部分を実行しているか否かを前記情報判定手段が判定して、肯定と判定されて、前記他のコアの実行している制御モードを予め知覚した上で、他の前記副記憶手段にリロードされた前記共通情報を含む前記ソフト部分を前記コアが読込むこととしているので、他の前記副記憶手段に前記共通情報を含む前記ソフト部分がリロードされている確率を高めて、前記コアが他の前記副記憶手段にアクセスするにあたってのキャッシュミスをも防止することができる。 Further, the information as to whether the secondary storage unit requests the software part including the common information and the other core is executing the software part in the same control mode as the software including the common information. The soft part including the common information reloaded to the other secondary storage means after preliminarily perceiving the control mode being executed by the other core when the judgment means judges and is judged as affirmative. Since the core reads the cache, the probability that the software part including the common information is reloaded in the other secondary storage means is increased, and the core accesses the other secondary storage means. Mistakes can also be prevented.
さらに、前記制御装置は、
前記二つのコアの双方が高負荷処理状態であるか否かを判定する処理判定手段を含み、
前記処理判定手段が前記二つのコアの双方が高負荷処理状態であると判定する場合に、前記主記憶手段の記憶する前記共通情報を含む前記ソフトを、前記二つの副記憶手段が分担し記憶する、
ことを特徴とすることが好ましい。
Furthermore, the control device comprises:
Including a process determination means for determining whether both of the two cores are in a high-load processing state;
When the processing determination unit determines that both of the two cores are in a high load processing state, the two sub storage units share and store the software including the common information stored in the main storage unit. To
It is preferable to be characterized by this.
なお、前記処理判定手段は、例えば制御モードモニタ回路により構成する。また、前述した正弦波モード、過変調モード、矩形波モードにおいては、矩形波モードが前記高負荷処理状態に該当する。 The process determining means is constituted by, for example, a control mode monitor circuit. In the sine wave mode, overmodulation mode, and rectangular wave mode described above, the rectangular wave mode corresponds to the high load processing state.
前記制御装置によれば、処理負荷の厳しい前記高負荷処理状態の制御モードを実現する前記ソフトの前記共通情報を、前記二つのコアにそれぞれ対応する二つの前記副記憶手段に分担してリロードすることとなるので、二つの前記副記憶手段のトータルの容量を小さくした上で、制御モード全体を前記副記憶手段上に載せて、高速処理を実現することができる。 According to the control device, the common information of the software that realizes the control mode of the high-load processing state having a severe processing load is shared and reloaded to the two secondary storage units respectively corresponding to the two cores. Therefore, it is possible to achieve high-speed processing by reducing the total capacity of the two secondary storage means and mounting the entire control mode on the secondary storage means.
本発明によれば、より適切にキャッシュを有効活用することを実現できる制御装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the control apparatus which can implement | achieve effectively using a cache more appropriately can be provided.
以下、本発明を実施するための形態について、添付図面を参照しながら説明する。図１は、本発明に係わる車両制御装置の一実施形態を機能ブロック的に示す模式図である。図２は、本発明に係わる車両制御装置の一実施形態が用いるＮＴマップ（回転数ＮとトルクＴの関係）を示す模式図である。図３は、本発明に係わる車両制御装置の一実施形態が用いる共線図を示す模式図である。図４は、本発明に係わる車両制御装置の一実施形態における副記憶手段のリロード形態を示す模式図である。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the accompanying drawings. FIG. 1 is a schematic diagram functionally showing an embodiment of a vehicle control device according to the present invention. FIG. 2 is a schematic diagram showing an NT map (relationship between the rotational speed N and the torque T) used by an embodiment of the vehicle control apparatus according to the present invention. FIG. 3 is a schematic diagram showing an alignment chart used by one embodiment of the vehicle control device according to the present invention. FIG. 4 is a schematic diagram showing a reload form of the secondary storage means in one embodiment of the vehicle control apparatus according to the present invention.
本実施例の車両制御装置（１）は、マイクロコンピュータ（２）と、ＲＯＭ（３）と、アドレス判断回路（５）と、アドレス判断回路（６）と、キャッシュ１（７）と、キャッシュ２（８）と、ＣＰＵコア１（９）と、ＣＰＵコア２（１０）と、周辺ＩＯ（１１）と、周辺ＩＯ（１２）と、モータ１（１３）と、モータ２（１４）と、制御モードモニタ回路（１５）と、現回転数モニタ回路（１６）とを含む。図１における白抜きの矢印及び実線の矢印は、上述した構成要素間を相互に接続するデータバス又は配線を示す。 The vehicle control device (1) of this embodiment includes a microcomputer (2), a ROM (3), an address determination circuit (5), an address determination circuit (6), a cache 1 (7), and a cache 2 (8), CPU core 1 (9), CPU core 2 (10), peripheral IO (11), peripheral IO (12), motor 1 (13), motor 2 (14), control A mode monitor circuit (15) and a current rotational speed monitor circuit (16) are included. A white arrow and a solid arrow in FIG. 1 indicate data buses or wirings that interconnect the above-described components.
ここで、車両制御装置（１）は本発明の制御装置を構成する。ＲＯＭ（３）は主記憶手段を構成する。ＣＰＵコア１（９）と、ＣＰＵコア２（１０）とはともにコアを構成し、キャッシュ１（７）と、キャッシュ２（８）と、ＣＰＵコア１（９）はともに副記憶手段を構成する。ＣＰＵコア１（９）とキャッシュ１（７）と、ＣＰＵコア２（１０）とキャッシュ２（８）と、周辺ＩＯ（１１）（１２）で中央演算処理手段を構成する。 Here, the vehicle control device (1) constitutes the control device of the present invention. ROM (3) constitutes a main storage means. The CPU core 1 (9) and the CPU core 2 (10) together constitute a core, and the cache 1 (7), the cache 2 (8), and the CPU core 1 (9) together constitute a secondary storage unit. . The CPU core 1 (9), the cache 1 (7), the CPU core 2 (10), the cache 2 (8), and the peripheral IO (11) (12) constitute central processing means.
アドレス判断回路（５）（６）と、制御モードモニタ回路（１５）と、現回転数モニタ回路（１６）は、マイクロコンピュータ（２）が所定のプログラムを実行することにより実現される機能ブロックであり、アドレス判断回路（５）（６）は、情報判定手段を構成し、制御モードモニタ回路（１５）は、処理判定手段を構成する。 The address determination circuits (5) and (6), the control mode monitor circuit (15), and the current rotational speed monitor circuit (16) are functional blocks realized by the microcomputer (2) executing a predetermined program. Yes, the address determination circuits (5) and (6) constitute an information determination means, and the control mode monitor circuit (15) constitutes a process determination means.
ＲＯＭ（３）は、モータ１（１３）を制御するための、正弦波ＭＧ１用情報を含むプログラムと、過変調ＭＧ１用情報を含むプログラムと、矩形波ＭＧ１用情報を含むプログラムと、モータ２（１４）を制御するための、正弦波ＭＧ２用情報を含むプログラムと、過変調ＭＧ２用情報を含むプログラムと、矩形波ＭＧ２用情報を含むプログラムと、モータ１（１３）とモータ２（１４）とで共通して使用される、正弦波共通情報を含むプログラムと、過変調共通情報を含むプログラムと、矩形波共通情報を含むプログラムがそれぞれ、コンパイル時においてプログラム毎に割り当てられたアドレスを有するメモリ領域に分割してロードされる。 The ROM (3) controls the motor 1 (13), includes a program including information for sine wave MG1, a program including information for overmodulation MG1, a program including information for rectangular wave MG1, and a motor 2 ( 14), a program including information for sine wave MG2, a program including information for overmodulation MG2, a program including information for rectangular wave MG2, and a motor 1 (13) and a motor 2 (14). A memory area having an address assigned to each program at the time of compilation of a program including sine wave common information, a program including overmodulation common information, and a program including rectangular wave common information, which are used in common It is divided and loaded.
制御モードモニタ回路（１５）はモータ１（１３）及びモータ２（１４）を制御する図示しないインバータが備える電流計と電圧計からモータ電流と、システム電圧を取得して、現回転数モニタ回路（１６）は、モータ１（１３）及びモータ２（１４）がそれぞれ備える図示しないレゾルバからレゾルバ角情報を取得して、現回転数を演算して制御モードモニタ回路（１５）に出力する。制御モードモニタ回路（１５）は、目標トルク、システム電圧、モータ電流、現回転数、図２に示すＮＴマップを元に、モータ１（１３）及びモータ２（１４）のそれぞれの制御モードを判断する。 The control mode monitor circuit (15) acquires a motor current and a system voltage from an ammeter and a voltmeter included in an inverter (not shown) that controls the motor 1 (13) and the motor 2 (14), and obtains a current rotational speed monitor circuit ( 16) obtains resolver angle information from a resolver (not shown) included in each of the motor 1 (13) and the motor 2 (14), calculates the current rotational speed, and outputs it to the control mode monitor circuit (15). The control mode monitor circuit (15) determines each control mode of the motor 1 (13) and the motor 2 (14) based on the target torque, the system voltage, the motor current, the current rotation speed, and the NT map shown in FIG. To do.
すなわち、ＲＯＭ（３）にロードされるソフトすなわちプログラムのコードの集合のうち、二つの副記憶手段つまりはキャッシュ１（７）とキャッシュ２（８）の全てに対応するソフト部分を構成するプログラムのコードが、正弦波共通情報、過変調共通情報、矩形波共通情報すなわち共通情報を含むこととする。 That is, among the code of software, that is, the program loaded into the ROM (3), two sub-storage means, that is, programs constituting the software part corresponding to all of the cache 1 (7) and the cache 2 (8). The code includes sine wave common information, overmodulation common information, rectangular wave common information, that is, common information.
さらに、二つのＣＰＵコア１（９）及びＣＰＵコア２（１０）のうち一のＣＰＵコア１（９）が、対応する一のキャッシュ１（７）から共通情報を含むソフト部分すなわちプログラムのコードを読み込む読込動作を失敗してキャッシュミスが発生した場合に、アドレス判断回路（５）（６）が、キャッシュ１（７）及びキャッシュ２（８）のアドレス要求状況と、制御モードモニタ回路（１５）の判断に基づいて、キャッシュ１（７）が共通情報を含むプログラムのコードをＲＯＭ（３）に要求して、二つのＣＰＵコア１（９）及びＣＰＵコア２（１０）のうち他のＣＰＵコア２（１０）が要求したプログラムと同一の制御モードの共通情報を含むプログラムのコードを実行しているか否かを判定する。 Further, one of the two CPU cores 1 (9) and 2 (10) has one CPU core 1 (9) that receives a software part including common information from a corresponding cache 1 (7), that is, a program code. If a read miss operation fails and a cache miss occurs, the address determination circuits (5) and (6) send the address request statuses of the cache 1 (7) and cache 2 (8) and the control mode monitor circuit (15). Based on the determination, the cache 1 (7) requests the ROM (3) for the code of the program including the common information, and the other CPU core among the two CPU cores 1 (9) and 2 (10). 2 (10) determines whether the code of the program including the common information of the same control mode as the requested program is being executed.
アドレス判断回路（５）（６）が、キャッシュ１（７）が共通情報を含むプログラムをＲＯＭ（３）に要求して、二つのＣＰＵコア１（９）及びＣＰＵコア２（１０）のうち他のＣＰＵコア２（１０）が、ＣＰＵコア１（９）がキャッシュ１（７）に対して要求したプログラムのコードと同一の制御モードの共通情報を含むプログラムのコードを実行しているかの、両条件が成立して、肯定と判定する場合には、一つのＣＰＵコア１（９）が他のキャッシュ２（８）からキャッシュ２（８）が記憶している共通情報を含むプログラムのコードの読込動作を実行する。 The address determination circuits (5) and (6) request the ROM (3) for a program in which the cache 1 (7) includes common information, and the other of the two CPU cores 1 (9) and 2 (10). CPU core 2 (10) is executing program code including common information in the same control mode as the program code requested by CPU core 1 (9) to cache 1 (7). If the condition is satisfied and the determination is affirmative, one CPU core 1 (9) reads the program code including the common information stored in the cache 2 (8) from the other cache 2 (8). Perform the action.
制御モードモニタ回路（１５）は、図２に示すＮＴマップと、図３に示す動力分割機構ＴＨＳの共線図の状態遷移を元に、二つのＣＰＵコア１（９）及びＣＰＵコア２（１０）の双方が高負荷処理状態すなわち矩形波制御モードであるか否かを判定し、肯定と判定する場合に、ＲＯＭ（３）の記憶する矩形波用共通情報を含む制御モードのプログラムのコードの全てを、図４に示すように、キャッシュ１（７）及びキャッシュ２（８）に分担しリロードさせて記憶させる。 The control mode monitor circuit (15) has two CPU cores 1 (9) and 2 (10) based on the state transitions of the NT map shown in FIG. 2 and the alignment chart of the power split mechanism THS shown in FIG. ) Is in the high load processing state, that is, the rectangular wave control mode, and if it is determined to be affirmative, the code of the control mode program including the rectangular wave common information stored in the ROM (3) As shown in FIG. 4, all of them are shared and reloaded and stored in the cache 1 (7) and the cache 2 (8).
以下に以上述べた本実施例の車両制御装置（１）の制御内容を、フローチャートを用いて説明する。図５は、本発明に係わる車両制御装置（１）の制御内容を示すフローチャートである。 The control content of the vehicle control apparatus (1) of the present embodiment described above will be described using a flowchart. FIG. 5 is a flowchart showing the control contents of the vehicle control apparatus (1) according to the present invention.
図５に示すように、ステップＳ１において、制御モードモニタ回路（１５）は、ＣＰＵコア１（９）及びＣＰＵコア２（１０）の制御モードが、図２に示した正弦波モード、過変調モード、矩形波モードのいずれであるかを判断し、ステップＳ２において、制御モードモニタ回路（１５）は、ＣＰＵコア１（９）及びＣＰＵコア２（１０）のいずれかが矩形波モードつまり高負荷処理状態であるか否かを判定し、肯定である場合にはステップＳ３にすすみ、否定である場合には、ステップＳ９にすすむ。 As shown in FIG. 5, in step S1, the control mode monitor circuit (15) determines that the control modes of the CPU core 1 (9) and the CPU core 2 (10) are the sine wave mode and overmodulation mode shown in FIG. In step S2, the control mode monitor circuit (15) determines that either the CPU core 1 (9) or the CPU core 2 (10) is in the rectangular wave mode, that is, the high load processing. It is determined whether or not it is a state. If the result is affirmative, the process proceeds to step S3. If the result is negative, the process proceeds to step S9.
ステップＳ３において、制御モードモニタ回路（１５）から、ＲＯＭ（３）に対して、キャッシュ１（７）及びキャッシュ２（８）に対してキャッシュリロード指示を実行し、ステップＳ４において、キャッシュ１（７）及びキャッシュ２（８）のそれぞれは、個別のコードをリロードし、図１に示した、正弦波共通情報、過変調共通情報、矩形波共通情報すなわち共通情報を含むコードが記憶されるＲＯＭ（３）内の共通部にアクセスして、記憶されているコードを、キャッシュ１（７）及びキャッシュ２（８）のそれぞれに、図４に示すように前半と後半を分担させてリロードする。 In step S3, a cache reload instruction is executed from the control mode monitor circuit (15) to the cache (1) to the cache (1) to the cache (1), and to the cache (2) in step S4. ) And the cache 2 (8) are reloaded with individual codes, and the ROM (FIG. 1) storing codes including sine wave common information, overmodulation common information, rectangular wave common information, that is, common information is stored. 3) Access the common part in FIG. 4 and reload the stored code in the cache 1 (7) and the cache 2 (8), sharing the first half and the second half as shown in FIG.
ステップＳ５において、一のＣＰＵコア１（９）から対応するキャッシュ１（７）に対してキャッシュアクセスを行い、ステップＳ６においてキャッシュミスが発生したか否かを判定し、否定であればステップＳ７にすすみ、自キャッシュであるキャッシュ１（７）をアクセスして、制御上必要なプログラムのコードを取得して、処理を実行する。 In step S5, one CPU core 1 (9) performs cache access to the corresponding cache 1 (7). In step S6, it is determined whether or not a cache miss has occurred. Then, the cache 1 (7), which is its own cache, is accessed to acquire the code of the program necessary for control, and the process is executed.
ステップＳ８において、一のＣＰＵコア１（９）は、他キャッシュであるキャッシュ２（８）にアクセスして、制御上必要なプログラムのコードを取得して処理を実行する。 In step S8, one CPU core 1 (9) accesses the cache 2 (8), which is another cache, acquires the code of a program necessary for control, and executes the process.
ステップＳ９において、一のＣＰＵコア１（９）は自キャッシュであるキャッシュ１（７）にキャッシュアクセスを実行し、ステップＳ１０において、キャッシュミスが発生したか否かを判定し、肯定であれば、ステップＳ１１にすすみ、否定であれば、ステップＳ１４にすすむ。 In step S9, one CPU core 1 (9) performs cache access to its own cache 1 (7). In step S10, it is determined whether or not a cache miss has occurred. Proceed to step S11, and if negative, proceed to step S14.
ステップＳ１１において、制御モードモニタ回路（１５）は他コアであるＣＰＵコア２（１０）がＣＰＵコア１（９）と同一の制御モードのプログラムのコードを実行しているか否かを判定し、肯定であればステップＳ１２にすすみ、否定であればステップＳ１３にすすむ。 In step S11, the control mode monitor circuit (15) determines whether the CPU core 2 (10), which is another core, is executing the code of the program in the same control mode as the CPU core 1 (9). If so, the process proceeds to step S12, and if not, the process proceeds to step S13.
ステップＳ１２において、ＣＰＵコア１（９）は他キャッシュであるキャッシュ２（８）をアクセスして、処理を実行し、ステップＳ１３において、ＣＰＵコア１（９）は、主メモリであるＲＯＭ（３）から制御に必要なプログラムのコードを読込処理することを実行する。ステップＳ１４においては、ＣＰＵコア１（９）は自キャッシュであるキャッシュ１（７）をアクセスして、処理を実行する。 In step S12, the CPU core 1 (9) accesses the cache 2 (8), which is another cache, and executes processing. In step S13, the CPU core 1 (9) is the ROM (3) that is the main memory. The program code required for control is read from and executed. In step S14, the CPU core 1 (9) accesses the cache 1 (7), which is its own cache, and executes processing.
これらの制御内容により実現される本実施例の車両制御装置（１）によれば、以下のような作用効果を得ることができる。すなわち、ＣＰＵコア１（９）が対応するキャッシュ１（７）にＲＯＭ（３）からあらかじめリロードされている共通情報を含むソフト部分つまりプログラムのコードを読み込むために、自キャッシュであるキャッシュ１（７）にアクセスしてキャッシュミスが発生した場合において、他キャッシュであるキャッシュ２（８）にリロードされた共通情報を含むソフト部分のコードをＣＰＵコア１（９）が読み込み、実行することができるので、他キャッシュであるキャッシュ２（８）を用いてバックアップ性を高めることができる。 According to the vehicle control device (1) of the present embodiment realized by these control contents, the following operational effects can be obtained. That is, in order to read the software part including the common information reloaded from the ROM (3) in advance into the corresponding cache 1 (7) to the corresponding cache 1 (9), that is, the program code, the cache 1 (7) which is its own cache ), The CPU core 1 (9) can read and execute the code of the software part including the common information reloaded in the cache 2 (8), which is another cache, when a cache miss occurs. The backup performance can be improved by using the cache 2 (8) which is another cache.
これとともに、キャッシュミスが発生した場合においても、ＣＰＵコア１（９）がキャッシュ１（７）よりも離隔して位置するＲＯＭ（３）に読込動作を行うことに比べて、より近接した位置に位置するキャッシュ２（８）にアクセスすることとしているので、アクセスを高速化し、読込動作に必要な処理時間を高速化することができる。 At the same time, even when a cache miss occurs, the CPU core 1 (9) is located closer to the ROM (3) than the cache 1 (7). Since access is made to the cache 2 (8), the access can be speeded up and the processing time required for the read operation can be speeded up.
加えて、キャッシュ１（７）が共通情報を含むプログラムのコードをＲＯＭ（３）に要求し、他のキャッシュ２（８）が共通情報を含むプログラムのコードと同一の制御モードのプログラムのコードを実行しているか否かを制御モードモニタ回路（１５）により判定させて、肯定と判定された場合において、他のＣＰＵコア２（１０）の実行している制御モードを予め知覚した上で、ＣＰＵコア１（９）が他キャッシュであるキャッシュ２（８）にアクセスして、キャッシュ２（８）にリロードされて記憶された共通情報を含むプログラムのコードをＣＰＵコア（９）が読込むこととしているので、他キャッシュであるキャッシュ２（８）に共通情報を含むプログラムのコードがリロードされている確率を高めて、ＣＰＵコア１（９）がキャッシュ２（８）にアクセスするにあたってのキャッシュミスをも防止することができる。 In addition, the cache 1 (7) requests the program code including the common information from the ROM (3), and the other cache 2 (8) transmits the code of the program in the same control mode as the program code including the common information. Whether or not it is being executed is determined by the control mode monitor circuit (15), and if it is determined as affirmative, the CPU is aware of the control mode being executed by another CPU core 2 (10) in advance, and then the CPU The core 1 (9) accesses the cache 2 (8), which is another cache, and the CPU core (9) reads the code of the program including the common information reloaded and stored in the cache 2 (8). Therefore, the probability that the code of the program including common information is reloaded in the cache 2 (8), which is another cache, is increased, and the CPU core 1 (9) is cached. It is possible to prevent a cache miss when accessing the shoe 2 (8).
また、単にバックアップを目的として、常に他キャッシュであるキャッシュ２（８）に共通情報を含むプログラムのコードを、ＲＯＭ（３）からリロードさせて待機保持させた場合には、キャッシュ２（８）は対応するＣＰＵコア２（１０）が実行するある制御モードのプログラムのコード以外、すなわち他の制御モードのプログラムをも保持する必要が生じて、容量増大を招いてしまうことに比べて、本実施例の車両制御装置（１）においては、ＣＰＵコア１（９）が他キャッシュであるキャッシュ２（８）にアクセスするケースを、ＣＰＵコア２（１０）がＣＰＵコア１（９）と同一の制御モードを実行しているケースに絞り込むことにより、キャッシュ２（８）に要求される記憶容量を制限してコストダウンを図ることができる。 If the program code including common information is always reloaded from the ROM (3) and held on standby for the purpose of backup only, the cache 2 (8) is always stored in the cache 2 (8). Compared with the case where the code of a certain control mode program executed by the corresponding CPU core 2 (10), that is, a program in another control mode needs to be held, and this causes an increase in capacity. In the vehicle control apparatus (1), the CPU core 1 (9) accesses the cache 2 (8), which is another cache, and the CPU core 2 (10) has the same control mode as the CPU core 1 (9). By narrowing down to the cases where the process is executed, the storage capacity required for the cache 2 (8) can be limited to reduce the cost.
さらに、本実施例の車両制御装置（１）においては、制御モードモニタ回路（１５）が、ＣＰＵコア１（９）とＣＰＵコア２（１０）の双方が高負荷処理状態であるか否かを判定した上で、肯定であると判定される場合に、ＲＯＭ（３）の記憶する共通情報を含むプログラムのコードの全てを、キャッシュ１（７）及びキャッシュ（８）の双方に分担させてリロードして記憶させることとしているので、更に以下のような有利な作用効果を得ることができる。 Further, in the vehicle control device (1) of this embodiment, the control mode monitor circuit (15) determines whether or not both the CPU core 1 (9) and the CPU core 2 (10) are in a high load processing state. If it is determined that the determination is affirmative, all of the code of the program including the common information stored in the ROM (3) is shared by both the cache 1 (7) and the cache (8) and reloaded. Therefore, the following advantageous effects can be obtained.
すなわち、処理負荷の厳しい状態である、高負荷処理状態の制御モード、共通情報を含む矩形波モードを実現するプログラムのコードの共通情報を、ＣＰＵコア１（９）及びＣＰＵコア２（１０）にそれぞれ対応する二つのキャッシュ１（７）及びキャッシュ２（８）に分担してリロードすることとなるので、キャッシュ１（７）及びキャッシュ２（８）のトータルとしての記憶容量を小さくしてコストダウンを実現した上で、制御モードを実現するプログラムのコード全体をキャッシュ１（７）及びキャッシュ２（８）上に載せて、制御に必要なプログラムのコードをＣＰＵコア１（９）及びＣＰＵコア２（１０）により近接した位置に保持することができるので、アクセス及び読込、実行に要する時間を短縮して、高速処理を実現することができる。 That is, the CPU core 1 (9) and the CPU core 2 (10) share the common information of the program code for realizing the control mode in the high load processing state, which is a severe processing load state, and the rectangular wave mode including the common information. Since each of the two corresponding caches 1 (7) and 2 (8) is reloaded, the total storage capacity of the cache 1 (7) and the cache 2 (8) is reduced to reduce the cost. , The entire code of the program for realizing the control mode is put on the cache 1 (7) and the cache 2 (8), and the code of the program necessary for control is stored in the CPU core 1 (9) and the CPU core 2 (10) Since it can be held at a closer position, the time required for access, reading, and execution can be shortened to realize high-speed processing. Can.
すなわち、本実施例の車両制御装置（１）においては、主メモリであるＲＯＭ（３）に比べて、高価かつ高速であるという特性を有する、キャッシュ１（７）及びキャッシュ２（８）を備えて、二つのコアであるＣＰＵコア１（９）及びＣＰＵコア２（１０）を備えたマルチＣＰＵコアの構成を採用した場合おいても、キャッシュ１（７）及びキャッシュ２（８）をより適切に有効活用することを実現することができる。 That is, the vehicle control device (1) of the present embodiment includes the cache 1 (7) and the cache 2 (8), which have the characteristics of being expensive and faster than the ROM (3) as the main memory. Even when a multi-CPU core configuration including two cores, the CPU core 1 (9) and the CPU core 2 (10), is adopted, the cache 1 (7) and the cache 2 (8) are more appropriate. Can be effectively utilized.
以上本発明の好ましい実施例について詳細に説明したが、本発明は上述した実施例に制限されることなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形および置換を加えることができる。 Although the preferred embodiments of the present invention have been described in detail above, the present invention is not limited to the above-described embodiments, and various modifications and substitutions are made to the above-described embodiments without departing from the scope of the present invention. be able to.
例えば上述した実施例においては、一のコアをＣＰＵコア１（９）として説明したが、ＣＰＵコア２（１０）を一のコアとしても、他キャッシュであるキャッシュ１（７）からバックアップ的に共通情報を有するプログラムのコードを取得し、高負荷処理状態においては、共通情報を有するプログラムのコードを、キャッシュ１（７）及びキャッシュ２（８）の双方に分担させてリロードすることを同様に実行することができる。 For example, in the embodiment described above, one core has been described as the CPU core 1 (9). However, even if the CPU core 2 (10) is used as one core, it is common as a backup from the cache 1 (7), which is another cache. The code of the program having the information is acquired, and in the high load processing state, the code of the program having the common information is shared by both the cache 1 (7) and the cache 2 (8) and reloaded in the same manner can do.
本発明の制御装置によれば、複数のキャッシュをより適切に有効活用することを可能とすることができ、キャッシュの記憶容量を制限してコストダウンを図り、ＣＰＵの処理時間の短縮化と高速化を図ることができるので、乗用車、トラック、バス等の様々な車両に適用して有益なものである。 According to the control device of the present invention, a plurality of caches can be more effectively used effectively, the storage capacity of the cache is limited, the cost is reduced, the processing time of the CPU is shortened, and the speed is increased. Therefore, the present invention is useful when applied to various vehicles such as passenger cars, trucks, and buses.
１ 車両制御装置
２ マイクロコンピュータ
３ ＲＯＭ
５ アドレス判断回路
６ アドレス判断回路
７ キャッシュ１
８ キャッシュ２
９ ＣＰＵコア１
１０ ＣＰＵコア２
１１ 周辺ＩＯ
１２ 周辺ＩＯ
１３ モータ１
１４ モータ２
１５ 制御モードモニタ回路
１６ 現回転数モニタ回路
1
5
8
9
10
11 Peripheral IO
12 Peripheral IO
13
14
15 Control
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