JP2010141178A - Etching method and method of manufacturing semiconductor device using the same - Google Patents
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Abstract
Description
本発明は、メタルマスクを用いて半導体基板のエッチングを行うエッチング方法およびエッチング方法を用いた半導体装置の製造方法に関する。 The present invention relates to an etching method for etching a semiconductor substrate using a metal mask and a method for manufacturing a semiconductor device using the etching method.
半導体基板内の配線は、半導体基板に対してエッチングを行うことで配線接続孔(ビア孔)や配線溝(トレンチ)を形成し、そこに例えばCuなどを埋め込むダマシン法と呼ばれる方法により製造されることが多い。半導体基板に形成されるビア孔やトレンチの形状制御は、配線となるべき材料を埋め込み性良く形成し、所望の配線抵抗および配線容量を得るために重要な要素である。 Wiring in the semiconductor substrate is manufactured by a method called a damascene method in which wiring connection holes (via holes) and wiring grooves (trench) are formed by etching the semiconductor substrate and Cu is embedded therein, for example. There are many cases. Control of the shape of via holes and trenches formed in a semiconductor substrate is an important element for forming a material to be a wiring with good embedding and obtaining a desired wiring resistance and wiring capacitance.
半導体基板にビア孔やトレンチ(以後、これらを単にビア孔と称する)を形成するためには、半導体基板上に所望のパターンで形成されたマスクを配置した状態でドライエッチングを行うことが一般的である。前述のマスクとしてはレジスト層や絶縁膜を用いることもあるが、これらを材料とするマスクはドライエッチングの際のイオン衝撃によって著しく膜減りすることがある。すなわち、エッチングされるべき半導体基板に対して選択性が悪い。そこで、半導体基板に対して選択性の高いエッチングを行うことができるメタルマスクを用いることが多い。特に半導体基板が難エッチング材である場合には、高い自己バイアスでイオンを加速し半導体基板に衝撃させる反応性イオンエッチングが用いられることが多い。このようなイオン性の高いエッチングを行う場合にはマスクとしてメタルマスクを用いて選択性を高めたエッチングが行われる。 In order to form a via hole or a trench (hereinafter simply referred to as a via hole) in a semiconductor substrate, it is common to perform dry etching with a mask formed in a desired pattern on the semiconductor substrate. It is. A resist layer or an insulating film may be used as the above-described mask, but the mask made of these materials may be significantly reduced by ion bombardment during dry etching. That is, the selectivity with respect to the semiconductor substrate to be etched is poor. Therefore, a metal mask that can perform highly selective etching on a semiconductor substrate is often used. In particular, when the semiconductor substrate is a difficult-to-etch material, reactive ion etching that accelerates ions with a high self-bias and bombards the semiconductor substrate is often used. When such highly ionic etching is performed, etching with improved selectivity is performed using a metal mask as a mask.
例えば特許文献1には、エッチングされるべき対象がTiであり、その上層に電解メッキ法により形成され、かつ、パターニングされたAu層をメタルマスクとして備える構成が開示されている。特許文献1ではAu層のパターニングのためにレジストマスクが用いられる。
For example,
半導体素子の微細化進展に伴い、アスペクト比の高いビア孔に対して埋め込み性良く成膜する必要が生じる場合がある。アスペクト比が高いビア孔に埋め込み性良く成膜するためにはビア孔の形状が重要である。すなわち、ビア孔は孔上部から孔底面に渡って幅が均一ではなく、ビア孔の孔上部から孔底面に向かって幅が低減する形状であることが良好な埋め込み性を得るために好ましい。 Along with the progress of miniaturization of semiconductor elements, it may be necessary to form a film with a high fillability in a via hole having a high aspect ratio. The shape of the via hole is important in order to form a film with good fillability in a via hole having a high aspect ratio. That is, the via hole is preferably uniform in shape from the top of the hole to the bottom of the hole and has a shape in which the width decreases from the top of the via hole to the bottom of the hole in order to obtain good embedding.
ここで、ビア孔の幅は、孔上部から孔底面に向かって緩やかに減少する場合であっても階段状に減少する場合であっても埋め込み性向上のためには好ましい。ビア孔の幅が孔上部から孔底面に向かって緩やかに減少又は階段状に減少するビア孔を「先細状ビア孔」と称する。 Here, the width of the via hole is preferable for improving the embedding property regardless of whether the width is gradually decreased from the top of the hole toward the bottom of the hole or is decreased stepwise. A via hole in which the width of the via hole gradually decreases from the top of the hole toward the bottom of the hole or decreases stepwise is referred to as a “tapered via hole”.
デュアルダマシン法などの方法によらず、前述の先細状ビア孔を形成するためには、例えばメタルマスクをテーパ形状に形成し半導体基板のドライエッチングを行うことが考えられる。しかしながら、メタルマスクを蒸着法やスパッタ法により形成する場合にはメタルマスクの側壁をテーパ形状にすることは困難であるという問題があった。さらに蒸着法やスパッタ法を用いて所望のパターンのメタルマスクを形成するためには、レジストマスクを用いたりリフトオフを用いたりする必要があり工程が複雑化する問題も伴う。 Regardless of the method such as the dual damascene method, in order to form the aforementioned tapered via hole, for example, it is conceivable to form a metal mask in a tapered shape and perform dry etching of the semiconductor substrate. However, when the metal mask is formed by vapor deposition or sputtering, there is a problem that it is difficult to make the side wall of the metal mask tapered. Furthermore, in order to form a metal mask having a desired pattern by using a vapor deposition method or a sputtering method, it is necessary to use a resist mask or lift-off, which causes a problem that the process becomes complicated.
ここで、メタルマスクの形成方法としてメッキ法を採用することも考えられる。ところが、例えば特許文献1に記載のメッキ法によりメタルマスク(特許文献1では電解メッキ法で形成されたAu層5)を形成し半導体基板のエッチングを行った場合にはビア孔は幅が均一となり先細状ビア孔を得られないという問題があった。
Here, it is conceivable to employ a plating method as a method for forming the metal mask. However, for example, when a metal mask (Au layer 5 formed by electrolytic plating in Patent Document 1) is formed by the plating method described in
本発明は、上述のような課題を解決するためになされたもので、メタルマスクを用いて、簡易な方法により半導体基板に先細状ビア孔を形成するエッチング方法およびエッチング方法を用いた半導体装置の製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems. An etching method for forming a tapered via hole in a semiconductor substrate by a simple method using a metal mask and a semiconductor device using the etching method are disclosed. An object is to provide a manufacturing method.
本願の発明にかかるエッチング方法は、半導体基板上に開口を有する金属導電層を形成する工程と、該金属導電層を給電層とする電解メッキ法または無電解メッキ法により該金属導電層上に第1の開口を有する第1メッキ層を形成する工程と、該第1メッキ層を給電層とする電解メッキ法または無電解メッキ法により該第1メッキ層の側壁に該第1の開口より幅の狭い第2の開口を有する第2メッキ層を形成する工程とを備える。そして、該第2メッキ層をマスクとして第1のドライエッチングを行い該半導体基板をエッチングする工程と、該第1のドライエッチングの後に該第1メッキ層を残す選択的ウェットエッチングを行い該第2メッキ層をエッチングする工程と、該第2メッキ層をエッチングした後に該第1メッキ層をマスクとして第2のドライエッチングを行い該半導体基板をさらにエッチングする工程とを備えることを特徴とする。 The etching method according to the present invention includes a step of forming a metal conductive layer having an opening on a semiconductor substrate, and an electrolytic plating method or an electroless plating method using the metal conductive layer as a power feeding layer. A step of forming a first plating layer having one opening, and an electroplating method or an electroless plating method using the first plating layer as a power feeding layer, so that the side wall of the first plating layer is wider than the first opening. Forming a second plating layer having a narrow second opening. Then, a first dry etching is performed using the second plating layer as a mask to etch the semiconductor substrate, and a selective wet etching is performed to leave the first plating layer after the first dry etching. And a step of etching the plating layer and a step of etching the semiconductor substrate by performing a second dry etching using the first plating layer as a mask after etching the second plating layer.
本願の発明にかかるエッチング方法は、半導体基板上に金属導電層を形成する工程と、該金属導電層を給電層とする電解メッキ法または無電解メッキ法により該金属導電層上に開口を有する第1メッキ層を形成する工程と、該開口に、該第1メッキ層の側壁と所定の間隙を有するようにレジスト層を形成する工程と、該第1メッキ層を給電層とする電解メッキ法または無電解メッキ法により該第1メッキ層の側壁に該所定の間隙を埋めるように第2メッキ層を形成する工程とを備える。そして、該レジスト層を剥離する工程と、該レジスト層を剥離した後に該第2メッキ層をマスクとして第1のドライエッチングを行い該半導体基板をエッチングする工程と、該第1のドライエッチングの後に、該第1メッキ層を残す選択的ウェットエッチングを行い該第2メッキ層をエッチングする工程と、該第2メッキ層をエッチングした後に該第1メッキ層をマスクとして第2のドライエッチングを行い該半導体基板をさらにエッチングする工程とを備えることを特徴とする。 The etching method according to the present invention includes a step of forming a metal conductive layer on a semiconductor substrate, and an opening formed on the metal conductive layer by an electrolytic plating method or an electroless plating method using the metal conductive layer as a power feeding layer. A step of forming one plating layer, a step of forming a resist layer in the opening so as to have a predetermined gap from the side wall of the first plating layer, and an electrolytic plating method using the first plating layer as a power feeding layer, or Forming a second plating layer so as to fill the predetermined gap in the side wall of the first plating layer by an electroless plating method. A step of removing the resist layer; a step of removing the resist layer and then performing a first dry etching using the second plating layer as a mask; and etching the semiconductor substrate; and a step after the first dry etching. Performing a selective wet etching to leave the first plating layer and etching the second plating layer; and after etching the second plating layer, performing a second dry etching using the first plating layer as a mask; And a step of further etching the semiconductor substrate.
本願の発明にかかるエッチング方法は、半導体基板上に金属導電層を形成する工程と、該金属導電層を給電層とする電解メッキ法または無電解メッキ法により該金属導電層上に開口を有する第1メッキ層を形成する工程と、該開口の中、および、該開口近傍の該第1メッキ層上にレジスト層を形成する工程と、該レジスト層を形成した後に該第1メッキ層を給電層とする電解メッキ法または無電解メッキ法により、該レジスト層が形成されていない該第1メッキ層上に該レジスト層と接して第2メッキ層を形成する工程とを備える。そして、該レジスト層を剥離し該開口近傍の該第1メッキ層を露出させる工程と、該レジスト層を剥離した後に該第1メッキ層をマスクとして第1のドライエッチングを行い該半導体基板をエッチングするとともに該開口近傍の該第1メッキ層およびその下層の該金属導電層をエッチングする工程と、該第1のドライエッチングの後に該第2メッキ層をマスクとして第2のドライエッチングを行い、該半導体基板をさらにエッチングする工程とを備えることを特徴とする。 The etching method according to the present invention includes a step of forming a metal conductive layer on a semiconductor substrate, and an opening formed on the metal conductive layer by an electrolytic plating method or an electroless plating method using the metal conductive layer as a power feeding layer. Forming a plating layer; forming a resist layer in the opening and on the first plating layer in the vicinity of the opening; and forming the resist layer and supplying the first plating layer to the power feeding layer And a step of forming a second plating layer in contact with the resist layer on the first plating layer on which the resist layer is not formed by an electrolytic plating method or an electroless plating method. And removing the resist layer to expose the first plating layer in the vicinity of the opening; and after removing the resist layer, performing a first dry etching using the first plating layer as a mask to etch the semiconductor substrate And etching the first plating layer in the vicinity of the opening and the metal conductive layer below the first plating layer, and performing a second dry etching using the second plating layer as a mask after the first dry etching, And a step of further etching the semiconductor substrate.
本発明により簡易な方法により半導体基板に先細状ビア孔を形成することができる。 According to the present invention, a tapered via hole can be formed in a semiconductor substrate by a simple method.
実施の形態1
本実施形態は先細状ビア孔を形成するエッチング方法に関する。このエッチング方法は半導体装置の製造方法として用いられる。本実施形態は図1〜図7を参照して説明する。なお、同一材料または同一、対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある。
The present embodiment relates to an etching method for forming a tapered via hole. This etching method is used as a method for manufacturing a semiconductor device. The present embodiment will be described with reference to FIGS. In some cases, the same material or the same and corresponding components are denoted by the same reference numerals and the description thereof is omitted.
図1は本実施形態のエッチング方法を説明するフローチャートである。以後このフローチャートに沿って説明する。まず半導体基板上に開口を有する金属導電層が形成される(ステップ10)。本実施形態で半導体基板はGaN又はSiNである。また、金属導電層は半導体基板と接してTi層を備え第1メッキ層と接してAu層を備える多層構造である。 FIG. 1 is a flowchart for explaining the etching method of this embodiment. Hereinafter, description will be made along this flowchart. First, a metal conductive layer having an opening is formed on a semiconductor substrate (step 10). In this embodiment, the semiconductor substrate is GaN or SiN. Further, the metal conductive layer has a multilayer structure including a Ti layer in contact with the semiconductor substrate and an Au layer in contact with the first plating layer.
ステップ10を終えるとステップ12へと処理が進められる。ステップ12では金属導電層を給電層とする電解メッキ法または無電解メッキ法により金属導電層上に第1の開口を有する第1メッキ層を形成する。図2はステップ12を説明する図であり、半導体基板の断面図である。図2に示される通り、半導体基板30上に形成された金属導電層32には第1メッキ層34が形成される。本実施形態で第1メッキ層34はNiである。そして第1メッキ層34の有する第1の開口の幅は同図中W1で表される。
When
ステップ12を終えるとステップ14へと処理が進められる。ステップ14では 第1メッキ層34を給電層とする電解メッキ法または無電解メッキ法により第1メッキ層34の側壁に第2の開口を有する第2メッキ層36を形成する。図3はステップ14を説明する図である。図3に示される通り、第1メッキ層34の側壁および上面を覆うように第2メッキ層36が形成される。本実施形態で第2メッキ層36はCuである。そして第2メッキ層36の有する第2の開口の幅は同図中W2で表される。
When
第2メッキ層36は第1メッキ層34の側壁に形成されるため、第2の開口幅W2は前述したW1より小さい値である。
Since the
ステップ14を終えるとステップ16へと処理が進められる。ステップ16では第2メッキ層36をマスクとして第1のドライエッチングを行い半導体基板30をエッチングする。図4はステップ16を説明する図である。第1のドライエッチングにより半導体基板30に幅W2の孔が形成される。
When
ステップ16を終えるとステップ18へと処理が進められる。ステップ18では第1メッキ層34を残す選択的ウェットエッチングを行い第2メッキ層36をエッチングする。図5はステップ18を説明する図である。第2メッキ層36のウェットエッチングには塩酸等が用いられ、Cuからなる第2メッキ層36を、第1メッキ層34に対して選択的にエッチングできる。ステップ18により、第1メッキ層34が表面に表れる。
When
ステップ18を終えるとステップ20へと処理が進められる。ステップ20では第1メッキ層34をマスクとして第2のドライエッチングを行い半導体基板30をさらにエッチングする。図6はステップ20を説明する図である。第2のドライエッチングは第1メッキ層34をマスクとするので半導体基板30は幅W1でエッチングされる。
When
ステップ20を終えるとステップ22へと処理が進められる。ステップ22では第1メッキ層34がウェットエッチングによりエッチングされる。第1メッキ層34のウェットエッチングには硫酸と硝酸の混合液が用いられ、Niからなる第1メッキ層34をエッチングする。
When step 20 is completed, the process proceeds to step 22. In
ステップ22を終えたあと適宜に金属導電層32が除去され、図7に示されるように先細状ビア孔が形成された半導体基板30を得て、処理を終了する。本実施形態のエッチング方法は上述の処理を備える。
After the
本実施形態のエッチング方法によれば、容易に半導体基板に先細状ビア孔を形成することができる。よってアスペクト比の高いビア孔を形成する際にも埋め込み性の良好な配線の形成ができる。特にビア孔が形成される半導体基板が例えば難エッチング材であるときには高エネルギーでイオンが加速されたイオン性の高いエッチングが行われる。このような場合には、本実施形態のようにマスクとしてメタルマスクを用いると、メタルマスクを残して半導体基板を選択性高くドライエッチングできる。 According to the etching method of this embodiment, a tapered via hole can be easily formed in a semiconductor substrate. Therefore, it is possible to form a wiring with good embedding even when a via hole having a high aspect ratio is formed. In particular, when the semiconductor substrate on which the via hole is formed is, for example, a difficult-to-etch material, highly ionic etching in which ions are accelerated with high energy is performed. In such a case, if a metal mask is used as a mask as in this embodiment, the semiconductor substrate can be dry etched with high selectivity while leaving the metal mask.
さらに、本実施形態のエッチング方法では第1メッキ層34と第2メッキ層36とからなる2層構造のメタルマスクを用いる。そして、第2のメッキ層36をマスクとする第1のドライエッチングにより半導体基板30に幅の狭い(W2)孔を形成し、第2のメッキ層36をウェットエッチングにより除去し、第2のドライエッチングにより半導体基板30に幅の広い(W1)孔を形成する。このように簡単な工程で先細状ビア孔を形成できるのは、第1メッキ層34と第2メッキ層36の材料が異なり、それぞれの溶解液(エッチャント)が異なるから第2のメッキ層36の選択的なエッチングが容易なためである。
Further, in the etching method of this embodiment, a metal mask having a two-layer structure composed of the
例えばこれと同様にレジストマスクあるいは絶縁膜マスクを2層構造にした場合、それぞれ有機溶剤、フッ酸によりウェットエッチングできるが選択的に一方の層をエッチングすることは困難である。よってレジストマスクあるいは絶縁膜マスクを用いた半導体基板のエッチングではビア孔の幅を制御した先細状ビア孔は形成できない。 For example, when the resist mask or the insulating film mask has a two-layer structure similarly to this, wet etching can be performed with an organic solvent and hydrofluoric acid, respectively, but it is difficult to selectively etch one layer. Therefore, a tapered via hole in which the width of a via hole is controlled cannot be formed by etching a semiconductor substrate using a resist mask or an insulating film mask.
このように、一方の層のみを選択的にウェットエッチングできる材料からなる2層構造のメタルマスクを用いてビア孔の幅が制御された先細状ビア孔を形成できることが本実施形態の特徴である。 As described above, it is a feature of this embodiment that a tapered via hole in which the width of the via hole is controlled can be formed using a metal mask having a two-layer structure made of a material that can selectively wet-etch only one of the layers. .
本実施形態では第1メッキ層34と第2メッキ層36の材料はそれぞれNi、Cuとしたが前述の通り選択性の高いウェットエッチングができる限りにおいてこれらに限定されず他の材料であってもよい。例えば、第1メッキ層をNi、第2メッキ層をAuとした場合にはヨウ素系エッチング液でAuのみを選択的にエッチングすることができるため本実施形態の効果を得ることができる。同様にして、第1メッキ層34と第2メッキ層36は、Ni、Cr、Pt、Au、Cu、Wの中から選ばれる相互に異なる材料で形成されていてもよい。つまり、第1メッキ層と第2メッキ層を選択的にウェットエッチングすることができる限りにおいて本発明の効果を得ることができる。
In the present embodiment, the materials of the
本実施形態では金属導電層32は半導体基板30と接してTi層を備え第1メッキ層34と接してAu層を備える多層構造とした。このような金属導電層32を形成する目的は2つある。第1には、第1メッキ層34を電解あるいは無電解メッキで形成する際に触媒活性化を促進することである。第2には、第1メッキ層34形成後の第1メッキ層34の剥がれを防止することである。特に典型的なビア孔は数十μmの深さであり、メタルマスクである第1メッキ層も数μm〜数十μmの膜厚で形成しなくてはならない場合には第1メッキ層の剥がれによる歩留まり低下が懸念される。よって、本実施形態のようにTi、Auからなる金属導電層を有することは第1メッキ層の密着性を向上できるから歩留まりの観点から好ましい。ここで、金属導電層の膜厚については特に限定しないが、例えば10μmのメッキ層に対しては、金属導電層を構成するTi、Au層をそれぞれ30nm程度としてもメッキ層の剥がれ防止効果がある。なお、Ti層は主に層間の密着性向上に寄与し、Au層は主にTi表面の酸化を防止することに寄与する。
In this embodiment, the metal
本実施形態では半導体基板30はGaN又はSiNであるとしたがこれに限定されない。本実施形態では半導体基板のエッチングにメタルマスクを用いる理由として、半導体基板が難エッチング材でありイオン性の高いエッチングを要するためレジストマスクや絶縁膜マスクでは不適格であることを挙げた。しかしながら、半導体基板が難エッチング材でない場合であってもマスクとしてメタルマスクを用いて先細状ビア孔を形成する場合には上述したエッチング方法が広く応用できる。
In the present embodiment, the
本実施形態ではメタルマスクは第1メッキ層34、第2メッキ層36の2層構造を採用したが、例えば3層構造とした場合にはより段差の低い先細状ビア孔を形成できる。すなわち、選択的に1の層をウェットエッチングできる3層構造のメタルマスクを用いるとビア孔の幅が底部に向かって漸減するビア孔の形状を得ることができる。よって前述した通り選択的にウェットエッチングができる限り、メタルマスクは複数層であってもよい。
In the present embodiment, the metal mask employs a two-layer structure of the
実施の形態2
本実施形態は先細状ビア孔を形成するエッチング方法に関し、特にビア孔形状の高精度の制御が可能であるエッチング方法、および、ビア孔の幅が孔上部から孔底面に向かって緩やかに減少する先細状ビア孔を形成するエッチング方法に関する。本実施形態のエッチング方法も実施形態1と同様に半導体装置の製造方法として用いられる。本実施形態は図8〜図23を参照して説明する。なお、同一材料または同一、対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある点については実施形態1と同様である。
The present embodiment relates to an etching method for forming a tapered via hole, and in particular, an etching method capable of controlling the via hole shape with high accuracy, and the width of the via hole gradually decreases from the top of the hole toward the bottom of the hole. The present invention relates to an etching method for forming a tapered via hole. The etching method of the present embodiment is also used as a method for manufacturing a semiconductor device as in the first embodiment. This embodiment will be described with reference to FIGS. In addition, it is the same as that of
図8は本実施形態のエッチング方法を説明するフローチャートである。以後このフローチャートに沿って説明する。まず半導体基板上に金属導電層が形成される(ステップ50)。本実施形態で半導体基板はGaN又はSiNである。また、金属導電層は半導体基板と接してTi層を備え第1メッキ層と接してAu層を備える多層構造である。 FIG. 8 is a flowchart for explaining the etching method of this embodiment. Hereinafter, description will be made along this flowchart. First, a metal conductive layer is formed on a semiconductor substrate (step 50). In this embodiment, the semiconductor substrate is GaN or SiN. Further, the metal conductive layer has a multilayer structure including a Ti layer in contact with the semiconductor substrate and an Au layer in contact with the first plating layer.
ステップ50を終えるとステップ52へと処理が進められる。ステップ52では金属導電層を給電層とする電解メッキ法または無電解メッキ法により金属導電層上に開口を有する第1メッキ層を形成する。図9はステップ52を説明する図であり、半導体基板の断面図である。図9に示される通り、本実施形態の第1メッキ層74は、半導体基板30上に形成された金属導電層72上に形成される。図9のように第1メッキ層74をパターニングするには適宜レジスト層形成などが行われる。実施形態1と同様に第1メッキ層74はNiであり、また、幅W1である第1の開口を有する。
When
ステップ52を終えるとステップ54へと処理が進められる。図10はステップ54を説明する図である。ステップ54では前述した第1の開口に、第1メッキ層74の側壁と所定の間隙を有するようにレジスト層76を形成する。レジスト層76の幅はW2であり、W1より狭い。本実施形態ではレジスト層76は金属導電層72の上に形成される。
When
ステップ54を終えるとステップ56へと処理が進められる。図11はステップ56を説明する図である。ステップ56では第1メッキ層74を給電層とする電解メッキ法または無電解メッキ法により第1メッキ層74の側壁に第2メッキ層78を形成する。第2メッキ層78は前述した所定の間隙を埋める。第2メッキ層78は実施形態1と同様にCuからなる。
When
ステップ56を終えるとステップ58へと処理が進められる。図12はステップ58を説明する図である。ステップ58ではレジスト層76が剥離される。レジスト層76の剥離では周知のアッシングなどの方法が用いられる。そして、図12に示されるようにレジスト層76が剥離されるとレジスト層76の幅W2に相当する開口幅を有する第2の開口を得る。また、ステップ58ではウェットエッチングなどによりレジスト層76直下の金属導電層72の部分もエッチングされて、半導体基板30の一部が表面に露出する。
When
ステップ58を終えるとステップ60へと処理が進められる。図13はステップ60を説明する図である。ステップ60では第2メッキ層78をマスクとして第1のドライエッチングを行い半導体基板30をエッチングする。
When
ステップ60を終えるとステップ62へと処理が進められる。図14はステップ62を説明する図である。ステップ62では第1メッキ層74を残す選択的ウェットエッチングを行い第2メッキ層78をエッチングする。選択エッチングの詳細は実施形態1と同様である。ステップ62を終えると第1メッキ層74による幅W1の第1の開口が表れる。
When
ステップ62を終えるとステップ64へと処理が進められる。図15はステップ64を説明する図である。ステップ64では第1メッキ層74をマスクとして第2のドライエッチングを行い半導体基板30をさらにエッチングする。ステップ64を終えると図15に示すように先細状ビア孔が得られる。
When
ステップ64を終えるとステップ66へと処理が進められる。図16はステップ66を説明する図である。ステップ66ではNiからなる第1メッキ層74を硫酸と硝酸の混合液によりウェットエッチングする。その後適宜に金属導電層72が除去され、図16に示されるように先細状ビア孔が形成された半導体基板30を得て、処理を終了する。本実施形態のエッチング方法は上述の処理を備える。
When step 64 is completed, the process proceeds to step 66. FIG. 16 is a diagram for explaining
本実施形態は2層構造のメタルマスクを用いて、実施形態1と同様の効果を得ることができる。さらに、第2メッキ層78はステップ56で説明した通り、第1メッキ層74とレジスト層76により形成される所定の間隙を埋めるように形成される。よって、第2メッキ層78の開口はレジスト層76の幅W2と一致するため、W2を精度高く制御できる。
This embodiment can obtain the same effect as that of the first embodiment by using a metal mask having a two-layer structure. Further, as described in
本実施形態のレジスト層76は金属導電層72の上に形成される。金属導電層72は既に述べたとおり、その上層の膜の剥がれを防止する効果があるため、レジスト層の倒れ等を防止できる。このように金属導電層72上にレジスト層を形成することは、第1メッキ層の開口(第1の開口)が狭く、レジスト層が倒れやすい場合に特に有効である。他方、レジスト層倒れ等の虞のない場合には金属導電層72上ではなく、基板30上に直接レジスト層を形成しても良いため、本実施形態においてレジスト層が金属導電層と接して配置されることは必須の要件ではない。
The resist
本実施形態で半導体基板に形成される先細状ビア孔は、ビア孔の幅が孔上部から孔底面に向かって階段状に減少することとした。しかしながら、ビア孔の形状をテーパ形状とするとビア孔の埋め込み性向上を図れる場合がある。本実施形態のエッチング方法を応用すれば例えば図17に示すようにレジスト層80を逆テーパ形状とすることにより、ビア孔の形状がテーパ形状である先細状ビア孔を形成することができる。
In the tapered via hole formed in the semiconductor substrate in the present embodiment, the width of the via hole is reduced stepwise from the top of the hole toward the bottom of the hole. However, if the via hole has a tapered shape, the via hole filling property may be improved. When the etching method of this embodiment is applied, for example, by forming the resist
このことを図17から図23を参照して説明する。図17から図23で説明するエッチング方法のフローは基本的に図8のフローチャートに従うが、レジスト層80が金属導電層72に対して垂直ではなく逆テーパ形状で形成される点が相違する。一般にレジスト層の側壁形状は、レジスト層表面に薬液処理を行い同一レジスト層であっても場所によって現像液への溶解度が異なるようにしたり、露光条件の調整を行ったりすることで制御可能である。上述の方法等によりレジスト層形状を逆テーパ形状(オーバーハング形状)とする事ができる。図17は逆テーパ形状のレジスト層80を示す図である。レジスト層形成後のフローは本実施形態で既に述べたとおりであるが、図18から図23で簡単に説明する。
This will be described with reference to FIGS. The flow of the etching method described with reference to FIGS. 17 to 23 basically follows the flowchart of FIG. 8 except that the resist
レジスト層80が形成されると、第2メッキ層82が形成される(図18)。次いでレジスト層80が剥離される(図19)。レジスト層80が逆テーパ形状であったため、第2メッキ層82は金属導電層72および半導体基板30に対してテーパ形状である。次いで、第1のドライエッチングを行い(図20)、選択性のウェットエッチングで第2メッキ層82をエッチングする(図21)。次いで第2のドライエッチングを行い、半導体基板30をさらにエッチングする(図22)。次いで適宜金属導電層72等を除去し図23に示されるようにテーパ形状を有する先細状ビア孔を形成できる。
When the resist
このようにメタルマスクをテーパ形状に形成することでビア孔をテーパ形状にエッチングできる。そして、先細状ビア孔の側壁がテーパ状に傾斜していることで、ビア孔にメタルを充填する際にビア孔内の段差に起因する充填物の不連続(段切れ)を防止できる。よって更なる埋め込み性の向上ができる。ここでは第2メッキ層をテーパ形状とする場合を例示したが、多層構造であるメタルマスクのいずれかのメッキ層がテーパ形状に形成されていれば上述の効果を得られる。 By forming the metal mask in a tapered shape in this way, the via hole can be etched into the tapered shape. Further, since the side wall of the tapered via hole is inclined in a tapered shape, discontinuity (step breakage) of the filler due to the step in the via hole can be prevented when the via hole is filled with metal. Therefore, the embedding property can be further improved. Here, the case where the second plating layer has a tapered shape is illustrated, but the above-described effect can be obtained if any plating layer of the metal mask having a multilayer structure is formed in a tapered shape.
本実施形態においてもこの発明の範囲を逸脱せずに例えば半導体基板の材料は特に限定されないなどの、実施形態1と同程度の変形が可能である。 Also in the present embodiment, modifications similar to those in the first embodiment can be made without departing from the scope of the present invention, for example, the material of the semiconductor substrate is not particularly limited.
実施の形態3
本実施形態はさらに簡易な工程により先細状ビア孔を形成するエッチング方法に関する。本実施形態は図24〜図32を参照して説明する。本実施形態のエッチング方法も実施形態1と同様に半導体装置の製造方法として用いられる。なお、同一材料または同一、対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある点については実施形態1、2と同様である。
Embodiment 3
The present embodiment relates to an etching method for forming a tapered via hole by a simpler process. This embodiment will be described with reference to FIGS. The etching method of the present embodiment is also used as a method for manufacturing a semiconductor device as in the first embodiment. In addition, it is the same as that of
図24は本実施形態のエッチング方法を説明するフローチャートである。以後このフローチャートに沿って説明する。まず半導体基板上に金属導電層が形成される(ステップ100)。次いで、金属導電層上にCuからなる第1メッキ層124が、金属導電層を給電層とする電解メッキ法または無電解メッキ法により形成される(ステップ102)。図25はステップ102を説明する図である。図25に示される通り、第1メッキ層124は幅がW1の開口である第1の開口を有する。第1メッキ層124の膜厚は、半導体基板30に形成されるべきビア孔の深さの1/10以下となるように形成される。
FIG. 24 is a flowchart for explaining the etching method of this embodiment. Hereinafter, description will be made along this flowchart. First, a metal conductive layer is formed on a semiconductor substrate (step 100). Next, a
なお、本実施形態の半導体基板30はSiCである。また、金属導電層122の材料および形成方法は実施形態1と同様であるから説明を省略する。
Note that the
ステップ102を終えるとステップ104へと処理が進められる。ステップ104ではレジスト層が形成される。図26はステップ104を説明する図である。ステップ104では前述した第1の開口の中、および、第1の開口近傍の第1メッキ層124上にレジスト層126を形成する。図26に示される通りレジスト層126は第1の開口を埋めてさらに第1メッキ層124のうち第1の開口近傍の部分を覆うように形成される。レジスト層126の幅は、第1の開口を埋める部分では前述のW1である。そして第1メッキ層124に乗る部分ではW1より幅が広い幅であるW2となる。
When
ステップ104を終えるとステップ106へと処理が進められる。図27はステップ106を説明する図である。ステップ106では第1メッキ層124を給電層とする電解メッキ法または無電解メッキ法により、レジスト層126が形成されていない第1メッキ層124上に第2メッキ層128を形成する。第2メッキ層128はレジスト層126と接して形成する。本実施形態で第2メッキ層128はNiを材料とする。
When
ステップ106を終えるとステップ108へと処理が進められる。図28はステップ108を説明する図である。ステップ108ではレジスト層126を剥離する。レジスト層126が周知の方法で剥離されると、第2メッキ層128により開口幅W2で表される第2の開口が表れ、第1メッキ層124により開口幅W1で表される第1の開口も表れる。
When
なお、実施形態2で説明したように、レジスト層126の直下に金属導電層122が配置されている場合はステップ108においてこれを選択性ウェットエッチなどにより除去しておいてもよい。
As described in the second embodiment, when the metal
ステップ108を終えるとステップ110へと処理が進められる。図29はステップ110を説明する図である。ステップ110では第1メッキ層124をマスクとして第1のドライエッチングを行う。第1のドライエッチングは半導体基板30をエッチングするとともに前述した第1の開口近傍の第1メッキ層124およびその下層の金属導電層122をエッチングする。
When
ここで、第1のドライエッチングはフッ化硫黄と酸素の混合ガスを用いて行われる。この条件下では第1のドライエッチングは第1メッキ層124および金属導電層122に対して選択的に半導体基板30をエッチングできない。すなわち選択性が悪く、第1のドライエッチングにおいて第1メッキ層124およびその直下の金属導電層122もエッチングされる。他方、第2メッキ層128はNiであるから半導体基板30と選択性高くエッチングでき、膜減りは軽微である。
Here, the first dry etching is performed using a mixed gas of sulfur fluoride and oxygen. Under this condition, the first dry etching cannot selectively etch the
そして、第1のドライエッチングは図30で示されるように上層に第2メッキ層128がない第1メッキ層124の部分(第1の開口の近傍の第1メッキ層)及びその直下の金属導電層122をエッチングするまで継続する。
Then, as shown in FIG. 30, in the first dry etching, the portion of the first plating layer 124 (the first plating layer in the vicinity of the first opening) where the
ステップ110を終えるとステップ112へと処理が進められる。図31はステップ112を説明する図である。ステップ112では第2メッキ層128をマスクとして第2のドライエッチングを行う。第2メッキ層128によって形成される第2の開口は第1の開口より幅が広いため、第2のドライエッチングではビア孔の幅が広いエッチングが行われる。
When
その後適宜に金属導電層122、第2メッキ層128直下の第1メッキ層124、第2メッキ層128が除去され、図30に示されるように先細状ビア孔が形成された半導体基板30を得て、処理を終了する。本実施形態のエッチング方法は上述の処理を備える。
Thereafter, the metal
実施形態1、2では多層構造のメタルマスクの特定の層をエッチングするために、第1のドライエッチングと第2のドライエッチングとの間に、メタルマスクの開口幅を広めるためのウェットエッチング工程が必須であった。ところが、本実施形態では第1のドライエッチングにおいて、半導体基板のみならず第1の開口近傍の第1メッキ層124およびその直下の金属導電層122もエッチングされる。よってウェットエッチングなしに、ドライエッチングを継続するだけで開口幅をW1からW2へと広めることができる。よって本実施形態のエッチング方法によれば簡易な工程により先細状ビア孔を形成することができる。
In the first and second embodiments, in order to etch a specific layer of a metal mask having a multilayer structure, a wet etching step for widening the opening width of the metal mask is performed between the first dry etching and the second dry etching. It was essential. However, in the present embodiment, in the first dry etching, not only the semiconductor substrate but also the
本実施形態の特徴は上述の通りである。よって第1のドライエッチングにおいて半導体基板とともに、第1メッキ層およびその直下の金属導電層がエッチングされるように両者間の選択比は低くなるように材料選択が行われる。ここで、半導体基板と、第1メッキ層及びその下層の金属導電層との選択比は5未満とすると好ましい。また、第1のドライエッチングにおいて第2メッキ層が膜減りし消滅しないように第2メッキ層を十分厚く形成し、かつ、第2メッキ層と半導体基板との選択比は10より大きいことが好ましい。ただしこれらの選択比の限定は第1のドライエッチングが行われる環境に応じて適宜定められるからこれらに限定されない。また、本実施形態では半導体基板としてSiC、金属導電層としてTi、Auからなる多層構造、第1メッキ層としてCu、第2メッキ層としてNi、第1のドライエッチングにはフッ化硫黄と酸素の混合ガスを用いる例を説明したが、本発明の効果を得られる限りにおいて他の材料を採用し得るためこれらに限定されるものではない。 The features of this embodiment are as described above. Therefore, in the first dry etching, material selection is performed so that the selection ratio between the first plating layer and the metal conductive layer immediately below the semiconductor substrate is low as well as the semiconductor substrate is etched. Here, it is preferable that the selection ratio of the semiconductor substrate to the first plating layer and the underlying metal conductive layer is less than 5. Further, it is preferable that the second plating layer is formed to be sufficiently thick so that the second plating layer does not disappear and disappear in the first dry etching, and the selection ratio between the second plating layer and the semiconductor substrate is preferably greater than 10. . However, the limitation of the selection ratio is not limited to these because it is appropriately determined according to the environment in which the first dry etching is performed. In this embodiment, the semiconductor substrate is made of SiC, the metal conductive layer is made of Ti and Au, the first plating layer is Cu, the second plating layer is Ni, and the first dry etching is made of sulfur fluoride and oxygen. Although an example using a mixed gas has been described, other materials can be adopted as long as the effects of the present invention can be obtained, and the present invention is not limited thereto.
本実施形態では第1のドライエッチングと第2のドライエッチングを別の工程として説明したが、これらは本来的にはガス種の変更等を伴わない同一の工程である。つまり、本実施形態ではメタルマスクの開口幅が第1の開口から第2の開口へと遷移することを説明するために形式的に2のドライエッチング工程に分けたにすぎない。 In the present embodiment, the first dry etching and the second dry etching have been described as separate steps, but these are essentially the same steps that do not involve a change in gas type. In other words, in the present embodiment, in order to explain that the opening width of the metal mask changes from the first opening to the second opening, it is only formally divided into two dry etching steps.
本実施形態では第1メッキ層124の膜厚は、半導体基板に形成されるべきビア孔の深さの1/10以下であるとしたが、このように第1メッキ層を薄く形成したのは第1のドライエッチングで第1メッキ層の一部をエッチングできるようにするためである。よって、第1メッキ層124の膜厚は前述した選択比などを考慮して適宜定められるために本実施形態の膜厚に限定されない。
In the present embodiment, the film thickness of the
その他、本発明の範囲を逸脱しない範囲で様々な変形が可能である。 In addition, various modifications can be made without departing from the scope of the present invention.
30 半導体基板、 32 金属導電層、 34 第1メッキ層、 36 第2メッキ層 30 Semiconductor substrate, 32 Metal conductive layer, 34 First plating layer, 36 Second plating layer
Claims (10)
前記金属導電層を給電層とする電解メッキ法または無電解メッキ法により前記金属導電層上に第1の開口を有する第1メッキ層を形成する工程と、
前記第1メッキ層を給電層とする電解メッキ法または無電解メッキ法により前記第1メッキ層の側壁に前記第1の開口より幅の狭い第2の開口を有する第2メッキ層を形成する工程と、
前記第2メッキ層をマスクとして第1のドライエッチングを行い前記半導体基板をエッチングする工程と、
前記第1のドライエッチングの後に前記第1メッキ層を残す選択的ウェットエッチングを行い前記第2メッキ層をエッチングする工程と、
前記第2メッキ層をエッチングした後に前記第1メッキ層をマスクとして第2のドライエッチングを行い前記半導体基板をさらにエッチングする工程とを備えることを特徴とするエッチング方法。 Forming a metal conductive layer having an opening on a semiconductor substrate;
Forming a first plating layer having a first opening on the metal conductive layer by an electrolytic plating method or an electroless plating method using the metal conductive layer as a power feeding layer;
Forming a second plating layer having a second opening narrower than the first opening on a side wall of the first plating layer by an electrolytic plating method or an electroless plating method using the first plating layer as a power feeding layer; When,
Etching the semiconductor substrate by performing a first dry etching using the second plating layer as a mask;
Performing selective wet etching to leave the first plating layer after the first dry etching to etch the second plating layer;
And a second dry etching process using the first plating layer as a mask after the second plating layer is etched to further etch the semiconductor substrate.
前記金属導電層を給電層とする電解メッキ法または無電解メッキ法により前記金属導電層上に開口を有する第1メッキ層を形成する工程と、
前記開口に、前記第1メッキ層の側壁と所定の間隙を有するようにレジスト層を形成する工程と、
前記第1メッキ層を給電層とする電解メッキ法または無電解メッキ法により前記第1メッキ層の側壁に前記所定の間隙を埋めるように第2メッキ層を形成する工程と、
前記レジスト層を剥離する工程と、
前記レジスト層を剥離した後に前記第2メッキ層をマスクとして第1のドライエッチングを行い前記半導体基板をエッチングする工程と、
前記第1のドライエッチングの後に、前記第1メッキ層を残す選択的ウェットエッチングを行い前記第2メッキ層をエッチングする工程と、
前記第2メッキ層をエッチングした後に前記第1メッキ層をマスクとして第2のドライエッチングを行い前記半導体基板をさらにエッチングする工程とを備えることを特徴とするエッチング方法。 Forming a metal conductive layer on a semiconductor substrate;
Forming a first plating layer having an opening on the metal conductive layer by an electrolytic plating method or an electroless plating method using the metal conductive layer as a power feeding layer;
Forming a resist layer in the opening so as to have a predetermined gap from a side wall of the first plating layer;
Forming a second plating layer so as to fill the predetermined gap in a side wall of the first plating layer by an electrolytic plating method or an electroless plating method using the first plating layer as a power feeding layer;
Peeling the resist layer;
Etching the semiconductor substrate by performing a first dry etching using the second plating layer as a mask after removing the resist layer;
Etching the second plating layer by performing selective wet etching to leave the first plating layer after the first dry etching;
And a second dry etching process using the first plating layer as a mask after the second plating layer is etched to further etch the semiconductor substrate.
前記第2メッキ層はCuであり、
前記ウェットエッチングでは塩酸が用いられることを特徴とする請求項1〜3のいずれか一項に記載のエッチング方法。 The first plating layer is Ni;
The second plating layer is Cu;
The etching method according to claim 1, wherein hydrochloric acid is used in the wet etching.
前記第2メッキ層はAuであり、
前記ウェットエッチングではヨウ素系エッチング液が用いられることを特徴とする請求項1〜3のいずれか一項に記載のエッチング方法。 The first plating layer is Ni;
The second plating layer is Au;
The etching method according to claim 1, wherein an iodine-based etching solution is used in the wet etching.
前記金属導電層を給電層とする電解メッキ法または無電解メッキ法により前記金属導電層上に開口を有する第1メッキ層を形成する工程と、
前記開口の中、および、前記開口近傍の前記第1メッキ層上にレジスト層を形成する工程と、
前記レジスト層を形成した後に前記第1メッキ層を給電層とする電解メッキ法または無電解メッキ法により、前記レジスト層が形成されていない前記第1メッキ層上に前記レジスト層と接して第2メッキ層を形成する工程と、
前記レジスト層を剥離し前記開口近傍の前記第1メッキ層を露出させる工程と、
前記レジスト層を剥離した後に前記第1メッキ層をマスクとして第1のドライエッチングを行い前記半導体基板をエッチングするとともに前記開口近傍の前記第1メッキ層およびその下層の前記金属導電層をエッチングする工程と、
前記第1のドライエッチングの後に前記第2メッキ層をマスクとして第2のドライエッチングを行い、前記半導体基板をさらにエッチングする工程とを備えることを特徴とするエッチング方法。 Forming a metal conductive layer on a semiconductor substrate;
Forming a first plating layer having an opening on the metal conductive layer by an electrolytic plating method or an electroless plating method using the metal conductive layer as a power feeding layer;
Forming a resist layer in the opening and on the first plating layer in the vicinity of the opening;
After the resist layer is formed, the second plating layer is in contact with the resist layer on the first plating layer on which the resist layer is not formed by an electrolytic plating method or an electroless plating method using the first plating layer as a power feeding layer. Forming a plating layer;
Peeling the resist layer and exposing the first plating layer in the vicinity of the opening;
After the resist layer is peeled off, a first dry etching is performed using the first plating layer as a mask to etch the semiconductor substrate, and the first plating layer in the vicinity of the opening and the metal conductive layer below it are etched. When,
And a step of performing a second dry etching using the second plating layer as a mask after the first dry etching, and further etching the semiconductor substrate.
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