JP2010141146A - Method for manufacturing semiconductor device - Google Patents
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Abstract
【課題】 簡便で自己整合な方法で形成されたボーダレスコンタクトを有する半導体装置の製造方法を提供する。
【解決手段】 基板上に第１絶縁層を形成する工程と、第１絶縁層の上に素子を形成する工程と、第１絶縁層の上に、素子を覆う第２絶縁層を形成することで、素子の上に第２絶縁層の突出部を形成する工程と、第２絶縁層の上に上面が平坦なレジスト層を形成する工程と、第２絶縁層の突出部が露出するまでレジスト層を削除する工程と、レジスト層をマスクとして素子の上面が露出するまで第２絶縁層をエッチングする工程と、を含み、第２絶縁層及び素子上に配線層を形成する工程を更に備える。
【選択図】図１PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device having a borderless contact formed by a simple and self-aligned method.
A step of forming a first insulating layer on a substrate, a step of forming an element on the first insulating layer, and forming a second insulating layer covering the element on the first insulating layer. The step of forming the protruding portion of the second insulating layer on the element, the step of forming the resist layer having a flat upper surface on the second insulating layer, and the resist until the protruding portion of the second insulating layer is exposed. And a step of etching the second insulating layer until the upper surface of the element is exposed using the resist layer as a mask, and further including a step of forming a wiring layer on the second insulating layer and the element.
[Selection] Figure 1
Description
本発明は、半導体装置の製造方法に係り、特に半導体素子上面にボーダレスコンタクトを有する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a borderless contact on an upper surface of a semiconductor element.
近年、半導体装置の集積度の向上に伴い、半導体装置に用いられる素子の微細化が要求されている。そのため、素子を最小寸法で形成することが要求される。更に、外部配線と接続するための開口を素子の上部に形成し、素子及び開口を共に最小寸法で形成することが、半導体装置の小型化には有用である。開口の形成寸法は、素子と外部配線との絶縁性を確保するため、素子の形成面積以下にする必要がある。 In recent years, miniaturization of elements used in a semiconductor device has been demanded as the degree of integration of the semiconductor device has been improved. Therefore, it is required to form the element with the minimum dimension. Furthermore, it is useful for miniaturization of a semiconductor device to form an opening for connecting to an external wiring in the upper part of the element and to form both the element and the opening with a minimum dimension. The formation size of the opening needs to be equal to or less than the formation area of the element in order to ensure insulation between the element and the external wiring.
しかし、露光装置を用いて開口を形成する場合、開口と素子との間には位置合わせマージンを確保する必要がある。素子の最小形成寸法は、開口の最小形成寸法に加えて位置合わせマージンの分だけ大きく形成する必要がある。さらに、露光装置を用いて開口を形成する場合、形成できる開口の寸法には制限がある。そのため、素子の最小形成寸法は、開口の最小加工寸法よりも小さく形成することができなかった。 However, when an opening is formed using an exposure apparatus, it is necessary to ensure an alignment margin between the opening and the element. The minimum element formation size needs to be increased by the alignment margin in addition to the minimum opening formation size. Furthermore, when the opening is formed using the exposure apparatus, the size of the opening that can be formed is limited. Therefore, the minimum formation dimension of the element cannot be formed smaller than the minimum processing dimension of the opening.
このような半導体装置の製造方法として、庇部支持型形状物をレジストで埋め込み、レジストを露光と現像で加工して庇部支持型形状物の庇部分全体もしくは一部を露出させ、露出した庇部分をエッチングする方法が提案されている（例えば、特許文献１）。
しかしながら、このような半導体装置の製造方法は、凸状形状物（庇部支持型形状物）の全体及び一部を露出する工程の際に、レジストの性質や塗布膜厚、基板の形状・材料等に対する適切な露光量を対象物ごとに算出することが必要となる。そのため、製造プロセスの制御が煩雑となってしまう。 However, in such a method for manufacturing a semiconductor device, in the process of exposing the whole or part of the convex shaped object (saddle-supported shaped object), the properties of the resist, the coating thickness, the shape and material of the substrate It is necessary to calculate an appropriate exposure amount for each object. Therefore, the control of the manufacturing process becomes complicated.
本発明は、簡便で自己整合な方法で形成されたボーダレスコンタクトを有する半導体装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a method of manufacturing a semiconductor device having a borderless contact formed by a simple and self-aligned method.
本発明の課題を解決するため、本発明の第１の側面によれば、基板上に第１絶縁層を形成する工程と、前記第１絶縁層の上に素子を形成する工程と、前記第１絶縁層の上に、前記素子を覆う第２絶縁層を形成することで、前記素子の上に前記第２絶縁層の突出部を形成する工程と、前記第２絶縁層の上に上面が平坦なレジスト層を形成する工程と、前記第２絶縁層の前記突出部が露出するまで前記レジスト層を削除する工程と、前記レジスト層をマスクとして前記素子の上面が露出するまで前記第２絶縁層をエッチングする工程と、を含むことを特徴とする半導体装置の製造方法を提供する。 In order to solve the problems of the present invention, according to a first aspect of the present invention, a step of forming a first insulating layer on a substrate, a step of forming an element on the first insulating layer, Forming a projecting portion of the second insulating layer on the element by forming a second insulating layer covering the element on the first insulating layer; and an upper surface on the second insulating layer. Forming a flat resist layer; removing the resist layer until the protruding portion of the second insulating layer is exposed; and using the resist layer as a mask until the upper surface of the element is exposed. And a step of etching the layer. A method of manufacturing a semiconductor device is provided.
本発明に係る半導体装置の製造方法によれば、第２絶縁層の突出部が露出するまでレジスト層を削除する工程により、レジスト層に第２絶縁層の突出部が露出する第１開口が形成される。素子の形成位置と、レジスト層に形成される第１開口の形成位置とは一致するため、素子と第１開口が自己整合的に形成される。次いで、レジスト層をマスクとして素子の上面が露出するまで第２絶縁層をエッチングする工程によって、第２絶縁層から素子の上面が露出する第２開口が形成される。素子と自己整合的に形成された第１開口によって露出された第２絶縁層がエッチングされて第２開口が形成されるため、第２開口は第１開口と同様に素子と自己整合的に形成される。素子の形成位置に合わせて第２開口が形成されるので、第２開口と素子との間の位置合わせマージンが必要なくなる。そのため、素子同様に第２開口も最小寸法で形成される。従って、素子の最小形成寸法に合わせて自己整合的に外部配線とのコンタクト面を形成することができる。そのため、露光装置の最小加工寸法に律速せず、簡便で自己整合な方法で形成されたボーダレスコンタクトを有する半導体装置の製造方法を提供することができる。 According to the method for manufacturing a semiconductor device of the present invention, the first opening through which the protrusion of the second insulating layer is exposed is formed in the resist layer by the step of removing the resist layer until the protrusion of the second insulating layer is exposed. Is done. Since the element formation position matches the formation position of the first opening formed in the resist layer, the element and the first opening are formed in a self-aligning manner. Next, a second opening that exposes the upper surface of the element from the second insulating layer is formed by etching the second insulating layer until the upper surface of the element is exposed using the resist layer as a mask. Since the second insulating layer exposed by the first opening formed in a self-aligned manner with the element is etched to form the second opening, the second opening is formed in a self-aligned manner with the element in the same manner as the first opening. Is done. Since the second opening is formed in accordance with the formation position of the element, an alignment margin between the second opening and the element is not necessary. Therefore, the second opening is formed with a minimum dimension as in the element. Therefore, a contact surface with the external wiring can be formed in a self-aligned manner in accordance with the minimum formation dimension of the element. Therefore, it is possible to provide a method for manufacturing a semiconductor device having a borderless contact formed by a simple and self-aligned method without being limited by the minimum processing size of the exposure apparatus.
以下、本発明の実施例について説明する。ただし、本発明は各実施例に限定されるものではない。 Examples of the present invention will be described below. However, the present invention is not limited to each example.
本発明の実施例において、図１から図３までの図は、半導体装置２０の構造及び半導体装置２０の製造方法を詳細に説明するものである。 In the embodiment of the present invention, the drawings from FIG. 1 to FIG. 3 explain the structure of the semiconductor device 20 and the manufacturing method of the semiconductor device 20 in detail.
図１は、本実施例に係る半導体装置２０の構造を示す。図１Ａは、半導体装置２０の平面図である。図１Ｂは、図１ＡのＡ−Ｂ線に沿った断面図である。本実施例における半導体装置２０は、磁気抵抗素子１０、第１選択トランジスタ２２ａ、第２選択トランジスタ２２ｂ、ソース線２７、第１ワード線２８ａ、第２ワード線２８ｂ、及びビット線３２によって構成されている。 FIG. 1 shows the structure of a semiconductor device 20 according to this embodiment. FIG. 1A is a plan view of the semiconductor device 20. 1B is a cross-sectional view taken along the line AB of FIG. 1A. The semiconductor device 20 according to the present embodiment includes the magnetoresistive element 10, the first selection transistor 22a, the second selection transistor 22b, the source line 27, the first word line 28a, the second word line 28b, and the bit line 32. Yes.
磁気抵抗素子１０は、磁気抵抗体４を記憶素子として用いた不揮発性のメモリである。磁気抵抗素子１０は、例えば１００ｎｍ×１５０ｎｍの大きさで形成されることが望ましい。
磁気抵抗素子１０は、ビア３０に接続する下部電極３と、配線層により形成されているビット線３２に接続する上部電極５と、磁気抵抗体４とを備える。
下部電極３は、例えば４４．５ｎｍから６５．５ｎｍの層厚で形成されていることが望ましい。下部電極３は、例えば１．２μｍから１．９μｍの幅で形成されていることが望ましい。
磁気抵抗体４は、第１磁性体層４１と、非磁性体層４２と、第２磁性体層４３とを備える。磁気抵抗体４は、例えば１００ｎｍから１５０ｎｍの幅で形成されていることが望ましい。
第１磁性体層４１、非磁性体層４２、及び第２磁性体層４３は、下部電極３上に積層して形成されている。第１磁性体層４１は、例えば３２．５ｎｍから４８．５ｎｍの層厚で形成されることが望ましい。非磁性体層４２は、例えば１．０ｎｍから１．５ｎｍの層厚で形成されることが望ましい。第２磁性体層４３は、例えば１．５ｎｍから１．７ｎｍの層厚で形成されることが望ましい。
第１磁性体層４１は、反磁性体層及び磁性体層が順次積層されて形成されている。第１磁性体層４１における磁性体層は、磁気抵抗体４における固定層として作用する。固定層は、磁化方向が固定されている層である。非磁性体層４２は、トンネル絶縁層として作用する。トンネル絶縁層は、第１磁性体層４１及び第２磁性体層４３間における電子の通過に対して障壁となる層である。第２磁性体層４３は、磁気抵抗体４における自由層として作用する。自由層は、外部磁場の影響によって磁化方向が変化する層である。
磁気抵抗体４において、第１磁性体層４１の第１磁化方向、及び第２磁性体層４３の第２磁化方向が同一方向のとき、非磁性体層４２を通過する電子の確率が高くなる。そのため、第１磁化方向、及び第２磁化方向が同一方向の場合、磁気抵抗素子１０に電圧を印加するときに磁気抵抗体４に流れる電流量が大きくなる。第１磁化方向、及び第２磁化方向が同一方向のときの磁気抵抗体４の抵抗値を第１抵抗値という。磁気抵抗体４が第１抵抗値を有する状態において、磁気抵抗素子１０に電圧を印加するときに磁気抵抗素子１０に流れる電流を第１電流という。
一方、磁気抵抗体４において、第１磁性体層４１の第１磁化方向、及び第２磁性体層４３の第２磁化方向が反対方向のとき、非磁性体層４２を通過する電子の確率が低くなる。そのため、第１磁化方向、及び第２磁化方向が反対方向の場合、磁気抵抗素子１０に電圧を印加するときに磁気抵抗体４に流れる電流量が小さくなる。第１磁化方向、及び第２磁化方向が反対方向のときの磁気抵抗体４の抵抗値を第２抵抗値という。磁気抵抗体４が第２抵抗値を有する状態において、磁気抵抗素子１０に電圧を印加するときに磁気抵抗素子１０に流れる電流を第２電流という。
即ち、磁気抵抗体４は、第１磁化方向及び第２磁化方向が反対方向のときに、前述した第１抵抗値よりも大きい第２抵抗値を有する。また、磁気抵抗体４が第２抵抗値を有する状態において磁気抵抗素子１０に流れる第２電流は、磁気抵抗体４が第１抵抗値を有する状態において第１電流と比較して小さくなる。磁気抵抗体４における第１磁性体層４１の第１磁化方向、及び第２磁性体層４３の第２磁化方向によって、磁気抵抗体４の抵抗値に差が生じる効果のことを、トンネル磁気抵抗（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）効果という。
磁気抵抗素子１０において、磁気抵抗体４が第1抵抗値を有する状態は、出力データ“１”として関連付けることができる。一方、磁気抵抗素子１０において、磁気抵抗体４が第２抵抗値を有する状態は、出力データ“０”として関連付けることができる。従って、磁気抵抗体４が有する抵抗値の差を利用することによって、磁気抵抗素子１０を記憶素子として用いることが可能となる。
上部電極５は、例えば３３ｎｍから４７ｎｍの層厚で形成されていることが望ましい。上部電極５は、例えば１００ｎｍから１５０ｎｍの幅で形成されていることが望ましい。
The magnetoresistive element 10 is a non-volatile memory using the magnetoresistor 4 as a memory element. The magnetoresistive element 10 is desirably formed with a size of, for example, 100 nm × 150 nm.
The magnetoresistive element 10 includes a lower electrode 3 connected to the via 30, an upper electrode 5 connected to the bit line 32 formed by a wiring layer, and a magnetoresistor 4.
The lower electrode 3 is preferably formed with a layer thickness of, for example, 44.5 nm to 65.5 nm. The lower electrode 3 is desirably formed with a width of 1.2 μm to 1.9 μm, for example.
The magnetoresistive body 4 includes a first magnetic layer 41, a nonmagnetic layer 42, and a second magnetic layer 43. The magnetoresistor 4 is desirably formed with a width of, for example, 100 nm to 150 nm.
The first magnetic layer 41, the nonmagnetic layer 42, and the second magnetic layer 43 are formed on the lower electrode 3. The first magnetic layer 41 is preferably formed with a layer thickness of 32.5 nm to 48.5 nm, for example. The nonmagnetic layer 42 is desirably formed with a layer thickness of, for example, 1.0 nm to 1.5 nm. The second magnetic layer 43 is preferably formed with a layer thickness of 1.5 nm to 1.7 nm, for example.
The first magnetic layer 41 is formed by sequentially stacking a diamagnetic layer and a magnetic layer. The magnetic layer in the first magnetic layer 41 functions as a fixed layer in the magnetoresistor 4. The fixed layer is a layer whose magnetization direction is fixed. The nonmagnetic layer 42 functions as a tunnel insulating layer. The tunnel insulating layer is a layer that serves as a barrier against the passage of electrons between the first magnetic layer 41 and the second magnetic layer 43. The second magnetic layer 43 functions as a free layer in the magnetoresistor 4. The free layer is a layer whose magnetization direction changes due to the influence of an external magnetic field.
In the magnetoresistive body 4, when the first magnetization direction of the first magnetic layer 41 and the second magnetization direction of the second magnetic layer 43 are the same direction, the probability of electrons passing through the nonmagnetic layer 42 increases. . Therefore, when the first magnetization direction and the second magnetization direction are the same direction, the amount of current flowing through the magnetoresistor 4 when a voltage is applied to the magnetoresistive element 10 increases. The resistance value of the magnetoresistor 4 when the first magnetization direction and the second magnetization direction are the same direction is referred to as a first resistance value. The current that flows through the magnetoresistive element 10 when a voltage is applied to the magnetoresistive element 10 in a state where the magnetoresistive element 4 has the first resistance value is referred to as a first current.
On the other hand, in the magnetoresistor 4, when the first magnetization direction of the first magnetic layer 41 and the second magnetization direction of the second magnetic layer 43 are opposite directions, the probability of electrons passing through the nonmagnetic layer 42 is Lower. Therefore, when the first magnetization direction and the second magnetization direction are opposite directions, the amount of current flowing through the magnetoresistor 4 is reduced when a voltage is applied to the magnetoresistive element 10. The resistance value of the magnetoresistor 4 when the first magnetization direction and the second magnetization direction are opposite directions is referred to as a second resistance value. A current that flows through the magnetoresistive element 10 when a voltage is applied to the magnetoresistive element 10 in a state where the magnetoresistive element 4 has the second resistance value is referred to as a second current.
That is, the magnetoresistive body 4 has a second resistance value larger than the first resistance value described above when the first magnetization direction and the second magnetization direction are opposite directions. Further, the second current flowing through the magnetoresistive element 10 when the magnetoresistor 4 has the second resistance value is smaller than the first current when the magnetoresistor 4 has the first resistance value. The effect of causing a difference in the resistance value of the magnetoresistor 4 depending on the first magnetization direction of the first magnetic layer 41 and the second magnetization direction of the second magnetic layer 43 in the magnetoresistor 4 is referred to as tunnel magnetoresistance. This is called a (Tunnel Magneto Resistance: TMR) effect.
In the magnetoresistive element 10, the state in which the magnetoresistor 4 has the first resistance value can be associated as output data “1”. On the other hand, in the magnetoresistive element 10, the state in which the magnetoresistor 4 has the second resistance value can be associated as output data “0”. Therefore, the magnetoresistive element 10 can be used as a memory element by utilizing the difference in resistance value of the magnetoresistor 4.
The upper electrode 5 is desirably formed with a layer thickness of 33 nm to 47 nm, for example. The upper electrode 5 is preferably formed with a width of, for example, 100 nm to 150 nm.
第１選択トランジスタ２２ａ及び第２選択トランジスタ２２ｂは、半導体基板２１上に並んで形成されている。半導体基板２１は、例えばｎ型の導電型を有するシリコン基板から形成されることが望ましい。 The first selection transistor 22 a and the second selection transistor 22 b are formed side by side on the semiconductor substrate 21. The semiconductor substrate 21 is desirably formed from, for example, a silicon substrate having n-type conductivity.
第１選択トランジスタ２２ａは、第１ゲート電極２３ａ、ソース領域２４、及び第１ドレイン領域２５ａを備える。ソース領域２４及び第１ドレイン領域２５ａは、半導体基板２１内に形成されている。なお、第１ゲート電極２３ａは、ビア３０を介して第１ワード線２８ａに電気的に接続されている。 The first selection transistor 22a includes a first gate electrode 23a, a source region 24, and a first drain region 25a. The source region 24 and the first drain region 25 a are formed in the semiconductor substrate 21. The first gate electrode 23a is electrically connected to the first word line 28a through the via 30.
第２選択トランジスタ２２ｂは、第２ゲート電極２３ｂ、ソース領域２４、及び第２ドレイン領域２５ｂを備える。ソース領域２４及び第２ドレイン領域２５ｂは、半導体基板２１内に形成されている。なお、第２ゲート電極２３ｂは、ビア３０を介して第２ワード線２８ｂに電気的に接続されている。
なお、第１選択トランジスタ２２ａ及び第２選択トランジスタ２２ｂは、ソース領域２４を共有するように形成されている。ソース領域２４は、ビア３０を介してソース線２７に電気的に接続されている。
The second selection transistor 22b includes a second gate electrode 23b, a source region 24, and a second drain region 25b. The source region 24 and the second drain region 25 b are formed in the semiconductor substrate 21. The second gate electrode 23b is electrically connected to the second word line 28b through the via 30.
The first selection transistor 22a and the second selection transistor 22b are formed so as to share the source region 24. The source region 24 is electrically connected to the source line 27 through the via 30.
ソース線２７は、Ｙ方向に形成されている。ソース線２７は、ビア３０を介して、第１選択トランジスタ２２ａ及び第２選択トランジスタ２２ｂのソース領域２４と電気的に接続されている。 The source line 27 is formed in the Y direction. The source line 27 is electrically connected to the source region 24 of the first selection transistor 22a and the second selection transistor 22b through the via 30.
第１ワード線２８ａ及び第２ワード線２８ｂは、Ｙ方向にソース線２７を挟んで並行に形成されている。 The first word line 28a and the second word line 28b are formed in parallel with the source line 27 sandwiched in the Y direction.
複数のビット線３２は、Ｘ方向に、且つ並行に形成されている。Ｘ方向に並んだ磁気抵抗素子１０は、共通のビット線３２に接続されている。ビット線３２は、第２層間絶縁層３１及び磁気抵抗素子１０における上部電極５上に形成されている。ビット線３２は、第１層間絶縁層２６上に形成された複数の磁気抵抗素子１０を電気的に接続するように形成されている。 The plurality of bit lines 32 are formed in the X direction and in parallel. The magnetoresistive elements 10 arranged in the X direction are connected to a common bit line 32. The bit line 32 is formed on the second interlayer insulating layer 31 and the upper electrode 5 in the magnetoresistive element 10. The bit line 32 is formed so as to electrically connect the plurality of magnetoresistive elements 10 formed on the first interlayer insulating layer 26.
第１層間絶縁層２６は、半導体基板２１、第１選択トランジスタ２２ａ、及び第２選択トランジスタ２２ｂ上を覆うように形成されている。 The first interlayer insulating layer 26 is formed so as to cover the semiconductor substrate 21, the first selection transistor 22a, and the second selection transistor 22b.
配線層２９及びビア３０は、第１ドレイン領域２５ａ、又は第２ドレイン領域２５ｂに対して電気的に接続するように、第１層間絶縁層２６内に形成されている。ビア３０は、例えば０．３５μｍから０．５μｍの幅で形成されていることが望ましい。 The wiring layer 29 and the via 30 are formed in the first interlayer insulating layer 26 so as to be electrically connected to the first drain region 25a or the second drain region 25b. The via 30 is preferably formed with a width of 0.35 μm to 0.5 μm, for example.
第２層間絶縁層３１は、第１層間絶縁層２６及び磁気抵抗素子１０上を覆うように形成されている。なお、磁気抵抗素子１０上に形成された第２層間絶縁層３１は、磁気抵抗素子１０における上部電極５が露出する開口３３を備える。 The second interlayer insulating layer 31 is formed so as to cover the first interlayer insulating layer 26 and the magnetoresistive element 10. The second interlayer insulating layer 31 formed on the magnetoresistive element 10 includes an opening 33 through which the upper electrode 5 in the magnetoresistive element 10 is exposed.
図２及び図３は、本発明の半導体装置２０の製造方法を説明するものである。なお、図１Ａ及び図１Ｂで説明した構成と同様の構成には同一の符号を付し、説明を省略する。 2 and 3 illustrate a method for manufacturing the semiconductor device 20 of the present invention. In addition, the same code | symbol is attached | subjected to the structure similar to the structure demonstrated in FIG. 1A and FIG. 1B, and description is abbreviate | omitted.
図２Ａは、第１層間絶縁層２６内にビア３０が形成されているようすを示す図である。第１層間絶縁層２６は、第１選択トランジスタ２２ａ（不図示）及び第２選択トランジスタ２２ｂ（不図示）が既に形成されている半導体基板２１（不図示）上に形成されている。即ち、半導体基板２１上に第１層間絶縁層２６を形成する工程である。ビア３０の上端は、第１層間絶縁層２６の表面上に露出するように形成されている。第１層間絶縁層２６は、例えばＳｉＯ２から形成されていることが望ましい。ビア３０は、例えばタングステンから形成されていることが望ましい。即ち、第１層間絶縁層２６にビア３０を形成する工程である。 FIG. 2A is a diagram illustrating a state in which the via 30 is formed in the first interlayer insulating layer 26. The first interlayer insulating layer 26 is formed on a semiconductor substrate 21 (not shown) in which a first selection transistor 22a (not shown) and a second selection transistor 22b (not shown) are already formed. That is, the first interlayer insulating layer 26 is formed on the semiconductor substrate 21. The upper end of the via 30 is formed so as to be exposed on the surface of the first interlayer insulating layer 26. The first interlayer insulating layer 26 is preferably made of, for example, SiO 2 . The via 30 is preferably made of tungsten, for example. That is, this is a step of forming the via 30 in the first interlayer insulating layer 26.
図２Ｂは、第１層間絶縁層２６上に、且つビア３０の上端を覆うように、第１導電層３ａ、磁気抵抗体４ａ、及び第２導電層５ａを順次積層形成するようすを示す図である。
最初に、例えばスパッタ法により、第１層間絶縁層２６上に、且つビア３０の上端を覆うように、タンタル層が例えば４．５ｎｍから５．５ｎｍの層厚によって形成される。
次に、例えばスパッタ法により、タンタル層上にルテニウム層が例えば４０ｎｍから６０ｎｍの層厚によって形成される。このようにして、タンタル層及びルテニウム層とからなる積層体によって、第１導電層３ａが形成される。
次に、例えばスパッタ法により、第１導電層３ａ上に、白金マンガン層が例えば１０ｎｍから２０ｎｍの層厚によって形成される。次に、コバルト鉄層、ルテニウム層、及びコバルト鉄ボロン層の積層体が形成される。コバルト鉄層は、例えば２．０ｎｍから２．５ｎｍの層厚によって形成される。次に、ルテニウム層は、例えば０．５ｎｍから１．０ｎｍの層厚によって形成される。次に、コバルト鉄ボロン層は、例えば２．０ｎｍから２．５ｎｍの層厚によって形成される。このようにして、反強磁性体層及び磁性体層の積層体からなる第１磁性体層４１ａが形成される。
次に、例えばスパッタ法により、第１磁性体層４１ａのコバルト鉄ボロン層上に、非磁性体層４２ａとしての酸化マグネシウム層が例えば１．０ｎｍから１．５ｎｍの層厚によって形成される。
次に、例えばスパッタ法により、磁気抵抗体４ａ上に第２導電層５ａとしてのルテニウム層が例えば０．８ｎｍから１．２ｎｍの層厚によって形成される。
次に、例えばスパッタ法により、ルテニウム層上に第２導電層５ａとしてのタンタル層が例えば２５ｎｍから３５ｎｍの層厚によって形成される。
FIG. 2B is a diagram showing that the first conductive layer 3a, the magnetoresistive element 4a, and the second conductive layer 5a are sequentially stacked on the first interlayer insulating layer 26 so as to cover the upper end of the via 30. is there.
First, a tantalum layer is formed with a layer thickness of, for example, 4.5 nm to 5.5 nm on the first interlayer insulating layer 26 and covering the upper end of the via 30 by, for example, sputtering.
Next, a ruthenium layer is formed with a layer thickness of, for example, 40 nm to 60 nm on the tantalum layer by sputtering, for example. Thus, the 1st conductive layer 3a is formed with the laminated body which consists of a tantalum layer and a ruthenium layer.
Next, a platinum manganese layer is formed with a layer thickness of, for example, 10 nm to 20 nm on the first conductive layer 3a by, for example, sputtering. Next, a laminate of a cobalt iron layer, a ruthenium layer, and a cobalt iron boron layer is formed. The cobalt iron layer is formed with a layer thickness of 2.0 nm to 2.5 nm, for example. Next, the ruthenium layer is formed with a layer thickness of 0.5 nm to 1.0 nm, for example. Next, the cobalt iron boron layer is formed with a layer thickness of, for example, 2.0 nm to 2.5 nm. In this way, the first magnetic layer 41a made of a laminate of the antiferromagnetic layer and the magnetic layer is formed.
Next, a magnesium oxide layer as the nonmagnetic layer 42a is formed with a layer thickness of, for example, 1.0 nm to 1.5 nm on the cobalt iron boron layer of the first magnetic layer 41a by, for example, sputtering.
Next, a ruthenium layer as the second conductive layer 5a is formed with a layer thickness of, for example, 0.8 nm to 1.2 nm on the magnetoresistor 4a by, for example, sputtering.
Next, a tantalum layer as the second conductive layer 5a is formed on the ruthenium layer with a layer thickness of, for example, 25 nm to 35 nm by, for example, sputtering.
図２Ｃは、第１層間絶縁層２６上に形成された第２導電層５ａ及び磁気抵抗体４ａをパターニングし、次に第１導電層３ａをパターニングするようすを示す図である。
最初に、例えば、リソグラフィー工程及びエッチング工程により第２導電層５ａ、磁気抵抗体４ａ及び第１導電層３ａを例えば１．２μｍから１．８５μｍの幅でビア３０上に重なるようにパターニングする。
次に、リソグラフィー工程及びエッチング工程により第２導電層５ａを例えば１００ｎｍから１５０ｎｍの幅でパターニングする。次に、第２導電層５ａの最上層のタンタル層をハードマスクとして、通常の異方性エッチング法により、例えば１００ｎｍから１５０ｎｍの幅で磁気抵抗体４ａをパターニングする。このようにして、第１層間絶縁層２６上から突出する磁気抵抗素子１０が形成される。
FIG. 2C is a diagram showing patterning the second conductive layer 5a and the magnetoresistive element 4a formed on the first interlayer insulating layer 26, and then patterning the first conductive layer 3a.
First, for example, the second conductive layer 5a, the magnetic resistor 4a, and the first conductive layer 3a are patterned so as to overlap the via 30 with a width of, for example, 1.2 μm to 1.85 μm by a lithography process and an etching process.
Next, the second conductive layer 5a is patterned with a width of, for example, 100 nm to 150 nm by a lithography process and an etching process. Next, the magnetoresistive element 4a is patterned with a width of, for example, 100 nm to 150 nm by a normal anisotropic etching method using the uppermost tantalum layer of the second conductive layer 5a as a hard mask. In this manner, the magnetoresistive element 10 protruding from the first interlayer insulating layer 26 is formed.
図２Ｄは、第１層間絶縁層２６及び磁気抵抗素子１０上に、第２層間絶縁層３１を形成するようすを示す図である。図２Ｄに示すように、例えばＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、第２層間絶縁層３１が第１層間絶縁層２６及び磁気抵抗素子１０上に形成される。第２層間絶縁層３１は、例えばＳｉＯ２又はＳｉ３Ｎ４から形成されていることが望ましい。なお、この工程により、第１層間絶縁層２６上から突出した磁気抵抗素子１０における上部電極５上の第２層間絶縁層３１の部分も突出する。即ち、第１層間絶縁層２６の上に突出した前記素子を含めて第２層間絶縁層３１を形成することで、磁気抵抗素子１０の上に第２層間絶縁層３１の突出部を形成する工程である。 FIG. 2D is a diagram illustrating the formation of the second interlayer insulating layer 31 on the first interlayer insulating layer 26 and the magnetoresistive element 10. As shown in FIG. 2D, the second interlayer insulating layer 31 is formed on the first interlayer insulating layer 26 and the magnetoresistive element 10 by, for example, the Chemical Vapor Deposition (CVD) method. The second interlayer insulating layer 31 is preferably made of, for example, SiO 2 or Si 3 N 4 . By this step, the portion of the second interlayer insulating layer 31 on the upper electrode 5 in the magnetoresistive element 10 protruding from the first interlayer insulating layer 26 also protrudes. That is, the step of forming the protruding portion of the second interlayer insulating layer 31 on the magnetoresistive element 10 by forming the second interlayer insulating layer 31 including the element protruding on the first interlayer insulating layer 26. It is.
図２Ｅは、第２層間絶縁層３１上に、平坦な上面を有するレジスト層７を形成するようすを示す図である。図２Ｅに示すように、レジスト層７を例えば塗布回転数５０００ｒｐｍで塗布する。回転塗布後、レジスト層７は例えば１１０℃、３分間加熱することにより硬化される。前述した塗布条件により、２３９ｎｍから２５１ｎｍの層厚で平坦な上面を有するレジスト層７が形成される。なお、磁気抵抗素子１０が形成されている第２層間絶縁層３１上の突出部におけるレジスト層７は例えば１９０ｎｍから２２０ｎｍの層厚で形成される。上部電極５上の第２層間絶縁層３１の部分が突出しているため、上部電極５上の第２層間絶縁層３１の表面からレジスト層７表面までにおけるレジスト層７の層厚は薄い。一方、上部電極５上を除く領域に形成された第２層間絶縁層３１の表面からレジスト層７表面までにおけるレジスト層７の層厚は厚い。即ち、第２層間絶縁層３１の上に上面が平坦なレジスト層７を形成する工程である。 FIG. 2E is a diagram showing that a resist layer 7 having a flat upper surface is formed on the second interlayer insulating layer 31. As shown in FIG. 2E, the resist layer 7 is applied at a coating rotational speed of 5000 rpm, for example. After spin coating, the resist layer 7 is cured, for example, by heating at 110 ° C. for 3 minutes. The resist layer 7 having a flat top surface with a layer thickness of 239 nm to 251 nm is formed under the above-described coating conditions. The resist layer 7 in the protruding portion on the second interlayer insulating layer 31 where the magnetoresistive element 10 is formed is formed with a layer thickness of 190 nm to 220 nm, for example. Since the portion of the second interlayer insulating layer 31 on the upper electrode 5 protrudes, the layer thickness of the resist layer 7 from the surface of the second interlayer insulating layer 31 on the upper electrode 5 to the surface of the resist layer 7 is thin. On the other hand, the layer thickness of the resist layer 7 from the surface of the second interlayer insulating layer 31 formed in the region excluding the upper electrode 5 to the surface of the resist layer 7 is thick. That is, this is a step of forming a resist layer 7 having a flat upper surface on the second interlayer insulating layer 31.
図２Ｆは、磁気抵抗素子１０上の第２層間絶縁層３１が露出するまでレジスト層７を等方的に灰化するようすを示す図である。図２Ｆに示すように、レジスト層７は例えば不図示のダウンストリーム型アッシング装置を用いて等方的に灰化される。レジスト層７の灰化条件は、例えばパワー３００Ｗ、圧力０．５Ｔｏｒｒであることが望ましい。レジスト層７の灰化工程は、酸素雰囲気中で行われることが望ましい。レジスト層７の灰化速度は、例えば３２Å／秒であることが望ましい。
レジスト層７の灰化工程は、灰化速度のパラメータのみで制御することができる。また、酸素雰囲気中でレジスト層７の灰化工程を実施するため、第２層間絶縁層３１を形成するＳｉＯ２又はＳｉ３Ｎ４に対するエッチング選択比が無限大となる。そのため、このレジスト層７の灰化工程により、露出した第２層間絶縁層３１はエッチングされず、磁気抵抗素子１０上の第２層間絶縁層３１をそのまま露出することができる。
なお、上部電極５上の第２層間絶縁層３１の表面から、レジスト層７表面までにおけるレジスト層７の層厚は薄い。そのため、上部電極５上の第２層間絶縁層３１におけるレジスト層７は、早く除去される。一方、上部電極５上を除く領域に形成された第２層間絶縁層３１の表面から、レジスト層７表面までにおけるレジスト層７の層厚は厚い。そのため、上部電極５上を除いた第２層間絶縁層３１上方に形成されたレジスト層７は、上部電極５上の第２層間絶縁層３１におけるレジスト層７が灰化した後もそのまま残る。従って、レジスト層７に、上部電極５上の第２層間絶縁層３１の突出部が露出する第１開口３４が形成される。なお、上部電極５の形成位置と、第１開口３４の形成位置とは一致するため、上部電極５と第１開口３４との位置合わせマージンは不要となる。従って、すでに形成された第１層間絶縁層２６から突出する磁気抵抗素子１０の上部電極５を、上部電極５上に第１開口３４を有するレジストマスク形成工程に利用することによって、上部電極５と第１開口３４が自己整合的に形成される。即ち、第２層間絶縁層３１の突出部が露出するまでレジスト層７を削除する工程である。
FIG. 2F is a diagram showing that the resist layer 7 is isotropically ashed until the second interlayer insulating layer 31 on the magnetoresistive element 10 is exposed. As shown in FIG. 2F, the resist layer 7 is isotropically ashed using, for example, a downstream ashing device (not shown). The ashing conditions of the resist layer 7 are preferably, for example, a power of 300 W and a pressure of 0.5 Torr. The ashing process of the resist layer 7 is desirably performed in an oxygen atmosphere. The ashing speed of the resist layer 7 is desirably, for example, 32 liters / second.
The ashing process of the resist layer 7 can be controlled only by the ashing speed parameter. Further, since the ashing process of the resist layer 7 is performed in an oxygen atmosphere, the etching selectivity with respect to SiO 2 or Si 3 N 4 forming the second interlayer insulating layer 31 becomes infinite. Therefore, the exposed second interlayer insulating layer 31 is not etched by the ashing process of the resist layer 7, and the second interlayer insulating layer 31 on the magnetoresistive element 10 can be exposed as it is.
The layer thickness of the resist layer 7 from the surface of the second interlayer insulating layer 31 on the upper electrode 5 to the surface of the resist layer 7 is thin. Therefore, the resist layer 7 in the second interlayer insulating layer 31 on the upper electrode 5 is removed quickly. On the other hand, the layer thickness of the resist layer 7 from the surface of the second interlayer insulating layer 31 formed in the region excluding the upper electrode 5 to the surface of the resist layer 7 is thick. Therefore, the resist layer 7 formed above the second interlayer insulating layer 31 except on the upper electrode 5 remains as it is after the resist layer 7 in the second interlayer insulating layer 31 on the upper electrode 5 is ashed. Accordingly, a first opening 34 is formed in the resist layer 7 to expose the protruding portion of the second interlayer insulating layer 31 on the upper electrode 5. Since the formation position of the upper electrode 5 and the formation position of the first opening 34 coincide with each other, an alignment margin between the upper electrode 5 and the first opening 34 is not necessary. Therefore, by using the upper electrode 5 of the magnetoresistive element 10 protruding from the already formed first interlayer insulating layer 26 in a resist mask forming process having the first opening 34 on the upper electrode 5, The first opening 34 is formed in a self-aligning manner. That is, the resist layer 7 is deleted until the protruding portion of the second interlayer insulating layer 31 is exposed.
図３Ａは、磁気抵抗素子１０の上部電極５が露出するまで第２層間絶縁層３１をエッチングするようすを示す図である。例えばフッ素系ガスを用いた異方性エッチング法によって、図２Ｆに示す第１開口３４によって露出された第２層間絶縁層３１がエッチングされる。なお、第２層間絶縁層３１のエッチング工程は、異方性エッチング法に限らず、フッ酸含有溶液を用いたウェットエッチング法によって行われても良い。上部電極５は、第１層間絶縁層２６から突出して形成されているため、第２層間絶縁層３１のエッチング工程によって、第２層間絶縁層３１に上部電極５が露出する第２開口３３が形成される。第２開口３３から磁気抵抗素子１０の上部電極５が露出した部分は、後述するビット線３２のコンタクト面となる。即ち、レジスト層７をマスクとして磁気抵抗素子１０の上面が露出するまで第２層間絶縁層３１をエッチングする工程である。 FIG. 3A is a diagram showing that the second interlayer insulating layer 31 is etched until the upper electrode 5 of the magnetoresistive element 10 is exposed. For example, the second interlayer insulating layer 31 exposed through the first opening 34 shown in FIG. 2F is etched by an anisotropic etching method using a fluorine-based gas. The etching process of the second interlayer insulating layer 31 is not limited to the anisotropic etching method, and may be performed by a wet etching method using a hydrofluoric acid-containing solution. Since the upper electrode 5 is formed so as to protrude from the first interlayer insulating layer 26, the second opening 33 through which the upper electrode 5 is exposed is formed in the second interlayer insulating layer 31 by the etching process of the second interlayer insulating layer 31. Is done. A portion where the upper electrode 5 of the magnetoresistive element 10 is exposed from the second opening 33 becomes a contact surface of the bit line 32 described later. That is, the second interlayer insulating layer 31 is etched using the resist layer 7 as a mask until the upper surface of the magnetoresistive element 10 is exposed.
図３Ｂは、第２層間絶縁層３１上のレジスト層７を除去するようすを示す図である。図３Ｂに示すように、不図示の灰化用の溶液、又はレジスト層７の剥離液を用いて、第２層間絶縁層３１上からレジスト層７が除去される。 FIG. 3B is a diagram showing that the resist layer 7 on the second interlayer insulating layer 31 is removed. As shown in FIG. 3B, the resist layer 7 is removed from the second interlayer insulating layer 31 using a solution for ashing (not shown) or a stripping solution for the resist layer 7.
図３Ｃは、第２層間絶縁層３１及び磁気抵抗素子１０の上部電極５上にビット線３２を形成するようすを示す図である。図３Ｃに示すように、先ず不図示の導電層が、例えばスパッタ法によって、第２層間絶縁層３１及び磁気抵抗素子１０の上部電極５上に形成される。スパッタは、アルゴン雰囲気中で行われることが望ましい。導電層は、例えばアルミニウムからなることが望ましい。導電層は、例えば３５０ｎｍから４５０ｎｍの層厚で形成されることが望ましい。次いで、不図示のレジスト層が導電膜上に形成される。次いで、レジスト層を露光及び現像することにより、レジスト層が磁気抵抗素子１０の上部電極５上に重なるようにパターニングされる。次いで、例えば塩素系ガスを用いた異方性エッチング法により、レジスト層をマスクとして、導電層がパターニングされる。このような工程を経て、第２層間絶縁層３１及び磁気抵抗素子１０の上部電極５上に、ビット線３２が形成される。
以上説明した図２Ａから図３Ｃまでの工程を経て、磁気抵抗素子１０を備える半導体装置２０が形成される。
FIG. 3C is a diagram showing that the bit line 32 is formed on the second interlayer insulating layer 31 and the upper electrode 5 of the magnetoresistive element 10. As shown in FIG. 3C, a conductive layer (not shown) is first formed on the second interlayer insulating layer 31 and the upper electrode 5 of the magnetoresistive element 10 by, for example, sputtering. Sputtering is preferably performed in an argon atmosphere. The conductive layer is preferably made of aluminum, for example. The conductive layer is preferably formed with a layer thickness of 350 nm to 450 nm, for example. Next, a resist layer (not shown) is formed on the conductive film. Next, by exposing and developing the resist layer, the resist layer is patterned so as to overlap the upper electrode 5 of the magnetoresistive element 10. Next, the conductive layer is patterned by an anisotropic etching method using, for example, a chlorine-based gas, using the resist layer as a mask. Through these steps, the bit line 32 is formed on the second interlayer insulating layer 31 and the upper electrode 5 of the magnetoresistive element 10.
2A to 3C described above, the semiconductor device 20 including the magnetoresistive element 10 is formed.
本実施例に係る半導体装置２０の製造方法によれば、先ず、第１層間絶縁層２６の上に突出する磁気抵抗素子１０が形成される。次いで、第１層間絶縁層２６の上に突出した磁気抵抗素子１０を含めて第２層間絶縁層３１を形成することで、磁気抵抗素子１０の上に第２層間絶縁層３１が突出する。次いで、第２層間絶縁層３１の上に上面が平坦なレジスト層７が形成される。上部電極５上の第２層間絶縁層３１の表面から、レジスト層７表面までにおけるレジスト層７の層厚は薄く形成される。そのため、上部電極５上の第２層間絶縁層３１上に形成されたレジスト層７は、早く除去される。一方、上部電極５上を除く領域に形成された第２層間絶縁層３１の表面から、レジスト層７表面までにおけるレジスト層７の層厚は厚く形成される。そのため、上部電極５上を除く領域に形成された第２層間絶縁層３１上のレジスト層７は、上部電極５上の第２層間絶縁層３１におけるレジスト層７が灰化した後もそのまま残る。次いで、第２層間絶縁層３１の突出部が露出するまでレジスト層７を削除する工程により、レジスト層７に上部電極５上の第２層間絶縁層３１の突出部が露出する第１開口３４が形成される。上部電極５の形成位置と、レジスト層７に形成される第１開口３４の形成位置とは一致するため、上部電極５と第１開口３４が自己整合的に形成される。 According to the method for manufacturing the semiconductor device 20 according to the present embodiment, first, the magnetoresistive element 10 protruding on the first interlayer insulating layer 26 is formed. Next, by forming the second interlayer insulating layer 31 including the magnetoresistive element 10 protruding on the first interlayer insulating layer 26, the second interlayer insulating layer 31 protrudes on the magnetoresistive element 10. Next, a resist layer 7 having a flat upper surface is formed on the second interlayer insulating layer 31. The layer thickness of the resist layer 7 from the surface of the second interlayer insulating layer 31 on the upper electrode 5 to the surface of the resist layer 7 is formed thin. Therefore, the resist layer 7 formed on the second interlayer insulating layer 31 on the upper electrode 5 is removed quickly. On the other hand, the layer thickness of the resist layer 7 from the surface of the second interlayer insulating layer 31 formed in the region excluding the upper electrode 5 to the surface of the resist layer 7 is formed thick. Therefore, the resist layer 7 on the second interlayer insulating layer 31 formed in a region except on the upper electrode 5 remains even after the resist layer 7 in the second interlayer insulating layer 31 on the upper electrode 5 is ashed. Next, by removing the resist layer 7 until the protruding portion of the second interlayer insulating layer 31 is exposed, the first opening 34 in which the protruding portion of the second interlayer insulating layer 31 on the upper electrode 5 is exposed to the resist layer 7. It is formed. Since the formation position of the upper electrode 5 coincides with the formation position of the first opening 34 formed in the resist layer 7, the upper electrode 5 and the first opening 34 are formed in a self-aligned manner.
次いで、レジスト層７をマスクとして磁気抵抗素子１０の上面にある上部電極５が露出するまで第２層間絶縁層３１をエッチングする工程によって、第２層間絶縁層３１から上部電極５が露出する第２開口３３が形成される。上述したように、レジスト層７に形成される第１開口３４は、上部電極５と自己整合的に形成されている。上部電極５と自己整合的に形成された第１開口３４によって露出された第２層間絶縁層３１がエッチングされて第２開口３３が形成されるため、第２開口３３は第１開口３４と同様に上部電極５と自己整合的に形成される。第２開口３３は、上部電極５の形成位置に合わせて形成されるため、第２開口３３と磁気抵抗素子１０との間の位置合わせマージンが必要なくなる。そのため、磁気抵抗素子１０同様に第２開口３３も最小寸法で形成される。従って、磁気抵抗素子１０の最小形成寸法に合わせて自己整合的にビット線３２とのコンタクト面を形成することができる。そのため、露光装置の最小加工寸法に律速せず、簡便で自己整合な方法で形成されたボーダレスコンタクトを有する半導体装置の製造方法を提供することができる。 Next, by etching the second interlayer insulating layer 31 until the upper electrode 5 on the upper surface of the magnetoresistive element 10 is exposed using the resist layer 7 as a mask, the second electrode in which the upper electrode 5 is exposed from the second interlayer insulating layer 31 is exposed. An opening 33 is formed. As described above, the first opening 34 formed in the resist layer 7 is formed in a self-aligned manner with the upper electrode 5. Since the second interlayer insulating layer 31 exposed by the first opening 34 formed in a self-aligned manner with the upper electrode 5 is etched to form the second opening 33, the second opening 33 is the same as the first opening 34. Are formed in a self-aligned manner with the upper electrode 5. Since the second opening 33 is formed in accordance with the position where the upper electrode 5 is formed, an alignment margin between the second opening 33 and the magnetoresistive element 10 is not necessary. Therefore, like the magnetoresistive element 10, the second opening 33 is also formed with a minimum dimension. Therefore, the contact surface with the bit line 32 can be formed in a self-aligned manner in accordance with the minimum formation size of the magnetoresistive element 10. Therefore, it is possible to provide a method of manufacturing a semiconductor device having a borderless contact formed by a simple and self-aligned method without being limited by the minimum processing size of the exposure apparatus.
なお、これまで説明してきた形状を有する素子は磁気抵抗素子として説明しているが、本実施例は磁気抵抗素子に制限されるものではない。磁気抵抗素子のほかには、抵抗変化素子及び位相変化素子など、同様の形状を有する素子の最上層面に外部配線を設ける構造であればよい。 In addition, although the element which has the shape demonstrated so far is demonstrated as a magnetoresistive element, a present Example is not restrict | limited to a magnetoresistive element. In addition to the magnetoresistive element, any structure may be used as long as external wiring is provided on the uppermost surface of an element having the same shape, such as a resistance change element and a phase change element.
（付記１）
基板上に第１絶縁層を形成する工程と、
前記第１絶縁層の上に素子を形成する工程と、
前記第１絶縁層の上に、前記素子を覆う第２絶縁層を形成することで、前記素子の上に前記第２絶縁層の突出部を形成する工程と、
前記第２絶縁層の上に上面が平坦なレジスト層を形成する工程と、
前記第２絶縁層の前記突出部が露出するまで前記レジスト層を削除する工程と、
前記レジスト層をマスクとして前記素子の上面が露出するまで前記第２絶縁層をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
(Appendix 1)
Forming a first insulating layer on the substrate;
Forming an element on the first insulating layer;
Forming a projecting portion of the second insulating layer on the element by forming a second insulating layer covering the element on the first insulating layer;
Forming a resist layer having a flat upper surface on the second insulating layer;
Removing the resist layer until the protruding portion of the second insulating layer is exposed;
Etching the second insulating layer until the upper surface of the element is exposed using the resist layer as a mask;
A method for manufacturing a semiconductor device, comprising:
（付記２）
前記第２絶縁層及び前記素子上に配線層を形成する工程を更に備えることを特徴とする付記１に記載の半導体装置の製造方法。
(Appendix 2)
The method for manufacturing a semiconductor device according to appendix 1, further comprising a step of forming a wiring layer on the second insulating layer and the element.
（付記３）
前記第２絶縁層は、ＳｉＯ２又はＳｉ３Ｎ４からなることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
(Appendix 3)
The method for manufacturing a semiconductor device according to appendix 1 or appendix 2, wherein the second insulating layer is made of SiO 2 or Si 3 N 4 .
（付記４）
前記第２絶縁層の前記突出部が露出するまで前記レジスト層を削除する前記工程は、酸素雰囲気中で行われることを特徴とする付記１乃至付記３の何れか１つに記載の半導体装置の製造方法。
(Appendix 4)
4. The semiconductor device according to claim 1, wherein the step of removing the resist layer until the protruding portion of the second insulating layer is exposed is performed in an oxygen atmosphere. Production method.
（付記５）
前記第１絶縁層にビアを形成する工程をさらに含み、
前記素子は、前記ビアに接続する下部電極と、前記配線層に接続する上部電極と、前記下部電極と前記上部電極間に第１磁性体層、非磁性体層、及び第２磁性体層が順次積層されて形成された磁気抵抗体と、を有することを特徴とする付記１乃至付記４の何れか１つに記載の半導体装置の製造方法。
(Appendix 5)
Forming a via in the first insulating layer;
The element includes a lower electrode connected to the via, an upper electrode connected to the wiring layer, a first magnetic layer, a nonmagnetic layer, and a second magnetic layer between the lower electrode and the upper electrode. A method of manufacturing a semiconductor device according to any one of appendix 1 to appendix 4, wherein the magnetoresistors are sequentially stacked.
（付記６）
前記磁気抵抗体は、前記第１磁性層の第１磁化方向、前記第２磁性体の第２磁化方向が同一方向のときに第１抵抗値を有し、前記磁気抵抗体は、前記第１磁化方向及び前記第２磁化方向が反対方向のときに、前記第１抵抗値よりも大きい第２抵抗値を有することを特徴とする付記５に記載の半導体装置の製造方法。
(Appendix 6)
The magnetoresistor has a first resistance value when the first magnetization direction of the first magnetic layer and the second magnetization direction of the second magnetic body are the same direction, and the magnetoresistor The method of manufacturing a semiconductor device according to appendix 5, wherein the second resistance value is larger than the first resistance value when the magnetization direction and the second magnetization direction are opposite directions.
（付記７）
前記素子は、凸型形状を有することを特徴とする付記１乃至付記５の何れか１つに記載の半導体装置の製造方法。
(Appendix 7)
6. The method of manufacturing a semiconductor device according to any one of appendices 1 to 5, wherein the element has a convex shape.
（付記８）
前記素子は、磁気抵抗素子、抵抗変化素子、又は位相変化素子であることを特徴とする付記１乃至付記６の何れか１つに記載の半導体装置の製造方法。
(Appendix 8)
7. The method of manufacturing a semiconductor device according to any one of appendix 1 to appendix 6, wherein the element is a magnetoresistive element, a resistance change element, or a phase change element.
３ 下部電極
３ａ 第１導電層
４ 磁気抵抗体
４ａ 磁気抵抗体
５ 上部電極
５ａ 第２導電層
７ レジスト層
１０ 磁気抵抗素子
２０ 半導体装置
２１ 半導体基板
２２ａ 第１選択トランジスタ
２２ｂ 第２選択トランジスタ
２３ａ 第１ゲート電極
２３ｂ 第２ゲート電極
２４ ソース領域
２５ａ 第１ドレイン領域
２５ｂ 第２ドレイン領域
２６ 第１層間絶縁層
２７ ソース線
２８ａ 第１ワード線
２８ｂ 第２ワード線
２９ 配線層
３０ ビア
３１ 第２層間絶縁層
３２ ビット線
３３ 開口、第２開口
３４ 第１開口
４１、４１ａ 第１磁性体層
４２、４２ａ 非磁性体層
４３、４３ａ 第２磁性体層
DESCRIPTION OF SYMBOLS 3 Lower electrode 3a 1st conductive layer 4 Magnetoresistive 4a Magnetoresistive 5 Upper electrode 5a 2nd conductive layer 7 Resist layer 10 Magnetoresistive element 20 Semiconductor device 21 Semiconductor substrate 22a 1st selection transistor 22b 2nd selection transistor 23a 1st Gate electrode 23b Second gate electrode 24 Source region 25a First drain region 25b Second drain region 26 First interlayer insulating layer 27 Source line 28a First word line 28b Second word line 29 Wiring layer 30 Via 31 Second interlayer insulating layer 32 bit line 33 opening, second opening 34 first opening 41, 41a first magnetic layer 42, 42a non-magnetic layer 43, 43a second magnetic layer
Claims (5)
前記第１絶縁層の上に素子を形成する工程と、
前記第１絶縁層の上に、前記素子を覆う第２絶縁層を形成することで、前記素子の上に前記第２絶縁層の突出部を形成する工程と、
前記第２絶縁層の上に上面が平坦なレジスト層を形成する工程と、
前記第２絶縁層の前記突出部が露出するまで前記レジスト層を削除する工程と、
前記レジスト層をマスクとして前記素子の上面が露出するまで前記第２絶縁層をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a first insulating layer on the substrate;
Forming an element on the first insulating layer;
Forming a projecting portion of the second insulating layer on the element by forming a second insulating layer covering the element on the first insulating layer;
Forming a resist layer having a flat upper surface on the second insulating layer;
Removing the resist layer until the protruding portion of the second insulating layer is exposed;
Etching the second insulating layer until the upper surface of the element is exposed using the resist layer as a mask;
A method for manufacturing a semiconductor device, comprising:
前記素子は、前記ビアに接続する下部電極と、前記配線層に接続する上部電極と、前記下部電極と前記上部電極間に第１磁性体層、非磁性体層、及び第２磁性体層が順次積層されて形成された磁気抵抗体と、を有することを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体装置の製造方法。
Forming a via in the first insulating layer;
The element includes a lower electrode connected to the via, an upper electrode connected to the wiring layer, a first magnetic layer, a nonmagnetic layer, and a second magnetic layer between the lower electrode and the upper electrode. 5. The method of manufacturing a semiconductor device according to claim 1, further comprising: a magnetoresistor formed by being sequentially laminated. 6.
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Citations (4)
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|---|---|---|---|---|
| JPS61216329A (en) * | 1985-03-20 | 1986-09-26 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
| JPH05226481A (en) * | 1992-02-12 | 1993-09-03 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPH0629287A (en) * | 1992-01-16 | 1994-02-04 | Samsung Electron Co Ltd | Flattening method of semiconductor substrate |
| JP2004006713A (en) * | 2002-04-05 | 2004-01-08 | Toshiba Corp | Magnetic storage device and method of manufacturing the same |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216329A (en) * | 1985-03-20 | 1986-09-26 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
| JPH0629287A (en) * | 1992-01-16 | 1994-02-04 | Samsung Electron Co Ltd | Flattening method of semiconductor substrate |
| JPH05226481A (en) * | 1992-02-12 | 1993-09-03 | Seiko Epson Corp | Manufacture of semiconductor device |
| JP2004006713A (en) * | 2002-04-05 | 2004-01-08 | Toshiba Corp | Magnetic storage device and method of manufacturing the same |
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