JP2010130883A - Step-up/step-down power controller and method of controlling step-up/step-down power supply - Google Patents
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Abstract
Description
開示の装置及び方法は、昇降圧電源制御装置および昇降圧電源制御方法に関する。 The disclosed apparatus and method relate to a buck-boost power supply control device and a buck-boost power supply control method.
図１は、従来の昇降圧電源制御装置である。この昇降圧電源制御装置は、入力電圧（ＶＩＮ）を昇圧電圧（ＶＤＯ）まで昇圧する昇圧部１００と、昇圧電圧（ＶＤＯ）を入力し、ＰＭＯＳトランジスタＭ１のオン抵抗を制御することで出力電圧（ＶＯＵＴ）を出力する降圧部２００とで構成されている。
FIG. 1 shows a conventional buck-boost power supply control device. This step-up / step-down power supply control device receives a
昇圧部１００では、入力電圧（ＶＩＮ）と昇圧電圧（ＶＤＯ）との差が大きいほど、ＮＭＯＳトランジスタＭ２００のオン状態期間を長く、ＰＭＯＳトランジスタＭ３００のオフ状態期間を短くする。これにより、コイルＬ１に蓄えられるコイル電流（ＩＬ）を多くし、昇圧電圧（ＶＤＯ）を出力する。また、入力電圧（ＶＩＮ）と昇圧電圧（ＶＤＯ）との差が小さいほど、ＮＭＯＳトランジスタＭ２００のオン状態期間を短く、ＰＭＯＳトランジスタＭ３００のオフ状態期間を長くする。これにより、コイルＬ１に蓄えられるコイル電流（ＩＬ）を少なくし、昇圧電圧（ＶＤＯ）を出力する。
In the
降圧部２００では昇圧電圧（ＶＤＯ）を入力し、昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ１００で電圧降下することにより、出力電圧（ＶＯＵＴ）を出力する。このときＰＭＯＳトランジスタＭ１００は非飽和領域（線形領域）での使用であり、ＰＭＯＳトランジスタＭ１００で消費されるエネルギーが多くなる。
The step-down
降圧部２００では、出力電圧（ＶＯＵＴ）の分圧値と設定電圧（ＶＲＥＦ）との差によってＰＭＯＳトランジスタＭ１００のオン抵抗を制御する。オン抵抗の制御により、降圧部２００は出力電圧（ＶＯＵＴ）を制御する。なお、昇圧電圧（ＶＤＯ）は出力電圧（ＶＯＵＴ）より高くなければならない。降圧部２００は降圧動作しかできないからである。
In the step-
一般的な昇降圧電源制御装置は、入力電圧（ＶＩＮ）を昇圧電圧（ＶＤＯ）まで昇圧する昇圧部１００と、昇圧電圧（ＶＤＯ）を入力し、ＰＭＯＳトランジスタＭ１００のオン抵抗を制御することで出力電圧（ＶＯＵＴ）を出力する降圧部２００とで構成される。昇降圧電源制御装置は入力電圧（ＶＩＮ）の変動により、降圧動作モード・昇降圧動作モード・昇圧動作モード、各モードの何れかで動作する。
A general step-up / step-down power supply control device receives a
開示の装置及び方法は、入力電圧の電圧値が変動する場合において、入出力電圧間の電圧変換動作を最適化して不要な電圧変換動作を抑制することで、低消費電力化を図ることが可能な昇降圧電源制御装置および昇降圧電源制御方法を提供することを目的とする。 The disclosed apparatus and method can reduce power consumption by optimizing the voltage conversion operation between input and output voltages and suppressing unnecessary voltage conversion operations when the voltage value of the input voltage fluctuates. An object of the present invention is to provide a step-up / down power supply control device and a step-up / down power supply control method.
開示する昇降圧電源制御装置は、入力電圧を昇圧電圧に昇圧して、昇圧端子に昇圧電圧を出力する昇圧制御を行う昇圧部と、昇圧端子と出力端子とを接続する第１トランジスタの導通状態を制御することにより、出力端子に昇圧電圧を降圧して出力する降圧制御を行う降圧部とを備える。昇圧部は、入力電圧が出力電圧より高い第１基準電圧を下回る場合に昇圧制御を行い、入力電圧が第１基準電圧を上回る場合に昇圧制御を停止して昇圧端子に入力電圧を出力する。降圧部は、入力電圧が出力電圧より低い第２基準電圧を上回る場合に第１トランジスタを非飽和領域で制御し、入力電圧が第２基準電圧を下回る場合に第１トランジスタを飽和領域で制御する。 A disclosed step-up / down power supply control device boosts an input voltage to a boosted voltage and outputs a boosted voltage to a boosted terminal, and a conduction state of a first transistor that connects the boosted terminal and the output terminal And a step-down unit that performs step-down control for stepping down and outputting the step-up voltage to the output terminal. The step-up unit performs step-up control when the input voltage falls below a first reference voltage that is higher than the output voltage, and stops step-up control and outputs the input voltage to the step-up terminal when the input voltage exceeds the first reference voltage. The step-down unit controls the first transistor in the non-saturation region when the input voltage exceeds a second reference voltage lower than the output voltage, and controls the first transistor in the saturation region when the input voltage falls below the second reference voltage. .
開示する昇降圧電源制御方法は、入力電圧が出力電圧より高い第１基準電圧を下回る場合に、入力電圧を昇圧電圧に昇圧して、昇圧電圧を出力する昇圧制御を行うステップと、入力電圧が第１基準電圧を上回る場合に、昇圧制御を停止して、入力電圧を出力するステップと、入力電圧が出力電圧より低い第２基準電圧を上回る場合に、第１トランジスタを非飽和領域で制御するステップと、入力電圧が第２基準電圧を下回る場合に、第１トランジスタを飽和領域で制御するステップとを有する。 The disclosed step-up / step-down power supply control method includes a step of boosting an input voltage to a boosted voltage and outputting a boosted voltage when the input voltage falls below a first reference voltage higher than the output voltage; When the voltage exceeds the first reference voltage, the step-up control is stopped and the input voltage is output. When the input voltage exceeds the second reference voltage lower than the output voltage, the first transistor is controlled in the non-saturation region. And a step of controlling the first transistor in a saturation region when the input voltage is lower than the second reference voltage.
これにより、入力電圧と出力電圧との電圧値の大小関係によらず、入力電圧を昇圧し、第１トランジスタを非飽和領域の導通状態で制御する従来技術に比して、入力電圧が変動する場合において、入力電圧と出力電圧との電圧差に応じて電圧変換動作を最適化して不要な電圧変換動作を抑制することができるので、低消費電力化を図ることができる。 As a result, the input voltage fluctuates as compared with the conventional technique in which the input voltage is boosted and the first transistor is controlled in the conductive state in the non-saturation region regardless of the magnitude relationship between the input voltage and the output voltage. In this case, since the voltage conversion operation can be optimized according to the voltage difference between the input voltage and the output voltage to suppress unnecessary voltage conversion operation, power consumption can be reduced.
開示の昇降圧電源制御装置および昇降圧電源制御方法によれば、入力電圧の電圧値が変動する場合において、入出力間の電圧変換動作を最適化して不要な電圧変換動作を抑制することで、低消費電力化を図ることが可能な昇降圧電源制御装置および昇降圧電源制御方法を提供することができる。 According to the disclosed buck-boost power control device and buck-boost power control method, when the voltage value of the input voltage fluctuates, by optimizing the voltage conversion operation between the input and output and suppressing unnecessary voltage conversion operation, A buck-boost power supply control device and a buck-boost power supply control method capable of reducing power consumption can be provided.
図２を参照し、第１実施形態の回路構成について説明する。１が昇降圧電源制御装置である。２が昇圧部である。３が降圧部である。増幅器ＡＭＰ１、抵抗素子Ｒ１、抵抗素子Ｒ２、ＮＭＯＳトランジスタＭ４、およびスイッチ素子ＳＷ３で、降圧部３が構成されている。
The circuit configuration of the first embodiment will be described with reference to FIG.
昇降圧電源制御装置１の外部構成について説明する。昇降圧電源制御装置１の電源端子ＶＣＣとコイルＬ１の一端子とに入力電圧（ＶＩＮ）が入力される。コイルＬ１の他端子は、ＮＭＯＳトランジスタＭ２のドレイン端子とＰＭＯＳトランジスタＭ３のドレイン端子とに接続されている。ＮＭＯＳトランジスタＭ２のゲート端子は昇降圧電源制御装置１の出力端子ＯＵＴ１に接続されている。ＮＭＯＳトランジスタＭ２のソース端子は接地されている。
The external configuration of the step-up / step-down power
ＰＭＯＳトランジスタＭ３のゲート端子は昇降圧電源制御装置１の出力端子ＯＵＴ２に接続されている。ＰＭＯＳトランジスタＭ３のソース端子は昇降圧電源制御装置１の帰還端子ＦＢ１に接続されている。昇降圧電源制御装置１の帰還端子ＦＢ１は、コンデンサＣ２の一端子とＰＭＯＳトランジスタＭ１のソース端子とに接続されている。コンデンサＣ２の他端子は接地されている。ＰＭＯＳトランジスタＭ３のソース端子から昇圧電圧（ＶＤＯ）が出力される。
The gate terminal of the PMOS transistor M3 is connected to the output terminal OUT2 of the buck-boost power
ＰＭＯＳトランジスタＭ１のゲート端子は昇降圧電源制御装置１の出力端子ＯＵＴ３に接続されている。ＰＭＯＳトランジスタＭ１のドレイン端子は昇降圧電源制御装置１の帰還端子ＦＢ２に接続されている。昇降圧電源制御装置１の帰還端子ＦＢ２は、出力コンデンサＣ１の一端子と出力端子ＶＯＵＴと昇降圧電源制御装置１の帰還端子ＦＢ３とに接続されている。出力コンデンサＣ１の他端子は接地されている。出力端子ＶＯＵＴに出力される電圧が出力電圧（ＶＯＵＴ）である。
The gate terminal of the PMOS transistor M1 is connected to the output terminal OUT3 of the step-up / down
昇降圧電源制御装置１の内部構成について説明する。昇降圧電源制御装置１の電源端子ＶＣＣは、比較器ＣＭＰ１の非反転入力端子と比較器ＣＭＰ２の非反転入力端子とに接続されている。比較器ＣＭＰ１の反転入力端子には第１基準電圧（ＶＲＥＦ１）が入力されている。比較器ＣＭＰ２の反転入力端子には第２基準電圧（ＶＲＥＦ２）が入力されている。
The internal configuration of the step-up / step-down power
第１基準電圧（ＶＲＥＦ１）と第２基準電圧（ＶＲＥＦ２）とは、昇降圧電源制御装置１がどの動作モードで動作するかを設定する際の入力電圧（ＶＩＮ）のしきい値電圧である。ここでは、第１基準電圧（ＶＲＥＦ１）は出力電圧（ＶＯＵＴ）より電圧値が高く設定されており、第２基準電圧（ＶＲＥＦ２）は出力電圧（ＶＯＵＴ）より電圧値が低く設定されているものとする。
The first reference voltage (VREF1) and the second reference voltage (VREF2) are threshold voltages of the input voltage (VIN) when setting in which operation mode the step-up / step-down power
入力電圧（ＶＩＮ）が第２基準電圧（ＶＲＥＦ２）を上回り、かつ第１基準電圧（ＶＲＥＦ１）を下回る場合には、昇降圧電源制御装置１は昇降圧動作モードで動作する。入力電圧（ＶＩＮ）が第１基準電圧（ＶＲＥＦ１）を上回る場合には、昇降圧電源制御装置１は降圧動作モードで動作する。入力電圧（ＶＩＮ）が第２基準電圧（ＶＲＥＦ２）を下回る場合には、昇降圧電源制御装置１は昇圧動作モードで動作する。
When the input voltage (VIN) exceeds the second reference voltage (VREF2) and falls below the first reference voltage (VREF1), the step-up / step-down power
論理回路ＬＯＧＩＣは、入力電圧（ＶＩＮ）の電圧値に応じて昇降圧電源制御装置１における入出力間の電圧変換の際の動作モードを制御する回路である。入力端子Ｎ１、Ｎ２には、入力電圧（ＶＩＮ）の電圧値の検出結果が入力される。入力端子Ｎ１は比較器ＣＭＰ１の出力端子に接続され、入力端子Ｎ２は比較器ＣＭＰ２の出力端子に接続されている。
The logic circuit LOGIC is a circuit that controls an operation mode at the time of voltage conversion between input and output in the step-up / step-down power
出力端子Ｓ１からは、昇圧部２における昇圧動作の動作と停止を制御する信号が出力される。出力端子Ｓ１は昇圧部２の動作モード切替え端子ＳＤに接続されている。昇圧部２の動作モード切替え端子ＳＤに入力される信号に応じて、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３との導通が制御される。
From the output terminal S1, a signal for controlling the operation and stop of the boost operation in the
出力端子Ｓ２からは、昇圧部２への２つの帰還ループの形成を制御するスイッチ素子ＳＷ１、ＳＷ２の導通を制御する信号が出力される。出力端子Ｓ２はスイッチ素子ＳＷ１の制御端子とスイッチ素子ＳＷ２の制御端子とに接続されている。スイッチ素子ＳＷ１とスイッチ素子ＳＷ２とは、何れか一方が導通する。
From the output terminal S2, a signal for controlling the conduction of the switch elements SW1 and SW2 for controlling the formation of two feedback loops to the
出力端子Ｓ３、Ｓ４からは、降圧部３の降圧動作を制御する信号が出力される。出力端子Ｓ３はスイッチ素子ＳＷ３の制御端子に接続されている。出力端子Ｓ４はＮＭＯＳトランジスタＭ４のゲート端子に接続されている。
A signal for controlling the step-down operation of the step-down
昇降圧電源制御装置１の帰還端子ＦＢ１はスイッチ素子ＳＷ１の一端子に接続されている。昇降圧電源制御装置１の帰還端子ＦＢ３はスイッチ素子ＳＷ２の一端子に接続されている。スイッチ素子ＳＷ１の他端子とスイッチ素子ＳＷ２の他端子とは、昇圧部２の帰還端子ＦＢ４に接続されている。昇圧部２の出力端子Ｑ１は昇降圧電源制御装置１の出力端子ＯＵＴ１に接続されている。昇圧部２の出力端子Ｑ２は昇降圧電源制御装置１の出力端子ＯＵＴ２に接続されている。昇圧部２の出力端子Ｑ１は、ＮＭＯＳトランジスタＭ２のオン・オフする信号を出力する端子である。昇圧部２の出力端子Ｑ２は、ＰＭＯＳトランジスタＭ３のオン・オフする信号を出力する。
The feedback terminal FB1 of the step-up / down
昇降圧電源制御装置１の帰還端子ＦＢ２はスイッチ素子ＳＷ３の一端子に接続されている。スイッチ素子ＳＷ３の他端子は抵抗素子Ｒ１の一端子に接続されている。抵抗素子Ｒ１の他端子は抵抗素子Ｒ２の一端子に接続されている。抵抗素子Ｒ２の他端子は接地されている。抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧回路を構成している。抵抗素子Ｒ１の他端子と抵抗素子Ｒ２の一端子との接続点が、分圧回路の分圧点である。この分圧点が増幅器ＡＭＰ１の非反転入力端子に接続されている。
The feedback terminal FB2 of the step-up / step-down power
また、増幅器ＡＭＰ１の反転入力端子には設定電圧（ＶＲＥＦ）が入力されている。設定電圧（ＶＲＥＦ）は出力電圧（ＶＯＵＴ）の電圧値を設定する電圧である。増幅器ＡＭＰ１の出力端子には、ＮＭＯＳトランジスタＭ４のドレイン端子と昇降圧電源制御装置１の出力端子ＯＵＴ３とが接続されている。ＮＭＯＳトランジスタＭ４のソース端子は接地されている。
The set voltage (VREF) is input to the inverting input terminal of the amplifier AMP1. The set voltage (VREF) is a voltage for setting the voltage value of the output voltage (VOUT). The output terminal of the amplifier AMP1 is connected to the drain terminal of the NMOS transistor M4 and the output terminal OUT3 of the buck-boost power
図２に示す第１実施形態では、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスＭ２、およびＰＭＯＳトランジスタＭ３を昇降圧電源制御回路１の外部構成として記載した。しかしながら、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスＭ２、およびＰＭＯＳトランジスタＭ３の少なくとも何れか一つを昇降圧電源制御回路１の内部構成とすることも考えられる。また、昇降圧電源制御回路１は集積回路として構成することができる。
In the first embodiment shown in FIG. 2, the PMOS transistor M <b> 1, the NMOS transistor M <b> 2, and the PMOS transistor M <b> 3 are described as the external configuration of the step-up / down power
図３を参照し、昇降圧動作モード時における昇降圧電源制御装置１の作用を説明する。
With reference to FIG. 3, the operation of the step-up / step-down power
図３は、従来技術と第１実施形態の差異を表した波形図である。縦軸は、従来技術と第１実施形態との各動作モード時における電圧である。入力電圧（ＶＩＮ）、昇圧電圧（ＶＤＯ）、および出力電圧（ＶＯＵＴ）を表している。図３においては、入力電圧（ＶＩＮ）の電圧値と出力電圧（ＶＯＵＴ）の電圧値とが、従来技術と第１実施形態とで同値であると仮定して記載している。 FIG. 3 is a waveform diagram showing the difference between the prior art and the first embodiment. The vertical axis represents the voltage in each operation mode of the prior art and the first embodiment. An input voltage (VIN), a boosted voltage (VDO), and an output voltage (VOUT) are shown. In FIG. 3, the voltage value of the input voltage (VIN) and the voltage value of the output voltage (VOUT) are described on the assumption that they are the same in the related art and the first embodiment.
昇降圧動作モードにおいて、比較器ＣＭＰ１はローレベル信号を出力し、比較器ＣＭＰ２はハイレベル信号を出力する。比較器ＣＭＰ１が出力するローレベル信号と比較器ＣＭＰ２が出力するハイレベル信号とが、論理回路ＬＯＧＩＣに入力される。論理回路ＬＯＧＩＣからは、出力端子Ｓ２からスイッチ素子ＳＷ１を導通しスイッチ素子ＳＷ２を非導通する信号が出力される。これにより、昇圧電圧（ＶＤＯ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが形成される。
In the step-up / step-down operation mode, the comparator CMP1 outputs a low level signal, and the comparator CMP2 outputs a high level signal. The low level signal output from the comparator CMP1 and the high level signal output from the comparator CMP2 are input to the logic circuit LOGIC. From the logic circuit LOGIC, a signal for making the switch element SW1 conductive and the switch element SW2 nonconductive is output from the output terminal S2. Thereby, a feedback loop is formed in which the boosted voltage (VDO) is fed back to the feedback terminal FB4 of the
また、出力端子Ｓ３からスイッチ素子ＳＷ３を導通する信号が出力され、出力端子Ｓ４からＮＭＯＳトランジスタＭ４をオフする信号が出力される。これにより、降圧部３において、出力電圧（ＶＯＵＴ）が増幅器ＡＭＰ１の非反転入力端子に帰還する帰還ループが形成される。
Further, a signal for conducting the switch element SW3 is output from the output terminal S3, and a signal for turning off the NMOS transistor M4 is output from the output terminal S4. As a result, a feedback loop is formed in the step-down
また、出力端子Ｓ１から昇圧部２において昇圧動作を行う信号が出力される。これにより、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とは交互にオン・オフし、入力電圧（ＶＩＮ）に対して昇圧された昇圧電圧（ＶＤＯ）が出力される昇圧動作が行われる。昇圧動作が行われることにより、入力電圧（ＶＩＮ）を昇圧した電圧である昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ３のソース端子に出力される。
Further, a signal for performing a boosting operation in the boosting
この時、スイッチ素子ＳＷ１が導通であり、スイッチ素子ＳＷ２が非導通である。したがって、昇圧電圧（ＶＤＯ）は、昇圧部２の帰還端子ＦＢ４に帰還され、昇圧部２の昇圧動作により内部回路（不図示）で設定された電圧値になる。昇圧部２においてフィードバック制御が行われるからである。
At this time, the switch element SW1 is conductive and the switch element SW2 is nonconductive. Therefore, the boosted voltage (VDO) is fed back to the feedback terminal FB4 of the
昇圧電圧（ＶＤＯ）はＰＭＯＳトランジスタＭ１のソース端子に入力される。そして、昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ１のオン抵抗で電圧降下することにより、出力端子ＶＯＵＴに出力電圧（ＶＯＵＴ）が出力される。 The boosted voltage (VDO) is input to the source terminal of the PMOS transistor M1. The boosted voltage (VDO) drops due to the on-resistance of the PMOS transistor M1, so that the output voltage (VOUT) is output to the output terminal VOUT.
一方、降圧部３では、スイッチ素子ＳＷ３は導通状態であり、ＮＭＯＳトランジスタＭ４はオフ状態に維持されている。そのため、増幅器ＡＭＰ1の非反転入力端子には、抵抗素子Ｒ１を介して出力電圧（ＶＯＵＴ）を抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧した電圧が帰還される。そして、出力電圧（ＶＯＵＴ）を抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧した電圧と設定電圧（ＶＲＥＦ）との電圧差に応じた電圧が、増幅器ＡＭＰ１の出力電圧として出力される。増幅器ＡＭＰ１の出力電圧がＰＭＯＳトランジスタＭ１のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭ１のオン抵抗が制御される。この時、ＰＭＯＳトランジスタＭ１のゲート端子に入力される電圧は、ＰＭＯＳトランジスタＭ１を非飽和領域で動作する。定常状態において、出力電圧（ＶＯＵＴ）は、抵抗素子Ｒ１と抵抗素子Ｒ２とを加算した抵抗値を乗算し、抵抗素子Ｒ２の抵抗値を除算した電圧値になる。
On the other hand, in the step-down
ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とを交互にオン・オフすることにより、スイッチング損失が発生する。また、ＰＭＯＳトランジスタＭ１が非飽和領域で動作することにより、ＰＭＯＳトランジスタＭ１のオン抵抗で電圧降下に応じた電力損失が発生する。いわゆる導通損失である。 Switching loss occurs by alternately turning on and off the NMOS transistor M2 and the PMOS transistor M3. Further, when the PMOS transistor M1 operates in the non-saturated region, a power loss corresponding to the voltage drop occurs due to the on-resistance of the PMOS transistor M1. This is a so-called conduction loss.
入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧値が近い昇降圧動作モードでは、昇圧部２が昇圧制御を行うこと、さらに降圧部３が降圧制御を行うことは、入力電圧（ＶＩＮ）および出力電圧（ＶＯＵＴ）の電圧値の変動に際しても回路動作の安定化を図る観点から必要なことである。
In the step-up / step-down operation mode in which the voltage values of the input voltage (VIN) and the output voltage (VOUT) are close, the step-up
図３を参照し、降圧動作モード時における昇降圧電源制御装置１の作用を説明する。
With reference to FIG. 3, the operation of the step-up / step-down power
降圧動作モードにおいて、比較器ＣＭＰ１と比較器ＣＭＰ２とは共にハイレベル信号を出力する。比較器ＣＭＰ１と比較器ＣＭＰ２から出力されるハイレベル信号が論理回路ＬＯＧＩＣに入力される。論理回路ＬＯＧＩＣからは、出力端子Ｓ２からスイッチ素子ＳＷ１を導通しスイッチ素子ＳＷ２を非導通する信号が出力される。これにより、昇圧電圧（ＶＤＯ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが形成される。
In the step-down operation mode, both the comparator CMP1 and the comparator CMP2 output a high level signal. High level signals output from the comparators CMP1 and CMP2 are input to the logic circuit LOGIC. From the logic circuit LOGIC, a signal for making the switch element SW1 conductive and the switch element SW2 nonconductive is output from the output terminal S2. Thereby, a feedback loop is formed in which the boosted voltage (VDO) is fed back to the feedback terminal FB4 of the
また、出力端子Ｓ３からスイッチ素子ＳＷ３を導通する信号が出力され、出力端子Ｓ４からＮＭＯＳトランジスタＭ４をオフする信号が出力される。これにより、降圧部３において、出力電圧（ＶＯＵＴ）が増幅器ＡＭＰ１の非反転入力端子に帰還する帰還ループが形成される。
Further, a signal for conducting the switch element SW3 is output from the output terminal S3, and a signal for turning off the NMOS transistor M4 is output from the output terminal S4. As a result, a feedback loop is formed in the step-down
また、出力端子Ｓ１から昇圧動作を停止する信号が出力される。これにより、昇圧部２は、ＮＭＯＳトランジスタＭ２をオフしこれを維持、ＰＭＯＳトランジスタＭ３をオンしこれを維持する制御を行う。これにより、入力電圧（ＶＩＮ）に対して昇圧された昇圧電圧（ＶＤＯ）が出力される昇圧動作が行われず、入力電圧（ＶＩＮ）の電圧値が昇圧電圧（ＶＤＯ）の電圧値として、ＰＭＯＳトランジスタＭ３のソース端子に出力される。
A signal for stopping the boosting operation is output from the output terminal S1. Thus, the
昇圧電圧（ＶＤＯ）が、ＰＭＯＳトランジスタＭ３のソース端子に出力された後の作用は、昇降圧動作モード時と同様である。よって、ここでの説明は省略する。 The operation after the boosted voltage (VDO) is output to the source terminal of the PMOS transistor M3 is the same as in the step-up / step-down operation mode. Therefore, the description here is omitted.
降圧動作モード時において、ＮＭＯＳトランジスタＭ２がオフしこれを維持、およびＰＭＯＳトランジスタＭ３がオンしこれを維持することにより発生する電力損失は、同様な入出力条件下において、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とを交互にオン・オフするスイッチング制御をすることにより発生するスイッチング損失がないため、電力損失は少ない。 In the step-down operation mode, the NMOS transistor M2 is turned off and maintained, and the power loss caused by the PMOS transistor M3 being turned on and maintained is caused by the NMOS transistor M2 and the PMOS transistor M3 under similar input / output conditions. Since there is no switching loss caused by switching control alternately turning on and off, power loss is small.
図３を参照し、昇圧動作モード時における昇降圧電源制御装置１の作用を説明する。
With reference to FIG. 3, the operation of the step-up / step-down power
昇圧動作モード時において、比較器ＣＭＰ１と比較器ＣＭＰ２は共にローレベル信号を出力する。比較器ＣＭＰ１と比較器ＣＭＰ２から出力されるローレベル信号が論理回路ＬＯＧＩＣに入力される。論理回路ＬＯＧＩＣからは、出力端子Ｑ２からスイッチ素子ＳＷ１を非導通しスイッチ素子ＳＷ２を導通する信号が出力される。これにより、出力電圧（ＶＯＵＴ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが形成される。
In the boost operation mode, both the comparator CMP1 and the comparator CMP2 output a low level signal. Low level signals output from the comparators CMP1 and CMP2 are input to the logic circuit LOGIC. From the logic circuit LOGIC, a signal for making the switch element SW1 non-conductive and the switch element SW2 conductive is output from the output terminal Q2. Thus, a feedback loop is formed in which the output voltage (VOUT) is fed back to the feedback terminal FB4 of the
また、出力端子Ｓ３からスイッチ素子ＳＷ３を非導通する信号が出力され、出力端子Ｓ４からＮＭＯＳトランジスタＭ４をオンする信号が出力される。これにより、降圧部３において、出力電圧（ＶＯＵＴ）が増幅器ＡＭＰ１の非反転入力端子に帰還する帰還ループが解除される。また、ＰＭＯＳトランジスタＭ１のゲート端子に入力される電圧が接地電位となる。ＰＭＯＳトランジスタＭ１のゲート端子に入力される電圧が接地電位である時、ＰＭＯＳトランジスタＭ１は飽和領域で動作する。
Further, a signal for turning off the switch element SW3 is output from the output terminal S3, and a signal for turning on the NMOS transistor M4 is output from the output terminal S4. Thereby, in the step-down
また、出力端子Ｓ１から昇圧部２に対して、昇圧動作を行うように指示する信号が出力される。これにより、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とは交互にオン・オフする。入力電圧（ＶＩＮ）に対して昇圧された昇圧電圧（ＶＤＯ）が出力される昇圧動作が行われる。昇圧動作が行われることにより、入力電圧（ＶＩＮ）を昇圧した電圧である昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ３のドレイン端子に出力される。
Further, a signal for instructing the boosting
昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ１のソース端子に入力される。この時、ＰＭＯＳトランジスタＭ１は飽和領域で動作している。飽和領域でのＰＭＯＳトランジスタＭ１のオン抵抗は僅少であるので、ＰＭＯＳトランジスタＭ１での導通損失は小さなものとすることができる。これにより、出力端子ＶＯＵＴに出力される出力電圧（ＶＯＵＴ）の電圧値は昇圧電圧（ＶＤＯ）の電圧値と略同値とすることができる。 The boosted voltage (VDO) is input to the source terminal of the PMOS transistor M1. At this time, the PMOS transistor M1 operates in the saturation region. Since the on-resistance of the PMOS transistor M1 in the saturation region is very small, the conduction loss in the PMOS transistor M1 can be small. Thereby, the voltage value of the output voltage (VOUT) output to the output terminal VOUT can be made substantially the same as the voltage value of the boosted voltage (VDO).
定常状態において、出力電圧（ＶＯＵＴ）の電圧値は昇圧部２の内部回路（不図示）で設定された電圧値になる。スイッチ素子ＳＷ１が非導通し、スイッチ素子ＳＷ２が導通していることにより、出力端子ＶＯＵＴ端子と昇圧部２の帰還端子ＦＢ４が接続され、フィードバック制御が行われ、出力電圧（ＶＯＵＴ）が制御されるからである。
In a steady state, the voltage value of the output voltage (VOUT) is a voltage value set by an internal circuit (not shown) of the
ＰＭＯＳトランジスタＭ１を飽和領域で使用することにより、ＰＭＯＳトランジスタＭ１のオン抵抗で起こる電圧降下を抑制することができる。言い換えれば、導通損失の発生を抑制できる。また、スイッチ素子ＳＷ３を非導通にすることにより、抵抗素子Ｒ１から抵抗素子Ｒ２を介して接地電位に至る電流経路が開路され電流が流れなくなる。電力損失を抑制することができる。また、抵抗素子Ｒ１と抵抗素子Ｒ２との分圧点が接地電位になることにより、増幅器ＡＭＰ１の出力電圧をローレベルに維持することができる。ＮＭＯＳトランジスタＭ４と相まって、ＰＭＯＳトランジスタＭ１のゲートをローレベルに維持することができる。 By using the PMOS transistor M1 in the saturation region, a voltage drop caused by the on-resistance of the PMOS transistor M1 can be suppressed. In other words, the occurrence of conduction loss can be suppressed. Further, by making the switch element SW3 non-conductive, the current path from the resistance element R1 to the ground potential via the resistance element R2 is opened and no current flows. Power loss can be suppressed. Further, the output voltage of the amplifier AMP1 can be maintained at a low level by setting the voltage dividing point between the resistance element R1 and the resistance element R2 to the ground potential. In combination with the NMOS transistor M4, the gate of the PMOS transistor M1 can be maintained at a low level.
ここで、ＰＭＯＳトランジスタＭ３のドレイン端子は請求項の昇圧端子に対応する。ＰＭＯＳトランジスタＭ１は請求項の第１トランジスタに対応する。ＮＭＯＳトランジスタＭ２は請求項の第２トランジスタに対応する。ＰＭＯＳトランジスタＭ３は請求項の第３トランジスタに対応する。コイルＬ１は請求項のインダクタンス素子に対応する。昇圧電圧（ＶＤＯ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが請求項の第１制御ループに対応する。出力電圧（ＶＯＵＴ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが請求項の第２制御ループに対応する。帰還端子ＦＢ４が請求項の帰還端子に対応する。スイッチ素子ＳＷ１が請求項の第１スイッチ部に対応する。スイッチ素子ＳＷ２が請求項の第２スイッチ部に対応する。スイッチ素子ＳＷ３が請求項の第３スイッチ部に対応する。出力電圧（ＶＯＵＴ）が増幅器ＡＭＰ１の非反転入力端子に帰還する帰還ループが請求項の帰還ループに対応する。設定電圧（ＶＲＥＦ）は請求項の基準電圧に対応する。増幅器ＡＭＰ１は請求項の増幅器に対応する。
Here, the drain terminal of the PMOS transistor M3 corresponds to the boosting terminal in the claims. The PMOS transistor M1 corresponds to the first transistor of the claims. The NMOS transistor M2 corresponds to the second transistor of the claims. The PMOS transistor M3 corresponds to the third transistor of the claims. The coil L1 corresponds to the inductance element of the claims. The feedback loop in which the boosted voltage (VDO) is fed back to the feedback terminal FB4 of the
尚、本発明では前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、昇降圧動作モードで動作する範囲は、入力電圧（ＶＩＮ）が第２基準電圧（ＶＲＥＦ２）を上回り、かつ第１基準電圧（ＶＲＥＦ１）を下回る場合としたがこれに限られない。第２基準電圧（ＶＲＥＦ２）を上回るという文言を、第２基準電圧（ＶＲＥＦ２）以上と読みかえてもよい。また、第１基準電圧（ＶＲＥＦ１）を下回るという文言を、第１基準電圧（ＶＲＥＦ１）以下と読みかえても良い。これと同様なことが、昇圧動作モードで動作する範囲にも言えるし、降圧動作モードで動作する範囲にも言える。 It should be noted that the present invention is not limited to the above-described embodiment, and needless to say, various improvements and modifications can be made without departing from the spirit of the present invention. For example, the range of operation in the step-up / step-down operation mode is a case where the input voltage (VIN) exceeds the second reference voltage (VREF2) and falls below the first reference voltage (VREF1), but is not limited thereto. The phrase “beyond the second reference voltage (VREF2)” may be read as “second reference voltage (VREF2) or higher”. Further, the term “below the first reference voltage (VREF1)” may be read as “below the first reference voltage (VREF1)”. The same applies to the range operating in the step-up operation mode and the range operating in the step-down operation mode.
読みかえた場合において、動作範囲が重複することは避けなければならない。入力電圧（ＶＩＮ）が第１基準電圧の電圧値と同値だった場合において、動作範囲が重複すると、昇降圧電源制御装置１がどの動作モードで動作するのか特定できないからである。
When rereading, it should be avoided that the operating range overlaps. This is because in the case where the input voltage (VIN) is the same as the voltage value of the first reference voltage, if the operation ranges overlap, it is not possible to specify in which operation mode the step-up / step-down power
また、本実施例において、飽和領域、非飽和領域という文言を使用した。これらの文言の趣旨として、飽和領域で使用することは、ＰＭＯＳトランジスタＭ１のオン抵抗を特性の範囲内において、最小にして使用しようとすることである。また、非飽和領域（線形領域）で使用することは、ＰＭＯＳトランジスタＭ１のオン抵抗を増幅器ＡＭＰ１にて制御することである。 In the present embodiment, the terms “saturated region” and “unsaturated region” are used. The meaning of these terms is to use in the saturation region while minimizing the on-resistance of the PMOS transistor M1 within the characteristic range. Also, what is used in the non-saturated region (linear region) is that the on-resistance of the PMOS transistor M1 is controlled by the amplifier AMP1.
降圧動作モード時において、ＮＭＯＳトランジスタＭ２をオフしこれを維持、ＰＭＯＳトランジスタＭ３をオンしこれを維持することにより発生する電力損失は、同様な入出力条件下において、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とを交互にオン・オフするスイッチング制御をすることにより発生するスイッチング損失に比して低損失とすることができる。 In the step-down operation mode, the NMOS transistor M2 is turned off and maintained, and the power loss caused by turning on and maintaining the PMOS transistor M3 is caused by the NMOS transistor M2 and the PMOS transistor M3 under similar input / output conditions. It is possible to reduce the loss compared to the switching loss generated by performing switching control that alternately turns on and off.
また、昇圧動作モード時において、ＰＭＯＳトランジスタＭ１を飽和領域で使用することにより、ＰＭＯＳトランジスタＭ１のオン抵抗で起こる電圧降下を抑制することができる。言い換えれば、導通損失を抑制できる。また、スイッチ素子ＳＷ３を非導通にすることにより、抵抗素子Ｒ１から抵抗素子Ｒ２を介して接地電位に至る電流経路が開路され電流が流れなくなる。電力損失を抑制することができる。 Further, by using the PMOS transistor M1 in the saturation region in the boosting operation mode, it is possible to suppress a voltage drop caused by the on-resistance of the PMOS transistor M1. In other words, conduction loss can be suppressed. Further, by making the switch element SW3 non-conductive, the current path from the resistance element R1 to the ground potential via the resistance element R2 is opened and no current flows. Power loss can be suppressed.
以上に述べた実施形態によれば、入力電圧が変動する場合において、入力電圧と出力電圧との電圧差に応じて電圧変換動作を最適化し、不要な電圧変換動作を抑制することにより、消費電力が低減される。 According to the embodiment described above, when the input voltage fluctuates, the power consumption is reduced by optimizing the voltage conversion operation according to the voltage difference between the input voltage and the output voltage and suppressing the unnecessary voltage conversion operation. Is reduced.
以下、本発明の諸態様を付記としてまとめる。
（付記１）
入力電圧を昇圧電圧に昇圧して、昇圧端子に前記昇圧電圧を出力する昇圧制御を行う昇圧部と、
前記昇圧端子と出力端子とを接続する第１トランジスタの導通状態を制御することにより、前記出力端子に前記昇圧電圧を降圧して出力する降圧制御を行う降圧部とを備え、
前記昇圧部は、前記入力電圧が前記出力電圧より高い第１基準電圧を下回る場合に前記昇圧制御を行い、前記入力電圧が前記第１基準電圧を上回る場合に前記昇圧制御を停止して前記昇圧端子に前記入力電圧を出力し、
前記降圧部は、前記入力電圧が前記出力電圧より低い第２基準電圧を上回る場合に前記第１トランジスタを非飽和領域で制御し、前記入力電圧が前記第２基準電圧を下回る場合に前記第１トランジスタを飽和領域で制御することを特徴とする昇降圧電源制御装置。
（付記２）
前記昇圧部は、前記入力電圧が前記第１基準電圧を上回る場合、一端に前記入力電圧が印加されるインダクタンス素子の他端と接地電圧とを接続する第２トランジスタを非導通とし、前記インダクタンス素子の他端と前記昇圧端子とを接続する第３トランジスタを導通とすることを特徴とする付記１に記載の昇降圧電源制御装置。
（付記３）
前記入力電圧が前記第２基準電圧を上回る場合、前記昇圧部に前記昇圧電圧を帰還する第１制御ループと、
前記入力電圧が前記第２基準電圧を下回る場合、前記昇圧部に前記出力電圧を帰還する第２制御ループとを有することを特徴とする付記１または２に記載の昇降圧電源制御装置。
（付記４）
前記昇圧部は、帰還端子を備え、
前記第１制御ループは、前記昇圧端子と前記帰還端子とを接続する第１スイッチ部を備え、
前記第２制御ループは、前記出力端子と前記帰還端子とを接続する第２スイッチ部を備えることを特徴とする付記３に記載の昇降圧電源制御装置。
（付記５）
前記降圧部は、
前記出力電圧を帰還する帰還ループと、
前記帰還ループにより帰還される前記出力電圧と基準電圧との差分に応じて前記第１トランジスタの導通状態を制御する増幅器とを備えることを特徴とする付記１乃至４の少なくとも何れか１つに記載の昇降圧電源制御装置。
（付記６）
前記帰還ループは、前記出力端子と前記増幅器とを接続する第３スイッチ部を備えることを特徴とする付記５に記載の昇降圧電源制御装置。
（付記７）
前記入力電圧が前記第２基準電圧を下回る場合、前記第３スイッチ部は非導通とされることを特徴とする付記６に記載の昇降圧電源制御装置。
（付記８）
入力電圧が出力電圧より高い第１基準電圧を下回る場合に、入力電圧を昇圧電圧に昇圧して、前記昇圧電圧を出力する昇圧制御を行うステップと、
前記入力電圧が前記第１基準電圧を上回る場合に、前記昇圧制御を停止して、前記入力電圧を出力するステップと、
前記入力電圧が前記出力電圧より低い第２基準電圧を上回る場合に、前記第１トランジスタを非飽和領域で制御するステップと、
前記入力電圧が前記第２基準電圧を下回る場合に、前記第１トランジスタを飽和領域で導通制御するステップとを有することを特徴とする昇降圧電源制御方法。
Hereinafter, various aspects of the present invention will be summarized as additional notes.
(Appendix 1)
A boosting unit for boosting an input voltage to a boosted voltage and performing boosting control to output the boosted voltage to a boosting terminal;
A step-down unit that performs step-down control for stepping down and outputting the step-up voltage to the output terminal by controlling a conduction state of a first transistor that connects the step-up terminal and the output terminal;
The boost unit performs the boost control when the input voltage falls below a first reference voltage that is higher than the output voltage, and stops the boost control when the input voltage exceeds the first reference voltage. Output the input voltage to the terminal,
The step-down unit controls the first transistor in a non-saturation region when the input voltage exceeds a second reference voltage lower than the output voltage, and the first transistor when the input voltage falls below the second reference voltage. A step-up / down power supply control device characterized by controlling a transistor in a saturation region.
(Appendix 2)
When the input voltage exceeds the first reference voltage, the boosting unit makes the second transistor connecting the other end of the inductance element to which the input voltage is applied to one end and the ground voltage nonconductive, and the inductance element The step-up / step-down power supply control device according to
(Appendix 3)
A first control loop that feeds back the boosted voltage to the booster when the input voltage exceeds the second reference voltage;
The step-up / step-down power supply control device according to
(Appendix 4)
The boosting unit includes a feedback terminal,
The first control loop includes a first switch unit that connects the boosting terminal and the feedback terminal;
The step-up / step-down power supply control device according to
(Appendix 5)
The step-down unit is
A feedback loop for feeding back the output voltage;
5. The apparatus according to
(Appendix 6)
6. The step-up / step-down power supply control device according to appendix 5, wherein the feedback loop includes a third switch unit that connects the output terminal and the amplifier.
(Appendix 7)
The step-up / step-down power supply control device according to claim 6, wherein when the input voltage is lower than the second reference voltage, the third switch unit is turned off.
(Appendix 8)
Performing step-up control for boosting the input voltage to a boosted voltage and outputting the boosted voltage when the input voltage falls below a first reference voltage higher than the output voltage;
Stopping the boost control and outputting the input voltage when the input voltage exceeds the first reference voltage; and
Controlling the first transistor in a non-saturation region when the input voltage exceeds a second reference voltage lower than the output voltage;
And a step-up / step-down power supply control method comprising: conducting conduction of the first transistor in a saturation region when the input voltage is lower than the second reference voltage.
１ 昇降圧電源制御装置
２ 昇圧部
３ 降圧部
ＡＭＰ１ 増幅器
ＣＭＰ１、ＣＭＰ２ 比較器
ＦＢ１、ＦＢ２、ＦＢ３ 昇降圧電源制御装置１の帰還端子
ＦＢ４ 昇圧部の帰還端子
ＬＯＧＩＣ 論理回路
Ｍ１、Ｍ３ ＰＭＯＳトランジスタ
Ｍ２、Ｍ４ ＮＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗素子
ＳＷ１、ＳＷ２、ＳＷ３ スイッチ素子
（ＶＤＯ） 昇圧電圧
（ＶＩＮ） 入力電圧
（ＶＯＵＴ） 出力電圧
（ＶＲＥＦ） 設定電圧
（ＶＲＥＦ１） 第１基準電圧
（ＶＲＥＦ２） 第２基準電圧
DESCRIPTION OF
Claims (6)
前記昇圧端子と出力端子とを接続する第１トランジスタの導通状態を制御することにより、前記出力端子に前記昇圧電圧を降圧して出力する降圧制御を行う降圧部とを備え、
前記昇圧部は、前記入力電圧が前記出力電圧より高い第１基準電圧を下回る場合に前記昇圧制御を行い、前記入力電圧が前記第１基準電圧を上回る場合に前記昇圧制御を停止して前記昇圧端子に前記入力電圧を出力し、
前記降圧部は、前記入力電圧が前記出力電圧より低い第２基準電圧を上回る場合に前記第１トランジスタを非飽和領域で制御し、前記入力電圧が前記第２基準電圧を下回る場合に前記第１トランジスタを飽和領域で制御することを特徴とする昇降圧電源制御装置。 A boosting unit for boosting an input voltage to a boosted voltage and performing boosting control to output the boosted voltage to a boosting terminal;
A step-down unit that performs step-down control for stepping down and outputting the step-up voltage to the output terminal by controlling a conduction state of a first transistor that connects the step-up terminal and the output terminal;
The boost unit performs the boost control when the input voltage falls below a first reference voltage that is higher than the output voltage, and stops the boost control when the input voltage exceeds the first reference voltage. Output the input voltage to the terminal,
The step-down unit controls the first transistor in a non-saturation region when the input voltage exceeds a second reference voltage lower than the output voltage, and the first transistor when the input voltage falls below the second reference voltage. A step-up / down power supply control device characterized by controlling a transistor in a saturation region.
前記入力電圧が前記第２基準電圧を下回る場合、前記昇圧部に前記出力電圧を帰還する第２制御ループとを有することを特徴とする請求項１または２に記載の昇降圧電源制御装置。 A first control loop that feeds back the boosted voltage to the booster when the input voltage exceeds the second reference voltage;
The step-up / step-down power supply control device according to claim 1, further comprising: a second control loop that feeds back the output voltage to the boosting unit when the input voltage is lower than the second reference voltage.
前記第１制御ループは、前記昇圧端子と前記帰還端子とを接続する第１スイッチ部を備え、
前記第２制御ループは、前記出力端子と前記帰還端子とを接続する第２スイッチ部を備えることを特徴とする請求項３に記載の昇降圧電源制御装置。 The boosting unit includes a feedback terminal,
The first control loop includes a first switch unit that connects the boosting terminal and the feedback terminal;
The step-up / down power supply controller according to claim 3, wherein the second control loop includes a second switch unit that connects the output terminal and the feedback terminal.
前記出力電圧を帰還する帰還ループと、
前記帰還ループにより帰還される前記出力電圧と基準電圧との差分に応じて前記第１トランジスタの導通状態を制御する増幅器とを備えることを特徴とする請求項１乃至４の少なくとも何れか１項に記載の昇降圧電源制御装置。 The step-down unit is
A feedback loop for feeding back the output voltage;
5. The device according to claim 1, further comprising: an amplifier that controls a conduction state of the first transistor in accordance with a difference between the output voltage fed back by the feedback loop and a reference voltage. The step-up / step-down power supply control device described.
前記入力電圧が前記第１基準電圧を上回る場合に、前記昇圧制御を停止して、前記入力電圧を出力するステップと、
前記入力電圧が前記出力電圧より低い第２基準電圧を上回る場合に、前記第１トランジスタを非飽和領域で制御するステップと、
前記入力電圧が前記第２基準電圧を下回る場合に、前記第１トランジスタを飽和領域で導通制御するステップとを有することを特徴とする昇降圧電源制御方法。
Performing step-up control for boosting the input voltage to a boosted voltage and outputting the boosted voltage when the input voltage falls below a first reference voltage higher than the output voltage;
Stopping the boost control and outputting the input voltage when the input voltage exceeds the first reference voltage; and
Controlling the first transistor in a non-saturation region when the input voltage exceeds a second reference voltage lower than the output voltage;
And a step-up / step-down power supply control method comprising: conducting conduction of the first transistor in a saturation region when the input voltage is lower than the second reference voltage.
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