JP2010117704A - フレームメモリのアクセス方法及びそれを使用したディスプレイドライバ - Google Patents
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Abstract
【解決手段】ポートレート型表示のフレームメモリを複数回読み取ってシフトレジスタに複数回記憶し、また、データをシフトレジスタ上で移動し、正確なデータラッチに配置することにより、完全な走査線データに組み合わせると共に画素駆動回路へ伝送する。
【選択図】図1
Description
前記シフトレジスタに記憶された前記画像の第i列の第M+1〜X画素データを前記シフトレジスタの第M+1〜第X一時記憶域にシフトするステップと、
前記メモリ中の第k+1列格納スペースに記憶されているデータを読み取ってシフトレジスタの第1〜第M一時記憶域に記憶するステップと、
前記シフトレジスタに記憶されている前記画像の第i列の第X+1〜第N画素データを前記シフトレジスタの第X+1〜第N一時記憶域にシフトするステップとを有する。そのうち、Xは自然数、且つM<X<=Nである。
ディスプレイドライバ装置が前記N×M画素を有するパネルを駆動する場合、このディスプレイドライバ装置の駆動段階は記憶段階及び駆動段階を有する。記憶段階のとき、N×M画素データを有する画像の第1列〜第M列の第1〜第M画素データをメモリの第1〜第M列格納スペースに対応して記憶し、また、画像中の第1列〜第M列の第M+1〜第N画素データをメモリの第M+1列格納スペース〜第N列格納スペースに順に対応して記憶する。
駆動段階の第i列の駆動期間中、メモリ中の第k列格納スペースに記憶されたデータを読み取ってシフトレジスタの第1〜第M一時記憶域に記憶する、そのうち前記メモリの第k列格納スペースに前記画像中の第i列の第M+1〜第N画素データが記憶され、
シフトレジスタに記憶された第i列の第M+1〜第N画素データを前記シフトレジスタの第M+1〜第N一時記憶域にシフトし、
メモリ中の第i列格納スペースのデータを読み取ってシフトレジスタの第1〜第M一時記憶域に記憶する、また、
前記これらのシフトレジスタに記憶されているデータを読取って前記これら駆動回路が前記N×M画素を有するパネルの第i列の画素を駆動させる。そのうち、N、M、i、kが自然数であり、且つN>M、0<i<=N、M<k<=Nである。
この方法の本質は前記ポートレート型表示のフレームメモリを複数回読み取ってシフトレジスタに複数回記憶し、また、データをシフトレジスタ上で移動し、正確なデータラッチに配置することにより、完全な走査線データに組み合わせられると共に画素駆動回路へ伝送される。
よって、ポートレート型表示のディスプレイ駆動集積回路がランドスケープ型表示のパネルを駆動できる。
本発明の本質を説明するために、以下QVGAを例として、前記フレームメモリは320本のワード線を有し、且つ各ワード線は240×24本のビット線を有する。
各サブピクセルは8ビットであるので、各一時記憶回路は3×8ビットを有する。
この他、この実施の形態において、シフトレジスタの一時記憶回路は80のグループS[01]〜S[80]に分割され、各グループは12×8ビット有する。
この実施の形態において、12:1のソースドライバの配置を例に挙げると、320個の画素(各画素は3つのサブピクセルR、G、Bを有する)を駆動させるために、80個のチャンネルDA[01]〜DA[80]が必要である。つまり、計80個のアナログデジタルコンバータDA[01]〜DA[80]を有する。
102:メモリ
103:シフトレジスタ
DA[01]〜DA[80]:アナログデジタルコンバータ
mux[01]〜mux[80]:マルチプレクサ
L[01]〜L[80]:データラッチ
S[01]〜S[80]:シフトレジスタの80のグループ
Line[1]〜Line[863]:フレームメモリの記憶列
301〜304、401〜409:シフトレジスタの分割されたブロック
Claims (4)
- N×Mの画素データを有する画像を、M×Nの格納スペースを有するメモリに記憶するフレームメモリのアクセス方法であって、
前記画像中に第1列〜第M列の第1〜第M画素データを前記メモリの第1列の格納スペース〜第M列の格納スペースに対応して記憶し、
前記画像中の第1列〜第M列の第M+1〜第N画素データを前記メモリの第M+1列の格納スペース〜第N列の格納スペースに順に対応して記憶し、
前記メモリに記憶された前記画像の第i列の画素データを読取る場合、
前記メモリ中の第k列格納スペースに記憶されたデータを読み取ってシフトレジスタの第1〜第M一時記憶域に記憶し、そのうち、前記メモリ中の第k列格納スペースに前記画像中の第i列の第M+1〜第N画素データが記憶されているステップと、
前記シフトレジスタに記憶された前記画像の第i列の第M+1〜第N画素データを前記シフトレジスタの第M+1〜第N一時記憶域にシフトするステップと、及び
メモリ中の第i列格納スペースのデータを読み取って前記シフトレジスタの第1〜第M一時記憶域に記憶するステップとを有し、そのうち、N、M、i、kが自然数であり、且つN>M、0<i<=N、M<k<=Nであることを特徴とするフレームメモリのアクセス方法。 - 第i列の第M+1〜第X画素データが前記メモリの第k列に記憶され、且つ第i列の第X+1〜第N画素データがそれぞれ前記メモリの第k+1列に記憶されているとき、更に
前記メモリ中の第k列格納スペースに記憶されたデータを読み取ってシフトレジスタの第1〜第M一時記憶域に記憶するステップと、
前記シフトレジスタに記憶された前記画像の第i列の第M+1〜第X画素データを前記シフトレジストの第M+1〜第X一時記憶域にシフトするステップと、
前記メモリ中の第k+1列格納スペースに記憶されたデータを読み取ってシフトレジスタの第1〜第M一時記憶域に記憶するステップと、及び
前記シフトレジスタに記憶された前記画像の第i列の第X+1〜第N画素データを前記シフトレジスタの第X+1〜第N一時記憶域にシフトするステップとを有し、そのうちXが自然数であり、M<X<=Nであることを特徴とする請求項1に記載のフレームメモリアクセス方法。 - N×M画素を有するパネル又はM×N画素を有するパネルを駆動するディスプレイドライバ装置であって、
M×N個の格納スペースを有するメモリと、
N個の一時記憶回路を有するシフトレジスタと、
ドライバ回路とを有し、
そのうち、第i一時記憶回路が前記メモリの第i行の格納スペースに連接し、第iドライバ回路の入力端が前記シフトレジスタの第i一時記憶回路に連接し、各前記一時記憶回路が対応する一時記憶域を有し、
前記ディスプレイドライバ装置が前記N×M画素を有するパネルを駆動する場合、このディスプレイドライバ装置の駆動段階は記憶段階及び駆動段階を有し、
そのうち、記憶段階時に、
N×M画素データを有する画像中、第1列〜第M列の第1〜第M画素データをメモリの第1列〜第M列格納スペースに対応して記憶し、及び
画像における第1列〜第M列の第M+1〜第N画素データをメモリの第M+1列格納スペース〜第N列格納スペースに順に対応して記憶し、
駆動段階の第i列の駆動期間中、
メモリの第k列格納スペースに記憶されたデータを読み取ってシフトレジスタの第1〜第M一時記憶域に記憶し、そのうち前記メモリ中の第k列格納スペースに前記画像中の第i列の第M+1〜第N画素データが記憶されており、
前記シフトレジスタに記憶された第i列の第M+1〜第N画素データを前記シフトレジスタの第M+1〜第N一時記憶域にシフトし、
メモリ中の第i列格納スペースのデータを読み取って前記シフトレジスタの第1〜第M一時記憶域に記憶し、及び
前記これらのレジスタに記憶されたデータを読取り、前記これらドライバ回路が前記N×M画素を有するパネルの第i列画素を駆動し、
そのうち、N、M、i、kが自然数であり、且つN>M、0<i<=N、M<k<=Nであることを特徴とするディスプレイドライバ装置。 - 各前記これらの画素データはp個のサブピクセルを有し、各サブピクセルはqビットを有し、前記シフトレジスタの前記これら一時記憶回路は複数の一時記憶グループに分割され、各グループはp×q×rビットを有し、且つ、前記ドライバ回路は、
前記これら一時記憶グループに対応して連接されるN/r個のp×q×rビットデータラッチと、
前記これらp×q×rビットデータラッチに対応して連接されるN/r個のp×q×r対のqマルチプレクサと、及び
前記p×q×r対のqマルチプレクサに対応して連接されるN/(p×r)個のqビットアナログデジタルコンバータと、を有し、
そのうち、p、q、rが自然数であることを特徴とする請求項3に記載のディスプレイドライバ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW097143986 | 2008-11-14 | ||
TW097143986A TWI391912B (zh) | 2008-11-14 | 2008-11-14 | 圖框記憶體存取方法以及使用其之顯示驅動器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010117704A true JP2010117704A (ja) | 2010-05-27 |
JP5031002B2 JP5031002B2 (ja) | 2012-09-19 |
Family
ID=42171668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009163188A Active JP5031002B2 (ja) | 2008-11-14 | 2009-07-09 | フレームメモリのアクセス方法及びそれを使用したディスプレイドライバ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8390637B2 (ja) |
JP (1) | JP5031002B2 (ja) |
TW (1) | TWI391912B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020076863A (ja) * | 2018-11-07 | 2020-05-21 | キヤノン株式会社 | 表示装置および電子機器 |
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JPH1138957A (ja) * | 1997-07-22 | 1999-02-12 | Toshiba Corp | 画像データのvramマッピング方法ならびに画像表示システム |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4546451A (en) * | 1982-02-12 | 1985-10-08 | Metheus Corporation | Raster graphics display refresh memory architecture offering rapid access speed |
US6400851B1 (en) * | 1999-01-28 | 2002-06-04 | Microsoft Corporation | Rotating image data |
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US7545396B2 (en) * | 2005-06-16 | 2009-06-09 | Aurora Systems, Inc. | Asynchronous display driving scheme and display |
-
2008
- 2008-11-14 TW TW097143986A patent/TWI391912B/zh active
-
2009
- 2009-04-16 US US12/424,918 patent/US8390637B2/en active Active
- 2009-07-09 JP JP2009163188A patent/JP5031002B2/ja active Active
Patent Citations (2)
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Also Published As
Publication number | Publication date |
---|---|
US20100123730A1 (en) | 2010-05-20 |
US8390637B2 (en) | 2013-03-05 |
JP5031002B2 (ja) | 2012-09-19 |
TW201019313A (en) | 2010-05-16 |
TWI391912B (zh) | 2013-04-01 |
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