JP2010098764A - Interface circuit - Google Patents
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Abstract
Description
本発明は、インターフェース回路に関し、特に機器間で音声信号や映像信号などのデジタル信号を伝送するためのインターフェース回路に関する。 The present invention relates to an interface circuit, and more particularly to an interface circuit for transmitting digital signals such as audio signals and video signals between devices.
近年、音声信号や映像信号などのデジタル信号を扱うＡＶ（Audio/Visual）機器が普及するにつれて、これらＡＶ機器間においてデジタル信号を伝送するためのインターフェースとして様々な方式のものが提案されている。このようなインターフェースとしては、例えば、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）１３９４規格や、ＨＤＭＩ（High-Definition Multimedia Interface）規格（ＨＤＭＩは登録商標）などが広く知られている（例えば、特許文献１参照。）。 In recent years, with the spread of AV (Audio / Visual) devices that handle digital signals such as audio signals and video signals, various types of interfaces have been proposed as interfaces for transmitting digital signals between these AV devices. As such an interface, for example, IEEE (Institute of Electrical and Electronics Engineers) 1394 standard, HDMI (High-Definition Multimedia Interface) standard (HDMI is a registered trademark), etc. are widely known (for example, Patent Document 1). reference.).
また、比較的規模の大きいシステムにおいては、イーサネット（登録商標）を利用してデジタル信号を配信するものも提案されている（例えば、特許文献２参照。）。 In addition, in systems with a relatively large scale, one that distributes digital signals using Ethernet (registered trademark) has been proposed (see, for example, Patent Document 2).
ＡＶ機器間の接続のためにイーサネットを用いた場合、インターネットプロトコル（ＩＰ：Internet Protocol）に準拠した双方向通信を行うために、ソフトウェア処理に時間を要し、リアルタイム性に欠くという問題を生じる。この問題を解消するために、ＡＶ機器間で同期を図る必要が生じるが、そのためには速度を調整するための大量のバッファが必要になる。また、送信側からタイムスタンプを送り、受信側において基準となるクロックを再生成するという処理が必要であり、ジッタ（クロックが不安定になること）や信号の遅延を招くおそれがある。 When Ethernet is used for connection between AV devices, there is a problem that software processing takes time and lacks real-time performance in order to perform bidirectional communication in accordance with the Internet Protocol (IP). In order to solve this problem, it is necessary to synchronize the AV devices. To that end, a large amount of buffer for adjusting the speed is required. In addition, a process of sending a time stamp from the transmission side and regenerating a reference clock on the reception side is necessary, which may cause jitter (instability of the clock) and signal delay.
本発明はこのような状況に鑑みてなされたものであり、差動伝送されるイーサネット信号のリアルタイム性を補うことを目的とする。 The present invention has been made in view of such a situation, and an object thereof is to supplement real-time characteristics of an Ethernet signal that is differentially transmitted.
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、第１の信号を差動信号として伝送路を介して外部機器へ送信する第１の送信手段と、第２の信号を同相信号として上記伝送路に重畳して上記外部機器へ送信する第２の送信手段とを具備することを特徴とするインターフェース回路である。これにより、差動伝送される第１の信号と同相伝送される第２の信号とを同一の伝送路により重畳して送信させるという作用をもたらす。 The present invention has been made to solve the above-mentioned problems, and a first aspect of the present invention is a first transmission means for transmitting a first signal as a differential signal to an external device via a transmission line; An interface circuit comprising: a second transmission unit configured to superimpose a second signal as an in-phase signal on the transmission line and transmit the signal to the external device. This brings about the effect | action that the 1st signal transmitted differentially and the 2nd signal transmitted in-phase are superimposed and transmitted by the same transmission line.
また、この第１の側面において、上記第２の信号は、クロック成分を含む信号であってもよい。これにより、クロック成分を外部機器へ送信させるという作用をもたらす。この一例として、上記第２の信号は、バイフェーズマーク変調された信号を含んでもよい。 In the first aspect, the second signal may be a signal including a clock component. As a result, the clock component is transmitted to the external device. As an example of this, the second signal may include a biphase mark modulated signal.
また、この第１の側面において、上記伝送路における差動信号から上記第１の信号を取り除いて第３の信号として受信する受信手段をさらに具備してもよい。これにより、差動信号を双方向に伝送させるという作用をもたらす。この一例として、上記第１の送信手段および上記受信手段は、インターネットプロトコル（ＩＰ）に準拠した双方向通信を行うことができる。また、上記伝送路は、ＨＤＭＩケーブルを構成するリザーブラインおよびホットプラグ検出ラインを利用することができる。 The first aspect may further include receiving means for removing the first signal from the differential signal in the transmission path and receiving it as a third signal. This brings about the effect | action of transmitting a differential signal bidirectionally. As an example of this, the first transmission means and the reception means can perform bidirectional communication in conformity with the Internet protocol (IP). Further, the transmission line can use a reserved line and a hot plug detection line constituting an HDMI cable.
また、本発明の第２の側面は、外部機器から伝送路を介して受信した差動信号から第１の信号を抽出する第１の受信手段と、上記外部機器から上記伝送路を介して受信した同相信号から第２の信号を抽出する第２の受信手段とを具備することを特徴とするインターフェース回路である。これにより、差動伝送される第１の信号と同相伝送される第２の信号とを同一の伝送路により受信させるという作用をもたらす。 According to a second aspect of the present invention, there is provided first receiving means for extracting a first signal from a differential signal received from an external device via a transmission line, and reception from the external device via the transmission line. And a second receiving means for extracting a second signal from the in-phase signal. This brings about the effect that the first signal that is differentially transmitted and the second signal that is transmitted in phase are received by the same transmission path.
また、この第２の側面において、上記第２の信号は、クロック成分を含む信号であってもよい。これにより、クロック成分を外部機器から受信させるという作用をもたらす。この一例として、上記第２の信号は、バイフェーズマーク変調された信号を含んでもよい。 In the second aspect, the second signal may be a signal including a clock component. As a result, the clock component is received from the external device. As an example of this, the second signal may include a biphase mark modulated signal.
また、この第２の側面において、第３の信号を差動信号として上記伝送路を介して上記外部機器へ送信する送信手段をさらに具備し、上記第１の受信手段は、上記伝送路における差動信号から上記第３の信号を取り除いて上記第１の信号を抽出してもよい。これにより、差動信号を双方向に伝送させるという作用をもたらす。この一例として、上記第１の受信手段および上記送信手段は、インターネットプロトコル（ＩＰ）に準拠した双方向通信を行うことができる。また、上記伝送路は、ＨＤＭＩケーブルを構成するリザーブラインおよびホットプラグ検出ラインを利用することができる。 Further, in the second aspect, the apparatus further includes transmission means for transmitting the third signal as a differential signal to the external device via the transmission line, and the first reception means includes a difference in the transmission line. The first signal may be extracted by removing the third signal from the motion signal. This brings about the effect | action of transmitting a differential signal bidirectionally. As an example of this, the first receiving means and the transmitting means can perform bidirectional communication conforming to the Internet protocol (IP). Further, the transmission line can use a reserved line and a hot plug detection line constituting an HDMI cable.
本発明によれば、差動伝送されるイーサネット信号のリアルタイム性を補うことができるという優れた効果を奏し得る。 According to the present invention, it is possible to achieve an excellent effect that the real-time property of the differentially transmitted Ethernet signal can be compensated.
次に本発明の実施の形態について図面を参照して詳細に説明する。ここでは、ＨＤＭＩ規格によるインターフェースにおいて、差動伝送されるイーサネット信号を追加したものを一例として想定し、このイーサネット信号のリアルタイム性を補うための実施の形態について説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings. Here, an embodiment in which an Ethernet signal that is differentially transmitted in an interface based on the HDMI standard is added is assumed as an example, and the real-time property of the Ethernet signal will be described.
図１は、ＨＤＭＩ規格によるインターフェースの概念構成図である。ＨＤＭＩ規格では、基本となる高速伝送ラインによる伝送方向を一方向に定めており、送信側の機器をソース機器、受信側の機器をシンク機器と呼んでいる。この例では、ソース機器１００およびシンク機器２００がＨＤＭＩケーブル３００により接続されている。そして、ソース機器１００には送信動作を行うトランスミッタ１０１が含まれ、シンク機器２００には受信動作を行うレシーバ２０１が含まれている。
FIG. 1 is a conceptual configuration diagram of an interface based on the HDMI standard. In the HDMI standard, the transmission direction of a basic high-speed transmission line is determined as one direction, and a transmission-side device is called a source device, and a reception-side device is called a sink device. In this example, the
トランスミッタ１０１とレシーバ２０１との間の伝送には、ＴＭＤＳ（Transition Minimized Differential Signaling）と呼ばれるシリアル伝送方式が用いられる。ＨＤＭＩ規格では、映像信号および音声信号は３つのＴＭＤＳチャンネル３１０乃至３３０を用いて伝送される。すなわち、ある垂直同期信号から次の垂直同期信号までの区間の内、水平帰線区間および垂直帰線区間を除いた区間である有効画像区間において、非圧縮の１画面分の画像の画素データに対応する差動信号が、ＴＭＤＳチャンネル３１０乃至３３０により、シンク機器２００に向けて一方向に送信される。また、水平帰線区間または垂直帰線区間においては、音声データ、制御データまたはその他の補助データ等に対応する差動信号が、ＴＭＤＳチャンネル３１０乃至３３０により、シンク機器２００に向けて一方向に送信される。
For transmission between the
また、ＨＤＭＩ規格では、クロック信号がＴＭＤＳクロックチャンネル３４０により伝送される。ＴＭＤＳチャンネル３１０乃至３３０の各々では、ＴＭＤＳクロックチャンネル３４０により伝送される１クロックの間に、１０ビット分の画素データを送信することができる。
In the HDMI standard, a clock signal is transmitted by the TMDS
また、ＨＤＭＩ規格では、ディスプレイデータチャンネル（ＤＤＣ：Display Data Channel）３５０が設けられる。このディスプレイデータチャンネル３５０は、シンク機器２００におけるＥ−ＥＤＩＤ（Enhanced Extended Display Identification Data）情報をソース機器が読み出すために用いられる。Ｅ−ＥＤＩＤ情報とは、シンク機器２００がディスプレイ装置である場合に、その機種、解像度、色の特性およびタイミングなどの設定や性能に関する情報を示すものである。このＥ−ＥＤＩＤ情報は、シンク機器２００のＥＤＩＤ ＲＯＭ２０２に保持される。なお、図示していないが、ソース機器１００もシンク機器２００と同様に、Ｅ−ＥＤＩＤ情報を記憶し、必要に応じてそのＥ−ＥＤＩＤ情報をシンク機器２００に送信することができる。
In the HDMI standard, a display data channel (DDC) 350 is provided. The
さらに、ＨＤＭＩ規格では、ＣＥＣ（Consumer Electronics Control）ライン３６１、リザーブライン３６２およびＨＰＤ（Hot Plug Detect）ライン３６３等が設けられる。ＣＥＣライン３６１は、機器制御信号の双方向通信を行うためのラインである。ディスプレイデータチャンネル３５０が機器間を１対１に接続するのに対して、このＣＥＣライン３６１はＨＤＭＩに接続される全機器を直接接続する。
Further, in the HDMI standard, a CEC (Consumer Electronics Control)
リザーブライン３６２は、ＨＤＭＩ規格上は利用されていないラインである。また、ＨＰＤライン３６３は、ＨＤＭＩのケーブルによって他の機器と接続されていること（ホットプラグ）を検知するためのラインである。本発明の実施の形態では、このリザーブライン３６２およびＨＰＤライン３６３を用いてイーサネット信号を伝送することを想定し、さらにこのイーサネット信号のリアルタイム性を補う仕組みを提案する。
The
図２は、ＨＤＭＩ規格によるコネクタのピン配置例を示す図である。ここでは、タイプＡと呼ばれるピン配置におけるピン番号３０１と信号名称３０２との対応関係が示されている。
FIG. 2 is a diagram illustrating an example of connector pin arrangement according to the HDMI standard. Here, the correspondence between
ＴＭＤＳチャンネル３１０乃至３３０およびＴＭＤＳクロックチャンネル３４０は、それぞれ正極、シールドおよび負極の３ピンから構成されており、１乃至３番ピンがＴＭＤＳチャンネル３３０、４乃至６番ピンがＴＭＤＳチャンネル３２０、７乃至９番ピンがＴＭＤＳチャンネル３１０、１０乃至１２番ピンがＴＭＤＳクロックチャンネル３４０にそれぞれ対応している。
Each of the
また、１３番ピンがＣＥＣライン３６１に、１４番ピンがリザーブライン３６２に、１９番ピンがＨＰＤライン３６３に、それぞれ対応している。また、ディスプレイデータチャンネル３５０は、シリアルクロック（ＳＣＬ）、シリアルデータ（ＳＤＡ）および接地（グランド）の３ピンから構成されており、１５乃至１７番ピンがそれぞれ対応する。なお、ディスプレイデータチャンネル３５０の接地（１７番ピン）は、ＣＥＣライン３６１の接地と共通化されている。１８番ピンは電源供給ライン（＋５Ｖ）に対応する。
Also, the 13th pin corresponds to the
図３は、本発明の実施の形態におけるソース機器１００およびシンク機器２００の内部構成例について示す図である。ここでは、本発明の実施の形態における要部であるリザーブライン３６２およびＨＰＤライン３６３に関する構成を示している。ソース機器１００は、シンク機種検出回路１１０と、プラグ接続検出回路１２０と、ソース側送受信回路１４０と、ＳＰＤＩＦ（Sony Philips Digital InterFace）受信回路１７０と、イーサネット送受信回路１６０とを備えている。また、シンク機器２００は、ソース機種検出回路２１０と、プラグ接続伝達回路２２０と、シンク側送受信回路２５０と、ＳＰＤＩＦ送信回路２７０と、イーサネット送受信回路２６０とを備えている。
FIG. 3 is a diagram illustrating an internal configuration example of the
リザーブライン３６２は、上述のとおりＨＤＭＩ規格上は利用されていないラインであるが、ここではピンの有効利用のため、接続される機器の機種を検出するために用いられるものとしている。すなわち、ソース機器１００におけるシンク機種検出回路１１０では、リザーブライン３６２を介してシンク機器２００の機種を検出する。また、シンク機器２００におけるソース機種検出回路２１０では、リザーブライン３６２を介してソース機器１００の機種を検出する。ここにいう機種としては、例えば、ＨＤＭＩ規格を拡張してリザーブライン３６２およびＨＰＤライン３６３によりイーサネット信号を双方向伝送するようにした機種（以下、ＨＤＭＩ拡張機種という。）を想定することができる。
As described above, the
ＨＰＤライン３６３は、上述のとおりＨＤＭＩのケーブルによって他の機器と接続されていることを検知するためのラインである。シンク機器２００におけるプラグ接続伝達回路２２０は、ＨＰＤライン３６３に接続する端子を所定の電圧にバイアスすることにより、シンク機器２００が接続されている旨を伝達する。ソース機器１００におけるプラグ接続検出回路１２０は、ＨＰＤライン３６３に接続する端子の電位を基準電位と比較することにより、シンク機器２００の接続を検出する。
The
このような機能を有するリザーブライン３６２およびＨＰＤライン３６３に対して、本発明の実施の形態では、ソース側送受信回路１４０およびシンク側送受信回路２５０を接続する。すなわち、ソース機器１００におけるソース側送受信回路１４０は、コンデンサ１３１および１３２と抵抗１３３とを介してリザーブライン３６２およびＨＰＤライン３６３に接続する。また、シンク機器２００におけるシンク側送受信回路２５０は、コンデンサ２３１および２３２と抵抗２３３とを介してリザーブライン３６２およびＨＰＤライン３６３に接続する。
In the embodiment of the present invention, the source side transmission /
ソース側送受信回路１４０は、リザーブライン３６２およびＨＰＤライン３６３を用いて双方向伝送されるイーサネット信号をイーサネット送受信回路１６０に接続し、リザーブライン３６２およびＨＰＤライン３６３を用いてソース機器１００に伝送されるＳＰＤＩＦ信号をＳＰＤＩＦ受信回路１７０に接続する。
The source side transmission /
シンク側送受信回路２５０は、リザーブライン３６２およびＨＰＤライン３６３を用いて双方向伝送されるイーサネット信号をイーサネット送受信回路２６０に接続し、リザーブライン３６２およびＨＰＤライン３６３を用いてソース機器１００から伝送されるＳＰＤＩＦ信号をＳＰＤＩＦ送信回路２７０に接続する。
The sink-side transmission /
イーサネット送受信回路１６０および２６０は、イーサネット信号を送受信する回路であり、例えばインターネットプロトコル（ＩＰ）に準拠した双方向通信を行うものである。この場合、インターネットプロトコル（ＩＰ）の上位層としては、ＴＣＰ（Transmission Control Protocol）やＵＤＰ（User Datagram Protocol）を用いることができる。これらイーサネット送受信回路１６０および２６０は、従来技術により実現され得る。
The Ethernet transmission /
ＳＰＤＩＦ受信回路１７０およびＳＰＤＩＦ送信回路２７０は、ＳＰＤＩＦ規格に準拠した単一方向通信を行うものである。ここで、ＳＰＤＩＦ規格とは、デジタルオーディオ信号をリアルタイムに伝送するためのインターフェース規格であり、ＩＥＣ（International Electrotechnical Commission：国際電気標準会議）において「IEC 60958」として規格化されている。このＳＰＤＩＦ規格において伝送されるＳＰＤＩＦ信号は、後述するように、バイフェーズマーク変調されるため、その信号中にクロック成分を含んでいる。なお、これらＳＰＤＩＦ受信回路１７０およびＳＰＤＩＦ送信回路２７０は、従来技術により実現される。
The
図４は、本発明の実施の形態におけるソース側送受信回路１４０およびシンク側送受信回路２５０の一構成例を示す図である。
FIG. 4 is a diagram showing a configuration example of the source-
図４（ａ）に示すように、シンク側送受信回路２５０は、増幅器５１０、５２０、５３０および５５０と、インバータ５４１と、加算器５４２、５７１および５７２とを備えている。
As shown in FIG. 4A, the sink-side transmission /
増幅器５１０は、イーサネット送受信回路２６０から信号線５１１および５１２を介して供給される信号を増幅する増幅器である。信号線５１１および５１２の信号は差動信号になっており、増幅器５１０は差動入力により動作する。
The
増幅器５２０は、増幅器５１０の出力を増幅する増幅器である。この増幅器５２０の出力は差動信号になっており、加算器５７１には正極の信号が、加算器５７２には負極の信号がそれぞれ供給される。
The
増幅器５３０は、リザーブライン３６２およびＨＰＤライン３６３からの信号を増幅する増幅器である。リザーブライン３６２およびＨＰＤライン３６３の信号は差動信号になっており、増幅器５３０は差動入力により動作する。
The
インバータ５４１は、増幅器５１０の出力を反転させる回路である。加算器５４２は、インバータ５４１の出力と増幅器５３０の出力を加算する回路である。すなわち、インバータ５４１および加算器５４２は、リザーブライン３６２およびＨＰＤライン３６３における信号からシンク機器２００の出力信号を取り除いた信号を、増幅器５５０に入力する。
The inverter 541 is a circuit that inverts the output of the
増幅器５５０は、加算器５４２の出力を増幅する増幅器である。この増幅器５５０出力は差動信号になっており、信号線５５８には正極の信号が、信号線５５９には負極の信号がそれぞれ供給される。信号線５５８および５５９にはイーサネット送受信回路２６０が接続されており、リザーブライン３６２およびＨＰＤライン３６３における信号からシンク機器２００の出力信号を取り除いた信号がイーサネット送受信回路２６０に供給される。
The
加算器５７１は、ＳＰＤＩＦ送信回路２７０から信号線５６１を介して供給される信号と増幅器５２０の正極出力とを加算する回路である。加算器５７２は、加算器５７１は、ＳＰＤＩＦ送信回路２７０から信号線５６１を介して供給される信号と増幅器５２０の負極出力とを加算する回路である。
The
すなわち、増幅器５５０から出力されるイーサネット信号が差動信号であるのに対して、加算器５７１および５７２により重畳されるＳＰＤＩＦ信号は同相信号である。これにより、イーサネット信号およびＳＰＤＩＦ信号の両者は、同じ一対の信号線（リザーブライン３６２およびＨＰＤライン３６３）によって伝送することが可能となる。
That is, the Ethernet signal output from the
図４（ｂ）に示すように、ソース側送受信回路１４０は、増幅器４１０、４２０、４３０および４５０と、インバータ４４１と、加算器４４２および４６０とを備えている。
As shown in FIG. 4B, the source-
増幅器４１０は、イーサネット送受信回路１６０から信号線４１１および４１２を介して供給される信号を増幅する増幅器である。信号線４１１および４１２の信号は差動信号になっており、増幅器４１０は差動入力により動作する。
The
増幅器４２０は、増幅器４１０の出力を増幅する増幅器である。この増幅器４２０の出力は差動信号になっており、リザーブライン３６２には正極の信号が、ＨＰＤライン３６３には負極の信号がそれぞれ供給される。
The
増幅器４３０は、リザーブライン３６２およびＨＰＤライン３６３からの信号を増幅する増幅器である。リザーブライン３６２およびＨＰＤライン３６３の信号は差動信号になっており、増幅器４３０は差動入力により動作する。
The
増幅器４５０は、加算器４４２の出力を増幅する増幅器である。この増幅器４５０出力は差動信号になっており、信号線４５８には正極の信号が、信号線４５９には負極の信号がそれぞれ供給される。信号線４５８および４５９にはイーサネット送受信回路１６０が接続されており、リザーブライン３６２およびＨＰＤライン３６３における信号からソース機器１００の出力信号を取り除いた信号がイーサネット送受信回路１６０に供給される。
The
インバータ４４１は、増幅器４１０の出力を反転させる回路である。加算器４４２は、インバータ４４１の出力と増幅器４３０の出力を加算する回路である。すなわち、インバータ４４１および加算器４４２は、リザーブライン３６２およびＨＰＤライン３６３における信号からソース機器１００の出力信号を取り除いた信号を、増幅器４５０に入力する。
The
加算器４６０は、増幅器４２０の出力の正極の信号と負極の信号とを加算する回路である。
The
すなわち、リザーブライン３６２およびＨＰＤライン３６３によって伝送された信号のうち、差動信号がイーサネット信号として増幅器４３０によって抽出され、同相信号がＳＰＤＩＦ信号として加算器４６０によって抽出される。
That is, among the signals transmitted through the
図５は、本発明の実施の形態における動作の概要を示す図である。本発明の実施の形態では、上述のように、リザーブライン３６２およびＨＰＤライン３６３を用いてイーサネット信号を差動信号として伝送することを想定し、さらにこのイーサネット信号のリアルタイム性を補うために、同じラインを利用してＳＰＤＩＦ信号を同相信号として伝送する。
FIG. 5 is a diagram showing an outline of the operation in the embodiment of the present invention. In the embodiment of the present invention, as described above, it is assumed that the Ethernet signal is transmitted as a differential signal using the
このような本発明の実施の形態における動作をまとめると同図のようになる。上述のように、１４番ピンはリザーブライン３６２に対応し、１９番ピンはＨＰＤライン３６３に対応する。イーサネット信号またはＳＰＤＩＦ信号の何れも伝送されない場合には、従来のＨＤＭＩ規格の動作になる。イーサネット信号が伝送される場合には、１４番ピンにイーサネット信号の正極信号が重畳され、１９番ピンにイーサネット信号の負極信号が重畳される。また、ＳＰＤＩＦ信号が伝送される場合には、１４番ピンおよび１９番ピンにＳＰＤＩＦ信号の正極信号が重畳される。さらに、イーサネット信号およびＳＰＤＩＦ信号の両者が伝送される場合には、１４番ピンにイーサネット信号の正極信号およびＳＰＤＩＦ信号の正極信号が重畳され、１９番ピンにイーサネット信号の負極信号およびＳＰＤＩＦ信号の正極信号が重畳される。
The operations in the embodiment of the present invention are summarized as shown in FIG. As described above, the 14th pin corresponds to the
したがって、イーサネット信号およびＳＰＤＩＦ信号は、リザーブライン３６２およびＨＰＤライン３６３において互いに独立して伝送することができ、両信号を伝送する場合や一方の信号のみを伝送する場合でも、受信側（ソース側送受信回路１４０）に特別な機構を要することなく対応することができる。
Therefore, the Ethernet signal and the SPDIF signal can be transmitted independently through the
図６は、本発明の実施の形態におけるシンク機種検出回路１１０およびソース機種検出回路２１０の構成例を示す図である。
FIG. 6 is a diagram showing a configuration example of the sink
図６（ａ）に示すように、シンク機種検出回路１１０は、抵抗１１１および１１２と、コンデンサ１１３と、比較器１１６とを備えている。抵抗１１１は、リザーブライン３６２を＋５Ｖにプルアップするものである。この抵抗１１１は、ソース機器１００が特定の機種（例えば、ＨＤＭＩ拡張機種）である場合のみ存在し、ソース機器１００が特定の機種でない場合にはプルアップが行われない。抵抗１１２およびコンデンサ１１３は、ローパスフィルタを構成するものである。このローパスフィルタの出力は信号線１１４に供給される。比較器１１６は、ローパスフィルタから信号線１１４に供給された直流電位を、信号線１１５に与えられた基準電位と比較するものである。
As shown in FIG. 6A, the sink
また、図６（ｂ）に示すように、ソース機種検出回路２１０は、抵抗２１１および２１２と、コンデンサ２１３と、比較器２１６とを備えている。抵抗２１１は、リザーブライン３６２を接地電位にプルダウンするものである。この抵抗２１１は、シンク機器２００が特定の機種である場合のみ存在し、シンク機器２００が特定の機種でない場合にはプルダウンが行われない。抵抗２１２およびコンデンサ２１３は、ローパスフィルタを構成するものである。このローパスフィルタの出力は信号線２１５に供給される。比較器２１６は、ローパスフィルタから信号線２１５に供給された直流電位を、信号線２１４に与えられた基準電位と比較するものである。
As shown in FIG. 6B, the source
シンク機器２００が特定の機種であれば抵抗２１１によるプルダウンが行われてリザーブライン３６２の電位が２．５Ｖとなり、シンク機器２００が特定の機種でなければ開放されて５Ｖとなる。したがって、信号線１１５の基準電位を例えば３．７５Ｖとすれば、信号線１１７の出力に基づいて、ソース機器１００においてシンク機器２００の機種を識別することができる。
If the
同様に、ソース機器１００が特定の機種であれば抵抗１１１によるプルアップが行われてリザーブライン３６２の電位が２．５Ｖとなり、ソース機器１００が特定の機種でなければ０Ｖとなる。したがって、信号線２１４の基準電位を例えば１．２５Ｖとすれば、信号線２１７の出力に基づいて、シンク機器２００においてソース機器１００の機種を識別することができる。
Similarly, if the
これら機種検出のための信号は直流バイアス電位で伝達されるため、交流信号として伝達されるイーサネット信号またはＳＰＤＩＦ信号に影響を与えるものではない。 Since the signals for detecting these models are transmitted with a DC bias potential, they do not affect the Ethernet signal or SPDIF signal transmitted as an AC signal.
図７は、本発明の実施の形態におけるプラグ接続検出回路１２０およびプラグ接続伝達回路２２０の構成例を示す図である。
FIG. 7 is a diagram showing a configuration example of the plug
図７（ａ）に示すように、プラグ接続伝達回路２２０は、チョークコイル２２１と、抵抗２２２および２２３とを備えている。これらチョークコイル２２１、抵抗２２２および２２３は、ＨＰＤライン３６３を例えば約４Ｖにバイアスするものである。
As shown in FIG. 7A, the plug
また、図７（ｂ）に示すように、プラグ接続検出回路１２０は、抵抗１２１および１２２と、コンデンサ１２３と、比較器１２６とを備えている。抵抗１２１は、ＨＰＤライン３６３を接地電位にプルダウンするものである。抵抗１２２およびコンデンサ１２３は、ローパスフィルタを構成するものである。このローパスフィルタの出力は信号線１２４に供給される。比較器１２６は、ローパスフィルタから信号線１２４に供給された直流電位を、信号線１２５に与えられた基準電位と比較するものである。
As shown in FIG. 7B, the plug
ここで、信号線１２５に基準電位として例えば１．４Ｖを与えるものとする。ソース機器１００がＨＰＤライン３６３に接続されていなければ、入力電位は抵抗１２１によるプルダウンされることにより信号線１２４の電位は信号線１２５の基準電位よりも低くなる。一方、ソース機器１００がＨＰＤライン３６３に接続されていれば、約４Ｖにバイアスされるため、信号線１２４の電位は信号線１２５の基準電位よりも高くなる。したがって、信号線１２７の出力に基づいて、ソース機器１００においてシンク機器２００の接続の有無を検出することができる。
Here, for example, 1.4 V is applied to the
これらプラグ接続検出のための信号は直流バイアス電位で伝達されるため、交流信号として伝達されるイーサネット信号またはＳＰＤＩＦ信号に影響を与えるものではない。 Since these plug connection detection signals are transmitted with a DC bias potential, they do not affect the Ethernet signal or SPDIF signal transmitted as an AC signal.
次にＳＰＤＩＦ規格について図面を参照して説明する。 Next, the SPDIF standard will be described with reference to the drawings.
図８は、ＳＰＤＩＦ規格におけるフレーム構成を示す図である。ＳＰＤＩＦ規格では、各フレームは２つのサブフレームから構成される。２チャンネルステレオ音声の場合、１つ目のサブフレームに左チャンネル信号が含まれ、２つ目のサブフレームに右チャンネル信号が含まれる。 FIG. 8 is a diagram showing a frame configuration in the SPDIF standard. In the SPDIF standard, each frame is composed of two subframes. In the case of two-channel stereo audio, the left channel signal is included in the first subframe, and the right channel signal is included in the second subframe.
サブフレームの先頭には後述するようにプリアンブルが設けられ、左チャンネル信号にはプリアンブルとして「Ｍ」が、右チャンネル信号にはプリアンブルとして「Ｗ」が付与される。但し、１９２フレーム毎に先頭のプリアンブルにはブロックの開始を表す「Ｂ」が付与される。すなわち、１ブロックは１９２フレームにより構成される。ブロックは、後述するチャンネルステータスを構成する単位である。 As will be described later, a preamble is provided at the head of the subframe, and “M” is assigned as the preamble to the left channel signal, and “W” is assigned as the preamble to the right channel signal. However, “B” indicating the start of a block is assigned to the leading preamble every 192 frames. That is, one block is composed of 192 frames. The block is a unit constituting a channel status described later.
図９は、ＳＰＤＩＦ規格におけるサブフレーム構成を示す図である。サブフレームは、第０乃至第３１の計３２のタイムスロットから構成される。 FIG. 9 is a diagram illustrating a subframe configuration in the SPDIF standard. The subframe is composed of a total of 32 time slots from the 0th to the 31st.
第０乃至第３タイムスロットは、プリアンブル（Sync preamble）を示す。このプリアンブルは、上述のように左右チャンネルの区別やブロックの開始位置を表すために「Ｍ」、「Ｗ」または「Ｂ」の何れかを示す。 The 0th to 3rd time slots indicate a preamble (Sync preamble). As described above, this preamble indicates “M”, “W”, or “B” in order to distinguish between left and right channels and to indicate the start position of a block.
第４乃至第２７タイムスロットはメインデータフィールドであり、２４ビットコードレンジが採用される場合には全体が音声データを表す。また、２０ビットコードレンジが採用される場合には第８乃至第２７タイムスロットが音声データ（Audio sample word）を表す。後者の場合、第４乃至第７タイムスロットは追加情報（Auxiliary sample bits）として利用することができる。 The fourth to 27th time slots are main data fields, and when the 24-bit code range is adopted, the whole represents the audio data. When the 20-bit code range is adopted, the 8th to 27th time slots represent audio data (Audio sample word). In the latter case, the fourth to seventh time slots can be used as additional information (Auxiliary sample bits).
第２８タイムスロットは、メインデータフィールドの有効フラグ（Validity flag）である。 The 28th time slot is a validity flag of the main data field.
第２９タイムスロットは、ユーザデータ（User data）の１ビット分を表す。各フレームにまたがってこの第２９タイムスロットを累積することによって一連のユーザデータを構成することができる。このユーザデータのメッセージは８ビットの情報ユニット（ＩＵ：Information Unit）を単位として構成され、１つのメッセージには３乃至１２９個の情報ユニットが含まれる。情報ユニット間には０乃至８ビットの「０」が存在し得る。情報ユニットの先頭は開始ビット「１」により識別される。メッセージ内の最初の７個の情報ユニットは予約されており、８個目以降の情報ユニットにユーザは任意の情報を設定することができる。メッセージ間は８ビット以上の「０」により分割される。 The 29th time slot represents one bit of user data. A series of user data can be constructed by accumulating the 29th time slot across each frame. This user data message is configured in units of 8-bit information units (IU: Information Unit), and one message includes 3 to 129 information units. There may be 0 to 8 bits of “0” between information units. The head of the information unit is identified by the start bit “1”. The first seven information units in the message are reserved, and the user can set arbitrary information in the eighth and subsequent information units. Messages are divided by “0” of 8 bits or more.
第３０タイムスロットは、チャンネルステータス（Channel status）の１ビット分を表す。各フレームにまたがってブロック毎に第３０タイムスロットを累積することによって一連のチャンネルステータスを構成することができる。なお、ブロックの先頭位置は、上述のように、プリアンブル（第０乃至第３タイムスロット）により示される。 The 30th time slot represents one bit of the channel status. A series of channel statuses can be constructed by accumulating 30th time slots for each block across each frame. The head position of the block is indicated by the preamble (0th to 3rd time slots) as described above.
第３１タイムスロットは、パリティビット（Parity bit）である。第４乃至第３１タイムスロットに含まれる「０」および「１」の数が偶数になるように、このパリティビットが付与される。 The 31st time slot is a parity bit. This parity bit is added so that the number of “0” and “1” included in the fourth to 31st time slots is an even number.
図１０は、ＳＰＤＩＦ規格における信号変調方式を示す図である。ＳＰＤＩＦ規格では、サブフレームのうちプリアンブルを除く第４乃至第３１タイムスロットがバイフェーズマーク変調される。 FIG. 10 is a diagram illustrating a signal modulation method in the SPDIF standard. In the SPDIF standard, the fourth to 31st time slots excluding the preamble in the subframe are biphase mark modulated.
このバイフェーズマーク変調の際には、元の信号（ソースコーディング）の２倍速のクロックが用いられる。元の信号のクロックサイクルを前半と後半に分けると、前半のクロックサイクルのエッジで、バイフェーズマーク変調の出力は必ず反転する。また、後半クロックサイクルのエッジにおいて、元の信号が「１」を示しているときには反転し、元の信号が「０」を示しているときには反転しない。これにより、バイフェーズマーク変調された信号から元の信号におけるクロック成分を抽出できることになる。 In this biphase mark modulation, a clock that is twice as fast as the original signal (source coding) is used. If the clock cycle of the original signal is divided into the first half and the second half, the output of the biphase mark modulation is always inverted at the edge of the first half clock cycle. Further, at the edge of the second half clock cycle, the signal is inverted when the original signal indicates “1”, and is not inverted when the original signal indicates “0”. As a result, the clock component in the original signal can be extracted from the biphase mark modulated signal.
図１１は、ＳＰＤＩＦ規格におけるプリアンブルのチャンネルコーディングを示す図である。上述のように、サブフレームのうち第４乃至第３１タイムスロットはバイフェーズマーク変調される。一方、第０乃至第３タイムスロットのプリアンブルは通常のバイフェーズマーク変調ではなく、２倍速のクロックに同期したビットパターンとして扱われる。すなわち、第０乃至第３タイムスロットの各タイムスロットに２ビットずつ割り当てることにより、同図のような８ビットパターンを得る。 FIG. 11 is a diagram illustrating channel coding of a preamble in the SPDIF standard. As described above, the fourth to 31st time slots of the subframe are biphase mark modulated. On the other hand, the preambles in the 0th to 3rd time slots are handled as bit patterns synchronized with the double speed clock, not the normal biphase mark modulation. That is, by assigning 2 bits to each time slot of the 0th to 3rd time slots, an 8-bit pattern as shown in the figure is obtained.
直前の状態が「０」であれば、プリアンブル「Ｂ」には「１１１０１０００」が、「Ｍ」には「１１１０００１０」が、「Ｗ」には「１１００１００」がそれぞれ割り当てられる。一方、直前の状態が「１」であれば、プリアンブル「Ｂ」には「０００１０１１１」が、「Ｍ」には「０００１１１０１」が、「Ｗ」には「０００１１０１１」がそれぞれ割り当てられる。 If the immediately preceding state is “0”, “11101000” is assigned to the preamble “B”, “11110000” is assigned to “M”, and “1100100” is assigned to “W”. On the other hand, if the previous state is “1”, “00010111” is assigned to the preamble “B”, “00011101” is assigned to “M”, and “00011011” is assigned to “W”.
このように、本発明の実施の形態によれば、リザーブライン３６２およびＨＰＤライン３６３において差動伝送されるイーサネット信号に重畳して、同相でＳＰＤＩＦ信号を伝送することができる。このＳＰＤＩＦ信号はクロック成分を含むため、シンク機器ではＳＰＤＩＦ信号そのものからクロック成分を抽出して、利用することができる。シンク機器がオーディオ機器であれば、抽出されたクロック成分を利用してオーディオ再生に使用することができる。伝送路にエラーが生じた場合には、その部分は消音（ミュート）してその次からのデータを再生することにより、リアルタイム性を担保することができる。
As described above, according to the embodiment of the present invention, the SPDIF signal can be transmitted in the same phase by being superimposed on the Ethernet signal that is differentially transmitted in the
イーサネット信号は、パケット化された信号であり、伝送路にエラーが生じた場合にはＴＣＰ（Transmission Control Protocol）などの仕組みにより自動的に再送されるようになっており、信頼性の高い伝送が可能である。但し、音声信号伝送のようなリアルタイム性が必要な場合には、再送の間は、音声再生が停止される状態となる。また、通常の場合、ソフトウェアにより信号処理が行われるため、ハードウェアで処理するＳＰＤＩＦにくらべて遅延（LATENCY）が大きくなる。また、オーディオクロックを再生成するためにはＭＰＥＧ（Moving Picture Experts Group）−ＴＳ（Transport Stream）やＲＴＰ（Real-time Transport Protocol）におけるタイムスタンプが利用され、これらの処理もソフトウェアにより実現されることが多い。 The Ethernet signal is a packetized signal, and when an error occurs in the transmission path, it is automatically retransmitted by a mechanism such as TCP (Transmission Control Protocol). Is possible. However, when real-time performance is required as in audio signal transmission, audio reproduction is stopped during retransmission. In addition, since signal processing is normally performed by software, the delay (LATENCY) becomes larger than SPDIF processed by hardware. In order to regenerate the audio clock, time stamps in MPEG (Moving Picture Experts Group) -TS (Transport Stream) and RTP (Real-time Transport Protocol) are used, and these processes are also realized by software. There are many.
このような異なる特性を有するイーサネット信号およびＳＰＤＩＦ信号を併用することにより、リアルタイム音声伝送と信頼性あるパケット情報伝送とを同時に実現することが可能である。以下では、本発明を適用した応用例について説明する。 By using the Ethernet signal and SPDIF signal having such different characteristics in combination, it is possible to simultaneously realize real-time voice transmission and reliable packet information transmission. Hereinafter, application examples to which the present invention is applied will be described.
図１２は、本発明の実施の形態によるシステム構成例を示す図である。ここでは、プレーヤ７１０と、ＡＶアンプ７２０と、スピーカ７３０と、テレビジョン受像機器７４０とからなるＡＶシステムを想定している。
FIG. 12 is a diagram showing a system configuration example according to the embodiment of the present invention. Here, an AV system including a
プレーヤ７１０とＡＶアンプ７２０の間はＨＤＭＩ接続されており、プレーヤ７１０をソース機器とすると、ＡＶアンプ７２０がシンク機器となる。すなわち、信号線７１９はプレーヤ７１０からＡＶアンプ７２０へ一方向のＴＭＤＳ伝送を行う。ＡＶアンプ７２０とテレビジョン受像機器７４０の間も同様にＨＤＭＩ接続されており、ＡＶアンプ７２０をソース機器とすると、テレビジョン受像機器７４０がシンク機器となる。すなわち、信号線７２９はＡＶアンプ７２０からテレビジョン受像機器７４０へ一方向のＴＭＤＳ伝送を行う。これらＴＭＤＳ伝送を行う信号線７１９および７２９は、図１におけるＴＭＤＳチャンネル３１０乃至３３０に対応する。
The
また、ＡＶアンプ７２０とスピーカ７３０の間はアナログ接続されており、ＡＶアンプ７２０において再生された音声信号が信号線７２６を介してスピーカ７３０に出力される。
The
プレーヤ７１０は、内部クロック発生回路７１１と、クロック成分再構成回路７１２と、クロック切替器７１３と、制御マイコン７１４と、記録媒体アクセス部７１５と、復号部７１６とを備えている。
The
内部クロック発生回路７１１は、プレーヤ７１０の内部におけるクロック信号を発生する回路である。この内部クロック発生回路７１１は、例えば水晶発振子（クリスタル）などの発振子による発振振幅電圧を利用してクロック信号を生成する。
The internal
クロック成分再構成回路７１２は、信号線７２７を介してＡＶアンプ７２０から供給されたＳＰＤＩＦ信号に基づいてクロック成分を再構成する回路である。ここにいう信号線７２７は、図３におけるリザーブライン３６２およびＨＰＤライン３６３に対応する。
The clock
クロック切替器７１３は、内部クロック発生回路７１１において生成されたクロックまたはクロック成分再構成回路７１２において再構成されたクロックの何れかを選択して、出力するクロックを切り替える回路である。
The
制御マイコン７１４は、プレーヤ７１０の動作を制御するためのマイクロコンピュータである。この制御マイコン７１４は、クロック成分再構成回路７１２においてクロック成分が再構成されたことを検知すると、クロック成分再構成回路７１２からのクロックを選択するようクロック切替器７１３に対して指示する。
The
記録媒体アクセス部７１５は、クロック切替器７１３から出力されたクロックに従って、記録媒体７１７から映像信号および音声信号を読み出す回路である。
The recording
復号部７１６は、クロック切替器７１３から出力されたクロックに従って、記録媒体アクセス部７１５によって読み出された映像信号および音声信号を復号するものである。この復号部７１６によって復号された信号は信号線７１９を介してＡＶアンプ７２０にＴＭＤＳ伝送される。
The
ＡＶアンプ７２０は、信号線７１９を介してプレーヤ７１０から伝送された信号を受信し、その受信された信号のうち音声信号を増幅して信号線７２６を介してスピーカ７３０に音声を出力する。また、ＡＶアンプ７２０は、受信された信号のうち映像信号を、信号線７２９を介してテレビジョン受像機器７４０へ伝送する。
The
信号線７２７に対応するリザーブライン３６２およびＨＰＤライン３６３には、イーサネット信号が差動伝送されるとともに、ＳＰＤＩＦ信号が同相により重畳される。したがって、ＳＰＤＩＦ信号の受信側であるプレーヤ７１０では、リザーブライン３６２およびＨＰＤライン３６３の２本の信号の和をとることにより、差動伝送されているイーサネット信号が除去されてＳＰＤＩＦ信号が得られる。このＳＰＤＩＦ信号はＡＶアンプ７２０の内部で生成されたクロック成分を含んでいる。ＳＰＤＩＦ信号はバイフェーズマーク変調されて伝送されるため、例え無音信号であってもクロック成分はＡＶアンプ７２０からプレーヤ７１０に伝送される。すなわち、この例におけるＳＰＤＩＦ信号は有効な音声信号を含んでいなくてもよい。
The Ethernet line is differentially transmitted to the
この応用例によれば、ＡＶアンプ７２０において生成されたクロック信号がプレーヤ７１０に伝送され、その伝送されたクロック信号に従ってプレーヤ７１０からＡＶアンプ７２０に映像信号および音声信号を伝送することができる。したがって、ＡＶアンプ７２０のクロックをマスタクロックとしてプレーヤ７１０を動作させることができ、いわゆるジッタレス再生を実現することができる。これにより、ＡＶアンプ７２０において速度調整のために利用されるバッファを省くことができるようになる。また、各機器において生成されるクロックの精度に着目すると、一般にプレーヤよりもＡＶアンプの方がクロックの精度が高いことが多い。したがって、ＡＶアンプ７２０のクロックをマスタクロックとしてプレーヤ７１０を動作させることによって、音声信号の再生品質を向上させることができる。
According to this application example, the clock signal generated in the
このように、ＳＰＤＩＦ信号を伝送することにより、イーサネット信号だけでは困難な、送信側と受信側の周波数同期が簡易に行うことができ、映像信号や音声信号の再生のようなリアルタイム性を必要とされるアプリケーションに役立てることができる。なお、上述の応用例ではジッタレス再生の例について説明したが、ＳＰＤＩＦ信号におけるユーザデータやチャンネルステータスを利用することにより、リアルタイムにシンク機器からの情報を伝送することができる。例えば、ＡＶアンプ７２０における映像信号の再生フレームや音声信号の再生時刻などのタイムコードをユーザデータに含ませてプレーヤ７１０に伝送することにより、プレーヤ７１０とＡＶアンプ７２０との間で正確に同期を合わせることができる。
In this way, by transmitting the SPDIF signal, frequency synchronization between the transmission side and the reception side, which is difficult with only the Ethernet signal, can be easily performed, and real-time characteristics such as reproduction of video signals and audio signals are required. Can be useful for applications. In the application example described above, an example of jitterless reproduction has been described. However, information from the sink device can be transmitted in real time by using user data and channel status in the SPDIF signal. For example, a time code such as a playback frame of a video signal and a playback time of an audio signal in the
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。 The embodiment of the present invention is an example for embodying the present invention and has a corresponding relationship with the invention-specific matters in the claims as shown below, but is not limited thereto. However, various modifications can be made without departing from the scope of the present invention.
すなわち、請求項１において、第１の送信手段は例えば増幅器５２０に対応する。また、第２の送信手段は例えば加算器５７１および５７２に対応する。
That is, in
また、請求項４において、受信手段は例えば増幅器５３０、インバータ５４１および加算器５４２に対応する。
In
また、請求項６および１２において、リザーブラインは例えばリザーブライン３６２に対応する。また、ホットプラグ検出ラインは例えばＨＰＤライン３６３に対応する。
Further, in
また、請求項７において、第１の受信手段は例えば増幅器４３０、インバータ４４１および加算器４４２に対応する。また、第２の受信手段は例えば加算器４６０に対応する。
In
また、請求項１０において、送信手段は例えば増幅器４２０に対応する。
Further, in
なお、本発明の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。 The processing procedure described in the embodiment of the present invention may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program May be taken as
１００ ソース機器
１１０ シンク機種検出回路
１２０ プラグ接続検出回路
１４０ ソース側送受信回路
１６０ イーサネット送受信回路
１７０ ＳＰＤＩＦ受信回路
２００ シンク機器
２１０ ソース機種検出回路
２２０ プラグ接続伝達回路
２５０ シンク側送受信回路
２６０ イーサネット送受信回路
２７０ ＳＰＤＩＦ送信回路
３００ ＨＤＭＩケーブル
３１０、３２０、３３０ ＴＭＤＳチャンネル
３４０ ＴＭＤＳクロックチャンネル
３５０ ディスプレイデータチャンネル（ＤＤＣ）
３６１ ＣＥＣライン
３６２ リザーブライン
３６３ ＨＰＤライン
４１０、４２０、４３０、４５０ 増幅器
４４１ インバータ
４４２、４６０ 加算器
５１０、５２０、５３０、５５０ 増幅器
５４１ インバータ
５４２、５７１、５７２ 加算器
７１０ プレーヤ
７１１ 内部クロック発生回路
７１２ クロック成分再構成回路
７１３ クロック切替器
７１４ 制御マイコン
７１５ 記録媒体アクセス部
７１６ 復号器
７１７ 記録媒体
７２０ ＡＶアンプ
７３０ スピーカ
７４０ テレビジョン受像機器
DESCRIPTION OF
361
Claims (12)
第２の信号を同相信号として前記伝送路に重畳して前記外部機器へ送信する第２の送信手段と
を具備することを特徴とするインターフェース回路。 First transmission means for transmitting the first signal as a differential signal to an external device via a transmission path;
An interface circuit comprising: a second transmission unit configured to superimpose a second signal as an in-phase signal on the transmission line and transmit the signal to the external device.
前記外部機器から前記伝送路を介して受信した同相信号から第２の信号を抽出する第２の受信手段と
を具備することを特徴とするインターフェース回路。 First receiving means for extracting a first signal from a differential signal received from an external device via a transmission line;
An interface circuit comprising: second receiving means for extracting a second signal from an in-phase signal received from the external device via the transmission line.
前記第１の受信手段は、前記伝送路における差動信号から前記第３の信号を取り除いて前記第１の信号を抽出する
ことを特徴とする請求項７記載のインターフェース回路。 Further comprising a transmission means for transmitting a third signal as a differential signal to the external device via the transmission line;
8. The interface circuit according to claim 7, wherein the first receiving means extracts the first signal by removing the third signal from a differential signal in the transmission path.
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