JP2010098594A - 復調回路および復調方法 - Google Patents

Abstract

【課題】回路規模および消費電力を低減したＯＦＤＭＡ復調回路の実現。
【解決手段】シンボル方向とサブキャリア方向で定義されるフレーム内に複数のバースト領域が定義される復調回路であって、受信信号を復調した受信データをシンボル単位で記憶するシンボルメモリ31と、シンボルメモリに記憶された受信データをシンボル単位で伝送路推定・補償処理する伝送路推定・補償回路26と、伝送路推定・補償回路の出力を記憶し、誤り訂正処理におけるブロック単位で、出力するバッファ32と、バッファから出力された伝送路推定・補償処理済み受信データに対してブロック単位で誤り訂正処理を行う誤り訂正回路27と、を備える。
【選択図】図７

Description

本発明は、復調回路および復調方法に関する。

ＯＦＤＭＡ(Orthogonal Frequency Division Multiple Access:直交周波数分割多重接続）方式は、ＯＦＤＭをベースとした多元接続方式である。ＯＦＤＭＡ方式では、すべてのサブキャリアを全ユーザーが共有し、特定の複数のサブキャリアをサブチャンネル(Sub Channel)と位置づけ、特定の時間タイミングで各ユーザーに適応的に割り当てることにより、多元接続を実現する。ＯＦＤＭＡ方式は、近年ではＩＥＥＥ８０２．１６ｅ(Mobile WiMAX)に採用されている。以下、この規格のＯＦＤＭＡ方式のシステムを例として説明を行う。

図１は、ＯＦＤＭＡ無線インターフェースで、ＴＤＤ(Time Division Duplexing:時分割複信）を使用する場合の一般的なフレーム構造を示す図である。図１に示すように、ＯＦＤＭＡ方式では、時間軸方向にフレーム(Frame)に分割する。１つのフレームは、基地局から端末へ送信を行う下りリンク（ダウンリンク）サブフレーム(Down Link Subframe)と上りリンク（アップリンク）サブフレーム(Up Link Subframe)からなる。ダウンリンクサブフレームとアップリンクサブフレームの間には、送受信の処理の切り換えのために、ＴＴＧ(Transmit Transition Gap)およびＲＴＧ(Receive Transition Gap)というガード時間が設けられている。ダウンリンクとアップリンクの各サブフレームは、ＯＦＤＭシンボル番号で与えられた時間軸とサブチャンネル番号で区切られる周波数軸の２次元で、データ・バーストや制御チャンネルなどのいくつかの領域に区切られる。領域を区切る最小単位は、「スロット」、つまり１つのサブチャンネルとサブチャンネル配置法に依存するＯＦＤＭシンボル数による領域となる。各バースト領域は、複数のユーザーで共有される。

ダウンリンクサブフレームは、１個のＯＦＤＭシンボルで構成されるプリアンブル(Preamble)で開始される。端末は、このプリアンブルによってフレームの同期を取る。プリアンブル直後のＯＦＤＭシンボルは、ＰＵＳＣ((Partial Usage of SubChannnels)によるサブチャンネル配置が使用されることになっている。その配置に従った最初の４つのスロット（ＦＦＴサイズが１２８の時は１つのスロット）は、フレーム制御ヘッダ（Frame Control Header: ＦＣＨ）と呼ばれる特別な領域になっている。そしてＦＣＨに続くスロットで、ＤＬ−ＭＡＰ(Downlink Map)メッセージが送信される。端末は、ＦＣＨに含まれるＤＬＦＰ(Downlink Frame Prefix)によって、ＦＣＨの直後に続くＤＬ−ＭＡＰメッセージの長さと、そこで使用されている誤り訂正符号の方式および繰り返し符号の繰り返し数を知る。さらに、端末は、これらの情報に従って、ＤＬ−ＭＡＰメッセージの復調を行い、ダウンリンクサブフレーム内のデータ・バースト領域の割り当てや、ダウンリンクに関する拡張制御情報を得る。端末はさらに、ダウンリンクサブフレームのデータ・バースト内でＵＬ−ＭＡＰ(Uplink Map)メッセージを見つけ、それにより、アップリンクサブフレーム内のデータ・バースト領域と制御チャンネル領域の割り当て情報、アップリンクに関する拡張制御情報を得る。データ・バースト領域には、ユーザーデータが配置される。データ・バーストへのユーザーの割り当ては、基地局が、ユーザーからフィードバックされる受信環境情報を基に、受信に最適な変調方式と、符号長を決定して、ユーザーのグルーピングを行い、バーストに割り当てるのが一般的である。

図２はＯＦＤＭＡ無線インターフェースで通信を行うシステムの送信側の構成例を示す図であり、図３は送信側におけるデータ処理の流れを示す図である。

図２に示すように、送信側（基地局）では、複数のユーザーに送信する複数のユーザーデータUser Data 1乃至User Data Nを、複数のユーザーデータ(User Data)連結部１１Ａ乃至１１Ｃで連結して複数のバーストデータを生成する。その後、同一のバースト内で、ランダマイズ(Randamize)処理部１２Ａ乃至１２Ｃ、インターリーブ(Interleave)部１３Ａ乃至１３Ｃ、符号化部１４Ａ乃至１４Ｃおよび一次変換部１５Ａ乃至１５Ｃで処理される。処理結果はフレームメモリ(Frame Memory)１６に格納される。フレームメモリ１６に格納されたバーストデータは、送信キャリア順にから読み出され、ＩＦＦＴ処理部１７でＩＦＦＴ処理が施されて、ＯＦＤＭＡ信号に変換される。ＯＦＤＭＡ信号は、Ｔｘフィルタ(Tx Filter)１８でフィルタ処理された後、送信(RF)部１９からアンテナを介して送信される。

図３に示した例では、ユーザーデータUSER Data 1乃至User Data 4、USER Data 5乃至User Data 8およびUSER Data 9乃至User Data 12は、それぞれ連結され、インターリーブ処理および符号化処理によりバーストデータDL-burst #1 Data、DL-burst #2 DataおよびDL-burst #3 Dataになる。さらに、バーストデータDL-burst #1 Data、DL-burst #2 DataおよびDL-burst #3 Dataは、一次変調および送信データ分割により、送信データ#1 Symbol 1-4, #2 Symbol 1-4および#3 Symbol 1-4になる。

図４はＯＦＤＭＡ無線インターフェースで通信を行うシステムの受信側（端末）の構成例を示す図である。

図４に示すように、ＲＦ部２１でベースバンド周波数に変換されたＩ／Ｑアナログ信号は、ＡＤコンバータ２２でデジタル信号に変換され、同期検出部２３に入力される。同期検出部２３では、フレームの先頭と、各シンボルのＦＦＴウインドウ(FFT Window)の検出を行う。ＦＦＴ部２４では、同期検出部２３から与えられるFFT Window Pulseを基準にＦＦＴ演算を実行して、時間領域のＩ／Ｑ信号の周波数方向のＩ／Ｑキャリア信号を復調する。Ｉ／Ｑキャリア信号は、一旦フレームメモリ(Frame Memory)２５に格納される。ＦＦＴ演算処理までは、受信信号（データ）は、シンボルの受信順に、１シンボル単位で処理する。フレームメモリ２５以降は、受信データは、バースト単位で処理が行われる。まず、フレームメモリ２５にＦＣＨ(Frame Control header)バーストの書き込みが完了したと同時にＦＣＨバーストの読出しが行われ、伝送路推定・補償部２６に入力される。ＦＣＨバーストは、誤り訂正部２７で誤り訂正が行われ、フレーム(Frame)構造解析部２８において、内容の解析が行われ、ＤＬ−ＭＡＰバーストの情報（変調方式、サイズ）がフレームメモリ２５、伝送路推定・補償部２６および誤り訂正部２７に通知される。フレームメモリ２５では、この情報から得られたＤＬ−ＭＡＰバーストのサイズ分のデータが書き込まれているか判断し、書き込みが完了していなければ、完了するまで待ち、完了していた場合には、即座にフレームメモリ２５からのＤＬ−ＭＡＰの読出しを行う。読み出されたＤＬ−ＭＡＰは、伝送路推定・補償処理が行われ、復号データとして後段のＭＡＣ部（図示せず）に出力されるのと同時に、フレーム構造解析部２８に入力される。フレーム構造解析部２８では、ＤＬ−ＭＡＰバーストの内容の解析を行い、ダウンリンク期間（ダウンリンクサブフレーム）内の全てのユーザーバーストの情報（変調方式、符号化率、サイズ、バーストの宛先、メッセージ種別など）を得る。この情報は、フレームメモリ２５、伝送路推定・補償部２６および誤り訂正部２７に通知される。フレームメモリ２５は、この情報に基づいて、フレームメモリ２５内に書き込みが完了したバーストから順番に読み出す。読み出されたバーストは、バースト単位で伝送路推定・補償処理および誤り訂正処理を行い、ＭＡＣ部に出力する。

受信側で行われる誤り訂正処理は、トレースバックと呼ばれ、受信したデータよりも過去に受信したデータを使用する処理である。このトレースバックは、異なる符号長で符号化されたデータを使用すると、誤り訂正処理性能が大幅に劣化してしまうため、送信側で行われる符号化処理単位で行う必要がある。そのため、受信側でＯＦＤＭＡ信号の復調、誤り訂正処理を行う場合には、バースト単位で処理していた。

図５は受信側におけるダウンリンクサブフレームの復号処理の例を示す図であり、プリアンブル(Preamble)は省略している。図５のダウンリンクサブフレームは、ＦＣＨとＤＬ−ＭＡＰ、および２個のユーザーバーストＤＬ−ｂｕｒｓｔ＃１およびＤＬ−ｂｕｒｓｔ＃２を有する。２個のユーザーバーストＤＬ−ｂｕｒｓｔ＃１およびＤＬ−ｂｕｒｓｔ＃２の開始シンボル位置と終了シンボル位置は同じであり、開始シンボル位置はＦＣＨとＤＬ−ＭＡＰの直後であり、終了シンボル位置はダウンリンクサブフレームの最後のシンボルである。２個のユーザーバーストＤＬ−ｂｕｒｓｔ＃１およびＤＬ−ｂｕｒｓｔ＃２では、開始シンボル位置から終了シンボル位置まで伝送路推定・補償処理および誤り訂正処理が行われる。

図６は、図５のダウンリンクサブの復号処理を含む通信処理のタイムチャートを示す図である。図示のように、プリアンブル(Preamble)の受信に続いて、ダウンリンクサブフレームのシンボル(DL-Symbol 1-34)の受信を行い、さらにアップリンクサブフレームのシンボル(UL-Symbol 1-12)の送信を行う。

ＦＦＴ処理部からプリアンブルに続いて出力されるシンボルにＦＣＨおよびＤＬ−ＭＡＰが含まれる。フレームメモリにＦＣＨおよびＤＬ−ＭＡＰの格納が終了すると直ちにＦＣＨバーストについて、伝送路推定・補償処理、誤り訂正処理およびフレーム構造解析処理を行い、ＤＬ−ＭＡＰバーストの情報を得る。続いて、ＤＬ−ＭＡＰバーストをフレームメモリから読み出し、伝送路推定・補償処理、誤り訂正処理およびフレーム構造解析処理を行い、ユーザーバースト情報を得る。この情報に基づいて、ＦＣＨとＤＬ−ＭＡＰの直後からダウンリンクサブフレームの最後まで続く、２個のユーザーバーストＤＬ−ｂｕｒｓｔ＃１およびＤＬ−ｂｕｒｓｔ＃２が存在することが分かる。ダウンリンクサブフレームのシンボルDL-Symbol 34までの受信およびＦＦＴ処理が終了して、２個のユーザーバーストＤＬ−ｂｕｒｓｔ＃１およびＤＬ−ｂｕｒｓｔ＃２のフレームメモリへの格納が完了するまで待機する。２個のユーザーバーストのフレームメモリへの格納が完了すると同時に、フレームメモリからユーザーバーストＤＬ−ｂｕｒｓｔ＃１の読み出しを開始する。そして、ユーザーバーストＤＬ−ｂｕｒｓｔ＃１は、伝送路推定・補償処理および誤り訂正処理が行われて復号され、出力される。ユーザーバーストＤＬ−ｂｕｒｓｔ＃１の復号処理が終了した後、ユーザーバーストＤＬ−ｂｕｒｓｔ＃２の復号処理が同様に行われる。

上記のように、従来の受信側（端末）は、誤り訂正処理前に、フレームメモリに各ユーザーバーストの受信データを格納し、各ユーザーバーストのすべての受信データが格納された後で各ユーザーバーストの誤り訂正処理を開始する。そのため、フレームメモリは少なくともユーザーバーストの最大シンボル長に対応する受信データを格納可能な非常に大きな容量を備える必要がある。例えば、Mobile WiMAXを例とした場合には、次のような容量のメモリが必要になる。

12[bit]×２×1024[Carrier]×35[Symbol]=860,160[bit]
ここで、35[Symbol]は規格上のダウンリンク期間の最大シンボル数であり、1024[Carrier]は規格で規定される帯域幅１０ＭＨｚのキャリア数である。

また、図５に示したようなシンボル方向に長いユーザーバーストだけでダウンリンクサブフレームが構成されるようなフレーム構造の場合には、そのユーザーバーストの受信データの格納が終了した後、伝送路推定・補償処理および誤り訂正処理開始する。そのため、１ダウンリンクサブフレーム分の遅延が発生する。

さらに、ＦＤＤシステムのように、ダウンリンクとアップリンクを異なる周波数で送信する場合には、１フレーム遅延するような従来例の構成では、フレームメモリの読み出しの最中に、次のフレームの書き込みが行われるため、フレームメモリを２面用意する必要があり、フレームメモリは上記の２倍の容量を有することが必要になる。

Mobile WiMAXのように、１フレーム内にダウンリンクサブフレームとアップリンクサブフレームを混載するＴＤＤシステムでは、上記のＦＤＤシステムとは異なり、ダウンリンク期間の後には、アップリンク期間があるため、アップリンク期間内ですべてのダウンリンクバーストの処理を終了することが可能であるならば、フレームメモリを２面持つ必要はない。しかし、Mobile WiMAXの場合には、アップリンク期間はダウンリンク期間の１／２程度のシンボル数しかないプロファイルが存在する。この場合には、ダウンリンク期間の書き込み速度の２倍の速度で読み出しを行う必要がある。さらに、伝送路推定・補償処理および誤り訂正処理のレイテンシィを考慮する必要があり、２倍のレイテンシィを考慮した分を加えた（２＋α）倍の速度で、伝送路推定・補償処理部および誤り訂正処理部を動作させるか、処理を並列化する必要がある。このためには、伝送路推定・補償処理部および誤り訂正処理部を構成する回路の規模が大きくなるか、またはそれらを構成するプロセッサに高性能なものを使用する必要がある。いずれにしろ、回路規模（チップサイズ）の増加と消費電力の増加という問題がある。

特開２００７−０２０１７３号公報 特開２００５−１０９７６９号公報

ＯＦＤＭＡ無線インターフェースで通信を行うシステムの受信側（端末）では、回路規模（チップサイズ）の低減、および消費電力の低減という要求があった。

開示の実施形態の復調回路は、シンボル方向とサブキャリア方向で定義されるフレーム内に複数のバースト領域が定義される復調回路であって、受信信号を復調した受信データをシンボル単位で記憶するシンボルメモリと、前記シンボルメモリに記憶された受信データを前記シンボル単位で伝送路推定・補償処理する伝送路推定・補償回路と、前記伝送路推定・補償回路の出力を記憶し、誤り訂正処理におけるブロック単位で、出力するバッファと、前記バッファから出力された伝送路推定・補償処理済み受信データに対して前記ブロック単位で誤り訂正処理を行う誤り訂正回路と、を備える。

実施形態の復調回路では、バッファにブロック単位の伝送路推定・補償処理済みデータが蓄積されたら、誤り訂正処理を開始する。１ユーザーバーストは複数のブロック単位で構成されるので、ブロック単位の受信データは１ユーザーバーストの受信データより少ない容量である。そのため、シンボルメモリおよびバッファの容量は、１ユーザーバーストの受信データの容量より小さくでき、１ユーザーバーストの受信データを記憶する従来例のフレームメモリの容量より小さくできる。特に、１ダウンリンクサブフレームのシンボル長に近い長さを有するユーザーバーストの受信データを記憶するフレームメモリを設ける場合に比べて、大幅に記憶容量を低減できる。これにより、回路規模（サイズ）を低減できる。

さらに、バッファにブロック単位の伝送路推定・補償処理済みデータが蓄積されたら、誤り訂正処理を開始するので、時間遅延を低減でき、処理時間を長くできる。これにより、回路規模（チップサイズ）および消費電力は、低減される。

図７は、ＯＦＤＭＡ無線インターフェースで通信を行うシステムの実施形態の受信側（端末）の構成例を示す図である。

図７に示すように、ＲＦ部２１でベースバンド周波数に変換されたＩ／Ｑアナログ信号は、ＡＤコンバータ２２で任意のビット数のＩ／Ｑデジタル信号に変換され、同期検出部２３に入力される。同期検出部２３では、プリアンブル(Preamble)（フレームの先頭）を検出し、ＯＦＤＭＡシンボルのガード相関により、シンボルの先頭と、ＦＦＴ処理の開始位置を決定し、Ｉ／Ｑデジタル信号と同期したＦＦＴウインドウパルス(FFT Window Pulse)を出力する。同期検出については、広く知られており、実施形態では特に限定されないので、詳しい説明は省略する。ＦＦＴ部２４では、同期検出部２３から与えられるFFT Window PulseからＩ／Ｑデジタル信号の任意のサンプル数を取り込みＦＦＴ演算を実行して、時間領域のＩ／Ｑ信号の周波数方向のＩ／Ｑキャリア信号を復調する。Ｉ／Ｑキャリア信号は、シンボルメモリ(Symbol Memory)３１にシンボル単位で記憶される。シンボルメモリ３１は、１シンボル分のＩ／Ｑキャリア信号を記憶すると、記憶した１シンボル分のＩ／Ｑキャリア信号を伝送路推定・補償部２６に出力する。伝送路推定・補償部２６は、１シンボル分のＩ／Ｑキャリア信号に対して伝送路推定・補償処理を行い、処理結果をＦＥＣバッファ(FEC Buffer)３２に出力する。ＦＥＣバッファ３２は、１シンボル分の伝送路推定・補償処理済みＩ／Ｑキャリア信号を記憶し、後述する誤り訂正処理の１ブロック単位のＩ／Ｑキャリア信号を記憶すると、記憶した１ブロック分のＩ／Ｑキャリア信号を誤り訂正部２７に出力する。ＦＥＣバッファ３２は、１シンボル分の伝送路推定・補償処理済みＩ／Ｑキャリア信号を記憶する時にブロック単位に分けて記憶し、そのままブロック単位で出力する。また、ＦＥＣバッファ３２は、１シンボル分の伝送路推定・補償処理済みＩ／Ｑキャリア信号をそのままシンボル単位で記憶し、出力する時にブロック単位になるように合成して出力するようにしてもよい。誤り訂正部２７は、入力された１ブロック分のＩ／Ｑキャリア信号に対して誤り訂正処理を行い、復号データを生成して出力する。フレーム(Frame)構造解析部２８は、誤り訂正処理済みの復号データの内容の解析を行い、ＤＬ−ＭＡＰバーストの情報（変調方式、サイズ）がフレームメモリ２５、伝送路推定・補償部２６および誤り訂正部２７に通知される。なお、図示していないが、受信側（復調回路）の全体を制御する復調（デコード(Decode)）コントローラが設けられている。

Mobile WiMAXでは、符号器での符号化処理は、ＦＥＣブロックという単位でブロック化され、バーストは複数個のＦＥＣブロックの塊で構成されている。１ブロック当たりの長さは、変調方式、符号化率、バーストの大きさにより異なる。

また、誤り訂正処理の復号時に行うトレースバック処理は、ある範囲まで遡れば、それ以上遡っても訂正能力が上がらず飽和することが知られている。この限界範囲は、変調方式や符号化率により異なる。

実施形態のＯＦＤＭＡ復調回路は、この点に着目した。従来例では、受信データは、ＦＦＴ処理後に一旦フレームメモリに格納された後、バースト単位で伝送路推定・補償処理、誤り訂正処理が行われていた。これに対して、実施形態のＯＦＤＭＡ復調回路では、伝送路推定・補償処理は、受信データをシンボルメモリ３１から受信シンボル単位で読み出して行い、その後、一旦ＦＥＣバッファ３２に記憶する。ここで、シンボル単位のデータを、ＦＥＣブロックのような誤り訂正処理が対象とするブロック単位のデータに変換する。そして、ＦＥＣバッファ３２から読み出したブロック単位のデータに対して、誤り訂正処理を行う。ブロックは、ＦＥＣブロックでも、トレースバック長単位のブロックでもよい。

図８は、実施形態の受信側において、シンボルメモリ３１から誤り訂正処理までの処理フローを示す図である。

シンボルメモリ３１には、ＦＦＴ処理結果（Ｉ／Ｑキャリア）が順次記憶される。その後、シンボルメモリ３１からシンボル単位で読み出されたＩ／Ｑキャリアが、伝送路推定・補償部２６に供給される。伝送路推定・補償部２６は、Ｉ／Ｑキャリアをシンボル単位で処理し、処理結果をＦＥＣバッファ３２に入力する。ＦＥＣバッファ３２は、ブロック単位に区切られたメモリ領域を有し、シンボル単位で入力されたＩ／Ｑキャリアをブロック単位に分割して各メモリ領域に記憶する。

図８に示す例では、バーストBurst#1は、４個のＦＥＣブロック(FEC Block)#1-1, #1-2, #1-3, #1-4を有する。ＦＥＣブロック(FEC Block)#1-1はＮ番目とＮ＋１番目のシンボル位置にある。ＦＥＣブロック(FEC Block)#1-2はＮ番目からＮ＋３番目のシンボル位置にあり、Ｎ番目とＮ＋１番目のシンボル位置の分とＮ＋２番目とＮ＋３番目のシンボル位置の分はサブチャンネルの位置が異なる。ＦＥＣブロック(FEC Block)#1-3はＮ＋２番目からＮ＋５番目のシンボル位置にあり、Ｎ＋２番目とＮ＋３番目のシンボル位置の分とＮ＋４番目とＮ＋５番目のシンボル位置の分はサブチャンネルの位置が異なる。ＦＥＣブロック(FEC Block)#1-4はＮ＋４番目とＮ＋５番目のシンボル位置にある。同様に、バーストBurst#2は、４個のＦＥＣブロック(FEC Block)#2-1, #2-2, #2-3, #2-4を有する。ＦＥＣブロック(FEC Block)#2-1はＮ番目とＮ＋１番目のシンボル位置にある。ＦＥＣブロック(FEC Block)#2-2はＮ番目からＮ＋３番目のシンボル位置にあり、Ｎ番目とＮ＋１番目のシンボル位置の分とＮ＋２番目とＮ＋３番目のシンボル位置の分はサブチャンネルの位置が異なる。ＦＥＣブロック(FEC Block)#2-3はＮ＋２番目からＮ＋５番目のシンボル位置にあり、Ｎ＋２番目とＮ＋３番目のシンボル位置の分とＮ＋４番目とＮ＋５番目のシンボル位置の分はサブチャンネルの位置が異なる。ＦＥＣブロック(FEC Block)#2-4はＮ＋４番目とＮ＋５番目のシンボル位置にある。

シンボルメモリ３１は、ＦＦＴ処理結果（Ｉ／Ｑキャリア）のＮ番目のシンボル分(Symbol N)の記憶が終了すると、伝送路推定・補償部２６に出力する。伝送路推定・補償部２６は、Ｎ番目のシンボルのＩ／Ｑキャリアの伝送路推定・補償処理を行い、ＦＥＣバッファ３２に記憶する。上記のように、Ｎ番目のシンボルは、ＦＥＣブロック(FEC Block)#1-1, #1-2, #2-1, #2-2を含むので、ＦＥＣバッファ３２はＮ番目のシンボルのＩ／Ｑキャリアを４個のメモリ領域に分割して記憶する。さらに、シンボルメモリ３１は、Ｎ＋１番目のシンボル分(Symbol N)の記憶が終了すると、伝送路推定・補償部２６に出力する。伝送路推定・補償部２６は、Ｎ＋１番目のシンボルのＩ／Ｑキャリアの伝送路推定・補償処理を行い、ＦＥＣバッファ３２に記憶する。Ｎ＋１番目のシンボルは、ＦＥＣブロック(FEC Block)#1-1, #1-2, #2-1, #2-2を含むので、ＦＥＣバッファ３２はＮ番目のシンボルのＩ／ＱキャリアをＮ＋１番目のシンボルと同じ４個のメモリ領域に分割して記憶する。ここで、ＦＥＣブロック(FEC Block)#1-1, #2-1が完成するので、ＦＥＣブッファ３２は、ＦＥＣブロック(FEC Block)#1-1, #2-1を誤り訂正部２７に出力する。これに応じて、誤り訂正部２７は、ＦＥＣブロック(FEC Block)#1-1, #2-1の誤り訂正処理を開始する。

さらに、Ｎ＋２番目とＮ＋３番目のシンボルのＩ／Ｑキャリアは、伝送路推定・補償処理が同様に行われ、ＦＥＣバッファ３２に記憶される。Ｎ＋２番目とＮ＋３番目のシンボルは、ＦＥＣブロック(FEC Block)#1-2, #1-3, #2-2, #2-3を含むので、ＦＥＣバッファ３２はＮ＋２番目とＮ＋３番目のシンボルのＩ／Ｑキャリアのうち、ＦＥＣブロック(FEC Block)#1-2, #2-2を、すでにＮ番目とＮ＋１番目のシンボルのＩ／Ｑキャリアを記憶している２個の領域に記憶し、ＦＥＣブロック(FEC Block)#1-3, #2-3を、新たな２個のメモリ領域に分割して記憶する。従って、この時点でＦＥＣバッファ３２では、６個のメモリ領域が使用される。ここで、ＦＥＣブロック(FEC Block)#1-2, #2-2が完成するので、ＦＥＣブッファ３２は、ＦＥＣブロック(FEC Block)#1-2, #2-2を誤り訂正部２７に出力する。これに応じて、誤り訂正部２７は、ＦＥＣブロック(FEC Block)#1-2, #2-2の誤り訂正処理を開始する。

さらに、Ｎ＋４番目とＮ＋５番目のシンボルのＩ／Ｑキャリアは、伝送路推定・補償処理が同様に行われ、ＦＥＣバッファ３２に記憶される。Ｎ＋４番目とＮ＋５番目のシンボルは、ＦＥＣブロック(FEC Block)#1-3, #1-4, #2-3, #2-4を含むので、ＦＥＣバッファ３２はＮ＋４番目とＮ＋５番目のシンボルのＩ／Ｑキャリアのうち、ＦＥＣブロック(FEC Block)#1-3, #2-3を、すでにＮ＋２番目とＮ＋３番目のシンボルのＩ／Ｑキャリアを記憶している２個の領域に記憶し、ＦＥＣブロック(FEC Block)#1-4, #2-4を、新たな２個のメモリ領域に分割して記憶する。この時点で、ＦＥＣブロック(FEC Block)#1-1, #2-1の誤り訂正処理が終了していれば、ＦＥＣブロック(FEC Block)#1-4, #2-4を、ＦＥＣブロック(FEC Block)#1-1, #2-1を記憶したメモリ領域に記憶する。これであれば、ＦＥＣバッファ３２では、６個のメモリ領域が使用される。もし、ＦＥＣブロック(FEC Block)#1-1, #2-1の誤り訂正処理が終了していない場合には、ＦＥＣブロック(FEC Block)#1-4, #2-4を、新たな２個のメモリ領域に記憶する。この場合には、ＦＥＣバッファ３２では、８個のメモリ領域が使用される。ここで、ＦＥＣブロック(FEC Block)#1-3, H1-4, #2-3, #2-4が完成するので、ＦＥＣブッファ３２は、ＦＥＣブロック(FEC Block)#1-3, H1-4, #2-3, #2-4を誤り訂正部２７に出力する。これに応じて、誤り訂正部２７は、ＦＥＣブロック(FEC Block)#1-3, H1-4, #2-3, #2-4の誤り訂正処理を開始する。

上記のように、実施形態では、ＦＦＴ処理結果（Ｉ／Ｑキャリア）のバースト分がすべて記憶される前に、シンボル単位で伝送路推定・補償処理が順次行え、さらに続けてブロック単位で誤り訂正が行われるので、処理開始までのレイテンシィが大幅に短縮される。

ＦＥＣバッファ３２のメモリ領域の個数、すなわちメモリ容量は、上記のように、前のＦＥＣブロックの処理が終了したら、その処理に使用されたメモリ領域を次のＦＥＣブロックの処理に使用するので、小さくできる。ＦＥＣバッファ３２がどの程度のメモリ容量を必要とするかは、誤り訂正処理時間によって決定される。Mobile WiMAXに使用されるターボ符号は、同じ受信ビット列を繰り返し訂正処理に使用することにより、精度を向上するものである。よって、例えば、１シンボル分のデータを繰り返し数８回で処理する場合には、デコーダ回路を８個並列、もしくは直列に設けるか、８倍のクロックで動作させることにより１シンボル内での処理が可能になる。よって、このような誤り訂正処理を行う場合であれば、ＦＥＣバッファ３２の容量は２シンボル程度有すれば処理が破綻することはない。

しかし、ＣＴＣ（畳み込みターボコード）(Convolution Turbo Codes)デコーダ１個当たりの回路規模は大きいため、そのような回路を８個設けることや、８倍の動作速度で動作させること自体が、回路規模増加と消費電力増加の要因になる。

そこで、実施形態では、ＦＥＣバッファ３２は、内部のメモリ領域の使用状態を監視し、空メモリ領域がなくなり、以降の処理ができなくなることを検出すると、ＦＵＬＬフラグをシンボルメモリ３１に出力する。これに応じてシンボルメモリ３１は、伝送路推定・補償部２６へのＩ／Ｑキャリアの出力を一時停止する。ＦＥＣバッファ３２は、メモリ領域に空ができるとＦＵＬＬフラグの出力を停止し、シンボルメモリ３１はＩ／Ｑキャリアの出力を再開する。これにより、ＦＥＣバッファ３２の容量をあまり大きくしなくても処理の破綻を生じることがなくなる。

ただし、ＦＥＣバッファ３２に空きメモリ領域ができるまで、シンボルメモリ３１がＩ／Ｑキャリアの出力を一時停止した場合でも、受信信号の受信は継続しており、シンボルメモリ３１に記憶できない事態が生じることが考えられる。そこで、シンボルメモリ３１は、空きメモリ容量が少なくなると、誤り訂正部２７にアラームフラグを出力する。誤り訂正部２７は、アラームフラグを受信すると、誤り訂正処理速度を増加させる。

ＣＴＣでコーダの訂正回数は、回数を重ねるほど精度は向上するが、訂正利得は低下する。１回目から２回目では１ｄＢ程度の精度向上が期待できるが、７回目と８回目では０．１〜０．２ｄＢ程度に訂正利得が低下する。そこで、誤り訂正部２７は、アラームフラグを受信すると、誤り訂正処理における誤り訂正回数を少なくして、誤り訂正処理速度を増加させる。これにより、誤り訂正処理の遅延が削減され、ＦＥＣバッファ３２からの出力速度が増加する。

以上説明したように、実施形態の復調処理では、従来例のようにダウンリンクサブフレームの全バーストデータをフレームメモリに保存せずに、シンボル単位およびブロック単位で復調処理を行うため、以下のような効果が得られる。

（１）メモリサイズの削減とメモリ削減分の消費電力削減する効果が得られる。

（２）メモリに記憶することによる処理時間の制約が低くなり、伝送路推定・補償部や誤り訂正部の動作速度を従来よりも低速にすることができ、低消費電力化を実現できる。

次に、ＦＥＣバッファ３２におけるブロック分割について説明する。

本実施形態では、ＦＥＣバッファ３２は、Mobile WiMAX(IEEE802.16e)で規定されるConcatenation ruleに基づいたＦＥＣブロックでＩ／Ｑキャリアを出力する。

図９および図１０は、Mobile WiMAXのＦＥＣブロックのサイズを規定する条件式を示す。図９は、送信側（基地局）での符号化方式が畳み込み符号(Convolution Codes)を利用したＣＣ方式の場合のConcatenation ruleを示す。図１０は、送信側（基地局）での符号化方式が畳み込みターボ符号(Convolution Turbo Codes)を利用したＣＴＣ方式の場合のConcatenation ruleを示す。図示したConcatenation ruleの説明は省略する。

次に、図１１に示したダウンリンクサブフレームを例としてＦＥＣブロックの分割を説明する。図１１の（Ａ）に示すダウンリンクサブフレームは、図示のように、プリアンブル(Preamble)、ＦＣＨ、ＤＬ−ＭＡＰに加えて、３つのユーザーバースト(User Burst)１，２，３を有する。それぞれのバーストのサイズと変調方式、符号化率は、次の通りとする。

ＦＣＨバースト：4[Slot] QPSK R=1/2 repetition=4 畳み込み符号（ＣＣ）
DL-MAPバースト：26[Slot] QPSK R=1/2 repetition=1 ターボ符号（ＣＴＣ）
Userバースト１：160[Slot] QPSK R=1/2 repetition=1 ターボ符号（ＣＴＣ）
Userバースト２：160[Slot] QPSK R=1/2 repetition=1 ターボ符号（ＣＴＣ）
Userバースト３：160[Slot] QPSK R=1/2 repetition=1 ターボ符号（ＣＴＣ）
前述のように、スロット(Slot)とは、Mobile WiMAXで規定されるキャリア集合の単位で、規格で規定されるパーミュテーションのタイプにより異なり、ＰＵＳＣ(Partial Usage of Sub Channels)の場合１サブチャンネル×２シンボル、ＦＵＳＣ(Full Usage of Sub Channels)の場合１サブチャンネル×１シンボルで定義される。ここで、前述のように、サブチャネルとは、周波数方向の単位であり、ＰＵＳＣでは２４サブチャンネルで、ＦＵＳＣでは４８サブチャンネルである。

本実施形態では、ＰＵＳＣを採用しているものとするので、それぞれのバーストは１５０スロットとなる。従って、図１０から、各バーストのブロック数は次のようになる。

ＦＣＨバースト j=1[slot]のサイズをk=4[block]
DL-MAPバースト j=10[slot]のサイズをk=1[block]
Lb1=8[slot]のサイズを1[block]
Lb2=8[slot]のサイズを1[block]
Userバースト１ j=10[slot]のサイズをk=16[block]
Userバースト２ j=5[slot]のサイズをk=32[block]
Userバースト３ j=3[slot]のサイズをk=52[block]
Lb1=2[slot]のサイズを1[block]
Lb2=2[slot]のサイズを1[block]
図１１の（Ｂ）は、図１１の（Ａ）のバースト構造を、上記のようにしてＦＥＣブロックに分割した状態を示す。図示のように、ＦＣＨバーストは４個のブロックを、ＤＬ−ＭＡＰバーストは３個のブロックを、Userバースト１は１６個のブロックを、Userバースト２は３２個のブロックを、Userバースト３は５４個のブロックを有する。

次に、シンボルメモリ３１について説明する。

図１２は、シンボルメモリ３１の構成を示す図である。図１２に示すように、シンボルメモリ３１は、複数シンボルのＩ？Ｑキャリア信号を記憶できる容量を有するメモリ４１と、書き込みシンボルカウンタ(Write Symbol Counter)４２および書き込みキャリアカウンタ(Write Carrier Counter)４３で構成される書き込み(Write)コントローラと、読み出しシンボルカウンタ(Read Symbol Counter)４４および読み出しキャリアカウンタ(Read Carrier Counter)４５で構成される読み出し(Read)コントローラと、を有する。

図１３は、シンボルメモリ３１の動作を示すタイムチャートであり、（Ａ）は書き込み動作を、（Ｂ）は読み出し動作を示す。

書き込みコントローラは、ＦＦＴ部２４からＩ／Ｑキャリア信号において、フレームの先頭に配置されるフレームパルス(Frame Pulse)を基準に、書き込みシンボルカウンタ４２を初期化し、各シンボルの先頭で出力されるシンボルパルス(Symbol Pulse)で書き込みシンボルカウンタ４２の値をインクリメント（１増加）し、書き込みキャリアカウンタ４３を初期化する。書き込みキャリアカウンタ４３は、Ｉ／Ｑキャリア信号の有効(Valid)、無効(Invalid)を示すデータイネーブル(Data Enable)信号が有効の場合にインクリメントする。書き込みシンボルカウンタ４２と書き込みキャリアカウンタ４３のカウンタ値を上位、下位として結合した信号が、書き込みアドレス(Write Address)信号となる。

読み出しコントローラは、デコードコントローラ（図示せず）から、読み出し開始パルス(Read Start Pulse)と読み出しイネーブル(Read Enable)信号、読み出しシンボル番号(Read Symbol Number)、読み出しキャリア番号(Read Carrier Number)を受ける。読み出しシンボルカウンタ４４には、読み出し開始パルスで読み出しシンボル番号がセットされ、読み出しイネーブル信号がEnableの場合に、読み出しキャリアカウンタ４５をインクリメントする。この読み出しシンボルカウンタ４４と読み出しキャリアカウンタ４５のカウンタ値に基づいて読み出しアドレス信号が生成され、シンボルメモリ３１からシンボル単位でＩ／Ｑキャリア信号をメモリの所定のアドレスから読み出す。シンボルメモリ３１からシンボル単位で読み出されたＩ／Ｑキャリア信号は、伝送路推定・補償処理が行われた後、ＦＥＣバッファ３２に記憶される。

図１４は、ＦＥＣバッファ３２の構成を示す図である。図１４に示すように、ＦＥＣバッファ３２は、ブロック分割部５１と、メモリ管理部６１と、メモリ７１と、書き込み(Write)コントローラ７２と、読み出し(Read) コントローラ７５と、を有する。ブロック分割部５１は、Ｉ／Ｑキャリア信号の書き込みタイミングを調整する遅延調整部５２と、フレーム(Frame)構造解析部５３と、シンボルカウンタ(Symbol Counter)５４と、キャリアカウンタ(Carrier Counter)５５と、concatenation rule 演算部５６と、を有する。メモリ管理部６１は、Ｉ／Ｑキャリア信号の書き込みタイミングを調整する遅延調整部６２と、管理シーケンサ６３と、メモリ管理情報レジスタ６４と、を有する。書き込みコントローラ７２は、書き込みキャリアカウンタ(Write Carrier Counter)７３と、加算器７４と、を有する。読み出しコントローラ７５は、加算器７６と、読み出しキャリアカウンタ(Read Carrier Counter)７７と、を有する。

ブロック分割部５１は、伝送路推定・補償部２６から、Ｉ／Ｑキャリア信号とキャリアイネーブル信号に加えて、受信したＦＣＨ、ＤＬ−ＭＡＰからバースト構造を解析するフレーム(Frame)構造解析部２８から、次のような情報が入力される。

ＦＣＨバースト解析時：ＦＣＨ情報
・変調方式、符号化率（規格ではＱＰＳＫ Ｒ＝１／２固定）
・Repetition factor（規格では、４に固定）
・number of allocated slot（規格では４に固定）
なお、ＦＣＨは規格上、すべてのパラメータ値が固定であるため、テーブルを固定的に持ち、解析を行わないようにすることも可能である。

ＦＣＨバースト解析後：
・変調方式、符号化率
・符号化方式（畳み込み符号またはターボ符号）
・Repetition factor
・スロットサイズ
ＤＬ−ＭＡＰ解析後：（ユーザー(User)バースト情報）
・変調方式、符号化率
・符号化方式（畳み込み符号またはターボ符号）
・パーミュテーション
・ＳＴＣレート
・number of STC layers
・Repetition factor
・スロットサイズ
フレーム構造情報（バースト配置情報）
ブロック分割部５１のconcatenation rule演算部５６では、これらの情報を使用して、図９および図１０に示したconcatenation ruleに基づいて、各バーストのブロック分割を決定する。シンボルカウンタ５４は、伝送路推定・補償部２６から入力されるフレームパルスでリセットされ、シンボルパルスでインクリメント動作を行う。キャリアカウンタ５５は、シンボルパルスで初期化され、Ｉ／Ｑキャリア信号と同期して入力されるData Enable信号がEnableの場合にインクリメントしていく。これらのシンボルカウンタ５４およびキャリアカウンタ５５のカウント値とフレーム構造情報、および決定したconcatenation情報から、受信しているキャリア信号がどのバーストであるのか、バースト内のどのブロックに属しているかを求め、次の情報を生成する。

ブロック分割回路出力情報
・ブロックが属するバースト番号
・ブロック番号
・ブロックのスロット数
・ブロックの書き込み開始パルス
・ブロックの書き込み終了パルス
・ブロックの書き込み完了キャリア数
次に、メモリ管理部６１について説明する。

メモリ７１は、最大ブロック長のキャリアを記憶できるメモリ領域に分割されている。メモリ７１は、メモリ領域に対応して物理的に複数のメモリを有する場合と、同一のメモリでアドレスにより複数のメモリ領域に分割する場合と、があり得る。

メモリ管理部６１では、それぞれのメモリ領域に記憶されたブロックの情報を管理する。管理される情報は、次の通りである。

メモリ管理情報テーブル
・ブロックの書き込み状態（２ｂｉｔｓ）
・ブロックが属するバースト番号（８ｂｉｔｓ）
・ブロックのスロット数（４ｂｉｔｓ）
・ブロックの書き込み完了キャリア数（１２ｂｉｔｓ）
また、メモリ管理部６１では、メモリ７１がフル(FULL)状態にあり、次のデータの書き込みができない場合、デコードコントローラにＦＵＬＬフラグを通知し、シンボルバッファ３２の読み出しイネーブル(Read Enable)信号をディスエーブル(disable)状態にして、シンボルメモリ３１からのシンボルの読み出しを一時停止(Wait)状態にする機能を有する。

管理シーケンサ６３は、ブロックの書き込み開始パルスが入力された場合、ブロック分割部５１から入力されたバースト番号およびブロック番号と同じものがないか、メモリ管理部６１のメモリ管理情報レジスタ６４に記憶された管理テーブルを参照して確認を行う。書き込み途中でないことを確認した場合、管理テーブルから書き込み状態フラグが空（０×０）のメモリ領域を検索して、メモリ領域の確保を行う。確保されたメモリ管理テーブル書き込み状態フラグを書き込み中に（０×１）に更新する。

メモリ管理部６１は、メモリ領域の確保が完了すると、確保したメモリ領域のベースアドレスとなる書き込みアドレスオフセットを出力する。

書き込みキャリアカウンタ７２は、ブロック分割部５１から入力されるWrite Start Pulseで初期化され、Write Enable信号がEnableの場合にインクリメントするカウンタである。このカウンタの出力値に書き込み(Write)アドレスオフセット値を加算した値が、メモリ７１の書き込みアドレスとなる。

その後、ブロック分割部５１から、書き込み終了パルスが入力された時には、書き込みキャリアカウンタ７３の出力値は、メモリ管理部６１の管理シーケンサ６３を通じて、管理テーブル（ブロックの書き込み完了キャリア数）に保持される。

また、既にブロックの途中まで書き込まれていた場合には、書き込み開始パルス入力時に、管理シーケンサ６３は、管理情報テーブルの書き込み完了キャリア数レジスタの値を、書き込みキャリアカウンタ７３に、書き込み初期アドレスとしてロードする。これにより、前回の最終キャリアから引き続いたキャリア番号のカウントを行う。

管理シーケンサ６３は、書き込みキャリアカウンタ７３の値が、最終的に管理テーブル上のブロックのスロット数分のキャリアと一致した場合に、そのブロックの書き込みは完了したと判断する。そして、管理シーケンサ６３は、メモリ管理テーブルの書き込み状態を完了（０×２）に更新し、ブロックカウンタをインクリメントし、書き込み完了番号レジスタに値を保持する。読み出しコントローラ７５には、メモリ管理部６１の管理シーケンサ６３から、読み出し開始パルスと読み出し開始アドレス、読み出しイネーブル、読み出しアドレスオフセットが入力される。

管理シーケンサ６３は、常にメモリ管理テーブルの書き込み状態フラグをポーリングし、フラグが完了（０×２）になったかを監視する。そして、管理シーケンサ６３は、フラグが完了になった場合に、メモリ７１のベースアドレスを決定し、読み出しコントローラ７５に対して、読み出し開始パルス、読み出しアドレスオフセット、読み出し開始アドレス、読み出しイネーブルを出力し、読み出しキャリアカウンタ７５の初期化、インクリメントの指示を行う。管理シーケンサ６３は、読み出しキャリアカウンタ７５のカウント値が、ブロックのスロット数と一致した後、読み出しイネーブル信号をディスイネーブルとし、メモリ管理テーブル上の書き込み状態フラグを空き（０×０）に更新し、ブロックの読み出しを完了する。

メモリ７１からのＩ／Ｑキャリの読み出しは、常に誤り訂正部２７からの入力許可信号ＦＵＬＬフラグをモニタすることが必要である。ＣＴＣでコーダやビダビデコーダは、１ビットのデータの誤り訂正を行うために、過去の情報をトレースバックする処理や、ＣＴＣでコーダは繰り返し誤り訂正を実行するといった処理が行われる。このため、誤り訂正処理部２７に任意のブロックを出力した後、次のブロックを入力できるまでのインターバル時間が必要となる。このため、管理シーケンサ６３は、出力許可信号がEnableの場合にのみ読み出しイネーブルをEnableとして、読み出し動作を行う。

このインターバル時間の間も、シンボルメモリ３１からＩ／Ｑキャリア信号が読み出し続けられた場合、メモリ７１上に複数個のブロックが完成する。このような場合には、読み出し開始時には、ブロックの書き込み番号に基づいて、番号の若い純から読み出しを行う。ＣＴＣの誤り訂正部２７は、繰り返し回数分の個数を並列に設けるか、入力レートに対して、繰り返し数倍のクロックで動作させることにより、約１シンボルの遅延時間で、１シンボル分のデータを処理することが可能である。

以上説明した一連の動作を、図１１の（Ｂ）のサブフレーム構造を例として説明する。

Mobile WiMAXでは、ＦＣＨバースト、ＤＬ−ＭＡＰバースト、ユーザーバーストの順番でデコードしなければならない。最初にシンボル２が入力される。シンボル２には、ＦＣＨバーストとＤＬ−ＭＡＰバーストが存在する。デコーダコントローラは、ＦＣＨバーストを含むシンボル２、３のシンボルメモリ３１へのＩ／Ｑキャリアの書き込みが完了したことを検出すると、シンボルメモリ３１に対して、ＦＣＨバーストの読み出し指示する。デコーダコントローラは、は、同時にＦＥＣバッファ３２に対して、ＦＣＨバーストのブロック数の指示を与える。

シンボルメモリ３１からは、ＦＣＨバーストがシンボル２、３の順番で読み出され、伝送路推定・補償処理を行った』後、ＦＥＣバッファ３２に入力される。ＦＣＨバーストは、図９のruleから、１スロットのサイズのブロックが４個に分割される。４個のブロックがそれぞれＦＥＣバッファ３２に書き込まれ、書き込みが完了すると、直ぐに読み出しが開始され、ＦＣＨの誤り訂正処理が行われる。誤り訂正処理後のＦＣＨ情報は、デコードコントローラに入力され、ＤＬ−ＭＡＰの情報を得ることができる。この後、得られたＤＬ−ＭＡＰのスロット数からＤＬ−ＭＡＰサイズを求め、シンボルメモリ３１にＤＬ−ＭＡＰの書き込みが完了している場合には、シンボルメモリ３１に対して、ＤＬ−ＭＡＰの読み出し動作指示とＦＥＣバッファ３２に対して、ＤＬ−ＭＡＰのブロック数算出指示を与える。

シンボルメモリ３１から読み出されたＤＬ−ＭＡＰバーストは、伝送路推定・補償処理後、ＦＥＣバッファ３２に、スロット数が１０，８，８の３つのブロックに分割して記憶される。それぞれのブロックは、書き込み完了後に誤り訂正処理が行われ、処理結果はＭＡＣ部に出力されると同時に、デコーダコントローラに入力され、フレーム構造とユーザーバーストの情報が得られる。

ＤＬ−ＭＡＰ解析完了後、デコーダコントローラは、ＦＥＣバッファ３２に対して、ユーザーバーストのブロック数の算出処理を指示する。この時点で、シンボルメモリ３１には既に数シンボルのキャリアが記憶されている。よって、デコーダコントローラは、シンボルメモリ３１に対して、シンボル４の読み出し指示を行う。シンボル４は、ユーザーバースト１，２，３で、７個のブロックが含まれている。ＦＥＣバッファ３２のブロック分割では、時間的に早く入力される順番から、メモリ上の領域１〜７に割り当てられる。

ＦＥＣバッファ３２における記憶状態は次のようになる。

・領域１：ユーザーバースト１のブロック１の１／２のキャリア
・領域２：ユーザーバースト２のブロック１の１／２のキャリア
・領域３：ユーザーバースト２のブロック２の１／２のキャリア
・領域４：ユーザーバースト３のブロック１の１／２のキャリア
・領域５：ユーザーバースト３のブロック２の１／２のキャリア
・領域６：ユーザーバースト３のブロック３の１／２のキャリア
・領域７：ユーザーバースト３のブロック４の１／６のキャリア
この時点では、いずれのブロックも完成していないため、出力はされない。

引き続き、シンボルメモリ３１からシンボル５が読み出され、ＦＥＣバッファ３２に記憶される。

ＦＥＣバッファ３２における記憶状態は次のようになる。

・領域１：ユーザーバースト１のブロック１の全キャリア
・領域２：ユーザーバースト２のブロック１の全キャリア
・領域３：ユーザーバースト２のブロック２の全キャリア
・領域４：ユーザーバースト３のブロック１の全のキャリア
・領域５：ユーザーバースト３のブロック２の全キャリア
・領域６：ユーザーバースト３のブロック３の全のキャリア
・領域７：ユーザーバースト３のブロック４の１／３のキャリア
この結果、ＦＥＣバッファ３２からは、次の順番でブロックが読み出される。

（１）ユーザーバースト１のブロック１の全キャリア
（２）ユーザーバースト２のブロック１の全キャリア
（３）ユーザーバースト２のブロック２の全キャリア
（４）ユーザーバースト３のブロック１の全キャリア
（５）ユーザーバースト３のブロック２の全キャリア
（６）ユーザーバースト３のブロック３の全キャリア
引き続き、シンボルメモリ３１からシンボル６が読み出され、ＦＥＣバッファ３２に記憶される。

ＦＥＣバッファ３２における記憶状態は次のようになる。

・領域８：ユーザーバースト１のブロック２の１／２のキャリア
・領域９：ユーザーバースト２のブロック３の１／２のキャリア
・領域１０：ユーザーバースト２のブロック４の１／２のキャリア
・領域７：ユーザーバースト３のブロック４の２／３のキャリア
・領域１１：ユーザーバースト３のブロック５の１／２のキャリア
・領域１２：ユーザーバースト３のブロック６の１／２のキャリア
・領域１３：ユーザーバースト３のブロック７の１／３のキャリア
引き続き、シンボルメモリ３１からシンボル７が読み出され、ＦＥＣバッファ３２に記憶される。

ＦＥＣバッファ３２における記憶状態は次のようになる。

・領域８：ユーザーバースト１のブロック２の全キャリア
・領域９：ユーザーバースト２のブロック３の全キャリア
・領域１０：ユーザーバースト２のブロック４の全キャリア
・領域７：ユーザーバースト３のブロック４の全キャリア
・領域１１：ユーザーバースト３のブロック５の全キャリア
・領域１２：ユーザーバースト３のブロック６の全キャリア
・領域１３：ユーザーバースト３のブロック７の２／３のキャリア
ＣＴＣが１シンボル分のキャリアを処理するのに１シンボル時間を要するような回路構成、またはクロック速度で作られている場合、シンボル７の処理が完了した時点で、シンボル５で完成したブロックの出力が完了し、ＦＥＣバッファ３２では、領域１〜６までの６つの領域が開放され、シンボル８からはシンボル７で完成したブロックの読み出しが開始される。

ダウンリンクサブフレームの最終シンボルまで、以上の処理を繰り返すことにより、全てのバーストのデコードが完了する。ここまでの処理において、ＦＥＣバッファ３２のメモリ領域は最大で１３個使用される。従って、１３個に若干の余裕を加えてＦＥＣバッファ３２のメモリ領域の個数を設定することが望ましい。

以上実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、説明した実施形態では、ブロックは、送信側の符号化処理の単位であるＦＥＣブロックに対応したブロックとしたが、前述のようにトレースバック長に対応したブロックとすることも可能であり、さらに別のブロックとすることも可能である。

また、シンボルメモリおよびＦＥＣバッファの構成は、メモリとプロセッサなどを組み合わせて実現することも可能である。

以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
シンボル方向とサブキャリア方向で定義されるフレーム内に複数のバースト領域が定義される復調回路であって、
受信信号を復調した受信データをシンボル単位で記憶するシンボルメモリと、
前記シンボルメモリに記憶された受信データを前記シンボル単位で伝送路推定・補償処理する伝送路推定・補償回路と、
前記伝送路推定・補償回路の出力を記憶し、誤り訂正処理におけるブロック単位で、出力するバッファと、
前記バッファから出力された伝送路推定・補償処理済み受信データに対して前記ブロック単位で誤り訂正処理を行う誤り訂正回路と、を備えることを特徴とする復調回路。
（付記２）
前記誤り訂正回路は、前記バッファに前記伝送路推定・補償処理済み受信データが前記ブロック単位で記憶された後、当該ブロック単位の前記伝送路推定・補償処理済み受信データの前記誤り訂正処理を開始する付記１に記載の復調回路。
（付記３）
前記複数のバースト領域のうちの少なくとも１つは、複数の前記ブロック単位で構成され、
前記バッファの容量は、前記複数のバースト領域のうちのデータ量が最大のバーストのデータ量より少ない付記１または２に記載の復調回路。
（付記４）
前記ブロック単位は、送信データに施された符号化処理の処理単位である付記１から３のいずれかに記載の復調回路。
（付記５）
前記ブロック単位は、前記誤り訂正処理におけるトレースバック長である付記１から３のいずれかに記載の復調回路。
（付記６）
前記バッファは、残存記憶容量が閾値以下になるとフラグを出力し、
前記シンボルメモリは、前記フラグを受信すると、前記伝送路推定・補償回路への受信データの出力を一時的に停止または遅延する付記１から５のいずれかに記載の復調回路。
（付記７）
前記シンボルメモリは、残存記憶容量が閾値以下になるとアラームを出力し、
前記誤り訂正回路は、前記アラームを受信すると、前記誤り訂正処理の処理時間を短縮する付記１から６のいずれかに記載の復調回路。
（付記８）
付記１から７のいずれかに記載の復調回路を備えた通信端末装置。
（付記９）
シンボル方向とサブキャリア方向で定義されるフレーム内に複数のバースト領域が定義される受信信号を復調する復調方法であって、
受信信号を復調した受信データをシンボル単位で記憶し、
前記シンボルメモリに記憶された受信データを前記シンボル単位で伝送路推定・補償処理し、
前記伝送路推定・補償処理済み受信データを、誤り訂正処理におけるブロック単位で記憶し、
前記伝送路推定・補償処理済み受信データに対して前記ブロック単位で誤り訂正処理を行う、ことを特徴とする復調方法。
（付記１０）
前記誤り訂正処理は、前記伝送路推定・補償処理済み受信データが前記ブロック単位で記憶された後直ちに開始される付記９に記載の復調方法。

図１は、ＯＦＤＭＡ無線インターフェースで、ＴＤＤを使用する場合の一般的なフレーム構造を示す図である。 図２は、ＯＦＤＭＡ無線インターフェースで通信を行うシステムの送信側の構成例を示す図である。 図３は、送信側におけるデータ処理の流れを示す図である。 図４は、ＯＦＤＭＡ無線インターフェースで通信を行うシステムの受信側（端末）の構成例を示す図である。 図５は、受信側におけるダウンリンクサブフレームの復号処理の例を示す図である。 図６は、図５のダウンリンクサブの復号処理を含む通信処理のタイムチャートを示す図である。 図７は、ＯＦＤＭＡ無線インターフェースで通信を行うシステムの実施形態の受信側（端末）の構成例を示す図である。 図８は、実施形態の受信側において、シンボルメモリ３１から誤り訂正処理までの処理フローを示す図である。 図９は、Mobile WiMAXのＦＥＣブロックのサイズを規定する条件式を示し、送信側（基地局）での符号化方式が畳み込み符号(Convolution Codes)を利用したＣＣ方式の場合のConcatenation ruleを示す。 図１０は、Mobile WiMAXのＦＥＣブロックのサイズを規定する条件式を示し、送信側（基地局）での符号化方式が畳み込みターボ符号(Convolution Turbo Codes)を利用したＣＴＣ方式の場合のConcatenation ruleを示す。 図１１は、ダウンリンクサブフレームおよびそのブロック分割の例を示す図である。 図１２は、シンボルメモリの構成を示す図である。 図１３は、シンボルメモリの動作を示すタイムチャートである。 図１４は、ＦＥＣバッファの構成を示す図である。

符号の説明

２１ ＲＦ部
２２ ＡＤコンバータ
２３ 同期検出部
２４ ＦＦＴ部
２６ 伝送路推定・補償部
２７ 誤り訂正部
２８ フレーム解析部
３１ シンボルメモリ
３２ ＦＥＣバッファ

Claims (5)

1. シンボル方向とサブキャリア方向で定義されるフレーム内に複数のバースト領域が定義される復調回路であって、
   受信信号を復調した受信データをシンボル単位で記憶するシンボルメモリと、
   前記シンボルメモリに記憶された受信データを前記シンボル単位で伝送路推定・補償処理する伝送路推定・補償回路と、
   前記伝送路推定・補償回路の出力を記憶し、誤り訂正処理におけるブロック単位で、出力するバッファと、
   前記バッファから出力された伝送路推定・補償処理済み受信データに対して前記ブロック単位で誤り訂正処理を行う誤り訂正回路と、を備えることを特徴とする復調回路。
2. 前記ブロック単位は、送信データに施された符号化処理の処理単位である請求項１に記載の復調回路。
3. 前記ブロック単位は、前記誤り訂正処理におけるトレースバック長である請求項１または２に記載の復調回路。
4. 前記バッファは、残存記憶容量が閾値以下になるとフラグを出力し、
   前記シンボルメモリは、前記フラグを受信すると、前記伝送路推定・補償回路への受信データの出力を停止または前記受信データの出力速度を遅くする請求項１または２に記載の復調回路。
5. シンボル方向とサブキャリア方向で定義されるフレーム内に複数のバースト領域が定義される受信信号を復調する復調方法であって、
   受信信号を復調した受信データをシンボル単位で記憶し、
   前記シンボルメモリに記憶された受信データを前記シンボル単位で伝送路推定・補償処理し、
   前記伝送路推定・補償処理済み受信データを、誤り訂正処理におけるブロック単位で記憶し、
   前記伝送路推定・補償処理済み受信データに対して前記ブロック単位で誤り訂正処理を行う、ことを特徴とする復調方法。

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