JP2010087911A - 論理回路 - Google Patents

Abstract

【課題】 回路面積をさらに小型化しつつ、付加機能として動的再構成性を持たせることができる再構成可能な論理回路を提供する。
【解決手段】 本発明の論理回路は、配線選択部１、配線選択部１にて選択された配線が接続された入力ノード７１、７２のうちの１つの入力ノードに入力された信号、及びその他の入力ノードに入力された信号を論理演算する論理演算部２、及び論理演算部２に接続され、ＯＲ、ＡＮＤとＮＯＲ、ＮＡＮＤ、ＮＯＴとを切り替える切替部３を有する。
【選択図】 図１

Description

本発明は再構成可能な論理回路に関し、特に抵抗体の抵抗値の状態を変えることにより演算機能を切り換えることができる論理回路に関する。

再構成可能な論理回路として、利用者が回路構成を設計することが可能なField-Programmable Gate Arrays (FPGA)が広く用いられている。FPGAは、「VHDL」や「Verilog」などのHDL(Hardware Description Language)を使って回路設計を行う。FPGAは一度設計した回路機能に対して、利用者がHDLを使って再設計し直すことで新たな論理機能を計算する回路に書き換えることが可能であるという利点を持つ。よってFPGAは回路動作をさせていない時の機能再構成であり、静的な書き替えが可能な回路といえる。

一方、動作中の論理機能切り換えを可能とする動的再構成可能な回路(Dynamic Reconfigurable Circuits；以下、「DRC」と称する)も提案されている。予め設計した論理演算の機能を回路の動作中に切り替えさせることが可能である。

FPGAあるいはDRCの例として、全対称ブール関数を計算する回路を実現するため４８個のトランジスタを必要とする回路が非特許文献１に記載されている。

これに対し、回路面積の増大を防ぐという観点から、論理ゲートの構成に記憶保持機能を持つ素子を用いる方法が提案されている。特許文献１記載の論理回路では、強誘電体キャパシタの電荷量を調整することによってトランジスタの組み合わせを変えることなくＮＡＮＤ（否定論理積）回路とＮＯＲ（否定論理和）回路の機能を切り換えることが可能となる。電源を切っても論理機能を保持することができる利点も併せ持つ。

また、ＡＮＤ（論理積）とＯＲ（論理和）の機能を切り替え可能なスピントランジスタに関する特許（特許文献２）がある。公知例は「ソースとドレインの磁化状態の制御」と「チャネル伝導率の制御」することによって論理機能を切り換えている。チャネル伝導率の制御は入力信号によってフローティングゲートをチャージした後、チャージ電位によって達成されている。1つの構成単位でＡＮＤとＯＲの2機能を使い分けることができる。ＡＮＤとＯＲ以外の論理機能を実現する場合、別途異なる構造の構成単位を新たに作ることで達成することが可能である。

また、論理ゲートの構成に記憶保持機能を持つ素子を用いる論理回路の他の例として、加算器を構成するための要素デバイスとして８個のトランジスタと２個の強誘電体キャパシタを利用した構造が提案されている（非特許文献２）。

その他の例として、再構成可能な論理回路ではないが、磁気抵抗効果素子を利用した１１個のトランジスタを利用したＡＮＤゲートや２４個のトランジスタを利用したEXＯＲゲートも提案されている（非特許文献３、４）。

さらに磁化状態が平行か反平行であるかによって入出力特性が変化し、その特性を不揮発に保持することができるスピンMOSFETを利用して、全対称ブール関数を実現する再構成可能な論理ゲートも提案されている（非特許文献１）。この論理ゲートの基本構造は１０個のトランジスタと４個のスピンMOSFETで構成できるため、トランジスタのみで構成する場合に対して回路面積を大幅に縮小することが可能となる。
特開２００３−２０４２５７公報 特開２００６−３２９１５公報 T. Matsuno、 S. Sugahara ＡＮＤ M. Tanaka : J. Jour. Appl. Phys., 43 (2004) 6032 木村啓明、羽生貴弘、亀山充隆、藤森敬和、中村孝、高須秀視 : 電子情報通信学会論文誌C、 J86-C、 No. 8 (2003) 886 K. Kimura ＡＮＤ T. Hahyu : Proc. 50th IEEE Midwest Symposium on Circuits ＡＮＤ Systems (MWSCAS) (2005) 855 H. Kimura、 M. Ibuki ＡＮＤ T. Hanyu : ITC-CSCC2004 (2004) 8C3L-3-1

しかしながら、FPGAまたはDRCには、以下のような問題がある。

すなわち、FPGAにおいては、利用者が設計できる回路規模は、FPGAの基板上に用意されたゲート数に依存する。各ゲートは基板上に配置されたトランジスタを組み合わせすることで構成されている。大規模な回路を構成することを考えると、より多くのゲート数が必要になるが、回路面積の増大や消費電力の増加、ならびに配線遅延が問題となってくる。

またDRCも基板上に配置されたトランジスタの組み合わせで構成されている。より高度な演算を実現するためには、より多くのトランジスタを組み合わせることになるが、回路面積の増大や消費電力の増加ならびに配線遅延が問題となってくる。
本発明は上記問題点に鑑み、回路面積をさらに小型化しつつ、付加機能として動的再構成性を持たせることができる再構成可能な論理回路を提供することを目的とする。

上記課題を解決するため本発明の論理回路は、複数の制御端子を有し、これらの制御端子のオン／オフにより配線の選択を行う配線選択回路と、複数の三端子素子、前記三端子素子の制御端子にそれぞれ接続される入力ノード、前記三端子素子のそれぞれ第一、第二の端子に接続される抵抗体、及び前記三端子素子のそれぞれの前記第１の端子の接続点に接続される出力ノードを有し、前記配線選択回路にて選択された配線が接続された前記入力ノードのうちの１つの入力ノードに入力された信号、及びその他の前記入力ノードに入力された信号を論理演算する論理演算部と、前記出力ノードに接続され、第１の制御端子のオン／オフにより選択される第１、第２の電圧補償回路を有し、前記第１の制御端子のオン／オフによりＯＲ、ＡＮＤとＮＯＲ、ＮＡＮＤ、ＮＯＴとを切り替える切替部とを具備することを特徴とする。

本発明によれば、２つの入力信号をゲート電極への印加電圧として受ける２つのトランジスタと抵抗体を接続させ、抵抗体の抵抗値によって論理演算結果を変化させることができるため、回路面積がさらに小型化し、かつ動的再構成性可能な論理回路を実現することができる。

以下、図面を参照しながら本発明の例を実施するための最良の形態について詳細に説明する。

図１は、本発明の論理回路の構造を示す。

図１に示すように本発明の論理回路は配線選択部１、論理演算部２、切替部３とからなる。配線選択部１はデータ信号線である配線２０１、２０３及びそれらを選択するための制御端子２０７、２０８からなっており、入力ノード２０５、２０６から入力される信号により、配線２０１、２０３が選択される。図では配線は２本となっているが、３本以上であっても構わない。

選択された配線１、２からの信号は、論理演算部２に入力される。論理演算部２の具体的構成については後述する各実施形態にて説明するので、ここでは省略する。

論理演算部２の出力ノード７９から出力された信号は、第一の接点２３を介して切替部３に接続される。切替部３は以下の構成からなる。図２に示すように切替部の入力ノードである第一の接点２３は第五の抵抗体８１の第一の端子２４に接続されるとともに、第五のトランジスタ８７の第一の入力端子３３に接続される。ここで第五の抵抗体８１の抵抗値は第五のトランジスタ８７がオン状態での抵抗値より大きく、オフ状態での抵抗値より小さいものとする。第五の抵抗体８１の第二の端子２５は第三のトランジスタ８２のゲート電極２７と第四のトランジスタ８５のゲート電極３２との接続点である第二の接点２６に接続される。第三のトランジスタ８２の第一の端子２８は第三の電源８３、第二の端子２９は第一の出力ノード８４にそれぞれ接続される。同様に第四のトランジスタ８５においても第一の端子３１は第四の電源８６、第二の端子３０は第一の出力ノード８４にそれぞれ接続される。

一方、第五のトランジスタ８７の第二の端子３４は第六のトランジスタ８８のゲート電極３６と第七のトランジスタ８９のゲート電極４１との接続点である第三の接点３５に接続される。第六のトランジスタ８８の第一の端子３７は第五の電源９０、第二の端子３８は第二の出力ノード９１に接続される。同様に第七のトランジスタ８９においても第一の端子４０は第六の電源９２、第二の端子３９は第二の出力ノード９１に接続される。

次に上記論理回路の動作について説明する。前提として、第一の抵抗体７４０、第二の抵抗体７５０、第三の抵抗体７６０、第四の抵抗体７７０を可変抵抗型素子とし、磁気抵抗効果素子を利用する場合について、論理演算部２の動作条件を説明する。

第一の抵抗体７４０、第二の抵抗体７５０、第三の抵抗体７６０、第四の抵抗体７７０の抵抗値を順に、R２、R3、R1、R4と定義する。第一の抵抗体７４０、第二の抵抗体７５０、第三の抵抗体７６０、第四の抵抗体７７０が後出の磁気抵抗効果素子である場合、フリー層とピン層の磁化状態が平行の時の抵抗値をｒと表現する。磁気抵抗効果素子の抵抗値が３値取り得る場合，各状態を抵抗値の大きい順にｈ、ｍ、ｌと定義する．磁気抵抗変化率（ＭＲ比）をα[％]とすると，ｈ状態の抵抗値は（１＋α／１００）ｒ、ｍ状態の抵抗値は一例として（１＋α／２００）ｒ，ｌ状態の抵抗値はｒと表すことができる。

まず論理演算部２がＮＡＮＤとして動作する時の動作条件を説明する。この時、第一のトランジスタはｐ型（チャネルの多数キャリアがホール），第二のトランジスタはｎ型（チャネルの多数キャリアを電子）であるものとする。第一の抵抗体７４０、第二の抵抗体７５０、第三の抵抗体７６０、第四の抵抗体７７０の各抵抗状態をＲ2：ｌ、Ｒ3：ｌ、Ｒ1：ｍ、Ｒ4：ｈとした場合、回路の動作条件を表す式は下記の［数１］〜［数３］となる。

ここでＲONはトランジスタがオン状態での抵抗を表し、その値はトランジスタで共通値としている。なお、本発明は各トランジスタのオン状態の抵抗値が異なっていても良い。ｘ1、ｙ1、ｚ1がいずれも正の値の場合、論理演算部２はＮＡＮＤとして動作する。

各抵抗状態をＲ2：ｌ、Ｒ3：ｌ、Ｒ1：ｈ、Ｒ4：ｍに変更すると論理演算部２をＮＯＲとして動作させることができる。ＮＯＲ回路の動作条件を表す式は下記の［数６］〜［数８］となる。

ｘ2、ｙ2、ｚ2がいずれも正の値の場合，回路はＮＯＲとして動作する。

次に、論理演算部がＮＡＮＤ、ＮＯＲとして動作する場合の切替部の動作について説明する。一例として、論理演算部がＮＡＮＤとして動作する場合を考える。このとき、第五のトランジスタ８７をオン状態とすると、第二の出力ノード９１からＮＡＮＤの出力が得られる。一方第五のトランジスタ８７をオフ状態にすると、第一の出力ノード８４からＡＮＤの出力が得られる。

上記動作を真理値表に表すと［表１］、［表２］のようになる。

論理演算部２がＡＮＤとして動作する時の動作条件を説明する。この時、第一のトランジスタ７００はｎ型、第二のトランジスタ７３０はｐ型であると仮定する。第一の抵抗体７４０、第二の抵抗体７５０、第三の抵抗体７６０、第四の抵抗体７７０の各抵抗状態をＲ2：ｈ、Ｒ3：ｌ、Ｒ1：ｍ、Ｒ4：ｌとすると、論理演算部２はＡＮＤとして動作する。ＡＮＤ回路の動作条件を表す式は下記の［数９］〜［数１１］となる。

ｘ3、ｙ3、ｚ3がいずれも正の値の場合、論理演算部２はＡＮＤとして動作する。

論理演算部２がＯＲとして動作する時の動作条件を説明する。各抵抗状態をＲ1：ｌ、Ｒ2：ｍ、Ｒ3：ｍ、Ｒ4：ｈに変更すると，ＯＲに切り替えることができる。ＯＲ回路の動作条件を表す式は下記の［数１２］〜［数１４］となる。

ｘ4、ｙ4、ｚ4がいずれも正の値をとる場合、論理演算部２はＯＲとして動作する。

このとき切替部３の動作は、第五のトランジスタ８７をオン状態とすると、第二の出力ノードからＯＲの出力が得られる。次に第五のトランジスタ８７をオフ状態にすると、第一の出力ノードからＮＯＲの出力が得られる。

以上、本発明の論理回路によれば、２つの入力信号をゲート電極への印加電圧として受ける２つのトランジスタと抵抗体を接続させ、抵抗体の抵抗値によって論理演算結果を変化することができる再構成可能な論理回路が実現する。例えば、ＮＡＮＤとＮＯＲの演算を抵抗体の抵抗値を変えるだけで同一の回路構造で計算することができ、これにより周辺回路が大きくなることもなく，高集積化が可能となる。

また、従来のトランジスタで論理ゲートを構成する場合と異なり、抵抗体自身が記憶保持機能を持つため、電源を切っても論理機能を保持することができる利点も併せ持つ。従って論理機能を保持するための目的として外部記憶装置を設ける必要がない。

さらに入力信号がトランジスタのゲート電位に直接印加される構造であるため、仮に第一〜第四の抵抗体がフローティングゲートを有する三端子素子であったとしても、フローティングゲートのチャージ速度やフローティングゲート電位の均一性に左右されることなく、トランジスタのスイッチ速度程度で動作することができる。

次に論理演算部２の各実施形態につき、以下に説明する。なお、論理演算部２の各実施形態の動作は本発明の論理回路の動作説明におけると同様となるため、説明を省略する。

（１）第１の実施形態
論理演算部２の第１の実施形態について図３を用いて説明する。第一の入力ノード７１は第一のトランジスタ７００のゲート電極と接続され、第一のトランジスタ７００の第一の端子１００は第一の電源７８に接続され、第一のトランジスタ７００の第二の端子１１０は第一の抵抗体７４０の第二の端子１２０に接続され、第一の抵抗体７４０の第一の端子１５０と第二の抵抗体７５０の第一の端子１６０との間に出力ノード７９が接続され、第二の抵抗体７５０の第二の端子１７０と第二のトランジスタ７３０の第二の端子１８０を接続させ、第二のトランジスタ７３０のゲート電極と第二の入力ノード７２とが接続され、前記第二のトランジスタ７３０の第一の端子１９０は第二の電源８０に接続されている。

第三の抵抗体７６０の第一の端子１３０は第一のトランジスタ７００の第一の端子１００と第一の電源７８との間に接続され、第三の抵抗体７６０の第二の端子１４０は第一のトランジスタ７００の第二の端子１１０に接続され、第四の抵抗体７７０の第二の端子２００は第二のトランジスタ７３０の第二の端子１８０と接続され、第四の抵抗体７７０の第一の端子２１０は第二の電源８０に接続された構造となっている。
ここで、第一のトランジスタ７００と第二のトランジスタ７３０はｐ型、ｎ型のいずれであっても良い。

また、第一のトランジスタ７００の第一の端子１００と第三の抵抗体７６０の第一の端子１３０を配線で接続して第一の電源７８に接続する必要は必ずしもない。第一のトランジスタ７００の第一の端子１００と第一の電源７８を接続し、第三の抵抗体７６０の第一の端子１３０と第一の電源７８を接続する構造としても良い。第一の電源７８は、その電位を接地電位としても良い。
また、第二のトランジスタ７３０の第一の端子１９０と第四の抵抗体７７０の第一の端子２１０を配線で接続して第二の電源８０に接続する必要は必ずしもない。第二のトランジスタ７３０の第一の端子１９０と第二の電源８０を接続し、第四の抵抗体７７０の第一の端子２１０と第二の電源８０を接続する構造としても良い。第二の電源８０は、その電位を接地電位としても良い。

以上、第１の実施形態である論理演算部によれば、先に説明した切替部と組み合わせることにより、２つの入力信号をゲート電極への印加電圧として受ける２つのトランジスタと抵抗体を接続させ、抵抗体の抵抗値によって論理演算結果を変化することができる再構成可能な論理回路が実現する。

（２）第２の実施形態
図４は、論理演算部２の第２の実施形態の構造を示すものである。なお、第２の実施形態の構成中、第１の実施形態と構成が同一であるものについては同じ符号を用い、説明を省略する。

第１の実施形態と異なる点は、第１の実施形態では、第三の抵抗体７６０の第二の端子１４０が第一の抵抗体７４０の第二の端子１２０に接続され、第四の抵抗体７７０の第二の端子２００が第二の抵抗体７５０の第二の端子１７０に接続されているのに対し、第２の実施形態では、第三の抵抗体７６０の第二の端子１４０が第一の抵抗体７４０の第一の端子１５０に接続され、第四の抵抗体７７０の第二の端子２００が第二の抵抗体７５０の第一の端子１６０に接続されている点である。これにより、第１の実施形態では動作マージンがとりにくい論理演算に関しても、第二の実施形態で実現できるという効果を奏することが可能となる。

（３）第３の実施形態
図５は、第３の実施形態の論理演算部の回路構造を示す。なお、第３の実施形態の構成中、第１の実施形態と構成が同一であるものについては同じ符号を用い、説明を省略する。

図５においては、第１の実施形態と異なり、第一のトランジスタ７０１はｐ型トランジスタ、第二のトランジスタは７３１はｎ型トランジスタである。また、第一の抵抗体７４１、第二の抵抗体７５１、第三の抵抗体７６１、第四の抵抗体７７１はそれぞれスピン注入素子である。さらに第一の電源７８１は高電位（Ｖｄｄ）とし、第二の電源８０１は接地電位である。

本実施形態において、切替部３と組み合わせた場合、第三の入力ノード９３に電圧を印加して第五のトランジスタ８７のチャネルを導通させることで、第一の接点２３の電位として現れる本実施形態の回路の出力を第二の出力ノード９１から取り出すことができる。あるいは、第五のトランジスタ８７のチャネルが非導通の場合、第一の出力ノード８４から演算結果を反転させて取り出すことができる。いずれの場合も、切換部３を経由することによって、第一の出力ノード８４あるいは第二の出力ノード９１からVｄｄあるいは接地電位に補償した電圧値を取り出すことができる。

具体的には、第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向を図８に示したb状態とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向をa状態とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向をa状態とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向をc状態としたところ、第五のトランジスタ87のチャネルを非導通とさせた場合にＡＮＤの出力信号を得た。この状態で第三の入力ノード93からトランジスタ87のゲート電極に電圧印加したところ、出力信号はＮＡＮＤの演算結果となった。トランジスタのオン・オフのスピードでＮＡＮＤとＡＮＤの出力を切り換えることができることを確かめ、本実施形態により動的再構築が可能であることを確認した。

ここで、第一の抵抗体７４１、第二の抵抗体７５１、第三の抵抗体７６１、第四の抵抗体７７１は、３種類の抵抗変化をもつスピン注入素子（磁気抵抗効果素子の１つ）を抵抗体として利用した。他の一例として、各抵抗体は、スピン注入電流の流れの向きに応じて磁化方向が可変な磁性層（記録層）を１層以上有し、前記磁化方向に応じて抵抗値が２種類以上可変である磁気抵抗効果素子を用いても良い。

図６はスピン注入素子の構造の一例を示す側面図である。図６に示すようにスピン注入素子は、磁化の向きが可変な磁気記録層（フリー層）１０２と、磁化の向きが固着された磁気固着層（ピン層）１０４と、磁気記録層１０２と磁気固着層１０４との間に設けられた非磁性層（中間層）１０３と、磁気記録層１０２、非磁性層１０３、磁気固着層１０４の積層方向に通電させるための上部電極１０１と、下部電極１０５とを備える。

磁気記録層１０２及び磁気固着層１０４は、例えば、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｍｎ（マンガン）、Ｃｒ（クロム）のグループから選択される１つ以上の元素を含む磁性金属により構成される。磁気記録層１０２については、上記元素の他、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）のグループから選択される１つ以上の元素との組み合わせによる合金としても良い。

磁気記録層１０２及び磁気固着層１０４は、例えばＴｅＦｅＣｏ、ＧｄＦｅＣｏなどの希土類−遷移金属のアモルファス合金や、Ｃｏ／Ｆｅの積層構造などにより構成してもよい。

非磁性層１０３は、次の非磁性バリア層と非磁性金属層のうち、いずれを採用しても良い。

（非磁性バリア層とする場合）
非磁性層１０３には、読み出し時にＴＭＲ（tunnel magnetoresistive）効果により大きな再生信号出力を得るためのトンネルバリア層としての絶縁材料を用いることができる。

具体的には、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｚｎ（亜鉛）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｓｉ（シリコン）、Ｍｇ（マグネシウム）、Ｆｅ（鉄）のグループから選択される少なくとも１つの元素を含む酸化物、窒化物又は弗化物により非磁性バリア層を構成することができる。

特に、非磁性バリア層は、Ａｌ2Ｏ3-x（アルミナ）、ＭｇＯ（酸化マグネシウム）、ＳｉＯ2-x、Ｓｉ−Ｏ−Ｎ、Ｔａ−Ｏ、Ａｌ−Ｚｒ−Ｏ、ＺｎＯx、ＴｉＯx、等大きなエネルギーギャップを有する半導体（ＧａＡｌＡｓなど)から構成することが好ましい。

（非磁性金属層とする場合）
非磁性層１０３には、読み出し時にＧＭＲ（giant magnetoresistive）効果により再生信号出力を得るための非磁性金属層を用いることができる。

中間層は、Ｃｕ、Ａｇ、Ａｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、ＭＯＲｕ、Ｐｄ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉなどの非磁性金属元素のいずれかあるいは、これらのいずれか一種以上を含む合金を用いることができる。

前記各抵抗体の他の一例として、フローティングゲートを有する三端子素子、例えばフラッシュメモリを用いた構造を用いても良い。

前記各抵抗体の他の一例として、Ｐｔ、Ｒｕ、Ｉｒ、Ｃｏ、Ｃｒ、Ｗ、Ｃｕまたはこれらの合金を含んで形成される下部電極、下部電極上に形成され、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕなどの遷移金属の酸化物、（Ｐｒ1-xＣａx）ＭｎＯ3などのペロブスカイト酸化物、あるいはＺｎＦｅ2Ｏ4、Ｆｅ3Ｏ4などのスピネル酸化物のうち、いずれか一つの物質から形成されたことを特徴とする中間層と、前記中間層上に形成された可変抵抗物質層と、前記可変抵抗物質層上に形成されたＰｔ、Ｒｕ、Ｉｒ、Ｃｏ、Ｃｒ、Ｗ、Ｃｕまたはこれらの合金を含んで形成されたことを特徴とする上部電極とを備え、電気抵抗値が異なる２つ以上の状態が存在し、かつ、所定の電圧または電流の印加により、前記２つ以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化層を含む不揮発性メモリ素子を用いた構造を用いても良い。

前記各抵抗体の他の一例として、強誘電体膜として一般式ＡＢＯ3で表される１種又は複数種のペロブスカイト型酸化物からなる膜（不可避不純物を含んでいてもよい）を備えることを特徴とする強誘電体素子を用いた構造を用いることもできる。なお、式中、ＡはＡサイトの元素であり、Ｐｂ、Ｂａ、Ｎｂ、Ｌａ、Ｌｉ、Ｓｒ、Ｂｉ、Ｎａ及びＫからなる群より選ばれた少なくとも１種の元素である。またＢはＢサイトの元素であり、Ｃｄ、Ｆｅ、Ｔｉ、Ｔａ、Ｍｇ、Ｍｏ、Ｎｉ、Ｎｂ、Ｚｒ、Ｚｎ、Ｗ及びＹｂからなる群より選ばれた少なくとも1種の元素である。さらにＡサイト元素のモル数が１．０であり、かつＢサイト元素のモル数が１．０である場合が標準であるが、Ａサイト元素とＢサイト元素のモル数はペロブスカイト構造を取り得る範囲内で１．０からずれてもよい。

（実施例３−１）
第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向を平行とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を平行とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向を反平行としたところ、２つの入力信号に対してＮＡＮＤの論理演算結果を出力ノード７９から取り出せることが確認できた。

（実施例３−２）
各抵抗体７４１〜７７１に電流通電して磁化方向を変化した。第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向を反平行とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を反平行とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向を反平行としたところ、２つの入力信号に対してＮＡＮＤの論理演算結果を出力ノードから取り出せることを確認した。

（実施例３−３）
各抵抗体７４１〜７７１に電流通電して磁化方向を変化した。第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向を反平行とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を反平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を平行とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向を平行としたところ、２つの入力信号に対してＮＯＲの論理演算結果を出力ノード７９から取り出せることを確認した。

（実施例３−４）
第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向を反平行とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を反平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を平行とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向を反平行としたところ、２つの入力信号に対してＮＯＲの論理演算結果を出力ノード７９から取り出せることを確認した。

（実施例３−５）
さらに、各抵抗体７４１〜７７１の構成として、図７記載の３種類の抵抗変化をもつスピン注入素子を利用した。磁化方向を図８記載のａ状態（抵抗値Ｒa）、ｂ状態（抵抗値Ｒb）、ｃ状態（抵抗値Ｒc）とさせたところ、抵抗値の大小関係はＲa＜Ｒb＜Ｒcとなった。

第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向をｂ状態とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向をａ状態とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向をａ状態とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向をｃ状態としたところ、2つの入力信号に対してＮＡＮＤの論理演算結果を出力ノード７９から取り出せることを確認した。この時の動作マージンに関するｘi、ｙi、zi（i = １ ~ ４）の値は２種類の抵抗変化をもつスピン注入素子を利用した場合と比較して大きかった。

第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向をｃ状態とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向をａ状態とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向をａ状態とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向をｂ状態としたところ、２つの入力信号に対してＮＯＲの論理演算結果を出力ノード７９から取り出せることを確認した。この時のＶmは２種類の抵抗変化をもつスピン注入素子を利用した場合と比較して大きかった。

これにより、２個のトランジスタと４個のスピン注入素子を利用して、小面積でＮＡＮＤとＮＯＲを演算できる再構成可能な論理回路が実現できることを確かめることができた。

（４）第４の実施形態
図９は、論理演算部２の第４の実施形態の構造を示すものであり、ＡＮＤとＯＲとを論理演算可能な論理回路を示したものである。

図中、ｎ型の第一のトランジスタ７０１と、ｐ型の第二のトランジスタ７３１を使用している。第二の電源８０１は接地電位とした。第一の電源７８１は高電位（Ｖdd）に接続した。
ここでは、２種類の抵抗変化をもつスピン注入素子を抵抗体として利用した。第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向を平行とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を反平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を反平行とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向を反平行としたところ、2つの入力信号に対してＯＲの論理演算結果を出力ノード７９から取り出せることを確認した。

次に、各スピン注入素子に電流通電して磁化方向を変化した。第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向を反平行とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を平行とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向を平行としたところ、2つの入力信号に対してＡＮＤの論理演算結果を出力ノード７９から取り出せることを確認した。

さらに、図７記載の３種類の抵抗変化をもつスピン注入素子を利用した場合についても２種類の抵抗変化をもつスピン注入素子の場合と同様である。すなわち第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向をａ状態とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向をｂ状態とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向をｂ状態とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向をｃ状態としたところ、２つの入力信号に対してＯＲの論理演算結果を出力ノード７９から取り出せることを確認した。この時の動作マージンに関するｘi、ｙi、zi（i = １ ~ ４）の値は２種類の抵抗変化をもつスピン注入素子を利用した場合と比較して大きかった。

また、第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向をｂ状態とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向をｃ状態とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向をａ状態とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向をａ状態としたところ、2つの入力信号に対してＮＡＮＤの論理演算結果を出力ノード７９から取り出せることを確認した。この時の動作マージンに関するｘi、ｙi、zi（i = １ ~ ４）の値は２種類の抵抗変化をもつスピン注入素子を利用した場合と比較して大きかった。

本実施形態において、切替部３と組み合わせた場合、第三の入力ノード９３に電圧を印加して第五のトランジスタ８７のチャネルを導通させることで、第一の接点２２の電位として現れる本実施形態の回路の出力を第二の出力ノード９１から取り出すことができる。あるいは、第五のトランジスタ８７のチャネルが非導通の場合、第一の出力ノード８４から演算結果を反転させて取り出すことができる。いずれの場合も、切換部３を経由することによって、第一の出力ノード８４あるいは第二の出力ノード９１からVｄｄあるいは接地電位に補償した電圧値を取り出すことができる。

具体的には、第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向をｂ状態とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向をｃ状態とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向をａ状態とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向をａ状態としたところ、第五のトランジスタ87のチャネルを非導通とした場合にＮＡＮＤの出力信号を得た。この状態で第三の入力ノード９３からトランジスタ８７のゲート電圧に印加したところ、出力信号はＡＮＤの演算結果となった。トランジスタのオン・オフのスピードでＮＡＮＤとＡＮＤの出力を切り換えることができることを確かめ、本実施形態により動的再構築が可能であることを確認した。

（５）第５の実施形態
図１０は、論理演算部２の第５の実施形態の構造を示すものであり、 XＯＲ（排他的論理和）を論理演算可能な論理回路を示したものである。

図中、ｐ型の第一のトランジスタ７０２と、ｎ型の第二のトランジスタ７３２を使用している。第二の電源８０１は接地電位とした。第一の電源７８１は高電位（Ｖdd）に接続した。
図７記載の３種類の抵抗変化をもつスピン注入素子を利用し、第三の抵抗体７６２の磁気記録層と磁気固着層の磁化方向をｂ状態とし、第一の抵抗体７４２の磁気記録層と磁気固着層の磁化方向をａ状態とし、第二の抵抗体７５２の磁気記録層と磁気固着層の磁化方向をａ状態とし、第四の抵抗体７７２の磁気記録層と磁気固着層の磁化方向をｃ状態としたところ、２つの入力信号に対してXＯＲの論理演算結果を出力ノード７９から取り出せることを確認した。
（６）第６の実施形態
図１１は、論理演算部２の第６の実施形態の構造を示すものであり、 ＮＡＮＤ、あるいは第二の入力７２に対する否定（NOT B）を論理演算可能な論理回路を示したものである。

図中、ｐ型の第一のトランジスタ７０２と、ｎ型の第二のトランジスタ７３２を使用している。第二の電源８０１は接地電位とした。第一の電源７８１は高電位（Ｖdd）に接続した。
ここでは、第４の実施形態と同様、２種類の抵抗変化をもつスピン注入素子を抵抗体として利用した。第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向を平行とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を反平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を平行としたところ、2つの入力信号に対してＮＡＮＤの論理演算結果を出力ノードから取り出せることを確認した。

次に、第三の抵抗体７６１の磁気記録層と磁気固着層の磁化方向を反平行とし、第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を反平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を平行としたところ、２つの入力信号に対してＮＯＴ Ｂの論理演算結果を出力ノード７９から取り出せることを確認した。

本実施形態においては、切替部３との組み合わせにより、ＮＡＮＤ、 ＡＮＤ、ＮＯＴ Ｂ、Ｂの論理演算が可能となる。

本実施形態において、切替部３と組み合わせた場合、第三の入力ノード９３に電圧を印加して第五のトランジスタ８７のチャネルを導通させることで、第一の接点２２の電位として現れる本実施形態の回路の出力を第二の出力ノード９１から取り出すことができる。あるいは、第五のトランジスタ８７のチャネルが非導通の場合、第一の出力ノード８４から演算結果を反転させて取り出すことができる。いずれの場合も、切換部３を経由することによって、第一の出力ノード８４あるいは第二の出力ノード９１からVｄｄあるいは接地電位に補償した電圧値を取り出すことができる。

また第五のトランジスタ８７に通電し、第三の入力ノード９３を介してチャネルの導通をオン・オフさせることで、論理演算の機能をＮＡＮＤからＡＮＤに、あるいはＮＯＴ ＢからＢに動的再構成させることができる。

（７）第７の実施形態
図１２は、論理演算部２の第７の実施形態の構造を示すものであり、 ＮＯＲと第一の入力７１に対する否定（ＮＯＴ Ａ）を論理演算可能な論理回路を示したものである。

図中、ｐ型の第一のトランジスタ７０２と、ｎ型の第二のトランジスタ７３２を使用している。第二の電源８０１は接地電位とした。第一の電源７８１は高電位（Ｖdd）に接続した。
ここでは、２種類の抵抗変化をもつスピン注入素子を抵抗体として利用した。第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を反平行とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向を平行としたところ、２つの入力信号に対してＮＯＲの論理演算結果を出力ノード７９から取り出せることを確認した。

次に第一の抵抗体７４１の磁気記録層と磁気固着層の磁化方向を平行とし、第二の抵抗体７５１の磁気記録層と磁気固着層の磁化方向を反平行とし、第四の抵抗体７７１の磁気記録層と磁気固着層の磁化方向を反平行としたところ、２つの入力信号に対してＮＯＴ A
の論理演算結果を出力ノード７９から取り出せることを確認した。

本実施形態においては、切替部３との組み合わせにより、ＮＯＲ、ＯＲ、ＮＯＴ Ａ、 Ａの論理演算が可能となる。

本実施形態において、切替部３と組み合わせた場合、第三の入力ノード９３に電圧を印加して第五のトランジスタ８７のチャネルを導通させることで、第一の接点２２の電位として現れる本実施形態の回路の出力を第二の出力ノード９１から取り出すことができる。あるいは、第五のトランジスタ８７のチャネルが非導通の場合、第一の出力ノード８４から演算結果を反転させて取り出すことができる。いずれの場合も、切換部３を経由することによって、第一の出力ノード８４あるいは第二の出力ノード９１からVｄｄあるいは接地電位に補償した電圧値を取り出すことができる。

また第五のトランジスタ８７に通電し、第三の入力ノード９３を介してチャネルの導通をオン・オフさせることで、論理演算の機能をＮＯＲからＯＲに、あるいはＮＯＴ ＡからＡに動的再構成させることができる。

以上本発明の実施形態について説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の論理回路のブロック図である。 本発明の論理回路の切替部の回路図である。 本発明の論理回路の論理演算部の第１の実施形態を示す回路図である。 本発明の論理回路の論理演算部の第２の実施形態を示す回路図である。 本発明の論理回路の論理演算部の第３の実施形態を示す回路図である。 第一、第二、第三、第四の抵抗体がスピン注入素子である場合のスピン注入素子の構造の一例を示す側面図である。 スピン注入素子が３種類の抵抗変化をもつ場合の側面概念図である。 スピン注入素子が３種類の抵抗変化をもつ場合の磁気固着層、磁気記録層の磁化の向きを示す図である。 本発明の論理回路の論理演算部の第４の実施形態を示す回路図である。 本発明の論理回路の論理演算部の第５の実施形態を示す回路図である。 本発明の論理回路の論理演算部の第６の実施形態を示す回路図である。 本発明の論理回路の論理演算部の第７の実施形態を示す回路図である。

符号の説明

１…配線選択部
２…論理演算部
３…切替部
２３…第一の接点
２４、２８、３１、３３、３７、４０、１００、１３０、１５０、１６０、１９０、２０２、２０４…第一の端子
２５、２９、３０、３４、３８、３９、１１０、１２０、１４０、１７０、１８０、２００、２０９、２１０…第二の端子
２６…第二の接点
２７、３２、３６、４１…ゲート電極
３５…第三の接点
７１…第一の入力ノード
７２…第二の入力ノード
７８、７８１…第一の電源
７９…出力ノード
８０、８０１…第二の電源
８１…第五の抵抗体
８２…第三のトランジスタ
８３…第三の電源
８４…第一の出力ノード
８５…第四のトランジスタ
８６…第四の電源
８７…第五のトランジスタ
８８…第六のトランジスタ
８９…第七のトランジスタ
９０…第五の電源
９１…第二の出力ノード
９２…第六の電源
９３…第三の入力ノード
９４、９５…インバータ
１０１…上部電極
１０２…磁気記録層
１０３…非磁性層
１０４…磁気固着層
１０５…下部電極
２０１…第一の配線
２０２…第二の配線
２０５…第四の入力ノード
２０６…第五の入力ノード
２０７…第八のトランジスタ
２０８…第九のトランジスタ
７００、７０１、７０２…第一のトランジスタ
７３０、７３１、７３２…第二のトランジスタ
７４０、７４１、７４２…第一の抵抗体
７５０、７５１、７５２…第二の抵抗体
７６０、７６１、７６２…第三の抵抗体
７７０、７７１、７７２…第四の抵抗体

Claims (8)

1. 複数の制御端子を有し、これらの制御端子のオン／オフにより配線の選択を行う配線選択回路と、
   複数の三端子素子、前記三端子素子の制御端子にそれぞれ接続される入力ノード、前記三端子素子のそれぞれ第一、第二の端子に接続される抵抗体、及び前記三端子素子のそれぞれの前記第１の端子の接続点に接続される出力ノードを有し、前記配線選択回路にて選択された配線が接続された前記入力ノードのうちの１つの入力ノードに入力された信号、及びその他の前記入力ノードに入力された信号を論理演算する論理演算部と、
   前記出力ノードに接続され、第１の制御端子のオン／オフにより選択される第１、第２の電圧補償回路を有し、前記第１の制御端子のオン／オフにより論理和、論理積と否定論理和、否定論理積、否定とを切り替える切替部と
   を具備することを特徴とする論理回路。
2. 前記論理演算部は、
   前記配線選択回路にて選択される複数の配線の１つに接続される第１の入力ノードと、
   前記配線選択回路にて選択される複数の配線のうち、前記第１の入力ノードに接続される配線とは別の配線に接続される第２の入力ノードと、
   出力ノードと、
   その第一の端子が前記出力ノードに接続される第一の抵抗体と、
   その第一の端子が前記出力ノードに接続される第二の抵抗体と、
   そのゲート電極が前記第一の入力ノードと接続され、その第一の端子は第一の電源に接続され、かつその第二の端子は前記第一の抵抗体の第二の端子に接続される第一のトランジスタと、
   そのゲート電極が前記第二の入力ノードに接続され、その第一の端子は第二の電源に接続され、かつその第二の端子が前記第二の抵抗体の第二の端子に接続される第二のトランジスタと、
   その第一の端子が前記第一のトランジスタの前記第一の端子と前記第一の電源との間に接続され、かつその第二の端子が前記第一のトランジスタの前記第二の端子に接続される第三の抵抗体と、
   その第一の端子が前記第二のトランジスタの前記第一の端子と前記第二の電源との間に接続され、かつその第二の端子が前記第二のトランジスタの前記第二の端子と接続される第四の抵抗体と
   を具備することを特徴とする請求項１に記載の論理回路。
3. 前記論理演算部は、
   前記配線選択回路にて選択される複数の配線の１つに接続される第１の入力ノードと、
   前記配線選択回路にて選択される複数の配線のうち、前記第１の入力ノードに接続される配線とは別の配線に接続される第２の入力ノードと、
   出力ノードと、
   その第一の端子が前記出力ノードに接続される第一の抵抗体と、
   その第一の端子が前記出力ノードに接続される第二の抵抗体と、
   そのゲート電極が前記第一の入力ノードと接続され、その第一の端子は第一の電源に接続され、かつその第二の端子は前記第一の抵抗体の第二の端子に接続される第一のトランジスタと、
   そのゲート電極が前記第二の入力ノードに接続され、その第一の端子は第二の電源に接続され、かつその第二の端子が前記第二の抵抗体の第二の端子に接続される第二のトランジスタと、
   その第一の端子が前記第一のトランジスタの前記第一の端子と前記第一の電源との間に接続され、かつその第二の端子が前記出力ノードに接続される第三の抵抗体と、
   その第一の端子が前記第二のトランジスタの前記第一の端子と前記第二の電源との間に接続され、かつその第二の端子が前記出力ノードに接続される第四の抵抗体と
   を具備することを特徴とする請求項１に記載の論理回路。
4. 前記切替部は、
   前記出力ノードとその第一の端子が接続される第五の抵抗体と、
   そのゲート電極は前記第五の抵抗体の第二の端子に接続され、その第一の端子は第三の電源に接続され、その第二の端子は第一の出力ノードに接続される第三のトランジスタと、
   そのゲート電極は前記第五の抵抗体の第二の端子に接続され、その第一の端子は第四の電源に接続され、その第二の端子は第一の出力ノードに接続される第四のトランジスタと、
   その第一の端子は前記出力ノードと接続され、そのゲート電極は第三の入力ノードに接続される第五のトランジスタと、
   そのゲート電極は前記第五のトランジスタの第二の端子に接続され、その第一の端子は第五の電源に接続され、その第二の端子は第二の出力ノードに接続される第六のトランジスタと、
   そのゲート電極は前記第五のトランジスタの第二の端子に接続され、その第一の端子は第六の電源に接続され、その第二の端子は第二の出力ノードに接続される第七のトランジスタと
   を具備することを特徴とする請求項１に記載の論理回路。
5. 前記第一、第二、第三、第四の抵抗体は、抵抗値が二値以上の抵抗変化型素子を用いることを特徴とする請求項２、３のうちいずれか１つに記載の論理回路。
6. 前記抵抗変化型素子は、スピン注入電流の流れの向きに応じて磁化方向が可変な磁性層を１層以上有し、前記磁化方向に応じて抵抗値が可変である磁気抵抗効果素子を含むことを特徴とする請求項５に記載の論理回路。
7. 前記抵抗変化型素子は、フローティングゲートを有する三端子素子を含むことを特徴とする請求項５に記載の論理回路。
8. 前記第三、第七のトランジスタはｐ型トランジスタであり、前記第四、第六のトランジスタはｎ型トランジスタであることを特徴とする請求項４に記載の論理回路。

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