JP2010081236A - Endoscope apparatus - Google Patents

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Sadao Ehata
定生 江幡
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Abstract

<P>PROBLEM TO BE SOLVED: To neglect an operation of confirming abnormality in color reproduction on a monitor by measuring a phase relationship between a CDS sampling pulse and an ADCLK signal when adjusting a phase of the CDS sampling, to enable a user to be notified by automatically detecting a case when it becomes a timing at which a normal color reproduction image cannot be outputted, and to enable the user to focus on only CDS phase adjustment. <P>SOLUTION: A clock phase detecting circuit 26 inputs an SHP and the ADCLK signal outputted from a phase adjusting circuit inside of a TG into a JK type flip-flop 27, detects a phase difference of the ADCLK signal relating to the SHP as the number of pulses by using a clock CK outputted from a clock producing circuit as a GATE signal of an FET transistor 40, and counts the number of pulses by a counter 28. A count output is transferred to a determining unit 100, then the phase relationship between the SHP and the ADCLK signal is determined by the determining unit 100. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ＣＣＤ撮像素子を有した内視鏡装置に関する。   The present invention relates to an endoscope apparatus having a CCD image sensor.

内視鏡装置の挿入部先端には、一般にＣＣＤ撮像素子（以下、ＣＣＤ）が配置されている。例えば特開２００１−１４５０９９号公報等の従来技術においては、このＣＣＤを用いて被写体を撮像し、撮像して得られた撮像信号を、ケーブルを介してＣＣＵ（Camera Control Unitの略）に供給している。   In general, a CCD image pickup device (hereinafter referred to as a CCD) is disposed at the distal end of the insertion portion of the endoscope apparatus. For example, in the prior art such as Japanese Patent Application Laid-Open No. 2001-145099, a subject is imaged using this CCD, and an imaging signal obtained by imaging is supplied to a CCU (abbreviation of Camera Control Unit) via a cable. ing.

ＣＣＤイメージセンサは、駆動の為に水平駆動パルス（以下φＨと略す）、垂直駆動パルス（以下φＶと略す）、リセットゲートパルス（以下ＲＧと略す）を必要とし、一般的にタイミングジェネレータ（以下ＴＧと称す）から、水平及び垂直の各ドライブ回路を経由して、直接ＣＣＤに入力される仕組みになっている。さらに、増幅された撮像信号は、ＲＧに基づくリセット雑音を除去する為に、相関二重サンプリング部（以下ＣＤＳ（Correlation Double Samplingの略）部と称す）に入力される。このＣＤＳ部による信号処理によって、最終段の映像出力における画像ノイズ（ランダムノイズ）量を極力抑えるように構成されている。   A CCD image sensor requires a horizontal drive pulse (hereinafter abbreviated as φH), a vertical drive pulse (hereinafter abbreviated as φV), and a reset gate pulse (hereinafter abbreviated as RG) for driving. Therefore, the signal is directly input to the CCD via the horizontal and vertical drive circuits. Further, the amplified imaging signal is input to a correlation double sampling unit (hereinafter referred to as a CDS (Correlation Double Sampling) unit) in order to remove reset noise based on RG. The signal processing by the CDS unit is configured to suppress the amount of image noise (random noise) in the final stage video output as much as possible.

ＣＤＳ部では、ＣＣＤ撮像信号のフィードスルー部をサンプリングパルスＳＨＰ（Sample Hold of Pre-chargeの略）でサンプリングし、信号電荷部をもう１つのサンプリングパルスＳＨＤ（Sample Hold of Dataの略）でサンプリングしている。さらに、ＣＤＳ部後段において、そのデータをＡＤクロック(以下ＡＤＣＬＫ信号と称す)により、Ａ／Ｄ変換し、ＤＳＰ（Digital Signal Processorの略）に信号を送る仕組みになっている。   In the CDS section, the feed-through section of the CCD imaging signal is sampled by a sampling pulse SHP (abbreviation of Sample Hold of Pre-charge), and the signal charge section is sampled by another sampling pulse SHD (abbreviation of Sample Hold of Data). ing. Further, in the latter stage of the CDS section, the data is A / D converted by an AD clock (hereinafter referred to as ADCLK signal) and sent to a DSP (abbreviation of Digital Signal Processor).

従来技術を図１７及び図１８を用いて説明すると、図１７に示すように、従来の内視鏡装置は、内視鏡挿入部２にＣＣＤ３を有している。本体部１は、挿入部２の先端部に配置されたＣＣＤ３より伝送された信号を増幅するプリアンプ７と、さらにその増幅された信号に含まれるノイズを除去、または低減させる相関二重サンプリング部（ＣＤＳ部）８と、このＣＤＳ部８を通った映像信号に対して信号ゲインを設定するＡＧＣ９と、このＡＧＣ部９を経た映像信号をＡ／Ｄ変換するＡ／Ｄコンバータ（以下ＡＤＣ）１０と、このＡＤＣ１０の出力をＹＵＶ信号にするＤＳＰ１１と、このＤＳＰ１１の出力をＤ／Ａ変換し、ＮＴＳＣまたはＰＡＬのテレビフォーマット映像信号に変換するＮＴＳＣ／ＰＡＬエンコーダ１２とを有している。また、本体部１には、前記ＮＴＳＣ／ＰＡＬエンコーダ１２から出力された映像信号を入力し、その映像信号に基づいて映像を表示する画像表示装置１８を接続している。本体部１は、その電源がメイン電源部１９より供給されている。なお、アナログフロントエンド部ＡＦＥ(一点鎖線枠にて示す)は、ＣＤＳ部８、ＡＧＣ部９及びＡＤＣ１０を１まとめしたアナログ回路部に相当する。   The prior art will be described with reference to FIGS. 17 and 18. As shown in FIG. 17, the conventional endoscope apparatus has a CCD 3 in the endoscope insertion portion 2. The main unit 1 includes a preamplifier 7 that amplifies a signal transmitted from the CCD 3 disposed at the distal end of the insertion unit 2, and a correlated double sampling unit that removes or reduces noise contained in the amplified signal ( A CDS unit) 8, an AGC 9 that sets a signal gain for the video signal that has passed through the CDS unit 8, and an A / D converter (hereinafter referred to as ADC) 10 that performs A / D conversion on the video signal that has passed through the AGC unit 9. The DSP 11 converts the output of the ADC 10 into a YUV signal, and the NTSC / PAL encoder 12 converts the output of the DSP 11 into a TV format video signal of NTSC or PAL. The main body 1 is connected to an image display device 18 that receives the video signal output from the NTSC / PAL encoder 12 and displays a video based on the video signal. The main body 1 is supplied with power from the main power supply 19. The analog front end unit AFE (indicated by a one-dot chain line) corresponds to an analog circuit unit in which the CDS unit 8, the AGC unit 9, and the ADC 10 are integrated.

また、垂直ドライバ５および水平ドライバ６は、挿入部先端のＣＣＤ３を駆動する為に、水平・垂直駆動パルス、リセットゲートパルスを生成し、ＣＣＤ信号線４を介してＣＣＤ３に供給している。   Further, the vertical driver 5 and the horizontal driver 6 generate horizontal / vertical drive pulses and reset gate pulses to drive the CCD 3 at the distal end of the insertion portion, and supply them to the CCD 3 via the CCD signal line 4.

水平・垂直駆動パルスの原信号は、水晶発振子１５の発振に基づいてＴＧ（Timing Generatorの略）１３によって生成され、水平ドライバ６および垂直ドライバ５に入力される。   An original signal of the horizontal / vertical drive pulse is generated by a TG (abbreviation of Timing Generator) 13 based on the oscillation of the crystal oscillator 15 and input to the horizontal driver 6 and the vertical driver 5.

ＣＤＳ部８には、ＴＧ１３よりＣＤＳサンプリングパルス（ＳＨＤ、ＳＨＰ）が供給されるようになっており、このＣＤＳサンプリングパルスによって、ＣＣＤ３よりプリアンプ７を介して供給される撮像信号のフィードスルー部と信号電荷部をサンプリングし、それぞれのサンプリング値の差分を検出して信号レベルを検出するとともに、ランダム雑音を除去している。   A CDS sampling pulse (SHD, SHP) is supplied from the TG 13 to the CDS unit 8, and a feed-through unit and a signal of the imaging signal supplied from the CCD 3 via the preamplifier 7 by this CDS sampling pulse. The charge part is sampled, the difference between the sampling values is detected to detect the signal level, and random noise is removed.

ＡＧＣ部９は、マイコン１６より送られたレジスタ設定を使用し、ＣＤＳ部８を介して供給された撮像信号の強弱に応じて、ゲインを自動的に変え、安定した撮像信号を出力している。ＡＤＣ１０は、ＴＧ１３により生成されたＡＤＣＬＫ信号を基に、ＡＧＣ部９を介した撮像信号をＡ／Ｄ変換し、ＤＳＰ１１に供給している。   The AGC unit 9 uses the register setting sent from the microcomputer 16 and automatically changes the gain according to the strength of the imaging signal supplied via the CDS unit 8 to output a stable imaging signal. . The ADC 10 A / D-converts the image signal via the AGC unit 9 based on the ADCLK signal generated by the TG 13 and supplies the signal to the DSP 11.

ＤＳＰ１１では、ＡＤＣ１０から入力された撮像信号に、ＴＧ１３より供給された同期信号（ＨＤ，ＶＤ，ＭＣＫ，ＰＢＬＫ，ＰＩＸ＿ＥＮ）を同期させ、撮像信号処理を行っている。ＤＳＰ１１の信号処理は具体的には、色分離処理、ガンマ補正、輪郭強調、電子ズームが挙げられる。   The DSP 11 synchronizes the synchronization signals (HD, VD, MCK, PBLK, PIX_EN) supplied from the TG 13 with the imaging signal input from the ADC 10 to perform imaging signal processing. Specific examples of the signal processing of the DSP 11 include color separation processing, gamma correction, contour enhancement, and electronic zoom.

これらＤＳＰ１１の各種処理は、ＤＲＡＭ１４に格納された処理方法データを基に実施される。また、マイコン１６より送られたレジスタ設定に基づき、各種信号処理を行う。   These various processes of the DSP 11 are performed based on the processing method data stored in the DRAM 14. Various signal processing is performed based on the register setting sent from the microcomputer 16.

マイコン１６は、ＴＧ１３より供給されたマイコン用クロックによって動作し、ＴＧ１３、ＡＧＣ部９、ＤＳＰ１１に対してレジスタ設定を送り、前述した各種設定を制御している。さらに、マイコン１６は本体部１に接続したＰＣ２０と通信を行っており、ＰＣ２０の指令により、マイコン１６が送るレジスタ設定を変更できるようになっている。   The microcomputer 16 operates with the microcomputer clock supplied from the TG 13 and sends register settings to the TG 13, AGC unit 9, and DSP 11 to control the various settings described above. Further, the microcomputer 16 communicates with the PC 20 connected to the main body 1, and a register setting sent by the microcomputer 16 can be changed by a command from the PC 20.

次に、図１８を用いて、ＴＧ１３内部の動作を説明する。ＴＧ１３では、水晶発振子１５によって生成されたクロックをクロック生成回路２１にて逓倍している。そして、クロック生成回路２１にて逓倍された信号は同期信号生成回路２２に送られる。   Next, the internal operation of the TG 13 will be described with reference to FIG. In the TG 13, the clock generated by the crystal oscillator 15 is multiplied by the clock generation circuit 21. The signal multiplied by the clock generation circuit 21 is sent to the synchronization signal generation circuit 22.

同期信号生成回路２２からの信号（ＨＤ，ＶＤ，ＦＤ，ＭＣＫ，ＰＢＬＫなど）は各同期信号としてＤＳＰ１１に送られ、クロック生成回路２１にて逓倍されたクロックは、ＤＳＰ信号処理用クロック、マイコン駆動用クロックとして出力される。また、クロック生成回路２１から出力されたクロックの一部は、パルス生成回路５０を経て、ＳＨＰ、ＳＨＤ、ＡＤＣＬＫ信号、水平・垂直駆動パルス、ＣＬＰパルスの各種パルスに変換され、位相調整回路２５にてそれぞれのパルスの位相調整が行われている。   A signal (HD, VD, FD, MCK, PBLK, etc.) from the synchronization signal generation circuit 22 is sent to the DSP 11 as each synchronization signal, and the clock multiplied by the clock generation circuit 21 is a DSP signal processing clock, microcomputer drive Is output as a clock. Further, a part of the clock output from the clock generation circuit 21 is converted into various pulses of SHP, SHD, ADCLK signal, horizontal / vertical drive pulse, and CLP pulse through the pulse generation circuit 50, and is sent to the phase adjustment circuit 25. The phase of each pulse is adjusted.

上述した図１７および図１８の従来技術では、ＰＣ２０との通信により制御している設定のうち、ＣＤＳ部８とＡＤＣ１０の設定において、以下の不都合が生じた。   17 and 18 described above, among the settings controlled by communication with the PC 20, the following inconveniences occurred in the settings of the CDS unit 8 and the ADC 10.

挿入部長が長い内視鏡(例えば工業用内視鏡)においては、ＣＣＤ３から内視鏡本体部１までに距離(例えば２〜２０ｍ)があり、ＣＣＤ３の撮像信号には、その距離に応じた信号遅延が生じる。したがって、ＣＣＤ３の出力信号と内視鏡本体部１の内部の信号処理タイミングとの間に位相ずれが生じてしまい、信号処理系では適正な信号処理ができなくなる問題が生じた。
特開２００１−１４５０９９号公報 In an endoscope (for example, an industrial endoscope) having a long insertion section length, there is a distance (for example, 2 to 20 m) from the CCD 3 to the endoscope main body 1, and an image pickup signal of the CCD 3 corresponds to the distance. A signal delay occurs. Therefore, a phase shift occurs between the output signal of the CCD 3 and the signal processing timing inside the endoscope main body 1, which causes a problem that proper signal processing cannot be performed in the signal processing system.
JP 2001-145099 A

この問題を解決する為には、ＣＤＳ処理を行う際には、ＳＨＰ、ＳＨＤがそれぞれＣＣＤ撮像信号のフィードスルー部と、信号電荷部をサンプリングできるように、ＣＣＤ撮像信号の遅延量分、ＳＨＰおよびＳＨＤの位相をずらす必要がある。
また、内視鏡装置は、たとえ仕様が同一であっても、ＣＣＤ、ケーブルインピーダンスに個体差があり、ＣＣＤ撮像信号の遅延量が多少なりとも変わる。その為、最良な画質を得る為に、ＣＤＳ処理においてＣＣＤ撮像信号に対するＳＨＰ、ＳＨＤの位相を個別単位で調整する必要がある。 In order to solve this problem, when performing the CDS processing, the SHP and SHD can respectively sample the delay amount of the CCD imaging signal, the SHP and the SHP and the SHD so that they can sample the feedthrough portion and the signal charge portion of the CCD imaging signal. It is necessary to shift the phase of the SHD.
In addition, even if the specifications of the endoscope apparatus are the same, there are individual differences in CCD and cable impedance, and the delay amount of the CCD imaging signal changes somewhat. Therefore, in order to obtain the best image quality, it is necessary to adjust the phases of SHP and SHD with respect to the CCD image pickup signal in individual units in the CDS processing.

個別単位の調整手順としては、まず、プリアンプ７の出力(即ちＣＤＳ部８に入力する撮像信号)と、ＴＧ１３からＣＤＳ部８へ出力されるＳＨＰ、ＳＨＤをオシロスコープ（図示せず）にて測定し、それぞれの波形の位相関係を知る。
一方、ＰＣ２０では、前述したとおり、マイコン１６がＴＧ１３に送るレジスタ設定を変更することが可能で、プリアンプ７の出力と、ＳＨＰ及びＳＨＤとの位相関係を変更することができる。 As an individual unit adjustment procedure, first, the output of the preamplifier 7 (that is, the imaging signal input to the CDS unit 8) and the SHP and SHD output from the TG 13 to the CDS unit 8 are measured with an oscilloscope (not shown). Know the phase relationship of each waveform.
On the other hand, as described above, the PC 20 can change the register setting sent from the microcomputer 16 to the TG 13 and can change the phase relationship between the output of the preamplifier 7 and SHP and SHD.

そこで、ＰＣ２０により、この設定を変更し、オシロスコープの測定波形を見ながら、プリアンプ７の出力(撮像信号)のフィードスルー部をＳＨＰがサンプリングし、信号電荷部をＳＨＤがサンプリングするように調整する。これらの関係は、後述の図１９において、説明する。
その上で、画像表示装置１８に出力される映像がランダムノイズの少ないものとなるようにＳＨＰ，ＳＨＤの位相を、ＰＣ２０にてレジスタ設定を変更することによって微調整する。 Therefore, the PC 20 changes this setting and adjusts the SHP to sample the feedthrough portion of the output (imaging signal) of the preamplifier 7 and the SHD to sample the signal charge portion while observing the measurement waveform of the oscilloscope. These relationships will be described with reference to FIG.
Then, the SHP and SHD phases are finely adjusted by changing the register settings in the PC 20 so that the video output to the image display device 18 has less random noise.

しかしながら、このＣＤＳサンプリングの位相調整を行った結果、ＣＤＳサンプリングパルスがＣＣＤ撮像信号の適正な位置をサンプリングしていたとしても、ＳＨＰ又はＳＨＤとＡＤＣＬＫ信号との位相関係によっては、ＤＳＰ内部の信号処理と適合が取れず、色再現異常を起こすケースがあった。つまり、ＣＤＳサンプリングの位相調整を行う場面においては、色再現異常が発生するＳＨＰ又はＳＨＤに対するＡＤＣＬＫ信号の位相関係を確認する必要がある。その確認の後、色再現異常が発生しない、かつ、適正なサンプリングパルスの位相となる範囲で、ＣＣＤ撮像信号に対するＳＨＰ及びＳＨＤの位相を変え、最良な画質となる位相関係を見つけるという作業が生じ、調整手順が煩雑になる問題が生じた。   However, as a result of the CDS sampling phase adjustment, even if the CDS sampling pulse samples the proper position of the CCD imaging signal, depending on the phase relationship between the SHP or SHD and the ADCLK signal, the signal processing inside the DSP In some cases, the color reproducibility was abnormal. That is, in a scene where the phase adjustment of CDS sampling is performed, it is necessary to confirm the phase relationship of the ADCLK signal with respect to SHP or SHD in which color reproduction abnormality occurs. After the confirmation, there is an operation to find the phase relationship that achieves the best image quality by changing the SHP and SHD phases for the CCD image pickup signal within the range where the color reproduction abnormality does not occur and the phase of the proper sampling pulse. As a result, the adjustment procedure becomes complicated.

ここで、正常な色再現画像を出力できない位相関係とは、どのような関係になる場合なのかについて説明する。
図１９は正常な色再現画像が出力される場合のＳＨＰ又はＳＨＤとＡＤＣＬＫ信号との関係のタイミングチャートを示している。符号Ａ1は１画素のＣＣＤに蓄積された電荷をリセットするリセットパルスを示し、符号Ａ2は黒レベルを規定するフィードスルー部を示し、符号Ａ3はＣＣＤに光が受光された際の電荷蓄積レベルに相当する信号電荷部を示している。 Here, a description will be given of what kind of relationship is the phase relationship in which a normal color reproduction image cannot be output.
FIG. 19 shows a timing chart of the relationship between SHP or SHD and ADCLK signal when a normal color reproduction image is output. Reference symbol A1 indicates a reset pulse for resetting the charge accumulated in the CCD of one pixel, reference symbol A2 indicates a feed-through portion for defining a black level, and reference symbol A3 indicates a charge accumulation level when light is received by the CCD. The corresponding signal charge portion is shown.

フィードスルー部Ａ2をＳＨＰがサンプルホールドし、信号電荷部Ａ3をＳＨＤがサンプルホールドし、それらの差分データを１画素分の電気信号として出力する。この１画素分の電気信号は、後段のＡＤＣ１０においてＡＤＣＬＫ信号を用いてＡＤ変換されることになる。従って、１画素分の信号期間におけるＳＨＰ及びＳＨＤとＡＤＣＬＫ信号との位相関係は、正常な色再現画像が出力される場合は、通常、ＳＨＰ，ＳＨＤ，ＡＤＣＬＫ信号の順となり、ＳＨＰ及びＳＨＤの立下りはそれぞれフィードスルー部，信号電荷部の各期間に対応し、ＡＤＣＬＫ信号の立上りはＳＨＤの立下りタイミングの後の時点であることが必要とされる。   The SHP samples and holds the feedthrough portion A2, the SHD samples and holds the signal charge portion A3, and outputs the difference data as an electrical signal for one pixel. The electrical signal for one pixel is AD-converted using the ADCLK signal in the ADC 10 at the subsequent stage. Therefore, the phase relationship between the SHP and SHD and the ADCLK signal in the signal period for one pixel is usually the order of the SHP, SHD, and ADCLK signals when a normal color reproduction image is output. The falling corresponds to the periods of the feedthrough part and the signal charge part, respectively, and the rising edge of the ADCLK signal is required to be after the falling edge of the SHD.

図２０は色再現異常画像が出力される場合のＳＨＰ及びＳＨＤとＡＤＣＬＫ信号との関係のタイミングチャートを示している。この図２０は、図１９で説明したフィードスルー部Ａ2をＳＨＰがサンプルホールドし、信号電荷部Ａ3をＳＨＤがサンプルホールドしているが、それらの差分データをＡＤ変換していない場合の例を示している。具体的には、ＳＨＰ，ＳＨＤがそれぞれフィードスルー部、信号電荷部をサンプルホールドするタイミングとなっているが、ＳＨＰ，ＳＨＤのタイミングａ，ｂに対してＡＤＣＬＫ信号のタイミングｃがずれた状態となっている。つまり、図１９でのタイミングの順序ａ，ｂ，ｃに対して図２０ではタイミング順序がａ，ｃ，ｂとずれており、ＡＤＣ１０はＳＨＤ，ＳＨＰがサンプルホールドした差分データをＡＤ変換できず、色再現異常画像が生じる。   FIG. 20 shows a timing chart of the relationship between the SHP and SHD and the ADCLK signal when a color reproduction abnormality image is output. FIG. 20 shows an example in which the SHP samples and holds the feedthrough part A2 described in FIG. 19 and the signal charge part A3 is sampled and held by the SHD, but the difference data thereof is not AD converted. ing. Specifically, although SHP and SHD are timings for sample-holding the feedthrough part and the signal charge part, respectively, the timing c of the ADCLK signal is shifted from the timings a and b of SHP and SHD. ing. That is, the timing sequence in FIG. 20 is shifted from a, c, and b in FIG. 20 to the timing sequences a, b, and c in FIG. 19, and the ADC 10 cannot AD convert the difference data sampled and held by SHD and SHP. An abnormal color reproduction image is generated.

本発明は、上記事情に鑑みてなされたものであり、ＣＤＳサンプリングの位相調整時に、ＣＤＳサンプリングパルスとＡＤＣＬＫ信号との位相関係を測定することにより色再現異常を画像表示装置上で確認するという作業を簡略化する内視鏡装置を提供することを目的としている。   The present invention has been made in view of the above circumstances, and checks the color display abnormality on the image display device by measuring the phase relationship between the CDS sampling pulse and the ADCLK signal when adjusting the phase of CDS sampling. An object of the present invention is to provide an endoscope apparatus that simplifies the above.

本発明の内視鏡装置は、
内視鏡の挿入部の先端を介して被写体の光学像を撮像する撮像素子と、
前記撮像素子を駆動するための撮像素子駆動部と、
前記撮像素子にて光電変換された電気信号をもとにノイズ成分を除去するＣＤＳ部と、
Ａ／Ｄ変換を行うＡＤＣ部と、
前記ＣＤＳ部にＣＤＳサンプリングパルスＳＨＰ及びＳＨＤを供給し、前記ＡＤＣ部にＡＤＣＬＫ信号を供給するタイミングジェネレータとを具備した内視鏡装置において、
前記ＣＤＳサンプリングパルスＳＨＰ及びＳＨＤの少なくとも一方と前記ＡＤＣＬＫ信号の位相関係を監視するクロック位相検知手段と、
前記クロック位相検知手段の検知データにより前記位相関係が正常な色再現画像を出力できない位相関係となった場合を検出する判断部と、
を具備している。 The endoscope apparatus of the present invention is
An image sensor that captures an optical image of a subject via the distal end of the insertion portion of the endoscope;
An image sensor driving unit for driving the image sensor;
A CDS unit that removes noise components based on electrical signals photoelectrically converted by the imaging device;
An ADC unit for performing A / D conversion;
An endoscope apparatus comprising: a timing generator for supplying CDS sampling pulses SHP and SHD to the CDS unit and supplying an ADCLK signal to the ADC unit;
Clock phase detection means for monitoring the phase relationship between at least one of the CDS sampling pulses SHP and SHD and the ADCLK signal;
A determination unit for detecting a case where the phase relationship is a phase relationship in which a normal color reproduction image cannot be output by detection data of the clock phase detection unit;
It has.

本発明によれば、ＣＤＳサンプリングの位相調整時に、ＣＤＳサンプリングパルスとＡＤＣＬＫ信号との位相関係を測定することにより色再現異常を画像表示装置上で確認するという作業を簡略化するという効果がある。   According to the present invention, when adjusting the phase of CDS sampling, there is an effect of simplifying the operation of checking the color reproduction abnormality on the image display device by measuring the phase relationship between the CDS sampling pulse and the ADCLK signal.

以下、図面を参照しながら本発明の実施例について述べる。
［実施例１］
図１ないし図５は本発明の実施例１に係わり、図１は内視鏡装置の構成を示すブロック図、図２は図１のＴＧの構成の一例を示すブロック図、図３は図１の色再現異常を判定するクロック位相検知回路の構成を示すブロック図、図４は図１のＣＤＳ部でのＳＨＰとＡＤＣＬＫ信号との位相関係を示すタイミング図、図５は図３のクロック位相検知回路での各信号のタイミングを示すタイミング図である。 Embodiments of the present invention will be described below with reference to the drawings.
[Example 1]
1 to 5 relate to the first embodiment of the present invention, FIG. 1 is a block diagram showing the configuration of the endoscope apparatus, FIG. 2 is a block diagram showing an example of the configuration of the TG of FIG. 1, and FIG. FIG. 4 is a timing diagram showing the phase relationship between the SHP and the ADCLK signal in the CDS section of FIG. 1, and FIG. 5 is the clock phase detection of FIG. It is a timing diagram which shows the timing of each signal in a circuit.

（構成）
図１に示すように、実施例１の内視鏡装置は、内視鏡挿入部２にＣＣＤ３を有している。本体部１は、挿入部先端部に配置されたＣＣＤ３より伝送された信号を増幅するプリアンプ７と、その増幅された信号に含まれるノイズを除去、または低減させる相関二重サンプリング回路（ＣＤＳ部）８と、このＣＤＳ部８を通った映像信号に対して信号ゲインを設定するＡＧＣ部９と、このＡＧＣ部９を経た映像信号をＡ／Ｄ変換するＡ／Ｄコンバータ(ＡＤＣ)１０と、このＡＤＣ１０の出力をＹＵＶ信号にするＤＳＰ１１と、このＤＳＰ１１の出力をＤ／Ａ変換し、ＮＴＳＣまたはＰＡＬのテレビフォーマット映像信号に変換するＮＴＳＣ／ＰＡＬエンコーダ１２とを備えている。また、本体部１には、前記ＮＴＳＣ／ＰＡＬエンコーダ１２から出力された映像信号に基づいて映像を表示する画像表示装置１８を有している。本体部１は、その電源がメイン電源部１９より供給されている。 (Constitution)
As shown in FIG. 1, the endoscope apparatus according to the first embodiment includes a CCD 3 in the endoscope insertion portion 2. The main unit 1 includes a preamplifier 7 that amplifies a signal transmitted from the CCD 3 disposed at the distal end of the insertion unit, and a correlated double sampling circuit (CDS unit) that removes or reduces noise included in the amplified signal. 8, an AGC unit 9 that sets a signal gain for the video signal that has passed through the CDS unit 8, an A / D converter (ADC) 10 that performs A / D conversion on the video signal that has passed through the AGC unit 9, A DSP 11 that converts the output of the ADC 10 to a YUV signal and an NTSC / PAL encoder 12 that converts the output of the DSP 11 into a TV format video signal of NTSC or PAL are provided. In addition, the main body 1 has an image display device 18 that displays video based on the video signal output from the NTSC / PAL encoder 12. The main body 1 is supplied with power from the main power supply 19.

また、垂直ドライバ５および水平ドライバ６は、挿入部先端のＣＣＤ３を駆動する為に、水平・垂直駆動パルス、リセットゲートパルスを生成し、ＣＣＤ信号線４を介してＣＣＤ３に供給している。
水平・垂直駆動パルスの原信号は、水晶発振子１５の発振に基づきＴＧ１３により生成され、垂直ドライバ５及び水平ドライバ６に入力される。 Further, the vertical driver 5 and the horizontal driver 6 generate horizontal / vertical drive pulses and reset gate pulses to drive the CCD 3 at the distal end of the insertion portion, and supply them to the CCD 3 via the CCD signal line 4.
An original signal of the horizontal / vertical drive pulse is generated by the TG 13 based on the oscillation of the crystal oscillator 15 and input to the vertical driver 5 and the horizontal driver 6.

ＣＤＳ部８にはＴＧ１３によりＣＤＳサンプリングパルス（ＳＨＰ及びＳＨＤ）が供給されるようになっており、それぞれのサンプリングパルスによって、ＣＣＤ３よりプリアンプ７を介して供給される撮像信号のフィードスルー部と信号電荷部のレベルをサンプリングし、そのサンプリングした信号レベル間の差分データを検出するとともに、リセット雑音を除去している。   The CDS unit 8 is supplied with CDS sampling pulses (SHP and SHD) by the TG 13, and a signal charge and a signal charge of the imaging signal supplied from the CCD 3 via the preamplifier 7 by each sampling pulse. The part level is sampled, difference data between the sampled signal levels is detected, and reset noise is removed.

ＡＧＣ部９は、マイコン１６より送られたレジスタ設定を使用し、ＣＤＳ部８を介して供給された撮像信号の強弱に応じて、ゲインを自動的に変え、安定した撮像信号を出力している。ＡＤＣ１０は、ＴＧ１３により生成されたＡＤＣＬＫ信号を基に、ＡＧＣ部９を介した撮像信号をＡ／Ｄ変換し、ＤＳＰ１１に供給している。
ＤＳＰ１１では、ＡＤＣ１０から入力された撮像信号に、ＴＧ１３より供給された同期信号（ＨＤ，ＶＤ，ＭＣＫ，ＰＢＬＫ，ＰＩＸ＿ＥＮ）を同期させ、撮像信号処理を行っている。ＤＳＰ１１の信号処理は具体的には、色分離処理、ガンマ補正、輪郭強調、電子ズームが挙げられる。 The AGC unit 9 uses the register setting sent from the microcomputer 16 and automatically changes the gain according to the strength of the imaging signal supplied via the CDS unit 8 to output a stable imaging signal. . The ADC 10 A / D-converts the image signal via the AGC unit 9 based on the ADCLK signal generated by the TG 13 and supplies the signal to the DSP 11.
The DSP 11 synchronizes the synchronization signals (HD, VD, MCK, PBLK, PIX_EN) supplied from the TG 13 with the imaging signal input from the ADC 10 to perform imaging signal processing. Specific examples of the signal processing of the DSP 11 include color separation processing, gamma correction, contour enhancement, and electronic zoom.

これら各種処理は、ＤＲＡＭ１４に格納された処理方法データを基に実施される。また、マイコン１６より送られたレジスタ設定に基づき、各種信号処理を行う。
マイコン１６は、ＴＧ１３より供給されたマイコン用クロックによって動作し、ＴＧ１３、ＡＧＣ部９、ＤＳＰ１１に対してレジスタ設定を送り、前述した各種信号処理設定を制御している。さらに、マイコン１６はＰＣ２０に接続していて、ＰＣ２０と通信を行っており、ＰＣ２０により、マイコン１６が送るレジスタ設定を変更できるようになっている。 These various processes are performed based on processing method data stored in the DRAM 14. Various signal processing is performed based on the register setting sent from the microcomputer 16.
The microcomputer 16 is operated by a microcomputer clock supplied from the TG 13 and sends register settings to the TG 13, AGC unit 9, and DSP 11 to control the various signal processing settings described above. Further, the microcomputer 16 is connected to the PC 20 and communicates with the PC 20, and the register setting sent by the microcomputer 16 can be changed by the PC 20.

本実施例では、ＴＧ１３内部の位相調整回路２５（図２参照）から出力されたＳＨＰとＡＤＣＬＫ信号との位相関係(正常な色再現画像を出力できない位相関係にあるか否か)を監視するためのクロック位相検知回路２６を備えている。
また、図２に示すように、ＴＧ１３では、水晶発振子１５によって生成されたクロックをクロック生成回路２１にて逓倍している。そして、クロック生成回路２１にて逓倍された信号は同期信号生成回路２２に送られる。 In this embodiment, in order to monitor the phase relationship between the SHP output from the phase adjustment circuit 25 (see FIG. 2) in the TG 13 and the ADCLK signal (whether or not the phase relationship cannot output a normal color reproduction image). The clock phase detection circuit 26 is provided.
As shown in FIG. 2, in the TG 13, the clock generated by the crystal oscillator 15 is multiplied by the clock generation circuit 21. The signal multiplied by the clock generation circuit 21 is sent to the synchronization signal generation circuit 22.

同期信号生成回路２２からの信号は各同期信号としてＤＳＰ１１に送られ、クロック生成回路２１にて逓倍されたクロックは、ＤＳＰ信号処理用クロック、マイコン駆動用クロックとして出力される。また、クロック生成回路２１から出力されたクロックの一部は、パルス生成回路５０を経て、ＳＨＰ、ＳＨＤ、ＡＤＣＬＫ信号、水平・垂直駆動パルス、ＣＬＰパルスの各種パルスに変換され、位相調整回路２５にてそれぞれのパルスの位相調整が行われている。   A signal from the synchronization signal generation circuit 22 is sent to the DSP 11 as each synchronization signal, and the clock multiplied by the clock generation circuit 21 is output as a DSP signal processing clock and a microcomputer driving clock. Further, a part of the clock output from the clock generation circuit 21 is converted into various pulses of SHP, SHD, ADCLK signal, horizontal / vertical drive pulse, and CLP pulse through the pulse generation circuit 50, and is sent to the phase adjustment circuit 25. The phase of each pulse is adjusted.

クロック位相検知回路２６は、図３に示すように、ＪＫ形のフリップフロップ２７と、抵抗Ｒと、ＦＥＴトランジスタ４０と、カウンタ２８と、判断部１００と、メモリ６０とを備えている。
ＪＫ形のフリップフロップ２７は、ＳＨＰとＡＤＣＬＫ信号のパルスをＪ，Ｋの各入力端子に入力し、ＴＧ１３からのクロックＣＫに同期して動作し、入力端子Ｊ，Ｋに入力するパルスの位相関係の変化により出力端子Ｑの出力がハイレベル又はローレベルに変化することが可能である。 As shown in FIG. 3, the clock phase detection circuit 26 includes a JK-type flip-flop 27, a resistor R, an FET transistor 40, a counter 28, a determination unit 100, and a memory 60.
The JK type flip-flop 27 inputs the pulses of the SHP and ADCLK signals to the input terminals of J and K, operates in synchronization with the clock CK from the TG 13, and the phase relationship of the pulses input to the input terminals J and K It is possible to change the output of the output terminal Q to a high level or a low level by the change of.

抵抗Ｒは、ＪＫ形のフリップフロップ２７の出力端子Ｑに接続された短絡(ショート)防止用である。
ＦＥＴトランジスタ４０は、ＪＫ形のフリップフロップ２７の出力が抵抗Ｒを介してドレインに接続し、ソースがグランドに接続し、ゲートにクロックＣＫが入力されてオンオフ動作し、ＪＫ形フリップフロップ２７の出力がハイレベルのときにそのハイレベル期間に応じた数のパルスをドレインに生成する。 The resistor R is for preventing a short circuit connected to the output terminal Q of the JK type flip-flop 27.
In the FET transistor 40, the output of the JK flip-flop 27 is connected to the drain through the resistor R, the source is connected to the ground, the clock CK is input to the gate, and the on / off operation is performed. When the signal is at the high level, the number of pulses corresponding to the high level period is generated at the drain.

カウンタ２８は、ＪＫ形のフリップフロップ２７の出力が抵抗Ｒを介して入力し、前記ＦＥＴトランジスタ４０のオンオフ動作にて生成されるパルスの数を１画素分の期間ごとにカウントする。
判断部１００は、このカウンタ２８のカウント出力を入力し、そのカウント数が色再現異常の画像が出力される範囲の数か否かでＳＨＰに対するＡＤＣＬＫ信号の位相関係が異常か正常かを判断する。 The counter 28 receives the output of the JK flip-flop 27 via the resistor R, and counts the number of pulses generated by the on / off operation of the FET transistor 40 for each period of one pixel.
The determination unit 100 receives the count output of the counter 28, and determines whether the phase relationship of the ADCLK signal with respect to the SHP is abnormal or normal depending on whether or not the count number is the number of ranges in which an image with abnormal color reproduction is output. .

メモリ６０は、前記判断部１００に、色再現異常の画像が出力される範囲の値(パルス数)を判定値として与えるためのものである。
判断部１００の出力はマイコン１６へ供給される。 The memory 60 is used to give the determination unit 100 a value (number of pulses) in which a color reproduction abnormality image is output as a determination value.
The output of the determination unit 100 is supplied to the microcomputer 16.

図3の構成における動作を、図5を用いて説明する。
ADCLK信号がLow Levelの状態において、SHPが立ち上がると、Q出力はHigh Levelにセットされる。Q出力はSHPの状態に関わらず、ADCLKが立ち上がるまでの期間、High Levelを保持する。一方、FETトランジスタ40は、そのゲートに供給されるクロックCKによってON/OFF動作する。そのため、Q出力がHigh Levelを保持している期間、クロックCKと同じ周期のパルスがカウンタ28に入力される。 The operation in the configuration of FIG. 3 will be described with reference to FIG.
When SHP rises while the ADCLK signal is at low level, the Q output is set to high level. Regardless of the SHP state, the Q output maintains High Level for the period until ADCLK rises. On the other hand, the FET transistor 40 is turned ON / OFF by the clock CK supplied to its gate. Therefore, a pulse having the same cycle as that of the clock CK is input to the counter 28 while the Q output is maintained at High Level.

カウンタ28に入力されるパルス数は、SHPの立下りとADCLKの立ち上がりのタイミングに応じて、変化する。例えば、SHPの立下りタイミングとADCLK信号の立ち上がりタイミングの位相差が大きくなれば、Q出力のHigh Level期間が大きくなり、カウンタ28に入力されるパルス数は増加する。このように、色再現異常の発生を決定するSHPの立下りタイミングとADCLK信号の立ち上がりタイミングの位相差を、カウンタ28に入力されるパルス数で検出することが可能となる。メモリ60に色再現異常が発生する場合のパルス数のデータを持っており、判断部100は、カウンタ28から出力されたパルスの数とこのデータを比較することで、色再現異常の発生の有無を判断し、例えば、色再現異常と判断した場合、High Level の出力を行う。この判断部100の出力は、マイコン16を介してPC20に供給され、PC20の画面にエラー警告として表示することができる。   The number of pulses input to the counter 28 changes according to the fall timing of SHP and the rise timing of ADCLK. For example, if the phase difference between the fall timing of SHP and the rise timing of the ADCLK signal increases, the High Level period of the Q output increases and the number of pulses input to the counter 28 increases. As described above, the phase difference between the fall timing of the SHP that determines the occurrence of the color reproduction abnormality and the rise timing of the ADCLK signal can be detected by the number of pulses input to the counter 28. The memory 60 has data on the number of pulses when a color reproduction abnormality occurs, and the judgment unit 100 compares this data with the number of pulses output from the counter 28 to determine whether a color reproduction abnormality has occurred. For example, when it is determined that the color reproduction is abnormal, a high level is output. The output of the determination unit 100 is supplied to the PC 20 via the microcomputer 16 and can be displayed as an error warning on the screen of the PC 20.

以上はＳＨＰとＡＤＣＬＫ信号の位相関係だけでなく、ＳＨＤとＡＤＣＬＫ信号の位相関係においても、例えば色再現の正常な画像を出力できない位相関係となった場合にエラーと判断してエラー警告表示することが可能である。   The above is not only the phase relationship between the SHP and ADCLK signals, but also the phase relationship between the SHD and ADCLK signals. For example, when a phase relationship in which a normal color reproduction image cannot be output is determined, an error is determined and an error warning is displayed. Is possible.

図６は図１の色再現異常を判定するクロック位相検知回路の構成の他の例を示すブロック図、図７は図１のＣＤＳ部でのＳＨＤとＡＤＣＬＫ信号の位相関係を示すタイミング図、図８は図６のクロック位相検知回路での各信号のタイミングを示すタイミング図である。   6 is a block diagram showing another example of the configuration of the clock phase detection circuit for determining the color reproduction abnormality of FIG. 1, and FIG. 7 is a timing chart showing the phase relationship between the SHD and ADCLK signals in the CDS unit of FIG. 8 is a timing chart showing the timing of each signal in the clock phase detection circuit of FIG.

図６に示すクロック位相検知回路は、図３に示した構成と同様である。図６で図３と異なる点は、図３のＪＫ形のフリップフロップ２７の入力端子ＪにはＳＨＰが入力していたのに対して、図６では入力端子ＪにはＳＨＤを入力する構成としている。
図７及び図８については、前述の図４及び図５の説明と同様(ＳＨＰをＳＨＤと置き換えると同様になる)ので、説明を省略する。 The clock phase detection circuit shown in FIG. 6 has the same configuration as that shown in FIG. 6 differs from FIG. 3 in that SHP is input to the input terminal J of the JK-type flip-flop 27 of FIG. 3 whereas SHD is input to the input terminal J in FIG. Yes.
7 and 8 are the same as those described above with reference to FIGS. 4 and 5 (same as replacing SHP with SHD), and thus the description thereof is omitted.

このように、クロック位相検知回路２６は、ＴＧ１３内部の位相調整回路２５から出力されたＳＨＰとＡＤＣＬＫ信号、或いは、ＳＨＤとＡＤＣＬＫ信号をＪＫ形のフリップフロップ２７に入力し、クロック生成回路２１から出力されたクロックＣＫをフリップフロップ２７のＣＫ端子に入力する一方パルス発生用のＦＥＴトランジスタ４０のゲートにＧＡＴＥ信号として供給する。ＦＥＴトランジスタ４０で生成したパルスの数をカウンタ２８にてカウントし、そのカウント出力を判断部１００に送り、判断部１００にてＳＨＰとＡＤＣＬＫ信号、或いは、ＳＨＤとＡＤＣＬＫ信号の位相関係を常に監視する。判断部１００では、１画素分の期間内で、ＳＨＰ又はＳＨＤの立下りのタイミングに対してＡＤＣＬＫ信号の立上りのタイミングがどのくらい時間的に離れているか(即ちずれているか)を示しているカウンタ値と、メモリより入力される色再現異常の画像が出力される範囲のカウンタ値か常に比較、監視し、色再現異常が発生するタイミングか否かを判断する。 As described above, the clock phase detection circuit 26 inputs the SHP and ADCLK signals or the SHD and ADCLK signals output from the phase adjustment circuit 25 inside the TG 13 to the JK flip-flop 27 and outputs them from the clock generation circuit 21. The clock CK thus inputted is inputted to the CK terminal of the flip-flop 27 and supplied as a GATE signal to the gate of the FET transistor 40 for pulse generation. The counter 28 counts the number of pulses generated by the FET transistor 40, sends the count output to the determination unit 100, and the determination unit 100 constantly monitors the phase relationship between the SHP and ADCLK signals or the SHD and ADCLK signals. . In the determination unit 100, a counter value indicating how far the rising timing of the ADCLK signal is deviated (ie, deviated) from the falling timing of the SHP or SHD within a period of one pixel. In addition, the counter value in the range in which an image of color reproduction abnormality input from the memory is output is always compared and monitored, and it is determined whether it is the timing when the color reproduction abnormality occurs.

なお、内視鏡装置の本体部１内に、ＳＨＰとＡＤＣＬＫ信号の位相関係を監視する第１のクロック位相検知回路と、ＳＨＤとＡＤＣＬＫ信号の位相関係を監視する第２のクロック位相検知回路との２つのクロック位相検知回路を設け、この２つのクロック位相検知回路の判定結果の少なくとも一方が色再現異常画像が出力される状態のときにＰＣ２０にエラー警告表示することが最良である。   A first clock phase detection circuit that monitors the phase relationship between the SHP and the ADCLK signal, and a second clock phase detection circuit that monitors the phase relationship between the SHD and the ADCLK signal are provided in the main body 1 of the endoscope apparatus. It is best to display an error warning on the PC 20 when at least one of the determination results of the two clock phase detection circuits is in a state where a color reproduction abnormality image is output.

（作用）
ＣＤＳサンプリングの位相調整を、ＰＣ２０を用いて行うが、その際、ＣＣＤ撮像信号のフィードスルー部をＳＨＰがサンプリングしていない場合、またはＣＣＤ撮像信号の信号電荷部をＳＨＤがサンプリングしていない場合、ＰＣ２０上にエラー警告表示する。 (Function)
The phase adjustment of the CDS sampling is performed using the PC 20, and at that time, when the SHP is not sampling the feedthrough portion of the CCD imaging signal or when the SHD is not sampling the signal charge portion of the CCD imaging signal, An error warning is displayed on the PC 20.

図４に示すように、ＣＣＤ撮像信号 ＣＤＳ ＩＮに対して、ＳＨＰの位相調整を行った際、ＪＫ形フリップフロップ２７に入力されるＳＨＰとＡＤＣＬＫ信号の位相関係は変化し、その変化に応じて１画素分の期間において図５に示すようにカウンタ２８の前段で発生するパルスの数は変化する。従って、カウンタ２８のカウント出力を得ることがＳＨＰとＡＤＣＬＫ信号との位相関係を監視することになり、判断部１００にてカウント出力を判定することがＳＨＰとＡＤＣＬＫ信号の位相関係を判定することになる。   As shown in FIG. 4, when the SHP phase adjustment is performed on the CCD imaging signal CDS IN, the phase relationship between the SHP and the ADCLK signal input to the JK flip-flop 27 changes, and in accordance with the change. As shown in FIG. 5, the number of pulses generated in the preceding stage of the counter 28 changes during the period of one pixel. Therefore, obtaining the count output of the counter 28 monitors the phase relationship between the SHP and the ADCLK signal, and determining the count output at the determination unit 100 determines the phase relationship between the SHP and the ADCLK signal. Become.

同様に、図７に示すように、ＣＣＤ撮像信号ＣＤＳ ＩＮに対して、ＳＨＤの位相調整を行った際、フリップフロップ２７に入力されるＳＨＤとＡＤＣＬＫ信号の位相関係は変化し、その変化に応じて１画素分の期間において図８に示すようにカウンタ２８の前段で発生するパルスの数は変化する。このカウンタ２８のカウント出力を得ることがＳＨＤとＡＤＣＬＫ信号との位相関係を監視することになり、判断部１００にてカウント出力を判定することがＳＨＤとＡＤＣＬＫ信号の位相関係を判定することになる。   Similarly, as shown in FIG. 7, when the SHD phase adjustment is performed on the CCD image pickup signal CDS IN, the phase relationship between the SHD and the ADCLK signal input to the flip-flop 27 changes, and according to the change. In the period of one pixel, the number of pulses generated in the preceding stage of the counter 28 changes as shown in FIG. Obtaining the count output of the counter 28 monitors the phase relationship between the SHD and the ADCLK signal, and determining the count output by the determination unit 100 determines the phase relationship between the SHD and the ADCLK signal. .

一方、ＰＣ２０に、ＳＨＰとＳＨＤの少なくとも一方とＡＤＣＬＫ信号との位相が正常画像を出力できない位相関係となった場合のパルス数をデータとして持たせており、カウンタ２８のカウント出力をＰＣ２０に送って比較する構成としてもよく、ＰＣ２０では送られてきたパルス数データを予め記憶した判定基準のデータと比較し、色再現異常が発生する位相関係になった場合は、ＰＣ２０の表示画面上に、エラー警告表示する。   On the other hand, the PC 20 is provided with data as the number of pulses when the phase of at least one of SHP and SHD and the ADCLK signal is in a phase relationship where a normal image cannot be output, and the count output of the counter 28 is sent to the PC 20 The PC 20 may be configured to compare the pulse number data sent to the judgment reference data stored in advance, and if a phase relationship that causes color reproduction abnormality occurs, an error is displayed on the display screen of the PC 20. Display a warning.

なお、カウンタ出力をＰＣ２０へ送りＰＣで判断を行う場合は、位相クロック検知回路内に判断部１００やその判断基準を与えるデータを記憶するためのメモリ６０は設けなくてもよい。
従って、本実施例では、ＪＫ形フリップフロップ２７とＦＥＴトランジスタ４０とカウンタ２８は、ＳＨＰとＳＨＤの少なくとも一方とＡＤＣＬＫ信号との位相関係(例えばパルスカウント数)を監視するクロック位相検知手段とし、このクロック位相検知手段の内部又は外部に正常な色再現画像が出力できない位相関係となった場合を検出する判断部を設ける構成となっている。 When the counter output is sent to the PC 20 and the determination is performed by the PC, the determination unit 100 and the memory 60 for storing the data for providing the determination reference may not be provided in the phase clock detection circuit.
Therefore, in this embodiment, the JK flip-flop 27, the FET transistor 40, and the counter 28 serve as clock phase detection means for monitoring the phase relationship (for example, the pulse count number) between at least one of SHP and SHD and the ADCLK signal. A determination unit that detects a phase relationship in which a normal color reproduction image cannot be output is provided inside or outside the clock phase detection unit.

（効果）
このように本実施例では、クロック位相検知回路２６において、ＳＨＰとＳＨＤの少なくとも一方と、ＡＤＣＬＫ信号の位相関係を監視し、さらに、ＣＣＤ出力と、ＳＨＰ及びＳＨＤの位相関係を監視することにより、ＣＤＳ調整担当者に各々の場合において、エラー警告表示を行えるので、画質調整を簡略化することができる。さらに、本実施例では、正常な画像を出力できない位相関係となった場合及び色再現異常が発生するタイミングとなった場合には、それぞれエラー警告することで、より画質調整を簡略化することが可能となる。 (effect)
As described above, in this embodiment, the clock phase detection circuit 26 monitors the phase relationship between at least one of SHP and SHD and the ADCLK signal, and further monitors the phase relationship between the CCD output and SHP and SHD. In each case, an error warning can be displayed to the person in charge of CDS adjustment, so that image quality adjustment can be simplified. Furthermore, in the present embodiment, when the phase relationship is such that a normal image cannot be output and when the timing of occurrence of color reproduction abnormality occurs, it is possible to simplify the image quality adjustment by giving an error warning respectively. It becomes possible.

［実施例２］
図９は本発明の実施例２に係る内視鏡装置の構成を示すブロック図である。
実施例２は、実施例１とほとんど同じであるので、異なる点のみ説明し、同一の構成には同じ符号を付け説明は省略する。 [Example 2]
FIG. 9 is a block diagram illustrating a configuration of the endoscope apparatus according to the second embodiment of the present invention.
Since the second embodiment is almost the same as the first embodiment, only different points will be described, and the same components will be denoted by the same reference numerals and description thereof will be omitted.

（構成）
実施例１と異なる点は、ＳＨＰとＳＨＤの少なくとも一方と、ＡＤＣＬＫ信号が正常な色再現画像を出力できない位相関係となった場合、エラー警告表示する表示先が内視鏡の画像表示装置１８になる点である。
すなわち、図９に示すように、ＯＳＤ（On-Screen Displayの略）３０は、マイコン１６のレジスタ設定の設定値を受け、スイッチインポーザ２９に対し、画像信号を送る。スイッチインポーザ２９は、ＤＳＰ１１から出力された信号と、ＯＳＤ３０より出力された画像信号の切り替えを行う。 (Constitution)
The difference from the first embodiment is that when at least one of SHP and SHD and the ADCLK signal have a phase relationship in which a normal color reproduction image cannot be output, an error warning display destination is displayed on the endoscope image display device 18. It is a point.
That is, as shown in FIG. 9, the OSD (abbreviation of On-Screen Display) 30 receives the setting value of the register setting of the microcomputer 16 and sends an image signal to the switch imposer 29. The switch imposer 29 switches between the signal output from the DSP 11 and the image signal output from the OSD 30.

ＯＳＤ３０には、ＤＳＰ１１から出力された信号との同期を取るためにＴＧ１３より、同期信号が入力される。
ＳＨＰとＳＨＤの少なくとも一方と、ＡＤＣＬＫ信号とが正常な色再現画像を出力できない位相関係となった場合、マイコン１６は、内視鏡の画像表示装置１８にエラー警告表示をするように指示する。画像表示装置１８は、ＮＴＳＣ／ＰＡＬエンコーダ１２から出力されるエラー警告表示を付加された映像信号を表示する。 The OSD 30 receives a synchronization signal from the TG 13 in order to synchronize with the signal output from the DSP 11.
If at least one of SHP and SHD and the ADCLK signal have a phase relationship that prevents normal color reproduction images from being output, the microcomputer 16 instructs the image display device 18 of the endoscope to display an error warning. The image display device 18 displays the video signal to which the error warning display output from the NTSC / PAL encoder 12 is added.

（作用）
ＣＤＳサンプリングの位相調整を製造時の調整担当者がＰＣ２０を用いて行うが、その際、ＣＣＤ撮像信号のフィードスルー部をＳＨＰがサンプリングしていない場合、又はＣＣＤ撮像信号の信号電荷部をＳＨＤがサンプリングしていない場合、マイコン１６はＯＳＤ３０に対し、レジスタ設定を送る。ＯＳＤ３０はスイッチインポーザ２９に対し、エラー内容のＯＳＤ用表示データを送り、スイッチインポーザ２９は、ＮＴＳＣ／ＰＡＬエンコーダ１２に対し、ＤＳＰ１１から出力された信号にエラー内容のＯＳＤ用表示データを付加した信号を送る。ＮＴＳＣ／ＰＡＬエンコーダ１２はその信号をＮＴＳＣまたはＰＡＬの映像信号に変換し、画像表示装置１８にエラー警告表示する。 (Function)
The phase adjustment of CDS sampling is performed by an adjustment person at the time of manufacture using the PC 20. At this time, when the SHP is not sampling the feedthrough portion of the CCD image pickup signal, or the signal charge portion of the CCD image pickup signal is the SHD. When sampling is not performed, the microcomputer 16 sends a register setting to the OSD 30. The OSD 30 sends the OSD display data of the error content to the switch imposer 29, and the switch imposer 29 adds the OSD display data of the error content to the signal output from the DSP 11 to the NTSC / PAL encoder 12. Send a signal. The NTSC / PAL encoder 12 converts the signal into an NTSC or PAL video signal and displays an error warning on the image display device 18.

一方、ＣＤＳサンプリングパルスがＣＣＤ撮像信号の正常なタイミングをサンプリングしているにも関わらず、色再現異常が発生した場合(ＳＨＰ及びＳＨＤに対するＡＤＣＬＫ信号の位相関係が信号処理の順番と異なる場合)、マイコン１６はＯＳＤ３０に対し、レジスタ設定を送る。ＯＳＤ２０はスイッチインポーザ２９に対し、エラー内容のＯＳＤ用表示データを送り、スイッチインポーザ２９は、ＮＴＳＣ／ＰＡＬエンコーダ１２に対し、ＤＳＰ１１から出力された信号にエラー内容のＯＳＤ用表示データを付加した信号を送る。ＮＴＳＣ／ＰＡＬエンコーダ１２はその信号をＮＴＳＣまたはＰＡＬの映像信号に変換し、画像表示装置１８にエラー警告表示する。   On the other hand, when a color reproduction abnormality occurs despite the CDS sampling pulse sampling the normal timing of the CCD image pickup signal (when the phase relationship of the ADCLK signal with respect to SHP and SHD is different from the order of signal processing), The microcomputer 16 sends register settings to the OSD 30. The OSD 20 sends the OSD display data of the error content to the switch imposer 29, and the switch imposer 29 adds the OSD display data of the error content to the signal output from the DSP 11 to the NTSC / PAL encoder 12. Send a signal. The NTSC / PAL encoder 12 converts the signal into an NTSC or PAL video signal and displays an error warning on the image display device 18.

（効果）
ＣＣＤ出力とＳＨＰ及びＳＨＤとの位相関係を監視し、正常な画像を出力できない位相関係となった場合に、エラー警告する手段を設け、さらに、ＳＨＰとＳＨＤの少なくとも一方と、ＡＤＣＬＫ信号との位相関係を監視し、色再現異常が発生するタイミングとなった場合には、エラー警告する手段を設けることにより、画質調整手順を簡略化することができる。
また、内視鏡の画像表示装置にエラー警告表示が可能となったことにより、ユーザが通常使用している際に、例えば温度環境の変化などの外因によって、位相関係が崩れ、正常な画像が出力されなくなった場合、その原因を即座に判断できる。 (effect)
The phase relationship between the CCD output and the SHP and SHD is monitored, and an error warning means is provided when the phase relationship is such that a normal image cannot be output. Further, the phase between at least one of the SHP and SHD and the ADCLK signal is provided. The image quality adjustment procedure can be simplified by providing an error warning means when the relationship is monitored and a color reproduction abnormality occurs.
In addition, since an error warning can be displayed on the image display device of the endoscope, the phase relationship is lost due to an external factor such as a change in temperature environment during normal use by the user, and a normal image is displayed. If it is no longer output, the cause can be determined immediately.

［実施例３］
図１０は本発明の実施例３に係る内視鏡装置の構成を示すブロック図である。
実施例３は、実施例１及び実施例２とほとんど同じであるので、異なる点のみ説明し、同一の構成には同じ符号をつけ説明は省略する。 [Example 3]
FIG. 10 is a block diagram illustrating a configuration of an endoscope apparatus according to the third embodiment of the present invention.
Since the third embodiment is almost the same as the first and second embodiments, only different points will be described, and the same components are denoted by the same reference numerals and description thereof will be omitted.

（構成）
実施例１及び実施例２と異なる点は、ＳＨＰとＳＨＤの少なくとも一方と、ＡＤＣＬＫ信号とが正常な色再現画像を出力できない位相関係となった場合、エラー警告をブザーにて行う点である。
或いは、ＣＣＤ撮像信号と、ＳＨＰ及びＳＨＤとが正常な画像を出力できない位相関係となった場合、マイコン１６は、スピーカ３１の電源をオンし、エラー音を出す。 (Constitution)
The difference from the first and second embodiments is that when at least one of SHP and SHD and the ADCLK signal have a phase relationship in which a normal color reproduction image cannot be output, an error warning is given by a buzzer.
Alternatively, when the CCD image pickup signal and the SHP and SHD have a phase relationship in which a normal image cannot be output, the microcomputer 16 turns on the speaker 31 and generates an error sound.

また、ＣＣＤ撮像信号、ＳＨＰ及びＳＨＤとが正常な画像を出力できる位相関係にも関わらず、ＳＨＰとＳＨＤの少なくとも一方と、ＡＤＣＬＫ信号との位相関係が、色再現異常を起す位相関係にある場合、マイコン１６は、スピーカ３１の電源をオンし、エラー音を出す。   In addition, the phase relationship between at least one of SHP and SHD and the ADCLK signal is a phase relationship that causes color reproduction abnormality, regardless of the phase relationship in which the CCD imaging signal, SHP, and SHD can output a normal image. The microcomputer 16 turns on the power of the speaker 31 and makes an error sound.

（作用）
ＣＤＳサンプリングの位相調整を製造時の調整担当者がＰＣ２０を用いて行うが、その際、ＣＣＤ撮像信号のフィードスルー部をＳＨＰがサンプリングしていない場合、又はＣＣＤ撮像信号の信号電荷部をＳＨＤがサンプリングしていない場合、マイコン１６はスピーカ３１の電源をオンし、エラー音を出す。
一方、ＣＤＳサンプリングがＣＣＤ撮像信号の正常なタイミングをサンプリングしているにも関わらず、色再現異常が発生した場合(ＳＨＰ及びＳＨＤに対するＡＤＣＬＫ信号の位相関係が異常の場合)、マイコン１６はスピーカ３１の電源をオンし、エラー音を出す。 (Function)
The phase adjustment of CDS sampling is performed by an adjustment person at the time of manufacture using the PC 20. At this time, when the SHP is not sampling the feedthrough portion of the CCD image pickup signal, or the signal charge portion of the CCD image pickup signal is the SHD. When sampling is not performed, the microcomputer 16 turns on the power of the speaker 31 and outputs an error sound.
On the other hand, when the color reproduction abnormality occurs although the CDS sampling is sampling the normal timing of the CCD imaging signal (when the phase relationship of the ADCLK signal with respect to SHP and SHD is abnormal), the microcomputer 16 Turn on the power and make an error sound.

（効果）
ＣＣＤ撮像信号と、ＳＨＤ及びＳＨＰとの位相関係を監視し、正常な画像を出力できない位相関係となった場合に、エラー警告する手段を設け、さらに、ＳＨＰとＳＨＤの少なくとも一方と、ＡＤＣＬＫ信号との位相関係を監視し、色再現異常が発生するタイミングとなった場合には、エラー警告する手段を設けることにより、画質調整手順を簡略化することができる。
また、内視鏡内部のスピーカ３１をエラー警告手段として備えることにより、ユーザが通常使用している際に、例えば温度環境の変化などの外因によって、位相関係が崩れ、正常な画像が出力されなくなった場合、その原因を即座に判断できる。 (effect)
When the phase relationship between the CCD imaging signal and SHD and SHP is monitored and a phase relationship in which a normal image cannot be output is provided, an error warning means is provided, and at least one of SHP and SHD, and the ADCLK signal By monitoring the phase relationship between the two colors and when it is time to cause a color reproduction abnormality, the image quality adjustment procedure can be simplified by providing an error warning means.
In addition, by providing the speaker 31 inside the endoscope as an error warning means, when the user normally uses, the phase relationship is broken due to an external factor such as a change in temperature environment, and a normal image is not output. The cause can be immediately determined.

［実施例４］
図１１は本発明の実施例４に係る内視鏡装置の構成を示すブロック図である。実施例１の図１とほぼ同様な構成となっているが、図１１と図１の異なる点は、図１のクロック位相検知回路２６がＳＨＰとＳＨＤの少なくとも一方と、ＡＤＣＬＫ信号との位相比較を行う構成であったのに対して、ＣＤＳＩＮの信号をサンプルホールドする。図１１のクロック位相検知回路２６Ａは、ＣＤＳ部８の入力信号であるＣＤＳ INと、ＣＤＳ部８に入力されるＣＤＳサンプリングパルスであるＳＨＰ及びＳＨＤの位相比較と、ＳＨＰとＳＨＤの少なくとも一方と、ＡＤＣ１０のＡＤＣＬＫ信号との位相比較とを行える構成としたものである。従って、図１１では、図１の構成に対して、プリアンプ７からＣＤＳ部８へ入力するＣＣＤ撮像信号ＣＤＳ INをクロック位相検知回路２６Ａへ供給する信号ラインが追加してある。 [Example 4]
FIG. 11 is a block diagram illustrating a configuration of an endoscope apparatus according to Embodiment 4 of the present invention. Although the configuration is almost the same as that of FIG. 1 of the first embodiment, the difference between FIGS. 11 and 1 is that the clock phase detection circuit 26 of FIG. 1 compares the phase of at least one of SHP and SHD with the ADCLK signal. In contrast, the CDSIN signal is sampled and held. The clock phase detection circuit 26A in FIG. 11 compares the phase of CDS IN, which is an input signal of the CDS unit 8, and SHP and SHD, which are CDS sampling pulses input to the CDS unit 8, and at least one of SHP and SHD. In this configuration, phase comparison with the ADCLK signal of the ADC 10 can be performed. Therefore, in FIG. 11, a signal line for supplying the CCD imaging signal CDS IN input from the preamplifier 7 to the CDS unit 8 to the clock phase detection circuit 26A is added to the configuration of FIG.

図１２は実施例４のクロック位相検知回路とＴＧの構成の詳細を示している。
図１２に示すクロック位相検知回路２６Ａは、ＣＤＳ INとＳＨＤの位相関係を判定するクロック位相検知回路２６-1と、ＣＤＳ INとＳＨＰの位相関係を判定するクロック位相検知回路２６-2と、ＳＨＤとＡＤＣＬＫ信号の位相関係を判定するクロック位相検知回路２６-3と、ＳＨＰとＡＤＣＬＫ信号の位相関係を判定するクロック位相検知回路２６-4ととを備えている。クロック位相検知回路２６Ａ内の４つのクロック位相検知回路２６-1〜２６-4からの４つの判定結果は、例えば、それぞれＨｉｇｈ，Ｌｏｗの１ｂｉｔの信号でマイコン１６へ送られ、マイコン１６は４つの判定結果の全てが良好であれば、クロック位相関係が正常であると判断して、ＰＣ２０上にエラー警告表示することはない。しかしながら、４つの判定結果のうちの１つでも不良があれば、クロック位相関係に異常があると判断して、ＰＣ２０又は画像表示装置１８又はスピーカ３１にてエラー警告をする。 FIG. 12 shows details of the configuration of the clock phase detection circuit and TG of the fourth embodiment.
The clock phase detection circuit 26A shown in FIG. 12 includes a clock phase detection circuit 26-1 for determining the phase relationship between CDS IN and SHD, a clock phase detection circuit 26-2 for determining the phase relationship between CDS IN and SHP, and SHD. And a clock phase detection circuit 26-3 for determining the phase relationship between the ADCLK signal and a clock phase detection circuit 26-4 for determining the phase relationship between the SHP and the ADCLK signal. The four determination results from the four clock phase detection circuits 26-1 to 26-4 in the clock phase detection circuit 26A are sent to the microcomputer 16 by, for example, 1-bit signals of High and Low, respectively. If all the determination results are good, it is determined that the clock phase relationship is normal, and no error warning is displayed on the PC 20. However, if any one of the four determination results is defective, it is determined that the clock phase relationship is abnormal, and an error warning is issued by the PC 20 or the image display device 18 or the speaker 31.

図１３は図１２に示したクロック位相検知回路２６Ａの詳細な構成を示している。
図１３において、クロック位相検知回路２６-1は、ＳＨＤがＣＣＤ撮像信号ＣＤＳ INの信号電荷部を正常にサンプリングできる位相関係になっているか否かを判定する。ＣＣＤ撮像信号ＣＤＳ ＩＮのリセット部をコンパレータ７０により検出(ＣＤＳ IN’として検出、図１４参照)し、１画素周期の検出パルスＣＤＳ IN’とＳＨＤをそれぞれ、図３又は図６と同様な構成のクロック位相検知回路の入力端子Ｊ，Ｋに入力することによってＣＤＳ IN’に対するＳＨＤの位相関係(図１５参照)が正常か否かの判定を行い、その判定結果をマイコン１６に通知することができる。クロック位相検知回路２６-2についても、同様な構成で、ＳＨＰがＣＣＤ撮像信号ＣＤＳ INのフィードスルー部を正常にサンプリングできる位相関係になっているか否かを判定する。撮像信号ＣＤＳ INのリセット部を検出して、その１画素周期の検出パルスＣＤＳ IN’とＳＨＰとの位相関係(図１６参照)が正常か否かの判定を行い、その判定結果をマイコン１６に通知することができる。 FIG. 13 shows a detailed configuration of the clock phase detection circuit 26A shown in FIG.
In FIG. 13, the clock phase detection circuit 26-1 determines whether or not the SHD has a phase relationship that can normally sample the signal charge portion of the CCD image pickup signal CDSIN. The reset unit of the CCD image signal CDS IN is detected by the comparator 70 (detected as CDS IN ′, see FIG. 14), and the detection pulses CDS IN ′ and SHD having a one-pixel cycle have the same configuration as in FIG. 3 or FIG. By inputting to the input terminals J and K of the clock phase detection circuit, it is possible to determine whether or not the SHD phase relationship with respect to CDS IN ′ (see FIG. 15) is normal, and to notify the microcomputer 16 of the determination result. . The clock phase detection circuit 26-2 also has a similar configuration, and determines whether or not the SHP has a phase relationship that allows normal sampling of the feedthrough portion of the CCD imaging signal CDSIN. The reset part of the imaging signal CDS IN is detected, and it is determined whether or not the phase relationship (see FIG. 16) between the detection pulse CDS IN ′ of one pixel period and SHP is normal, and the determination result is sent to the microcomputer 16. You can be notified.

従って、クロック位相検知回路２６-1又は２６-2の構成は、図３又は図６に示したクロック位相検知回路内のＪＫ形フリップフロップ２７の入力端子Ｊの前段にコンパレータ７０を配設して、１画素周期の撮像信号ＣＤＳ INを、ある基準の閾値にてコンパレートして得られたＣＤＳ IN’とＳＨＤ又はＳＨＰとＴＧ１３からのクロックＣＫとをそれぞれ、ＪＫ形フリップフロップ２７の入力端子Ｊ，Ｋ及びクロック端子ＣＫに入力する構成としている。ＪＫ形フリップフロップ２７の後段に配設される、抵抗Ｒ、ＦＥＴトランジスタ４０、カウンタ２８、判断部１００、及びメモリ６０-1又は６０-2の構成は図３又は図６と同様である。   Therefore, the configuration of the clock phase detection circuit 26-1 or 26-2 includes a comparator 70 disposed in front of the input terminal J of the JK flip-flop 27 in the clock phase detection circuit shown in FIG. 3 or FIG. The CDS IN ′ obtained by comparing the imaging signal CDS IN of one pixel period with a certain reference threshold, the SHD or SHP, and the clock CK from the TG 13 are respectively input to the input terminal J of the JK flip-flop 27. , K and the clock terminal CK. The configurations of the resistor R, the FET transistor 40, the counter 28, the determination unit 100, and the memory 60-1 or 60-2, which are arranged at the subsequent stage of the JK flip-flop 27, are the same as those in FIG. 3 or FIG.

クロック位相検知回路２６-3又は２６-4の構成については、図３又は図６に示したクロック位相検知回路と同様である。
なお、クロック位相検知回路２６-1〜２６-4における各判断部１００に接続するメモリ６０-1〜６０-4は、クロック位相検知回路２６-1〜２６-4の各回路についての判定基準(パルス数)異なっていることは勿論である。 The configuration of the clock phase detection circuit 26-3 or 26-4 is the same as that of the clock phase detection circuit shown in FIG. 3 or FIG.
It should be noted that the memories 60-1 to 60-4 connected to the determination units 100 in the clock phase detection circuits 26-1 to 26-4 are determination criteria for the circuits of the clock phase detection circuits 26-1 to 26-4 ( Of course, the number of pulses is different.

図１４〜図１６は図１３のクロック位相検知回路２６-1又は２６-2のタイミングチャートを示している。図１３のクロック位相検知回路２６-3又は２６-4のタイミングチャートについては、図８又は図５のタイミングチャートと同じであるので省略している。   14 to 16 show timing charts of the clock phase detection circuit 26-1 or 26-2 in FIG. The timing chart of the clock phase detection circuit 26-3 or 26-4 in FIG. 13 is the same as the timing chart in FIG. 8 or FIG.

図１４はクロック位相検知回路２６-1又は２６-2においてコンパレータ７０でＣＣＤ撮像信号ＣＤＳ INからそのリセット部を検出した検出パルスＣＤＳ IN’を生成した状態を示している。同時に、ＳＨＰ及びＳＨＤのタイミングも示している。   FIG. 14 shows a state in which the detection pulse CDS IN ′ in which the reset portion is detected from the CCD imaging signal CDS IN is generated by the comparator 70 in the clock phase detection circuit 26-1 or 26-2. At the same time, the timing of SHP and SHD is also shown.

図１５はクロック位相検知回路２６-1における、ＣＤＳ IN’とＳＨＤの位相関係を示している。同時に、カウンタ２８の出力値も示している。但し、ここに示すＣＤＳ IN’とＳＨＤの位相関係は正常でない場合の一例を示している。何故なら、カウンタ値が次の図１６に示すＣＤＳ IN’とＳＨＰの位相関係におけるカウンタ値と同じ場合を示しているからである。正常な色再現画像を出力できる場合は、カウンタ値は図示の値よりも大きい値となるはずである。   FIG. 15 shows the phase relationship between CDS IN ′ and SHD in the clock phase detection circuit 26-1. At the same time, the output value of the counter 28 is also shown. However, an example in which the phase relationship between CDS IN 'and SHD shown here is not normal is shown. This is because the counter value is the same as the counter value in the phase relationship between CDS IN 'and SHP shown in FIG. When a normal color reproduction image can be output, the counter value should be larger than the illustrated value.

図１６はクロック位相検知回路２６-2における、ＣＤＳ IN’とＳＨＰの位相関係を示している。同時に、カウンタ２８の出力値も示している。
なお、正常な画像を出力できない場合と、正常な色再現画像を出力できない場合とでエラー警告表示の内容を変えて表示すれば、どの位相関係に不具合があるかが分かり、製造時の調整担当者にとってより利便性の高いものとなる。 FIG. 16 shows the phase relationship between CDS IN ′ and SHP in the clock phase detection circuit 26-2. At the same time, the output value of the counter 28 is also shown.
In addition, if you change the contents of the error warning display between when the normal image cannot be output and when the normal color reproduction image cannot be output, you can see which phase relationship is defective, and the adjustment in manufacturing It will be more convenient for the user.

さらに、内視鏡装置において、本体部１に対して長さの異なる挿入部２が着脱可能に付け替えれるようになっている場合、挿入部２の長さに応じて信号遅延量が異なるので、挿入部２の長さ別にメモリ６０或いは６０-1〜６０-4に記憶する基準値を複数用意しておき、挿入部２が本体部１に接続されたときに本体部１にて挿入部２の種類を認識できるようにしておくことにより、挿入部２の長さが異なってもＳＨＰとＳＨＤの少なくとも一方とＡＤＣＬＫ信号との位相関係、或いは、ＣＤＳ IN’とＳＨＰ及びＳＨＤの位相関係に異常が生じたときに、ユーザまたは製造時の調整担当者に対して常にその異常(エラー)を通知することが可能である。   Furthermore, in the endoscope apparatus, when the insertion portion 2 having a different length is detachably attached to the main body portion 1, the signal delay amount varies depending on the length of the insertion portion 2. A plurality of reference values stored in the memory 60 or 60-1 to 60-4 are prepared according to the length of the insertion portion 2, and when the insertion portion 2 is connected to the main body portion 1, the main body portion 1 inserts the insertion portion 2 into the main portion 1. By recognizing the type of signal, the phase relationship between at least one of SHP and SHD and the ADCLK signal or the phase relationship between CDS IN ′ and SHP and SHD is abnormal even if the length of the insertion section 2 is different. When this occurs, it is always possible to notify the user or the person in charge of adjustment at the time of manufacture of the abnormality (error).

本発明は、上述した実施例に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。   The present invention is not limited to the above-described embodiments, and various changes and modifications can be made without departing from the scope of the present invention.

本発明の実施例１に係る内視鏡装置の構成を示すブロック図。1 is a block diagram showing a configuration of an endoscope apparatus according to Embodiment 1 of the present invention. 図１のＴＧの構成を示すブロック図。The block diagram which shows the structure of TG of FIG. 図１のＳＨＰとＡＤＣＬＫ信号を入力とするクロック位相検知回路の構成を示すブロック図。The block diagram which shows the structure of the clock phase detection circuit which inputs SHP and ADCLK signal of FIG. 図１のＣＤＳ部でのＳＨＰとＡＤＣＬＫ信号の位相関係を説明するタイミング図。FIG. 2 is a timing diagram illustrating the phase relationship between SHP and ADCLK signals in the CDS section of FIG. 1. 図３のＳＨＰとＤＣＬＫを入力とするクロック位相検知回路での各信号のタイミングを示すタイミング図。FIG. 4 is a timing chart showing the timing of each signal in a clock phase detection circuit that receives SHP and DCLK in FIG. 3. 図１のＳＨＤとＡＤＣＬＫ信号を入力とするクロック位相検知回路の構成を示すブロック図。The block diagram which shows the structure of the clock phase detection circuit which inputs SHD and ADCLK signal of FIG. 図１のＣＤＳ部でのＳＨＤとＡＤＣＬＫ信号の位相関係を説明するタイミング図。FIG. 2 is a timing chart for explaining a phase relationship between SHD and ADCLK signals in the CDS section of FIG. 1. 図６のＳＨＰとＡＤＣＬＫ信号を入力とするクロック位相検知回路での各信号のタイミングを示すタイミング図。FIG. 7 is a timing chart showing the timing of each signal in a clock phase detection circuit that receives the SHP and ADCLK signals of FIG. 6. 本発明の実施例２に係る内視鏡装置の構成を示すブロック図。The block diagram which shows the structure of the endoscope apparatus which concerns on Example 2 of this invention. 本発明の実施例３に係る内視鏡装置の構成を示すブロック図。The block diagram which shows the structure of the endoscope apparatus which concerns on Example 3 of this invention. 本発明の実施例４に係る内視鏡装置の構成を示すブロック図。FIG. 9 is a block diagram showing a configuration of an endoscope apparatus according to Embodiment 4 of the present invention. 図１のクロック位相検知回路とＴＧの構成を示すブロック図。The block diagram which shows the structure of the clock phase detection circuit of FIG. 1, and TG. 図１２のクロック位相検知回路の構成を示すブロック図。The block diagram which shows the structure of the clock phase detection circuit of FIG. 図１３のＣＤＳ INとＳＨＤ又はＳＨＰを入力とするクロック位相検知回路２６-1又は２６-2のタイミングチャート。FIG. 14 is a timing chart of the clock phase detection circuit 26-1 or 26-2 using CDS IN and SHD or SHP of FIG. 13 as inputs. 図１３のＣＤＳ INとＳＨＤを入力とするクロック位相検知回路のタイミングチャート。FIG. 14 is a timing chart of a clock phase detection circuit using CDS IN and SHD in FIG. 13 as inputs. 図１３のＣＤＳ INとＳＨＰを入力とするクロック位相検知回路のタイミングチャート。FIG. 14 is a timing chart of a clock phase detection circuit having CDS IN and SHP in FIG. 13 as inputs. 従来の内視鏡装置の構成を示すブロック図。The block diagram which shows the structure of the conventional endoscope apparatus. 図１７のＴＧの構成を示すブロック図。The block diagram which shows the structure of TG of FIG. 正常画像が出力される場合のＳＨＰとＳＨＤと、ＡＤＣＬＫ信号との位相関係を示すタイミングチャート。6 is a timing chart showing the phase relationship between SHP, SHD, and ADCLK signal when a normal image is output. 色再現異常画像が出力される場合のＳＨＰとＳＨＤと、ＡＤＣＬＫ信号との位相関係を示すタイミングチャート。6 is a timing chart showing the phase relationship between SHP, SHD, and ADCLK signal when a color reproduction abnormality image is output.

符号の説明Explanation of symbols

１…本体部
２…挿入部
３…ＣＣＤ
８…ＣＤＳ部
９…ＡＧＣ部
１０…ＡＤＣ
１１…ＤＳＰ
１３…ＴＧ
１６…マイコン
１８…画像表示装置
２５…位相調整回路
２６，２６Ａ…クロック位相検知回路
２７…ＪＫ形フリップフロップ
２８…カウンタ
３１…スピーカ
４０…ＦＥＴトランジスタ
６０，６０-1〜６０-4…メモリ
７０…コンパレータ
１００…判断部 DESCRIPTION OF SYMBOLS 1 ... Main-body part 2 ... Insertion part 3 ... CCD
8 ... CDS part 9 ... AGC part 10 ... ADC
11 ... DSP
13 ... TG
16 ... Microcomputer 18 ... Image display device 25 ... Phase adjustment circuit 26, 26A ... Clock phase detection circuit 27 ... JK type flip-flop 28 ... Counter 31 ... Speaker 40 ... FET transistors 60, 60-1 to 60-4 ... Memory 70 ... Comparator 100 ... determination unit

Claims (7)

内視鏡の挿入部の先端を介して被写体の光学像を撮像する撮像素子と、
前記撮像素子を駆動するための撮像素子駆動部と、
前記撮像素子にて光電変換された電気信号をもとにノイズ成分を除去するＣＤＳ部と、
Ａ／Ｄ変換を行うＡＤＣ部と、
前記ＣＤＳ部にＣＤＳサンプリングパルスＳＨＰ及びＳＨＤを供給し、前記ＡＤＣ部にＡＤＣＬＫ信号を供給するタイミングジェネレータと、を具備した内視鏡装置において、
前記ＣＤＳサンプリングパルスＳＨＰ及びＳＨＤの少なくとも一方と前記ＡＤＣＬＫ信号の位相関係を監視するクロック位相検知手段と、
前記クロック位相検知手段の検知データにより前記位相関係が正常な色再現画像を出力できない位相関係となった場合を検出する判断部と、
を具備したことを特徴とする内視鏡装置。 An image sensor that captures an optical image of a subject via the distal end of the insertion portion of the endoscope;
An image sensor driving unit for driving the image sensor;
A CDS unit that removes noise components based on electrical signals photoelectrically converted by the imaging device;
An ADC unit for performing A / D conversion;
An endoscope apparatus comprising: a timing generator that supplies CDS sampling pulses SHP and SHD to the CDS unit and supplies an ADCLK signal to the ADC unit;
Clock phase detection means for monitoring the phase relationship between at least one of the CDS sampling pulses SHP and SHD and the ADCLK signal;
A determination unit for detecting a case where the phase relationship is a phase relationship in which a normal color reproduction image cannot be output by the detection data of the clock phase detection unit;
An endoscope apparatus characterized by comprising: 正常な色再現画像を出力できない位相関係のデータを所持しているメモリをさらに具備し、
前記判断部は、前記クロック位相検知手段の検知データと前記メモリが所持しているデータを比較し、正常な色再現画像を出力できない位相関係となった場合を検出することを特徴とする請求項１に記載の内視鏡装置。 A memory having phase-related data that cannot output a normal color reproduction image;
The determination unit compares the detection data of the clock phase detection means with the data possessed by the memory, and detects a case where the phase relationship is such that a normal color reproduction image cannot be output. The endoscope apparatus according to 1. 正常な色再現画像を出力できない位相関係のデータを所持しているメモリを有する外部端末を具備し、
前記外部端末と内視鏡を接続した際、前記判断部は、前記クロック位相検知手段の検知データと前記メモリが所持しているデータを比較し、正常な色再現画像を出力できない位相関係となった場合を検出することを特徴とする請求項1に記載の内視鏡装置。 An external terminal having a memory having phase-related data that cannot output a normal color reproduction image;
When the external terminal and the endoscope are connected, the determination unit compares the detection data of the clock phase detection unit with the data possessed by the memory, and has a phase relationship in which a normal color reproduction image cannot be output. 2. The endoscope apparatus according to claim 1, wherein the case is detected. 前記電気信号と前記ＣＤＳサンプリングパルスＳＨＰ及びＳＨＤとの位相関係を監視する第２のクロック位相検知手段と、
前記第２のクロック位相検知手段の検知データにより、位相関係が正常画像を出力できない位相関係となった場合を検出する第２の判断部と、
をさらに具備したことを特徴とする請求項１に記載の内視鏡装置。 Second clock phase detection means for monitoring a phase relationship between the electrical signal and the CDS sampling pulses SHP and SHD;
A second determination unit for detecting a case where the phase relationship is a phase relationship in which a normal image cannot be output based on the detection data of the second clock phase detection unit;
The endoscope apparatus according to claim 1, further comprising: 正常画像を出力できない位相関係のデータを所持している第２のメモリをさらに具備し、
前記第２の判断部は、前記第２のクロック位相検知手段の検知データと前記第２のメモリが所持しているデータを比較し、正常画像を出力できない位相関係となった場合を検出することを特徴とする請求項４に記載の内視鏡装置。 A second memory having phase-related data that cannot output a normal image;
The second determination unit compares the detection data of the second clock phase detection means with the data possessed by the second memory, and detects the case where the phase relationship is such that a normal image cannot be output. The endoscope apparatus according to claim 4. 前記判断部により正常な色再現画像を出力できない位相関係を検知した場合、エラー警告をするエラー警告手段を有することを特徴とする請求項1又は２に記載の内視鏡装置。   The endoscope apparatus according to claim 1, further comprising an error warning unit that issues an error warning when the determination unit detects a phase relationship in which a normal color reproduction image cannot be output. 前記第２の判断部により正常画像を出力できない位相関係を検知した場合、エラー警告をするエラー警告手段を有することを特徴とする請求項４又は５に記載の内視鏡装置。   The endoscope apparatus according to claim 4, further comprising an error warning unit that issues an error warning when a phase relationship in which a normal image cannot be output is detected by the second determination unit.
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