JP2010063304A - Dc-dc converter - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that it is not easy to select automatic-restart or latch-off overload protection method in a DC-DC converter. <P>SOLUTION: Overload is detected on a DC-DC converter that controls a switching element by PWM control based on the detection of a feedback control voltage V<SB>FB</SB>. When the automatic restart protection method is adopted for the DC-DC converter, a voltage control zener diode 133 is connected between a line for the feedback control voltage V<SB>FB</SB>and the ground. When the latch-off protection method is adopted for the DC-DC converter, the voltage control zener diode 133 is not connected. The zener voltage of the voltage control zener diode 133 is set lower than a latch-off threshold voltage. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、出力電圧を帰還制御電圧によって一定に制御する形式のＤＣ−ＤＣコンバータに関する。   The present invention relates to a DC-DC converter in which an output voltage is controlled to be constant by a feedback control voltage.

スイッチング電源装置と呼ぶこともできる典型的なＤＣ−ＤＣコンバータは、直流電源と、この直流電源の一端と他端との間に接続されたトランスの1次巻線とスイッチング素子との直列回路と、トランスの2次巻線に接続された出力整流平滑回路と、帰還制御電圧形成回路と、スイッチング素子の電流を検出する電流検出回路と、帰還制御電圧形成回路及び電流検出回路の出力に基づいてスイッチング素子をオン・オフ制御するための制御回路と、過電流保護回路とから成る。   A typical DC-DC converter, which can also be called a switching power supply device, includes a direct current power supply, a series circuit of a primary winding of a transformer and a switching element connected between one end and the other end of the direct current power supply. An output rectifying and smoothing circuit connected to the secondary winding of the transformer, a feedback control voltage forming circuit, a current detection circuit for detecting the current of the switching element, and the outputs of the feedback control voltage forming circuit and the current detection circuit It comprises a control circuit for on / off control of the switching element and an overcurrent protection circuit.

上述のＤＣ−ＤＣコンバータの過負荷保護方式として次の2つの方式が知られている。
（１） 過電流又は過負荷時にスイッチング素子のオン・オフ動作を所定時間停止した後に再開するオートリスタート保護方式（自動再起動保護方式）。
（２） 過電流又は過負荷時にスイッチング素子のオン・オフ動作を停止し、この停止を継続するラッチオフ保護方式（停止継続保護方法）。 The following two systems are known as overload protection systems for the above-described DC-DC converter.
(1) An auto-restart protection method (automatic restart protection method) in which the switching element's on / off operation is stopped for a predetermined time during an overcurrent or overload, and then restarted.
(2) A latch-off protection method that stops the on / off operation of the switching element during overcurrent or overload and continues this stop (stop-continuation protection method).

上記オートリスタート保護方式に属する1例では、過負荷状態が検出された時に出力電圧を低下させて出力電流の増加を防ぎ、過負荷状態が所定時間継続したらスイッチング素子のオン・オフ動作を停止し、この停止を所定時間保った後にオン・オフ動作を再開する。オン・オフ動作を再開しても過負荷状態が解消されていない時には、再びオン・オフ動作を停止させる。このオートリスタート保護方式は、一過性の過負荷状態即ち軽度の過負荷状態の保護に好適な方式である。   In one example belonging to the above auto-restart protection method, when an overload condition is detected, the output voltage is reduced to prevent an increase in output current, and when the overload condition continues for a predetermined time, the switching element on / off operation is stopped. After this stop is maintained for a predetermined time, the on / off operation is resumed. If the overload condition is not resolved even after restarting the on / off operation, the on / off operation is stopped again. This auto-restart protection method is suitable for protecting a transient overload state, that is, a light overload state.

上記ラッチオフ方式に属する1例では、過負荷状態が検出された時に、出力電圧を低下させて出力電流の増加を防ぎ、過負荷状態が所定時間継続した時にスイッチング素子のオン・オフ動作を停止し、この停止を保持する。この停止保持はリセットされるまで継続する。このラッチオフ保護方式は、負荷短絡等の重度の過負荷状態の保護に好適である。   In one example belonging to the above latch-off method, when an overload condition is detected, the output voltage is reduced to prevent an increase in output current, and when the overload condition continues for a predetermined time, the on / off operation of the switching element is stopped. Hold this stop. This stop hold continues until reset. This latch-off protection method is suitable for protection of a severe overload state such as a load short circuit.

別の過負荷保護方式としてオートリスタート動作とラッチ動作との両方が可能な方式が特開平8−234852号公報（特許文献１）に開示されている。ここに開示されている方式では、重度過負荷状態と軽度過負荷状態とを区別して検出し、重度過負荷状態の時にはラッチオフ動作させ、軽度過負荷状態の時にはオートリスタート動作させる。   As another overload protection method, a method capable of both an auto-restart operation and a latch operation is disclosed in Japanese Patent Application Laid-Open No. 8-234852 (Patent Document 1). In the method disclosed herein, a heavy overload state and a light overload state are distinguished and detected, a latch-off operation is performed in a heavy overload state, and an auto-restart operation is performed in a light overload state.

上記特許文献1に開示されている方式は、過負荷状態に適合する2つの保護形態を自動的にとることができるという利点を有するが、オートリスタート保護方式の過負荷保護回路とラッチオフ保護方式の過負荷保護回路とのいずれか一方のみを有するＤＣ−ＤＣコンバータ（スイッチング電源装置）に比べて高価になるという欠点を有する。
なお、負荷が軽度過負荷状態を発生するか、又は重度過負荷状態を発生するかは、ある程度予測することができる。従って、オートリスタート保護方式の過負荷保護回路とラッチオフ保護方式の過負荷保護回路とのいずれか一方をＤＣ−ＤＣコンバータに設ければ過負荷保護がほぼ達成される。
特開平８−２３４８５２号公報 The method disclosed in Patent Document 1 has the advantage that it can automatically take two protection modes suitable for an overload condition, but the auto-restart protection type overload protection circuit and the latch-off protection type There is a disadvantage that it is more expensive than a DC-DC converter (switching power supply device) having only one of the overload protection circuit.
Note that it is possible to predict to some extent whether the load generates a light overload condition or a heavy overload condition. Therefore, if either the auto-restart protection type overload protection circuit or the latch-off protection type overload protection circuit is provided in the DC-DC converter, the overload protection is almost achieved.
JP-A-8-234852

本発明が解決しようとする課題は、過負荷保護回路を有するＤＣ−ＤＣコンバータの低コスト化が要求されていることであり、本発明の目的は上記要求に応えることができるＤＣ−ＤＣコンバータを提供することである。   The problem to be solved by the present invention is that the cost reduction of a DC-DC converter having an overload protection circuit is required, and an object of the present invention is to provide a DC-DC converter that can meet the above-mentioned demand. Is to provide.

上記課題を解決し、上記目的を達成するための本発明を、実施例を示す図面の符号を参照して説明する。但し、特許請求の範囲及びここでの参照符号は本発明の理解を助けるためのものであり、本発明を限定するものではない。
上記課題を解決するための本発明は、
直流電圧を供給するための第1の直流電源端子と、
共通端子として機能する第2の直流電源端子と、
直流電圧を断続するために前記第1及び第2の直流電源端子間に接続され且つ制御端子を有しているスイッチング素子と、
前記第1及び第2の直流電源端子間において前記スイッチング素子に対して直列に接続されたインダクタンス手段と、
負荷に直流電圧を供給するために前記インダクタンス手段に接続された出力整流平滑回路と、
前記整流平滑回路の出力電圧に対して反比例的に変化する帰還制御電圧（ＶFB）を出力する帰還制御電圧形成回路と、
前記出力電圧を一定に制御するために前記帰還制御電圧形成回路から得られた前記帰還制御電圧又は前記帰還制御電圧に比例した電圧に基づいてＰＷＭパルスを形成して前記スイッチング素子の制御端子に供給するＰＷＭパルス形成回路と、
前記負荷が過負荷状態であるか否かを判定して過負荷状態の時に前記スイッチング素子をオフに制御する過負荷保護制御回路と、
前記ＰＷＭパルス形成回路及び前記過負荷保護制御回路に制御直流電圧を供給するための制御電源と
を備えたＤＣ−ＤＣコンバータであって、
前記過負荷保護制御回路は、
前記帰還制御電圧（ＶFB）が所定のオートリスタート閾値電圧（Ｖｒ１）よりも高くなった時にオートリスタート保護方式による過負荷保護の開始を示す信号を出力するオートリスタート開始検出回路（９４）と、
前記帰還制御電圧（ＶFB）が前記オートリスタート閾値電圧（Ｖｒ１）よりも高い所定のラッチオフ閾値電圧（Ｖｒ２）よりも高くなった時にラッチオフ保護方式による過負荷保護の開始を示す信号を出力するラッチオフ開始検出回路（１０６）と、
前記ラッチオフ開始検出回路から得られたラッチオフ開始を示す信号を保持するラッチオフ保持回路（１０７）と、
前記オートリスタート開始検出回路（９４）から得られたオートリスタート開始を示す信号と前記ラッチオフ保持回路（１０７）から得られたラッチオフ保持信号とのいずれにも応答して前記スイッチング素子（３）をオフに制御するオフ制御手段（９７、４７）と
を備え、前記オートリスタート保護方式による過負荷保護が要求された時には、前記帰還制御電圧（ＶFB）の最大値を前記オートリスタート閾値電圧（Ｖｒ１）と前記ラッチオフ閾値電圧（Ｖｒ２）との間に制限する電圧制限手段（１３３）を前記帰還制御電圧形成回路の帰還制御電圧出力導体（５２）に接続し、前記ラッチオフ保護方式による過負荷保護が要求された時には、電圧制限手段（１３３）を前記帰還制御電圧出力導体（５２）に接続しないように構成されていることを特徴とするＤＣ−ＤＣコンバータに係わるものである。
なお、本願における電圧制限手段（１３３）の接続は、前記過負荷保護制御回路又は前記ＤＣ−ＤＣコンバータ又は前記ＤＣ−ＤＣコンバータの制御回路の製造工程中におけ接続、又は製造完了後における接続を意味している。 The present invention for solving the above-described problems and achieving the above-described object will be described with reference to the reference numerals of the drawings showing embodiments. It should be noted, however, that the claims and the reference signs used herein are intended to assist the understanding of the present invention and are not intended to limit the present invention.
The present invention for solving the above problems is as follows.
A first DC power supply terminal for supplying a DC voltage;
A second DC power supply terminal that functions as a common terminal;
A switching element connected between the first and second DC power supply terminals to interrupt a DC voltage and having a control terminal;
Inductance means connected in series with the switching element between the first and second DC power supply terminals,
An output rectifying and smoothing circuit connected to the inductance means for supplying a DC voltage to a load;
A feedback control voltage forming circuit that outputs a feedback control voltage (V FB ) that varies inversely with the output voltage of the rectifying and smoothing circuit;
In order to control the output voltage constant, a PWM pulse is generated based on the feedback control voltage obtained from the feedback control voltage forming circuit or a voltage proportional to the feedback control voltage and supplied to the control terminal of the switching element. A PWM pulse forming circuit,
An overload protection control circuit for determining whether or not the load is in an overload state and controlling the switching element to be turned off when the load is in an overload state;
A DC-DC converter comprising a control power supply for supplying a control DC voltage to the PWM pulse forming circuit and the overload protection control circuit,
The overload protection control circuit is
An auto-restart start detection circuit (94) for outputting a signal indicating the start of overload protection by the auto-restart protection method when the feedback control voltage (V FB ) becomes higher than a predetermined auto-restart threshold voltage (Vr1);
Latch-off for outputting a signal indicating the start of overload protection by the latch-off protection method when the feedback control voltage (V FB ) becomes higher than a predetermined latch-off threshold voltage (Vr2) higher than the auto-restart threshold voltage (Vr1). A start detection circuit (106);
A latch-off holding circuit (107) for holding a signal indicating the start of latch-off obtained from the latch-off start detection circuit;
The switching element (3) is turned off in response to both the auto-restart start signal obtained from the auto-restart start detection circuit (94) and the latch-off hold signal obtained from the latch-off hold circuit (107). Off control means (97, 47) for controlling the auto-restart protection method, and when the overload protection by the auto-restart protection method is required, the maximum value of the feedback control voltage (V FB ) is set to the auto-restart threshold voltage (Vr1). Limiting means (133) for limiting between the voltage and the latch-off threshold voltage (Vr2) is connected to the feedback control voltage output conductor (52) of the feedback control voltage forming circuit, and overload protection by the latch-off protection method is required. The voltage limiting means (133) is configured not to be connected to the feedback control voltage output conductor (52). The present invention relates to a DC-DC converter characterized by this.
In addition, the connection of the voltage limiting means (133) in this application is a connection in the manufacturing process of the said overload protection control circuit or the said DC-DC converter, or the control circuit of the said DC-DC converter, or the connection after manufacture completion. I mean.

なお、請求項2に示すように、ＤＣ−ＤＣコンバータは、更に、前記スイッチング素子を流れる電流を検出する電流検出手段と、前記電流検出手段の出力と過電流基準電圧とを比較し、前記電流検出手段の出力が前記過電流基準電圧に達した時に前記スイッチング素子をオフに制御する過電流保護回路とを備え、前記ＰＷＭパルス形成回路は、前記出力電圧を一定に制御するために前記帰還制御電圧形成回路から得られた前記帰還制御電圧又は前記帰還制御電圧に比例した電圧と前記電流検出手段の出力とを比較してＰＷＭパルスを形成して前記スイッチング素子の制御端子に供給する回路から成ることが望ましい。
請求項３に示すように、前記制御電源は、第1の制御直流電圧（Ｖｃｃ）を発生する第1の制御電源と、前記第1の制御直流電圧（Ｖｃｃ）よりも低い第2の制御直流電圧（Ｖｒｅｇ）を発生する第2の制御電源（１５）とを備えていることが望ましい。
請求項４に示すように、前記過負荷保護制御回路は、更に、前記第２の制御電源（１５）と前記帰還制御電圧形成回路における前記帰還制御電圧（ＶFB）を出力する帰還制御電圧出力導体（５２）との間に接続され且つオートリスタート開始検出用定電流化電流を前記帰還制御電圧形成回路に供給する機能を有しているオートリスタート開始検出用定電流化回路と、前記第１の制御電源（１１）と前記帰還制御電圧出力導体（５２）との間に接続され且つ前記オートリスタート開始検出回路から得られたオートリスタート開始を示す信号に応答して前記帰還制御電圧（ＶFB）をオートリスタート開始検出時よりも高めるためのラッチオフ開始検出用定電流化電流を前記帰還制御電圧形成回路に供給する機能を有しているラッチオフ開始検出用定電流化回路とを備えていることが望ましい。
請求項５、１３に示すように、前記インダクタンス手段は、第1及び第2の直流電源端子間において前記スイッチング素子に対して直列に接続された１次巻線（Ｎ１）と、該１次巻線に電磁結合された制御電源用巻線（Ｎ３）とを有し、前記第1の制御電源は、前記制御電源用巻線に接続された制御電源用整流平滑回路（１１）と、前記前記第1の直流電源端子と前記制御電源用整流平滑回路の平滑コンデンサとの間に接続された起動充電手段（１４）とから成り、前記第２の制御電源は、前記制御電源用整流平滑回路から供給された電圧を安定化する電圧安定化回路から成ることが望ましい。
請求項６、１５に示すように、前記過負荷保護制御回路は、更に、前記第1及び第2の直流電源端子からの直流電圧の供給開始から所定時間が経過したことを示す信号を出力する電源起動遅延回路（８６）を有しており、前記オートリスタート開始検出用定電流化回路は、前記第2の制御電源と前記帰還制御電圧出力導体（５２）との間に第１のスイッチ（７２）を介して接続された第１の定電流化回路（７１）と、前記第2の制御電源と前記帰還制御電圧出力導体（５２）との間に第２のスイッチ（８５）を介して接続された第２の定電流化回路（８４）と、前記第2の制御電源の前記第2の制御直流電圧（Ｖｒｅｇ）が所定値以上の時に前記第１のスイッチ（７２）をオンにするためのスイッチ駆動回路とから成り、前記第２のスイッチ（８５）は前記電源起動遅延回路（８６）から前記所定時間が経過したことを示す信号が出力したことに応答してオンになることが望ましい。
請求項７に示すように、前記ラッチオフ開始検出用定電流化回路は、前記第１の制御電源と前記帰還制御電圧出力導体（５２）との間に第３のスイッチ（１０５）を介して接続された第３の定電流化回路（１０４）から成り、前記第３のスイッチ（１０５）は前記オートリスタート開始検出回路から得られたオートリスタート開始を示す信号に応答してオンになり、前記第３の定電流化回路は前記第２の定電流化回路よりも大きい電流を供給するように構成され、更に、前記帰還制御電圧出力導体（５２）に対して前記第２の定電流化回路が接続されている点と前記第３の定電流化回路が接続されている点との間に逆流阻止ダイオード（７３）が接続されていることが望ましい。
請求項８、１４に示すように、前記ラッチオフ保持手段は、前記第１の制御電源と前記第２の直流電源端子との間に接続されていることが望ましい。
請求項９、１７に示すように、少なくとも前記ＰＷＭパルス形成回路及び前記過負荷保護制御回路は、同一半導体基板に形成された半導体集積回路から成ることが望ましい。
請求項１０に示すように、DC-DCコンバータを、直流電圧を供給するための第1の直流電源端子と、共通端子として機能する第2の直流電源端子と、直流電圧を断続するために前記第1及び第2の直流電源端子間に接続され且つ制御端子を有しているスイッチング素子と、前記第1及び第2の直流電源端子間において前記スイッチング素子に対して直列に接続されたインダクタンス手段と、負荷に直流電圧を供給するために前記インダクタンス手段に接続された出力整流平滑回路と、前記整流平滑回路の出力電圧に対して反比例的に変化する帰還制御電圧（ＶFB）を出力する帰還制御電圧形成回路と、前記出力電圧を一定に制御するために前記帰還制御電圧形成回路から得られた前記帰還制御電圧又は前記帰還制御電圧に比例した電圧と前記電流検出手段の出力とを比較してＰＷＭパルスを形成して前記スイッチング素子の制御端子に供給するＰＷＭパルス形成回路と、前記スイッチング素子を流れる電流を検出する電流検出手段と、前記電流検出手段の出力と過電流基準電圧とを比較し、前記電流検出手段の出力が前記過電流基準電圧に達した時に前記スイッチング素子をオフに制御する過電流保護回路と、前記負荷が過負荷状態であるか否かを判定して過負荷状態の時に前記スイッチング素子をオフに制御する過負荷保護制御回路と、前記ＰＷＭパルス形成回路及び前記過負荷保護制御回路に制御直流電圧を供給するための制御電源とで構成し、前記過負荷保護制御回路を、前記帰還制御電圧（ＶFB）が所定のラッチオフ閾値電圧（Ｖｒ２）よりも高くなった時にラッチオフ保護方式による過負荷保護の開始を示す信号を出力するラッチオフ開始検出回路（１０６ａ）と、前記過電流保護回路から前記スイッチング素子をオフに制御する信号が得られ且つ前記ラッチオフ開始検出回路（１０６ａ）からラッチオフ保護方式による過負荷保護の開始を示していない信号が得られている時に第１の所定時間（Ｔ１）を計測し、前記第１の所定時間（Ｔ１）の計測終了時に計測終了信号を出力し、または前記過電流保護回路から前記スイッチング素子をオフに制御する信号が得られ且つ前記ラッチオフ開始検出回路（１０６ａ）から前記ラッチオフ保護方式による過負荷保護の開始を示す信号が得られている時に前記第１の所定時間（Ｔ１）よりも長い第２の所定時間（Ｔ２）を計測し、前記第２の所定時間（Ｔ２）の計測終了時に計測終了信号を出力するタイマー手段（１４４）と、前記タイマー手段（１４４）から得られた前記第１の所定時間（Ｔ１）の計測終了信号又は前記第２の所定時間（Ｔ２）の計測終了信号に応答して前記スイッチング素子をオフ制御する信号を発生する過負荷保護制御信号出力回路（１４５）と、前記ラッチオフ開始検出回路（１０６ａ）からラッチオフ保護方式による過負荷保護の開始を示している信号が得られていると同時に前記過負荷保護制御信号出力回路（１４５）から前記スイッチング素子をオフ制御する信号が得られている時にラッチオフ保護方式による過負荷保護を示す信号を出力するラッチオフ過負荷保護判定回路（106ｂ）と、前記ラッチオフ過負荷保護判定回路（106ｂ）から得られたラッチオフ保護方式による過負荷保護を示す信号を保持するラッチオフ保持回路（１０７）と、前記過負荷保護制御信号出力回路（１４５）から得られた前記スイッチング素子をオフ制御する信号と前記ラッチオフ保持回路（１０７）から得られたラッチオフ保護方式による過負荷保護を示す信号とのいずれにも応答して前記スイッチング素子（３）をオフに制御するオフ制御手段（９７、４７）とで構成することができる。前記過負荷保護制御回路は、前記オートリスタート保護方式による過負荷保護が要求された時には、前記帰還制御電圧（ＶFB）の最大値を前記オートリスタート閾値電圧（Ｖｒ１）と前記ラッチオフ閾値電圧（Ｖｒ２）との間に制限する電圧制限手段（１３３）を前記帰還制御電圧形成回路の帰還制御電圧出力導体（５２）に接続し、前記ラッチオフ保護方式による過負荷保護が要求された時には、電圧制限手段（１３３）を前記帰還制御電圧出力導体（５２）に接続しないように構成される。
請求項１１に示すように、請求項１０における前記過電流保護回路から得られる前記スイッチング素子をオフに制御する信号によってタイマー手段（１４４）の計測開始を制御する代りに、最大オン幅判定手段から得られた最大オン幅を示す信号によってタイマー手段（１４４）の計測開始を制御することができる。
請求項１２に示すように、前記過電流保護回路から得られる前記スイッチング素子をオフに制御する信号と前記最大オン幅を示す信号とのいずれか一方の信号でタイマー手段（１４４）の計測開始を制御することができる。
請求項１６に示すように、前記過負荷保護制御回路は、更に、前記第1及び第2の直流電源端子からの直流電圧の供給開始から所定時間が経過したことを示す電源起動遅延信号を出力する電源起動遅延回路（８６）を有し、前記タイマー手段（１４４）は、前記電源起動遅延回路（８６）から前記電源起動遅延信号が発生した後において、前記第１の所定時間（Ｔ１）又は前記第２の所定時間（Ｔ２）を計測することが望ましい。 In addition, as shown in claim 2, the DC-DC converter further compares a current detection means for detecting a current flowing through the switching element, an output of the current detection means and an overcurrent reference voltage, and the current An overcurrent protection circuit that controls the switching element to be turned off when the output of the detection means reaches the overcurrent reference voltage, and the PWM pulse forming circuit controls the feedback control in order to control the output voltage to be constant. Comparing the feedback control voltage obtained from the voltage forming circuit or a voltage proportional to the feedback control voltage with the output of the current detecting means to form a PWM pulse and supplying it to the control terminal of the switching element It is desirable.
According to a third aspect of the present invention, the control power source includes a first control power source that generates a first control DC voltage (Vcc) and a second control DC voltage that is lower than the first control DC voltage (Vcc). It is desirable to include a second control power supply (15) that generates a voltage (Vreg).
According to a fourth aspect of the present invention, the overload protection control circuit further outputs a feedback control voltage output for outputting the feedback control voltage (V FB ) in the second control power supply (15) and the feedback control voltage forming circuit. An auto-restart start detection constant current circuit connected between the conductor (52) and having a function of supplying a constant current for auto-restart start detection to the feedback control voltage forming circuit; The feedback control voltage (V FB ) is connected in response to a signal indicating the auto restart start obtained from the auto restart start detection circuit and connected between the control power supply (11) of the power supply and the feedback control voltage output conductor (52). Latchoff start detection having a function of supplying a constant current for latchoff start detection to the feedback control voltage forming circuit to increase the autorestart start than when the autorestart start is detected. It is preferable that a constant current circuit.
The inductance means includes a primary winding (N1) connected in series with the switching element between the first and second DC power supply terminals, and the primary winding. A control power supply winding (N3) electromagnetically coupled to a wire, and the first control power supply includes a control power supply rectifying and smoothing circuit (11) connected to the control power supply winding, and And a starting charging means (14) connected between the first DC power supply terminal and the smoothing capacitor of the control power supply rectifying and smoothing circuit. The second control power supply is connected to the control power supply rectifying and smoothing circuit. It is desirable to comprise a voltage stabilization circuit that stabilizes the supplied voltage.
The overload protection control circuit further outputs a signal indicating that a predetermined time has elapsed from the start of supply of DC voltage from the first and second DC power supply terminals. A power activation delay circuit (86), and the auto-restart start detection constant current circuit includes a first switch (52) between the second control power source and the feedback control voltage output conductor (52). 72) between the first constant current circuit (71) connected via the second control power source and the feedback control voltage output conductor (52) via the second switch (85). The first switch (72) is turned on when the connected second constant current circuit (84) and the second control DC voltage (Vreg) of the second control power source are not less than a predetermined value. The second switch (85) comprising a switch driving circuit for Be turned on in response to the signal indicating that the predetermined time has elapsed from the power-up delay circuit (86) is output is desired.
According to a seventh aspect of the present invention, the latch-off start detecting constant current circuit is connected between the first control power source and the feedback control voltage output conductor (52) via a third switch (105). And the third switch (105) is turned on in response to a signal indicating the auto-restart start obtained from the auto-restart start detection circuit, and the third switch (105) is turned on. 3 is configured to supply a current larger than that of the second constant current circuit, and further, the second constant current circuit is connected to the feedback control voltage output conductor (52). It is desirable that a backflow prevention diode (73) is connected between the connected point and the point where the third constant current circuit is connected.
The latch-off holding means is preferably connected between the first control power supply and the second DC power supply terminal.
Preferably, at least the PWM pulse forming circuit and the overload protection control circuit are formed of a semiconductor integrated circuit formed on the same semiconductor substrate.
According to a tenth aspect of the present invention, there is provided a DC-DC converter comprising: a first DC power supply terminal for supplying a DC voltage; a second DC power supply terminal that functions as a common terminal; A switching element connected between the first and second DC power supply terminals and having a control terminal, and an inductance means connected in series with the switching element between the first and second DC power supply terminals And an output rectifying / smoothing circuit connected to the inductance means for supplying a DC voltage to the load, and a feedback for outputting a feedback control voltage (V FB ) that varies inversely with the output voltage of the rectifying / smoothing circuit. A control voltage forming circuit, the feedback control voltage obtained from the feedback control voltage forming circuit for controlling the output voltage to be constant, or a voltage proportional to the feedback control voltage, and the current detecting device. A PWM pulse forming circuit that forms a PWM pulse by comparing with the output of the switching element and supplies the PWM pulse to the control terminal of the switching element, current detection means for detecting a current flowing through the switching element, An overcurrent protection circuit for comparing the current reference voltage and controlling the switching element to be turned off when the output of the current detection means reaches the overcurrent reference voltage; and whether or not the load is in an overload state. And an overload protection control circuit that controls the switching element to be turned off when an overload condition is determined, and a control power source for supplying a control DC voltage to the PWM pulse forming circuit and the overload protection control circuit. , the latch-off protection scheme when the overload protection control circuit, the feedback control voltage (V FB) is higher than the predetermined latchoff threshold voltage (Vr2) A latch-off start detection circuit (106a) for outputting a signal indicating the start of overload protection, a signal for controlling the switching element to be turned off from the overcurrent protection circuit, and latch-off protection from the latch-off start detection circuit (106a) Measuring a first predetermined time (T1) when a signal not indicating the start of overload protection by a method is obtained, and outputting a measurement end signal at the end of the measurement of the first predetermined time (T1); Alternatively, when the signal for controlling the switching element to be turned off is obtained from the overcurrent protection circuit and the signal indicating the start of overload protection by the latchoff protection method is obtained from the latchoff start detection circuit (106a), A second predetermined time (T2) longer than the predetermined time (T1) of 1 is measured, and is measured at the end of the measurement of the second predetermined time (T2). Timer means (144) for outputting an end signal, and a measurement end signal for the first predetermined time (T1) or a measurement end signal for the second predetermined time (T2) obtained from the timer means (144). In response, an overload protection control signal output circuit (145) that generates a signal for controlling the switching element to turn off, and a signal indicating the start of overload protection by the latchoff protection method from the latchoff start detection circuit (106a) Latch-off overload protection determination that outputs a signal indicating overload protection by a latch-off protection system when a signal for turning off the switching element is obtained from the overload protection control signal output circuit (145) at the same time Overload protection by the latch-off protection method obtained from the circuit (106b) and the latch-off overload protection determination circuit (106b) A latch-off holding circuit (107) for holding the signal shown, a signal for turning off the switching element obtained from the overload protection control signal output circuit (145), and a latch-off protection obtained from the latch-off holding circuit (107) It can be constituted by off control means (97, 47) for controlling the switching element (3) off in response to any of the signals indicating overload protection by the method. The overload protection control circuit determines the maximum value of the feedback control voltage (V FB ) as the auto restart threshold voltage (Vr1) and the latch-off threshold voltage (Vr2) when overload protection by the auto restart protection method is requested. ) Is connected to the feedback control voltage output conductor (52) of the feedback control voltage forming circuit, and when overload protection by the latch-off protection method is required, the voltage limiting means (133) is configured not to be connected to the feedback control voltage output conductor (52).
As shown in claim 11, instead of controlling the start of measurement of the timer means (144) by a signal for controlling the switching element obtained from the overcurrent protection circuit in claim 10 to be turned off, the maximum on width determining means The start of measurement of the timer means (144) can be controlled by the signal indicating the obtained maximum ON width.
According to a twelfth aspect of the present invention, measurement of the timer means (144) is started by one of a signal obtained by controlling the switching element obtained from the overcurrent protection circuit to be turned off and a signal indicating the maximum on width. Can be controlled.
The overload protection control circuit further outputs a power supply start delay signal indicating that a predetermined time has elapsed from the start of supply of DC voltage from the first and second DC power supply terminals. A power activation delay circuit (86) that performs the first predetermined time (T1) or after the power activation delay signal is generated from the power activation delay circuit (86). It is desirable to measure the second predetermined time (T2).

本願の各請求項の発明において、帰還制御電圧（ＶFB）をラッチオフ閾値電圧（Ｖｒ２）よりも低い値に制限する特性を有している電圧制限手段（例えばツェナーダイオード１３３）を接続すると、オートリスタート保護方式の過負荷保護制御回路が得られる。また、電圧制限手段（例えばツェナーダイオード１３３）を予め設けないか、又はこれを電気的に切り離すと、ラッチオフ保護方式の過負荷保護制御回路が得られる。従って、ラッチオフ保護方式又はオートリスタート保護方式の過負荷保護制御回路又はＤＣ−ＤＣコンバータの制御回路（例えば集積回路）又はＤＣ−ＤＣコンバータを量産し、これに基づいてラッチオフ保護方式のＤＣ−ＤＣコンバータとオートリスタート保護方式のＤＣ−ＤＣコンバータのいずれか一方を選択的に得ることができる。換言すれば、方式の異なる２種類の過負荷保護制御保護回路を別々に用意することが不要になり、これ等のコストの低減を図ることができる。 In the invention of each claim of the present application, when voltage limiting means (for example, a Zener diode 133) having a characteristic of limiting the feedback control voltage (V FB ) to a value lower than the latch-off threshold voltage (Vr2) is connected, A start protection type overload protection control circuit is obtained. Further, if the voltage limiting means (for example, Zener diode 133) is not provided in advance or is electrically disconnected, a latch-off protection type overload protection control circuit can be obtained. Therefore, a latch-off protection type or auto-restart protection type overload protection control circuit, a DC-DC converter control circuit (for example, an integrated circuit) or a DC-DC converter is mass-produced, and based on this, a latch-off protection type DC-DC converter is produced. One of the auto-restart protection type DC-DC converters can be selectively obtained. In other words, it is not necessary to separately prepare two types of overload protection control protection circuits with different methods, and the cost can be reduced.

次に、本発明の実施形態を図面を参照して説明する。   Next, embodiments of the present invention will be described with reference to the drawings.

図1に示す本発明の実施例1に従う過負荷保護制御回路を伴なったＤＣ−ＤＣコンバータ（スイッチング電源装置）は、整流平滑回路や蓄電池等の直流電源（図示せず）に接続される第1及び第2の直流電源端子１ａ、１ｂ、トランス２、Ｎチャネルの絶縁ゲート型電界効果トランジスタで示されているスイッチング素子3、出力整流平滑回路4、第1及び第2の出力端子５ａ、５ｂから成るコンバータ主回路部分を有し、更にスイッチング素子3を制御するための半導体集積回路構成の制御回路部分を有する。半導体集積回路には後述するPWMパルス形成回路４３及び過負荷保護制御回路５１等が含まれている。   The DC-DC converter (switching power supply device) with the overload protection control circuit according to the first embodiment of the present invention shown in FIG. 1 is connected to a DC power supply (not shown) such as a rectifying / smoothing circuit or a storage battery. 1 and second DC power supply terminals 1a and 1b, transformer 2, switching element 3 shown by N-channel insulated gate field effect transistor, output rectifying and smoothing circuit 4, first and second output terminals 5a and 5b And a control circuit portion having a semiconductor integrated circuit configuration for controlling the switching element 3. The semiconductor integrated circuit includes a PWM pulse forming circuit 43 and an overload protection control circuit 51 which will be described later.

トランス2は、本発明におけるインダンクタンス手段として機能するものであって、磁気コア6と、1次巻線Ｎ１と、2次巻線Ｎ２と、3次巻線（制御電源用巻線）Ｎ３とから成る。磁気コア6に巻き回され且つ相互に電磁結合された1次、2次及び3次巻線Ｎ１、Ｎ２、Ｎ３は黒丸で示すような極性を有する。従って、スイッチング素子3のオン期間にトランス2にエネルギーが蓄積され、オフ期間にエネルギーが放出される。   The transformer 2 functions as inductance means in the present invention, and includes a magnetic core 6, a primary winding N1, a secondary winding N2, and a tertiary winding (control power supply winding) N3. It consists of. The primary, secondary, and tertiary windings N1, N2, and N3 wound around the magnetic core 6 and electromagnetically coupled to each other have polarities as indicated by black circles. Accordingly, energy is accumulated in the transformer 2 during the ON period of the switching element 3, and energy is released during the OFF period.

ＦＥＴから成るスイッチング素子３は、直流電圧を断続（オン・オフ）するためのものであって、ドレイン、ソース及び制御電極としてのゲートを有する。このドレインは1次巻線Ｎ１を介して第1の直流電源端子１ａに接続され、ソースは電流検出手段としての電流検出抵抗7を介して共通端子（グランド端子）としての第2の直流電源端子１ｂに接続されている。   The switching element 3 made of an FET is for intermittent (on / off) of a DC voltage, and has a drain, a source, and a gate as a control electrode. The drain is connected to the first DC power supply terminal 1a via the primary winding N1, and the source is connected to the second DC power supply terminal as a common terminal (ground terminal) via the current detection resistor 7 as current detection means. Connected to 1b.

出力整流平滑回路4は直流電圧を得るためにトランス2に接続されている。更に詳しく説明すると、出力整流平滑回路4は、整流ダイオード8と平滑用コンデンサ9とから成り、平滑用コンデンサ９は整流ダイオード8を介して2次巻線Ｎ２に並列に接続されている。整流ダイオード8はスイッチング素子3のオフ期間に導通する方向性を有する。平滑用コンデンサ9に接続された第1及び第2の出力端子５ａ、５ｂは負荷１０を接続するためのものである。   The output rectifying / smoothing circuit 4 is connected to the transformer 2 to obtain a DC voltage. More specifically, the output rectifying / smoothing circuit 4 includes a rectifying diode 8 and a smoothing capacitor 9. The smoothing capacitor 9 is connected in parallel to the secondary winding N2 via the rectifying diode 8. The rectifier diode 8 has a direction to conduct during the OFF period of the switching element 3. The first and second output terminals 5 a and 5 b connected to the smoothing capacitor 9 are for connecting a load 10.

第1の制御電源を構成するためにトランス2の3次巻線Ｎ３に制御電源整流平滑回路11が接続されている。この制御電源整流平滑回路11は、整流ダイオード12と平滑コンデンサ13とから成り、スイッチング素子3の制御回路が要求する第1の制御直流電圧Ｖｃｃ（例えば１２Ｖ）を発生する。スイッチング素子3のオン・オフに基づいて3次巻線Ｎ３に電圧が得られる前に平滑コンデンサ１３を充電するために第1の直流電源端子１ａと平滑コンデンサ13の一端との間に起動抵抗14が接続されている。この起動抵抗14は、平滑コンデンサ13の起動充電手段として機能する。この起動抵抗14を定電流充電回路に置き換えることができる。平滑コンデンサ13は、ＤＣ−ＤＣコンバータ起動時に起動抵抗14を介した充電され、その後3次巻線Ｎ３に誘起された電圧に基づいて充電され、3次巻線Ｎ３に電圧が誘起されていない時に放電し、その後起動抵抗14を介して充電される。後述から明らかになるようにオートリスタート保護方式による過負荷保護期間には、平滑コンデンサ13の電圧即ち第1の制御直流電圧Ｖｃｃは周期的に変動する。この平滑コンデンサ13は、第1及び第2の直流電源端子１ａ、１ｂからの電力供給が遮断されない限り、スイッチング素子3のオフ期間であっても起動抵抗14を介して充電され、電圧を有する。従って、後述するラッチオフ保持手段としての保持回路１０７の電源として好適である。   A control power supply rectifying / smoothing circuit 11 is connected to the tertiary winding N3 of the transformer 2 in order to constitute a first control power supply. The control power supply rectifying / smoothing circuit 11 includes a rectifying diode 12 and a smoothing capacitor 13, and generates a first control DC voltage Vcc (for example, 12V) required by the control circuit of the switching element 3. The starting resistor 14 is connected between the first DC power supply terminal 1a and one end of the smoothing capacitor 13 in order to charge the smoothing capacitor 13 before the voltage is obtained at the tertiary winding N3 based on the on / off of the switching element 3. Is connected. This starting resistor 14 functions as a starting charging means for the smoothing capacitor 13. The starting resistor 14 can be replaced with a constant current charging circuit. The smoothing capacitor 13 is charged through the starting resistor 14 when the DC-DC converter is started, and then charged based on the voltage induced in the tertiary winding N3, and when no voltage is induced in the tertiary winding N3. The battery is discharged and then charged via the starting resistor 14. As will be apparent from the following description, during the overload protection period by the auto-restart protection method, the voltage of the smoothing capacitor 13, that is, the first control DC voltage Vcc fluctuates periodically. The smoothing capacitor 13 is charged through the starting resistor 14 and has a voltage even during the off period of the switching element 3 unless the power supply from the first and second DC power supply terminals 1a and 1b is cut off. Therefore, it is suitable as a power source for the holding circuit 107 as latch-off holding means described later.

ＤＣ−ＤＣコンバータは、スイッチング素子3の制御部に対して安定化された第2の制御直流電圧Ｖregを供給するために第2の制御電源１５を有している。この第２の制御電源１５は、電圧安定化電源回路から成り、入力ライン１６を介して第1の制御電源としての制御電源整流平滑回路11の平滑コンデンサ１３に接続され、起動後の定常状態において第１の制御直流電圧Vccよりも低い安定化された第２の制御直流電圧Vreg（例えば８V）を出力ライン１７に送出する。   The DC-DC converter has a second control power supply 15 for supplying a stabilized second control DC voltage Vreg to the control unit of the switching element 3. The second control power source 15 is composed of a voltage-stabilized power source circuit, and is connected to the smoothing capacitor 13 of the control power source rectifying / smoothing circuit 11 as the first control power source via the input line 16, and in a steady state after startup. A stabilized second control DC voltage Vreg (for example, 8 V) lower than the first control DC voltage Vcc is sent to the output line 17.

図３に第２の制御電源１５の１例が示されている。この第２の制御電源１５は、入力ライン１６と出力ライン１７との間に接続された電圧調整用トランジスタ１９を有する。この電圧調整用トランジスタ１９における電圧降下を調整することによって出力ライン１７に安定化した第２の制御直流電圧Vreg を得るように構成されている。電圧調整用トランジスタ１９を制御する回路は、基準電圧源２０、ヒテリシスを有する比較器２１、トランジスタ２２、２３，２４、２５、２６、抵抗２７、２８、２９、ツェナーダイオード３０、及びダイオード３１、３２、３３から成る。電圧調整用トランジスタ１９は入力ライン１６の第２の制御直流電圧Vｃｃを安定化してライン１７に出力する。電圧調整用トランジスタ１９による電圧調整は周知であるので、この詳しい説明は省略する。なお、ヒテリシスを有する比較器２１は、図１０に示す第1の制御電圧基準値Ｖｃｃ１を下側トリップポイントLTPとし、第２の制御電圧基準値Ｖｃｃ２を上側トリップポイントUTPとしてヒテリシス動作する。従って、ライン１６の第１の制御直流電圧Vccが第1の制御電圧基準値Ｖｃｃ１よりも低くなると、比較器２１の出力は低レベルになり、この結果として電圧調整用トランジスタ１９もオフになり、ライン１７の第２の制御直流電圧Vregがゼロになり、PWMパルス形成回路４３等への制御直流電圧の供給が中断される。その後、ライン１６の第１の制御直流電圧Vccが第２の制御電圧基準値Ｖｃｃ２よりも高くなると、比較器２１の出力は高レベルになり、この結果として電圧調整用トランジスタ１９がオンになり、ライン１７に第２の制御直流電圧Vregが供給される。従って、図１０のｔ４〜ｔ５、ｔ７〜ｔ８期間に電圧調整用トランジスタ１９はオフ状態を維持し、ライン１７から第２の制御直流電圧Vregが供給されない。
なお、第２の制御電源１５は図３の回路に限定されるものでなく、安定化電圧を得ることができる別のあらゆる回路に置き換えることができる。 FIG. 3 shows an example of the second control power supply 15. The second control power supply 15 includes a voltage adjusting transistor 19 connected between the input line 16 and the output line 17. By adjusting the voltage drop in the voltage adjusting transistor 19, a stabilized second control DC voltage Vreg is obtained in the output line 17. The circuit for controlling the voltage adjusting transistor 19 includes a reference voltage source 20, a comparator 21 having hysteresis, transistors 22, 23, 24, 25, 26, resistors 27, 28, 29, a Zener diode 30, and diodes 31, 32. , 33. The voltage adjusting transistor 19 stabilizes the second control DC voltage Vcc of the input line 16 and outputs it to the line 17. Since voltage adjustment by the voltage adjusting transistor 19 is well known, this detailed description is omitted. It should be noted that the comparator 21 having hysteresis performs a hysteresis operation with the first control voltage reference value Vcc1 shown in FIG. 10 as the lower trip point LTP and the second control voltage reference value Vcc2 as the upper trip point UTP. Therefore, when the first control DC voltage Vcc of the line 16 becomes lower than the first control voltage reference value Vcc1, the output of the comparator 21 becomes low level. As a result, the voltage adjusting transistor 19 is also turned off. The second control DC voltage Vreg on the line 17 becomes zero, and the supply of the control DC voltage to the PWM pulse forming circuit 43 and the like is interrupted. After that, when the first control DC voltage Vcc of the line 16 becomes higher than the second control voltage reference value Vcc2, the output of the comparator 21 becomes high level. As a result, the voltage adjusting transistor 19 is turned on. A second control DC voltage Vreg is supplied to the line 17. Accordingly, the voltage adjusting transistor 19 is kept off during the period from t4 to t5 and t7 to t8 in FIG.
Note that the second control power supply 15 is not limited to the circuit of FIG. 3, and can be replaced with any other circuit that can obtain a stabilized voltage.

図１のDC−DCコンバータは、出力端子５a、５b間の出力電圧Voを一定に制御するために帰還制御電圧形成回路３４を有する。帰還制御電圧形成回路３４に含まれている出力電圧検出手段３５は、第１及び第２の出力端子５a、５b間に接続された発光ダイオード３６と定電圧ダイオード（ツェナーダイオード）３７との直列回路から成る。発光ダイード３６は第１及び第２の出力端子５a、５b間の出力電圧Voと定電圧ダイオード３７の電圧（基準電圧）との差の電圧で駆動され、出力電圧Voに比例した光出力を発生する。   The DC-DC converter of FIG. 1 has a feedback control voltage forming circuit 34 for controlling the output voltage Vo between the output terminals 5a and 5b to be constant. The output voltage detection means 35 included in the feedback control voltage forming circuit 34 is a series circuit of a light emitting diode 36 and a constant voltage diode (zener diode) 37 connected between the first and second output terminals 5a and 5b. Consists of. The light emitting diode 36 is driven by the voltage difference between the output voltage Vo between the first and second output terminals 5a and 5b and the voltage of the constant voltage diode 37 (reference voltage), and generates a light output proportional to the output voltage Vo. To do.

帰還制御電圧形成回路３４は、出力電圧検出手段３５の他に、第１及び第２の分圧抵抗R１、R2と、可変抵抗素子としてのホトトランジスタ３８と、逆流素子ダイオード３９と、位相補償コンデンサ４０と、時定数用抵抗４１と、時定数用コンデンサ４２とを有する。   In addition to the output voltage detection means 35, the feedback control voltage forming circuit 34 includes first and second voltage dividing resistors R1 and R2, a phototransistor 38 as a variable resistance element, a reverse current element diode 39, and a phase compensation capacitor. 40, a time constant resistor 41, and a time constant capacitor 42.

第１の分圧抵抗R1の一端は第２の制御電源１５の出力ライン１７に接続されている。第２の分圧抵抗R2は第１及び第２の副分圧抵抗R21、R22の直列回路から成り、この一端は逆流素子用ダイオード３９を介して第１の分圧抵抗R1の他端に接続され、この他端は共通端子（グランド端子）としての第２の直流電源端子１ｂに接続されている。   One end of the first voltage dividing resistor R 1 is connected to the output line 17 of the second control power supply 15. The second voltage dividing resistor R2 is composed of a series circuit of first and second auxiliary voltage dividing resistors R21 and R22, one end of which is connected to the other end of the first voltage dividing resistor R1 via a reverse current element diode 39. The other end is connected to a second DC power supply terminal 1b as a common terminal (ground terminal).

ホトトランジスタ３８は、第２の分圧抵抗R2に対して逆流阻止用ダイオード３９を介して並列接続され、発光ダイオード３６の光出力に反比例した抵抗値になる。即ち、ホトトランジスタ３８の抵抗値は出力電圧Voに反比例的に変化する。この実施例では出力電圧検出手段３５をトランスの１次側から電気的に分離するために発光ダイオード３６とホトトランジスタ３８の光結合が使用されているが、電気的分離が不要な場合には、ホトトランジスタ３８をバイポーラトランジスタ、FET等の制御素子（可変抵抗素子）に置換え、出力電圧検出手段３５を基準電圧と出力電圧Voとの誤差信号を出力する誤差増幅回路に置き換え、この出力で制御素子（可変抵抗素子）の抵抗を制御することができる。   The phototransistor 38 is connected in parallel to the second voltage dividing resistor R2 via a backflow prevention diode 39, and has a resistance value inversely proportional to the light output of the light emitting diode 36. That is, the resistance value of the phototransistor 38 changes in inverse proportion to the output voltage Vo. In this embodiment, optical coupling of the light emitting diode 36 and the phototransistor 38 is used to electrically isolate the output voltage detection means 35 from the primary side of the transformer. The phototransistor 38 is replaced with a control element (variable resistance element) such as a bipolar transistor or FET, and the output voltage detecting means 35 is replaced with an error amplifying circuit that outputs an error signal between the reference voltage and the output voltage Vo. The resistance of the (variable resistance element) can be controlled.

位相補償コンデンサ４０はホトトランジスタ３８に対して並列接続されている。時定数用抵抗４１と時定数用コンデンサ４２の直列回路はホトトランジスタ３８に対して並列に接続され、帰還制御電圧VFBが所定の時定数を有して立ち上がることに寄与する。 The phase compensation capacitor 40 is connected in parallel to the phototransistor 38. The series circuit of the time constant resistor 41 and the time constant capacitor 42 is connected in parallel to the phototransistor 38, and contributes to the rise of the feedback control voltage V FB with a predetermined time constant.

第１及び第２の分圧抵抗R1、R2の相互接続点に相当する第１の分圧点P1に出力電圧Voに反比例的に変化する第１の帰還制御電圧VFBが得られる。また、第１及び第２の副分圧抵抗R21 、R22の相互接続点に相当する第２の分圧点P2に第２の帰還制御電圧Vfbが得られる。第２の帰還制御電圧Vfbは、第１の帰還制御電圧VFBを分圧したものであり、定電圧制御用のPWM（パルス幅変調）パルスを形成するために使用される。なお、第１の帰還制御電圧VFBをPWMパルスの形成に使用することもできる。 First feedback control voltage V FB that is inversely proportional to the change in the output voltage Vo to the first voltage dividing point P1 corresponding to the interconnection point of the first and second voltage dividing resistors R1, R2 are obtained. Further, the second feedback control voltage Vfb is obtained at the second voltage dividing point P2 corresponding to the interconnection point of the first and second sub-dividing resistors R21 and R22. The second feedback control voltage Vfb is obtained by dividing the first feedback control voltage VFB , and is used to form a PWM (pulse width modulation) pulse for constant voltage control. Note that the first feedback control voltage V FB can also be used to form a PWM pulse.

DC−DCコンバータは、帰還制御電圧形成回路３４から得られる第２の帰還制御電圧Vfbによって出力電圧Voを一定に制御するためのPWM（パルス幅変調）パルスを形成する周知のPWMパルス形成回路４３を有する。このPWMパルス形成回路４３は、ライン４４によって第２の分圧点P2に接続され、ライン４５によって電流検出抵抗７の一端に接続され、ライン４４の第２の帰還制御電圧Vfbとライン４５の電流検出信号Viとの比較によってライン４６にPWMパルスを出力し、このPWMパルスを、NOR回路４７を介してスイッチング素子３のゲートに供給する。このPWMパルス形成回路４３の詳細は、図２を参照して後述する。   The DC-DC converter uses a second feedback control voltage Vfb obtained from the feedback control voltage forming circuit 34 to form a PWM (pulse width modulation) pulse for controlling the output voltage Vo to be constant. Have The PWM pulse forming circuit 43 is connected to the second voltage dividing point P 2 by a line 44, connected to one end of the current detection resistor 7 by a line 45, and the second feedback control voltage Vfb of the line 44 and the current of the line 45 are connected. A PWM pulse is output to the line 46 by comparison with the detection signal Vi, and this PWM pulse is supplied to the gate of the switching element 3 via the NOR circuit 47. Details of the PWM pulse forming circuit 43 will be described later with reference to FIG.

図１のDC−DCコンバータに含まれている過電流保護回路４８は、スイッチング素子３に流れる電流が過電流になった時にPWMパルスの幅を狭めるためのものであって、電流検出抵抗の一端とPWMパルス形成回路４３との間に接続されている。この過電流保護回路４８の詳細は後述する。   The overcurrent protection circuit 48 included in the DC-DC converter of FIG. 1 is for narrowing the width of the PWM pulse when the current flowing through the switching element 3 becomes an overcurrent. And the PWM pulse forming circuit 43. Details of the overcurrent protection circuit 48 will be described later.

最大オン幅制限回路４９は、最大オンデュテイ制限回路又は最大オン幅制限パルス発生回路と呼ぶこともできるものであって、PWMパルスを所定幅以下に制限するための最大オン幅制限パルス即ち最大オンデュテイ制限パルスを発生する。この最大オン幅制限回路４９の出力ライン５０はNOR回路４７を介してスイッチング素子３のゲートに接続されている。この最大オン幅精制限回路４９の詳細は後述する。   The maximum on-width limiting circuit 49 can also be called a maximum on-duty limiting circuit or a maximum on-width limiting pulse generating circuit, and is a maximum on-width limiting pulse for limiting a PWM pulse to a predetermined width or less, that is, a maximum on-duty limiting. Generate a pulse. The output line 50 of the maximum ON width limiting circuit 49 is connected to the gate of the switching element 3 via the NOR circuit 47. Details of the maximum ON width fine limit circuit 49 will be described later.

図１に示す本発明に過負荷保護制御回路５１は、過負荷状態検出回路と呼ぶこともできるものであって、過負荷状態の時にオートリスタート保護方式（第１の保護方式）又はラッチオフ保護方式（第２の保護方式）で過負荷状態を保護する。この過負荷保護制御回路５１は過負荷状態を検出するために第１の分圧点P1から導出された帰還制御電圧出力導体としてのライン５２に接続され、且つライン５３を介してNOR回路４７に接続され、且つライン５４を介して第２の制御電源１５の出力ライン１７に接続され、且つライン５５を介して制御電源整流平滑回路１１の出力ライン１６に接続されている。この過負荷保護制御回路51の詳細は後述する。   The overload protection control circuit 51 according to the present invention shown in FIG. 1 can also be called an overload state detection circuit, and in an overload state, an auto-restart protection system (first protection system) or a latch-off protection system The overload state is protected by (second protection method). This overload protection control circuit 51 is connected to a line 52 as a feedback control voltage output conductor derived from the first voltage dividing point P1 in order to detect an overload condition, and is connected to the NOR circuit 47 via the line 53. The line is connected to the output line 17 of the second control power supply 15 through the line 54, and is connected to the output line 16 of the control power supply rectifying and smoothing circuit 11 through the line 55. Details of the overload protection control circuit 51 will be described later.

NOR回路４７は、最大オン幅制限回路４９の出力ライン５０が低レベル（論理の０）及び過負荷保護制御回路５１の出力ライン５３が低レベル状態でPWMパルス形成回路４３から低レベルのPWMパルス（負パルス）が発生した時にのみ高レベル（論理の１）の信号を出力し、これをスイッチング素子３のゲートに供給する。なお、NOR回路４７をこれと等価な機能を有する別な論理回路に置き換えることができる。   The NOR circuit 47 outputs a low-level PWM pulse from the PWM pulse forming circuit 43 when the output line 50 of the maximum on-width limiting circuit 49 is at a low level (logic 0) and the output line 53 of the overload protection control circuit 51 is at a low level. Only when a (negative pulse) occurs, a high level (logic 1) signal is output and supplied to the gate of the switching element 3. The NOR circuit 47 can be replaced with another logic circuit having an equivalent function.

PWMパルス形成回路４３、NOR回路４７、過電流保護回路４８、最大オン幅制限回路４９、及び過負荷保護制御回路５１等のスイッチング素子３の制御回路は、第２の制御電源１５から得られた第２の制御直流電圧Vregによって駆動される。なお、過負荷保護制御回路５１の一部はライン５５の第１の制御直流電圧Vccで駆動される。   The control circuit of the switching element 3 such as the PWM pulse forming circuit 43, the NOR circuit 47, the overcurrent protection circuit 48, the maximum on width limit circuit 49, and the overload protection control circuit 51 is obtained from the second control power supply 15. It is driven by the second control DC voltage Vreg. A part of the overload protection control circuit 51 is driven by the first control DC voltage Vcc of the line 55.

図２に図１のPWMパルス形成回路４３と過電流保護回路４８と最大オン幅制限回路４９の詳細が示されている。なお、後述する本発明の実施例２及び３に関係するラインが図２及び図７に点線で付加されている。
PWMパルス形成回路４３に含まれているフィードバック比較器６０の一方の入力端子（負入力端子）は第２の帰還制御電圧Vfbのライン４４に接続され、他方の入力端子（正入力端子）は電流検出信号Viのライン４５に接続されている。従って、フィードバック比較器６０は図９（B）に示すように鋸波状（三角波状）の電流検出信号Viが第２の帰還制御電圧Vfbに達した時に図９（C）に示す正の出力パルス（トリガパルス）を発生する。フィードバック比較器６０の出力端子はOR回路６１を介してＲＳフリップフロップ６２のリセット入力端子Rに接続されている。RSフリップフロップ６２のセット入力端子Sはクロック発生器６３に接続されている。クロック発生器６３は、図９（A）に示すように一定周期Tsでクロックパルスを繰り返して発生する。クロックの周波数は例えば２０〜１００ｋHz程度に設定されている。RSフリップフロップ６２のセット入力端子Sにクロックパルス（セットパルス）が入力すると、正相出力端子Qは高レベル（H）になり、逆相出力端子Q-即ちライン４６の信号V46は、図９（D）のt１〜ｔ2、ｔ3〜ｔ4、ｔ5〜ｔ6に示すように低レベル（L）になる。フィードバック比較器６０の出力が図９（C）のｔ2、ｔ4、ｔ6のように高レベルになると、RSフリップフロップ６２はリセットされ、逆相出力端子Q-に接続された出力ライン４６の信号V46はt２、t４、t６時点で高レベル（H）に転換する。これにより、PWMパルス形成回路４３から図９（D）に示す低レベルのPWMパルスから成る信号V46が発生する。この信号V46の定レベルパルスの幅は出力電圧Voを一定に保つように制御される。ライン５０及び５３が低レベル状態で図９（D）の低レベルのPWMパルスがNOR回路４７に入力すると、NOR回路４７から図９（G）に示す正のPWMパルスからなるゲート制御信号Vgが得られ、これがスイッチング素子３のゲート（制御端子）に供給され、ｔ1〜ｔ2、ｔ3〜ｔ4、ｔ5〜ｔ6においてスイッチング素子３がオンになる。 FIG. 2 shows details of the PWM pulse forming circuit 43, the overcurrent protection circuit 48, and the maximum ON width limiting circuit 49 of FIG. In addition, the line relevant to Example 2 and 3 of this invention mentioned later is added to FIG.2 and FIG.7 with the dotted line.
One input terminal (negative input terminal) of the feedback comparator 60 included in the PWM pulse forming circuit 43 is connected to the line 44 of the second feedback control voltage Vfb, and the other input terminal (positive input terminal) is a current. It is connected to the line 45 of the detection signal Vi. Therefore, the feedback comparator 60 generates a positive output pulse shown in FIG. 9C when the sawtooth (triangular) current detection signal Vi reaches the second feedback control voltage Vfb as shown in FIG. 9B. (Trigger pulse) is generated. The output terminal of the feedback comparator 60 is connected to the reset input terminal R of the RS flip-flop 62 via the OR circuit 61. The set input terminal S of the RS flip-flop 62 is connected to the clock generator 63. As shown in FIG. 9A, the clock generator 63 repeatedly generates clock pulses at a constant cycle Ts. The frequency of the clock is set to about 20 to 100 kHz, for example. When the set input terminal S to a clock pulse of the RS flip-flop 62 (set pulse) is input, the positive phase output terminal Q becomes high (H), and reverse phase output terminal Q - signal V46 of or line 46, FIG. 9 As shown in t1 to t2, t3 to t4, and t5 to t6 of (D), the level becomes low (L). When the output of the feedback comparator 60 goes high as t2, t4, t6 of FIG. 9 (C), RS flip-flop 62 is reset, a negative-phase output terminal Q - signals connected to output line 46 V46 Changes to high level (H) at t2, t4, and t6. As a result, the PWM pulse forming circuit 43 generates a signal V46 composed of a low-level PWM pulse shown in FIG. The width of the constant level pulse of the signal V46 is controlled so as to keep the output voltage Vo constant. When the low level PWM pulse in FIG. 9D is input to the NOR circuit 47 while the lines 50 and 53 are in the low level state, the gate control signal Vg consisting of the positive PWM pulse shown in FIG. This is supplied to the gate (control terminal) of the switching element 3, and the switching element 3 is turned on at t1 to t2, t3 to t4, and t5 to t6.

過電流検出回路と呼ぶこともできる過電流保護回路４８は、過電流検出比較器６４と、この負入力端子に接続された過電流基準電圧源６５とから成る。過電流検出比較器６４の正入力端子は電流検出信号Ｖｉのライン４５に接続され、その負入力端子は過電流基準電圧源６５に接続され、その出力ライン６４ａはＯＲ回路61に接続されている。スイッチング素子３の電流に対応する電流検出信号Ｖｉが過電流基準電圧源６５の過電流基準電圧（過電流閾値）Voiを横切ると、過電流検出比較器６４の出力ライン６４ａにトリガ信号が発生し、このトリガ信号がＯＲ回路６１を介してＲＳフリップフロップ６２のリセット端子Ｒに供給され、ＲＳフリップフロップ６２はリセット状態に転換し、スイッチング素子3がオフに転換する。過電流基準電圧Voiは、図９（Ｂ）に示すように負荷10が正常状態の時に電流検出信号Viが横切らないように第２の帰還制御電圧Vfbよりも高く設定され、負荷10が短絡状態又は低インピーダンス状態の時に電流検出信号Viが横切るように設定されている。なお、負荷10が短絡状態又は低インピーダンス状態になると出力電圧Ｖｏが低下するので、第２の帰還制御電圧Vfbは過電流基準電圧Voiよりも高くなり、電流検出信号Viが第２の帰還制御電圧Vfbを横切らなくなり、この代わりに電流検出信号Viが過電流基準電圧Voiを横切り、ＲＳフリップフロップ６２のリセット信号が過電流検出比較器６４から得られる。これにより、スイッチング素子3のオン幅が制限される。   The overcurrent protection circuit 48, which can be called an overcurrent detection circuit, includes an overcurrent detection comparator 64 and an overcurrent reference voltage source 65 connected to the negative input terminal. The positive input terminal of the overcurrent detection comparator 64 is connected to the line 45 of the current detection signal Vi, its negative input terminal is connected to the overcurrent reference voltage source 65, and its output line 64a is connected to the OR circuit 61. . When the current detection signal Vi corresponding to the current of the switching element 3 crosses the overcurrent reference voltage (overcurrent threshold) Voi of the overcurrent reference voltage source 65, a trigger signal is generated on the output line 64a of the overcurrent detection comparator 64. The trigger signal is supplied to the reset terminal R of the RS flip-flop 62 via the OR circuit 61, the RS flip-flop 62 is switched to the reset state, and the switching element 3 is switched off. As shown in FIG. 9B, the overcurrent reference voltage Voi is set higher than the second feedback control voltage Vfb so that the current detection signal Vi does not cross when the load 10 is in a normal state, and the load 10 is short-circuited. Alternatively, the current detection signal Vi is set to cross in the low impedance state. Since the output voltage Vo decreases when the load 10 is short-circuited or in a low impedance state, the second feedback control voltage Vfb becomes higher than the overcurrent reference voltage Voi, and the current detection signal Vi becomes the second feedback control voltage. Instead of crossing Vfb, the current detection signal Vi crosses the overcurrent reference voltage Voi instead, and the reset signal of the RS flip-flop 62 is obtained from the overcurrent detection comparator 64. Thereby, the ON width of the switching element 3 is limited.

最大オン幅制限回路４９は、三角波発生コンデンサ６６と、この充電回路６７と、最大オン幅制限パルス形成用比較器６８と、基準電圧源６９と、リセット用トランジスタ７０とから成り、最大オン幅制限パルスを周期的に発生する。三角波発生コンデンサ６６の一端は定電流化回路から成る充電回路６７を介して直流電源端子１７aに接続され、他端はグランドに接続されている。直流電源端子１７aは図１の第２の制御電源１５の出力ライン１７に接続されている。最大オン幅制限パルス形成用比較器６８の一方の入力端子（正端子）は三角波発生コンデンサ６６の一端に接続され、他方の入力端子（負端子）は基準電圧源６９に接続され、出力ライン５０は図１のNOR回路４７に接続されている。リセット用トランジスタ７０は三角波発生コンデンサ６６に並列に接続され、このベース（制御端子）はクロック発生器６３に接続されている。三角波発生コンデンサ６６の電圧が基準電圧源６９の基準電圧よりも高くなると、図９のｔ2´〜ｔ3、ｔ4´〜ｔ5に示すように最大オン幅制限パルス形成用比較器６８の出力ライン５０の電圧V50が高レベルになる。最大オン幅制限パルス形成用比較器６８の出力ライン５０の電圧V50は図９（E）に示すようにt1〜t２´、ｔ3〜t４´で低レベルになる。トランジスタ７０が図９（A）のクロックに応答してオンになると、三角波発生コンデンサ６６が放電され、この電圧は零になる。リセット用トランジスタ７０がオフになると、三角波発生コンデンサ６６が徐々に充電され、この電圧は傾斜を有して増大する。三角波発生コンデンサ６６の電圧が基準電圧源６９の基準電圧よりも低い期間はPWMパルスの出力を許す期間であり、三角波発生コンデンサ６６の電圧が基準電圧源６９の基準電圧よりも高い期間はPWMパルスの出力を禁止する期間である。従って、図１のNOR回路４７から出力される図９（G）に示す制御信号VgのPWMの最大オン幅は、ｔ1〜ｔ2´、ｔ3〜ｔ4´に制限される。   The maximum on width limiting circuit 49 includes a triangular wave generating capacitor 66, the charging circuit 67, a maximum on width limiting pulse forming comparator 68, a reference voltage source 69, and a reset transistor 70, and has a maximum on width limiting. Generate pulses periodically. One end of the triangular wave generating capacitor 66 is connected to the DC power supply terminal 17a via a charging circuit 67 comprising a constant current circuit, and the other end is connected to the ground. The DC power supply terminal 17a is connected to the output line 17 of the second control power supply 15 in FIG. One input terminal (positive terminal) of the maximum on-width limiting pulse forming comparator 68 is connected to one end of the triangular wave generating capacitor 66, the other input terminal (negative terminal) is connected to the reference voltage source 69, and the output line 50 Is connected to the NOR circuit 47 of FIG. The reset transistor 70 is connected in parallel to the triangular wave generating capacitor 66, and its base (control terminal) is connected to the clock generator 63. When the voltage of the triangular wave generating capacitor 66 becomes higher than the reference voltage of the reference voltage source 69, the output line 50 of the maximum on-width limiting pulse forming comparator 68 as shown at t2 'to t3 and t4' to t5 in FIG. Voltage V50 goes high. As shown in FIG. 9E, the voltage V50 of the output line 50 of the maximum on-width limiting pulse forming comparator 68 becomes low at t1 to t2 ′ and t3 to t4 ′. When the transistor 70 is turned on in response to the clock of FIG. 9A, the triangular wave generating capacitor 66 is discharged, and this voltage becomes zero. When the reset transistor 70 is turned off, the triangular wave generating capacitor 66 is gradually charged, and this voltage increases with a slope. The period in which the voltage of the triangular wave generating capacitor 66 is lower than the reference voltage of the reference voltage source 69 is a period during which PWM pulse output is allowed, and the period in which the voltage of the triangular wave generating capacitor 66 is higher than the reference voltage of the reference voltage source 69 is PWM pulse. This is a period during which the output of is prohibited. Accordingly, the maximum PWM width of the control signal Vg output from the NOR circuit 47 of FIG. 1 shown in FIG. 9G is limited to t1 to t2 ′ and t3 to t4 ′.

図４に示す過負荷保護制御回路５１は第１、第２及び第３の定電流化回路７１、８４，１０４を有する。第１及び第２の定電流化回路７１、８４は、オートリスタート開始を検出することが可能な時に帰還制御電圧（ＶFB）を高めるように機能するオートリスタート開始検出用定電流化電流を帰還制御電圧形成回路３４に供給するオートリスタート開始検出用定電流化回路として機能する。第３の定電流化回路１０４はラッチオフ開始検出用定電流化回路と呼ぶこともできるものであり、オートリスタート開始を示す信号に応答して帰還制御電圧ＶFBをオートリスタート開始検出時よりも高めるように機能するラッチオフ開始検出用定電流化電流を帰還制御電圧形成回路３４に供給する。
図４から明らかなように第１の定電流化回路７１は第２の制御直流電圧Vregが供給されるライン５４と帰還制御電圧VFBのライン５２との間に第１のスイッチとしての過負荷状態検出開始トランジスタ７２と逆流阻止ダイオード７３とを介して接続され、第１の電流I1を供給する。 The overload protection control circuit 51 shown in FIG. 4 includes first, second, and third constant current circuits 71, 84, 104. The first and second constant current circuits 71 and 84 feed back a constant current for auto restart start detection that functions to increase the feedback control voltage (V FB ) when it is possible to detect the start of auto restart. It functions as a constant current circuit for auto-restart start detection supplied to the control voltage forming circuit 34. The third constant current circuit 104 can also be called a latch-off start detection constant current circuit, and raises the feedback control voltage V FB in response to a signal indicating the start of auto-restart than when auto-restart is detected. The constant current for latch-off start detection functioning as described above is supplied to the feedback control voltage forming circuit 34.
The first constant current circuit 71 is apparent from FIG. 4 is an overload of the first switch between the line 52 of the second control dc voltage Vreg and line 54 is supplied the feedback control voltage V FB The state detection start transistor 72 and the reverse current blocking diode 73 are connected to supply the first current I1.

図６に第１の定電流化回路７１が詳しく示されている。この第１の定電流化回路７１は、ライン５４と電流出力ライン７４との間に接続されたトランジスタ７５を有する。このトランジスタ７５の抵抗値（インピーダンス値）は出力ライン７４に定電流化された第１の電流I1を供給するように制御される。トランジスタ７５を制御するためにトランジスタ７６、７７、抵抗７８、７９、８０が設けられている。図６の第１の定電流化回路７１は周知の回路であるので、詳しい説明を省略する。なお、第１の定電流化回路７１は図６の回路に限定されるものでなく、定電流化された第１の電流I1を供給できるあらゆる回路に置き換えることができる。   FIG. 6 shows the first constant current circuit 71 in detail. The first constant current circuit 71 includes a transistor 75 connected between the line 54 and the current output line 74. The resistance value (impedance value) of the transistor 75 is controlled so as to supply a first current I 1 having a constant current to the output line 74. In order to control the transistor 75, transistors 76 and 77 and resistors 78, 79 and 80 are provided. Since the first constant current circuit 71 in FIG. 6 is a well-known circuit, detailed description thereof is omitted. Note that the first constant current circuit 71 is not limited to the circuit shown in FIG. 6, and can be replaced with any circuit that can supply the first current I 1 having a constant current.

図４において第１の定電流化回路７１の出力ライン７４に直列に接続されたnpnトランジスタ７２を第２の制御直流電圧Vregが所定値まで立上った時にオン状態にするために、トランジスタ７２のベースと第２の制御直流電圧Vregのライン５４との間に抵抗８１が接続され、ベースとグランド端子としての第２の直流電源端子１bとの間の抵抗８２が接続されている。従って、第２の制御直流電圧Vreg が所定値まで立上がると、トランジスタ７２がオンになる。トランジスタ７２の出力側のライン８３の電位が帰還制御電圧VFBのライン５２の電位よりも高い時に、逆流阻止ダイオード７３がオンになり、第１の定電流化回路７１が第２の制御直流電圧Vregのライン５４と帰還制御電圧VFBのライン５２との間にトランジスタ７２とダイオード７３を介して接続される。これにより、図１に示した第１の分圧抵抗R1に対して図４の第１の定電流化回路７１が並列される。 In FIG. 4, in order to turn on the npn transistor 72 connected in series to the output line 74 of the first constant current circuit 71 when the second control DC voltage Vreg rises to a predetermined value, the transistor 72 A resistor 81 is connected between the base and the line 54 of the second control DC voltage Vreg, and a resistor 82 is connected between the base and the second DC power supply terminal 1b as a ground terminal. Therefore, when the second control DC voltage Vreg rises to a predetermined value, the transistor 72 is turned on. When the potential of the line 83 on the output side of the transistor 72 is higher than the potential of the line 52 of the feedback control voltage V FB , the reverse current blocking diode 73 is turned on, and the first constant current circuit 71 operates as the second control DC voltage. A transistor 72 and a diode 73 are connected between the Vreg line 54 and the feedback control voltage V FB line 52. Thereby, the first constant current circuit 71 of FIG. 4 is arranged in parallel with the first voltage dividing resistor R1 shown in FIG.

この実施例では過負荷状態の検出をより正確に実行するために第２の定電流化回路８４が第２の制御直流電圧Vregのライン５４とライン５２との間に第２のスイッチとしての遅延スイッチ８５及び逆流阻止ダイオード７３を介して接続されている。第２の定電流化回路８４は、図６の第１の定電流化回路７１と同一な回路構成を有する。遅延スイッチ８５は電源起動から所定時間経過した後にオンになる。   In this embodiment, the second constant current circuit 84 is a delay as a second switch between the line 54 and the line 52 of the second control DC voltage Vreg in order to more accurately detect the overload condition. The switch 85 and the backflow blocking diode 73 are connected. The second constant current circuit 84 has the same circuit configuration as that of the first constant current circuit 71 shown in FIG. The delay switch 85 is turned on after a predetermined time has elapsed since the power is turned on.

遅延スイッチ８５を制御するための電源起動遅延回路８６は、過負荷状態の検出を正確に行うためのものであって、第２の制御直流電圧Vregのライン５４とグランド端子としての第２の直流電源端子１ｂとの間に接続され、電源起動遅延信号を出力する。この電源起動遅延回路８６の出力ライン８７は遅延スイッチ８５の制御端子に接続されている。
なお、電源起動遅延回路８６の出力で遅延スイッチ８５を制御する代わりに電源起動遅延回路８６と同様な出力を得ることができる起動時のソフトスタート回路の出力によって遅延スイッチ８５を制御することもできる。 The power supply startup delay circuit 86 for controlling the delay switch 85 is for accurately detecting the overload state, and the second control DC voltage Vreg line 54 and the second DC as the ground terminal. Connected to the power supply terminal 1b to output a power supply activation delay signal. The output line 87 of the power activation delay circuit 86 is connected to the control terminal of the delay switch 85.
Instead of controlling the delay switch 85 with the output of the power supply startup delay circuit 86, the delay switch 85 can also be controlled with the output of the soft start circuit at the time of startup which can obtain the same output as the power supply startup delay circuit 86. .

図７に電源起動遅延回路８６の詳細が示されている。この電源起動遅延回路８６は、コンデンサ８８と、このコンデンサ８８の充電回路としての定電流化回路８９とを有する。コンデンサ８８は、定電流化回路８９を介して第２の制御直流電圧Vregのライン５４とグランド端子としての第２の直流電源端子１ｂとの間に接続されているので、電源起動後に第２の制御直流電圧Vregが発生した時に徐々に充電され、コンデンサ８８の両端子間電圧は徐々に高くなる。比較器９０は、コンデンサ８８の電圧と基準電圧源９１の電圧とを比較し、コンデンサ８８の電圧が基準電圧源９１の基準電圧まで上昇した時に次段のＲＳフリップフロップにセットトリガパルスを供給する。ＲＳフリップフロップ９２がセットされると、この出力ライン８７が高レベルになり、図４の遅延スイッチ８５がオンになる。ＲＳフリップフロップ９２はこのリセット端子Rに接続された電源オンリセットパルス発生回路９３からリセットパルスが発生するまでセット状態を保持する。従って、図４の遅延スイッチ８５は所定の起動遅延時間後に継続的にオン制御される。電源オンリセットパルス発生回路９３は第１の制御直流電圧Ｖｃｃが供給されるライン５５に接続され、第１の制御直流電圧Ｖｃｃが制御回路を正常に動作させることが可能な所定値、例えば図１０の第２の制御電圧基準値Ｖｃｃ２又はこの近傍まで立ちあがった時に電源オンリセットパルスを発生する。なお、この電源オンリセットパルス発生回路９３は実施例２及び３において過負荷保護制御回路５１ａ、５１ｂにも使用されている。電源オンリセットパルス発生回路９３とは別に、第１の制御直流電圧Ｖｃｃが例えば図１０の第１の制御電圧基準値Ｖｃｃ１又はこの近傍まで立下った時に電源オフリセットパルスを発生する電源オフリセットパルス発生回路を設け、電源オフリセットパルスによってDC-DCコンバータの制御回路をオフ動作させることもできる。   FIG. 7 shows details of the power supply activation delay circuit 86. The power supply activation delay circuit 86 includes a capacitor 88 and a constant current circuit 89 as a charging circuit for the capacitor 88. Since the capacitor 88 is connected between the line 54 of the second control DC voltage Vreg and the second DC power supply terminal 1b as the ground terminal via the constant current circuit 89, the second power supply is turned on after the power is turned on. When the control DC voltage Vreg is generated, the battery is gradually charged, and the voltage between both terminals of the capacitor 88 gradually increases. The comparator 90 compares the voltage of the capacitor 88 with the voltage of the reference voltage source 91, and supplies a set trigger pulse to the next stage RS flip-flop when the voltage of the capacitor 88 rises to the reference voltage of the reference voltage source 91. . When the RS flip-flop 92 is set, the output line 87 goes high, and the delay switch 85 in FIG. 4 is turned on. The RS flip-flop 92 holds the set state until a reset pulse is generated from the power-on reset pulse generating circuit 93 connected to the reset terminal R. Accordingly, the delay switch 85 of FIG. 4 is continuously turned on after a predetermined activation delay time. The power-on reset pulse generating circuit 93 is connected to a line 55 to which the first control DC voltage Vcc is supplied, and the first control DC voltage Vcc is a predetermined value that allows the control circuit to operate normally, for example, FIG. A power-on reset pulse is generated when the second control voltage reference value Vcc2 rises to or near the second control voltage reference value Vcc2. The power-on reset pulse generation circuit 93 is also used in the overload protection control circuits 51a and 51b in the second and third embodiments. In addition to the power-on reset pulse generation circuit 93, a power-off reset pulse that generates a power-off reset pulse when the first control DC voltage Vcc falls to, for example, the first control voltage reference value Vcc1 in FIG. A generation circuit can be provided to turn off the control circuit of the DC-DC converter by a power-off reset pulse.

図４の遅延スイッチ８５がオンになると、帰還制御電圧VFBのライン５２に対して第１及び第２の定電流化回路７１、８４の両方から第１及び第２の電流I1、I2が供給される。その後、トランジスタ７２がオフになると、帰還制御電圧VFBのライン５２に対して第２の定電流化回路８４の第２の電流I2のみが供給される。第２の電流I2は、第１の電流I1よりも小さいので、帰還制御電圧VFBの上昇速度が低下し、オートリスタート開始の検出が遅れる。これにより、過電流制限された状態でのスイッチング素子３のＰＷＭ制御は、過負荷保護回路が動作するまでの遅延時間分行うことができる。また、第２の定電流化回路８４の第２の電流I2のみが供給されている期間に過負荷状態が解消すれば、スイッチング素子３の正常なＰＷＭ制御に戻る。従って、第２の定電流化回路８４で比較的小さい第２の電流I2を供給することによって、一過性の過負荷による負荷１０に対する電力供給の停止を防ぐことができる。
また、電源起動遅延回路８６から遅延信号が出力されるまでの遅延期間に比較的大きい第１の電流I1を供給すると、起動時に出力電圧Ｖｏを迅速に安定化することができる。
第１及び第２の電流I1、Ｉ２は主としてオートリスタート開始検出に寄与しているので、これ等をオートリスタート開始検出用定電流化電流と呼ぶことができる。また、第１及び第２の定電流化回路７１，８４をオートリスタート開始検出用定電流化回路と呼ぶことができる。 When the delay switch 85 in FIG. 4 is turned on, the first and second currents I1 and I2 are supplied from both the first and second constant current circuits 71 and 84 to the line 52 of the feedback control voltage VFB. Is done. Thereafter, when the transistor 72 is turned off, only the second current I2 of the second constant current circuit 84 is supplied to the line 52 of the feedback control voltage VFB . Since the second current I2 is smaller than the first current I1, the rising speed of the feedback control voltage VFB decreases, and the detection of the auto restart start is delayed. Thereby, the PWM control of the switching element 3 in the state where the overcurrent is limited can be performed for the delay time until the overload protection circuit operates. Further, if the overload state is eliminated during the period in which only the second current I2 of the second constant current circuit 84 is supplied, the normal PWM control of the switching element 3 is restored. Therefore, by supplying the relatively small second current I2 by the second constant current circuit 84, it is possible to prevent the power supply from being stopped to the load 10 due to a transient overload.
Further, when the relatively large first current I1 is supplied during the delay period until the delay signal is output from the power supply startup delay circuit 86, the output voltage Vo can be quickly stabilized at the time of startup.
Since the first and second currents I1 and I2 mainly contribute to auto-restart start detection, these can be referred to as auto-restart start detection constant current. Further, the first and second constant current circuits 71 and 84 can be called auto-restart start detection constant current circuits.

図４に示すオートリスタート開始検出回路９４は、ライン８３とグランド端子としての第２の直流電源端子１ｂとの間の電圧に基づいてオートリスタート保護方式の保護開始を検出する機能を有する。オートリスタート保護方式の場合には、オートリスタート保護方式の保護を開始した後にもオートリスタート保護を示す信号を次のＰＷＭ制御の開始まで送出する。従って、オートリスタート開始検出回路９４を、オートリスタート検出回路又はオートリスタート保護検出回路と呼ぶこともできる。本実施例のオートリスタート開始検出回路９４はラッチオフ保護開始検出にも関与している。しかし、ラッチオフ保護開始検出におけるオートリスタート開始検出回路９４の動作はオートリスタート開始検出におけるオートリスタート開始検出回路９４の動作と同一であるので、図４及び図５おいて参照符号９４で示すものがオートリスタート開始検出回路と呼ばれている。
図４のライン８３の電圧はライン５２の帰還制御電圧VFBからダイオード７３の順方向電圧を差し引いた値である。ダイオード７３の順方向電圧は（例えば０．６V）であるので、これを無視してライン８３の電圧を帰還制御電圧と見なすこともできる。オートリスタート開始検出回路９４の出力ライン９５は、ライン９６とOR回路（論理和回路）９７とライン５３とを介して図１のNOR回路４７に接続されている。従って、オートリスタート開始検出回路９４の出力ライン９５が高レベルになると、スイッチング素子３がオフ状態に転換し、スイッチング素子３を含むDC―DCコンバータ及び負荷１０が過負荷状態から保護される。 The auto-restart start detection circuit 94 shown in FIG. 4 has a function of detecting the protection start of the auto-restart protection system based on the voltage between the line 83 and the second DC power supply terminal 1b as the ground terminal. In the case of the auto-restart protection method, a signal indicating the auto-restart protection is sent until the start of the next PWM control even after the protection of the auto-restart protection method is started. Therefore, the auto-restart start detection circuit 94 can also be called an auto-restart detection circuit or an auto-restart protection detection circuit. The auto-restart start detection circuit 94 of this embodiment is also involved in the detection of latch-off protection start. However, since the operation of the auto-restart start detection circuit 94 in the detection of latch-off protection start is the same as the operation of the auto-restart start detection circuit 94 in the detection of auto-restart, what is indicated by reference numeral 94 in FIGS. This is called a start start detection circuit.
The voltage of the line 83 in FIG. 4 is a value obtained by subtracting the forward voltage of the diode 73 from the feedback control voltage V FB of the line 52. Since the forward voltage of the diode 73 is 0.6V (for example, 0.6V), it can be ignored and the voltage of the line 83 can be regarded as the feedback control voltage. The output line 95 of the auto-restart start detection circuit 94 is connected to the NOR circuit 47 of FIG. 1 through a line 96, an OR circuit (OR circuit) 97, and a line 53. Therefore, when the output line 95 of the auto-restart start detection circuit 94 becomes high level, the switching element 3 is turned off, and the DC-DC converter including the switching element 3 and the load 10 are protected from the overload state.

図５にオートリスタート開始検出回路９４が詳しく示されている。このオートリスタート開始検出回路９４は、帰還制御電圧（ＶFB）が所定のオートリスタート閾値電圧（Ｖｒ１）よりも高くなった時にオートリスタート保護方式による過負荷保護の開始を示す信号を出力するものであって、オートリスタート閾値電圧（Ｖｒ１）を有している定電圧素子としての第１のツェナーダイオード９８と、２つの抵抗９９、100と、トランジスタ101と、ＮＯＴ回路（反転回路）102とから成る。第１のツェナーダイオード９８のカソードはライン８３と逆流阻止ダイオード７３とを介して帰還制御電圧ＶFBのライン５２に接続され、そのアノードは抵抗９９を介してグランド側の第２の直流電源端子１ｂに接続されている。ｎｐｎトランジスタの101のベースは第１のツェナーダイオード９８のアノードに接続され、そのエミッタはグランド側の第２の直流電源端子１ｂに接続、そのコレクタは抵抗１００を介して第２の制御直流電圧Vregのライン５４に接続されている。NOT回路102はトランジスタ101のコレクタに接続されている。 FIG. 5 shows the auto-restart start detection circuit 94 in detail. The auto-restart start detection circuit 94 outputs a signal indicating the start of overload protection by the auto-restart protection method when the feedback control voltage (V FB ) becomes higher than a predetermined auto-restart threshold voltage (Vr1). It comprises a first Zener diode 98 as a constant voltage element having an auto-restart threshold voltage (Vr1), two resistors 99 and 100, a transistor 101, and a NOT circuit (inverting circuit) 102. . The cathode of the first Zener diode 98 is connected to the line 52 of the feedback control voltage V FB via the line 83 and the backflow prevention diode 73, and the anode thereof is connected to the ground-side second DC power supply terminal 1b via the resistor 99. It is connected to the. The base of the npn transistor 101 is connected to the anode of the first Zener diode 98, its emitter is connected to the second DC power supply terminal 1b on the ground side, and its collector is connected to the second control DC voltage Vreg via the resistor 100. Are connected to the line 54. The NOT circuit 102 is connected to the collector of the transistor 101.

ライン５２の帰還制御電圧VFBが所定値（オートリスタート閾値電圧Ｖｒ１）よりも高くなると、第１のツェナーダイオード９８が導通し、トランジスタ101のベース電位が高くなる。これにより、トランジスタの101がオンになり、このコレクタ電位が低レベルになる。この結果、NOT回路102の出力はオートリスタート開始を示す高レベルになる。なお、NOT回路102は所定の閾値よりも高い電圧が入力した時に一定電圧レベルの高レベル出力を送出する波形整形機能及び比較機能を有している。NOT回路102の高レベル出力は、ライン９５、９６、OR回路９７及びライン５３を介して図１のNOR回路４７に送られ、スイッチング素子３のオン・オフ動作の停止に使用される。これにより、オートリスタート方式の過負荷保護動作を開始することができる。もし、電圧制限用ツェナーダイオード133が接続されている場合はオートリスタート方式の過負荷保護動作のみが生じる。このオートリスタート方式の過負荷保護の場合には、NOT回路102の高レベル出力状態は図１０のｔ４時点、ｔ７時点まで継続する。図１０のｔ４時点、ｔ７時点になると第１の制御直流電圧Ｖｃｃが第1の制御電圧基準値Ｖｃｃ１よりも低くなるので、第２の制御電源１５の出力ライン１７の第２の制御直流電圧Vregが零になる。これにより、図１０のｔ４〜ｔ５期間、ｔ７〜ｔ８期間においてもスイッチング素子３のオン・オフ動作の停止が継続される。図１０のｔ５時点、ｔ８時点になると第２の制御電源１５の出力ライン１７に第２の制御直流電圧Vregが発生し、ＰＷＭパルスによるスイッチング素子３のオン・オフ動作が再開する。逆に、電圧制限用ツェナーダイオード133が接続されていない場合には、オートリスタート開始検出時点から所定時間経過後にラッチオフ方式の過負荷保護動作が生じる。 When the feedback control voltage V FB of the line 52 becomes higher than a predetermined value (auto-restart threshold voltage Vr1), the first Zener diode 98 becomes conductive and the base potential of the transistor 101 becomes high. As a result, the transistor 101 is turned on, and the collector potential becomes low. As a result, the output of the NOT circuit 102 becomes a high level indicating the start of auto restart. Note that the NOT circuit 102 has a waveform shaping function and a comparison function for sending a high level output at a constant voltage level when a voltage higher than a predetermined threshold is inputted. The high level output of the NOT circuit 102 is sent to the NOR circuit 47 of FIG. 1 via the lines 95 and 96, the OR circuit 97, and the line 53, and used to stop the on / off operation of the switching element 3. As a result, the auto-restart overload protection operation can be started. If the voltage limiting Zener diode 133 is connected, only the auto-restart overload protection operation occurs. In the case of this auto-restart overload protection, the high-level output state of the NOT circuit 102 continues until time t4 and time t7 in FIG. Since the first control DC voltage Vcc becomes lower than the first control voltage reference value Vcc1 at time t4 and time t7 in FIG. 10, the second control DC voltage Vreg of the output line 17 of the second control power supply 15 is reached. Becomes zero. As a result, the on / off operation of the switching element 3 is continuously stopped during the period t4 to t5 and the period t7 to t8 in FIG. At time t5 and time t8 in FIG. 10, the second control DC voltage Vreg is generated on the output line 17 of the second control power supply 15, and the on / off operation of the switching element 3 by the PWM pulse is resumed. On the other hand, when the voltage limiting Zener diode 133 is not connected, a latch-off type overload protection operation occurs after a predetermined time has elapsed since the auto-restart start detection time.

ラッチオフ方式の過負荷保護を行うために、図４に概略的に示すようにAND回路（論理積回路）103、ラッチオフ開始検出用定電流化回路としての第３の定電流化回路104、第３のスイッチ105、ラッチオフ開始検出回路106、ラッチオフ保持回路107、及びNOT回路108が設けられている。   In order to perform latch-off type overload protection, an AND circuit (logical product circuit) 103, a third constant current circuit 104 as a constant current circuit for latch-off start detection, Switch 105, latch-off start detection circuit 106, latch-off holding circuit 107, and NOT circuit 108 are provided.

AND回路103の一方の入力端子はオートリスタート開始検出回路９４に接続され、他方の入力端子はNOT回路108を介してラッチオフ保持回路107の出力ラインに接続されている。従って、ラッチオフ保持回路107の出力がラッチオフ方式の過負荷保護を示していない低レベルの時に、オートリスタート開始検出回路９４からオートリスタート方式の過負荷保護を示す高レベル出力が発生すると、AND回路103の出力が高レベルになり、第３のスイッチ105がオンになり、第３の定電流化回路104が第２の制御直流電圧Vccのライン５５と帰還制御電圧VFBのライン５２との間に接続され、第３の電流I3がライン５２に供給される。第３のスイッチ105は、オートリスタート開始が検出された時からラッチオフ開始が検出されるまでの期間にオンになる。 One input terminal of the AND circuit 103 is connected to the auto-restart start detection circuit 94, and the other input terminal is connected to the output line of the latch-off holding circuit 107 via the NOT circuit 108. Therefore, when the output of the latch-off holding circuit 107 is at a low level that does not indicate the latch-off type overload protection, if the high-level output indicating the auto-restart type overload protection is generated from the auto-restart start detection circuit 94, the AND circuit 103 Output becomes high, the third switch 105 is turned on, and the third constant current circuit 104 is connected between the line 55 of the second control DC voltage Vcc and the line 52 of the feedback control voltage VFB. The third current I3 is connected to the line 52. The third switch 105 is turned on during a period from when the auto-restart start is detected until the latch-off start is detected.

図８に第３の定電流化回路８４が詳しく示されている。この第３の定電流化回路８４は、２つのトランジスタ111、112と、ツェナーダイオード113と、４つの抵抗114、115、116、117とから成る。ｐｎｐトランジスタ111のエミッタは抵抗114を介して第１の制御直流電圧Vccのライン５５に接続され、このコレクタは第３の電流I3の出力ライン109に接続されている。ツェナーダイオード113のカソードはVccのライン５５に接続され、アノードはトランジスタ111のベースに接続され且つ抵抗115とトランジスタ112を介してグランド側の第２の直流電源端子１ｂに接続されている。第３の定電流化回路８４は周知の回路であるので、この詳しい動作説明を省略する。なお、第３の電流I3は第２の電流I2よりも大きく設定されている。   FIG. 8 shows the third constant current circuit 84 in detail. The third constant current circuit 84 includes two transistors 111 and 112, a Zener diode 113, and four resistors 114, 115, 116, and 117. The emitter of the pnp transistor 111 is connected to the line 55 of the first control DC voltage Vcc via the resistor 114, and the collector is connected to the output line 109 of the third current I3. The cathode of the Zener diode 113 is connected to the Vcc line 55, the anode is connected to the base of the transistor 111, and is connected to the second DC power supply terminal 1b on the ground side through the resistor 115 and the transistor 112. Since the third constant current circuit 84 is a known circuit, a detailed description of its operation is omitted. The third current I3 is set larger than the second current I2.

図４において、ラッチオフ開始検出回路106が帰還制御電圧VFBのライン５２とグランド側の第２の直流電源端子１ｂとの間に接続されている。このラッチオフ開始検出回路１０６は、帰還制御電圧VFBがラッチオフ閾値電圧Vr2よりも高くなった時にラッチオフ方式による過負荷保護の開始を示す信号を出力する。図５において点線で囲んで示されているラッチオフ開始検出回路106は、第２のツェナーダイオード118と抵抗119とから成る。第２のツェナーダイオード118のカソードはVFBのライン５２に接続され、アノードは抵抗119を介してグランド側の第２の直流電源端子１ｂに接続されている。帰還制御電圧VFBがラッチオフ閾値電圧Vr2よりも高くなると、第２のツェナーダイオード118が導通し、ラッチオフ方式による過負荷保護の開始を示す高レベル信号がラッチオフ開始検出回路106から出力される。 In FIG. 4, a latch-off start detection circuit 106 is connected between the line 52 of the feedback control voltage V FB and the second DC power supply terminal 1b on the ground side. The latch-off start detection circuit 106 outputs a signal indicating the start of overload protection by the latch-off method when the feedback control voltage V FB becomes higher than the latch-off threshold voltage Vr2. The latch-off start detection circuit 106 surrounded by a dotted line in FIG. 5 includes a second Zener diode 118 and a resistor 119. The cathode of the second Zener diode 118 is connected to the V FB line 52, and the anode is connected to the second DC power supply terminal 1 b on the ground side via a resistor 119. When the feedback control voltage V FB becomes higher than the latch-off threshold voltage Vr2, the second Zener diode 118 becomes conductive, and a high-level signal indicating the start of overload protection by the latch-off method is output from the latch-off start detection circuit 106.

図４においてラッチオフ方式による過負荷保護を保持するためのラッチオフ保持回路107が第１の制御直流電圧Vccのライン５５とグランド側の第２の直流電源端子１ｂとの間に接続されている。このラッチオフ保持回路107はラッチオフ保持信号をライン120を介してOR回路９７に送り、且つライン121とNOT回路108とを介してANＤ回路103にも送る。   In FIG. 4, a latch-off holding circuit 107 for holding overload protection by the latch-off method is connected between the line 55 of the first control DC voltage Vcc and the second DC power supply terminal 1b on the ground side. The latch-off holding circuit 107 sends a latch-off holding signal to the OR circuit 97 via the line 120 and also sends to the AND circuit 103 via the line 121 and the NOT circuit 108.

図５において点線で囲んで例示されているラッチオフ保持回路107は、４つのトランジスタ122、123、124、125と、１つのNOT回路126と、６個の抵抗127、128、129、130、131、132とから成る。ｎｐnトランジスタ122のベースは第２のツェナーダイオード118のアノードに接続され、エミッタはグランド側の第２の直流電源端子１ｂに接続されているので、第２のツェナーダイオード118が導通すると、トランジスタ１２２がオンになる。トランジスタ122のコレクタは抵抗127、128を介してVccのライン５５に接続されている。ｐｎpトランジスタ123のベースは抵抗127、128の相互接続点に接続され、エミッタはVccのライン５５に接続されている。この結果、ｎｐｎトランジスタ122がオンになると、ｐｎｐトランジスタ123もオンになる。ｐｎpトランジスタ124のエミッタはVccのライン５５に接続され、コレクタは抵抗129、130を介してグランド側の第２の直流電源端子１ｂに接続され且つトランジスタ123のコレクタにも接続されている。Vccのライン５５とグランド側の第２の直流電源端子１ｂとの間に抵抗131、132とｎｐｎトランジスタ125との直列回路が接続されている。ｐｎpトランジスタ124のベースは抵抗131、132の相互接続点に接続されている。ｎｐｎトランジスタ125のベースは抵抗129、130の相互接続点に接続され、エミッタはグランド側の第２の直流電源端子１ｂに接続され、コレクタは抵抗131、132を介してVccのライン５５に接続されている。この保持回路107における入力段のトランジスタ122がオンになると、トランジスタ123、125もオンになる。トランジスタ125がオンになると、トランジスタ124もオンになる。トランジスタ124、125はサイリスタと等価な動作をする接続であるので、入力段のトランジスタ１２２がオフになった後もトランジスタ124、125のオンが継続する。NOT回路126はトランジスタ125のコレクタに接続されているので、トランジスタ125がオンになってコレクタが低レベルになると、NOT回路126の出力は高レベルになる。NOT回路１２６から出力された高レベルのラッチオフを示す信号はライン120とOR回路９７とライン５３とを介して図１のNOR回路４７に入力する。これにより、スイッチング素子３のオン・オフ動作が停止する。また、NOT回路126から出力された高レベルのラッチオフを示す信号はライン121とNOT回路108とを介してAND回路103に入力する。この結果、AND回路103の出力は低レベルに転換し、スイッチ105がオフになり、第３の定電流化回路103からの第３の電流I3の供給が停止する。
なお、図４及び図５におけるAND回路１０３とNOT回路108とを一体化して第１の入力が非反転、第２の入力が反転型のAND回路とすることができる。また、ラッチオフ保持回路107のトランジスタ122、123、抵抗127,128をラッチオフ開始検出回路106に含めて示すこともできる。 The latch-off holding circuit 107 illustrated with a dotted line in FIG. 5 includes four transistors 122, 123, 124, 125, one NOT circuit 126, and six resistors 127, 128, 129, 130, 131, It consists of 132. Since the base of the npn transistor 122 is connected to the anode of the second Zener diode 118 and the emitter is connected to the second DC power supply terminal 1b on the ground side, when the second Zener diode 118 is turned on, the transistor 122 is turned on. Turn on. The collector of the transistor 122 is connected to the Vcc line 55 through resistors 127 and 128. The base of the pnp transistor 123 is connected to the interconnection point of the resistors 127 and 128, and the emitter is connected to the Vcc line 55. As a result, when the npn transistor 122 is turned on, the pnp transistor 123 is also turned on. The emitter of the pnp transistor 124 is connected to the Vcc line 55, the collector is connected to the second DC power supply terminal 1b on the ground side via resistors 129 and 130, and is also connected to the collector of the transistor 123. A series circuit of resistors 131 and 132 and an npn transistor 125 is connected between the Vcc line 55 and the second DC power supply terminal 1b on the ground side. The base of the pnp transistor 124 is connected to the interconnection point of the resistors 131 and 132. The base of the npn transistor 125 is connected to the interconnection point of the resistors 129 and 130, the emitter is connected to the second DC power supply terminal 1b on the ground side, and the collector is connected to the Vcc line 55 via the resistors 131 and 132. ing. When the input stage transistor 122 in the holding circuit 107 is turned on, the transistors 123 and 125 are also turned on. When transistor 125 is turned on, transistor 124 is also turned on. Since the transistors 124 and 125 are connected to perform an operation equivalent to that of a thyristor, the transistors 124 and 125 are kept on even after the transistor 122 in the input stage is turned off. Since the NOT circuit 126 is connected to the collector of the transistor 125, when the transistor 125 is turned on and the collector becomes low level, the output of the NOT circuit 126 becomes high level. A signal indicating a high level latch-off output from the NOT circuit 126 is input to the NOR circuit 47 of FIG. 1 via the line 120, the OR circuit 97, and the line 53. Thereby, the on / off operation of the switching element 3 is stopped. A signal indicating a high level latch-off output from the NOT circuit 126 is input to the AND circuit 103 via the line 121 and the NOT circuit 108. As a result, the output of the AND circuit 103 is changed to a low level, the switch 105 is turned off, and the supply of the third current I3 from the third constant current circuit 103 is stopped.
The AND circuit 103 and NOT circuit 108 in FIGS. 4 and 5 can be integrated to form an AND circuit in which the first input is non-inverted and the second input is inverted. In addition, the transistors 122 and 123 and the resistors 127 and 128 of the latch-off holding circuit 107 can be included in the latch-off start detection circuit 106.

図４及び図５に示す過負荷保護制御回路５１は、回路構成の僅かな変形によってオートリスタート方式の過負荷保護制御回路とラッチオフ方式の過負荷保護制御回路とを得ることができるという特徴を有する。帰還制御電圧VFBを制限するための電圧制限手段として電圧制限用ツェナーダイオード133を図４及び図５において点線で示すようにVFBのライン５２とグランド側の第２の直流電源端子１ｂとの間に接続すると、オートリスタート方式の過負荷保護制御回路が得られる。逆に、電圧制限用ツェナーダイオード133を接続しないと、ラッチオフ方式の過負荷保護制御回路が得られる。
本実施例においては、第２の制御電源１５と、発光ダイオード３５及びホトトランジスタ３８を除く帰還制御電圧形成回路３４と、PWMパルス形成回路４３と、NOR回路４７と、過電流保護回路４８と、最大オン幅制限回路４９と、過負荷保護制御回路５１と、電圧制限用ツェナーダイオード133とが半導体集積回路で構成されている。電圧制限用ツェナーダイオード133が予め接続されている場合においてラッチオフ方式の過負荷保護制御回路を得る時には、電圧制限用ツェナーダイオード133を開放してラッチオフ方式の過負荷保護制御回路から電気的に分離する。これにより、量産した過負荷保護制御回路をオートリスタート方式の過負荷保護制御回路とラッチオフ方式の過負荷保護制御回路との両方に使用することができる。この結果、オートリスタート方式とラッチオフ方式との両方が要求される場合において、２種類のDC−DCコンバータの制御回路を用意する必要がなく、DC−DCコンバータのコストの低減を図ることができる。
なお、図４及び図５の電圧制限用ツェナーダイオード133を有さないラッチオフ方式の過負荷保護制御回路を備えた半導体集積回路を量産し、オートリスタート方式の過負荷保護制御回路を備えた半導体集積回路が要求された時に電圧制限用ツェナーダイオード133を図４及び図５に示すように接続することもできる。 The overload protection control circuit 51 shown in FIGS. 4 and 5 has a feature that an auto-restart type overload protection control circuit and a latch-off type overload protection control circuit can be obtained by slight modification of the circuit configuration. . As a voltage limiting means for limiting the feedback control voltage V FB , a voltage limiting Zener diode 133 is connected between the V FB line 52 and the second DC power supply terminal 1b on the ground side as shown by a dotted line in FIGS. When connected in between, an auto-restart overload protection control circuit can be obtained. Conversely, if the voltage limiting Zener diode 133 is not connected, a latch-off type overload protection control circuit can be obtained.
In the present embodiment, the second control power supply 15, the feedback control voltage forming circuit 34 excluding the light emitting diode 35 and the phototransistor 38, the PWM pulse forming circuit 43, the NOR circuit 47, the overcurrent protection circuit 48, The maximum ON width limiting circuit 49, the overload protection control circuit 51, and the voltage limiting Zener diode 133 are constituted by a semiconductor integrated circuit. When a latch-off type overload protection control circuit is obtained when the voltage-limiting Zener diode 133 is connected in advance, the voltage-limiting Zener diode 133 is opened and electrically separated from the latch-off type overload protection control circuit. . Thus, the mass-produced overload protection control circuit can be used for both the auto-restart type overload protection control circuit and the latch-off type overload protection control circuit. As a result, when both the auto-restart method and the latch-off method are required, it is not necessary to prepare two types of DC-DC converter control circuits, and the cost of the DC-DC converter can be reduced.
4 and 5 are mass-produced with a latch-off type overload protection control circuit that does not have the voltage limiting Zener diode 133, and the semiconductor integrated circuit has an auto-restart type overload protection control circuit. When the circuit is required, the voltage limiting Zener diode 133 can also be connected as shown in FIGS.

（オートリスタート保護動作）
次に、図10を参照してオートリスタート保護方式の動作を説明する。オートリスタート保護方式の過負荷保護を実行し、ラッチオフ保護方式の過負荷保護を実行しない場合には、図4及び図５に示すように電圧制限用ツェナーダイオード133をＶFBのライン５２とグランド側の第2の直流電源端子１ｂとの間に接続する。 (Auto-restart protection operation)
Next, the operation of the auto restart protection method will be described with reference to FIG. When auto-restart protection overload protection is performed and latch-off protection overload protection is not performed, the voltage limiting Zener diode 133 is connected to the V FB line 52 and the ground side as shown in FIGS. To the second DC power supply terminal 1b.

負荷１０が正常状態（非過負荷状態）の時には、出力電圧Ｖｏの異常低下はない。出力電圧Ｖｏが正常に保たれている時には、ライン５２の帰還制御電圧ＶFBがオートリスタート閾値電圧Vr1に達しない比較的低い値に保たれている。PWMパルス形成回路４３は第2の分圧点P2の帰還制御電圧Vfbに制御されたパルス幅を有するPWMパルスを形成し、スイッチング素子3をオン・オフ制御する。 When the load 10 is in a normal state (non-overload state), there is no abnormal drop in the output voltage Vo. When the output voltage Vo is normally maintained, the feedback control voltage V FB of the line 52 is maintained at a relatively low value that does not reach the auto restart threshold voltage Vr1. The PWM pulse forming circuit 43 forms a PWM pulse having a pulse width controlled by the feedback control voltage Vfb at the second voltage dividing point P2, and controls the switching element 3 on / off.

なお、負荷１０が正常状態の場合は、図4及び図５の第1及び第2の定電流化回路７１、８４から第1及び第2の電流I1、I2がバイアス電流としてライン５２に供給される。従って、帰還制御電圧VFBは発光ダイオード３６の光出力に対応するホトトランジスタ３８の電流成分に第1及び第2の電流I1、I2のバイアス成分を加算したものに基づいて決定される。 When the load 10 is in a normal state, the first and second currents I1 and I2 are supplied to the line 52 as bias currents from the first and second constant current circuits 71 and 84 shown in FIGS. The Accordingly, the feedback control voltage V FB is determined based on the current component of the phototransistor 38 corresponding to the light output of the light emitting diode 36 plus the bias components of the first and second currents I1 and I2.

負荷１０が過負荷状態になると、出力電圧Ｖｏが低下し且つトランス2の1次巻線N1、スイッチング素子3及び電流検出抵抗7を流れる電流が増大する。過電流保護回路４８において過電流検出信号Viが過電流基準電圧Ｖｏｉよりも高くなったことが検出されると、図2に示すRSフリップフロップ６２がリセットされ、ライン４６の出力信号が高レベルになるので、NOR回路４７の出力が低レベルになり、スイッチング素子3がオフに転換する。即ち、出力電圧Ｖｏの低下によって図９（B）に示すレベルよりも高くなった帰還制御電圧Vfbを電流検出信号Viが横切る前にスイッチング素子3は強制的にオフになる。これにより、トランス２に蓄積されるエネルギーが制限され、出力電圧Voは定格値まで上昇しない。また、負荷１０に流れる出力電流Ioの増大が抑制される。   When the load 10 is overloaded, the output voltage Vo decreases and the current flowing through the primary winding N1, the switching element 3 and the current detection resistor 7 of the transformer 2 increases. When it is detected in the overcurrent protection circuit 48 that the overcurrent detection signal Vi is higher than the overcurrent reference voltage Voi, the RS flip-flop 62 shown in FIG. 2 is reset and the output signal of the line 46 becomes high level. Therefore, the output of the NOR circuit 47 becomes a low level, and the switching element 3 is turned off. That is, the switching element 3 is forcibly turned off before the current detection signal Vi crosses the feedback control voltage Vfb that has become higher than the level shown in FIG. 9B due to the decrease in the output voltage Vo. Thereby, the energy stored in the transformer 2 is limited, and the output voltage Vo does not rise to the rated value. Further, an increase in the output current Io flowing through the load 10 is suppressed.

過負荷によって出力電圧Voが低下すると、発光ダイオード３６の光出力も低下し、ホトトランジスタ３８の抵抗が正常時よりも高くなる。この結果、帰還制御電圧VFBは正常時よりも上昇する。また、第２の分圧点P2の帰還制御電圧Vfbも高くなる。PWMパルス形成回路４３の比較器６０はPWMパルスの幅を広げるための出力を発生する。しかし、過電流状態が解消されていなければ、過電流保護回路４８によって再びPWMパルスの幅即ちスイッチング素子３のオン幅が制限される。 When the output voltage Vo decreases due to overload, the light output of the light emitting diode 36 also decreases, and the resistance of the phototransistor 38 becomes higher than normal. As a result, the feedback control voltage V FB rises higher than normal. Further, the feedback control voltage Vfb at the second voltage dividing point P2 also increases. The comparator 60 of the PWM pulse forming circuit 43 generates an output for widening the width of the PWM pulse. However, if the overcurrent state is not solved, the overcurrent protection circuit 48 limits the width of the PWM pulse, that is, the ON width of the switching element 3 again.

上述のような過電流状態において帰還制御電圧VFBが図４及び図５のトランジスタ７２のベース・エミッタ間を逆バイアスするレベルまで上昇すると、このトランジスタ７２はオフになり、第１の定電流化回路７１からの第１の電流（バイアス電流）I1の供給が停止する。しかし遅延スイッチ８５は既にオンになっているので、第２の定電流化回路８４からの第２の電流I2の供給は継続する。本実施例において第２の定電流化回路８４の第２の電流I2は第１の定電流化回路７１の第１の電流I1よりも大幅に小さい値（例えば２０μA）に設定されている。第１の定電流化回路７１から十分に大きい第１の電流I1が供給されている時には、出力電圧Voの変動によってホトトランジスタ３８の電流の変動があっても、帰還ネットワークのコンデンサ４０、４２が迅速に充電され、帰還制御電圧VFBは少ない遅れで出力電圧Voに対して比較的良好に追従する。しかし、第１の定電流化回路７１からの第１の電流I1の供給が無くなり、第２の定電流化回路８４から比較的小さい第２の電流I2のみが供給される状態になると、コンデンサ４０，４２の充電時間が長くなり、帰還制御電圧VFBは、図１０（A）のｔ2〜ｔ3区間に示すように正常負荷時よりもゆっくりと上昇し、帰還制御電圧VFBがオートリスタート閾値電圧Ｖｒ１に達するまでの時間が長くなる。従って、比較的小さい第２の電流I2を供給する第２の定電流化回路８４は、オートリスタート開始の遅延検出に使用されている。図１０（Ｂ）に示すように帰還制御電圧VFBがオートリスタート閾値電圧Ｖｒ１に達するまでの期間（ｔ２〜ｔ３）には、スイッチング素子３がPWMパルスによってオン・オフ制御される。このため、図１０（Ｃ）に示すように第１の制御直流電圧Vccは正常値Vcc2（12V）に保たれる。 When the feedback control voltage V FB rises to a level that reversely biases between the base and emitter of the transistor 72 of FIGS. 4 and 5 in the overcurrent state as described above, the transistor 72 is turned off and the first constant current is set. The supply of the first current (bias current) I1 from the circuit 71 is stopped. However, since the delay switch 85 is already turned on, the supply of the second current I2 from the second constant current circuit 84 continues. In the present embodiment, the second current I2 of the second constant current circuit 84 is set to a value (for example, 20 μA) that is significantly smaller than the first current I1 of the first constant current circuit 71. When the sufficiently large first current I1 is supplied from the first constant current circuit 71, the feedback network capacitors 40 and 42 are not affected even if the current of the phototransistor 38 varies due to the variation of the output voltage Vo. Charged quickly, the feedback control voltage V FB follows the output voltage Vo relatively well with little delay. However, when the supply of the first current I1 from the first constant current circuit 71 is lost and only the relatively small second current I2 is supplied from the second constant current circuit 84, the capacitor 40 42, the charging time becomes longer, and the feedback control voltage V FB rises more slowly than during normal load as shown in the interval t2 to t3 in FIG. 10A, and the feedback control voltage V FB becomes the auto-restart threshold voltage. The time to reach Vr1 becomes longer. Therefore, the second constant current circuit 84 that supplies the relatively small second current I2 is used for delay detection at the start of auto-restart. As shown in FIG. 10B, during the period (t2 to t3) until the feedback control voltage VFB reaches the auto-restart threshold voltage Vr1, the switching element 3 is ON / OFF controlled by the PWM pulse. Therefore, as shown in FIG. 10C, the first control DC voltage Vcc is maintained at the normal value Vcc2 (12V).

コンデンサ４０、４２が第２の電流I2で徐々に充電され、図１０（Ａ）に示すように帰還制御電圧VFBがt３時点でオートリスタート閾値電圧Vr1（６．６V）に達すると、図５に示すオートリスタート開始検出回路９４の第１のツェナーダイオード９８が導通する。オートリスタート閾値電圧Vr1 は、ツェナーダイオード９８のツェナー電圧VZDとトランジスタ101のベース・エミッタ間電圧VBEとの和VZD＋VBEに設定されている。ベース・エミッタ間電圧VBEがツェナー電圧VZDよりも大幅に小さい時には、ツェナー電圧VZDをオートリスタート閾値電圧Vr1と見做すこともできる。なお、図１０のｔ3時点よりも前に過電流状態又は過負荷状態が解消すると、第１のツェナーダイオード９８が導通する前にＤＣ−ＤＣコンバータは正常動作に戻る。従って、第２の定電流化回路８４によるオートリスタート開始の遅延時間は、一過性の過負荷によるスイッチング素子３のオン・オフ制御の停止に寄与する。 When the capacitors 40 and 42 are gradually charged with the second current I2 and the feedback control voltage V FB reaches the auto restart threshold voltage Vr1 (6.6 V) at time t3 as shown in FIG. The first Zener diode 98 of the auto-restart start detection circuit 94 shown in FIG. The auto-restart threshold voltage Vr1 is set to the sum V ZD + V BE of the Zener voltage V ZD of the Zener diode 98 and the base-emitter voltage V BE of the transistor 101. When the base-emitter voltage V BE is much smaller than the Zener voltage V ZD may also be regarded as auto-restart threshold voltage Vr1 the Zener voltage V ZD. When the overcurrent state or the overload state is eliminated before the time t3 in FIG. 10, the DC-DC converter returns to the normal operation before the first Zener diode 98 is turned on. Therefore, the delay time of the auto-restart start by the second constant current circuit 84 contributes to the stop of the on / off control of the switching element 3 due to a transient overload.

図１０のｔ3時点で帰還制御電圧VFBがオートリスタート閾値電圧Vr1に達し、第１のツェナーダイオード９８がオンになると、トランジスタ101もオンになり、NOT回路1０2の出力がオートリスタート開始を示す高レベルになり、既に説明したように図１のスイッチング素子３のオン・オフ制御が停止する。同時にAND回路103の出力が高レベルになり、第３のスイッチ105がオンになり、第３の定電流化回路103から第３の電流I3がライン５２に供給される。第３の定電流化回路103は比較的高い第１の制御直流電圧Vccのライン５５に接続され且つ第２の電流I2よりも大きい第３の電流I3を供給するので、帰還制御電圧VFBは急激に上昇する。しかし、オートリスタート動作させるために電圧制限用ツェナーダイオード133が接続され、この電圧制限用ツェナーダイオード133の制限電圧VZ（例えば８．２V）がオートリスタート閾値電圧Vr1とラッチオフ閾値電圧Vr2との間に設定されていると、帰還制御電圧VFBがラッチオフ閾値電圧Vr2に達する前に制限電圧Vzに制限され、ラッチオフ保護方式に従う動作は生じない。これを図１０（Ａ）のｔ3〜ｔ４に示す。 When the feedback control voltage V FB reaches the autorestart threshold voltage Vr1 at time t3 in FIG. 10 and the first Zener diode 98 is turned on, the transistor 101 is also turned on, and the output of the NOT circuit 102 indicates a high level indicating the start of autorestart. As described above, the on / off control of the switching element 3 in FIG. 1 is stopped. At the same time, the output of the AND circuit 103 becomes high level, the third switch 105 is turned on, and the third current I 3 is supplied from the third constant current circuit 103 to the line 52. Since the third constant current circuit 103 is connected to the line 55 of the relatively high first control DC voltage Vcc and supplies a third current I3 larger than the second current I2, the feedback control voltage V FB is It rises rapidly. However, the zener diode 133 is a voltage limiting is connected in order to auto-restart operation, while limiting the voltage V Z of the voltage limiting Zener diode 133 (eg 8.2V) is the auto-restart threshold voltage Vr1 and latch off threshold voltage Vr2 Is set to the limit voltage Vz before the feedback control voltage V FB reaches the latch-off threshold voltage Vr2, and the operation according to the latch-off protection scheme does not occur. This is shown at t3 to t4 in FIG.

図１０のｔ3時点でスイッチング素子３のオン・オフ動作が停止すると、図１のトランス２の３次巻線N3へのエネルギーの供給も停止し、第１の制御電源用コンデンサ１３から得られる第１の制御直流電圧Vccが図１０（C）のｔ3〜ｔ4に示すように徐々に低下する。第１の制御直流電圧Vccがスイッチング素子３の制御回路のカットオフ電圧Vcc１まで低下すると、第２の制御直流電圧Vｒｅｇがゼロになり、トランジスタ７２がオフになり、第１のツエナーダイオード９８もオフになり、この結果として、第３のスイッチ１０５もオフになる。これにより、帰還制御電圧VFBがオートリスタート閾値電圧Vr1よりも低下する。スイッチング素子３は、図１０のｔ３〜ｔ４期間、ｔ６〜ｔ７期間のみでなく、第２の制御直流電圧Vｒｅｇがゼロのｔ４〜ｔ５期間、ｔ７〜ｔ８期間においてオンオフ動作（PWM動作）を停止している。第２の制御直流電圧Vｒｅｇがゼロのｔ４〜ｔ５期間、ｔ７〜ｔ８期間においては、第１の制御電源用コンデンサ１３の消費電力が減るために、起動抵抗１４を介して第１の制御電源用コンデンサ１３が充電され、第１の制御直流電圧Vccが徐々に増大する。第１の制御直流電圧Vccがスイッチング素子３の制御回路を動作させることが可能な電圧Vcc2（例えば１２V）に達すると、第２の制御電源１５から第２の制御直流電圧Vｒｅｇの供給が開始し、再びスイッチング素子３のPWM制御が開始する。その後、過電流状態が解消していなければ図１０のｔ１〜ｔ５期間、ｔ５〜ｔ８期間と同一の動作が繰返して生じる。図１０においてスイッチング素子３のPWM制御はｔ2〜ｔ3区間、ｔ5〜ｔ6区間等で間欠的に実行される。本願では、図１０（B）に示すスイッチング素子３のPWMパルスによる間欠制御をオートリスタート保護方式の過負荷保護制御と呼んでいる。 When the on / off operation of the switching element 3 is stopped at time t3 in FIG. 10, the supply of energy to the tertiary winding N3 of the transformer 2 in FIG. 1 is also stopped, and the first control power supply capacitor 13 is obtained. 1 control DC voltage Vcc gradually decreases as indicated by t3 to t4 in FIG. When the first control DC voltage Vcc drops to the cut-off voltage Vcc1 of the control circuit of the switching element 3, the second control DC voltage Vreg becomes zero, the transistor 72 is turned off, and the first Zener diode 98 is also turned off. As a result, the third switch 105 is also turned off. As a result, the feedback control voltage V FB falls below the auto restart threshold voltage Vr1. The switching element 3 stops the on / off operation (PWM operation) not only in the period t3 to t4 and the period t6 to t7 in FIG. 10 but also in the period t4 to t5 and t7 to t8 in which the second control DC voltage Vreg is zero. ing. In the period t4 to t5 and the period t7 to t8 when the second control DC voltage Vreg is zero, the power consumption of the first control power supply capacitor 13 is reduced, so that the first control power supply The capacitor 13 is charged, and the first control DC voltage Vcc gradually increases. When the first control DC voltage Vcc reaches a voltage Vcc2 (for example, 12V) that can operate the control circuit of the switching element 3, supply of the second control DC voltage Vreg from the second control power supply 15 is started. Then, the PWM control of the switching element 3 starts again. Thereafter, if the overcurrent state is not eliminated, the same operation as that in the period t1 to t5 and the period t5 to t8 in FIG. 10 occurs repeatedly. In FIG. 10, the PWM control of the switching element 3 is intermittently executed in the t2 to t3 interval, the t5 to t6 interval, and the like. In this application, the intermittent control by the PWM pulse of the switching element 3 shown in FIG. 10 (B) is called the overload protection control of the auto restart protection system.

もし、過負荷状態が解消されると、スイッチング素子３の正常なオン・オフ動作が開始する。過負荷状態が解消しない場合には、図１０に示すオートリスタート動作が繰返して継続する。オートリスタート動作が継続しても、過電圧保護回路４８によってスイッチング素子３の最大電流値（振幅）が制限されているので、スイッチング素子３を含むDC−DCコンバータ及び負荷１０は保護されている。負荷１０の短絡等の重度の過負荷状態でない場合には、オートリスタート保護方式の過負荷保護回路で十分なことが多い。短絡等の重度の過負荷の場合にはオートリスタート方式の保護は、ラッチオフ保護方式の保護に比べて劣るが、出力電流の瞬時変動の大きい負荷の場合に、オートリスタート保護方式の保護は、電力供給を継続できる点でラッチオフ保護方式の保護に比べて優れている。   If the overload state is eliminated, the normal on / off operation of the switching element 3 starts. If the overload state is not resolved, the auto restart operation shown in FIG. 10 continues repeatedly. Even if the auto-restart operation continues, since the maximum current value (amplitude) of the switching element 3 is limited by the overvoltage protection circuit 48, the DC-DC converter including the switching element 3 and the load 10 are protected. When the load 10 is not in a severe overload state such as a short circuit, an overload protection circuit of the auto restart protection method is often sufficient. In the case of a heavy overload such as a short circuit, the auto-restart protection is inferior to the latch-off protection, but in the case of a load with a large instantaneous change in output current, the auto-restart protection is This is superior to the latch-off protection method in that the supply can be continued.

（ラッチオフ保護動作）
図１１を参照してラッチオフ保護方式の過負荷保護動作を説明する。ラッチオフ保護方式の過負荷保護の場合には、図４、及び図５に示す電圧制限用ツェナーダイオード133をライン５２とグランド側の第２の直流電源端子１ｂとの間に接続しない過負荷保護制御回路５１を構成する。 (Latch-off protection operation)
The overload protection operation of the latch-off protection method will be described with reference to FIG. In the case of latch-off protection overload protection, overload protection control in which the voltage limiting Zener diode 133 shown in FIGS. 4 and 5 is not connected between the line 52 and the second DC power supply terminal 1b on the ground side. The circuit 51 is configured.

図１１の横軸は時間ｔを示し、縦軸は帰還制御電圧VFBを示している。今、ｔ2時点で過負荷状態即ち過電流状態が生じれば、図１０のオートリスタート保護方式の場合と同様に過電流保護回路４８が動作し、スイッチング素子３に流れる電流の最大値（ピーク値）が過電流保護基準電圧Ｖｏｉに制限され、PWMパルス幅が制限される。過負荷状態の時には、出力電圧Voが低下するので、この出力電圧Voに反比例的に帰還制御電圧VFBは上昇し、過電流保護基準電圧Ｖｏｉよりも高くなる。帰還制御電圧VFBが図１１の基準電圧Vroよりも高くなると、図４及び図５のトランジスタ７２がオフになり、第１の定電流化回路７１からの第１の電流I1の供給が停止し、第２の定電流化回路８４からの第２の電流I2のみが供給される。図１１のｔ2〜ｔ3区間では、図１０のｔ2〜ｔ3区間と同一の過電流保護動作が生じる。オートリスタート保護方式の場合と同様に、図１１のｔ3時点で帰還制御電圧VFBがオートリスタート閾値電圧Vr1に達すると、オートリスタート開始検出回路９４から高レベルのオートリスタート開始を示す信号が出力され、オートリスタート保護方式の場合と同様にスイッチング素子３のオン・オフ動作が停止する。同時に図４及び図５に示す第３のスイッチ105がオンになり、第３の定電圧化回路103から第３の電流I3がライン５２に供給される。この第３の定電流化回路103からの第３の電流I3の供給開始もオートリスタート方式と同一である。ラッチオフ保護方式とオートリスタート保護方式とで異なる点は、ラッチオフ保護方式の過負荷保護制御回路５１は電圧制限用ツェナーダイオード133を有さないので、帰還制御電圧VFBの上昇がクランプされずに上昇してラッチオフ閾値電圧Vr2を横切ることである。図１１のｔ4時点で帰還制御電圧VFBがラッチオフ閾値電圧Vr2を横切ると、図５の第２のツェナーダイオード118が導通してラッチオフ開始を示す信号が得られる。ラッチオフ開始検出回路106からラッチオフ開始を示す信号が得られると、これがラッチオフ保持回路107で保持され、ラッチオフ保持回路107から継続してラッチオフ指令を示す高レベル信号が得られる。ラッチオフ保持回路107からラッチオフ指令を示す信号が得られると、既に説明したようにスイッチング素子３のオン・オフ動作の停止が継続する。ｔ4時点で保持回路107からラッチオフ指令が発生すると、既に説明したようにAND回路103の出力が低レベルになり、スイッチ105がオフになり、第３の定電流化回路104からの第３の電流I3のライン５２に対する供給が停止する。図１０のオートリスタート保護方式の場合と同様に第１の制御電源用コンデンサ１３から得られる第１の制御直流電圧Vccが制御回路を維持できる値に保たれている間は帰還制御電圧VFBが比較的高い値に保たれるが、第１の制御直流電圧Vccがｔ5時点で制御回路の動作を維持できなくなると、帰還制御電圧VFBが低下し、帰還制御電圧VFBは零になる。しかし、制御回路による帰還制御動作が停止しても、抵抗１４を介してコンデンサ１３の充電電流が流れるので、第１の制御直流電圧Vccは零にならず、ラッチオフ保持回路107のラッチ動作は継続する。ＤＣ−ＤＣコンバータに対する直流電圧の供給をオフにすると、第１の制御直流電圧Vccが零になり、ラッチオフ保持回路107のラッチオフ指令の保持も解除される。 The horizontal axis in FIG. 11 indicates time t, and the vertical axis indicates the feedback control voltage V FB . If an overload state, that is, an overcurrent state occurs at time t2, the overcurrent protection circuit 48 operates as in the case of the auto-restart protection method of FIG. 10, and the maximum value (peak value) of the current flowing through the switching element 3 is activated. ) Is limited to the overcurrent protection reference voltage Voi, and the PWM pulse width is limited. Since the output voltage Vo decreases in the overload state, the feedback control voltage VFB increases in inverse proportion to the output voltage Vo and becomes higher than the overcurrent protection reference voltage Voi. When the feedback control voltage V FB becomes higher than the reference voltage Vro in FIG. 11, the transistor 72 in FIGS. 4 and 5 is turned off, and the supply of the first current I1 from the first constant current circuit 71 is stopped. Only the second current I2 from the second constant current circuit 84 is supplied. In the period t2 to t3 in FIG. 11, the same overcurrent protection operation as that in the period t2 to t3 in FIG. 10 occurs. Similarly to the auto-restart protection method, when the feedback control voltage V FB reaches the auto-restart threshold voltage Vr1 at time t3 in FIG. 11, a signal indicating a high-level auto-restart start is output from the auto-restart start detection circuit 94. As in the case of the auto restart protection method, the on / off operation of the switching element 3 is stopped. At the same time, the third switch 105 shown in FIGS. 4 and 5 is turned on, and the third current I 3 is supplied from the third constant voltage circuit 103 to the line 52. The supply of the third current I3 from the third constant current circuit 103 is the same as the auto restart method. The difference between the latch-off protection method and the auto-restart protection method is that the overload protection control circuit 51 of the latch-off protection method does not have the voltage limiting Zener diode 133, so the increase of the feedback control voltage V FB rises without being clamped And crossing the latch-off threshold voltage Vr2. When the feedback control voltage V FB crosses the latch-off threshold voltage Vr2 at time t4 in FIG. 11, the second Zener diode 118 in FIG. 5 conducts and a signal indicating the start of latch-off is obtained. When a signal indicating the start of latch-off is obtained from the latch-off start detection circuit 106, this is held by the latch-off holding circuit 107, and a high-level signal indicating a latch-off command is continuously obtained from the latch-off holding circuit 107. When a signal indicating a latch-off command is obtained from the latch-off holding circuit 107, the on / off operation of the switching element 3 continues to be stopped as described above. When a latch-off command is generated from the holding circuit 107 at time t4, the output of the AND circuit 103 becomes low level as described above, the switch 105 is turned off, and the third current from the third constant current circuit 104 is output. The supply of I3 to the line 52 is stopped. As in the case of the auto-restart protection method of FIG. 10, while the first control DC voltage Vcc obtained from the first control power supply capacitor 13 is maintained at a value that can maintain the control circuit, the feedback control voltage V FB is Although maintained at a relatively high value, when the first control DC voltage Vcc cannot maintain the operation of the control circuit at the time t5, the feedback control voltage V FB decreases and the feedback control voltage V FB becomes zero. However, even if the feedback control operation by the control circuit is stopped, the charging current of the capacitor 13 flows through the resistor 14, so the first control DC voltage Vcc does not become zero, and the latch operation of the latch-off holding circuit 107 continues. To do. When the supply of the DC voltage to the DC-DC converter is turned off, the first control DC voltage Vcc becomes zero, and the latch-off command held by the latch-off holding circuit 107 is also released.

本実施例は次の効果を有する。
（１）帰還制御電圧ＶFBを制限する電圧制限ツェナーダイオード133を接続すると、オートリスタート保護方式の保護となり、接続しないとラッチオフ保護方式の保護になる。従って、共通の過負荷保護回路５１をオートリスタート保護方式とラッチオフ保護方式との両方に使用することができ、ＤＣ−ＤＣコンバータの制御回路のコストの低減を図ることができる。
（２） 第1、第2及び第3の定電流化回路７１，８４、104を設け、これ等を選択的に使用することによってオートリスタート開始及びラッチオフ開始を容易且つ正確に検出することができる。
（３） 第1及び第2の定電流化回路７１，８４は第2の制御直流電圧Vregのライン５４に接続し、第3の定電流化回路104を第2の制御直流電圧Vregよりも高い第1の制御直流電圧Vccのライン５５に接続したので、ラッチオフ保護方式の場合に、ラッチオフの検出を遅延して行い、誤動作を防止することができる。
（４） 電源起動遅延回路８６を設け、起動後に第２のスイッチとしての遅延スイッチ８５をオンにして第2の定電流化回路８４から第2の電流I2を供給するので、起動期間における帰還制御電圧VFBの急激な上昇によるオートリスタート開始の誤検出を防ぐことができる。
（５） ラッチオフ保持回路107は、第1の制御直流電圧Vccのライン５５に接続されているので、スイッチング素子3のオフ時においても動作を継続することができる。即ち、ライン５５は起動抵抗１４を介して第１の直流電源端子１aに接続されているので、スイッチング素子３のオフ期間であっても第1の制御直流電圧があり、保持回路107の電源として好適である。
（６）第１及び第2の定電流化回路７１、８４は逆流阻止ダイオード７３によって第３の定電流化回路104から分離されているので、ラッチオフ保護とオートリスタート保護を選択して行うことが可能になる。 This embodiment has the following effects.
(1) When the voltage limiting Zener diode 133 that limits the feedback control voltage V FB is connected, protection of the auto-restart protection method is provided, and when not connected, protection of the latch-off protection method is provided. Therefore, the common overload protection circuit 51 can be used for both the auto-restart protection method and the latch-off protection method, and the cost of the control circuit of the DC-DC converter can be reduced.
(2) The first, second and third constant current circuits 71, 84, 104 are provided, and by selectively using these circuits, the auto-restart start and the latch-off start can be detected easily and accurately. .
(3) The first and second constant current circuits 71 and 84 are connected to the line 54 of the second control DC voltage Vreg, and the third constant current circuit 104 is higher than the second control DC voltage Vreg. Since it is connected to the line 55 of the first control DC voltage Vcc, in the case of the latch-off protection method, detection of latch-off can be delayed and malfunctions can be prevented.
(4) Since the power supply startup delay circuit 86 is provided and the delay switch 85 as the second switch is turned on after the startup and the second current I2 is supplied from the second constant current circuit 84, the feedback control during the startup period It is possible to prevent erroneous detection of auto-restart start due to a rapid rise in voltage V FB .
(5) Since the latch-off holding circuit 107 is connected to the line 55 of the first control DC voltage Vcc, the operation can be continued even when the switching element 3 is turned off. That is, since the line 55 is connected to the first DC power supply terminal 1 a via the starting resistor 14, there is a first control DC voltage even during the OFF period of the switching element 3. Is preferred.
(6) Since the first and second constant current circuits 71 and 84 are separated from the third constant current circuit 104 by the backflow prevention diode 73, latch-off protection and auto-restart protection can be selected and performed. It becomes possible.

次に、図１２〜図１４を参照して実施例２のDC−DCコンバータの過負荷保護制御回路５１aを説明する。なお、実施例２のDC−DCコンバータにおける過電圧保護制御回路５１a以外の部分は実施例１と同一であるので、この説明を省略し、実施例２の説明においても必要に応じて図１〜図１１を参照する。   Next, the overload protection control circuit 51a of the DC-DC converter according to the second embodiment will be described with reference to FIGS. The portions other than the overvoltage protection control circuit 51a in the DC-DC converter according to the second embodiment are the same as those of the first embodiment, and thus the description thereof is omitted. In the description of the second embodiment, FIGS. 11 is referred to.

図１２の過負荷保護制御回路５１aは、図１に示すPWMパルス形成回路４３等と共に半導体集積回路で構成されている。この過負荷保護制御回路５１aは、図５の過負荷保護制御回路５１から第３の定電流化回路103、第３のスイッチ105、オートリスタート開始検出回路９４、逆流阻止ダイオード７３、AND回路103、及びNOT回路１０８を省き、これ等の代わりにラッチオフ開始検出回路106aとラッチオフ判定回路106ｂと過負荷保護制御信号形成回路140とを設けたものに相当する。図１２において新たに設けられた回路106a、106ｂ、140以外は図５と同一に形成されているので、共通する部分に同一の参照符号を付し、これ等の説明を省略する。   The overload protection control circuit 51a shown in FIG. 12 is composed of a semiconductor integrated circuit together with the PWM pulse forming circuit 43 shown in FIG. The overload protection control circuit 51a includes the third constant current circuit 103, the third switch 105, the auto restart start detection circuit 94, the backflow prevention diode 73, the AND circuit 103, the overload protection control circuit 51 of FIG. The NOT circuit 108 is omitted, and a latch-off start detection circuit 106a, a latch-off determination circuit 106b, and an overload protection control signal forming circuit 140 are provided instead. 12 are the same as those in FIG. 5 except for the circuits 106a, 106b, and 140 newly provided, and therefore, common portions are denoted by the same reference numerals and description thereof will be omitted.

図１２のラッチオフ開始検出回路106aは、図５のラッチオフ開始検出回路106と同様な機能を有し、ライン５２の帰還制御電圧VFBが図１０及び図１１に示すラッチオフ閾値電圧Vr2よりも高くなった時に高レベル出力を発生するように構成されている。即ち、ラッチオフ開始検出回路106aは、図５と同様にVFBのライン５２とグランド側の第２の直流電源端子１ｂとの間に接続されたツェナーダイオード118と抵抗119との直列回路を有し、更に、抵抗150とｎｐｎトランジスタ151とNOT回路152とを有する。トランジスタ151のベースはツェナーダイオード118のアノードに接続され、エミッタはグランド側の第２の直流電源端子１ｂに接続され、コレクタは抵抗150を介してVreg のライン５４に接続されている。NOT回路152はトランジスタ151のコレクタに接続されている。従って、帰還制御電圧VFBがラッチオフ閾値電圧Vr２よりも高くなると、ツェナーダイオード118が導通し、トランジスタ151がオンになり、NOT回路152の出力ライン153の電圧V153が高レベル（H）になる。ライン153の電圧V153はラッチオフ判定回路106ｂに送られると共にライン154を介して過負荷保護制御信号形成回路140にも送られる。 The latch-off start detection circuit 106a in FIG. 12 has the same function as the latch-off start detection circuit 106 in FIG. 5, and the feedback control voltage V FB on the line 52 becomes higher than the latch-off threshold voltage Vr2 shown in FIGS. It is configured to generate a high level output when That is, the latch-off start detection circuit 106a has a series circuit of a Zener diode 118 and a resistor 119 connected between the VFB line 52 and the second DC power supply terminal 1b on the ground side, as in FIG. Furthermore, a resistor 150, an npn transistor 151, and a NOT circuit 152 are provided. The base of the transistor 151 is connected to the anode of the Zener diode 118, the emitter is connected to the second DC power supply terminal 1b on the ground side, and the collector is connected to the Vreg line 54 via the resistor 150. The NOT circuit 152 is connected to the collector of the transistor 151. Therefore, when the feedback control voltage V FB is higher than latchoff threshold voltage Vr2, conductive zener diode 118, the transistor 151 is turned on, the voltage V153 of the output line 153 of the NOT circuit 152 goes high (H). The voltage V153 on the line 153 is sent to the latch-off determination circuit 106b and also sent to the overload protection control signal forming circuit 140 via the line 154.

ラッチオフ過負荷保護判定回路106ｂは、ラッチオフ開始検出回路106aの出力と過負荷保護制御信号形成回路140の出力とに基づいてラッチオフ制御すべきであるか否かを判定するものであって、AND回路155と２つの抵抗156,157とから成る。AND回路155の一方の入力端子はライン153を介してラッチオフ開始検出回路106aのNOT回路152に接続され、この他方の入力端子はライン161を介して過負荷保護制御信号形成回路140に接続されている。このAND回路155は２つの入力が同時に高レベルの時にラッチオフ制御を示す高レベル信号を出力する。２つの抵抗156、157の直列回路はAND回路155の出力端子とグランド側の第２の直流電源端子１ｂとの間に接続されている。２つの抵抗156,157の相互接続点はトランジスタ122のベースに接続されている。従って、AND回路155がラッチオフ制御の開始を判定した時にトランジスタ122がオンになる。トランジスタ122を含む図１２のラッチオフ保持回路107は図５で同一符号で示すものと同一であるので、ラッチオフを示すAND回路155の高レベル出力はラッチオフ保持回路107で保持され、NOT回路126の出力ライン120も高レベルになる。 The latch-off overload protection determination circuit 106b determines whether or not to perform latch-off control based on the output of the latch-off start detection circuit 106a and the output of the overload protection control signal formation circuit 140, and is an AND circuit. 155 and two resistors 156 and 157. One input terminal of the AND circuit 155 is connected to the NOT circuit 152 of the latch-off start detection circuit 106a via the line 153, and the other input terminal is connected to the overload protection control signal forming circuit 140 via the line 161. Yes. The AND circuit 155 outputs a high level signal indicating latch-off control when the two inputs are simultaneously at a high level. The series circuit of the two resistors 156 and 157 is connected between the output terminal of the AND circuit 155 and the second DC power supply terminal 1b on the ground side. The interconnection point of the two resistors 156 and 157 is connected to the base of the transistor 122. Accordingly, the transistor 122 is turned on when the AND circuit 155 determines the start of the latch-off control. The latch-off holding circuit 107 in FIG. 12 including the transistor 122 is the same as that shown in FIG. 5 with the same reference numeral, so that the high-level output of the AND circuit 155 indicating latch-off is held in the latch-off holding circuit 107 and Line 120 is also high.

過負荷保護制御信号形成回路140は、 過電流保護回路４８から過電流検出信号が得られているか又はスイッチング素子３が最大オン幅で制御され且つラッチオフ開始検出回路１０６ａからラッチオフ保護方式による過負荷保護の開始を示していない信号が得られている時に第１の所定時間Ｔ１を計測し、第１の所定時間Ｔ１の計測終了時に計測終了信号を出力し、過電流保護回路４８から過電流検出信号が得られているか又はスイッチング素子３が最大オン幅で制御され且つラッチオフ開始検出回路１０６ａからラッチオフ保護方式による過負荷保護の開始を示す信号が得られている時に第１の所定時間Ｔ１よりも長い第２の所定時間Ｔ２を計測し、前記第２の所定時間Ｔ２の計測終了時に計測終了信号を出力するタイマー手段としてのカウンタ144と、タイマー手段から得られた第１の所定時間Ｔ１の計測終了信号又は第２の所定時間Ｔ２の計測終了信号に応答してスイッチング素子３をオフ制御する信号を発生する過負荷保護制御信号出力回路としてのRSフリップフロップ145とを有する。更に詳しくは、過負荷保護制御信号形成回路140は、オートリスタート保護方式及びラッチオフ保護方式の過負荷保護制御を実行するためのものであって、OR回路141とRSフリップフロップ142とAND回路143とカウンタ144と過負荷保護制御信号出力回路としてのRSフリップフロップ145と最大オン幅判定手段１４９とから成る。なお、過負荷保護制御信号形成回路140からRSフリップフロップ145を除いた部分を、タイマー手段と呼ぶこともできる。
タイマー手段を構成するカウンタ１４４は、図１及び図２の過電流保護回路４８から得られた電流検出信号Ｖｉが過電流基準電圧Ｖｏｉに達したことを示す信号及びラッチオフ開始検出回路１０６ａから得られたラッチオフによる過負荷保護の開始を示していない信号とＰＷＭパルス形成回路４３から得られるＰＷＭ信号に同期したクロックパルスＣＬＫに応じて第１の所定時間Ｔ1を計測し、第１の所定時間Ｔ１の計測終了時に計測終了信号を出力するか、又は過電流保護回路４８から得られた電流検出信号Ｖｉが過電流基準電圧Ｖｏｉに達したことを示す信号及びラッチオフ開始検出回路１０６ａから得られたラッチオフによる過負荷保護の開始を示す信号に応答して第１の所定時間Ｔ１よりも長い第２の所定時間Ｔ２を計測し、第２の所定時間Ｔ２の計測終了時に計測終了信号を出力する。
過負荷保護制御信号出力回路としてのRSフリップフロップ145は、カウンタ１４４から得られた第１の所定時間Ｔ１の計測終了信号又は第２の所定時間Ｔ２の計測終了信号に応答してスイッチング素子３をオフ制御する信号を発生し、電源オンリセットパルス発生回路９３から得られた電源オンリセットパルスに応答してスイッチング素子３をオフ制御する信号の発生を終了させるものである。
この実施例２のRSフリップフロップ145をリセットするために図７に示す電源オンリセットパルス発生回路９３が兼用されている。電源オンリセットパルス発生回路９３は既に説明したように、第1の制御電源電圧Ｖｃｃがスイッチング素子３のオン・オフ制御を行うことが可能なレベルＶｃｃ２まで上昇した時に電源オンリセットパルスを発生する。なお、図７に示す電源オンリセットパルス発生回路９３を兼用しないで過負荷保護制御信号形成回路140専用の電源オンリセットパルス発生回路を設けることもできる。
過負荷保護制御信号出力回路１４５から得られたスイッチング素子３をオフ制御する信号とラッチオフ開始検出回路106ａを介してラッチオフ保持回路１０７から得られたラッチオフによる過負荷保護を示す信号とのいずれにも応答してスイッチング素子３をオフに制御するオフ制御手段としてＯＲ回路９７、図１のＮＯＲ回路４７等が設けられている。 The overload protection control signal forming circuit 140 has an overcurrent detection signal obtained from the overcurrent protection circuit 48 or the switching element 3 is controlled with the maximum on-width and the latch-off start detection circuit 106a performs overload protection by the latchoff protection method. The first predetermined time T1 is measured when a signal not indicating the start of the signal is obtained, a measurement end signal is output at the end of the measurement of the first predetermined time T1, and the overcurrent detection signal is output from the overcurrent protection circuit 48. Is longer than the first predetermined time T1 when the switching element 3 is controlled at the maximum ON width and a signal indicating the start of overload protection by the latch-off protection method is obtained from the latch-off start detection circuit 106a. Counting as a timer means for measuring the second predetermined time T2 and outputting a measurement end signal at the end of the measurement of the second predetermined time T2. And an overload protection control for generating a signal for turning off the switching element 3 in response to the measurement end signal of the first predetermined time T1 or the measurement end signal of the second predetermined time T2 obtained from the timer means. RS flip-flop 145 as a signal output circuit. More specifically, the overload protection control signal forming circuit 140 is for executing the overload protection control of the auto-restart protection method and the latch-off protection method, and includes an OR circuit 141, an RS flip-flop 142, an AND circuit 143, It comprises a counter 144, an RS flip-flop 145 as an overload protection control signal output circuit, and a maximum ON width determination means 149. The portion excluding the RS flip-flop 145 from the overload protection control signal forming circuit 140 can also be called timer means.
The counter 144 constituting the timer means is obtained from the signal indicating that the current detection signal Vi obtained from the overcurrent protection circuit 48 of FIGS. 1 and 2 has reached the overcurrent reference voltage Voi and the latch-off start detection circuit 106a. The first predetermined time T1 is measured according to the signal not indicating the start of overload protection due to latch-off and the clock pulse CLK synchronized with the PWM signal obtained from the PWM pulse forming circuit 43, and the first predetermined time T1 is measured. A measurement end signal is output at the end of measurement, or a signal indicating that the current detection signal Vi obtained from the overcurrent protection circuit 48 has reached the overcurrent reference voltage Voi and a latchoff obtained from the latchoff start detection circuit 106a In response to a signal indicating the start of overload protection, a second predetermined time T2 longer than the first predetermined time T1 is measured, and the second place A measurement end signal is output at the end of the measurement of the fixed time T2.
The RS flip-flop 145 serving as an overload protection control signal output circuit activates the switching element 3 in response to the measurement end signal of the first predetermined time T1 or the measurement end signal of the second predetermined time T2 obtained from the counter 144. A signal for off control is generated, and generation of a signal for off control of the switching element 3 is terminated in response to the power on reset pulse obtained from the power on reset pulse generation circuit 93.
In order to reset the RS flip-flop 145 of the second embodiment, the power-on reset pulse generating circuit 93 shown in FIG. 7 is also used. As already described, the power-on reset pulse generation circuit 93 generates a power-on reset pulse when the first control power supply voltage Vcc rises to a level Vcc2 at which the on / off control of the switching element 3 can be performed. Note that a power-on reset pulse generation circuit dedicated to the overload protection control signal formation circuit 140 can be provided without using the power-on reset pulse generation circuit 93 shown in FIG.
Either a signal for controlling off of the switching element 3 obtained from the overload protection control signal output circuit 145 or a signal indicating overload protection by latch-off obtained from the latch-off holding circuit 107 via the latch-off start detection circuit 106a. An OR circuit 97, the NOR circuit 47 of FIG. 1, and the like are provided as an off control means for controlling the switching element 3 to be turned off in response.

（オートリスタート保護方式）
オートリスタート保護方式の過負荷保護を、図１３を参照して説明する。実施例２のDC−DCコンバータをオートリスタート方式で過負荷保護する場合には、図４及び図５と同様な帰還制御電圧VFBを制限するための電圧制限用ツェナーダイオード133を、図１２において点線で示すようにVFBのライン５２とグランド側の第２の直流電源端子１ｂとの間に接続する。帰還制御電圧制限用ツェナーダイオード133の電圧Vzはラッチオフ開始検出ツェナーダイオード118のツェナー電圧よりも低い。このため、帰還制御電圧VFBが電圧制限用ツェナーダイオード133よりも高くなろうとしても、電圧制限用ツェナーダイオード133が導通するので、ラッチオフ開始検出ツェナーダイオード118は導通しない。従って、オートリスタート保護方式の場合には、ラッチオフ開始検出回路106aの出力は常に低レベルで（L）である。 (Auto-restart protection method)
Autoload protection overload protection will be described with reference to FIG. When the overload protection of the DC-DC converter according to the second embodiment is performed by the auto-restart method, a voltage limiting Zener diode 133 for limiting the feedback control voltage V FB similar to that shown in FIGS. As shown by the dotted line, the connection is made between the V FB line 52 and the second DC power supply terminal 1b on the ground side. The voltage Vz of the feedback control voltage limiting Zener diode 133 is lower than the Zener voltage of the latch-off start detection Zener diode 118. For this reason, even if the feedback control voltage V FB becomes higher than the voltage limiting Zener diode 133, the voltage limiting Zener diode 133 becomes conductive, so that the latch-off start detection Zener diode 118 does not become conductive. Therefore, in the case of the auto-restart protection method, the output of the latch-off start detection circuit 106a is always at a low level (L).

図１２の過負荷保護制御信号形成回路140のOR回路141の一方の入力端子はライン６４ｂを介して図２の過電流保護回路４８の比較器（CP）６４の出力端子に接続され、他方の入力端子は最大オン幅判定手段１４９に接続されている。最大オン幅判定手段１４９は図９（D）に示す低レベルのＰＷＭパルスと図９（E）に示す最大オン幅制限パルスとに基づいて図９（G）のＰＷＭパルスが最大オン幅を有しているか否かを判定するものであって、反転回路（NOT回路）１４９ａと微小遅延回路１４９ｂとＡＮＤ回路１４９ｃとから成る。遅延回路１４９ｂは図９（E）の最大オン幅制限信号Ｖ５０のパルス幅よりも短い遅延微小を得るものである。ＡＮＤ回路１４９ｃの一方の入力端子はライン５０aを介して図２の最大オン幅制限回路４９の比較器６８の出力端子に接続され、他方の入力端子は反転回路（NOT回路）１４９ａと微小遅延回路１４９ｂとを介して図２のフリップフロップ６２の出力ライン４６ａに接続されている。この最大オン幅判定手段１４９は図９（Ｄ）の信号Ｖ４６を反転させ且つ微小遅延させた信号と図９（Ｅ）の最大オン幅制限信号Ｖ５０とが同時に高レベルになった時に高レベル出力を発生し、これをＯＲ回路１４１を介してフリップフロップ１４２に送る。なお、反転回路１４９ａをＡＮＤ回路１４９ｃと一体に構成すること、又は反転回路１４９ａを微小遅延回路１４９ｂと一体に構成することもできる。
OR回路141の出力は次段のRSフリップフロップ142のセット入力端子に接続されており、電流検出信号Viが過電流基準電圧Voiを横切った時、又は図９（E）に示す高レベルの最大オン幅制御パルスに制限されたＰＷＭパルスが発生した時に高レベルになり、次段のRSフリップフロップ142をセットする。 One input terminal of the OR circuit 141 of the overload protection control signal forming circuit 140 of FIG. 12 is connected to the output terminal of the comparator (CP) 64 of the overcurrent protection circuit 48 of FIG. The input terminal is connected to the maximum ON width determining means 149. The maximum on-width determining means 149 is based on the low-level PWM pulse shown in FIG. 9 (D) and the maximum on-width limiting pulse shown in FIG. 9 (E), and the PWM pulse in FIG. And comprises an inverting circuit (NOT circuit) 149a, a minute delay circuit 149b, and an AND circuit 149c. The delay circuit 149b obtains a minute delay shorter than the pulse width of the maximum on-width limiting signal V50 in FIG. One input terminal of the AND circuit 149c is connected to the output terminal of the comparator 68 of the maximum on-width limiting circuit 49 in FIG. 2 via a line 50a, and the other input terminal is an inverting circuit (NOT circuit) 149a and a minute delay circuit. 149b and the output line 46a of the flip-flop 62 of FIG. The maximum on width determining means 149 outputs a high level signal when the signal V46 in FIG. 9D is inverted and slightly delayed and the maximum on width limit signal V50 in FIG. Is transmitted to the flip-flop 142 via the OR circuit 141. Note that the inverting circuit 149a can be integrated with the AND circuit 149c, or the inverting circuit 149a can be integrated with the minute delay circuit 149b.
The output of the OR circuit 141 is connected to the set input terminal of the RS flip-flop 142 of the next stage, and when the current detection signal Vi crosses the overcurrent reference voltage Voi or the maximum of the high level shown in FIG. When a PWM pulse limited to the on-width control pulse is generated, it becomes high level, and the next stage RS flip-flop 142 is set.

RSフリップフロップ142のリセット端子Rはライン６０aを介して図２のPWM用比較器（CP）６０の出力端子に接続されている。従って、RSフリップフロップ142は、負荷正常時には図１３（C）のｔ1時点よりも前に示すPWM用比較器（CP）６０の出力パルスによってリセットされており、出力端子Qは低レベルに保たれている。図１３のｔ２時点において図１３（B）の過電流検出を示すパルスに応答してRSフリップフリップ142がセットされると、この出力端子Qは図１３（E）に示すように高レベルに転換し、図１３（Ｉ）に示す第１の制御電源１４の第１の制御直流電圧Ｖｃｃが第1の制御電圧基準値Ｖｃｃ１よりも低くなり、第２の制御電源１５の出力ライン１７の第２の制御直流電圧Vregが零になるｔ４時点、ｔ７時点まで高レベルを保持する。なお、ｔ４時点、ｔ７時点よりも前にPWM用比較器（CP）６０から出力パルスが発生すると、これによりRSフリップフリップ142がリセットされ、オートリスタート保護方式又はラッチオフ保護方式の検出動作が終了する。   The reset terminal R of the RS flip-flop 142 is connected to the output terminal of the PWM comparator (CP) 60 of FIG. 2 via a line 60a. Therefore, the RS flip-flop 142 is reset by the output pulse of the PWM comparator (CP) 60 shown before the time t1 in FIG. 13C when the load is normal, and the output terminal Q is kept at a low level. ing. When the RS flip flip 142 is set in response to the pulse indicating the overcurrent detection in FIG. 13B at the time t2 in FIG. 13, the output terminal Q changes to the high level as shown in FIG. 13E. Then, the first control DC voltage Vcc of the first control power supply 14 shown in FIG. 13 (I) becomes lower than the first control voltage reference value Vcc1, and the second of the output line 17 of the second control power supply 15 The high level is maintained until time t4 and time t7 when the control DC voltage Vreg becomes zero. When an output pulse is generated from the PWM comparator (CP) 60 before the time t4 and the time t7, the RS flip-flip 142 is reset by this, and the detection operation of the auto-restart protection method or the latch-off protection method is completed. .

AND回路143の一方の入力端子RSフリップフロップ142に接続され、他方の入力端子はライン６３aを介して図２のクロック発生器６３に接続されている。従って、図１３（E）のｔ２以後のRSフリップフロップ142の高レベル期間に図１３（A）のクロック（CLK）がAND回路143を通過する。これにより、AND回路143の出力端子に図１３（F）に示すパルス列が得られる。なお、図１３（A）のクロック（CLK）は第２の制御電源１５の出力ライン１７の第２の制御直流電圧Vregが零になるｔ４〜ｔ５期間、ｔ７〜ｔ８期間には発生しない。   The AND circuit 143 is connected to one input terminal RS flip-flop 142, and the other input terminal is connected to the clock generator 63 of FIG. 2 via a line 63a. Accordingly, the clock (CLK) in FIG. 13A passes through the AND circuit 143 during the high level period of the RS flip-flop 142 after t2 in FIG. As a result, the pulse train shown in FIG. 13F is obtained at the output terminal of the AND circuit 143. Note that the clock (CLK) in FIG. 13A does not occur during the period t4 to t5 and the period t7 to t8 when the second control DC voltage Vreg of the output line 17 of the second control power supply 15 becomes zero.

カウンタ144は、第１の所定時間T1とこれよりも長い第２の所定時間T2とを計測する機能を有するものであって、クロック入力端子146と出力端子147と制御端子148とを有する。クロック入力端子146はAND回路143に接続され、出力端子147は次段のRSフリップフロップ145のセット入力端子Sに接続され、制御端子148はライン154を介してラッチオフ開始検出回路106aのNOT回路152に接続されている。このカウンタ144は制御端子148にライン154から低レベル信号が付与されている時に図１３（G）に示すように第１の所定時間T1をカウントして高レベルのパルスを発生し、制御端子148がラッチオフ開始を示す高レベルの時に図１４（G）に示すように第２の所定時間T2をカウントとして高レベルのパルスを発生する機能を有する。従って、カウンタ144の制御端子148を第１及び第２の所定時間（カウント値）T1、T2のプリセット端子又は第１及び第２の分周比のプリセット端子と呼ぶこともできる。また、過負荷保護制御信号形成回路140からRSフリップフロップ145を除いた部分を第１及び第２の所定時間T1、T2を計測するタイマー手段と呼ぶこともできる。   The counter 144 has a function of measuring a first predetermined time T1 and a second predetermined time T2 longer than this, and has a clock input terminal 146, an output terminal 147, and a control terminal 148. The clock input terminal 146 is connected to the AND circuit 143, the output terminal 147 is connected to the set input terminal S of the next stage RS flip-flop 145, and the control terminal 148 is connected to the NOT circuit 152 of the latch-off start detection circuit 106a via the line 154. It is connected to the. When a low level signal is applied to the control terminal 148 from the line 154, the counter 144 generates a high level pulse by counting the first predetermined time T1 as shown in FIG. Has a function of generating a high level pulse by counting the second predetermined time T2 as shown in FIG. 14 (G). Therefore, the control terminal 148 of the counter 144 can also be called a preset terminal for the first and second predetermined times (count values) T1, T2 or a preset terminal for the first and second frequency division ratios. The portion excluding the RS flip-flop 145 from the overload protection control signal forming circuit 140 can also be called timer means for measuring the first and second predetermined times T1 and T2.

RSフリップフロップ（FF）145のセット入力端子Sはカウンタ144の出力端子１４７に接続され、リセット入力端子Rはライン９３aを介して図７の電源オンリセットパルス発生回路９３の出力端子に接続されている。図１３のオートリスタート方式の場合には、図１３（G）のｔ３時点、ｔ６時点に示すカウンタ（COUNTER）144の出力パルスに応答して図１３（H）に示すようにセット状態（高レベル状態）となり、第２の制御電源１５の出力ライン１７の第２の制御直流電圧Vregが零になるｔ４時点、ｔ７時点で低レベルに戻る。なお、この実施例ではRSフリップフロップ（FF）145が図１３（J）のｔ５時点、ｔ８時点に示す電源オンリセット信号（RESET）に応答してリセット制御される。   The set input terminal S of the RS flip-flop (FF) 145 is connected to the output terminal 147 of the counter 144, and the reset input terminal R is connected to the output terminal of the power-on reset pulse generating circuit 93 in FIG. Yes. In the case of the auto restart system of FIG. 13, in response to the output pulse of the counter (COUNTER) 144 shown at time t3 and time t6 in FIG. 13 (G), the set state (high level) as shown in FIG. State), and returns to the low level at time t4 and time t7 when the second control DC voltage Vreg of the output line 17 of the second control power supply 15 becomes zero. In this embodiment, the RS flip-flop (FF) 145 is reset in response to the power-on reset signal (RESET) shown at time t5 and time t8 in FIG.

図１３（I）におけるｔ3〜ｔ5期間、ｔ６〜ｔ８期間におけるVccの変化及び図１３（J）の電源オンリセット信号の形成は、図１０（C）のｔ3〜ｔ5期間及びこれによる電源オンリセット信号の形成と同一である。オートリスタート保護方式において負荷１０が正常状態に戻ると、PWM用比較器６０の出力ライン６０ａからRSフリップフロップ142にリセット信号が入力し、RSフリップフロップ142の出力が低レベルになるので、カウンタ144にクロックパルスが入力しなくなり、オートリスタート保護方式による保護動作が終了する。 The change of Vcc in the period t3 to t5 and the period t6 to t8 in FIG. 13 (I) and the formation of the power-on reset signal in FIG. 13 (J) are the period of t3 to t5 in FIG. Same as signal formation. When the load 10 returns to the normal state in the auto-restart protection method, a reset signal is input to the RS flip-flop 142 from the output line 60a of the PWM comparator 60, and the output of the RS flip-flop 142 becomes low level. The clock pulse is no longer input, and the protection operation using the auto-restart protection method ends.

RSフリップフロップ145の出力端子はライン９６aを介してOR回路９７に接続され且つライン161を介してAND回路155に接続されている。RSフリップフロップ145の出力が図１３（H）のｔ3〜ｔ４期間、ｔ6〜ｔ７期間に示すよう高レベルになると、OR回路９７の出力も高レベルになり、図１のNOR回路４７の出力が低レベルになり、スイッチング素子３がオフ状態となる。また、第２の制御電源１５の出力ライン１７の第２の制御直流電圧Vregが零になるｔ４〜ｔ５期間、ｔ７〜ｔ８期間もスイッチング素子３がオフ状態になる。これにより、スイッチング素子３がオフ状態になる図１３のｔ3〜ｔ５期間、ｔ6〜ｔ８期間においてトランス２の１次側から２次側へのエネルギーの伝達の中断が生じ、負荷１０及びスイッチング素子３が過負荷から保護される。もし、図１３のｔ3〜ｔ5の第１回目又はこれよりも後のスイッチング素子３のオフ期間の間に過負荷状態が解消すれば、スイッチング素子３のオン・オフの正常動作が自動的に再開される。   The output terminal of the RS flip-flop 145 is connected to the OR circuit 97 via a line 96a and to the AND circuit 155 via a line 161. When the output of the RS flip-flop 145 becomes high as shown in the periods t3 to t4 and t6 to t7 in FIG. 13 (H), the output of the OR circuit 97 also becomes high, and the output of the NOR circuit 47 in FIG. The level becomes low, and the switching element 3 is turned off. Further, the switching element 3 is also turned off during the period t4 to t5 and the period t7 to t8 when the second control DC voltage Vreg of the output line 17 of the second control power supply 15 becomes zero. As a result, the transmission of energy from the primary side to the secondary side of the transformer 2 is interrupted during the period t3 to t5 and the period t6 to t8 in FIG. Is protected from overload. If the overload state disappears during the off period of the switching element 3 at the first time t3 to t5 in FIG. 13 or later, the normal operation of on / off of the switching element 3 automatically resumes. Is done.

（ラッチオフ保護方式）
次に、図１４を参照して実施例２のDC−DCコンバータのラッチオフ保護方式の過負荷保護を説明する。ラッチオフ保護方式の場合は、実施例１と同様に図１２において点線で示す電圧制限用ツェナーダイオード133をVFBのライン５２とグランド側の直流電源端子１ｂとの間に接続しない。なお、予め電圧制限用ツェナーダイオード133を図１２に示すように接続しておき、ラッチオフ保護方式の保護の場合は、電圧制限用ツェナ−ダイオード133の配線を切断等によって電気的に切り離しても差し支えない。また、電圧制限用ツェナーダイオード133を選択的に接続するための端子を設け、ラッチオフ保護方式の保護の場合に、端子から電圧制限用ツェナ−ダイオード133を取り外すこともできる。 (Latch-off protection method)
Next, the overload protection of the latch-off protection method of the DC-DC converter according to the second embodiment will be described with reference to FIG. In the case of the latch-off protection system, the voltage limiting Zener diode 133 indicated by the dotted line in FIG. 12 is not connected between the V FB line 52 and the DC power supply terminal 1b on the ground side as in the first embodiment. Note that the voltage limiting Zener diode 133 is connected in advance as shown in FIG. 12, and in the case of latch-off protection, the voltage limiting Zener diode 133 may be electrically disconnected by cutting or the like. Absent. Further, a terminal for selectively connecting the voltage limiting Zener diode 133 can be provided, and the voltage limiting Zener diode 133 can be removed from the terminal in the case of protection by the latch-off protection method.

図１４のｔ２時点において図１０及び図１１に示すラッチオフ閾値電圧Vr2よりも帰還制御電圧VFBが高くなると、図１４（D）に示すようにラッチオフ開始検出回路106aの出力ライン153の電圧V153が図１４（D）に示すように高レベルになり、カウンタ144の制御端子148も高レベルになる。既に説明したようにカウンタ144は制御端子148が高レベルの時には第２の所定時間T2を計測する。過負荷状態の時には過電流保護回路４８の比較器６４から図１４（B）に示すようにパルスが発生する。ラッチオフ保護方式の場合の図１２のOR回路141、RSフリップフロップ142、AND回路143の動作は、オートリスタート保護方式の場合と同様である。従って、図１４のラッチオフ保護方式の場合も図１３のオートリスタート保護方式の場合と同様にAND回路143から図１４（F）に示すクロックを得ることができる。 When the feedback control voltage V FB becomes higher than the latch-off threshold voltage Vr2 shown in FIGS. 10 and 11 at the time t2 in FIG. As shown in FIG. 14D, the level becomes high, and the control terminal 148 of the counter 144 also becomes high. As already described, the counter 144 measures the second predetermined time T2 when the control terminal 148 is at a high level. In the overload state, a pulse is generated from the comparator 64 of the overcurrent protection circuit 48 as shown in FIG. The operations of the OR circuit 141, the RS flip-flop 142, and the AND circuit 143 of FIG. 12 in the case of the latch-off protection method are the same as in the case of the auto-restart protection method. Accordingly, in the case of the latch-off protection method shown in FIG. 14, the clock shown in FIG. 14F can be obtained from the AND circuit 143 as in the case of the auto-restart protection method shown in FIG.

カウンタ144は、図１４のｔ2時点からｔ6時点までの第２の所定時間T2を計測し、図１４（G）に示すようにｔ6時点で高レベルパルスを発生する。RSフリップフロップ145は図１４（H）に示すようにカウンタ出力パルスに応答してｔ6時点でセット状態（高レベル状態）になり、第２の制御電源１５の出力ライン１７の第２の制御直流電圧Vregが零になるｔ７時点で低レベル状態になる。RSフリップフロップ145の高レベル出力はライン９６aとOR回路９７とライン５３とを介して図１のNOR回路４７に送られ、NOR回路４７はスイッチング素子３をオフに制御する。同時にRSフリップフロップ145の高レベル出力はライン161を介してAND回路155に入力する。これにより図１４のｔ６〜ｔ７期間にAND回路155の両入力が高レベルになり、図１４（K）に示すようにこの出力も高レベルになり、これがラッチオフ保持回路107で保持される。この結果、RSフリップフロップ145の出力が低レベルに転換しても図１４（Ｌ）に示す様にしてOR回路９７の出力が高レベルに保たれ、図１のNOR回路４７の出力が低レベルに保たれ、スイッチング素子３がオフに保たれる。図１４（I）に示すように第１の制御直流電圧Vccはｔ6から電圧Vcc1まで低下し、しかる後、起動抵抗１４を介したコンデンサ１３の充電によってｔ7時点から上昇してｔ8時点で制御可能な電圧Vcc2になり、図１４（J）に示すようにｔ8時点で電源オンリセット信号が発生してRSフリップフロップ145がリセットされるが、ラッチオフ保持回路107が設けられ、ＯＲ回路９７の出力が高レベルに保たれているので、スイッチング素子３はオフ状態に保たれる。ラッチオフ保護方式の制御状態は、第１及び第２の直流電源端子１a、１ｂ間に対する電力供給を図示されていない電源スイッチ等で停止することによりリセットされる。   The counter 144 measures a second predetermined time T2 from time t2 to time t6 in FIG. 14, and generates a high-level pulse at time t6 as shown in FIG. 14 (G). As shown in FIG. 14 (H), the RS flip-flop 145 enters the set state (high level state) at time t6 in response to the counter output pulse, and the second control DC of the output line 17 of the second control power supply 15 is reached. The low level state is reached at time t7 when the voltage Vreg becomes zero. The high level output of the RS flip-flop 145 is sent to the NOR circuit 47 of FIG. 1 via the line 96a, the OR circuit 97, and the line 53, and the NOR circuit 47 controls the switching element 3 to be turned off. At the same time, the high level output of the RS flip-flop 145 is input to the AND circuit 155 via the line 161. As a result, both inputs of the AND circuit 155 become a high level during the period from t6 to t7 in FIG. 14, this output also becomes a high level as shown in FIG. 14 (K), and this is held by the latch-off holding circuit 107. As a result, even if the output of the RS flip-flop 145 changes to a low level, the output of the OR circuit 97 is maintained at a high level as shown in FIG. 14 (L), and the output of the NOR circuit 47 in FIG. The switching element 3 is kept off. As shown in FIG. 14 (I), the first control DC voltage Vcc drops from t6 to voltage Vcc1, and then rises from time t7 by charging the capacitor 13 via the starting resistor 14, and can be controlled at time t8. As shown in FIG. 14J, a power-on reset signal is generated and the RS flip-flop 145 is reset at time t8 as shown in FIG. 14 (J), but a latch-off holding circuit 107 is provided and the output of the OR circuit 97 is Since it is kept at a high level, the switching element 3 is kept in the off state. The control state of the latch-off protection method is reset by stopping power supply to the first and second DC power supply terminals 1a and 1b with a power switch or the like not shown.

実施例2のＤＣ−ＤＣコンバータにおいて、出力電圧Ｖｏの低下によってスイッチング素子3のオン幅が最大オン幅制限回路４９で制限されるまで広くなり且つこの状態で過電流保護回路４８から過電流保護を示す信号が出力されない場合において、図1２に示すＲＳフリップフロップ142は最大オン幅検出回路１４９の出力信号でセットされる。従って、過電流保護回路４８から過電流保護を示す信号が発生しない場合であっても、オートリスタート保護方式及びラッチオフ保護方式の過負荷保護を達成することができる。   In the DC-DC converter according to the second embodiment, the ON width of the switching element 3 is increased until the maximum ON width limiting circuit 49 is limited due to the decrease in the output voltage Vo. In this state, the overcurrent protection circuit 48 performs overcurrent protection. When the signal shown is not output, the RS flip-flop 142 shown in FIG. 12 is set by the output signal of the maximum ON width detection circuit 149. Therefore, even when a signal indicating overcurrent protection is not generated from the overcurrent protection circuit 48, overload protection of the auto-restart protection system and the latch-off protection system can be achieved.

実施例２のＤＣ−ＤＣコンバータは、実施例１と同一の効果を有する他に次の効果を有する。
（１） カウンタ144の最大カウント値の設定変更によって第１及び第２の所定時間Ｔ1、Ｔ2を容易に変えることができるので、オートリスタート保護方式の最適保護及びラッチオフ保護方式の最適保護を達成することができる。
（２） 図５のオートリスタート開始検出回路９４、第３の定電流化回路103が不要になる。
（３） 過電流保護回路４８から過電流保護を示す信号が得られない場合でも、最大オン幅検出回路１４９によってオートリスタート保護方式の過負荷保護又はラッチオフ保護方式の過負荷保護を達成することができる。これにより、過負荷保護の信頼性が向上する。
（４） カウンタ144が第１の所定時間Ｔ1又は第２の所定時間Ｔ2のカウントを終了する前に過負荷状態が解消すると、ＰＷＭ制御が再開し、ライン６０ａからＲＳフリップフロップ142のリセット端子Ｒにリセット信号が入力する。これにより、極く短時間の過負荷状態にはオートリスタート保護方式又はラッチオフ保護方式の過負荷保護が開始しない。この結果、電力供給の連続性が向上する。なお、オートリスタート保護方式の過負荷保護が開始している場合には、ＲＳフリップフロップ142のリセットによって迅速に正常のＰＷＭ制御を開始することができる。 The DC-DC converter according to the second embodiment has the following effects in addition to the same effects as the first embodiment.
(1) Since the first and second predetermined times T1 and T2 can be easily changed by changing the setting of the maximum count value of the counter 144, the optimum protection of the auto-restart protection method and the optimum protection of the latch-off protection method are achieved. be able to.
(2) The auto-restart start detection circuit 94 and the third constant current circuit 103 in FIG. 5 are not necessary.
(3) Even when a signal indicating overcurrent protection cannot be obtained from the overcurrent protection circuit 48, the auto-restart protection type overload protection or the latch-off protection type overload protection can be achieved by the maximum on-width detection circuit 149. it can. This improves the reliability of overload protection.
(4) If the overload condition disappears before the counter 144 finishes counting the first predetermined time T1 or the second predetermined time T2, the PWM control is resumed and the reset terminal R of the RS flip-flop 142 is resumed from the line 60a. Reset signal is input to. As a result, overload protection of the auto-restart protection system or the latch-off protection system does not start in an extremely short overload state. As a result, the continuity of power supply is improved. When the overload protection of the auto-restart protection method is started, normal PWM control can be started quickly by resetting the RS flip-flop 142.

図１５に実施例３のＤＣ−ＤＣコンバータにおける過負荷保護制御回路５１ｂが示されている。図１５の過負荷保護制御回路５１ｂは、変形された過負荷保護制御信号形成回路140ａを設けた他は、図１２の過負荷保護制御回路５１ａと同一に構成されている。また、図１５の過負荷保護制御信号形成回路140ａはＡＮＤ回路1５０を追加した他は図１２の過負荷保護制御信号形成回路140と同一に構成されている。従って、図１５において図１２と同一の部分には同一の参照符号を付し、その説明を省略する。   FIG. 15 shows an overload protection control circuit 51b in the DC-DC converter of the third embodiment. The overload protection control circuit 51b in FIG. 15 has the same configuration as the overload protection control circuit 51a in FIG. 12 except that a modified overload protection control signal formation circuit 140a is provided. Further, the overload protection control signal forming circuit 140a in FIG. 15 has the same configuration as the overload protection control signal forming circuit 140 in FIG. 12 except that an AND circuit 150 is added. Therefore, in FIG. 15, the same parts as those in FIG.

図１５において、追加されたＡＮＤ回路１５０の一方の入力端子ＲＳフリップフロップ142の出力端子Ｑに接続され、他方の入力端子はライン８６ａを介して電源起動遅延回路８６に接続され、出力端子は次段のＡＮＤ回路143に接続されている。電源起動遅延回路８６は、ＤＣ−ＤＣコンバータの第１及び第２の直流電源端子１ａ、１ｂ間に対する直流電圧の供給開始から所定時間だけ低レベル（Ｌ）出力を発生する。従って、ＡＮＤ回路１５０の出力はＲＳフリップフロップ142の出力に無関係に電源起動から所定時間の間低レベルに保たれる。この結果、ＡＮＤ回路143の出力も電源起動期間は低レベルになり、カウンタ144にクロックが入力することを禁止する。このため、電源起動時に誤った過負荷状態検出を阻止することができる。   In FIG. 15, one input terminal RS flip-flop 142 of the added AND circuit 150 is connected to the output terminal Q, the other input terminal is connected to the power supply activation delay circuit 86 via a line 86a, and the output terminal is It is connected to a stage AND circuit 143. The power supply activation delay circuit 86 generates a low level (L) output for a predetermined time from the start of supply of a DC voltage between the first and second DC power supply terminals 1a and 1b of the DC-DC converter. Therefore, the output of the AND circuit 150 is kept at a low level for a predetermined time from the power activation regardless of the output of the RS flip-flop 142. As a result, the output of the AND circuit 143 is also at a low level during the power activation period, and the clock is prohibited from being input to the counter 144. For this reason, it is possible to prevent erroneous detection of an overload state at the time of power activation.

図１５では、図１２と同様に第２の定電流化回路８４及びスイッチ８５も設けられているので、バイアス電流として機能する第１及び第２の電流Ｉ1、Ｉ2の切換によっても電源起動時の誤った過負荷状態の検出を防ぐことができる。なお、図１５において遅延スイッチ８５を省き、第２の定電流化回路８４をライン５２に常に接続することもできる。   In FIG. 15, since the second constant current circuit 84 and the switch 85 are also provided as in FIG. 12, the switching of the first and second currents I1 and I2 functioning as a bias current can also be performed at the time of starting the power source. Detection of an erroneous overload condition can be prevented. In FIG. 15, the delay switch 85 can be omitted and the second constant current circuit 84 can be always connected to the line 52.

図１５の実施例３は、図１２の実施例２と同一の効果を有する他に、追加したＡＮＤ回路１５０によって電源起動時の誤った過負荷保護を確実に防止できる効果も有する。   The third embodiment of FIG. 15 has the same effect as that of the second embodiment of FIG. 12, and also has the effect of reliably preventing erroneous overload protection at the time of power activation by the added AND circuit 150.

図１６は実施例４に従う昇圧型のＤＣ−ＤＣコンバータを示す。この昇圧型ＤＣ−ＤＣコンバータは、図１におけるトランス２の２次巻線Ｎ2を省いたトランス２ａをインダクタンス手段として設けた他は、図１と同一に構成されている。従って、図１６において図１と共通する部分には同一の参照符号を付してその説明を省略する。   FIG. 16 shows a step-up DC-DC converter according to the fourth embodiment. This step-up DC-DC converter has the same configuration as that shown in FIG. 1 except that a transformer 2a in which the secondary winding N2 of the transformer 2 in FIG. 1 is omitted is provided as an inductance means. Therefore, in FIG. 16, the same reference numerals are given to the portions common to FIG. 1, and the description thereof is omitted.

図１６のトランス２ａは１次巻線Ｎ1と制御電源用巻線Ｎ3（３次巻線）とを有する。リアクトル又はインダクタンスとして機能する１次巻線Ｎ1はスイッチング素子３に直列に接続されている。トランス２ａは２次巻線を有さないので出力整流平滑回路４のダイオード８のカソードは１次巻線Ｎ1とスイッチング素子３との相互接続点に接続されている。また、第２の出力端子５ｂはグランドに接続されている。スイッチング素子３のオン期間に１次巻線Ｎ1にエネルギーが蓄積され、オフ期間に第１及び第２の直流電源端子１ａ、１ｂ間の電圧と１次巻線Ｎ1の電圧との加算値で平滑コンデンサ９が充電される。従って、平滑コンデンサ９の電圧を第１及び第２の直流電源端子１ａ、１ｂ間の電圧よりも高くすることができる。   The transformer 2a of FIG. 16 has a primary winding N1 and a control power supply winding N3 (tertiary winding). The primary winding N1 that functions as a reactor or an inductance is connected in series to the switching element 3. Since the transformer 2a does not have a secondary winding, the cathode of the diode 8 of the output rectifying and smoothing circuit 4 is connected to the interconnection point between the primary winding N1 and the switching element 3. The second output terminal 5b is connected to the ground. Energy is accumulated in the primary winding N1 during the ON period of the switching element 3, and smoothed by the sum of the voltage between the first and second DC power supply terminals 1a and 1b and the voltage of the primary winding N1 during the OFF period. The capacitor 9 is charged. Therefore, the voltage of the smoothing capacitor 9 can be made higher than the voltage between the first and second DC power supply terminals 1a and 1b.

図１６のスイッチング素子３の制御回路は図１と同一であるので、図１６のＤＣ−ＤＣコンバータによっても図１の実施例１と同一の効果を得ることができる。   Since the control circuit of the switching element 3 in FIG. 16 is the same as that in FIG. 1, the same effect as that of the first embodiment in FIG. 1 can be obtained by the DC-DC converter in FIG.

図１６の過電圧保護制御回路５１を図１２及び図１５の過負荷保護制御回路５１ａ、５１ｂと同様に変形することができる。   The overvoltage protection control circuit 51 of FIG. 16 can be modified in the same manner as the overload protection control circuits 51a and 51b of FIGS.

本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１） スイッチング素子３がオンの期間に整流平滑回路４のダイオード８がオンになるように２次巻線Ｎ2の極性を設定した周知のフォワード型ＤＣ−ＤＣコンバータ、又はブリッジ方式のコンバータ等の別な形式の型ＤＣ−ＤＣコンバータにも本発明を適用することができる。
（２） スイッチング素子３をバイポーラトランジスタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の別の半導体スイッチング素子にすることができる。
（３） 発光ダイオード３６とホトトランジスタ３８との光結合の部分を電気的結合回路とすることができる。
（４） 電流検出抵抗７の代わりにホール素子等の磁電変換装置による電流検出手段を設けることができる。
（５） 帰還制御電圧VFBに基づいてスイッチング素子３をPWM制御する回路と、過電流保護回路４８の出力に基づいてスイッチング素子３のオン幅を制御する回路とを独立に形成し、２つの回路を択一的に使用することができる。
（６） 第１の分圧点P1の帰還制御電圧VFBを抵抗R21、R22で分圧した帰還制御電圧VfbをPWMパルス形成回路４３に入力させることが好ましいが、この代わりに第１の分圧点P1の帰還制御電圧VFBを入力させることもできる。
（７） 図１２及び図１５において、フリップフロップ142にライン６０aからリセット信号を入力させる代り又は同時にカウンタ144のリセット端子（図示せず）にライン６０aの信号と同様なものを入力させ、第１及び第２の所定時間T1、T2の計測を停止することもできる。
（８） スイッチング素子３の制御回路の各部をこれと同様な機能を有する回路又は回路素子に置き換えることができる。
（９） オートリスタート保護方式の保護を達成するためのツェナーダイオード133の代わりにこれと同様な機能を有する定電圧素子又は定電圧回路を設けることができる。
（１０） 第３の定電流化回路８４とスイッチ８５とを一体に形成することができる。
（１１）図５のオートリスタート開始検出回路９４を、第１のツェナーダイオード９８と、２つの抵抗９９、100と、トランジスタ101と、ＮＯＴ回路（反転回路）102とで構成する代わりに、オートリスタート開始検出基準電圧源とこの基準電圧と帰還制御電圧VFBとを比較する比較器とによって構成することができる。
（１２）図５のラッチオフ開始検出回路１０６を、第２のツェナーダイオード118と抵抗119とで構成する代わりに、ラッチオフ開始検出基準電圧源とこの基準電圧と帰還制御電圧VFBとを比較する比較器とによって構成することができる。
（１３）図１２のラッチオフ開始検出回路１０６ａを、ラッチオフ開始検出基準電圧源とこの基準電圧と帰還制御電圧VFBとを比較する比較器とによって構成することができる。
（１４） ＲＳフリップフロップ１４２のセット端子Ｓに過電流保護回路４８の比較器（CP）６４の出力ライン６４ｂと最大オン幅検出回路１４９とのいずれか一方のみを接続することもできる。 The present invention is not limited to the above-described embodiments, and for example, the following modifications are possible.
(1) A known forward type DC-DC converter in which the polarity of the secondary winding N2 is set so that the diode 8 of the rectifying and smoothing circuit 4 is turned on while the switching element 3 is on, or a bridge type converter, etc. The present invention can also be applied to other types of DC-DC converters.
(2) The switching element 3 can be another semiconductor switching element such as a bipolar transistor or IGBT (insulated gate bipolar transistor).
(3) The optical coupling portion between the light emitting diode 36 and the phototransistor 38 can be an electrical coupling circuit.
(4) Instead of the current detection resistor 7, a current detection means using a magnetoelectric conversion device such as a Hall element can be provided.
(5) A circuit that performs PWM control of the switching element 3 based on the feedback control voltage V FB and a circuit that controls the ON width of the switching element 3 based on the output of the overcurrent protection circuit 48 are formed independently. The circuit can alternatively be used.
(6) It is preferable to input the feedback control voltage Vfb obtained by dividing the feedback control voltage VFB at the first voltage dividing point P1 by the resistors R21 and R22 to the PWM pulse forming circuit 43. It is also possible to input the feedback control voltage V FB at the pressure point P1.
(7) In FIG. 12 and FIG. 15, instead of inputting the reset signal from the line 60a to the flip-flop 142 or simultaneously inputting the same signal as the signal on the line 60a to the reset terminal (not shown) of the counter 144, The measurement of the second predetermined time T1, T2 can also be stopped.
(8) Each part of the control circuit of the switching element 3 can be replaced with a circuit or a circuit element having the same function.
(9) A constant voltage element or a constant voltage circuit having the same function can be provided in place of the Zener diode 133 for achieving the auto-restart protection type protection.
(10) The third constant current circuit 84 and the switch 85 can be formed integrally.
(11) Instead of the auto-restart start detection circuit 94 of FIG. 5 comprising the first Zener diode 98, the two resistors 99 and 100, the transistor 101, and the NOT circuit (inverting circuit) 102, the auto-restart The start detection reference voltage source and a comparator for comparing the reference voltage with the feedback control voltage VFB can be used.
(12) Instead of configuring the latch-off start detection circuit 106 of FIG. 5 with the second Zener diode 118 and the resistor 119, a comparison for comparing the latch-off start detection reference voltage source with this reference voltage and the feedback control voltage V FB Can be configured with a container.
(13) The latch-off start detection circuit 106a of FIG. 12 can be configured by a latch-off start detection reference voltage source and a comparator that compares this reference voltage with the feedback control voltage V FB .
(14) Only one of the output line 64 b of the comparator (CP) 64 of the overcurrent protection circuit 48 and the maximum on-width detection circuit 149 can be connected to the set terminal S of the RS flip-flop 142.

本発明の実施例１に従うDC-DCコンバータを示す回路図である。It is a circuit diagram which shows the DC-DC converter according to Example 1 of this invention. 図１のPWMパルス形成回路及び最大オン制御回路を詳しく示す回路図である。FIG. 2 is a circuit diagram illustrating in detail a PWM pulse forming circuit and a maximum ON control circuit of FIG. 1. 図１の第２の制御電源を詳しく示す回路図である。It is a circuit diagram which shows the 2nd control power supply of FIG. 1 in detail. 図１の過負荷保護制御回路を詳しく示すブロック図である。It is a block diagram which shows the overload protection control circuit of FIG. 1 in detail. 図１の過負荷保護制御回路を更に詳しく示す回路図である。FIG. 2 is a circuit diagram showing the overload protection control circuit of FIG. 1 in more detail. 図４及び図５の第１の定電流化回路を詳しく示す回路図である。FIG. 6 is a circuit diagram showing in detail the first constant current circuit shown in FIGS. 4 and 5. 図４及び図５の電源起動遅延回路を詳しく示す回路図である。FIG. 6 is a circuit diagram illustrating in detail the power supply startup delay circuit of FIGS. 4 and 5. 図４及び図５の第３の定電流化回路を詳しく示す回路図である。FIG. 6 is a circuit diagram showing in detail the third constant current circuit shown in FIGS. 4 and 5. DC−DCコンバータが正常の時における図１及び図２の各部の状態を示す波形図である。It is a wave form diagram which shows the state of each part of FIG.1 and FIG.2 when a DC-DC converter is normal. 図１のDC−DCコンバータのオートリスタート動作時の帰還制御電圧VFB、スイッチング素子のPWM動作、第１の制御直流電圧Vccを示す波形図である。FIG. 2 is a waveform diagram showing a feedback control voltage V FB , a PWM operation of a switching element, and a first control DC voltage Vcc during an auto-restart operation of the DC-DC converter of FIG. 図１のDC−DCコンバータのラッチオフ動作時の帰還制御電圧VFBを示す波形図である。FIG. 2 is a waveform diagram showing a feedback control voltage V FB during a latch-off operation of the DC-DC converter of FIG. 1. 本発明の実施例２に従う過負荷保護制御回路を示す回路図である。It is a circuit diagram which shows the overload protection control circuit according to Example 2 of this invention. オートリスタート保護時の図１２の各部の状態を説明的に示す波形図である。It is a wave form diagram which shows the state of each part of FIG. 12 at the time of auto-restart protection. ラッチオフ保護時の図１２の各部の状態を説明的に示す波形図である。FIG. 13 is a waveform diagram illustratively showing a state of each part of FIG. 12 during latch-off protection. 本発明の実施例３に従う過電流保護制御回路を示す回路図である。It is a circuit diagram which shows the overcurrent protection control circuit according to Example 3 of this invention. 本発明の実施例４に従うDC−DCコンバータを示す回路図である。It is a circuit diagram which shows the DC-DC converter according to Example 4 of this invention.

符号の説明Explanation of symbols

２ トランス
３ スイッチング素子
３４ 帰還制御信号形成回路
９４ オートリスタート開始検出回路
106 ラッチオフ開始検出回路
107 ラッチオフ保持回路 2 Transformer 3 Switching element 34 Feedback control signal formation circuit 94 Auto-restart start detection circuit
106 Latch-off start detection circuit
107 Latch-off holding circuit

Claims (17)

直流電圧を供給するための第1の直流電源端子と、
共通端子として機能する第2の直流電源端子と、
直流電圧を断続するために前記第1及び第2の直流電源端子間に接続され且つ制御端子を有しているスイッチング素子と、
前記第1及び第2の直流電源端子間において前記スイッチング素子に対して直列に接続されたインダクタンス手段と、
負荷に直流電圧を供給するために前記インダクタンス手段に接続された出力整流平滑回路と、
前記整流平滑回路の出力電圧に対して反比例的に変化する帰還制御電圧（ＶFB）を出力する帰還制御電圧形成回路と、
前記出力電圧を一定に制御するために前記帰還制御電圧形成回路から得られた前記帰還制御電圧又は前記帰還制御電圧に比例した電圧に基づいてＰＷＭパルスを形成して前記スイッチング素子の制御端子に供給するＰＷＭパルス形成回路と、
前記負荷が過負荷状態であるか否かを判定して過負荷状態の時に前記スイッチング素子をオフに制御する過負荷保護制御回路と、
前記ＰＷＭパルス形成回路及び前記過負荷保護制御回路に制御直流電圧を供給するための制御電源と
を備えたＤＣ−ＤＣコンバータであって、
前記過負荷保護制御回路は、
前記帰還制御電圧（ＶFB）が所定のオートリスタート閾値電圧（Ｖｒ１）よりも高くなった時にオートリスタート保護方式による過負荷保護の開始を示す信号を出力するオートリスタート開始検出回路（９４）と、
前記帰還制御電圧（ＶFB）が前記オートリスタート閾値電圧（Ｖｒ１）よりも高い所定のラッチオフ閾値電圧（Ｖｒ２）よりも高くなった時にラッチオフ保護方式による過負荷保護の開始を示す信号を出力するラッチオフ開始検出回路（１０６）と、
前記ラッチオフ開始検出回路から得られたラッチオフ開始を示す信号を保持するラッチオフ保持回路（１０７）と、
前記オートリスタート開始検出回路（９４）から得られたオートリスタート開始を示す信号と前記ラッチオフ保持回路（１０７）から得られたラッチオフ保持信号とのいずれにも応答して前記スイッチング素子（３）をオフに制御するオフ制御手段（９７、４７）と
を備え、前記オートリスタート保護方式による過負荷保護が要求された時には、前記帰還制御電圧（ＶFB）の最大値を前記オートリスタート閾値電圧（Ｖｒ１）と前記ラッチオフ閾値電圧（Ｖｒ２）との間に制限する電圧制限手段（１３３）を前記帰還制御電圧形成回路の帰還制御電圧出力導体（５２）に接続し、前記ラッチオフ保護方式による過負荷保護が要求された時には、電圧制限手段（１３３）を前記帰還制御電圧出力導体（５２）に接続しないことを特徴とするＤＣ−ＤＣコンバータ。 A first DC power supply terminal for supplying a DC voltage;
A second DC power supply terminal that functions as a common terminal;
A switching element connected between the first and second DC power supply terminals to interrupt a DC voltage and having a control terminal;
Inductance means connected in series with the switching element between the first and second DC power supply terminals,
An output rectifying and smoothing circuit connected to the inductance means for supplying a DC voltage to a load;
A feedback control voltage forming circuit that outputs a feedback control voltage (V FB ) that varies inversely with the output voltage of the rectifying and smoothing circuit;
In order to control the output voltage constant, a PWM pulse is generated based on the feedback control voltage obtained from the feedback control voltage forming circuit or a voltage proportional to the feedback control voltage and supplied to the control terminal of the switching element. A PWM pulse forming circuit,
An overload protection control circuit for determining whether or not the load is in an overload state and controlling the switching element to be turned off when the load is in an overload state;
A DC-DC converter comprising a control power supply for supplying a control DC voltage to the PWM pulse forming circuit and the overload protection control circuit,
The overload protection control circuit is
An auto-restart start detection circuit (94) for outputting a signal indicating the start of overload protection by the auto-restart protection method when the feedback control voltage (V FB ) becomes higher than a predetermined auto-restart threshold voltage (Vr1);
Latch-off for outputting a signal indicating the start of overload protection by the latch-off protection method when the feedback control voltage (V FB ) becomes higher than a predetermined latch-off threshold voltage (Vr2) higher than the auto-restart threshold voltage (Vr1). A start detection circuit (106);
A latch-off holding circuit (107) for holding a signal indicating the start of latch-off obtained from the latch-off start detection circuit;
The switching element (3) is turned off in response to both the auto-restart start signal obtained from the auto-restart start detection circuit (94) and the latch-off hold signal obtained from the latch-off hold circuit (107). Off control means (97, 47) for controlling the auto-restart protection method, and when the overload protection by the auto-restart protection method is required, the maximum value of the feedback control voltage (V FB ) is set to the auto-restart threshold voltage (Vr1). Limiting means (133) for limiting between the voltage and the latch-off threshold voltage (Vr2) is connected to the feedback control voltage output conductor (52) of the feedback control voltage forming circuit, and overload protection by the latch-off protection method is required. The DC voltage limiting means (133) is not connected to the feedback control voltage output conductor (52). DC converter. 更に、前記スイッチング素子を流れる電流を検出する電流検出手段と、前記電流検出手段の出力と過電流基準電圧とを比較し、前記電流検出手段の出力が前記過電流基準電圧に達した時に前記スイッチング素子をオフに制御する過電流保護回路とを備え、
前記ＰＷＭパルス形成回路は、前記出力電圧を一定に制御するために前記帰還制御電圧形成回路から得られた前記帰還制御電圧又は前記帰還制御電圧に比例した電圧と前記電流検出手段の出力とを比較してＰＷＭパルスを形成して前記スイッチング素子の制御端子に供給する回路から成ることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。 Further, the current detection means for detecting the current flowing through the switching element, the output of the current detection means and an overcurrent reference voltage are compared, and when the output of the current detection means reaches the overcurrent reference voltage, the switching is performed. An overcurrent protection circuit that controls the element to be turned off,
The PWM pulse forming circuit compares the feedback control voltage obtained from the feedback control voltage forming circuit or a voltage proportional to the feedback control voltage with the output of the current detection means in order to control the output voltage constant. 2. The DC-DC converter according to claim 1, further comprising a circuit that forms a PWM pulse and supplies the PWM pulse to a control terminal of the switching element. 前記制御電源は、第1の制御直流電圧（Ｖｃｃ）を発生する第1の制御電源と、前記第1の制御直流電圧（Ｖｃｃ）よりも低い第2の制御直流電圧（Ｖｒｅｇ）を発生する第2の制御電源（１５）とを備えていることを特徴とする請求項１又は２記載のＤＣ−ＤＣコンバータ。 The control power supply generates a first control DC voltage (Vcc) and a first control DC voltage (Vcc) lower than the first control DC voltage (Vcc). The DC-DC converter according to claim 1 or 2, further comprising two control power supplies (15). 前記過負荷保護制御回路は、更に、
前記第２の制御電源（１５）と前記帰還制御電圧出力導体（５２）との間に接続され且つオートリスタート開始検出用定電流化電流を前記帰還制御電圧形成回路に供給する機能を有しているオートリスタート開始検出用定電流化回路と、
前記第１の制御電源（１１）と前記帰還制御電圧出力導体（５２）との間に接続され且つ前記オートリスタート開始検出回路から得られたオートリスタート開始を示す信号に応答して前記帰還制御電圧（ＶFB）をオートリスタート開始検出時よりも高めるためのラッチオフ開始検出用定電流化電流を前記帰還制御電圧形成回路に供給する機能を有しているラッチオフ開始検出用定電流化回路と
を備えていることを特徴とする請求項３記載のＤＣ−ＤＣコンバータ。 The overload protection control circuit further includes:
Connected between the second control power supply (15) and the feedback control voltage output conductor (52), and has a function of supplying a constant current for auto-restart start detection to the feedback control voltage forming circuit. A constant current circuit for auto-restart start detection,
The feedback control voltage is connected between the first control power source (11) and the feedback control voltage output conductor (52) and is responsive to a signal indicating the auto restart start obtained from the auto restart start detection circuit. A latch-off start detection constant current circuit having a function of supplying a constant current for latch-off start detection to the feedback control voltage forming circuit for increasing (V FB ) higher than that at the time of auto-restart start detection. The DC-DC converter according to claim 3, wherein the DC-DC converter is provided. 前記インダクタンス手段は、第1及び第2の直流電源端子間において前記スイッチング素子に対して直列に接続された１次巻線（Ｎ１）と、該１次巻線に電磁結合された制御電源用巻線（Ｎ３）とを有し、
前記第1の制御電源は、前記制御電源用巻線に接続された制御電源用整流平滑回路（１１）と、前記前記第1の直流電源端子と前記制御電源用整流平滑回路の平滑コンデンサとの間に接続された起動充電手段（１４）とから成り、
前記第２の制御電源は、前記制御電源用整流平滑回路から供給された電圧を安定化する電圧安定化回路から成ることを特徴とする請求項３記載のＤＣ−ＤＣコンバータ。 The inductance means includes a primary winding (N1) connected in series with the switching element between the first and second DC power supply terminals, and a control power supply winding electromagnetically coupled to the primary winding. Line (N3),
The first control power supply includes a control power supply rectifying and smoothing circuit (11) connected to the control power supply winding, the first DC power supply terminal, and a smoothing capacitor of the control power supply rectifying and smoothing circuit. A starting charging means (14) connected in between,
4. The DC-DC converter according to claim 3, wherein the second control power source comprises a voltage stabilization circuit that stabilizes a voltage supplied from the control power source rectifying and smoothing circuit. 前記過負荷保護制御回路は、更に、前記第1及び第2の直流電源端子からの直流電圧の供給開始から所定時間が経過したことを示す信号を出力する電源起動遅延回路（８６）を有しており、
前記オートリスタート開始検出用定電流化回路は、前記第2の制御電源と前記帰還制御電圧出力導体（５２）との間に第１のスイッチ（７２）を介して接続された第１の定電流化回路（７１）と、前記第2の制御電源と前記帰還制御電圧出力導体（５２）との間に第２のスイッチ（８５）を介して接続された第２の定電流化回路（８４）と、前記第2の制御電源の前記第2の制御直流電圧（Ｖｒｅｇ）が所定値以上の時に前記第１のスイッチ（７２）をオンにするためのスイッチ駆動回路とから成り、
前記第２のスイッチ（８５）は前記電源起動遅延回路（８６）から前記所定時間が経過したことを示す信号が出力したことに応答してオンになることを特徴とする請求項４記載のＤＣ−ＤＣコンバータ。 The overload protection control circuit further includes a power start delay circuit (86) for outputting a signal indicating that a predetermined time has elapsed from the start of supply of DC voltage from the first and second DC power terminals. And
The auto-restart start detection constant current circuit includes a first constant current connected between the second control power source and the feedback control voltage output conductor (52) via a first switch (72). Circuit (71), and a second constant current circuit (84) connected between the second control power source and the feedback control voltage output conductor (52) via a second switch (85) And a switch driving circuit for turning on the first switch (72) when the second control DC voltage (Vreg) of the second control power source is equal to or higher than a predetermined value,
5. The DC of claim 4, wherein the second switch is turned on in response to the output of the signal indicating that the predetermined time has elapsed from the power supply startup delay circuit. DC converter. 前記ラッチオフ開始検出用定電流化回路は、前記第１の制御電源と前記帰還制御電圧出力導体（５２）との間に第３のスイッチ（１０５）を介して接続された第３の定電流化回路（１０４）から成り、前記第３のスイッチ（１０５）は前記オートリスタート開始検出回路から得られたオートリスタート開始を示す信号に応答してオンになり、前記第３の定電流化回路は前記第２の定電流化回路よりも大きい電流を供給するように構成され、
更に、前記帰還制御電圧出力導体（５２）に対して前記第２の定電流化回路が接続されている点と前記第３の定電流化回路が接続されている点との間に逆流阻止ダイオード（７３）が接続されていることを特徴とする請求項６記載のＤＣ−ＤＣコンバータ。 The latch-off start detecting constant current circuit includes a third constant current circuit connected between the first control power source and the feedback control voltage output conductor (52) via a third switch (105). Circuit (104), the third switch (105) is turned on in response to a signal indicating the auto-restart start obtained from the auto-restart start detection circuit, and the third constant current circuit is Configured to supply a larger current than the second constant current circuit;
Further, a backflow prevention diode between the point where the second constant current circuit is connected to the feedback control voltage output conductor (52) and the point where the third constant current circuit is connected. The DC-DC converter according to claim 6, wherein (73) is connected. 前記ラッチオフ保持手段は、前記第１の制御電源と前記第２の直流電源端子との間に接続されていることを特徴とする請求項４記載のＤＣ−ＤＣコンバータ。 5. The DC-DC converter according to claim 4, wherein the latch-off holding means is connected between the first control power supply and the second DC power supply terminal. 少なくとも前記ＰＷＭパルス形成回路及び前記過負荷保護制御回路は、同一半導体基板に形成された半導体集積回路から成ることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。   2. The DC-DC converter according to claim 1, wherein at least the PWM pulse forming circuit and the overload protection control circuit are formed of a semiconductor integrated circuit formed on the same semiconductor substrate. 直流電圧を供給するための第1の直流電源端子と、
共通端子として機能する第2の直流電源端子と、
直流電圧を断続するために前記第1及び第2の直流電源端子間に接続され且つ制御端子を有しているスイッチング素子と、
前記第1及び第2の直流電源端子間において前記スイッチング素子に対して直列に接続されたインダクタンス手段と、
負荷に直流電圧を供給するために前記インダクタンス手段に接続された出力整流平滑回路と、
前記整流平滑回路の出力電圧に対して反比例的に変化する帰還制御電圧（ＶFB）を出力する帰還制御電圧形成回路と、
前記出力電圧を一定に制御するために前記帰還制御電圧形成回路から得られた前記帰還制御電圧又は前記帰還制御電圧に比例した電圧と前記電流検出手段の出力とを比較してＰＷＭパルスを形成して前記スイッチング素子の制御端子に供給するＰＷＭパルス形成回路と、
前記スイッチング素子を流れる電流を検出する電流検出手段と、
前記電流検出手段の出力と過電流基準電圧とを比較し、前記電流検出手段の出力が前記過電流基準電圧に達した時に前記スイッチング素子をオフに制御する過電流保護回路と、
前記負荷が過負荷状態であるか否かを判定して過負荷状態の時に前記スイッチング素子をオフに制御する過負荷保護制御回路と、
前記ＰＷＭパルス形成回路及び前記過負荷保護制御回路に制御直流電圧を供給するための制御電源と
を備えたＤＣ−ＤＣコンバータであって、
前記過負荷保護制御回路は、
前記帰還制御電圧（ＶFB）が所定のラッチオフ閾値電圧（Ｖｒ２）よりも高くなった時にラッチオフ保護方式による過負荷保護の開始を示す信号を出力するラッチオフ開始検出回路（１０６ａ）と、
前記過電流保護回路から前記スイッチング素子をオフに制御する信号が得られ且つ前記ラッチオフ開始検出回路（１０６ａ）からラッチオフ保護方式による過負荷保護の開始を示していない信号が得られている時に第１の所定時間（Ｔ１）を計測し、前記第１の所定時間（Ｔ１）の計測終了時に計測終了信号を出力し、また前記過電流保護回路から前記スイッチング素子をオフに制御する信号が得られ且つ前記ラッチオフ開始検出回路（１０６ａ）から前記ラッチオフ保護方式による過負荷保護の開始を示す信号が得られている時に前記第１の所定時間（Ｔ１）よりも長い第２の所定時間（Ｔ２）を計測し、前記第２の所定時間（Ｔ２）の計測終了時に計測終了信号を出力するタイマー手段（１４４）と、
前記タイマー手段（１４４）から得られた前記第１の所定時間（Ｔ１）の計測終了信号又は前記第２の所定時間（Ｔ２）の計測終了信号に応答して前記スイッチング素子をオフ制御する信号を発生する過負荷保護制御信号出力回路（１４５）と、
前記ラッチオフ開始検出回路（１０６ａ）からラッチオフ保護方式による過負荷保護の開始を示している信号が得られていると同時に前記過負荷保護制御信号出力回路（１４５）から前記スイッチング素子をオフ制御する信号が得られている時にラッチオフ保護方式による過負荷保護を示す信号を出力するラッチオフ過負荷保護判定回路（106ｂ）と、
前記ラッチオフ過負荷保護判定回路（106ｂ）から得られたラッチオフ保護方式による過負荷保護を示す信号を保持するラッチオフ保持回路（１０７）と、
前記過負荷保護制御信号出力回路（１４５）から得られた前記スイッチング素子をオフ制御する信号と前記ラッチオフ保持回路（１０７）から得られたラッチオフ保護方式による過負荷保護を示す信号とのいずれにも応答して前記スイッチング素子（３）をオフに制御するオフ制御手段（９７、４７）と
を備え、前記オートリスタート保護方式による過負荷保護が要求された時には、前記帰還制御電圧（ＶFB）の最大値を前記オートリスタート閾値電圧（Ｖｒ１）と前記ラッチオフ閾値電圧（Ｖｒ２）との間に制限する電圧制限手段（１３３）を前記帰還制御電圧形成回路の帰還制御電圧出力導体（５２）に接続し、前記ラッチオフ保護方式による過負荷保護が要求された時には、電圧制限手段（１３３）を前記帰還制御電圧出力導体（５２）に接続しないことを特徴とするＤＣ−ＤＣコンバータ。 A first DC power supply terminal for supplying a DC voltage;
A second DC power supply terminal that functions as a common terminal;
A switching element connected between the first and second DC power supply terminals to interrupt a DC voltage and having a control terminal;
Inductance means connected in series with the switching element between the first and second DC power supply terminals,
An output rectifying and smoothing circuit connected to the inductance means for supplying a DC voltage to a load;
A feedback control voltage forming circuit that outputs a feedback control voltage (V FB ) that varies inversely with the output voltage of the rectifying and smoothing circuit;
In order to control the output voltage constant, the feedback control voltage obtained from the feedback control voltage forming circuit or a voltage proportional to the feedback control voltage is compared with the output of the current detection means to form a PWM pulse. PWM pulse forming circuit to be supplied to the control terminal of the switching element,
Current detecting means for detecting a current flowing through the switching element;
An overcurrent protection circuit that compares the output of the current detection means with an overcurrent reference voltage, and controls the switching element to be turned off when the output of the current detection means reaches the overcurrent reference voltage;
An overload protection control circuit for determining whether or not the load is in an overload state and controlling the switching element to be turned off when the load is in an overload state;
A DC-DC converter comprising a control power supply for supplying a control DC voltage to the PWM pulse forming circuit and the overload protection control circuit,
The overload protection control circuit is
A latch-off start detection circuit (106a) for outputting a signal indicating the start of overload protection by the latch-off protection method when the feedback control voltage (V FB ) becomes higher than a predetermined latch-off threshold voltage (Vr2);
A first signal is obtained when a signal for controlling the switching element to be turned off is obtained from the overcurrent protection circuit and a signal not indicating the start of overload protection by the latchoff protection method is obtained from the latchoff start detection circuit (106a). A measurement end signal is output at the end of measurement of the first predetermined time (T1), and a signal for controlling the switching element to be turned off is obtained from the overcurrent protection circuit; A second predetermined time (T2) longer than the first predetermined time (T1) is measured when a signal indicating the start of overload protection by the latch-off protection method is obtained from the latch-off start detection circuit (106a). Timer means (144) for outputting a measurement end signal at the end of measurement of the second predetermined time (T2);
A signal for turning off the switching element in response to the measurement end signal of the first predetermined time (T1) or the measurement end signal of the second predetermined time (T2) obtained from the timer means (144). An overload protection control signal output circuit (145) to be generated;
A signal indicating the start of overload protection by the latch-off protection method is obtained from the latch-off start detection circuit (106a) and at the same time, a signal for turning off the switching element from the overload protection control signal output circuit (145) A latch-off overload protection determination circuit (106b) that outputs a signal indicating overload protection by the latch-off protection method when
A latch-off holding circuit (107) for holding a signal indicating overload protection by a latch-off protection method obtained from the latch-off overload protection determination circuit (106b);
Either a signal for controlling the switching element to be turned off obtained from the overload protection control signal output circuit (145) or a signal indicating overload protection by the latch-off protection method obtained from the latch-off holding circuit (107). And an off control means (97, 47) for controlling the switching element (3) to be turned off in response to the feedback control voltage (V FB ) when the overload protection by the auto restart protection system is required. Voltage limiting means (133) for limiting the maximum value between the auto-restart threshold voltage (Vr1) and the latch-off threshold voltage (Vr2) is connected to the feedback control voltage output conductor (52) of the feedback control voltage forming circuit. When overload protection by the latch-off protection method is required, the voltage limiting means (133) is connected to the feedback control voltage output conductor (52 The DC-DC converter is characterized in that it is not connected to (1). 直流電圧を供給するための第1の直流電源端子と、
共通端子として機能する第2の直流電源端子と、
直流電圧を断続するために前記第1及び第2の直流電源端子間に接続され且つ制御端子を有しているスイッチング素子と、
前記第1及び第2の直流電源端子間において前記スイッチング素子に対して直列に接続されたインダクタンス手段と、
負荷に直流電圧を供給するために前記インダクタンス手段に接続された出力整流平滑回路と、
前記整流平滑回路の出力電圧に対して反比例的に変化する帰還制御電圧（ＶFB）を出力する帰還制御電圧形成回路と、
前記出力電圧を一定に制御するために前記帰還制御電圧形成回路から得られた前記帰還制御電圧又は前記帰還制御電圧に比例した電圧と前記電流検出手段の出力とを比較してＰＷＭパルスを形成して前記スイッチング素子の制御端子に供給するＰＷＭパルス形成回路と、
前記ＰＷＭパルスに基づいて前記スイッチング素子をオン・オフ制御す時の前記スイッチング素子のオン幅を制限するための最大オン幅制限パルスを前記ＰＷＭパルスと同じ周期で繰返して発生し、前記ＰＷＭパルスを前記最大オン幅に制限する最大オン幅制限回路（４９）と、
前記負荷が過負荷状態であるか否かを判定して過負荷状態の時に前記スイッチング素子をオフに制御する過負荷保護制御回路と、
前記ＰＷＭパルス形成回路及び前記過負荷保護制御回路に制御直流電圧を供給するための制御電源と
を備えたＤＣ−ＤＣコンバータであって、
前記過負荷保護制御回路は、
前記帰還制御電圧（ＶFB）が所定のラッチオフ閾値電圧（Ｖｒ２）よりも高くなった時にラッチオフ保護方式による過負荷保護の開始を示す信号を出力するラッチオフ開始検出回路（１０６ａ）と、
前記ＰＷＭパルスと前記最大オン幅制限パルスとに基づいて前記ＰＷＭパルスが最大オン幅を有しているか否かを判定する最大オン幅判定手段と
前記最大オン幅判定手段から前記最大オン幅を示す信号が得られ且つ前記ラッチオフ開始検出回路（１０６ａ）からラッチオフ保護方式による過負荷保護の開始を示していない信号が得られている時に第１の所定時間（Ｔ１）を計測し、前記第１の所定時間（Ｔ１）の計測終了時に計測終了信号を出力し、また前記最大オン幅判定手段から前記最大オン幅を示す信号が得られ且つ前記ラッチオフ開始検出回路（１０６ａ）から前記ラッチオフ保護方式による過負荷保護の開始を示す信号が得られている時に前記第１の所定時間（Ｔ１）よりも長い第２の所定時間（Ｔ２）を計測し、前記第２の所定時間（Ｔ２）の計測終了時に計測終了信号を出力するタイマー手段（１４４）と、
前記タイマー手段（１４４）から得られた前記第１の所定時間（Ｔ１）の計測終了信号又は前記第２の所定時間（Ｔ２）の計測終了信号に応答して前記スイッチング素子をオフ制御する信号を発生する過負荷保護制御信号出力回路（１４５）と、
前記ラッチオフ開始検出回路（１０６ａ）からラッチオフ保護方式による過負荷保護の開始を示している信号が得られていると同時に前記過負荷保護制御信号出力回路（１４５）から前記スイッチング素子をオフ制御する信号が得られている時にラッチオフ保護方式による過負荷保護を示す信号を出力するラッチオフ過負荷保護判定回路（106ｂ）と、
前記ラッチオフ過負荷保護判定回路（106ｂ）から得られたラッチオフ保護方式による過負荷保護を示す信号を保持するラッチオフ保持回路（１０７）と、
前記過負荷保護制御信号出力回路（１４５）から得られた前記スイッチング素子をオフ制御する信号と前記ラッチオフ保持回路（１０７）から得られたラッチオフ保護方式による過負荷保護を示す信号とのいずれにも応答して前記スイッチング素子（３）をオフに制御するオフ制御手段（９７、４７）と
を備え、前記オートリスタート保護方式による過負荷保護が要求された時には、前記帰還制御電圧（ＶFB）の最大値を前記オートリスタート閾値電圧（Ｖｒ１）と前記ラッチオフ閾値電圧（Ｖｒ２）との間に制限する電圧制限手段（１３３）を前記帰還制御電圧形成回路の帰還制御電圧出力導体（５２）に接続し、前記ラッチオフ保護方式による過負荷保護が要求された時には、電圧制限手段（１３３）を前記帰還制御電圧出力導体（５２）に接続しないことを特徴とするＤＣ−ＤＣコンバータ。 A first DC power supply terminal for supplying a DC voltage;
A second DC power supply terminal that functions as a common terminal;
A switching element connected between the first and second DC power supply terminals to interrupt a DC voltage and having a control terminal;
Inductance means connected in series with the switching element between the first and second DC power supply terminals,
An output rectifying and smoothing circuit connected to the inductance means for supplying a DC voltage to a load;
A feedback control voltage forming circuit that outputs a feedback control voltage (V FB ) that varies inversely with the output voltage of the rectifying and smoothing circuit;
In order to control the output voltage constant, the feedback control voltage obtained from the feedback control voltage forming circuit or a voltage proportional to the feedback control voltage is compared with the output of the current detection means to form a PWM pulse. PWM pulse forming circuit to be supplied to the control terminal of the switching element,
A maximum on width limiting pulse for limiting the on width of the switching element when the switching element is on / off controlled based on the PWM pulse is repeatedly generated in the same cycle as the PWM pulse, and the PWM pulse is generated. A maximum on-width limiting circuit (49) for limiting the maximum on-width;
An overload protection control circuit for determining whether or not the load is in an overload state and controlling the switching element to be turned off when the load is in an overload state;
A DC-DC converter comprising a control power supply for supplying a control DC voltage to the PWM pulse forming circuit and the overload protection control circuit,
The overload protection control circuit is
A latch-off start detection circuit (106a) for outputting a signal indicating the start of overload protection by the latch-off protection method when the feedback control voltage (V FB ) becomes higher than a predetermined latch-off threshold voltage (Vr2);
Based on the PWM pulse and the maximum on-width limit pulse, the maximum on-width is determined from the maximum on-width determining means and the maximum on-width determining means for determining whether or not the PWM pulse has the maximum on-width. When a signal is obtained and a signal that does not indicate the start of overload protection by the latch-off protection method is obtained from the latch-off start detection circuit (106a), a first predetermined time (T1) is measured, and the first predetermined time (T1) is measured. At the end of measurement for a predetermined time (T1), a measurement end signal is output, a signal indicating the maximum on width is obtained from the maximum on width determination means, and the latch-off protection detection circuit (106a) detects an overload by the latch-off protection method. When a signal indicating the start of load protection is obtained, a second predetermined time (T2) longer than the first predetermined time (T1) is measured, and the second predetermined time is measured. And while the timer means for outputting a measurement completion signal at the end of the measurement of the (T2) (144),
A signal for turning off the switching element in response to the measurement end signal of the first predetermined time (T1) or the measurement end signal of the second predetermined time (T2) obtained from the timer means (144). An overload protection control signal output circuit (145) to be generated;
A signal indicating the start of overload protection by the latch-off protection method is obtained from the latch-off start detection circuit (106a) and at the same time, a signal for turning off the switching element from the overload protection control signal output circuit (145) A latch-off overload protection determination circuit (106b) that outputs a signal indicating overload protection by the latch-off protection method when
A latch-off holding circuit (107) for holding a signal indicating overload protection by a latch-off protection method obtained from the latch-off overload protection determination circuit (106b);
Either a signal for controlling the switching element to be turned off obtained from the overload protection control signal output circuit (145) or a signal indicating overload protection by the latch-off protection method obtained from the latch-off holding circuit (107). And an off control means (97, 47) for controlling the switching element (3) to be turned off in response to the feedback control voltage (V FB ) when the overload protection by the auto restart protection system is required. Voltage limiting means (133) for limiting the maximum value between the auto-restart threshold voltage (Vr1) and the latch-off threshold voltage (Vr2) is connected to the feedback control voltage output conductor (52) of the feedback control voltage forming circuit. When overload protection by the latch-off protection method is required, the voltage limiting means (133) is connected to the feedback control voltage output conductor (52 The DC-DC converter is characterized in that it is not connected to (1). 直流電圧を供給するための第1の直流電源端子と、
共通端子として機能する第2の直流電源端子と、
直流電圧を断続するために前記第1及び第2の直流電源端子間に接続され且つ制御端子を有しているスイッチング素子と、
前記第1及び第2の直流電源端子間において前記スイッチング素子に対して直列に接続されたインダクタンス手段と、
負荷に直流電圧を供給するために前記インダクタンス手段に接続された出力整流平滑回路と、
前記整流平滑回路の出力電圧に対して反比例的に変化する帰還制御電圧（ＶFB）を出力する帰還制御電圧形成回路と、
前記出力電圧を一定に制御するために前記帰還制御電圧形成回路から得られた前記帰還制御電圧又は前記帰還制御電圧に比例した電圧と前記電流検出手段の出力とを比較してＰＷＭパルスを形成して前記スイッチング素子の制御端子に供給するＰＷＭパルス形成回路と、
前記スイッチング素子を流れる電流を検出する電流検出手段と、
前記電流検出手段の出力と過電流基準電圧とを比較し、前記電流検出手段の出力が前記過電流基準電圧に達した時に前記スイッチング素子をオフに制御する過電流保護回路と、
前記ＰＷＭパルスに基づいて前記スイッチング素子をオン・オフ制御す時の前記スイッチング素子のオン幅を制限するための最大オン幅制限パルスを前記ＰＷＭパルスと同じ周期で繰返して発生し、前記ＰＷＭパルスを前記最大オン幅に制限する最大オン幅制限回路（４９）と、
前記負荷が過負荷状態であるか否かを判定して過負荷状態の時に前記スイッチング素子をオフに制御する過負荷保護制御回路と、
前記ＰＷＭパルス形成回路及び前記過負荷保護制御回路に制御直流電圧を供給するための制御電源と
を備えたＤＣ−ＤＣコンバータであって、
前記過負荷保護制御回路は、
前記帰還制御電圧（ＶFB）が所定のラッチオフ閾値電圧（Ｖｒ２）よりも高くなった時にラッチオフ保護方式による過負荷保護の開始を示す信号を出力するラッチオフ開始検出回路（１０６ａ）と、
前記ＰＷＭパルスと前記最大オン幅制限パルスとに基づいて前記ＰＷＭパルスが最大オン幅を有しているか否かを判定する最大オン幅判定手段と、
前記過電流保護回路から前記スイッチング素子をオフに制御する信号が得られているか又は前記最大オン幅判定手段から前記最大オン幅を示す信号が得られ且つ前記ラッチオフ開始検出回路（１０６ａ）からラッチオフ保護方式による過負荷保護の開始を示していない信号が得られている時に第１の所定時間（Ｔ１）を計測し、前記第１の所定時間（Ｔ１）の計測終了時に計測終了信号を出力し、また前記過電流保護回路から前記スイッチング素子をオフに制御する信号が得られているか又は前記最大オン幅判定手段から前記最大オン幅を示す信号が得られ且つ前記ラッチオフ開始検出回路（１０６ａ）から前記ラッチオフ保護方式による過負荷保護の開始を示す信号が得られている時に前記第１の所定時間（Ｔ１）よりも長い第２の所定時間（Ｔ２）を計測し、前記第２の所定時間（Ｔ２）の計測終了時に計測終了信号を出力するタイマー手段（１４４）と、
前記タイマー手段（１４４）から得られた前記第１の所定時間（Ｔ１）の計測終了信号又は前記第２の所定時間（Ｔ２）の計測終了信号に応答して前記スイッチング素子をオフ制御する信号を発生する過負荷保護制御信号出力回路（１４５）と、
前記ラッチオフ開始検出回路（１０６ａ）からラッチオフ保護方式による過負荷保護の開始を示している信号が得られていると同時に前記過負荷保護制御信号出力回路（１４５）から前記スイッチング素子をオフ制御する信号が得られている時にラッチオフ保護方式による過負荷保護を示す信号を出力するラッチオフ過負荷保護判定回路（106ｂ）と、
前記ラッチオフ過負荷保護判定回路（106ｂ）から得られたラッチオフ保護方式による過負荷保護を示す信号を保持するラッチオフ保持回路（１０７）と、
前記過負荷保護制御信号出力回路（１４５）から得られた前記スイッチング素子をオフ制御する信号と前記ラッチオフ保持回路（１０７）から得られたラッチオフ保護方式による過負荷保護を示す信号とのいずれにも応答して前記スイッチング素子（３）をオフに制御するオフ制御手段（９７、４７）と
を備え、前記オートリスタート保護方式による過負荷保護が要求された時には、前記帰還制御電圧（ＶFB）の最大値を前記オートリスタート閾値電圧（Ｖｒ１）と前記ラッチオフ閾値電圧（Ｖｒ２）との間に制限する電圧制限手段（１３３）を前記帰還制御電圧形成回路の帰還制御電圧出力導体（５２）に接続し、前記ラッチオフ保護方式による過負荷保護が要求された時には、電圧制限手段（１３３）を前記帰還制御電圧出力導体（５２）に接続しないことを特徴とするＤＣ−ＤＣコンバータ。 A first DC power supply terminal for supplying a DC voltage;
A second DC power supply terminal that functions as a common terminal;
A switching element connected between the first and second DC power supply terminals to interrupt a DC voltage and having a control terminal;
Inductance means connected in series with the switching element between the first and second DC power supply terminals,
An output rectifying and smoothing circuit connected to the inductance means for supplying a DC voltage to a load;
A feedback control voltage forming circuit that outputs a feedback control voltage (V FB ) that varies inversely with the output voltage of the rectifying and smoothing circuit;
In order to control the output voltage constant, the feedback control voltage obtained from the feedback control voltage forming circuit or a voltage proportional to the feedback control voltage is compared with the output of the current detection means to form a PWM pulse. PWM pulse forming circuit to be supplied to the control terminal of the switching element,
Current detecting means for detecting a current flowing through the switching element;
An overcurrent protection circuit that compares the output of the current detection means with an overcurrent reference voltage, and controls the switching element to be turned off when the output of the current detection means reaches the overcurrent reference voltage;
A maximum on width limiting pulse for limiting the on width of the switching element when the switching element is on / off controlled based on the PWM pulse is repeatedly generated in the same cycle as the PWM pulse, and the PWM pulse is generated. A maximum on-width limiting circuit (49) for limiting the maximum on-width;
An overload protection control circuit for determining whether or not the load is in an overload state and controlling the switching element to be turned off when the load is in an overload state;
A DC-DC converter comprising a control power supply for supplying a control DC voltage to the PWM pulse forming circuit and the overload protection control circuit,
The overload protection control circuit is
A latch-off start detection circuit (106a) for outputting a signal indicating the start of overload protection by the latch-off protection method when the feedback control voltage (V FB ) becomes higher than a predetermined latch-off threshold voltage (Vr2);
Maximum on width determination means for determining whether the PWM pulse has a maximum on width based on the PWM pulse and the maximum on width limit pulse;
A signal for controlling the switching element to be turned off is obtained from the overcurrent protection circuit, or a signal indicating the maximum on width is obtained from the maximum on width determination means, and latch off protection is provided from the latch off start detection circuit (106a). Measuring a first predetermined time (T1) when a signal not indicating the start of overload protection by a method is obtained, and outputting a measurement end signal at the end of the measurement of the first predetermined time (T1); Further, a signal for controlling the switching element to be turned off is obtained from the overcurrent protection circuit, or a signal indicating the maximum on width is obtained from the maximum on width determination means, and the latch off start detection circuit (106a) A second predetermined time longer than the first predetermined time (T1) when a signal indicating the start of overload protection by the latch-off protection method is obtained. And (T2) was measured, the timer means (144) for outputting a measurement completion signal to the measuring end of the second predetermined time (T2),
A signal for turning off the switching element in response to the measurement end signal of the first predetermined time (T1) or the measurement end signal of the second predetermined time (T2) obtained from the timer means (144). An overload protection control signal output circuit (145) to be generated;
A signal indicating the start of overload protection by the latch-off protection method is obtained from the latch-off start detection circuit (106a) and at the same time, a signal for turning off the switching element from the overload protection control signal output circuit (145) A latch-off overload protection determination circuit (106b) that outputs a signal indicating overload protection by the latch-off protection method when
A latch-off holding circuit (107) for holding a signal indicating overload protection by a latch-off protection method obtained from the latch-off overload protection determination circuit (106b);
Either a signal for controlling the switching element to be turned off obtained from the overload protection control signal output circuit (145) or a signal indicating overload protection by the latch-off protection method obtained from the latch-off holding circuit (107). And an off control means (97, 47) for controlling the switching element (3) to be turned off in response to the feedback control voltage (V FB ) when the overload protection by the auto restart protection system is required. Voltage limiting means (133) for limiting the maximum value between the auto-restart threshold voltage (Vr1) and the latch-off threshold voltage (Vr2) is connected to the feedback control voltage output conductor (52) of the feedback control voltage forming circuit. When overload protection by the latch-off protection method is required, the voltage limiting means (133) is connected to the feedback control voltage output conductor (52 The DC-DC converter is characterized in that it is not connected to (1). 前記制御電源は、第1の制御直流電圧（Ｖｃｃ）を発生する第1の制御電源と、前記第1の制御直流電圧（Ｖｃｃ）よりも低い第2の制御直流電圧（Ｖｒｅｇ）を発生する第2の制御電源（１５）とを備え、
前記インダクタンス手段は、第1及び第2の直流電源端子間において前記スイッチング素子に対して直列に接続された１次巻線（Ｎ１）と、該１次巻線に電磁結合された制御電源用巻線（Ｎ３）とを有し、
前記第1の制御電源は、前記制御電源用巻線に接続された制御電源用整流平滑回路（１１）と、前記前記第1の直流電源端子と前記制御電源用整流平滑回路の平滑コンデンサとの間に接続された起動充電手段（１４）とから成り、
前記第２の制御電源は、前記制御電源用整流平滑回路から供給された電圧を安定化する電圧安定化回路から成ることを特徴とする請求項１０乃至１２のいずれか１つに記載のＤＣ−ＤＣコンバータ。 The control power supply generates a first control DC voltage (Vcc) and a first control power supply that generates a first control DC voltage (Vcc) lower than the first control DC voltage (Vcc). 2 control power supplies (15),
The inductance means includes a primary winding (N1) connected in series with the switching element between the first and second DC power supply terminals, and a control power supply winding electromagnetically coupled to the primary winding. Line (N3),
The first control power supply includes a control power supply rectifying and smoothing circuit (11) connected to the control power supply winding, the first DC power supply terminal, and a smoothing capacitor of the control power supply rectifying and smoothing circuit. A starting charging means (14) connected in between,
13. The DC− according to claim 10, wherein the second control power source includes a voltage stabilization circuit that stabilizes a voltage supplied from the control power source rectifying and smoothing circuit. DC converter. 前記ラッチオフ保持手段は、前記第１の制御電源と前記第２の直流電源端子との間に接続されていることを特徴とする請求項１３記載のＤＣ−ＤＣコンバータ。 14. The DC-DC converter according to claim 13, wherein the latch-off holding means is connected between the first control power source and the second DC power source terminal. 前記過負荷保護制御回路は、更に、
前記第1及び第2の直流電源端子からの直流電圧の供給開始から所定時間が経過したことを示す信号を出力する電源起動遅延回路（８６）と、
前記第2の制御電源と前記帰還制御電圧出力導体との間に第１のスイッチ（７２）を介して接続された第１の定電流化回路（７１）と、
前記第2の制御電源と前記帰還制御電圧出力導体との間に第２のスイッチ（８５）を介して接続された第２の定電流化回路（８４）と、
前記第2の制御電源の前記第2の制御直流電圧（Ｖｒｅｇ）が所定値以上の時に前記第１のスイッチ（７２）をオンにするための駆動回路と
を有し、前記第２のスイッチ（８５）は前記電源起動遅延回路（８６）から前記所定時間が経過したことを示す信号が出力したことに応答してオンになることを特徴とする請求項１３記載のＤＣ−ＤＣコンバータ。 The overload protection control circuit further includes:
A power supply startup delay circuit (86) for outputting a signal indicating that a predetermined time has elapsed from the start of supply of DC voltage from the first and second DC power supply terminals;
A first constant current circuit (71) connected via a first switch (72) between the second control power supply and the feedback control voltage output conductor;
A second constant current circuit (84) connected via a second switch (85) between the second control power source and the feedback control voltage output conductor;
A drive circuit for turning on the first switch (72) when the second control DC voltage (Vreg) of the second control power source is equal to or higher than a predetermined value, and the second switch ( The DC-DC converter according to claim 13, wherein 85) is turned on in response to the output of a signal indicating that the predetermined time has elapsed from the power supply startup delay circuit (86). 前記過負荷保護制御回路は、更に、前記第1及び第2の直流電源端子からの直流電圧の供給開始から所定時間が経過したことを示す電源起動遅延信号を出力する電源起動遅延回路（８６）を有し、
前記タイマー手段（１４４）は、前記電源起動遅延回路（８６）から前記電源起動遅延信号が発生した後において、前記第１の所定時間（Ｔ１）又は前記第２の所定時間（Ｔ２）を計測することを特徴とする請求項１０乃至１２のいずれか１つに記載のＤＣ−ＤＣコンバータ。 The overload protection control circuit further outputs a power supply start delay circuit (86) for outputting a power supply start delay signal indicating that a predetermined time has elapsed from the start of supply of DC voltage from the first and second DC power supply terminals. Have
The timer means (144) measures the first predetermined time (T1) or the second predetermined time (T2) after the power activation delay signal is generated from the power activation delay circuit (86). The DC-DC converter according to any one of claims 10 to 12, wherein 少なくとも前記ＰＷＭパルス形成回路及び前記過負荷保護制御回路は、同一半導体基板に形成された半導体集積回路から成ることを特徴とする請求項項１０乃至１２のいずれか１つに記載のＤＣ−ＤＣコンバータ。   The DC-DC converter according to any one of claims 10 to 12, wherein at least the PWM pulse forming circuit and the overload protection control circuit are formed of a semiconductor integrated circuit formed on the same semiconductor substrate. .
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