JP2010050312A - Esd protection circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an ESD protection circuit which does not malfunction even when a voltage waveform having a steep slew rate when a power supply is applied. <P>SOLUTION: This ESD protective circuit includes a first trigger circuit to detect a voltage difference between the power supply and the ground, a first latch circuit to hold a first output signal of the first trigger circuit at a point of time when it reaches a first threshold voltage, a conducting state control circuit to control whether to cause a conducting state between the power supply and the ground in accordance with the output signal of the first latch circuit, a second trigger circuit to detect whether the voltage difference between the output signal of the first trigger circuit and the ground reaches a second threshold voltage, a second latch circuit to hold the output signal of the second trigger circuit at a point of time when it reaches the second threshold voltage, and a voltage control circuit to control the level of the output signal of the first latch circuit in accordance with the output signal of the second latch circuit. The first threshold voltage is set as a voltage between the power supply voltage during normal operation and the ground, and the second threshold voltage is set as a voltage larger than the power supply voltage during normal operation. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体集積回路において、静電気放電（ＥＳＤ）から内部回路を保護するＥＳＤ保護回路に関するものである。   The present invention relates to an ESD protection circuit for protecting an internal circuit from electrostatic discharge (ESD) in a semiconductor integrated circuit.

半導体集積回路において、ＥＳＤ保護回路は、寄生バイポーラ素子を使用してＥＳＤサージをグランドへと放電する保護回路と、それをダイオード接続状態のＭＯＳ（金属酸化膜半導体）トランジスタを使用して行う保護回路の２種に大別される。   In a semiconductor integrated circuit, an ESD protection circuit uses a parasitic bipolar element to discharge an ESD surge to the ground, and a protection circuit that uses a diode-connected MOS (metal oxide semiconductor) transistor There are two main types.

以下、特許文献１に開示のＥＳＤ保護回路を例に挙げて説明する。図５に示すＥＳＤ保護回路７０は、上述する後者の構成を採用したものであり、トリガ回路２０と、２つのインバータ２２ａ、２２ｂと、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）２４と、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）２６とによって構成されている。トリガ回路２０は、容量素子２８と抵抗素子３０とからなるＣＲ回路である。   Hereinafter, the ESD protection circuit disclosed in Patent Document 1 will be described as an example. The ESD protection circuit 70 shown in FIG. 5 employs the latter configuration described above, and includes a trigger circuit 20, two inverters 22a and 22b, a PMOS (P-type MOS transistor) 24, and an NMOS (N-type MOS). Transistor) 26. The trigger circuit 20 is a CR circuit composed of a capacitive element 28 and a resistive element 30.

この保護回路７０では、ＥＳＤの発生時に、トリガ回路２０によってＥＳＤサージが検出され、容量素子２８と抵抗素子３０の積で決定される時定数に相当する期間だけハイレベル（Ｈ）を保持した検出信号（トリガ信号）が出力される。検出信号のＨは、２段のインバータ２２ａ、２２ｂを経てＮＭＯＳ２６のゲートに入力される。その結果、ＥＳＤサージは、電源ＶＤＤから、オン状態のＮＭＯＳ２６を介してグランドＶＳＳへと放電される。   In the protection circuit 70, when an ESD occurs, an ESD surge is detected by the trigger circuit 20, and the detection is maintained at a high level (H) for a period corresponding to a time constant determined by the product of the capacitive element 28 and the resistive element 30. A signal (trigger signal) is output. The detection signal H is input to the gate of the NMOS 26 through the two-stage inverters 22a and 22b. As a result, the ESD surge is discharged from the power supply VDD to the ground VSS via the NMOS 26 in the on state.

この時、後段のインバータ２２ｂの出力信号がＰＭＯＳ２４のゲートにフィードバックされ、ＰＭＯＳ２４がオフ状態、前段のインバータ２２ａの出力信号はフローティング状態となる（この一連の動作を行う回路をダイナミックラッチと呼ぶ）。これによって、検出信号がローレベル（Ｌ）に戻った後も、前段および後段のインバータ２２ａ、２２ｂの出力は保持され、ＮＭＯＳ２６を介してＥＳＤサージをグランドＶＳＳへと放電し切ることができる。   At this time, the output signal of the rear stage inverter 22b is fed back to the gate of the PMOS 24, the PMOS 24 is turned off, and the output signal of the front stage inverter 22a is in a floating state (a circuit that performs this series of operations is called a dynamic latch). As a result, even after the detection signal returns to the low level (L), the outputs of the inverters 22a and 22b at the preceding and succeeding stages are held, and the ESD surge can be completely discharged to the ground VSS via the NMOS 26.

米国特許第７０８５１１３号明細書US Patent No. 7085113

しかし、特許文献１の保護回路７０では、電源投入時に、急峻なスルーレートを持つ電圧波形が電源ＶＤＤのノードに与えられると、トリガ回路２０が、その急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出し、保護回路７０が誤動作する場合がある。この場合、上記のようにダイナミックラッチが働くことにより、これ以後、ＮＭＯＳ２６がオン状態を維持し、通常回路動作時に電源ＶＤＤからグランドＶＳＳへと大電流が流れる危険性がある。   However, in the protection circuit 70 of Patent Document 1, when a voltage waveform having a steep slew rate is applied to the node of the power supply VDD when the power is turned on, the trigger circuit 20 converts the voltage waveform having the steep slew rate into an ESD surge. The protection circuit 70 may malfunction. In this case, since the dynamic latch operates as described above, there is a risk that the NMOS 26 will remain in the ON state and a large current flows from the power supply VDD to the ground VSS during normal circuit operation.

本発明の目的は、前記従来技術の問題点を解消し、電源投入時に急峻なスルーレートを持つ電圧波形が電源に与えられた場合であっても、誤動作しないＥＳＤ保護回路を提供することにある。   An object of the present invention is to solve the problems of the prior art and to provide an ESD protection circuit that does not malfunction even when a voltage waveform having a steep slew rate is applied to the power supply when the power is turned on. .

上記目的を達成するために、本発明は、電源とグランドとの間の電圧差を検出して、第１の検出信号を出力する第１のトリガ回路と、
前記第１の検出信号が、あらかじめ設定された第１の閾値電圧に到達した時点で該第１の検出信号を保持し、第１の制御信号として出力する第１のラッチ回路と、
前記第１の制御信号に応じて、電源とグランドとの間を導通させるか否かを制御する導通制御回路と、
前記第１の検出信号とグランドとの間の電圧差が、あらかじめ設定された第２の閾値電圧に到達したか否かを検出し、第２の検出信号を出力する第２のトリガ回路と、
前記第２の検出信号が、前記第２の閾値電圧に到達した時点で該第２の検出信号を保持し、第２の制御信号として出力する第２のラッチ回路と、
前記第２の制御信号に応じて、前記第１の制御信号のレベルを制御する電圧制御回路とを備え、
前記第１の閾値電圧は、通常動作時の電源電圧とグランドとの間の電圧に設定され、前記第２の閾値電圧は、通常動作時の電源電圧よりも大きい電圧に設定されていることを特徴とするＥＳＤ保護回路を提供するものである。 In order to achieve the above object, the present invention includes a first trigger circuit that detects a voltage difference between a power source and a ground and outputs a first detection signal;
A first latch circuit that holds the first detection signal when the first detection signal reaches a preset first threshold voltage and outputs the first detection signal as a first control signal;
A conduction control circuit for controlling whether or not to conduct between the power supply and the ground according to the first control signal;
A second trigger circuit that detects whether a voltage difference between the first detection signal and the ground has reached a preset second threshold voltage and outputs a second detection signal;
A second latch circuit that holds the second detection signal when the second detection signal reaches the second threshold voltage and outputs the second detection signal as a second control signal;
A voltage control circuit that controls the level of the first control signal in response to the second control signal;
The first threshold voltage is set to a voltage between the power supply voltage during normal operation and the ground, and the second threshold voltage is set to a voltage higher than the power supply voltage during normal operation. An ESD protection circuit is provided.

ここで、前記第２のトリガ回路は、前記第１の検出信号とグランドとの間に直列に接続されたダイオード列と、ダイオード接続状態のＮ型ＭＯＳトランジスタとを備え、
前記ダイオード列は、前記第１の検出信号から前記Ｎ型ＭＯＳトランジスタのドレインに向かって１以上のダイオードが直列に接続されたものであり、
前記Ｎ型ＭＯＳトランジスタのゲートは、該Ｎ型ＭＯＳトランジスタのドレインに接続されていることが好ましい。 Here, the second trigger circuit includes a diode string connected in series between the first detection signal and the ground, and a diode-connected N-type MOS transistor,
In the diode row, one or more diodes are connected in series from the first detection signal toward the drain of the N-type MOS transistor,
The gate of the N-type MOS transistor is preferably connected to the drain of the N-type MOS transistor.

また、前記第２のラッチ回路は、直列に接続された第２の複数のインバータと、電源と前記第２の複数のインバータのうちの初段のインバータとの間に接続された第２のＰ型ＭＯＳトランジスタとを備え、
前記第２のＰ型ＭＯＳトランジスタのゲートには、前記第２の複数のインバータのうちの、前記第２の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることが好ましい。 The second latch circuit includes a second plurality of inverters connected in series and a second P-type connected between a power source and a first-stage inverter among the plurality of second inverters. A MOS transistor,
It is preferable that an output signal of an inverter that outputs a signal having the same polarity as the second detection signal among the plurality of second inverters is input to a gate of the second P-type MOS transistor. .

また、前記電圧制御回路は、前記第１の制御信号とグランドとの間に接続された第２のＮ型ＭＯＳトランジスタであり、前記第２のＮ型ＭＯＳトランジスタのゲートには、前記第２の複数のインバータのうちの最終段のインバータの出力信号が入力されていることが好ましい。   The voltage control circuit is a second N-type MOS transistor connected between the first control signal and ground, and the second N-type MOS transistor has a gate connected to the second N-type MOS transistor. It is preferable that the output signal of the last-stage inverter among the plurality of inverters is input.

また、前記第１のトリガ回路は、電源とグランドとの間に直列に接続されたＣＲ回路であることが好ましい。   The first trigger circuit is preferably a CR circuit connected in series between a power supply and a ground.

また、前記第１のラッチ回路は、直列に接続された第１の複数のインバータと、電源と前記第１の複数のインバータのうちの初段のインバータとの間に接続された第１のＰ型ＭＯＳトランジスタとを備え、
前記第１のＰ型ＭＯＳトランジスタのゲートには、前記第１の複数のインバータのうちの、前記第１の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることが好ましい。 The first latch circuit includes a first plurality of inverters connected in series and a first P-type connected between a power source and a first-stage inverter of the first plurality of inverters. A MOS transistor,
It is preferable that an output signal of an inverter that outputs a signal having the same polarity as the first detection signal among the plurality of first inverters is input to a gate of the first P-type MOS transistor. .

また、前記導通制御回路は、電源とグランドとの間に接続された第１のＮ型ＭＯＳトランジスタであり、前記第１のＮ型ＭＯＳトランジスタのゲートには、前記第１の複数のインバータのうちの最終段のインバータの出力信号が入力されていることが好ましい。   The conduction control circuit is a first N-type MOS transistor connected between a power supply and a ground, and the gate of the first N-type MOS transistor includes a first plurality of inverters. It is preferable that the output signal of the last stage inverter is input.

本発明によれば、電源投入時に、急峻なスルーレートを持つ電圧波形が電源に与えられた場合であっても、誤動作であることを検出して強制的に導通制御回路を非導通状態とする。そのため、一切の誤動作を起こさず、安全な電源投入が保証される。   According to the present invention, even when a voltage waveform having a steep slew rate is applied to the power supply when the power is turned on, a malfunction is detected and the conduction control circuit is forcibly made non-conductive. . Therefore, no power failure occurs and safe power-on is guaranteed.

以下に、添付の図面に示す好適実施形態に基づいて、本発明のＥＳＤ保護回路を詳細に説明する。   Hereinafter, an ESD protection circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.

図１は、本発明のＥＳＤ保護回路の構成を表す一実施形態の回路図である。同図に示すＥＳＤ保護回路１０は、ＥＳＤから半導体集積回路の内部回路を保護するものであり、保護回路部１２と、制御回路部１４とによって構成されている。   FIG. 1 is a circuit diagram of an embodiment showing a configuration of an ESD protection circuit of the present invention. The ESD protection circuit 10 shown in the figure protects the internal circuit of the semiconductor integrated circuit from ESD, and includes a protection circuit unit 12 and a control circuit unit 14.

まず、保護回路部１２について説明する。   First, the protection circuit unit 12 will be described.

保護回路部１２は、図５に示す従来のＥＳＤ保護回路７０と同じ構成のものである。すなわち、保護回路部１２は、トリガ回路２０と、直列に接続された２つのインバータ２２ａ、２２ｂと、ＰＭＯＳ２４と、ＮＭＯＳ２６とによって構成されている。   The protection circuit unit 12 has the same configuration as the conventional ESD protection circuit 70 shown in FIG. That is, the protection circuit unit 12 includes a trigger circuit 20, two inverters 22a and 22b connected in series, a PMOS 24, and an NMOS 26.

トリガ回路２０は、電源ＶＤＤとグランドＶＳＳとの間に直列に接続された容量素子２８と抵抗素子３０とからなるＣＲ回路である。トリガ回路２０は、電源ＶＤＤとグランドＶＳＳとの間（グランドＶＳＳを基準とする電源ＶＤＤ）の電圧差を検出し、これを第１の検出信号として出力する。ここで、容量素子２８と抵抗素子３０との接続点を内部ノードＮ１とする。   The trigger circuit 20 is a CR circuit including a capacitive element 28 and a resistance element 30 connected in series between the power supply VDD and the ground VSS. The trigger circuit 20 detects a voltage difference between the power supply VDD and the ground VSS (power supply VDD with reference to the ground VSS), and outputs this as a first detection signal. Here, a connection point between the capacitive element 28 and the resistance element 30 is defined as an internal node N1.

前段のインバータ２２ａは、ＰＭＯＳ２４のドレインとグランドＶＳＳとの間に直列に接続されたＰＭＯＳ３２とＮＭＯＳ３４とによって構成されている。ＰＭＯＳ３２とＮＭＯＳ３４のゲートには、第１の検出信号が入力（内部ノードＮ１が接続）されている。ここで、ＰＭＯＳ３２とＮＭＯＳ３４との接続点、すなわち、インバータ２２ａの出力を内部ノードＮ２とする。   The inverter 22a in the previous stage includes a PMOS 32 and an NMOS 34 connected in series between the drain of the PMOS 24 and the ground VSS. The first detection signal is input to the gates of the PMOS 32 and the NMOS 34 (the internal node N1 is connected). Here, the connection point between the PMOS 32 and the NMOS 34, that is, the output of the inverter 22a is defined as an internal node N2.

後段のインバータ２２ｂは、電源ＶＤＤとグランドＶＳＳとの間に直列に接続されたＰＭＯＳ３６とＮＭＯＳ３８とによって構成されている。ＰＭＯＳ３６とＮＭＯＳ３８のゲートには、前段のインバータ２２ａの出力信号が入力（内部ノードＮ２が接続）されている。ここで、ＰＭＯＳ３６とＮＭＯＳ３８との接続点、すなわち、インバータ２２ｂの出力を内部ノードＮ３とする。   The rear stage inverter 22b includes a PMOS 36 and an NMOS 38 connected in series between the power supply VDD and the ground VSS. The gates of the PMOS 36 and NMOS 38 are supplied with the output signal of the previous inverter 22a (connected to the internal node N2). Here, the connection point between the PMOS 36 and the NMOS 38, that is, the output of the inverter 22b is defined as an internal node N3.

ＰＭＯＳ２４は、電源ＶＤＤと、前段のインバータ２２ａを構成するＰＭＯＳ３２のソースとの間に接続されている。ＰＭＯＳ２４のゲートには、後段のインバータ２２ｂの出力信号が入力（内部ノードＮ３が接続）されている。ＰＭＯＳ２４のゲートには、複数のインバータのうちの、第１の検出信号と同極性の信号を出力する偶数番目のインバータの出力信号が入力される。   The PMOS 24 is connected between the power supply VDD and the source of the PMOS 32 constituting the previous stage inverter 22a. The output signal of the subsequent inverter 22b is input to the gate of the PMOS 24 (the internal node N3 is connected). The output signal of the even-numbered inverter that outputs a signal having the same polarity as the first detection signal among the plurality of inverters is input to the gate of the PMOS 24.

ここで、インバータ２２ａ、２２ｂとＰＭＯＳ２４は、第１の検出信号が、あらかじめ設定された第１の閾値電圧に到達した時点で第１の検出信号を保持し、第１の制御信号として出力する。図示例の場合、内部ノードＮ１が一旦Ｈになると、内部ノードＮ１がＬに戻った後も、内部ノードＮ１がＨの時の内部ノードＮ２，Ｎ３の状態（すなわち、内部ノードＮ２がＬ、かつ、内部ノードＮ３がＨ）を保持するダイナミックラッチを構成する。   Here, the inverters 22a and 22b and the PMOS 24 hold the first detection signal and output it as the first control signal when the first detection signal reaches the preset first threshold voltage. In the case of the illustrated example, once the internal node N1 becomes H, even after the internal node N1 returns to L, the state of the internal nodes N2 and N3 when the internal node N1 is H (that is, the internal node N2 is L, and , The internal node N3 constitutes a dynamic latch holding H).

第１の閾値電圧は、通常動作時の電源ＶＤＤとグランドＶＳＳとの間の電圧に設定される。図示例の場合、インバータ２２ａの閾値電圧となる。   The first threshold voltage is set to a voltage between the power supply VDD and the ground VSS during normal operation. In the illustrated example, this is the threshold voltage of the inverter 22a.

ＮＭＯＳ２６は、電源ＶＤＤとグランドＶＳＳとの間に接続されている。ＮＭＯＳ２６のゲートには、第１の制御信号が入力（内部ノードＮ３が接続）されている。ＮＭＯＳ２６は、第１の制御信号に応じて、電源ＶＤＤとグランドＶＳＳとの間を導通させるか否かを制御する導通制御回路となる。図示例の場合、第１の制御信号がＨであればＮＭＯＳ２６はオン状態となる。   The NMOS 26 is connected between the power supply VDD and the ground VSS. The first control signal is input (connected to the internal node N3) to the gate of the NMOS 26. The NMOS 26 becomes a conduction control circuit that controls whether or not to conduct between the power supply VDD and the ground VSS in accordance with the first control signal. In the illustrated example, if the first control signal is H, the NMOS 26 is turned on.

続いて、制御回路部１４について説明する。   Next, the control circuit unit 14 will be described.

制御回路部１４は、保護回路部１２の動作を制御するものであり、トリガ回路４０と、直列に接続された３つのインバータ４２ａ、４２ｂ、４２ｃと、ＰＭＯＳ４４と、ＮＭＯＳ４６とによって構成されている。   The control circuit unit 14 controls the operation of the protection circuit unit 12 and includes a trigger circuit 40, three inverters 42a, 42b, and 42c connected in series, a PMOS 44, and an NMOS 46.

トリガ回路４０は、内部ノードＮ１とグランドＶＳＳとの間に直列に接続されたダイオード列４８と、ダイオード接続状態のＮＭＯＳ５０とによって構成されている。トリガ回路４０は、第１の検出信号とグランドとの間の電圧差が、あらかじめ設定された第２の閾値電圧に到達したか否かを検出し、第２の検出信号を出力する。第２の検出信号は、ダイオード列４８とＮＭＯＳ５０との接続点から出力される。   The trigger circuit 40 includes a diode array 48 connected in series between the internal node N1 and the ground VSS, and an NMOS 50 in a diode connection state. The trigger circuit 40 detects whether or not the voltage difference between the first detection signal and the ground has reached a preset second threshold voltage, and outputs a second detection signal. The second detection signal is output from a connection point between the diode array 48 and the NMOS 50.

ダイオード列４８は、内部ノードＮ１からＮＭＯＳ５０のドレインに向かって所定数（１以上）のダイオードが直列に接続されたものである。ＮＭＯＳ５０のゲートは、ＮＭＯＳ５０のドレイン（最終段のダイオードのカソード）に接続されている。   In the diode array 48, a predetermined number (one or more) of diodes are connected in series from the internal node N1 toward the drain of the NMOS 50. The gate of the NMOS 50 is connected to the drain of the NMOS 50 (the cathode of the final stage diode).

ここで、ダイオード列４８におけるダイオードの段数は、電源ＶＤＤの通常動作時の電圧に応じて適宜決定すべきものである。すなわち、ダイオードの段数は、ダイオード列によって設定される閾値電圧（第２の閾値電圧）Ｘ（Ｖ）が、電源ＶＤＤの通常動作時の電圧よりも高くなるように決定される。閾値電圧Ｘは、ＥＳＤサージの電圧未満であればよいが、例えば、電源ＶＤＤの通常動作時の電圧＋０．３〜０．８Ｖ程度とする。   Here, the number of diode stages in the diode array 48 should be appropriately determined according to the voltage during normal operation of the power supply VDD. That is, the number of diode stages is determined such that the threshold voltage (second threshold voltage) X (V) set by the diode array is higher than the voltage during normal operation of the power supply VDD. The threshold voltage X may be less than the ESD surge voltage. For example, the threshold voltage X is about +0.3 to 0.8 V during normal operation of the power supply VDD.

閾値電圧Ｘと電源ＶＤＤの通常動作時の電圧との電圧差は、電源投入時において、トリガ回路２０が、急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出したか否かを検出するマージンとなる。   The voltage difference between the threshold voltage X and the voltage during normal operation of the power supply VDD is a margin for detecting whether or not the trigger circuit 20 erroneously detects a voltage waveform having a steep slew rate as an ESD surge when the power is turned on. It becomes.

続いて、１段目のインバータ４２ａはＰＭＯＳ５２とＮＭＯＳ５４とによって構成され、２段目のインバータ４２ｂはＰＭＯＳ５６とＮＭＯＳ５８とによって構成されている。１段目のインバータ４２ａおよび２段目のインバータ４２ｂとＰＭＯＳ４４は、それぞれ、保護回路部１２の前段および後段のインバータ２２ａ、２２ｂとＰＭＯＳ２４と同じ構成のものである。   Subsequently, the first-stage inverter 42 a is composed of a PMOS 52 and an NMOS 54, and the second-stage inverter 42 b is composed of a PMOS 56 and an NMOS 58. The first-stage inverter 42 a, the second-stage inverter 42 b, and the PMOS 44 have the same configuration as the front-stage and rear-stage inverters 22 a and 22 b and the PMOS 24 of the protection circuit unit 12, respectively.

ＰＭＯＳ４４のゲートには、複数のインバータのうちの、第２の検出信号と同極性の信号を出力する偶数番目のインバータの出力信号が入力される。図示例の場合、２段目のインバータ４２ｂの出力信号が入力されている。   The output signal of the even-numbered inverter that outputs a signal having the same polarity as the second detection signal among the plurality of inverters is input to the gate of the PMOS 44. In the illustrated example, the output signal of the second-stage inverter 42b is input.

３段目（最終段）のインバータ４２ｃは、ＰＭＯＳ６０とＮＭＯＳ６２とによって構成されている。３段目のインバータ４２ｃは、２段目のインバータ４２ｂと同じ構成のものである。３段目のインバータ４２ｃには、２段目のインバータ４２ｂの出力信号が入力されている。また、３段目のインバータ４２ｃの出力信号は、内部ノードＮ２に接続されるとともに、ＮＭＯＳ４６のゲートに入力されている。   The third-stage (final stage) inverter 42 c includes a PMOS 60 and an NMOS 62. The third stage inverter 42c has the same configuration as the second stage inverter 42b. The output signal of the second-stage inverter 42b is input to the third-stage inverter 42c. The output signal of the third stage inverter 42 c is connected to the internal node N 2 and input to the gate of the NMOS 46.

インバータ４２ａ、４２ｂ、４２ｃとＰＭＯＳ４４は、第１の検出信号が、第２の閾値電圧に到達した時点で第２の検出信号を保持し、第２の制御信号として出力する。図示例の場合、第２の検出信号が一旦Ｈになると、第２の検出信号がＬに戻った後も、第２の検出信号がＨの時のインバータ４２ａ、４２ｂ、４２ｃの状態（すなわち、インバータ４２ａ、４２ｃの出力信号がＬ、かつ、インバータ４２ｂの出力信号がＨ）を保持するダイナミックラッチを構成する。   The inverters 42a, 42b, 42c and the PMOS 44 hold the second detection signal when the first detection signal reaches the second threshold voltage, and output it as the second control signal. In the case of the illustrated example, once the second detection signal becomes H, even after the second detection signal returns to L, the states of the inverters 42a, 42b, and 42c when the second detection signal is H (that is, A dynamic latch is configured to hold the output signals of the inverters 42a and 42c at L and the output signal of the inverter 42b at H).

ＮＭＯＳ４６は、内部ノードＮ３とグランドＶＳＳとの間に接続されている。ＮＭＯＳ４６のゲートには、上記の通り、３段目のインバータ４２ｃの出力信号（内部ノードＮ２）が入力されている。ＮＭＯＳ４６は、第２の制御信号に応じて、第１の制御信号のレベルを制御する電圧制御回路となる。図示例の場合、第２の制御信号がＨであればＮＭＯＳ４６はオン状態となり、内部ノードＮ２はＨ、内部ノードＮ３はＬ、ＮＭＯＳ２６はオフ状態となる。   The NMOS 46 is connected between the internal node N3 and the ground VSS. As described above, the output signal (internal node N2) of the third-stage inverter 42c is input to the gate of the NMOS 46. The NMOS 46 becomes a voltage control circuit that controls the level of the first control signal in accordance with the second control signal. In the illustrated example, if the second control signal is H, the NMOS 46 is turned on, the internal node N2 is H, the internal node N3 is L, and the NMOS 26 is turned off.

次に、ＥＳＤ発生時のＥＳＤ保護回路１０の動作を説明する。   Next, the operation of the ESD protection circuit 10 when ESD occurs will be described.

ＥＳＤ発生時において、保護回路部１２では、トリガ回路２０によってＥＳＤサージが検出されると、トリガ回路２０から、その時定数に相当する期間だけＨの第１の検出信号が出力される。第１の検出信号のＨは、２段のインバータ２２ａ、２２ｂを経てＮＭＯＳ２６のゲートに入力される。その結果、ＮＭＯＳ２６はオン状態となり、ＥＳＤサージは、電源ＶＤＤからＮＭＯＳ２６を介してグランドＶＳＳへと放電される。   When an ESD surge is detected by the trigger circuit 20 at the occurrence of ESD, the trigger circuit 20 outputs a first detection signal of H for a period corresponding to the time constant. The first detection signal H is input to the gate of the NMOS 26 through the two-stage inverters 22a and 22b. As a result, the NMOS 26 is turned on, and the ESD surge is discharged from the power supply VDD through the NMOS 26 to the ground VSS.

この時、ダイナミックラッチにより、後段のインバータ２２ｂの出力信号がＰＭＯＳ２４のゲートにフィードバックされ、ＰＭＯＳ２４がオフ状態、前段のインバータ２２ａの出力信号はフローティング状態となる。これによって、第１の検出信号がＬに戻った後も、前段および後段のインバータ２２ａ、２２ｂの出力は保持され、ＮＭＯＳ２６を介してＥＳＤサージをグランドＶＳＳへと放電し切ることができる。   At this time, the output signal of the rear stage inverter 22b is fed back to the gate of the PMOS 24 by the dynamic latch, the PMOS 24 is turned off, and the output signal of the front stage inverter 22a is in the floating state. Thereby, even after the first detection signal returns to L, the outputs of the inverters 22a and 22b at the preceding and succeeding stages are held, and the ESD surge can be completely discharged to the ground VSS via the NMOS 26.

制御回路部１４では、トリガ回路４０によって内部ノードＮ１とグランドＶＳＳとの間の電圧差が、ダイオード列４８によって設定された閾値電圧Ｘ（Ｖ）を超えているか否かが検出される。その結果、電圧差が閾値電圧Ｘを超えている場合（ＥＳＤ発生時）には、トリガ回路４０からＨの第２の検出信号が出力され、超えていない場合にはＬの第２の検出信号が出力される。   In the control circuit unit 14, the trigger circuit 40 detects whether or not the voltage difference between the internal node N <b> 1 and the ground VSS exceeds the threshold voltage X (V) set by the diode array 48. As a result, when the voltage difference exceeds the threshold voltage X (when an ESD occurs), the trigger circuit 40 outputs an H second detection signal, and when the voltage difference does not exceed the threshold voltage X, the L second detection signal. Is output.

ＥＳＤ発生時において、トリガ回路４０から出力される第２の検出信号のＨは、３段のインバータ４２ａ、４２ｂ、４２ｃを経て反転され、ＮＭＯＳ４６は、そのゲートにＬが入力されてオフ状態となる。ＥＳＤ発生時には、保護回路部１２の内部ノードＮ２はＬ（フローティング）であり、制御回路部１４の最終段のインバータ４２ｃの出力信号のＬによってＬに固定される。また、ＮＭＯＳ４６はオフ状態であるから、内部ノードＮ３のＨは影響を受けない。   At the time of ESD occurrence, H of the second detection signal output from the trigger circuit 40 is inverted through the three-stage inverters 42a, 42b, 42c, and the NMOS 46 is turned off by inputting L to its gate. . When ESD occurs, the internal node N2 of the protection circuit unit 12 is L (floating), and is fixed to L by the output signal L of the inverter 42c at the final stage of the control circuit unit 14. Further, since the NMOS 46 is in the off state, H of the internal node N3 is not affected.

一方、ＥＳＤが発生していない場合、トリガ回路４０から出力される第２の検出信号のＬにより、ＮＭＯＳ４６のゲートにはＨが入力されてオン状態となる。ＥＳＤが発生していない場合、保護回路部１２の内部ノードＮ２はＨ、内部ノードＮ３はＬであり、ＰＭＯＳ２４はオン状態、ＮＭＯＳ２６はオフ状態である。そのため、内部ノードＮ２，Ｎ３、ＰＭＯＳ２４、ＮＭＯＳ２６は何ら影響を受けない。   On the other hand, when ESD does not occur, H is input to the gate of the NMOS 46 by the L of the second detection signal output from the trigger circuit 40 and is turned on. When ESD does not occur, the internal node N2 of the protection circuit unit 12 is H, the internal node N3 is L, the PMOS 24 is on, and the NMOS 26 is off. Therefore, the internal nodes N2, N3, PMOS 24, and NMOS 26 are not affected at all.

図２は、ＥＳＤサージ発生時のＥＳＤ保護回路の過渡応答特性を表すグラフである。このグラフの縦軸は電源ＶＤＤの電圧（Ｖ）、横軸は時間（ｔ）の経過を表す。このグラフは、グランドＶＳＳを基準として、電源ＶＤＤにＨＢＭ（ヒューマン・ボディ・モデル）で２０００Ｖを印加した場合の、図１に示す本実施形態のＥＳＤ保護回路１０と、図５に示す従来のＥＳＤ保護回路７０の電源ＶＤＤの過渡応答特性をそれぞれ表す。   FIG. 2 is a graph showing a transient response characteristic of the ESD protection circuit when an ESD surge occurs. The vertical axis of this graph represents the voltage (V) of the power supply VDD, and the horizontal axis represents the passage of time (t). This graph shows the ESD protection circuit 10 of this embodiment shown in FIG. 1 and the conventional ESD shown in FIG. 5 when 2000 V is applied to the power supply VDD by the HBM (Human Body Model) with respect to the ground VSS. The transient response characteristics of the power supply VDD of the protection circuit 70 are respectively shown.

このグラフに示すように、電源ＶＤＤにＨＢＭで２０００Ｖを印加した場合、本実施形態のＥＳＤ保護回路１０は、従来のＥＳＤ保護回路７０と完全に同一の動作をすることが分かる。すなわち、２０００ＶのＥＳＤサージが電源ＶＤＤに印加された場合であっても、保護回路１０，７０の作用により、電源ＶＤＤの電圧は約２．２Ｖまでしか上昇せず、その後、電源ＶＤＤの電圧は徐々に下降する。   As shown in this graph, when 2000 V is applied as HBM to the power supply VDD, it can be seen that the ESD protection circuit 10 of the present embodiment operates exactly the same as the conventional ESD protection circuit 70. That is, even when an ESD surge of 2000V is applied to the power supply VDD, the voltage of the power supply VDD rises only to about 2.2V due to the action of the protection circuits 10 and 70, and then the voltage of the power supply VDD is Gradually descend.

続いて、電源投入時に、急峻なスルーレートを持つ電圧波形が電源ＶＤＤに与えられた場合のＥＳＤ保護回路１０の動作を説明する。   Next, the operation of the ESD protection circuit 10 when a voltage waveform having a steep slew rate is applied to the power supply VDD when the power is turned on will be described.

電源投入時において、保護回路部１２では、既に説明した通り、トリガ回路２０が、急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出し、誤動作する場合がある。その場合、上記のようにダイナミックラッチが働くことにより、それ以後、ＮＭＯＳ２６がオン状態を維持し続け、通常回路動作時に電源ＶＤＤからグランドＶＳＳへと大電流が流れる危険性がある。   When the power is turned on, in the protection circuit unit 12, as described above, the trigger circuit 20 may erroneously detect a voltage waveform having a steep slew rate as an ESD surge and malfunction. In that case, since the dynamic latch works as described above, the NMOS 26 continues to be kept on after that, and there is a risk that a large current flows from the power supply VDD to the ground VSS during the normal circuit operation.

前述の通り、制御回路部１４では、トリガ回路４０によって内部ノードＮ１とグランドＶＳＳとの間の電圧差の検出が行われる。その結果、電圧差が閾値電圧Ｘを超えている場合（ＥＳＤ発生時）には、トリガ回路４０からＨの第２の検出信号が出力され、超えていない場合（急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出した場合を含む）にはＬの第２の検出信号が出力される。   As described above, in the control circuit unit 14, the trigger circuit 40 detects the voltage difference between the internal node N1 and the ground VSS. As a result, when the voltage difference exceeds the threshold voltage X (when ESD occurs), the trigger circuit 40 outputs the second detection signal of H, and when it does not exceed (voltage waveform having a steep slew rate). Is detected as an ESD surge), an L second detection signal is output.

急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出した場合であっても、トリガ回路４０から出力される第２の検出信号のＬにより、ＮＭＯＳ４６のゲートにはＨが入力され、ＮＭＯＳ４６はオン状態となる。これにより、保護回路部１２の内部ノードＮ２は強制的にＨ、内部ノードＮ３は強制的にＬとされ、ＮＭＯＳ２６はオフ状態となる。そのため、電源投入時における保護回路部１２の誤動作を防止することができる。   Even when a voltage waveform having a steep slew rate is erroneously detected as an ESD surge, H is input to the gate of the NMOS 46 by the L of the second detection signal output from the trigger circuit 40, and the NMOS 46 is turned on. It becomes a state. As a result, the internal node N2 of the protection circuit unit 12 is forcibly set to H, the internal node N3 is forcibly set to L, and the NMOS 26 is turned off. Therefore, it is possible to prevent the malfunction of the protection circuit unit 12 when the power is turned on.

図３は、電源投入時の電源における電圧波形を表すグラフである。このグラフの縦軸は電源ＶＤＤの電圧（Ｖ）、横軸は時間（ｔ）の経過を表す。また、図４は、図３に示す電源投入時の電源における電圧波形にともなって、保護回路部１２のＮＭＯＳ２６に流れる電流波形を表すグラフである。このグラフの縦軸はＮＭＯＳ２６に流れる電流（Ａ）、横軸は時間（ｔ）の経過を表す。   FIG. 3 is a graph showing voltage waveforms in the power supply when the power is turned on. The vertical axis of this graph represents the voltage (V) of the power supply VDD, and the horizontal axis represents the passage of time (t). FIG. 4 is a graph showing a waveform of a current flowing through the NMOS 26 of the protection circuit unit 12 along with the voltage waveform at the power supply when the power is turned on shown in FIG. The vertical axis of this graph represents the current (A) flowing through the NMOS 26, and the horizontal axis represents the passage of time (t).

図３のグラフは、電源投入時に、電源ＶＤＤに、ＥＳＤ発生時と同等の急峻な電圧波形が与えられ、それ以後、約１．２Ｖの電圧が印加され続ける状態を表す。図４のグラフは、図３に示す電圧波形が電源ＶＤＤに与えられた時の、本実施形態のＥＳＤ保護回路１０の保護回路部１２のＮＭＯＳ２６と、従来のＥＳＤ保護回路７０のＮＭＯＳ２６に流れる電流波形をそれぞれ表す。   The graph of FIG. 3 shows a state where a steep voltage waveform equivalent to that at the time of ESD occurrence is given to the power supply VDD when the power is turned on, and then a voltage of about 1.2 V is continuously applied. The graph of FIG. 4 shows the current flowing through the NMOS 26 of the protection circuit unit 12 of the ESD protection circuit 10 of the present embodiment and the NMOS 26 of the conventional ESD protection circuit 70 when the voltage waveform shown in FIG. Each waveform is represented.

図４のグラフに示すように、従来のＥＳＤ保護回路７０では、電源投入時に、電源ＶＤＤに与えられた急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出し、ＮＭＯＳ２６がオン状態となって電源ＶＤＤからグランドＶＳＳに電流が放電されている。そして、ＮＭＯＳ２６のオン状態は、電源ＶＤＤが約１．２Ｖとなって安定した後（通常動作時）も維持され、電源ＶＤＤからグランドＶＳＳに電流が流れ続ける。   As shown in the graph of FIG. 4, in the conventional ESD protection circuit 70, when the power is turned on, a voltage waveform having a steep slew rate applied to the power supply VDD is erroneously detected as an ESD surge, and the NMOS 26 is turned on. Current is discharged from the power supply VDD to the ground VSS. The on state of the NMOS 26 is maintained even after the power supply VDD is stabilized at about 1.2 V (during normal operation), and current continues to flow from the power supply VDD to the ground VSS.

一方、本実施形態のＥＳＤ保護回路１０では、保護回路部１２が、電源投入時に、電源ＶＤＤに与えられた急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出した場合であっても、制御回路部１４の作用によってＮＭＯＳ２６が強制的にオフ状態とされる。そのため、図４のグラフに示すように、電源投入時に、電源ＶＤＤからグランドＶＳＳに電流が流れることはなく、誤動作しない。   On the other hand, in the ESD protection circuit 10 of this embodiment, even when the protection circuit unit 12 erroneously detects a voltage waveform having a steep slew rate applied to the power supply VDD as an ESD surge when the power is turned on. The NMOS 26 is forcibly turned off by the action of the circuit unit 14. Therefore, as shown in the graph of FIG. 4, when the power is turned on, no current flows from the power supply VDD to the ground VSS, and no malfunction occurs.

以上のように、電源投入時に、急峻なスルーレートを持つ電圧波形が電源ＶＤＤに与えられた場合、従来のＥＳＤ保護回路７０では、これをＥＳＤサージであると誤検出して誤動作する場合がある。これに対し、本実施形態のＥＳＤ保護回路１０では、誤動作を検出して強制的にＮＭＯＳ２６をオフ状態とするため、一切の誤動作を起こさず、安全な電源投入が保証される。   As described above, when a voltage waveform having a steep slew rate is applied to the power supply VDD when the power is turned on, the conventional ESD protection circuit 70 may erroneously detect this as an ESD surge and malfunction. . On the other hand, in the ESD protection circuit 10 of the present embodiment, the malfunction is detected and the NMOS 26 is forcibly turned off, so that no malfunction occurs and safe power-on is guaranteed.

なお、本発明は、図示例の構成に限定されない。保護回路部１２および制御回路部１４におけるトリガ回路やラッチ回路は、図１に示す構成のものに限定されず、同様の機能を果たすことができれば、どのような構成の回路であってもよい。   In addition, this invention is not limited to the structure of the example of illustration. The trigger circuit and the latch circuit in the protection circuit unit 12 and the control circuit unit 14 are not limited to those having the configuration shown in FIG. 1, and may have any configuration as long as the same function can be achieved.

例えば、トリガ回路２０は、電源ＶＤＤとグランドＶＳＳとの間に、抵抗素子３０と容量素子２８を直列に接続した構成としてもよい。この場合、インバータの段数は、偶数段ではなく奇数段とする。また、図示例では、ラッチ回路として、偶数個のインバータとＰＭＯＳとによって構成されるダイナミックラッチを用いているが、スタティックラッチを用いてもよい。   For example, the trigger circuit 20 may have a configuration in which the resistor 30 and the capacitor 28 are connected in series between the power supply VDD and the ground VSS. In this case, the number of inverter stages is an odd number, not an even number. In the illustrated example, a dynamic latch composed of an even number of inverters and PMOS is used as the latch circuit, but a static latch may be used.

インバータ４２ｃの出力信号を内部ノードＮ２に接続しているため、ダイナミックラッチによって内部ノードＮ２がフローティングになると、インバータ４２ｃの出力信号に応じて内部ノードＮ２の論理レベルが決定され、インバータ２２ｂにより内部ノードＮ３の論理レベルも決定される。従って、制御回路部１４のＮＭＯＳ４６のドレインを内部ノードＮ３に接続する方が望ましいが、これは必須ではない。   Since the output signal of the inverter 42c is connected to the internal node N2, when the internal node N2 is floated by the dynamic latch, the logic level of the internal node N2 is determined according to the output signal of the inverter 42c, and the internal node N2 is determined by the inverter 22b. The logic level of N3 is also determined. Therefore, it is desirable to connect the drain of the NMOS 46 of the control circuit unit 14 to the internal node N3, but this is not essential.

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.

本発明のＥＳＤ保護回路の構成を表す一実施形態の回路図である。It is a circuit diagram of one embodiment showing composition of an ESD protection circuit of the present invention. ＥＳＤサージ発生時のＥＳＤ保護回路の過渡応答特性を表すグラフである。It is a graph showing the transient response characteristic of the ESD protection circuit at the time of ESD surge generation | occurrence | production. 電源投入時の電源における電圧波形を表すグラフである。It is a graph showing the voltage waveform in the power supply at the time of power activation. 図３に示す電源投入時の電源における電圧波形にともなって、保護回路部１２のＮＭＯＳ２６に流れる電流波形を表すグラフである。4 is a graph showing a waveform of a current flowing through an NMOS 26 of the protection circuit unit 12 along with a voltage waveform in the power supply when the power is turned on shown in FIG. 従来のＥＳＤ保護回路の構成を表す一例の概略図である。It is the schematic of an example showing the structure of the conventional ESD protection circuit.

符号の説明Explanation of symbols

１０、７０ ＥＳＤ保護回路
１２ 保護回路部
１４ 制御回路部
２０、４０ トリガ回路
２２ａ、２２ｂ、４２ａ、４２ｂ、４２ｃ インバータ
２４、３２、３６、４４、５２、５６、６０ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
２６、３４、３８、４６、５０、５４、５８、６２ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
２８ 容量素子
３０ 抵抗素子
４８ ダイオード列 10, 70 ESD protection circuit 12 Protection circuit unit 14 Control circuit unit 20, 40 Trigger circuit 22a, 22b, 42a, 42b, 42c Inverter 24, 32, 36, 44, 52, 56, 60 PMOS (P-type MOS transistor)
26, 34, 38, 46, 50, 54, 58, 62 NMOS (N-type MOS transistor)
28 Capacitance element 30 Resistance element 48 Diode array

Claims (7)

電源とグランドとの間の電圧差を検出して、第１の検出信号を出力する第１のトリガ回路と、
前記第１の検出信号が、あらかじめ設定された第１の閾値電圧に到達した時点で該第１の検出信号を保持し、第１の制御信号として出力する第１のラッチ回路と、
前記第１の制御信号に応じて、電源とグランドとの間を導通させるか否かを制御する導通制御回路と、
前記第１の検出信号とグランドとの間の電圧差が、あらかじめ設定された第２の閾値電圧に到達したか否かを検出し、第２の検出信号を出力する第２のトリガ回路と、
前記第２の検出信号が、前記第２の閾値電圧に到達した時点で該第２の検出信号を保持し、第２の制御信号として出力する第２のラッチ回路と、
前記第２の制御信号に応じて、前記第１の制御信号のレベルを制御する電圧制御回路とを備え、
前記第１の閾値電圧は、通常動作時の電源電圧とグランドとの間の電圧に設定され、前記第２の閾値電圧は、通常動作時の電源電圧よりも大きい電圧に設定されていることを特徴とするＥＳＤ保護回路。 A first trigger circuit for detecting a voltage difference between the power supply and the ground and outputting a first detection signal;
A first latch circuit that holds the first detection signal when the first detection signal reaches a preset first threshold voltage and outputs the first detection signal as a first control signal;
A conduction control circuit for controlling whether or not to conduct between the power supply and the ground according to the first control signal;
A second trigger circuit that detects whether a voltage difference between the first detection signal and the ground has reached a preset second threshold voltage and outputs a second detection signal;
A second latch circuit that holds the second detection signal when the second detection signal reaches the second threshold voltage and outputs the second detection signal as a second control signal;
A voltage control circuit that controls the level of the first control signal in response to the second control signal;
The first threshold voltage is set to a voltage between the power supply voltage during normal operation and the ground, and the second threshold voltage is set to a voltage higher than the power supply voltage during normal operation. A featured ESD protection circuit. 前記第２のトリガ回路は、前記第１の検出信号とグランドとの間に直列に接続されたダイオード列と、ダイオード接続状態のＮ型ＭＯＳトランジスタとを備え、
前記ダイオード列は、前記第１の検出信号から前記Ｎ型ＭＯＳトランジスタのドレインに向かって１以上のダイオードが直列に接続されたものであり、
前記Ｎ型ＭＯＳトランジスタのゲートは、該Ｎ型ＭＯＳトランジスタのドレインに接続されていることを特徴とする請求項１に記載のＥＳＤ保護回路。 The second trigger circuit includes a diode string connected in series between the first detection signal and ground, and a diode-connected N-type MOS transistor,
In the diode row, one or more diodes are connected in series from the first detection signal toward the drain of the N-type MOS transistor,
2. The ESD protection circuit according to claim 1, wherein a gate of the N-type MOS transistor is connected to a drain of the N-type MOS transistor. 前記第２のラッチ回路は、直列に接続された第２の複数のインバータと、電源と前記第２の複数のインバータのうちの初段のインバータとの間に接続された第２のＰ型ＭＯＳトランジスタとを備え、
前記第２のＰ型ＭＯＳトランジスタのゲートには、前記第２の複数のインバータのうちの、前記第２の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることを特徴とする請求項１または２に記載のＥＳＤ保護回路。 The second latch circuit includes a second plurality of inverters connected in series and a second P-type MOS transistor connected between a power source and a first-stage inverter of the plurality of second inverters. And
An output signal of an inverter that outputs a signal having the same polarity as that of the second detection signal among the plurality of second inverters is input to a gate of the second P-type MOS transistor. The ESD protection circuit according to claim 1 or 2. 前記電圧制御回路は、前記第１の制御信号とグランドとの間に接続された第２のＮ型ＭＯＳトランジスタであり、前記第２のＮ型ＭＯＳトランジスタのゲートには、前記第２の複数のインバータのうちの最終段のインバータの出力信号が入力されていることを特徴とする請求項３に記載のＥＳＤ保護回路。   The voltage control circuit is a second N-type MOS transistor connected between the first control signal and the ground, and a gate of the second N-type MOS transistor has the second plurality of 4. The ESD protection circuit according to claim 3, wherein an output signal of an inverter at a final stage among the inverters is input. 前記第１のトリガ回路は、電源とグランドとの間に直列に接続されたＣＲ回路であることを特徴とする請求項１〜４のいずれかに記載のＥＳＤ保護回路。   The ESD protection circuit according to claim 1, wherein the first trigger circuit is a CR circuit connected in series between a power supply and a ground. 前記第１のラッチ回路は、直列に接続された第１の複数のインバータと、電源と前記第１の複数のインバータのうちの初段のインバータとの間に接続された第１のＰ型ＭＯＳトランジスタとを備え、
前記第１のＰ型ＭＯＳトランジスタのゲートには、前記第１の複数のインバータのうちの、前記第１の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることを特徴とする請求項１〜５のいずれかに記載のＥＳＤ保護回路。 The first latch circuit includes a first plurality of inverters connected in series and a first P-type MOS transistor connected between a power source and a first-stage inverter of the first plurality of inverters. And
An output signal of an inverter that outputs a signal having the same polarity as the first detection signal among the plurality of first inverters is input to a gate of the first P-type MOS transistor. The ESD protection circuit according to claim 1. 前記導通制御回路は、電源とグランドとの間に接続された第１のＮ型ＭＯＳトランジスタであり、前記第１のＮ型ＭＯＳトランジスタのゲートには、前記第１の複数のインバータのうちの最終段のインバータの出力信号が入力されていることを特徴とする請求項６に記載のＥＳＤ保護回路。   The conduction control circuit is a first N-type MOS transistor connected between a power supply and a ground, and a gate of the first N-type MOS transistor has a final one of the first plurality of inverters. 7. The ESD protection circuit according to claim 6, wherein an output signal of a stage inverter is input.
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