JP2010050312A - Esd protection circuit - Google Patents
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Abstract
Description
本発明は、半導体集積回路において、静電気放電(ESD)から内部回路を保護するESD保護回路に関するものである。 The present invention relates to an ESD protection circuit for protecting an internal circuit from electrostatic discharge (ESD) in a semiconductor integrated circuit.
半導体集積回路において、ESD保護回路は、寄生バイポーラ素子を使用してESDサージをグランドへと放電する保護回路と、それをダイオード接続状態のMOS(金属酸化膜半導体)トランジスタを使用して行う保護回路の2種に大別される。 In a semiconductor integrated circuit, an ESD protection circuit uses a parasitic bipolar element to discharge an ESD surge to the ground, and a protection circuit that uses a diode-connected MOS (metal oxide semiconductor) transistor There are two main types.
以下、特許文献1に開示のESD保護回路を例に挙げて説明する。図5に示すESD保護回路70は、上述する後者の構成を採用したものであり、トリガ回路20と、2つのインバータ22a、22bと、PMOS(P型MOSトランジスタ)24と、NMOS(N型MOSトランジスタ)26とによって構成されている。トリガ回路20は、容量素子28と抵抗素子30とからなるCR回路である。
Hereinafter, the ESD protection circuit disclosed in
この保護回路70では、ESDの発生時に、トリガ回路20によってESDサージが検出され、容量素子28と抵抗素子30の積で決定される時定数に相当する期間だけハイレベル(H)を保持した検出信号(トリガ信号)が出力される。検出信号のHは、2段のインバータ22a、22bを経てNMOS26のゲートに入力される。その結果、ESDサージは、電源VDDから、オン状態のNMOS26を介してグランドVSSへと放電される。
In the
この時、後段のインバータ22bの出力信号がPMOS24のゲートにフィードバックされ、PMOS24がオフ状態、前段のインバータ22aの出力信号はフローティング状態となる(この一連の動作を行う回路をダイナミックラッチと呼ぶ)。これによって、検出信号がローレベル(L)に戻った後も、前段および後段のインバータ22a、22bの出力は保持され、NMOS26を介してESDサージをグランドVSSへと放電し切ることができる。
At this time, the output signal of the
しかし、特許文献1の保護回路70では、電源投入時に、急峻なスルーレートを持つ電圧波形が電源VDDのノードに与えられると、トリガ回路20が、その急峻なスルーレートを持つ電圧波形をESDサージと誤検出し、保護回路70が誤動作する場合がある。この場合、上記のようにダイナミックラッチが働くことにより、これ以後、NMOS26がオン状態を維持し、通常回路動作時に電源VDDからグランドVSSへと大電流が流れる危険性がある。
However, in the
本発明の目的は、前記従来技術の問題点を解消し、電源投入時に急峻なスルーレートを持つ電圧波形が電源に与えられた場合であっても、誤動作しないESD保護回路を提供することにある。 An object of the present invention is to solve the problems of the prior art and to provide an ESD protection circuit that does not malfunction even when a voltage waveform having a steep slew rate is applied to the power supply when the power is turned on. .
上記目的を達成するために、本発明は、電源とグランドとの間の電圧差を検出して、第1の検出信号を出力する第1のトリガ回路と、
前記第1の検出信号が、あらかじめ設定された第1の閾値電圧に到達した時点で該第1の検出信号を保持し、第1の制御信号として出力する第1のラッチ回路と、
前記第1の制御信号に応じて、電源とグランドとの間を導通させるか否かを制御する導通制御回路と、
前記第1の検出信号とグランドとの間の電圧差が、あらかじめ設定された第2の閾値電圧に到達したか否かを検出し、第2の検出信号を出力する第2のトリガ回路と、
前記第2の検出信号が、前記第2の閾値電圧に到達した時点で該第2の検出信号を保持し、第2の制御信号として出力する第2のラッチ回路と、
前記第2の制御信号に応じて、前記第1の制御信号のレベルを制御する電圧制御回路とを備え、
前記第1の閾値電圧は、通常動作時の電源電圧とグランドとの間の電圧に設定され、前記第2の閾値電圧は、通常動作時の電源電圧よりも大きい電圧に設定されていることを特徴とするESD保護回路を提供するものである。
In order to achieve the above object, the present invention includes a first trigger circuit that detects a voltage difference between a power source and a ground and outputs a first detection signal;
A first latch circuit that holds the first detection signal when the first detection signal reaches a preset first threshold voltage and outputs the first detection signal as a first control signal;
A conduction control circuit for controlling whether or not to conduct between the power supply and the ground according to the first control signal;
A second trigger circuit that detects whether a voltage difference between the first detection signal and the ground has reached a preset second threshold voltage and outputs a second detection signal;
A second latch circuit that holds the second detection signal when the second detection signal reaches the second threshold voltage and outputs the second detection signal as a second control signal;
A voltage control circuit that controls the level of the first control signal in response to the second control signal;
The first threshold voltage is set to a voltage between the power supply voltage during normal operation and the ground, and the second threshold voltage is set to a voltage higher than the power supply voltage during normal operation. An ESD protection circuit is provided.
ここで、前記第2のトリガ回路は、前記第1の検出信号とグランドとの間に直列に接続されたダイオード列と、ダイオード接続状態のN型MOSトランジスタとを備え、
前記ダイオード列は、前記第1の検出信号から前記N型MOSトランジスタのドレインに向かって1以上のダイオードが直列に接続されたものであり、
前記N型MOSトランジスタのゲートは、該N型MOSトランジスタのドレインに接続されていることが好ましい。
Here, the second trigger circuit includes a diode string connected in series between the first detection signal and the ground, and a diode-connected N-type MOS transistor,
In the diode row, one or more diodes are connected in series from the first detection signal toward the drain of the N-type MOS transistor,
The gate of the N-type MOS transistor is preferably connected to the drain of the N-type MOS transistor.
また、前記第2のラッチ回路は、直列に接続された第2の複数のインバータと、電源と前記第2の複数のインバータのうちの初段のインバータとの間に接続された第2のP型MOSトランジスタとを備え、
前記第2のP型MOSトランジスタのゲートには、前記第2の複数のインバータのうちの、前記第2の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることが好ましい。
The second latch circuit includes a second plurality of inverters connected in series and a second P-type connected between a power source and a first-stage inverter among the plurality of second inverters. A MOS transistor,
It is preferable that an output signal of an inverter that outputs a signal having the same polarity as the second detection signal among the plurality of second inverters is input to a gate of the second P-type MOS transistor. .
また、前記電圧制御回路は、前記第1の制御信号とグランドとの間に接続された第2のN型MOSトランジスタであり、前記第2のN型MOSトランジスタのゲートには、前記第2の複数のインバータのうちの最終段のインバータの出力信号が入力されていることが好ましい。 The voltage control circuit is a second N-type MOS transistor connected between the first control signal and ground, and the second N-type MOS transistor has a gate connected to the second N-type MOS transistor. It is preferable that the output signal of the last-stage inverter among the plurality of inverters is input.
また、前記第1のトリガ回路は、電源とグランドとの間に直列に接続されたCR回路であることが好ましい。 The first trigger circuit is preferably a CR circuit connected in series between a power supply and a ground.
また、前記第1のラッチ回路は、直列に接続された第1の複数のインバータと、電源と前記第1の複数のインバータのうちの初段のインバータとの間に接続された第1のP型MOSトランジスタとを備え、
前記第1のP型MOSトランジスタのゲートには、前記第1の複数のインバータのうちの、前記第1の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることが好ましい。
The first latch circuit includes a first plurality of inverters connected in series and a first P-type connected between a power source and a first-stage inverter of the first plurality of inverters. A MOS transistor,
It is preferable that an output signal of an inverter that outputs a signal having the same polarity as the first detection signal among the plurality of first inverters is input to a gate of the first P-type MOS transistor. .
また、前記導通制御回路は、電源とグランドとの間に接続された第1のN型MOSトランジスタであり、前記第1のN型MOSトランジスタのゲートには、前記第1の複数のインバータのうちの最終段のインバータの出力信号が入力されていることが好ましい。 The conduction control circuit is a first N-type MOS transistor connected between a power supply and a ground, and the gate of the first N-type MOS transistor includes a first plurality of inverters. It is preferable that the output signal of the last stage inverter is input.
本発明によれば、電源投入時に、急峻なスルーレートを持つ電圧波形が電源に与えられた場合であっても、誤動作であることを検出して強制的に導通制御回路を非導通状態とする。そのため、一切の誤動作を起こさず、安全な電源投入が保証される。 According to the present invention, even when a voltage waveform having a steep slew rate is applied to the power supply when the power is turned on, a malfunction is detected and the conduction control circuit is forcibly made non-conductive. . Therefore, no power failure occurs and safe power-on is guaranteed.
以下に、添付の図面に示す好適実施形態に基づいて、本発明のESD保護回路を詳細に説明する。 Hereinafter, an ESD protection circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.
図1は、本発明のESD保護回路の構成を表す一実施形態の回路図である。同図に示すESD保護回路10は、ESDから半導体集積回路の内部回路を保護するものであり、保護回路部12と、制御回路部14とによって構成されている。
FIG. 1 is a circuit diagram of an embodiment showing a configuration of an ESD protection circuit of the present invention. The
まず、保護回路部12について説明する。
First, the
保護回路部12は、図5に示す従来のESD保護回路70と同じ構成のものである。すなわち、保護回路部12は、トリガ回路20と、直列に接続された2つのインバータ22a、22bと、PMOS24と、NMOS26とによって構成されている。
The
トリガ回路20は、電源VDDとグランドVSSとの間に直列に接続された容量素子28と抵抗素子30とからなるCR回路である。トリガ回路20は、電源VDDとグランドVSSとの間(グランドVSSを基準とする電源VDD)の電圧差を検出し、これを第1の検出信号として出力する。ここで、容量素子28と抵抗素子30との接続点を内部ノードN1とする。
The
前段のインバータ22aは、PMOS24のドレインとグランドVSSとの間に直列に接続されたPMOS32とNMOS34とによって構成されている。PMOS32とNMOS34のゲートには、第1の検出信号が入力(内部ノードN1が接続)されている。ここで、PMOS32とNMOS34との接続点、すなわち、インバータ22aの出力を内部ノードN2とする。
The
後段のインバータ22bは、電源VDDとグランドVSSとの間に直列に接続されたPMOS36とNMOS38とによって構成されている。PMOS36とNMOS38のゲートには、前段のインバータ22aの出力信号が入力(内部ノードN2が接続)されている。ここで、PMOS36とNMOS38との接続点、すなわち、インバータ22bの出力を内部ノードN3とする。
The
PMOS24は、電源VDDと、前段のインバータ22aを構成するPMOS32のソースとの間に接続されている。PMOS24のゲートには、後段のインバータ22bの出力信号が入力(内部ノードN3が接続)されている。PMOS24のゲートには、複数のインバータのうちの、第1の検出信号と同極性の信号を出力する偶数番目のインバータの出力信号が入力される。
The PMOS 24 is connected between the power supply VDD and the source of the
ここで、インバータ22a、22bとPMOS24は、第1の検出信号が、あらかじめ設定された第1の閾値電圧に到達した時点で第1の検出信号を保持し、第1の制御信号として出力する。図示例の場合、内部ノードN1が一旦Hになると、内部ノードN1がLに戻った後も、内部ノードN1がHの時の内部ノードN2,N3の状態(すなわち、内部ノードN2がL、かつ、内部ノードN3がH)を保持するダイナミックラッチを構成する。
Here, the
第1の閾値電圧は、通常動作時の電源VDDとグランドVSSとの間の電圧に設定される。図示例の場合、インバータ22aの閾値電圧となる。
The first threshold voltage is set to a voltage between the power supply VDD and the ground VSS during normal operation. In the illustrated example, this is the threshold voltage of the
NMOS26は、電源VDDとグランドVSSとの間に接続されている。NMOS26のゲートには、第1の制御信号が入力(内部ノードN3が接続)されている。NMOS26は、第1の制御信号に応じて、電源VDDとグランドVSSとの間を導通させるか否かを制御する導通制御回路となる。図示例の場合、第1の制御信号がHであればNMOS26はオン状態となる。
The NMOS 26 is connected between the power supply VDD and the ground VSS. The first control signal is input (connected to the internal node N3) to the gate of the
続いて、制御回路部14について説明する。
Next, the
制御回路部14は、保護回路部12の動作を制御するものであり、トリガ回路40と、直列に接続された3つのインバータ42a、42b、42cと、PMOS44と、NMOS46とによって構成されている。
The
トリガ回路40は、内部ノードN1とグランドVSSとの間に直列に接続されたダイオード列48と、ダイオード接続状態のNMOS50とによって構成されている。トリガ回路40は、第1の検出信号とグランドとの間の電圧差が、あらかじめ設定された第2の閾値電圧に到達したか否かを検出し、第2の検出信号を出力する。第2の検出信号は、ダイオード列48とNMOS50との接続点から出力される。
The
ダイオード列48は、内部ノードN1からNMOS50のドレインに向かって所定数(1以上)のダイオードが直列に接続されたものである。NMOS50のゲートは、NMOS50のドレイン(最終段のダイオードのカソード)に接続されている。
In the
ここで、ダイオード列48におけるダイオードの段数は、電源VDDの通常動作時の電圧に応じて適宜決定すべきものである。すなわち、ダイオードの段数は、ダイオード列によって設定される閾値電圧(第2の閾値電圧)X(V)が、電源VDDの通常動作時の電圧よりも高くなるように決定される。閾値電圧Xは、ESDサージの電圧未満であればよいが、例えば、電源VDDの通常動作時の電圧+0.3〜0.8V程度とする。
Here, the number of diode stages in the
閾値電圧Xと電源VDDの通常動作時の電圧との電圧差は、電源投入時において、トリガ回路20が、急峻なスルーレートを持つ電圧波形をESDサージと誤検出したか否かを検出するマージンとなる。
The voltage difference between the threshold voltage X and the voltage during normal operation of the power supply VDD is a margin for detecting whether or not the
続いて、1段目のインバータ42aはPMOS52とNMOS54とによって構成され、2段目のインバータ42bはPMOS56とNMOS58とによって構成されている。1段目のインバータ42aおよび2段目のインバータ42bとPMOS44は、それぞれ、保護回路部12の前段および後段のインバータ22a、22bとPMOS24と同じ構成のものである。
Subsequently, the first-
PMOS44のゲートには、複数のインバータのうちの、第2の検出信号と同極性の信号を出力する偶数番目のインバータの出力信号が入力される。図示例の場合、2段目のインバータ42bの出力信号が入力されている。
The output signal of the even-numbered inverter that outputs a signal having the same polarity as the second detection signal among the plurality of inverters is input to the gate of the
3段目(最終段)のインバータ42cは、PMOS60とNMOS62とによって構成されている。3段目のインバータ42cは、2段目のインバータ42bと同じ構成のものである。3段目のインバータ42cには、2段目のインバータ42bの出力信号が入力されている。また、3段目のインバータ42cの出力信号は、内部ノードN2に接続されるとともに、NMOS46のゲートに入力されている。
The third-stage (final stage)
インバータ42a、42b、42cとPMOS44は、第1の検出信号が、第2の閾値電圧に到達した時点で第2の検出信号を保持し、第2の制御信号として出力する。図示例の場合、第2の検出信号が一旦Hになると、第2の検出信号がLに戻った後も、第2の検出信号がHの時のインバータ42a、42b、42cの状態(すなわち、インバータ42a、42cの出力信号がL、かつ、インバータ42bの出力信号がH)を保持するダイナミックラッチを構成する。
The
NMOS46は、内部ノードN3とグランドVSSとの間に接続されている。NMOS46のゲートには、上記の通り、3段目のインバータ42cの出力信号(内部ノードN2)が入力されている。NMOS46は、第2の制御信号に応じて、第1の制御信号のレベルを制御する電圧制御回路となる。図示例の場合、第2の制御信号がHであればNMOS46はオン状態となり、内部ノードN2はH、内部ノードN3はL、NMOS26はオフ状態となる。
The
次に、ESD発生時のESD保護回路10の動作を説明する。
Next, the operation of the
ESD発生時において、保護回路部12では、トリガ回路20によってESDサージが検出されると、トリガ回路20から、その時定数に相当する期間だけHの第1の検出信号が出力される。第1の検出信号のHは、2段のインバータ22a、22bを経てNMOS26のゲートに入力される。その結果、NMOS26はオン状態となり、ESDサージは、電源VDDからNMOS26を介してグランドVSSへと放電される。
When an ESD surge is detected by the
この時、ダイナミックラッチにより、後段のインバータ22bの出力信号がPMOS24のゲートにフィードバックされ、PMOS24がオフ状態、前段のインバータ22aの出力信号はフローティング状態となる。これによって、第1の検出信号がLに戻った後も、前段および後段のインバータ22a、22bの出力は保持され、NMOS26を介してESDサージをグランドVSSへと放電し切ることができる。
At this time, the output signal of the
制御回路部14では、トリガ回路40によって内部ノードN1とグランドVSSとの間の電圧差が、ダイオード列48によって設定された閾値電圧X(V)を超えているか否かが検出される。その結果、電圧差が閾値電圧Xを超えている場合(ESD発生時)には、トリガ回路40からHの第2の検出信号が出力され、超えていない場合にはLの第2の検出信号が出力される。
In the
ESD発生時において、トリガ回路40から出力される第2の検出信号のHは、3段のインバータ42a、42b、42cを経て反転され、NMOS46は、そのゲートにLが入力されてオフ状態となる。ESD発生時には、保護回路部12の内部ノードN2はL(フローティング)であり、制御回路部14の最終段のインバータ42cの出力信号のLによってLに固定される。また、NMOS46はオフ状態であるから、内部ノードN3のHは影響を受けない。
At the time of ESD occurrence, H of the second detection signal output from the
一方、ESDが発生していない場合、トリガ回路40から出力される第2の検出信号のLにより、NMOS46のゲートにはHが入力されてオン状態となる。ESDが発生していない場合、保護回路部12の内部ノードN2はH、内部ノードN3はLであり、PMOS24はオン状態、NMOS26はオフ状態である。そのため、内部ノードN2,N3、PMOS24、NMOS26は何ら影響を受けない。
On the other hand, when ESD does not occur, H is input to the gate of the
図2は、ESDサージ発生時のESD保護回路の過渡応答特性を表すグラフである。このグラフの縦軸は電源VDDの電圧(V)、横軸は時間(t)の経過を表す。このグラフは、グランドVSSを基準として、電源VDDにHBM(ヒューマン・ボディ・モデル)で2000Vを印加した場合の、図1に示す本実施形態のESD保護回路10と、図5に示す従来のESD保護回路70の電源VDDの過渡応答特性をそれぞれ表す。
FIG. 2 is a graph showing a transient response characteristic of the ESD protection circuit when an ESD surge occurs. The vertical axis of this graph represents the voltage (V) of the power supply VDD, and the horizontal axis represents the passage of time (t). This graph shows the
このグラフに示すように、電源VDDにHBMで2000Vを印加した場合、本実施形態のESD保護回路10は、従来のESD保護回路70と完全に同一の動作をすることが分かる。すなわち、2000VのESDサージが電源VDDに印加された場合であっても、保護回路10,70の作用により、電源VDDの電圧は約2.2Vまでしか上昇せず、その後、電源VDDの電圧は徐々に下降する。
As shown in this graph, when 2000 V is applied as HBM to the power supply VDD, it can be seen that the
続いて、電源投入時に、急峻なスルーレートを持つ電圧波形が電源VDDに与えられた場合のESD保護回路10の動作を説明する。
Next, the operation of the
電源投入時において、保護回路部12では、既に説明した通り、トリガ回路20が、急峻なスルーレートを持つ電圧波形をESDサージと誤検出し、誤動作する場合がある。その場合、上記のようにダイナミックラッチが働くことにより、それ以後、NMOS26がオン状態を維持し続け、通常回路動作時に電源VDDからグランドVSSへと大電流が流れる危険性がある。
When the power is turned on, in the
前述の通り、制御回路部14では、トリガ回路40によって内部ノードN1とグランドVSSとの間の電圧差の検出が行われる。その結果、電圧差が閾値電圧Xを超えている場合(ESD発生時)には、トリガ回路40からHの第2の検出信号が出力され、超えていない場合(急峻なスルーレートを持つ電圧波形をESDサージと誤検出した場合を含む)にはLの第2の検出信号が出力される。
As described above, in the
急峻なスルーレートを持つ電圧波形をESDサージと誤検出した場合であっても、トリガ回路40から出力される第2の検出信号のLにより、NMOS46のゲートにはHが入力され、NMOS46はオン状態となる。これにより、保護回路部12の内部ノードN2は強制的にH、内部ノードN3は強制的にLとされ、NMOS26はオフ状態となる。そのため、電源投入時における保護回路部12の誤動作を防止することができる。
Even when a voltage waveform having a steep slew rate is erroneously detected as an ESD surge, H is input to the gate of the
図3は、電源投入時の電源における電圧波形を表すグラフである。このグラフの縦軸は電源VDDの電圧(V)、横軸は時間(t)の経過を表す。また、図4は、図3に示す電源投入時の電源における電圧波形にともなって、保護回路部12のNMOS26に流れる電流波形を表すグラフである。このグラフの縦軸はNMOS26に流れる電流(A)、横軸は時間(t)の経過を表す。
FIG. 3 is a graph showing voltage waveforms in the power supply when the power is turned on. The vertical axis of this graph represents the voltage (V) of the power supply VDD, and the horizontal axis represents the passage of time (t). FIG. 4 is a graph showing a waveform of a current flowing through the
図3のグラフは、電源投入時に、電源VDDに、ESD発生時と同等の急峻な電圧波形が与えられ、それ以後、約1.2Vの電圧が印加され続ける状態を表す。図4のグラフは、図3に示す電圧波形が電源VDDに与えられた時の、本実施形態のESD保護回路10の保護回路部12のNMOS26と、従来のESD保護回路70のNMOS26に流れる電流波形をそれぞれ表す。
The graph of FIG. 3 shows a state where a steep voltage waveform equivalent to that at the time of ESD occurrence is given to the power supply VDD when the power is turned on, and then a voltage of about 1.2 V is continuously applied. The graph of FIG. 4 shows the current flowing through the
図4のグラフに示すように、従来のESD保護回路70では、電源投入時に、電源VDDに与えられた急峻なスルーレートを持つ電圧波形をESDサージと誤検出し、NMOS26がオン状態となって電源VDDからグランドVSSに電流が放電されている。そして、NMOS26のオン状態は、電源VDDが約1.2Vとなって安定した後(通常動作時)も維持され、電源VDDからグランドVSSに電流が流れ続ける。
As shown in the graph of FIG. 4, in the conventional
一方、本実施形態のESD保護回路10では、保護回路部12が、電源投入時に、電源VDDに与えられた急峻なスルーレートを持つ電圧波形をESDサージと誤検出した場合であっても、制御回路部14の作用によってNMOS26が強制的にオフ状態とされる。そのため、図4のグラフに示すように、電源投入時に、電源VDDからグランドVSSに電流が流れることはなく、誤動作しない。
On the other hand, in the
以上のように、電源投入時に、急峻なスルーレートを持つ電圧波形が電源VDDに与えられた場合、従来のESD保護回路70では、これをESDサージであると誤検出して誤動作する場合がある。これに対し、本実施形態のESD保護回路10では、誤動作を検出して強制的にNMOS26をオフ状態とするため、一切の誤動作を起こさず、安全な電源投入が保証される。
As described above, when a voltage waveform having a steep slew rate is applied to the power supply VDD when the power is turned on, the conventional
なお、本発明は、図示例の構成に限定されない。保護回路部12および制御回路部14におけるトリガ回路やラッチ回路は、図1に示す構成のものに限定されず、同様の機能を果たすことができれば、どのような構成の回路であってもよい。
In addition, this invention is not limited to the structure of the example of illustration. The trigger circuit and the latch circuit in the
例えば、トリガ回路20は、電源VDDとグランドVSSとの間に、抵抗素子30と容量素子28を直列に接続した構成としてもよい。この場合、インバータの段数は、偶数段ではなく奇数段とする。また、図示例では、ラッチ回路として、偶数個のインバータとPMOSとによって構成されるダイナミックラッチを用いているが、スタティックラッチを用いてもよい。
For example, the
インバータ42cの出力信号を内部ノードN2に接続しているため、ダイナミックラッチによって内部ノードN2がフローティングになると、インバータ42cの出力信号に応じて内部ノードN2の論理レベルが決定され、インバータ22bにより内部ノードN3の論理レベルも決定される。従って、制御回路部14のNMOS46のドレインを内部ノードN3に接続する方が望ましいが、これは必須ではない。
Since the output signal of the
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.
10、70 ESD保護回路
12 保護回路部
14 制御回路部
20、40 トリガ回路
22a、22b、42a、42b、42c インバータ
24、32、36、44、52、56、60 PMOS(P型MOSトランジスタ)
26、34、38、46、50、54、58、62 NMOS(N型MOSトランジスタ)
28 容量素子
30 抵抗素子
48 ダイオード列
10, 70
26, 34, 38, 46, 50, 54, 58, 62 NMOS (N-type MOS transistor)
28
Claims (7)
前記第1の検出信号が、あらかじめ設定された第1の閾値電圧に到達した時点で該第1の検出信号を保持し、第1の制御信号として出力する第1のラッチ回路と、
前記第1の制御信号に応じて、電源とグランドとの間を導通させるか否かを制御する導通制御回路と、
前記第1の検出信号とグランドとの間の電圧差が、あらかじめ設定された第2の閾値電圧に到達したか否かを検出し、第2の検出信号を出力する第2のトリガ回路と、
前記第2の検出信号が、前記第2の閾値電圧に到達した時点で該第2の検出信号を保持し、第2の制御信号として出力する第2のラッチ回路と、
前記第2の制御信号に応じて、前記第1の制御信号のレベルを制御する電圧制御回路とを備え、
前記第1の閾値電圧は、通常動作時の電源電圧とグランドとの間の電圧に設定され、前記第2の閾値電圧は、通常動作時の電源電圧よりも大きい電圧に設定されていることを特徴とするESD保護回路。 A first trigger circuit for detecting a voltage difference between the power supply and the ground and outputting a first detection signal;
A first latch circuit that holds the first detection signal when the first detection signal reaches a preset first threshold voltage and outputs the first detection signal as a first control signal;
A conduction control circuit for controlling whether or not to conduct between the power supply and the ground according to the first control signal;
A second trigger circuit that detects whether a voltage difference between the first detection signal and the ground has reached a preset second threshold voltage and outputs a second detection signal;
A second latch circuit that holds the second detection signal when the second detection signal reaches the second threshold voltage and outputs the second detection signal as a second control signal;
A voltage control circuit that controls the level of the first control signal in response to the second control signal;
The first threshold voltage is set to a voltage between the power supply voltage during normal operation and the ground, and the second threshold voltage is set to a voltage higher than the power supply voltage during normal operation. A featured ESD protection circuit.
前記ダイオード列は、前記第1の検出信号から前記N型MOSトランジスタのドレインに向かって1以上のダイオードが直列に接続されたものであり、
前記N型MOSトランジスタのゲートは、該N型MOSトランジスタのドレインに接続されていることを特徴とする請求項1に記載のESD保護回路。 The second trigger circuit includes a diode string connected in series between the first detection signal and ground, and a diode-connected N-type MOS transistor,
In the diode row, one or more diodes are connected in series from the first detection signal toward the drain of the N-type MOS transistor,
2. The ESD protection circuit according to claim 1, wherein a gate of the N-type MOS transistor is connected to a drain of the N-type MOS transistor.
前記第2のP型MOSトランジスタのゲートには、前記第2の複数のインバータのうちの、前記第2の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることを特徴とする請求項1または2に記載のESD保護回路。 The second latch circuit includes a second plurality of inverters connected in series and a second P-type MOS transistor connected between a power source and a first-stage inverter of the plurality of second inverters. And
An output signal of an inverter that outputs a signal having the same polarity as that of the second detection signal among the plurality of second inverters is input to a gate of the second P-type MOS transistor. The ESD protection circuit according to claim 1 or 2.
前記第1のP型MOSトランジスタのゲートには、前記第1の複数のインバータのうちの、前記第1の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることを特徴とする請求項1〜5のいずれかに記載のESD保護回路。 The first latch circuit includes a first plurality of inverters connected in series and a first P-type MOS transistor connected between a power source and a first-stage inverter of the first plurality of inverters. And
An output signal of an inverter that outputs a signal having the same polarity as the first detection signal among the plurality of first inverters is input to a gate of the first P-type MOS transistor. The ESD protection circuit according to claim 1.
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