JP2010045136A

JP2010045136A - Semiconductor device

Info

Publication number: JP2010045136A
Application number: JP2008207381A
Authority: JP
Inventors: Ryuta Watanabe; 竜太渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-08-11
Filing date: 2008-08-11
Publication date: 2010-02-25

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having an SRAM cell free of a risk of a short circuit between adjacent shared contacts. <P>SOLUTION: The semiconductor device includes a semiconductor substrate, the SRAM cell 10 formed on the semiconductor substrate and including two transfer transistors T, two driver transistors D and two load transistors L, an interlayer insulating film formed on the SRAM cell 10, a first gate electrode 12a of a transfer transistor T, a second gate electrode 12b that a driver transistor D and a load transistor L share, and a shared contact 14 connected to both the second electrode 12b and a source-drain region 11e of the load transistor L and formed in the interlayer insulating film, two second gate electrodes 12b being disposed in the SRAM cell 10 without overlapping with each other in their gate length direction. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来の半導体装置として、所定のトランジスタのゲート電極とソース・ドレイン領域に共通に接続されるシェアードコンタクトを有するＳＲＡＭセルが形成された半導体装置が知られている（例えば、特許文献１参照）。 As a conventional semiconductor device, a semiconductor device in which an SRAM cell having a shared contact connected in common to a gate electrode and a source / drain region of a predetermined transistor is formed (see, for example, Patent Document 1).

このような特許文献１等に記載の従来の半導体装置によれば、シェアードコンタクトを用いることにより、ＳＲＡＭセルを微細化することができる。
特開２００７−８０９４５号公報 According to the conventional semiconductor device described in Patent Document 1 and the like, the SRAM cell can be miniaturized by using the shared contact.
JP 2007-80945 A

本発明の目的は、隣接するシェアードコンタクト間の短絡が発生するおそれの少ないＳＲＡＭセルを有する半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device having an SRAM cell that is less likely to cause a short circuit between adjacent shared contacts.

本発明の一態様は、半導体基板と、前記半導体基板上に形成された、トランスファトランジスタ、ドライバトランジスタおよびロードトランジスタをそれぞれ２つずつ含むＳＲＡＭセルと、前記ＳＲＡＭセル上に形成された層間絶縁膜と、前記トランスファトランジスタの第１のゲート電極、および前記ドライバトランジスタと前記ロードトランジスタに共有される第２のゲート電極と、前記第２のゲート電極と、前記ロードトランジスタのソース・ドレイン領域との両方に接続される、前記層間絶縁膜中に形成されたシェアードコンタクトと、を有し、前記ＳＲＡＭセル内において、２つの前記第２のゲート電極がそれらのゲート長方向に重なりをもたないように配置される半導体装置を提供する。 One embodiment of the present invention includes a semiconductor substrate, an SRAM cell formed over the semiconductor substrate, each including two transfer transistors, driver transistors, and load transistors, and an interlayer insulating film formed over the SRAM cell. , Both of the first gate electrode of the transfer transistor, the second gate electrode shared by the driver transistor and the load transistor, the second gate electrode, and the source / drain region of the load transistor And a shared contact formed in the interlayer insulating film, and arranged in the SRAM cell so that the two second gate electrodes do not overlap in the gate length direction. A semiconductor device is provided.

本発明によれば、隣接するシェアードコンタクト間の短絡が発生するおそれの少ないＳＲＡＭセルを有する半導体装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which has an SRAM cell with little possibility that the short circuit between adjacent shared contacts will generate | occur | produce can be provided.

〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、図１（ｂ）は、図１（ａ）のＳＲＡＭセルを（マトリクス）アレイ配置した状態を示す上面図である。 [First Embodiment]
(Configuration of semiconductor device)
FIG. 1A is a top view schematically showing the SRAM cell of the semiconductor device according to the first embodiment of the present invention. FIG. 1B shows the SRAM cell of FIG. It is a top view showing a state in which a matrix) array is arranged.

本実施の形態においては、６トランジスタ型のＳＲＡＭについて説明する。６トランジスタ型のＳＲＡＭは、１つのセルにｎ型のトランスファトランジスタ、ｎ型のドライバトランジスタ、ｐ型のロードトランジスタをそれぞれ２つずつ有する。 In this embodiment, a six-transistor SRAM is described. The six-transistor SRAM has two n-type transfer transistors, two n-type driver transistors, and two p-type load transistors in one cell.

本実施の形態に係る半導体装置は、６トランジスタ型のＳＲＡＭセル１０を有し、ＳＲＡＭセル１０は、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、ソース・ドレイン領域１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅと、ゲート電極１２ａ、１２ｂと、ソース・ドレイン領域１１ａ、１１ｂ、１１ｃ、１１ｄ、およびゲート電極１２ａに接続されるコンタクト１３と、ゲート電極１２ｂとソース・ドレイン領域１１ｅに共通して接続されるシェアードコンタクト１４と、ゲート電極１２ａ、１２ｂの下に形成されるゲート絶縁膜１５と、ゲート電極１２ａ、１２ｂの側面に形成されるゲート側壁１６と、を含む。 The semiconductor device according to the present embodiment has a six-transistor type SRAM cell 10, and the SRAM cell 10 has three types of an n-type transfer transistor T, an n-type driver transistor D, and a p-type load transistor L. Transistors, source / drain regions 11a, 11b, 11c, 11d, 11e, gate electrodes 12a, 12b, contacts 13 connected to the source / drain regions 11a, 11b, 11c, 11d, and gate electrode 12a, A shared contact 14 commonly connected to the gate electrode 12b and the source / drain region 11e, a gate insulating film 15 formed under the gate electrodes 12a and 12b, and a gate formed on the side surfaces of the gate electrodes 12a and 12b Side wall 16.

また、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬは、半導体基板１上に形成され、素子分離領域２により、互いに電気的に分離される。 The transfer transistor T, the driver transistor D, and the load transistor L are formed on the semiconductor substrate 1 and are electrically isolated from each other by the element isolation region 2.

ソース・ドレイン領域１１ａは、トランスファトランジスタＴとドライバトランジスタＤに共有される。また、ソース・ドレイン領域１１ｂは、隣接する２つのトランスファトランジスタＴに共有される。また、ソース・ドレイン領域１１ｃは、隣接する２つのドライバトランジスタＤに共有される。また、ソース・ドレイン領域１１ｄは、隣接する２つのロードトランジスタＬに共有される。また、ソース・ドレイン領域１１ｅは、１つのロードトランジスタＬに属する。 The source / drain region 11a is shared by the transfer transistor T and the driver transistor D. The source / drain region 11b is shared by two adjacent transfer transistors T. The source / drain region 11c is shared by two adjacent driver transistors D. The source / drain region 11d is shared by two adjacent load transistors L. The source / drain region 11 e belongs to one load transistor L.

ゲート電極１２ａは、トランスファトランジスタＴに属する。また、ゲート電極１２ｂは、ドライバトランジスタＤとロードトランジスタＬに共有される。 The gate electrode 12a belongs to the transfer transistor T. The gate electrode 12b is shared by the driver transistor D and the load transistor L.

また、ＳＲＡＭセル１０上には、後述する層間絶縁膜３が形成される。ここで、ＳＲＡＭセル１０中の隣接する２つのゲート電極１２ａ間の領域、および隣接するゲート電極１２ａとゲート電極１２ｂの間の領域は、アスペクト比の高い溝であるため、層間絶縁膜３を隙間なく埋め込むことが困難であり、溝の底部に層間絶縁膜３が存在しない空隙が形成される場合がある。 Further, an interlayer insulating film 3 to be described later is formed on the SRAM cell 10. Here, since the region between the two adjacent gate electrodes 12a in the SRAM cell 10 and the region between the adjacent gate electrodes 12a and 12b are trenches having a high aspect ratio, the interlayer insulating film 3 is a gap. It may be difficult to fill, and there may be a gap where the interlayer insulating film 3 does not exist at the bottom of the trench.

図２は、図１（ａ）の切断線Ａ−Ａにおける切断面を矢印の方向に見た断面図であり、隣接するゲート電極１２ａとゲート電極１２ｂの間の領域に空隙１７が形成された場合の断面を表す。ＳＲＡＭセル１０上に形成される層間絶縁膜３は、ＳｉＯ_２等の絶縁材料からなり、ＣＶＤ法等により形成される。なお、層間絶縁膜３は、例えば、ＳｉＮ膜上にＳｉＯ_２膜を積層した構造のような積層構造であってもよい。 FIG. 2 is a cross-sectional view of the cut surface along the cutting line AA in FIG. 1A as viewed in the direction of the arrow, and a gap 17 is formed in a region between the adjacent gate electrodes 12a and 12b. Represents a cross-section of the case. The interlayer insulating film 3 formed on the SRAM cell 10 is made of an insulating material such as SiO ₂ and is formed by a CVD method or the like. The interlayer insulating film 3 may have a laminated structure such as a structure in which a SiO ₂ film is laminated on a SiN film.

各ＳＲＡＭセル１０内において、２つのゲート電極１２ｂは、それらのゲート長方向（図１（ａ）、（ｂ）中の上下方向）に重なりをもたないように配置される。このため、隣接する２つのゲート電極１２ｂ間の領域には、空隙１７が形成されない。 Within each SRAM cell 10, the two gate electrodes 12b are arranged so as not to overlap in the gate length direction (the vertical direction in FIGS. 1A and 1B). For this reason, the space | gap 17 is not formed in the area | region between two adjacent gate electrodes 12b.

ソース・ドレイン領域１１ｅおよびゲート電極１２ｂは、ソース・ドレイン領域１１ｅの一部がゲート電極１２ｂのゲート幅方向の同一直線状に位置するように配置される。そして、長手方向が前ゲート電極１２ｂのゲート幅方向と実質的に平行になるように配置されたシェアードコンタクト１４が、ソース・ドレイン領域１１ｅおよびゲート電極１２ｂに接続される。 The source / drain region 11e and the gate electrode 12b are arranged so that a part of the source / drain region 11e is positioned on the same straight line in the gate width direction of the gate electrode 12b. Then, the shared contact 14 disposed so that the longitudinal direction is substantially parallel to the gate width direction of the front gate electrode 12b is connected to the source / drain region 11e and the gate electrode 12b.

なお、図１（ａ）、（ｂ）においては、簡略化のため、ゲート側壁１６、層間絶縁膜３の図示を省略する。 In FIGS. 1A and 1B, illustration of the gate sidewall 16 and the interlayer insulating film 3 is omitted for simplification.

半導体基板１には、Ｓｉ基板等の、Ｓｉを主成分とするＳｉ系結晶からなる基板を用いることができる。また、素子分離領域２は、ＳｉＯ_２等の絶縁材料からなる。 As the semiconductor substrate 1, a substrate made of Si-based crystal containing Si as a main component, such as a Si substrate, can be used. The element isolation region 2 is made of an insulating material such as SiO ₂ .

ソース・ドレイン領域１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅに含まれる導電型不純物は、ｎ型不純物としてＡｓ、Ｐ等、ｐ型不純物としてＢ、ＢＦ_２等のｐ型不純物が用いられる。 As the conductive impurities contained in the source / drain regions 11a, 11b, 11c, 11d, and 11e, p-type impurities such as As and P are used as n-type impurities and B and BF ₂ are used as p-type impurities.

ゲート電極１２ａ、１２ｂは、例えば、導電型不純物を含むＳｉ系多結晶からなる。ゲート電極１２ａ、１２ｂに含まれる導電型不純物には、ｎ型不純物としてＡｓ、Ｐ等、ｐ型不純物としてＢ、ＢＦ_２等のｐ型不純物が用いられる。なお、ゲート電極１２ａ、１２ｂの表面にシリサイド層が形成されていてもよい。また、ゲート電極１２ａ、１２ｂは、全体がシリサイド化したフルシリサイド電極であってもよい。また、ゲート電極１２ａ、１２ｂは、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ、Ｎｉ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極部とＳｉ系多結晶電極部の積層構造を有してもよい。 The gate electrodes 12a and 12b are made of, for example, Si-based polycrystals containing conductive impurities. As the conductive impurities contained in the gate electrodes 12a and 12b, p-type impurities such as As and P as n-type impurities and B and BF ₂ as p-type impurities are used. A silicide layer may be formed on the surfaces of the gate electrodes 12a and 12b. The gate electrodes 12a and 12b may be full silicide electrodes that are entirely silicided. Further, the gate electrodes 12a and 12b may be metal gate electrodes made of W, Ta, Ti, Hf, Zr, Ru, Pt, Ir, Mo, Al, Ni or the like, or a compound thereof. Moreover, you may have a laminated structure of a metal gate electrode part and a Si type polycrystalline electrode part.

コンタクト１３は、ソース・ドレイン領域１１ｂ、１１ｃ、１１ｄ、またはゲート電極１２ａと上層の配線とを電気的に接続する。また、シェアードコンタクト１４は、ゲート電極１２ｂおよびソース・ドレイン領域１１ｅと上層の配線とを電気的に接続する。コンタクト１３およびシェアードコンタクト１４は、例えば、Ｗ、Ｃｕ、Ａｌ、Ａｕ、Ａｇ等の金属からなる。 The contact 13 electrically connects the source / drain regions 11b, 11c, 11d or the gate electrode 12a to the upper wiring. The shared contact 14 electrically connects the gate electrode 12b and the source / drain region 11e to the upper wiring. The contact 13 and the shared contact 14 are made of a metal such as W, Cu, Al, Au, or Ag, for example.

ゲート絶縁膜１５は、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ_２等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ_２等のＺｒ系材料、Ｙ_２Ｏ_３等のＹ系材料）からなる。 The gate insulating film 15 is made of, for example, SiO ₂ , SiN, SiON, High-k material (for example, Hf-based material such as HfSiON, HfSiO, HfO ₂ , Zr-based material such as ZrSiON, ZrSiO, ZrO ₂ , Y ₂ O ₃ or the like).

ゲート側壁１６は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ_２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。 Gate sidewalls 16, for example, a single-layer structure or composed of SiN, _SiN, 2-layer structure consisting of a plurality of kinds of insulating materials SiO 2, TEOS (Tetraethoxysilane), etc., or may be a structure of three or more layers.

以下に、比較例として、従来の構造の６トランジスタ型のＳＲＡＭを有する半導体装置について説明する。比較例にかかる半導体装置は、本実施の形態に係る半導体装置とは、ドライバトランジスタとロードトランジスタに共有されるゲート電極の配置において異なる。なお、各部材の構成は、本実施の形態に係る半導体装置と同様であるとする。 As a comparative example, a semiconductor device having a conventional 6-transistor type SRAM will be described below. The semiconductor device according to the comparative example differs from the semiconductor device according to the present embodiment in the arrangement of the gate electrode shared by the driver transistor and the load transistor. Note that the configuration of each member is the same as that of the semiconductor device according to the present embodiment.

図３（ａ）は、比較例に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、図３（ｂ）は、図３（ａ）のＳＲＡＭセルを（マトリクス）アレイ配置した状態を示す上面図である。また、図４（ａ）は、図３（ａ）の切断線Ｂ−Ｂにおける切断面を矢印の方向に見た断面図であり、図４（ｂ）は、図３（ａ）の切断線Ｃ−Ｃにおける切断面を矢印の方向に見た断面図である。 FIG. 3A is a top view schematically showing the SRAM cell of the semiconductor device according to the comparative example, and FIG. 3B shows a state in which the SRAM cells of FIG. 3A are arranged in a (matrix) array. FIG. FIG. 4A is a cross-sectional view of the cut surface taken along the line BB of FIG. 3A in the direction of the arrow, and FIG. 4B is the cut line of FIG. It is sectional drawing which looked at the cut surface in CC in the direction of the arrow.

比較例に係る半導体装置は、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、ソース・ドレイン領域２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅと、ゲート電極２２ａ、２２ｂと、ソース・ドレイン領域２１ａ、２１ｂ、２１ｃ、２１ｄ、およびゲート電極２２ａに接続されるコンタクト２３と、ゲート電極２２ｂとソース・ドレイン領域２１ｅに共通して接続されるシェアードコンタクト２４と、ゲート電極２２ａ、２２ｂの下に形成されるゲート絶縁膜２５と、ゲート電極２２ａ、２２ｂの側面に形成されるゲート側壁２６と、を有する。 The semiconductor device according to the comparative example includes three types of transistors, an n-type transfer transistor T, an n-type driver transistor D, and a p-type load transistor L, and source / drain regions 21a, 21b, 21c, 21d, and 21e. The gate electrodes 22a, 22b, the source / drain regions 21a, 21b, 21c, 21d, the contact 23 connected to the gate electrode 22a, and the shared contact connected to the gate electrode 22b and the source / drain region 21e in common. 24, a gate insulating film 25 formed under the gate electrodes 22a and 22b, and a gate sidewall 26 formed on the side surfaces of the gate electrodes 22a and 22b.

ソース・ドレイン領域２１ａは、トランスファトランジスタＴとドライバトランジスタＤに共有される。また、ソース・ドレイン領域２１ｂは、隣接する２つのトランスファトランジスタＴに共有される。また、ソース・ドレイン領域２１ｃは、隣接する２つのドライバトランジスタＤに共有される。また、ソース・ドレイン領域２１ｄは、隣接する２つのロードトランジスタＬに共有される。また、ソース・ドレイン領域２１ｅは、１つのロードトランジスタＬに属する。 The source / drain region 21 a is shared by the transfer transistor T and the driver transistor D. The source / drain region 21b is shared by two adjacent transfer transistors T. The source / drain region 21c is shared by two adjacent driver transistors D. The source / drain region 21d is shared by two adjacent load transistors L. The source / drain region 21e belongs to one load transistor L.

ゲート電極２２ａは、トランスファトランジスタＴに属する。また、ゲート電極２２ｂは、ドライバトランジスタＤとロードトランジスタＬに共有される。 The gate electrode 22a belongs to the transfer transistor T. The gate electrode 22b is shared by the driver transistor D and the load transistor L.

この比較例に係る半導体装置においては、本実施の形態に係る半導体装置と異なり、各ＳＲＡＭセル２０内において、２つのゲート電極２２ｂは、それらのゲート長方向に重なりをもつように配置される。このため、ＳＲＡＭセル２０上に層間絶縁膜３を形成すると、ＳＲＡＭセル２０中の隣接する２つのゲート電極２２ａ間の領域、および隣接するゲート電極２２ａとゲート電極２２ｂの間の領域の他に、隣接する２つのゲート電極１２ｂ間の領域にも、空隙が形成される場合がある。 In the semiconductor device according to this comparative example, unlike the semiconductor device according to the present embodiment, in each SRAM cell 20, the two gate electrodes 22b are arranged so as to overlap in the gate length direction. For this reason, when the interlayer insulating film 3 is formed on the SRAM cell 20, in addition to the region between the two adjacent gate electrodes 22a in the SRAM cell 20 and the region between the adjacent gate electrodes 22a and 22b, In some cases, a gap is also formed in a region between two adjacent gate electrodes 12b.

隣接する２つのゲート電極１２ｂ間の領域に空隙が形成されると、隣接する２つのシェアードコンタクト２４の間隔が小さいため、シェアードコンタクト２４を形成する際に、空隙内にシェアードコンタクト２４の材料（例えばＷ）が流入し、隣接する２つのシェアードコンタクト２４を短絡させるおそれがある。この領域を短絡発生領域２７として、図３（ａ）、（ｂ）中に示す。 When a gap is formed in the region between the two adjacent gate electrodes 12b, the distance between the two adjacent shared contacts 24 is small. Therefore, when the shared contact 24 is formed, the material of the shared contact 24 (for example, W) flows in and there is a risk of shorting two adjacent shared contacts 24. This region is shown as a short-circuit occurrence region 27 in FIGS.

なお、図３（ａ）、（ｂ）においては、簡略化のため、ゲート側壁２６、層間絶縁膜３の図示を省略するが、短絡発生領域２７の位置を概略的に示す。 3A and 3B, the gate side wall 26 and the interlayer insulating film 3 are not shown for simplification, but the position of the short-circuit generation region 27 is schematically shown.

（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、各ＳＲＡＭセル１０内において、２つのゲート電極１２ｂは、それらのゲート長方向に実質的に重なりをもたないように配置されるため、隣接する２つのゲート電極１２ｂ間の領域に空隙１７が形成されない。これにより、隣接する２つのシェアードコンタクト１４が短絡することを防止できる。 (Effects of the first embodiment)
According to the first embodiment of the present invention, in each SRAM cell 10, the two gate electrodes 12b are arranged adjacent to each other so as not to substantially overlap in the gate length direction. The gap 17 is not formed in the region between the two gate electrodes 12b. Thereby, it is possible to prevent two adjacent shared contacts 14 from being short-circuited.

なお、本実施の形態においては、隣接する２つのゲート電極１２ｂ間の領域に空隙１７が形成されないとしたが、不連続な少量の空隙であれば、形成されてもよい。この場合、シェアードコンタクト１４の材料が空隙に流入したとしても、隣接する２つのシェアードコンタクト１４を電気的に接続するおそれがないためである。 In the present embodiment, the gap 17 is not formed in the region between the two adjacent gate electrodes 12b. However, the gap 17 may be formed as long as it is a discontinuous small amount of gap. In this case, even if the material of the shared contact 14 flows into the gap, there is no possibility that the two adjacent shared contacts 14 are electrically connected.

〔第２の実施の形態〕
本発明の第２の実施の形態は、シェアードコンタクトの配置等において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略する。 [Second Embodiment]
The second embodiment of the present invention differs from the first embodiment in the arrangement of shared contacts and the like. Note that a description of the same points as in the first embodiment will be omitted.

（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図である。 (Configuration of semiconductor device)
FIG. 5 is a top view schematically showing an SRAM cell of the semiconductor device according to the second embodiment of the present invention.

本実施の形態においては、第１の実施の形態におけるソース・ドレイン領域１１ｅ、ゲート電極１２ｂ、およびシェアードコンタクト１４の代わりに、それぞれソース・ドレイン領域３１ｅ、ゲート電極３２ｂ、およびシェアードコンタクト３４が形成される。その他の部材については、第１の実施の形態と同様である。なお、ソース・ドレイン領域３１ｅ、ゲート電極３２ｂ、およびシェアードコンタクト３４の材料、機能はソース・ドレイン領域１１ｅ、ゲート電極１２ｂ、およびシェアードコンタクト１４と同等である。 In the present embodiment, a source / drain region 31e, a gate electrode 32b, and a shared contact 34 are formed instead of the source / drain region 11e, the gate electrode 12b, and the shared contact 14 in the first embodiment. The Other members are the same as those in the first embodiment. The materials and functions of the source / drain region 31e, the gate electrode 32b, and the shared contact 34 are the same as those of the source / drain region 11e, the gate electrode 12b, and the shared contact 14.

シェアードコンタクト３４は、その長手方向が、ゲート電極３２ｂのゲート幅方向と（９０×ｎ）°（ｎは自然数）以外の角度をなすように配置される。このため、ソース・ドレイン領域３１ｅの一部がゲート電極３２ｂのゲート幅方向の同一直線状に位置するようにソース・ドレイン領域３１ｅおよびゲート電極３２ｂを配置しなくても、シェアードコンタクト３４を両者に接続することができる。 The shared contact 34 is arranged such that its longitudinal direction forms an angle other than (90 × n) ° (n is a natural number) with respect to the gate width direction of the gate electrode 32b. Therefore, even if the source / drain region 31e and the gate electrode 32b are not arranged so that a part of the source / drain region 31e is located on the same straight line in the gate width direction of the gate electrode 32b, the shared contact 34 is provided to both of them. Can be connected.

（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ソース・ドレイン領域３１ｅの面積を第１の実施の形態におけるソース・ドレイン領域１１ｅの面積よりも小さくすることができるため、ソース・ドレイン領域とその下に形成されるウェル（図示しない）との間の接合容量を小さくすることができる。 (Effect of the second embodiment)
According to the second embodiment of the present invention, the area of the source / drain region 31e can be made smaller than the area of the source / drain region 11e in the first embodiment. A junction capacitance with a well (not shown) formed below can be reduced.

〔第３の実施の形態〕
本発明の第３の実施の形態は、シェアードコンタクトの形状および配置等において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略する。 [Third Embodiment]
The third embodiment of the present invention differs from the first embodiment in the shape and arrangement of shared contacts. Note that a description of the same points as in the first embodiment will be omitted.

（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図である。 (Configuration of semiconductor device)
FIG. 6 is a top view schematically showing an SRAM cell of the semiconductor device according to the third embodiment of the present invention.

本実施の形態においては、第１の実施の形態におけるソース・ドレイン領域１１ｅ、ゲート電極１２ｂ、およびシェアードコンタクト１４の代わりに、それぞれソース・ドレイン領域４１ｅ、ゲート電極４２ｂ、およびシェアードコンタクト４４が形成される。その他の部材については、第１の実施の形態と同様である。なお、ソース・ドレイン領域４１ｅ、ゲート電極４２ｂ、およびシェアードコンタクト４４の材料、機能はソース・ドレイン領域１１ｅ、ゲート電極１２ｂ、およびシェアードコンタクト１４と同等である。 In the present embodiment, a source / drain region 41e, a gate electrode 42b, and a shared contact 44 are formed instead of the source / drain region 11e, the gate electrode 12b, and the shared contact 14 in the first embodiment, respectively. The Other members are the same as those in the first embodiment. The materials and functions of the source / drain region 41e, the gate electrode 42b, and the shared contact 44 are the same as those of the source / drain region 11e, the gate electrode 12b, and the shared contact 14.

シェアードコンタクト４４の断面形状は、内角がＳＲＡＭセル１０の中心部に向いたＬ字形状である。このため、ソース・ドレイン領域４１ｅの一部がゲート電極４２ｂのゲート幅方向の同一直線状に位置するようにソース・ドレイン領域４１ｅおよびゲート電極４２ｂを配置しなくても、シェアードコンタクト４４を両者に接続することができる。なお、シェアードコンタクト４４の断面のＬ字形状の内角は直角でなくてもよい。 The cross-sectional shape of the shared contact 44 is an L shape whose inner angle faces the center of the SRAM cell 10. Therefore, even if the source / drain region 41e and the gate electrode 42b are not arranged so that a part of the source / drain region 41e is located on the same straight line in the gate width direction of the gate electrode 42b, the shared contact 44 can be used as both Can be connected. The internal angle of the L-shaped cross section of the shared contact 44 may not be a right angle.

（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ソース・ドレイン領域４１ｅの面積を第１の実施の形態におけるソース・ドレイン領域１１ｅの面積よりも小さくすることができるため、ソース・ドレイン領域とその下に形成されるウェル（図示しない）との間の接合容量を小さくすることができる。 (Effect of the third embodiment)
According to the third embodiment of the present invention, the area of the source / drain region 41e can be made smaller than the area of the source / drain region 11e in the first embodiment. A junction capacitance with a well (not shown) formed below can be reduced.

〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。 [Other Embodiments]
The present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the invention.

また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。 In addition, the constituent elements of the above embodiments can be arbitrarily combined without departing from the spirit of the invention.

（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置のＳＲＡＭセル、およびアレイ配置したＳＲＡＭセルを概略的に表す上面図である。(A), (b) is a top view which represents roughly the SRAM cell of the semiconductor device which concerns on the 1st Embodiment of this invention, and the SRAM cell arranged in an array. 図１（ａ）の切断線Ａ−Ａにおける切断面を矢印の方向に見た断面図である。It is sectional drawing which looked at the cut surface in the cutting line AA of Fig.1 (a) in the direction of the arrow. （ａ）、（ｂ）は、比較例に係る半導体装置のＳＲＡＭセル、およびアレイ配置したＳＲＡＭセルを概略的に表す上面図である。(A), (b) is a top view which represents roughly the SRAM cell of the semiconductor device which concerns on a comparative example, and the SRAM cell arranged in an array. （ａ）は、図３（ａ）の切断線Ｂ−Ｂにおける切断面を矢印の方向に見た断面図であり、図４（ｂ）は、図３（ａ）の切断線Ｃ−Ｃにおける切断面を矢印の方向に見た断面図である。(A) is sectional drawing which looked at the cut surface in the cutting line BB of FIG. 3 (a) in the direction of the arrow, FIG.4 (b) is in the cutting line CC of FIG. 3 (a). It is sectional drawing which looked at the cut surface in the direction of the arrow. 本発明の第２の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図である。FIG. 6 is a top view schematically showing an SRAM cell of a semiconductor device according to a second embodiment of the present invention. 本発明の第３の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図である。FIG. 6 is a top view schematically showing an SRAM cell of a semiconductor device according to a third embodiment of the present invention.

Explanation of symbols

１半導体基板。３層間絶縁膜。１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、３１ｅ、４１ｅソース・ドレイン領域。１２ａ、１２ｂ、２２ａ、２２ｂ、３２ｂ、４２ｂゲート電極。１３、２３、３３コンタクト。１４、２４、３４、４４シェアードコンタクト。１７空隙。１０、２０、３０ＳＲＡＭセル。Ｔトランスファトランジスタ。Ｄドライバトランジスタ。Ｌロードトランジスタ。
1 Semiconductor substrate. 3 Interlayer insulation film. 11a, 11b, 11c, 11d, 11e, 21a, 21b, 21c, 21d, 21e, 31e, 41e Source / drain regions. 12a, 12b, 22a, 22b, 32b, 42b Gate electrodes. 13, 23, 33 Contact. 14, 24, 34, 44 Shared contact. 17 Void. 10, 20, 30 SRAM cells. T Transfer transistor. D Driver transistor. L Load transistor.

Claims

A semiconductor substrate;
SRAM cells formed on the semiconductor substrate, each including two transfer transistors, driver transistors, and load transistors;
An interlayer insulating film formed on the SRAM cell;
A first gate electrode of the transfer transistor, and a second gate electrode shared by the driver transistor and the load transistor;
A shared contact formed in the interlayer insulating film, connected to both the second gate electrode and a source / drain region of the load transistor;
Have
In the SRAM cell, the two second gate electrodes are arranged so as not to overlap in the gate length direction.
Semiconductor device.

A longitudinal direction of the shared contact is substantially parallel to a gate width direction of the second gate electrode;
The semiconductor device according to claim 1.

A longitudinal direction of the shared contact forms an angle other than (90 × n) ° (n is a natural number) with a gate width direction of the second gate electrode;
The semiconductor device according to claim 1.

The cross-sectional shape of the shared contact is a substantially L shape with an inner angle facing the center of the SRAM cell.
The semiconductor device according to claim 1.

The source / drain regions of the load transistor and the second gate electrode to which the shared contact is connected are not located on the same straight line in the gate width direction of the second gate electrode. Arranged as
The semiconductor device according to claim 3 or 4.