JP2010040074A - Flip-flop circuit, shift register, and electronic equipment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a flip-flop circuit, a shift register, and electronic equipment which can be stably operated. <P>SOLUTION: The invertor circuit 111 of an RS flip-flop circuit 101 reverses the potential Va of a node A and supplies a signal Q_ to an output circuit 102. The invertor circuit 111 makes the potential Vb of a node B perform full-swing between a High level and a Low level. Since the potential Vb is generated by reversing the potential Va, the Vb depends on the potential Va. However, since the node B and the power source of positive voltage Vdd are connected via a transistor T20, the potential Vb of the node B is stabilized at a High side, erroneous operation by noise superposed on a clock signal ck is prevented when a power is supplied. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、フリップフロップ回路、シフトレジスタ及び電子機器に関するものである。   The present invention relates to a flip-flop circuit, a shift register, and an electronic device.

アモルファスシリコンによって形成されたＴＦＴを用いたシフトレジスタ回路は広く開発・研究が進められている。このシフトレジスタ回路は、例えば、液晶表示装置、有機ＥＬ表示装置等の電子機器にも応用可能である。   A shift register circuit using a TFT formed of amorphous silicon has been widely developed and researched. This shift register circuit can also be applied to electronic devices such as a liquid crystal display device and an organic EL display device.

このシフトレジスタ回路は、例えば、複数のシフト回路が接続されることにより構成される（例えば、特許文献１参照）。   For example, the shift register circuit is configured by connecting a plurality of shift circuits (see, for example, Patent Document 1).

また、各シフト回路には、一般的に、図６に示すようなＲＳフリップフロップ回路５１又は図７に示すようなＲＳフリップフロップ回路５２が備えられる。   Each shift circuit is generally provided with an RS flip-flop circuit 51 as shown in FIG. 6 or an RS flip-flop circuit 52 as shown in FIG.

図６に示すＲＳフリップフロップ回路５１は、トランジスタＴ５１，Ｔ５２と、インバータ回路７１と、によって構成される。トランジスタＴ５１，Ｔ５２は、ｎチャンネル型電界効果トランジスタである。   The RS flip-flop circuit 51 shown in FIG. 6 includes transistors T51 and T52 and an inverter circuit 71. The transistors T51 and T52 are n-channel field effect transistors.

トランジスタＴ５１は、そのゲートがドレインに接続され、ドレインには、信号ＩＮが供給される。   The gate of the transistor T51 is connected to the drain, and the signal IN is supplied to the drain.

トランジスタＴ５２は、そのドレインがトランジスタＴ５１のソースに接続され、ソースには、負の電圧Ｖss（Ｌｏｗレベル）が印加され、ゲートには、リセット信号ＲＳＴが供給される。   The drain of the transistor T52 is connected to the source of the transistor T51, the negative voltage Vss (Low level) is applied to the source, and the reset signal RST is supplied to the gate.

インバータ回路７１は、負荷型のインバータであり、トランジスタＴ６１，Ｔ６２によって構成される。トランジスタＴ６１，Ｔ６２は、ｎチャンネル型電界効果トランジスタである。   The inverter circuit 71 is a load-type inverter and includes transistors T61 and T62. The transistors T61 and T62 are n-channel field effect transistors.

トランジスタＴ６１は、そのゲートがドレインに接続され、ドレインには、正の電圧Ｖdd（Ｈｉｇｈレベル）が印加される。トランジスタＴ６２は、そのドレインがトランジスタＴ６１のソースに接続され、ゲートがトランジスタＴ５１のソースに接続され、ソースには、負の電圧Ｖssが印加される。   The gate of the transistor T61 is connected to the drain, and a positive voltage Vdd (High level) is applied to the drain. The drain of the transistor T62 is connected to the source of the transistor T61, the gate is connected to the source of the transistor T51, and a negative voltage Vss is applied to the source.

トランジスタＴ５１のソースとトランジスタＴ５２のドレインとの接続点をノードＡ，トランジスタＴ６１のソースとトランジスタＴ６２のドレインとの接続点をノードＢとする。   A connection point between the source of the transistor T51 and the drain of the transistor T52 is a node A, and a connection point between the source of the transistor T61 and the drain of the transistor T62 is a node B.

リセット信号ＲＳＴがＬｏｗレベルのときに、Ｈｉｇｈレベルの信号ＩＮが供給されると、トランジスタＴ５１は、オンし、ノードＡの電位Ｖａは、Ｈｉｇｈレベルとなる。   When a high level signal IN is supplied when the reset signal RST is at a low level, the transistor T51 is turned on, and the potential Va of the node A is at a high level.

一方、このノードＡの電位Ｖａに従ってトランジスタＴ６２はオンし、ノードＢの電位ＶｂはＬｏｗレベルとなる。ＲＳフリップフロップ回路５１は、それぞれ、Ｈｉｇｈレベルの信号Ｑ、Ｌｏｗレベルの信号Ｑ_（Ｑバー）を出力する。   On the other hand, the transistor T62 is turned on in accordance with the potential Va of the node A, and the potential Vb of the node B becomes a low level. The RS flip-flop circuit 51 outputs a high-level signal Q and a low-level signal Q_ (Q bar), respectively.

信号ＩＮがＬｏｗレベルのときに、リセット信号ＲＳＴがＨｉｇｈレベルになると、ノードＡの電位Ｖａは、Ｌｏｗレベルとなり、トランジスタＴ６２は、このノードＡの電位Ｖａに従ってオフし、ノードＢの電位Ｖｂは、Ｈｉｇｈレベルになる。ＲＳフリップフロップ回路５１は、それぞれ、Ｌｏｗレベルの信号Ｑ、Ｈｉｇｈレベルの信号Ｑ_を出力する。   When the signal IN is at the low level and the reset signal RST is at the high level, the potential Va of the node A is at the low level, the transistor T62 is turned off according to the potential Va of the node A, and the potential Vb of the node B is Becomes High level. The RS flip-flop circuit 51 outputs a low-level signal Q and a high-level signal Q_, respectively.

図７に示すＲＳフリップフロップ回路５２は、トランジスタＴ５３，Ｔ５４と、インバータ回路７１と、によって構成される。トランジスタＴ５３，Ｔ５４は、ｎチャンネル型電界効果トランジスタである。   The RS flip-flop circuit 52 shown in FIG. 7 includes transistors T53 and T54 and an inverter circuit 71. The transistors T53 and T54 are n-channel field effect transistors.

トランジスタＴ５３は、そのドレインには、正の電圧Ｖddが印加され、ゲートには、信号ＩＮが供給される。   In the transistor T53, the positive voltage Vdd is applied to the drain, and the signal IN is supplied to the gate.

トランジスタＴ５４は、そのドレインがトランジスタＴ５３のソースに接続され、ソースには、負の電圧Ｖssが印加され、ゲートには、リセット信号ＲＳＴが供給される。   The drain of the transistor T54 is connected to the source of the transistor T53, the negative voltage Vss is applied to the source, and the reset signal RST is supplied to the gate.

トランジスタＴ５３のソースとトランジスタＴ５４のドレインとの接続点をノードＡとする。   A connection point between the source of the transistor T53 and the drain of the transistor T54 is a node A.

リセット信号ＲＳＴがＬｏｗレベルのときに、Ｈｉｇｈレベルの信号ＩＮが供給されると、トランジスタＴ５３は、オンし、ノードＡの電位Ｖａは、Ｈｉｇｈレベルとなる。ＲＳフリップフロップ回路５２は、Ｈｉｇｈレベルの信号Ｑ、Ｌｏｗレベルの信号Ｑ_を、それぞれ、出力する。   When the high-level signal IN is supplied when the reset signal RST is at the low level, the transistor T53 is turned on, and the potential Va of the node A is at the high level. The RS flip-flop circuit 52 outputs a high-level signal Q and a low-level signal Q_, respectively.

信号ＩＮがＬｏｗレベルのときに、リセット信号ＲＳＴがＨｉｇｈレベルになると、ノードＡの電位Ｖａは、Ｌｏｗレベルとなり、ＲＳフリップフロップ回路５２は、それぞれ、Ｌｏｗレベルの信号Ｑ、Ｈｉｇｈレベルの信号Ｑ_を、出力する。   When the signal IN is at a low level and the reset signal RST is at a high level, the potential Va of the node A is at a low level, and the RS flip-flop circuit 52 has a low-level signal Q and a high-level signal Q_, respectively. Is output.

このように、ＲＳフリップフロップ回路５１，５２は、ノードＡの電位Ｖａをインバータ回路７１によって反転させることによって、信号Ｑ_を生成している。   In this manner, the RS flip-flop circuits 51 and 52 generate the signal Q_ by inverting the potential Va of the node A with the inverter circuit 71.

しかし、このＲＳフリップフロップ回路５１，５２は、インバータ回路７１を用いて信号Ｑ_を生成しているため、信号Ｑ_がフルスイングしない（特にＬｏｗレベル側）という短所を有している。このため、高温環境での回路動作は不安定になる。   However, since the RS flip-flop circuits 51 and 52 generate the signal Q_ using the inverter circuit 71, the signal Q_ does not fully swing (particularly on the low level side). For this reason, circuit operation in a high temperature environment becomes unstable.

また、このＲＳフリップフロップ回路５１，５２は、回路中の各接続点のインピーダンスが高いため、誤動作する可能性がある。このような問題を改善するため、様々な回路が提案されている。   Further, the RS flip-flop circuits 51 and 52 may malfunction due to high impedance at each connection point in the circuit. In order to improve such a problem, various circuits have been proposed.

まず、信号Ｑ_をフルスイングさせるため、図８（ａ）に示すようなインバータ回路７２が提案されている。このインバータ回路７２は、トランジスタＴ６３〜Ｔ６６を有する。トランジスタＴ６３〜Ｔ６６は、ｎチャンネル型電界効果トランジスタである。   First, in order to fully swing the signal Q_, an inverter circuit 72 as shown in FIG. 8A has been proposed. The inverter circuit 72 includes transistors T63 to T66. The transistors T63 to T66 are n-channel field effect transistors.

トランジスタＴ６３のドレインとトランジスタＴ６５のドレインとは、互い接続され、正の電圧Ｖddが印加される。トランジスタＴ６３のゲートは、そのドレインに接続され、トランジスタＴ６５のゲートは、トランジスタＴ６３のソースに接続されている。   The drain of the transistor T63 and the drain of the transistor T65 are connected to each other, and a positive voltage Vdd is applied. The gate of the transistor T63 is connected to its drain, and the gate of the transistor T65 is connected to the source of the transistor T63.

トランジスタＴ６４のドレイン、トランジスタＴ６６のドレインは、それぞれ、トランジスタＴ６３のソース、トランジスタＴ６５のソースに接続され、トランジスタＴ６４のソースとトランジスタＴ６６のソースとは互いに接続されて、負の電圧Ｖssが印加される。   The drain of the transistor T64 and the drain of the transistor T66 are connected to the source of the transistor T63 and the source of the transistor T65, respectively. The source of the transistor T64 and the source of the transistor T66 are connected to each other, and a negative voltage Vss is applied. .

また、トランジスタＴ６４のゲートとトランジスタＴ６６のゲートとは互いに接続される。   The gate of the transistor T64 and the gate of the transistor T66 are connected to each other.

トランジスタＴ６４，Ｔ６６のゲートにＨｉｇｈレベルの信号Ｑが供給されると、トランジスタＴ６４，Ｔ６６はオンし、トランジスタＴ６５のソースとトランジスタＴ６６のドレインとの接続点の電位はＬｏｗレベルとなる。   When the high level signal Q is supplied to the gates of the transistors T64 and T66, the transistors T64 and T66 are turned on, and the potential at the connection point between the source of the transistor T65 and the drain of the transistor T66 is at the low level.

インバータ回路７２は、この接続点の信号をＱ_として、信号Ｑの電位を反転させた信号Ｑ_を出力する。   The inverter circuit 72 outputs a signal Q_ obtained by inverting the potential of the signal Q with the signal at this connection point as Q_.

このインバータ回路７２は、信号Ｑ_の振幅をほぼ電源電圧Ｖss〜Ｖddまでフルスイングさせることができる。   The inverter circuit 72 can fully swing the amplitude of the signal Q_ to the power supply voltage Vss to Vdd.

図８（ｂ）に示すＲＳフリップフロップ回路５３は、このようなインバータ回路７２を備え、トランジスタＴ６４のゲートとトランジスタＴ６６のゲートとの接続点は、トランジスタＴ５３のソースとトランジスタＴ５４のドレインとの接続点に接続される。   The RS flip-flop circuit 53 shown in FIG. 8B includes such an inverter circuit 72, and the connection point between the gate of the transistor T64 and the gate of the transistor T66 is the connection between the source of the transistor T53 and the drain of the transistor T54. Connected to a point.

また、誤動作を防止するための回路として、ＲＳフリップフロップ回路５２の発展系である図９に示すようなＲＳフリップフロップ回路５４が提案されている。   Further, as a circuit for preventing malfunction, an RS flip-flop circuit 54 as shown in FIG.

このＲＳフリップフロップ回路５４は、トランジスタＴ５３，Ｔ５４及びトランジスタＴ５５〜Ｔ５７を有する。トランジスタＴ５５〜Ｔ５７は、ｎチャンネル型電界効果トランジスタである。   The RS flip-flop circuit 54 includes transistors T53 and T54 and transistors T55 to T57. The transistors T55 to T57 are n-channel field effect transistors.

トランジスタＴ５５は、図９に示す点をノードＢとして、入力信号ＩＮの電位に従ってノードＢの電位Ｖｂをコントロールするためのトランジスタである。トランジスタＴ５５は、そのドレインが、このノードＢを介してインバータ回路７１のトランジスタＴ６２のドレインに接続され、ゲートには、信号ＩＮが供給され、ソースには、負の電圧Ｖssが印加される。   The transistor T55 is a transistor for controlling the potential Vb of the node B according to the potential of the input signal IN with the point shown in FIG. The drain of the transistor T55 is connected to the drain of the transistor T62 of the inverter circuit 71 via the node B, the signal IN is supplied to the gate, and the negative voltage Vss is applied to the source.

トランジスタＴ５６は、ノードＢの電位Ｖｂに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタであり、ゲートがノードＢに接続され、ドレインがノードＡに接続され、ソースには、負の電圧Ｖssが印加される。   The transistor T56 is a transistor for controlling the potential Va of the node A in accordance with the potential Vb of the node B. The gate is connected to the node B, the drain is connected to the node A, and the negative voltage Vss is applied to the source. Applied.

トランジスタ５７は、Ｈｉｇｈレベルのリセット信号ＲＳＴが供給されたときにノードＢの電位Ｖｂをすぐに立ち上げて、誤動作を回避するためのトランジスタである。このトランジスタＴ５７は、そのゲートには、リセット信号ＲＳＴが供給され、ドレインには、正の電圧Ｖddが印加され、ソースはノードＢに接続される。   The transistor 57 is a transistor that immediately raises the potential Vb of the node B when a high level reset signal RST is supplied to avoid malfunction. In the transistor T57, a reset signal RST is supplied to the gate, a positive voltage Vdd is applied to the drain, and a source is connected to the node B.

このように、ＲＳフリップフロップ回路５４がトランジスタＴ５５〜Ｔ５７を備えることにより、各接続点のインピーダンスを低下させて誤動作が防止される。
特開２００４−１０３２２６号公報（第８頁、図５） As described above, the RS flip-flop circuit 54 includes the transistors T55 to T57, thereby reducing the impedance at each connection point and preventing malfunction.
JP 2004-103226 A (page 8, FIG. 5)

そして、図１０に示すように、このＲＳフリップフロップ回路５４に、出力信号Ｑ、Ｑ_がそれぞれゲートに入力されるトランジスタＴ６７及びトランジスタＴ６８を設けることによって、この回路は、シフトレジスタのシフト回路として機能する。トランジスタＴ６７は、ドレインにクロック信号ｃｋが入力され、ソースが出力ラインに接続され、トランジスタＴ６８は、ドレインがトランジスタＴ６７のソースに接続され、ソースに負の電圧Ｖssが印加されている。   Then, as shown in FIG. 10, by providing the RS flip-flop circuit 54 with a transistor T67 and a transistor T68 to which the output signals Q and Q_ are respectively input to the gates, this circuit can be used as a shift circuit of the shift register. Function. In the transistor T67, the clock signal ck is input to the drain, the source is connected to the output line, the transistor T68 has the drain connected to the source of the transistor T67, and the negative voltage Vss is applied to the source.

このＲＳフリップフロップ回路５４のインバータ回路７１を、図８（ａ）に示すようなインバータ回路７２に置き換えると、出力信号Ｑ_の振幅を大きくすることができる一方、シフトレジスタへの電源投入時のノイズにより誤動作する可能性が高くなる。   If the inverter circuit 71 of the RS flip-flop circuit 54 is replaced with an inverter circuit 72 as shown in FIG. 8A, the amplitude of the output signal Q_ can be increased while the shift register is turned on. The possibility of malfunctioning due to noise increases.

即ち、電源が投入され、シフトレジスタが動作開始すると、クロック信号ｃｋを出力するラインとノードＡとの間の寄生容量によってノードＡのクロック信号ｃｋの電位に引っ張られて、ノードＡの電位Ｖａが本来ＬｏｗレベルになるべきタイミングにおいてＨｉｇｈレベル側に変調してしまい、それによってノードＢの電位Ｖｂが本来ＨｉｇｈレベルになるべきタイミングにおいてＬｏｗレベル側に変調してしまい、初期時のみならず、継続的に出力信号ＯＵＴが正常に出力されない状態が続く恐れがある。   That is, when the power is turned on and the shift register starts operating, the potential Va of the node A is pulled by the potential of the clock signal ck of the node A by the parasitic capacitance between the line outputting the clock signal ck and the node A. The signal is modulated to the high level side at the timing when it should originally become the low level, and as a result, the potential Vb of the node B is modulated to the low level side at the time when the node B should originally become the high level. In some cases, the output signal OUT may not be output normally.

本発明は、このような従来の問題点に鑑みてなされたもので、安定して動作可能なフリップフロップ回路、シフトレジスタ及び電子機器を提供することを目的とする。   The present invention has been made in view of such conventional problems, and an object of the present invention is to provide a flip-flop circuit, a shift register, and an electronic device that can operate stably.

この目的を達成するため、本発明の第１の観点に係るフリップフロップ回路は、
第１のノードと第２のノードとを有し、入力信号が供給されて、前記第１のノードの電位を示す信号と前記第２のノードの電位を示す信号とを出力するフリップフロップ回路において、
予め設定された電位の入力信号が供給されたときに、第１の電位の電源から前記第１のノードに、前記第１の電位を印加する第１のトランジスタと、
予め設定された電位のリセット信号が供給されたときに、前記第１の電位よりも低い第２の電位の電源から前記第２のノードに、前記第２の電位を印加する第２のトランジスタと、
前記第１のノードの電位が前記第１の電位になったとき、前記第２のノードの電位を前記第２の電位に設定する第３のトランジスタと、
前記第２のノードの電位が前記第２の電位になったとき、前記第１のノードの電位を前記第２の電位に設定する第４のトランジスタと、
前記第１の電位の電源から前記第２のノードに、前記第１の電位を印加する電圧印加抵抗と、を備えたことを特徴とする。 In order to achieve this object, a flip-flop circuit according to the first aspect of the present invention includes:
In a flip-flop circuit having a first node and a second node, which is supplied with an input signal and outputs a signal indicating the potential of the first node and a signal indicating the potential of the second node ,
A first transistor that applies the first potential from a first potential power source to the first node when an input signal having a preset potential is supplied;
A second transistor that applies the second potential from a power source having a second potential lower than the first potential to the second node when a reset signal having a preset potential is supplied; ,
A third transistor that sets the potential of the second node to the second potential when the potential of the first node becomes the first potential;
A fourth transistor that sets the potential of the first node to the second potential when the potential of the second node becomes the second potential;
And a voltage application resistor for applying the first potential from the power source of the first potential to the second node.

前記電圧印加抵抗は、前記第２のノードが前記第２の電位になったときに、前記第２の電位が保持される程度に高い抵抗値を有する電圧印加トランジスタによって構成されたものであってもよい。   The voltage application resistor is constituted by a voltage application transistor having a resistance value that is high enough to hold the second potential when the second node becomes the second potential. Also good.

前記電圧印加トランジスタは、アモルファスシリコン薄膜トランジスタによって構成されたものであってもよい。   The voltage application transistor may be an amorphous silicon thin film transistor.

前記電圧印加トランジスタは、酸化半導体薄膜トランジスタによって構成されたものであってもよい。   The voltage application transistor may be an oxide semiconductor thin film transistor.

前記電圧印加トランジスタは、有機半導体薄膜トランジスタによって構成されたものであってもよい。   The voltage application transistor may be composed of an organic semiconductor thin film transistor.

本発明の第２の観点に係るシフトレジスタは、
複数のシフト部が接続されて、入力信号をクロック信号に同期させて順次シフトするシフトレジスタにおいて、
前記各シフト部は、
上述のフリップフロップ回路と、
出力回路と、を備え、
前記出力回路は、
制御端に前記フリップフロップ回路が出力した前記第１のノードの電位を示す信号が供給され、前記第１のノードの電位が前記第１の電位になったときに、電流路の一端に供給されたクロック信号を前記電流路の他端から出力する第５のトランジスタと、
電流路の一端が前記第５トランジスタの前記電流路の他端に接続され、制御端に前記フリップフロップ回路が出力した前記第２のノードの電位を示す信号が供給され、前記第２のノードの電位がオンレベルになったとき、前記電流路の一端の電位を前記第２の電位にする第６のトランジスタと、を備え、
前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、入力信号として次のシフト部に供給し、リセット信号として、前段のシフト部に供給することを特徴とする。 The shift register according to the second aspect of the present invention is:
In a shift register to which a plurality of shift units are connected and sequentially shifts an input signal in synchronization with a clock signal,
Each shift unit is
The above flip-flop circuit;
An output circuit,
The output circuit is
A signal indicating the potential of the first node output from the flip-flop circuit is supplied to the control terminal, and is supplied to one end of the current path when the potential of the first node becomes the first potential. A fifth transistor that outputs the clock signal from the other end of the current path;
One end of the current path is connected to the other end of the current path of the fifth transistor, and a signal indicating the potential of the second node output from the flip-flop circuit is supplied to the control terminal. A sixth transistor for setting a potential at one end of the current path to the second potential when the potential is turned on;
A signal at a connection point between the other end of the current path of the fifth transistor and one end of the current path of the sixth transistor is supplied as an input signal to the next shift unit, and the previous shift as a reset signal It supplies to a part.

本発明の第３の観点に係る電子機器は、
行列配置されて、それぞれ、液晶素子を駆動する薄膜トランジスタを備える複数の画素回路と、
上述のシフトレジスタによって構成され、前記各シフト部の前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択するゲート信号として、前記各画素回路の前記薄膜トランジスタに出力するゲートドライバと、を備えたことを特徴とする。 An electronic apparatus according to a third aspect of the present invention is
A plurality of pixel circuits arranged in a matrix and each including a thin film transistor that drives a liquid crystal element;
A signal of a connection point between the other end of the current path of the fifth transistor of the shift unit and one end of the current path of the sixth transistor is configured by the shift register described above. And a gate driver for outputting to the thin film transistor of each pixel circuit as a gate signal for selecting a row.

本発明の第４の観点に係る電子機器は、
行列配置されて、それぞれ、発光素子を駆動する薄膜トランジスタを備える複数の画素回路と、
上述のシフトレジスタによって構成され、前記各シフト部の前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択する選択信号として、前記各画素回路の前記薄膜トランジスタに出力するセレクトドライバと、を備えたことを特徴とする。 An electronic apparatus according to a fourth aspect of the present invention is
A plurality of pixel circuits arranged in a matrix and each including a thin film transistor for driving a light emitting element;
A signal of a connection point between the other end of the current path of the fifth transistor of the shift unit and one end of the current path of the sixth transistor is configured by the shift register described above. And a select driver for outputting to the thin film transistor of each pixel circuit as a selection signal for selecting a row.

本発明によれば、安定して動作する。   According to the present invention, it operates stably.

以下、本発明の実施形態に係る電子機器を図面を参照して説明する。尚、本実施形態では、電子機器を、ＴＦＴ−ＬＣＤ（Thin Film Transistor−Liquid Crystal Display）として説明する。   Hereinafter, an electronic apparatus according to an embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the electronic device is described as a TFT-LCD (Thin Film Transistor-Liquid Crystal Display).

本実施形態に係るＴＦＴ−ＬＣＤ１の構成を図１に示す。
本実施形態に係るＴＦＴ−ＬＣＤ１は、ｍ行、ｎ列（ｍ，ｎはそれぞれ自然数）に配置された複数の画素回路１１_11〜画素回路１１_mnと、ゲートドライバ１２と、データドライバ１３と、コントローラ１４と、を備える。 The configuration of the TFT-LCD 1 according to this embodiment is shown in FIG.
The TFT-LCD 1 according to the present embodiment includes a plurality of pixel circuits 11_11 to 11_mn arranged in m rows and n columns (m and n are natural numbers, respectively), a gate driver 12, a data driver 13, and a controller 14. And comprising.

ｉ行目、ｊ列目の画素回路１１_ij（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、画像の各画素に対応するものである。この画素回路１１_ijは、トランジスタＴ１と液晶容量Ｃ１と、を有する。   The pixel circuit 11_ij (i = 1 to m, j = 1 to n) in the i-th row and the j-th column corresponds to each pixel of the image. The pixel circuit 11_ij includes a transistor T1 and a liquid crystal capacitor C1.

液晶容量Ｃ１は、液晶によって形成された液晶素子である。液晶は、液晶分子が配列されることによって構成され、各画素回路１１毎に設けられた画素電極と全画素回路１１に対応する共通電極との間に充填、保持される。画素電極は、供給された画像データに基づく信号電圧Ｖsigが印加される電極である。   The liquid crystal capacitor C1 is a liquid crystal element formed of liquid crystal. The liquid crystal is configured by arranging liquid crystal molecules, and is filled and held between a pixel electrode provided for each pixel circuit 11 and a common electrode corresponding to all the pixel circuits 11. The pixel electrode is an electrode to which a signal voltage Vsig based on supplied image data is applied.

また、共通電極は、コモン信号のコモン電圧Ｖcomが印加される電極であり、画素全面に設けられる。このコモン電圧Ｖcomは、液晶に長期にわたって直流成分が印加されないようフレーム反転をしている電圧である。   The common electrode is an electrode to which a common voltage Vcom of a common signal is applied, and is provided on the entire surface of the pixel. The common voltage Vcom is a voltage that is subjected to frame inversion so that a direct current component is not applied to the liquid crystal for a long period of time.

液晶分子は、共通電極に印加されたコモン電圧Ｖcomと、画素電極に印加された信号電圧Ｖsigと、の電位差に基づいて配向方向を変える。   The liquid crystal molecules change the alignment direction based on the potential difference between the common voltage Vcom applied to the common electrode and the signal voltage Vsig applied to the pixel electrode.

トランジスタＴ１は、液晶容量に電圧を印加するためのトランジスタであり、ｎチャンネル型のＦＥＴ（Field Effect Transistor；電界効果トランジスタ）によって構成されたＴＦＴ（薄膜トランジスタ）である。   The transistor T1 is a transistor for applying a voltage to the liquid crystal capacitor, and is a TFT (thin film transistor) configured by an n-channel FET (Field Effect Transistor).

画素回路１１_ijの各トランジスタＴ１のソースは液晶容量の画素電極に接続される。画素回路１１_1j，・・・，１１_mjのトランジスタＴ１のドレインは、それぞれ、データラインＬdjに接続される。   The source of each transistor T1 of the pixel circuit 11_ij is connected to the pixel electrode of the liquid crystal capacitor. The drains of the transistors T1 of the pixel circuits 11_1j,..., 11_mj are respectively connected to the data line Ldj.

画素回路１１_i1，・・・，１１_inの各トランジスタＴ１のゲートは、それぞれ、ゲートラインＬg1，・・・，Ｌgnに接続される。そして、それぞれ、ゲートラインＬg1，・・・，ＬgnにＨｉｇｈレベルの信号が出力されると、画素回路１１_i1，・・・，１１_inの各トランジスタＴ１はオンし、Ｌｏｗレベルの信号が出力されるとオフする。   The gates of the transistors T1 of the pixel circuits 11_i1,..., 11_in are connected to the gate lines Lg1,. When high level signals are output to the gate lines Lg1,..., Lgn, the transistors T1 of the pixel circuits 11_i1,..., 11_in are turned on, and low level signals are output. Turn off.

ゲートドライバ１２は、コントローラ１４からスタートパルスＰstart1、クロック信号ｃｋ１，ｃｋ２、リセット信号ＲＳＴ（ｎ）が供給され、このスタートパルスＰstart1、クロック信号ｃｋ１，ｃｋ２に従って、行を選択するために生成したゲート信号Ｇ（１）〜（ｎ）を順次、画素回路１１_ijに出力して、画素回路１１_ijを行毎に選択するためのドライバである。   The gate driver 12 is supplied with a start pulse Pstart1, clock signals ck1 and ck2, and a reset signal RST (n) from the controller 14, and generates a gate signal for selecting a row according to the start pulse Pstart1 and the clock signals ck1 and ck2. This is a driver for sequentially outputting G (1) to (n) to the pixel circuit 11_ij and selecting the pixel circuit 11_ij for each row.

スタートパルスＰstart1は、ゲートドライバ１２の動作を開始させるためのパルスであり、クロック信号ｃｋ１，ｃｋ２は、互いに位相１８０°異なる信号である。   The start pulse Pstart1 is a pulse for starting the operation of the gate driver 12, and the clock signals ck1 and ck2 are signals different from each other in phase by 180 °.

このゲートドライバ１２は、図２に示すようなシフトレジスタを含んでいる。このシフトレジスタは、コントローラ１４から供給されたスタートパルスＰstart1を入力信号として、この入力信号をクロック信号ｃｋ１，ｃｋ２に同期させて、順次、シフトするものである。   The gate driver 12 includes a shift register as shown in FIG. This shift register uses the start pulse Pstart1 supplied from the controller 14 as an input signal, and sequentially shifts the input signal in synchronization with the clock signals ck1 and ck2.

シフトレジスタは、複数のシフト回路２１_１〜２１_ｎ（ｎ；偶数）を備え、シフト回路２１_１〜２１_ｎが直列接続された構造になっている。   The shift register includes a plurality of shift circuits 21_1 to 21_n (n; even number) and has a structure in which the shift circuits 21_1 to 21_n are connected in series.

図３に示すように、ｋ段目のシフト回路２１_ｋ（ｋ＝１〜ｎ）は、ＲＳフリップフロップ回路１０１と、出力回路１０２と、を備える。   As illustrated in FIG. 3, the k-th shift circuit 21 </ b> _k (k = 1 to n) includes an RS flip-flop circuit 101 and an output circuit 102.

ＲＳフリップフロップ回路１０１は、入力信号ＩＮとリセット信号ＲＳＴとが供給されて、Ｑ信号とＱ_信号とを出力するものである。   The RS flip-flop circuit 101 is supplied with an input signal IN and a reset signal RST, and outputs a Q signal and a Q_ signal.

ＲＳフリップフロップ回路１０１は、入力端子Ｐinと、リセット端子Ｐrstと、出力端子Ｐout1，Ｐout2と、電圧端子Ｐ(+)，電圧端子Ｐ（-）と、を有している。   The RS flip-flop circuit 101 has an input terminal Pin, a reset terminal Prst, output terminals Pout1 and Pout2, a voltage terminal P (+), and a voltage terminal P (−).

ｋ段目のシフト回路２１_ｋの入力端子Ｐinは、入力信号ＩＮ（ｋ）が供給される端子であり、１段目以外のシフト回路２１_ｋの入力端子Ｐinには、（ｋ−１）段からの出力信号ＯＵＴ（ｋ−１）である入力信号ＩＮ（ｋ）が供給され、１段目のシフト回路２１_１の入力端子Ｐinには、入力信号ＩＮ（１）として、コントローラ１４からスタートパルスＰstart1が供給される。   The input terminal Pin of the k-th shift circuit 21_k is a terminal to which the input signal IN (k) is supplied. The input terminals Pin of the shift circuits 21_k other than the first stage are supplied from the (k−1) -th stage. An input signal IN (k) that is an output signal OUT (k−1) is supplied, and a start pulse Pstart1 is supplied from the controller 14 to the input terminal Pin of the first-stage shift circuit 21_1 as the input signal IN (1). Is done.

ｎ段目以外のシフト回路２１_ｋのリセット端子Ｐrstは、（ｋ＋１）段のシフト回路２１_（ｋ＋１）の出力信号ＯＵＴ（ｋ＋１）であるリセット信号ＲＳＴ（ｋ）が供給される端子である。ｎ段目のシフト回路２１_ｎのリセット端子Ｐrstは、コントローラ１４からのリセット信号ＲＳＴ（ｎ）が供給される端子である。つまり、シフト回路２１_１〜２１_（ｎ−１）のリセット端子Ｐrstは、それぞれ、シフト回路２１_２〜２１_ｎの出力端子Ｐoutに接続され、それぞれ出力信号ＯＵＴ（２）〜ＯＵＴ（ｎ）がリセット信号ＲＳＴ（１）〜ＲＳＴ（ｎ−１）として供給される。   The reset terminal Prst of the shift circuit 21_k other than the n-th stage is a terminal to which a reset signal RST (k) that is an output signal OUT (k + 1) of the (k + 1) -stage shift circuit 21_ (k + 1) is supplied. The reset terminal Prst of the n-th shift circuit 21_n is a terminal to which a reset signal RST (n) from the controller 14 is supplied. That is, the reset terminals Prst of the shift circuits 21_1 to 21_ (n−1) are connected to the output terminals Pout of the shift circuits 21_2 to 21_n, respectively, and the output signals OUT (2) to OUT (n) are respectively reset to the reset signal RST ( 1) to RST (n-1).

ｋ段目のシフト回路２１_ｋにおいて、出力端子Ｐout1は、出力信号ＯＵＴ（ｋ）を出力する端子であり、出力端子Ｐout2は、出力信号Ｇ（ｋ）を出力する端子である。   In the k-th shift circuit 21_k, the output terminal Pout1 is a terminal that outputs an output signal OUT (k), and the output terminal Pout2 is a terminal that outputs an output signal G (k).

電圧端子Ｐ(+)は、正の電圧Ｖddが印加される端子であり、電圧端子Ｐ(-）は、負の電圧Ｖssが印加される端子である。   The voltage terminal P (+) is a terminal to which a positive voltage Vdd is applied, and the voltage terminal P (−) is a terminal to which a negative voltage Vss is applied.

シフト回路２１_１の入力端子Ｐinには、スタートパルスＰstart1が供給される。   A start pulse Pstart1 is supplied to the input terminal Pin of the shift circuit 21_1.

シフト回路２１_ｋ（ｋ＝２〜ｎ）のＲＳフリップフロップ回路１０１の入力端子Ｐinは、シフト回路２１_（ｋ−１）のトランジスタＴ３３のソースとトランジスタＴ３４のドレインとの接続点に接続される。   The input terminal Pin of the RS flip-flop circuit 101 of the shift circuit 21_k (k = 2 to n) is connected to a connection point between the source of the transistor T33 and the drain of the transistor T34 of the shift circuit 21_ (k−1).

シフト回路２１_ｋ（ｋ＝１〜ｎ−１）のＲＳフリップフロップ回路１０１のリセット端子Ｐrstは、シフト回路２１_（ｋ＋１）のトランジスタＴ３３のソースとトランジスタＴ３４のドレインとの接続点に接続される。   The reset terminal Prst of the RS flip-flop circuit 101 of the shift circuit 21_k (k = 1 to n−1) is connected to a connection point between the source of the transistor T33 and the drain of the transistor T34 of the shift circuit 21_ (k + 1).

ゲートドライバ１２は、各シフト回路２１_１〜２１_ｎの出力信号Ｇ（１）〜Ｇ（ｎ）を、それぞれ、ゲートラインＬg1〜Ｌgnに出力する。   The gate driver 12 outputs the output signals G (1) to G (n) of the shift circuits 21_1 to 21_n to the gate lines Lg1 to Lgn, respectively.

このシフト回路２１_ｋは、図３に示すように、トランジスタＴ１１〜Ｔ２０を有する。トランジスタＴ１１〜Ｔ２０は、ｎチャンネル型電界効果トランジスタである。このトランジスタＴ１１〜Ｔ２０は、アモルファスシリコンＴＦＴ（ａ−ＴＦＴ）であり画素回路１１_ijのトランジスタＴ１と一括して製造される。   As shown in FIG. 3, the shift circuit 21_k includes transistors T11 to T20. The transistors T11 to T20 are n-channel field effect transistors. The transistors T11 to T20 are amorphous silicon TFTs (a-TFTs) and are manufactured together with the transistor T1 of the pixel circuit 11_ij.

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ１１は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタであり、例えば、チャンネル幅２５０〜３００μｍで形成される。尚、トランジスタＴ１１〜Ｔ２０は、例えば、すべて、チャンネル長５〜１０μｍの範囲で同じ値に形成される。トランジスタＴ１１のゲートは、入力端子Ｐinに接続され、ドレインは、電圧Ｖddの電圧源が接続され、ソースは、ノードＡに接続される。   In the k-th shift circuit 21_k, the transistor T11 is a transistor for controlling the potential Va of the node A in accordance with the signal level of the input signal IN (k) supplied to the input terminal Pin. Formed at ~ 300 µm. The transistors T11 to T20 are all formed to have the same value within a channel length range of 5 to 10 μm, for example. The transistor T11 has a gate connected to the input terminal Pin, a drain connected to a voltage source of the voltage Vdd, and a source connected to the node A.

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ１２は、リセット端子Ｐrstに供給されたリセット信号ＲＳＴ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタであり、例えば、チャンネル幅１５０〜２００μｍで形成される。トランジスタＴ１２のゲートは、リセット端子Ｐrstに接続され、ドレインは、トランジスタＴ１１のソースとノードＡとに接続され、ソースは、電圧端子Ｐ(-)に接続される。   In the k-th shift circuit 21_k, the transistor T12 is a transistor for controlling the potential Va of the node A in accordance with the signal level of the reset signal RST (k) supplied to the reset terminal Prst. Formed at ~ 200 µm. The gate of the transistor T12 is connected to the reset terminal Prst, the drain is connected to the source of the transistor T11 and the node A, and the source is connected to the voltage terminal P (−).

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ１３は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）に従って、ノードＢの電位Ｖｂをコントロールするためのトランジスタであり、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１３のゲートは、入力端子Ｐinに接続され、ドレインは、ノードＢに接続され、ソースは、電圧端子Ｐ(-)に接続される。   In the k-th shift circuit 21_k, the transistor T13 is a transistor for controlling the potential Vb of the node B in accordance with the input signal IN (k) supplied to the input terminal Pin, and has a channel width of 50 to 100 μm, for example. It is formed. The transistor T13 has a gate connected to the input terminal Pin, a drain connected to the node B, and a source connected to the voltage terminal P (−).

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ１４は、ノードＢの電位Ｖｂに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタであり、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１４のゲートは、ノードＢに接続され、ドレインは、ノードＡに接続され、ソースは、電圧端子Ｐ(-)に接続される。   In the k-th shift circuit 21_k, the transistor T14 is a transistor for controlling the potential Va of the node A according to the potential Vb of the node B, and is formed with a channel width of 50 to 100 μm, for example. The gate of the transistor T14 is connected to the node B, the drain is connected to the node A, and the source is connected to the voltage terminal P (−).

トランジスタＴ１５は、Ｈｉｇｈレベルのリセット信号ＲＳＴが供給されたときにノードＢの電位Ｖｂをすぐに立ち上げて、誤動作を回避するためのトランジスタであり、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１５のゲートは、リセット端子Ｐrstに接続され、ドレインは、電圧端子Ｐ(+)に接続され、ソースはノードＢに接続される。   The transistor T15 is a transistor for immediately raising the potential Vb of the node B when the high level reset signal RST is supplied to avoid malfunction, and is formed with a channel width of 50 to 100 μm, for example. The transistor T15 has a gate connected to the reset terminal Prst, a drain connected to the voltage terminal P (+), and a source connected to the node B.

トランジスタＴ１６〜Ｔ１９は、負荷型のインバータである。トランジスタＴ１６は、例えば、チャンネル幅２５〜５０μｍで形成される。トランジスタＴ１６のドレインは、電圧端子Ｐ(+)に接続され、ゲートは、ドレインに接続される。   The transistors T16 to T19 are load type inverters. The transistor T16 is formed with a channel width of 25 to 50 μm, for example. The drain of the transistor T16 is connected to the voltage terminal P (+), and the gate is connected to the drain.

トランジスタＴ１７は、例えば、チャンネル幅２５〜５０μｍで形成される。トランジスタＴ１７のゲートは、ノードＡに接続され、ドレインは、トランジスタＴ１６のソースに接続され、ソースは、電源端子Ｐ(-)に接続される。   The transistor T17 is formed with a channel width of 25 to 50 μm, for example. The gate of the transistor T17 is connected to the node A, the drain is connected to the source of the transistor T16, and the source is connected to the power supply terminal P (−).

トランジスタＴ１８は、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１８のゲートは、トランジスタＴ１６のソースとトランジスタＴ１７のドレインとの接続点に接続され、ドレインは、電源端子Ｐ(+)に接続される。   The transistor T18 is formed with a channel width of 50 to 100 μm, for example. The gate of the transistor T18 is connected to the connection point between the source of the transistor T16 and the drain of the transistor T17, and the drain is connected to the power supply terminal P (+).

トランジスタＴ１９は、例えば、チャンネル幅５０〜１００μｍで形成される。トランジスタＴ１９のゲートは、ノードＡとトランジスタＴ１７のゲートとに接続され、ドレインは、ノードＢに接続され、ソースは、電源端子Ｐ(-)に接続される。   The transistor T19 is formed with a channel width of 50 to 100 μm, for example. The gate of the transistor T19 is connected to the node A and the gate of the transistor T17, the drain is connected to the node B, and the source is connected to the power supply terminal P (−).

トランジスタＴ２０は、電圧Ｖddの電源とノードＢとを高抵抗で接続し、ノードＢに電圧Ｖddを印加して、ノードＢの電位を上昇させるための電圧印加トランジスタでもある。   The transistor T20 is also a voltage application transistor for connecting the power source of the voltage Vdd and the node B with a high resistance and applying the voltage Vdd to the node B to raise the potential of the node B.

トランジスタＴ２０のドレインとゲートとは電圧端子Ｐ(+)に接続され、ソースはノードＢに接続されて、ダイオード接続される。   The drain and gate of the transistor T20 are connected to the voltage terminal P (+), the source is connected to the node B, and is diode-connected.

このトランジスタＴ２０は、例えば、アモルファスシリコン薄膜トランジスタである。但し、トランジスタＴ２０は、高抵抗であれば、ポリシリコン薄膜トランジスタやマイクロクリスタルシリコン薄膜トランジスタ、酸化薄膜トランジスタ、あるいは、有機半導体薄膜トランジスタであってもよい。   The transistor T20 is, for example, an amorphous silicon thin film transistor. However, the transistor T20 may be a polysilicon thin film transistor, a microcrystal silicon thin film transistor, an oxide thin film transistor, or an organic semiconductor thin film transistor as long as it has a high resistance.

また、トランジスタＴ２０のサイズは、ＲＳフリップフロップ回路１０１の動作速度を下げない程度に、かつ、ノードＢがＬｏｗレベルになったときに、このＬｏｗレベルが保持される程度に設定され、トランジスタＴ２０は、高い抵抗値を有している。   In addition, the size of the transistor T20 is set to such an extent that the operation speed of the RS flip-flop circuit 101 is not lowered, and is maintained so that the low level is maintained when the node B becomes the low level. , Has a high resistance value.

このトランジスタＴ２０は、このように、高い抵抗値を有しているため、ノードＡの電位Ｖａの電位変化に応じて変位するノードＢの電位Ｖｂの電位速度を鈍くしてノードＡの電位Ｖａの電圧の変化に対してノードＢの電位Ｖｂの変化を時間的に遅らせるという作用を有している。さらにこのトランジスタＴ２０は、ノードＢの電位ＶｂをＨｉｇｈレベル側で安定させる作用を有している。   Since the transistor T20 has a high resistance value as described above, the potential speed of the potential Vb of the node B that is displaced in accordance with the potential change of the potential Va of the node A is decreased to reduce the potential Va of the node A. It has the effect of delaying the change in the potential Vb of the node B with respect to the change in voltage. Further, the transistor T20 has a function of stabilizing the potential Vb of the node B on the high level side.

出力回路１０２は、トランジスタＴ３１〜Ｔ３４とコンデンサＣ１１，Ｃ１２を有する。トランジスタＴ３１〜Ｔ３４はｎチャンネル電界効果トランジスタである。   The output circuit 102 includes transistors T31 to T34 and capacitors C11 and C12. Transistors T31-T34 are n-channel field effect transistors.

トランジスタＴ３１〜Ｔ３４のチャンネル長は、すべて５〜１０μｍの範囲で同じ値であり、トランジスタＴ３１〜Ｔ３４は、それぞれ、例えば、チャンネル幅１５００〜２０００，３５００〜４０００，２００〜２５０，３００〜３５０μｍで形成される。   The channel lengths of the transistors T31 to T34 are all the same in the range of 5 to 10 μm, and the transistors T31 to T34 are formed with, for example, channel widths of 1500 to 2000, 3500 to 4000, 200 to 250, and 300 to 350 μm, respectively. Is done.

奇数段の各シフト回路２１_ｋのトランジスタＴ３１のドレインとトランジスタＴ３３のドレインは、クロックラインＬck1に接続されたクロック端子Ｐckと接続される。偶数段の各シフト回路２１_ｋのトランジスタＴ３１のドレインとトランジスタＴ３３のドレインは、クロックラインＬck2に接続されたクロック端子Ｐckと接続される。シフト回路２１_１〜２１_ｎのうち奇数段のクロック端子Ｐckにはクロック信号ｃｋ１が入力され、偶数段のクロック端子Ｐckにはクロック信号ｃｋ２が入力される。   The drain of the transistor T31 and the drain of the transistor T33 of each odd-numbered shift circuit 21_k are connected to the clock terminal Pck connected to the clock line Lck1. The drain of the transistor T31 and the drain of the transistor T33 of each even-numbered shift circuit 21_k are connected to the clock terminal Pck connected to the clock line Lck2. Among the shift circuits 21_1 to 21_n, the clock signal ck1 is input to the odd-numbered clock terminal Pck, and the clock signal ck2 is input to the even-numbered clock terminal Pck.

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ３１は、そのゲートにＲＳフリップフロップ回路１０１から信号Ｑが供給され、ドレインがクロック端子Ｐckに接続される。   In the k-th shift circuit 21_k, the transistor T31 has a gate supplied with the signal Q from the RS flip-flop circuit 101, and a drain connected to the clock terminal Pck.

トランジスタＴ３２のゲートには、ＲＳフリップフロップ回路１０１から信号Ｑ_が供給される。トランジスタＴ３２のドレインは、トランジスタＴ３１のソースに接続され、ソースは、電源端子Ｐ(-)に接続される。   A signal Q_ is supplied from the RS flip-flop circuit 101 to the gate of the transistor T32. The drain of the transistor T32 is connected to the source of the transistor T31, and the source is connected to the power supply terminal P (−).

ｋ段目のシフト回路２１_ｋにおいて、トランジスタＴ３３は、そのゲートにＲＳフリップフロップ回路１０１から信号Ｑが供給される。ソースは、出力端子Ｐout１に接続され、ドレインがクロック端子Ｐckに接続される。   In the k-th shift circuit 21_k, the signal T is supplied from the RS flip-flop circuit 101 to the gate of the transistor T33. The source is connected to the output terminal Pout1, and the drain is connected to the clock terminal Pck.

トランジスタＴ３４のゲートには、ＲＳフリップフロップ回路１０１から信号Ｑ_が供給される。ドレインは、トランジスタＴ３３のソースと出力端子Ｐout1とに接続され、ソースは、電源端子Ｐ(-)に接続される。   A signal Q_ is supplied from the RS flip-flop circuit 101 to the gate of the transistor T34. The drain is connected to the source of the transistor T33 and the output terminal Pout1, and the source is connected to the power supply terminal P (−).

コンデンサＣ１１の一端は、トランジスタＴ３１のゲートに接続され、他端は、トランジスタＴ３１のソースに接続される。   One end of the capacitor C11 is connected to the gate of the transistor T31, and the other end is connected to the source of the transistor T31.

コンデンサＣ１２の一端は、トランジスタＴ３３のゲートに接続され、他端はトランジスタＴ３３のソースに接続される。   One end of the capacitor C12 is connected to the gate of the transistor T33, and the other end is connected to the source of the transistor T33.

シフト回路２１_ｋの入力端子Ｐin（ｋ）は、シフト回路２１_（ｋ−１）の出力端子Ｐout1（ｋ−１）に接続され、シフト回路２１_ｋの出力端子Ｐout1（ｋ）は、シフト回路２１_（ｋ＋１）の入力端子Ｐin（ｋ＋１）とシフト回路２１_（ｋ−１）のリセット端子Ｐrst（ｋ−１）に接続される。   The input terminal Pin (k) of the shift circuit 21_k is connected to the output terminal Pout1 (k-1) of the shift circuit 21_ (k-1), and the output terminal Pout1 (k) of the shift circuit 21_k is connected to the shift circuit 21_ (k + 1). ) Input terminal Pin (k + 1) and shift circuit 21_ (k-1) reset terminal Prst (k-1).

シフト回路２１_ｋは、出力端子Ｐout2（ｋ）からゲート信号Ｇ（ｋ）を出力する。   The shift circuit 21_k outputs the gate signal G (k) from the output terminal Pout2 (k).

図１に戻り、データドライバ１３は、外部から画像データが供給され、供給された画像データに基づくシグナル信号の信号電圧Ｖsigを、それぞれ、データラインＬd1〜Ｌdmを介して、さらに、ゲートドライバ１２が選択した行の画素回路１１_ijの各トランジスタＴ１を介して、画素電極に印加（供給）するドライバである。   Returning to FIG. 1, the data driver 13 is supplied with image data from the outside, and the gate driver 12 supplies the signal voltage Vsig of the signal signal based on the supplied image data via the data lines Ld1 to Ldm, respectively. This is a driver that applies (supplies) to the pixel electrode via each transistor T1 of the pixel circuit 11_ij in the selected row.

データドライバ１３は、コントローラ１４から、スタートパルスＰstart2及びクロック信号等が供給されて、信号電圧Ｖsigを画素回路１１_ijの画素電極に印加する。   The data driver 13 receives a start pulse Pstart2 and a clock signal from the controller 14, and applies the signal voltage Vsig to the pixel electrode of the pixel circuit 11_ij.

コントローラ１４は、ゲートドライバ１２、データドライバ１３を制御するものであり、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory），ＲＡＭ（Random Access Memory）等を備える（いずれも図示せず）。   The controller 14 controls the gate driver 12 and the data driver 13, and includes a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), and the like (all not shown).

コントローラ１４は、スタートパルスＰstart1と、クロック信号ｃｋ１，ｃｋ２と、をゲートドライバ１２の初段のシフト回路２１_１に供給することにより、ゲートドライバ１２に動作を開始させる。   The controller 14 supplies the start pulse Pstart1 and the clock signals ck1 and ck2 to the first-stage shift circuit 21_1 of the gate driver 12, thereby causing the gate driver 12 to start operation.

また、コントローラ１４は、データドライバ１３にはシグナル信号の信号電圧Ｖsigを印加するためのスタートパルスＰstart2及びクロック信号を出力してデータドライバ１３に動作を開始させる。   Further, the controller 14 outputs a start pulse Pstart2 and a clock signal for applying the signal voltage Vsig of the signal signal to the data driver 13 to cause the data driver 13 to start operation.

次に本実施形態に係るＴＦＴ−ＬＣＤ１の動作を説明する。
図４に示すように、ＴＦＴ−ＬＣＤ１に電源が投入され、コントローラ１４等が起動すると、時刻ｔ１０において、図３に示すシフト回路２１_ｋの電圧端子Ｐ(+)，Ｐ(-)に、それぞれ、正の電圧Ｖdd、負の電圧Ｖssが印加される。 Next, the operation of the TFT-LCD 1 according to this embodiment will be described.
As shown in FIG. 4, when the TFT-LCD 1 is turned on and the controller 14 and the like are activated, the voltage terminals P (+) and P (−) of the shift circuit 21_k shown in FIG. A positive voltage Vdd and a negative voltage Vss are applied.

電圧端子Ｐ(+)の電圧は、図４（ｆ）に示すように、徐々に立ち上がり、時刻ｔ１１に達する前に定常化された正の電圧Ｖddとなる。電圧端子Ｐ(-)の電圧は、図４（ｇ）に示すように、徐々に立ち下がり、時刻ｔ１１に達する前に定常化された負の電圧Ｖssとなる。   As shown in FIG. 4 (f), the voltage at the voltage terminal P (+) gradually rises and becomes a positive voltage Vdd that is stabilized before reaching time t11. As shown in FIG. 4G, the voltage at the voltage terminal P (−) gradually falls and becomes a negative voltage Vss that is stabilized before reaching the time t11.

時刻ｔ１１以降、クロック信号ｃｋ１，ｃｋ２が正常な略矩形状の波形になり安定化したら、時刻ｔ１２において、コントローラ１４からゲートドライバ１２に、ＨｉｇｈレベルのスタートパルスＰstart1が供給されると、このスタートパルスＰstart1は、１段目のシフト回路２１_１のＲＳフリップフロップ回路１０１に、Ｈｉｇｈレベルの入力信号ＩＮとして供給される。   After the time t11, when the clock signals ck1 and ck2 become normal substantially rectangular waveforms and stabilize, when the high-level start pulse Pstart1 is supplied from the controller 14 to the gate driver 12 at time t12, the start pulse Pstart1 is supplied as a high-level input signal IN to the RS flip-flop circuit 101 of the first-stage shift circuit 21_1.

ＲＳフリップフロップ回路１０１のトランジスタＴ１１，Ｔ１３は、Ｈｉｇｈレベルの入力信号ＩＮが供給されてオンする。   The transistors T11 and T13 of the RS flip-flop circuit 101 are turned on when a high-level input signal IN is supplied.

トランジスタＴ１３がオンすると、ノードＢの電位ＶｂはＬｏｗレベルとなり、トランジスタＴ１４はオフする。また、トランジスタＴ１１がオンすると、ノードＡには、正の電圧Ｖddが印加され、ノードＡの電位Ｖａは、Ｈｉｇｈレベルとなる。   When the transistor T13 is turned on, the potential Vb of the node B becomes a low level, and the transistor T14 is turned off. Further, when the transistor T11 is turned on, the positive voltage Vdd is applied to the node A, and the potential Va of the node A becomes a high level.

ノードＡの電位ＶａがＨｉｇｈレベルとなるため、出力回路１０２のトランジスタＴ３１，Ｔ３３はオンし、ノードＢの電位ＶｂがＬｏｗレベルとなるため、トランジスタＴ３２，Ｔ３４は、オフする。   Since the potential Va of the node A is at a high level, the transistors T31 and T33 of the output circuit 102 are turned on. Since the potential Vb of the node B is at a low level, the transistors T32 and T34 are turned off.

時刻ｔ１３において、クロック信号ｃｋ１，ｃｋ２が、それぞれ、Ｈｉｇｈレベル、Ｌｏｗレベルになると、シフト回路２１_１は、出力端子Ｐout1（１），Ｐout2（１）から、それぞれ、Ｈｉｇｈレベルの出力信号ＯＵＴ（１）、ゲート信号Ｇ（１）を出力する。   At time t13, when the clock signals ck1 and ck2 become the high level and the low level, respectively, the shift circuit 21_1 outputs the high level output signal OUT (1) from the output terminals Pout1 (1) and Pout2 (1), respectively. The gate signal G (1) is output.

２段目のシフト回路２１_２は、シフト回路２１_１からＨｉｇｈレベルの出力信号ＯＵＴ（１）が入力信号ＩＮ（２）として供給される。   The second-stage shift circuit 21_2 is supplied with the high-level output signal OUT (1) as the input signal IN (2) from the shift circuit 21_1.

シフト回路２１_２のＲＳフリップフロップ回路１０１のトランジスタＴ１１，Ｔ１３は、Ｈｉｇｈレベルの入力信号ＩＮが供給されてオンし、ノードＡの電位Ｖａ、ノードＢの電位Ｖｂは、それぞれ、Ｈｉｇｈレベル、Ｌｏｗレベルとなる。   The transistors T11 and T13 of the RS flip-flop circuit 101 of the shift circuit 21_2 are turned on when a high-level input signal IN is supplied thereto, and the potential Va of the node A and the potential Vb of the node B are respectively high level and low level. Become.

電位ＶａがＨｉｇｈレベルとなるため、トランジスタＴ３１，Ｔ３３は、オンし、電位ＶｂがＬｏｗレベルとなるため、トランジスタＴ３２，Ｔ３４はオフする。   Since the potential Va is at a high level, the transistors T31 and T33 are turned on, and since the potential Vb is at a low level, the transistors T32 and T34 are turned off.

時刻ｔ１４において、クロック信号ｃｋ１，ｃｋ２が、それぞれ、Ｌｏｗレベル、Ｈｉｇｈレベルになると、シフト回路２１_２は、出力端子Ｐout1（２），Ｐout2（２）から、それぞれ、Ｈｉｇｈレベルの出力信号ＯＵＴ（２）、ゲート信号Ｇ（２）を出力する。   At time t14, when the clock signals ck1 and ck2 become the Low level and the High level, respectively, the shift circuit 21_2 outputs the High level output signal OUT (2) from the output terminals Pout1 (2) and Pout2 (2), respectively. The gate signal G (2) is output.

シフト回路２１_２の出力端子Ｐout1（２）から出力されたＨｉｇｈレベルの出力信号ＯＵＴ（２）は、シフト回路２１_１のリセット端子Ｐrst（１）に、Ｈｉｇｈレベルのリセット信号ＲＳＴとして供給される。   The high-level output signal OUT (2) output from the output terminal Pout1 (2) of the shift circuit 21_2 is supplied to the reset terminal Prst (1) of the shift circuit 21_1 as the high-level reset signal RST.

シフト回路２１_１のトランジスタＴ１２，Ｔ１５は、ゲートにＨｉｇｈレベルのリセット信号ＲＳＴが供給されてオンする。   The transistors T12 and T15 of the shift circuit 21_1 are turned on when the high level reset signal RST is supplied to the gates.

トランジスタＴ１２がオンすると、ノードＡの電位ＶａはＬｏｗレベルになる。また、トランジスタＴ１５がオンすると、ノードＢの電位Ｖｂは、Ｈｉｇｈレベルとなる。   When the transistor T12 is turned on, the potential Va of the node A becomes a low level. Further, when the transistor T15 is turned on, the potential Vb of the node B becomes a high level.

ノードＡの電位ＶａはＬｏｗレベルになると、出力回路１０２のトランジスタＴ３１，Ｔ３３はオフし、ノードＢの電位ＶｂがＨｉｇｈレベルになると、トランジスタＴ３２，Ｔ３４はオンする。   When the potential Va of the node A becomes low level, the transistors T31 and T33 of the output circuit 102 are turned off, and when the potential Vb of the node B becomes high level, the transistors T32 and T34 are turned on.

トランジスタＴ３３がオフすると、シフト回路２１_１の出力信号ＯＵＴ（１）は、Ｌｏｗレベルとなる。   When the transistor T33 is turned off, the output signal OUT (1) of the shift circuit 21_1 becomes a low level.

また、トランジスタＴ３４がオフすると、シフト回路２１_１のゲート信号Ｇ（１）は、Ｌｏｗレベルとなる。   Further, when the transistor T34 is turned off, the gate signal G (1) of the shift circuit 21_1 becomes the Low level.

このように、コントローラ１４がゲートドライバ１２にクロック信号ｃｋ１，ｃｋ２を供給し、スタートパルスＰstart1を供給すると、ゲートドライバ１２は、順次、Ｈｉｇｈレベルのゲート信号Ｇ（１），Ｇ（２），・・・を出力する。   As described above, when the controller 14 supplies the clock signals ck1 and ck2 to the gate driver 12 and supplies the start pulse Pstart1, the gate driver 12 sequentially selects the high-level gate signals G (1), G (2),.・ ・ Is output.

従って、図４（ｃ）に示すように、コントローラ１４が、時刻ｔ１２〜ｔ１３において、ＨｉｇｈレベルのスタートパルスＰstart1を出力すると、シフト回路２１_１は、図４（ａ）に示すように、クロック信号ｃｋ１がＨｉｇｈレベルになる時刻ｔ１３〜ｔ１４において、Ｈｉｇｈレベルの出力信号ＯＵＴ（１），ゲート信号Ｇ（１）を出力する（図４（ｄ））。   Therefore, as shown in FIG. 4C, when the controller 14 outputs a high-level start pulse Pstart1 at times t12 to t13, the shift circuit 21_1 receives the clock signal ck1 as shown in FIG. From time t13 to t14 when becomes high level, the high level output signal OUT (1) and gate signal G (1) are output (FIG. 4D).

シフト回路２１_２は、図４（ｂ）に示すように、クロック信号ｃｋ２がＨｉｇｈレベルになる時刻ｔ１４〜ｔ１５において、Ｈｉｇｈレベルの出力信号ＯＵＴ（２），Ｇ（２）を出力する（図４（ｅ））。   As shown in FIG. 4B, the shift circuit 21_2 outputs high level output signals OUT (2) and G (2) from time t14 to t15 when the clock signal ck2 becomes high level (FIG. 4 (2)). e)).

同様に、シフト回路２１_３〜２１_ｎは、順次、出力信号ＯＵＴ（３）〜ＯＵＴ（ｎ），ゲート信号Ｇ（３）〜Ｇ（ｎ）を出力する。   Similarly, the shift circuits 21_3 to 21_n sequentially output the output signals OUT (3) to OUT (n) and the gate signals G (3) to G (n).

ゲートドライバ１２が、このＨｉｇｈレベルのゲート信号Ｇ（１）をゲートラインＬd1に出力すると、第１行目の画素回路１１_11〜１１_m1のトランジスタＴ１は、オンする。このようにして、ゲートドライバ１２は、第１行目の画素回路１１_11〜１１_m1を選択する。   When the gate driver 12 outputs the high-level gate signal G (1) to the gate line Ld1, the transistors T1 of the pixel circuits 11_11 to 11_m1 in the first row are turned on. In this way, the gate driver 12 selects the pixel circuits 11_11 to 11_m1 in the first row.

同様に、ゲートドライバ１２は、Ｈｉｇｈレベルの出力信号Ｇ（２）〜Ｇ（ｎ）を、順次、ゲートラインＬg2〜Ｌgnに出力して、第２行の画素回路１１_12〜１１_m2、・・・、第ｎ行目の画素回路１１_1n〜１１_mnを順次選択する。   Similarly, the gate driver 12 sequentially outputs the high level output signals G (2) to G (n) to the gate lines Lg2 to Lgn, and the pixel circuits 11_12 to 11_m2,. The pixel circuits 11_1n to 11_mn in the nth row are selected sequentially.

上述のように安定した動作が行われる作用について説明する。図４（ｈ）は、１段目のＲＳフリップフロップ回路１０１のノードＡの電圧Ｖaを示す図であるが、時刻ｔ１０〜時刻ｔ１３までは、全段のＲＳフリップフロップ回路１０１のノードＡの電圧Ｖaと同じ波形である。図４（ｉ）は、１段目のＲＳフリップフロップ回路１０１のノードＢの電圧Ｖｂを示す図であるが、時刻ｔ１０〜時刻ｔ１３までは、全段のＲＳフリップフロップ回路１０１のノードＢの電圧Ｖｂと同じ波形である。   The effect | action in which the stable operation | movement is performed as mentioned above is demonstrated. FIG. 4H shows the voltage Va at the node A of the first stage RS flip-flop circuit 101. From time t10 to time t13, the voltage at the node A of the RS flip-flop circuit 101 at all stages. It is the same waveform as Va. FIG. 4I is a diagram showing the voltage Vb at the node B of the first stage RS flip-flop circuit 101. From time t10 to time t13, the voltage at the node B of all stages of the RS flip-flop circuit 101 is shown. It is the same waveform as Vb.

電源が投入される時刻ｔ１０の前においては、正の電圧Ｖdd、負の電圧Ｖssが印加されていないため、ノードＡの電圧Ｖaは、Ｖｂは、不定である。   Prior to time t10 when the power is turned on, since the positive voltage Vdd and the negative voltage Vss are not applied, the voltage Va at the node A is indefinite.

ＴＦＴ−ＬＣＤ１に電源が投入され、コントローラ１４等が起動する時刻ｔ１０において、スタートパルスＰstart1が供給されなければ、トランジスタＴ１１，Ｔ１３は、オフしている。   If the start pulse Pstart1 is not supplied at time t10 when the TFT-LCD 1 is turned on and the controller 14 or the like is activated, the transistors T11 and T13 are turned off.

また、トランジスタＴ１２，Ｔ１５は、リセット信号ＲＳＴがＨｉｇｈレベルでないので、オフしている。各ＲＳフリップフロップ回路１０１にトランジスタＴ２０が設けられていない場合では、トランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ１５がオフしているとき、各段のノードＡの電圧Ｖa及び各段のノードＢの電位Ｖｂは、それぞれ各ノードＡとクロックラインＬck1、クロックラインＬck2との寄生容量、各ノードＡとクロックラインＬck1、クロックラインＬck2との寄生容量によって、クロック信号ｃｋ１，ｃｋ２の振幅の影響を受け不安定な状態になる。   The transistors T12 and T15 are off because the reset signal RST is not at a high level. In the case where the transistor T20 is not provided in each RS flip-flop circuit 101, when the transistors T11, T12, T13, and T15 are turned off, the voltage Va of the node A in each stage and the potential Vb of the node B in each stage are Are unstable due to the influence of the amplitudes of the clock signals ck1 and ck2 due to the parasitic capacitances between the nodes A and the clock lines Lck1 and Lck2, and the parasitic capacitances between the nodes A and the clock lines Lck1 and Lck2. become.

しかし、各ＲＳフリップフロップ回路１０１にトランジスタＴ２０が設けられていると、正の電圧Ｖddにしたがって、各ＲＳフリップフロップ回路１０１のノードＢの電位ＶｂはＨｉｇｈレベルに安定し、それに応じてトランジスタＴ１４によって各ＲＳフリップフロップ回路１０１のノードＡの電圧ＶaはＬｏｗレベルに安定していく。   However, if each RS flip-flop circuit 101 is provided with a transistor T20, the potential Vb of the node B of each RS flip-flop circuit 101 is stabilized at a high level according to the positive voltage Vdd, and accordingly, the transistor T14 The voltage Va at the node A of each RS flip-flop circuit 101 becomes stable at the low level.

このため、ＨｉｇｈレベルのスタートパルスＰstart1が出力される時刻ｔ１２の前に、各ＲＳフリップフロップ回路１０１のノードＢの電位ＶｂはＨｉｇｈレベルに安定し、それに応じてトランジスタＴ１４によって各ＲＳフリップフロップ回路１０１のノードＡの電圧ＶaはＬｏｗレベルに安定する。したがって、時刻ｔ１２以降、各ＲＳフリップフロップ回路１０１は正常に動作することができる。   Therefore, before the time t12 when the high-level start pulse Pstart1 is output, the potential Vb of the node B of each RS flip-flop circuit 101 is stabilized at the high level, and accordingly, each RS flip-flop circuit 101 is turned on by the transistor T14. The voltage Va at the node A is stabilized at the low level. Therefore, each RS flip-flop circuit 101 can operate normally after time t12.

このように、トランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ１５がオフしていても、正の電圧Ｖddが立ち上がれば、電位Ｖｂは、電位Ｖａに影響されることなく立ち上がる。   Thus, even when the transistors T11, T12, T13, and T15 are off, the potential Vb rises without being affected by the potential Va if the positive voltage Vdd rises.

以上説明したように、本実施形態によれば、ＲＳフリップフロップ回路１０１は、ノードＢと電圧Ｖddとを高抵抗のトランジスタＴ２０で接続するようにした。   As described above, according to the present embodiment, the RS flip-flop circuit 101 connects the node B and the voltage Vdd with the high-resistance transistor T20.

従って、ノードＡの電位Ｖａに対してノードＢの電位Ｖｂの反応が鈍くなり、さらに、ノードＢの電位ＶｂがＨｉｇｈレベル側で安定するようになる。このため、ノードＢの電位Ｖｂをフルスイングさせつつ、電源投入時にクロック信号ｃｋ１，ｃｋ２に重畳したノイズによる誤動作を防止することができる。   Therefore, the response of the potential Vb of the node B to the potential Va of the node A becomes dull, and the potential Vb of the node B becomes stable on the high level side. Therefore, it is possible to prevent malfunction due to noise superimposed on the clock signals ck1 and ck2 when the power is turned on while fully swinging the potential Vb of the node B.

尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施形態に限られるものではない。
例えば、ＲＳフリップフロップ回路１０１は、図３に示すような構成のものでなくてもよく、例えば、図５に示すように、トランジスタＴ２１，Ｔ２２を備えたものであってもよい。このＲＳフリップフロップ回路１０１は、図６に示すＲＳフリップフロップ回路５１に、インバータ回路１１１と、トランジスタＴ２０と、を備えたものでもよい。 In carrying out the present invention, various forms are conceivable and the present invention is not limited to the above embodiment.
For example, the RS flip-flop circuit 101 does not have to be configured as shown in FIG. 3, and may include transistors T21 and T22 as shown in FIG. 5, for example. The RS flip-flop circuit 101 may include an inverter circuit 111 and a transistor T20 in addition to the RS flip-flop circuit 51 shown in FIG.

また、トランジスタＴ３１及びトランジスタＴ３３を１つのトランジスタにして、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｋ）及び出力信号Ｇ（ｋ）を出力するようにしてもよく、トランジスタＴ３２及びトランジスタＴ３４を１つのトランジスタにして、Ｌｏｗレベルの出力信号ＯＵＴ（ｋ）及び出力信号Ｇ（ｋ）を出力するようにしてもよい。   Further, the transistor T31 and the transistor T33 may be one transistor to output the high level output signal OUT (k) and the output signal G (k), and the transistor T32 and the transistor T34 may be one transistor. The low level output signal OUT (k) and the output signal G (k) may be output.

また、上記実施形態では、電子機器をＴＦＴ−ＬＣＤとして説明した。しかし、電子機器は、発光素子としての有機ＥＬ素子を備えたＡＭ−ＯＬＥＤ（Active-Matrix−Organic light-emitting diode)表示装置であってもよい。   In the above embodiment, the electronic device is described as a TFT-LCD. However, the electronic apparatus may be an AM-OLED (Active-Matrix-Organic light-emitting diode) display device including an organic EL element as a light emitting element.

この場合、ＡＭ−ＯＬＥＤは、セレクトドライバを備え、このセレクトドライバに、図２に示すシフトレジスタを備える。   In this case, the AM-OLED includes a select driver, and the select driver includes the shift register shown in FIG.

そして、セレクトドライバは、シフト回路２１_ｋの出力回路１０２のトランジスタＴ３１のソースとトランジスタＴ３２のドレインとの接続点の信号を、ＡＭ−ＯＬＥＤ表示装置の各画素回路の行を選択する選択信号として、各画素回路のトランジスタＴ１に出力するように構成される。また上述したシフトレジスタは、表示装置のみならず、プリンタヘッドの露光装置等の電子機器にも応用が可能となる。   The select driver uses a signal at a connection point between the source of the transistor T31 and the drain of the transistor T32 in the output circuit 102 of the shift circuit 21_k as a selection signal for selecting a row of each pixel circuit of the AM-OLED display device. It is configured to output to the transistor T1 of the pixel circuit. The shift register described above can be applied not only to display devices but also to electronic devices such as exposure devices for printer heads.

本発明の本実施形態に係るＴＦＴ−ＬＣＤの構成を示す図である。It is a figure which shows the structure of TFT-LCD which concerns on this embodiment of this invention. 図１に示すゲートドライバを構成するシフトレジスタを示す図である。It is a figure which shows the shift register which comprises the gate driver shown in FIG. 図２に示すシフト回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a shift circuit shown in FIG. 2. 図２に示すシフトレジスタの動作を示すタイミングチャートである。3 is a timing chart illustrating an operation of the shift register illustrated in FIG. 2. ＲＳフリップフロップ回路の応用例を示す回路図である。It is a circuit diagram which shows the application example of RS flip-flop circuit. 従来のＲＳフリップフロップ回路（１）の回路図である。It is a circuit diagram of the conventional RS flip-flop circuit (1). 従来のＲＳフリップフロップ回路（２）の回路図である。It is a circuit diagram of the conventional RS flip-flop circuit (2). 従来のＲＳフリップフロップ回路（３）の回路図であり、（ａ）は、ＲＳフリップフロップ回路（３）を構成するインバータ回路、（ｂ）は、このインバータ回路を備えたＲＳフリップフロップ回路（３）の各回路を示す。It is a circuit diagram of the conventional RS flip-flop circuit (3), (a) is an inverter circuit which comprises RS flip-flop circuit (3), (b) is RS flip-flop circuit (3) provided with this inverter circuit ) Shows each circuit. 従来のＲＳフリップフロップ回路（４）の回路図である。It is a circuit diagram of the conventional RS flip-flop circuit (4). 図９に示すＲＳフリップフロップ回路を用いたシフトレジスタのシフト回路の構成を示す回路図である。FIG. 10 is a circuit diagram illustrating a configuration of a shift circuit of a shift register using the RS flip-flop circuit illustrated in FIG. 9.

符号の説明Explanation of symbols

１１・・・画素回路、１２・・・ゲートドライバ、１３・・・データドライバ、１４・・・コントローラ、２１_ｋ・・・シフト回路、１０１・・・ＲＳフリップフロップ回路、１０２・・・出力回路、１１１・・・インバータ回路   DESCRIPTION OF SYMBOLS 11 ... Pixel circuit, 12 ... Gate driver, 13 ... Data driver, 14 ... Controller, 21_k ... Shift circuit, 101 ... RS flip-flop circuit, 102 ... Output circuit, 111 ... Inverter circuit

Claims (6)

第１のノードと第２のノードとを有し、入力信号が供給されて、前記第１のノードの電位を示す信号と前記第２のノードの電位を示す信号とを出力するフリップフロップ回路において、
予め設定された電位の入力信号が供給されたときに、第１の電位の電源から前記第１のノードに、前記第１の電位を印加する第１のトランジスタと、
予め設定された電位のリセット信号が供給されたときに、前記第１の電位よりも低い第２の電位の電源から前記第２のノードに、前記第２の電位を印加する第２のトランジスタと、
前記第１のノードの電位が前記第１の電位になったとき、前記第２のノードの電位を前記第２の電位に設定する第３のトランジスタと、
前記第２のノードの電位が前記第２の電位になったとき、前記第１のノードの電位を前記第２の電位に設定する第４のトランジスタと、
前記第１の電位の電源から前記第２のノードに、前記第１の電位を印加する電圧印加抵抗と、を備えた、
ことを特徴とするフリップフロップ回路。 In a flip-flop circuit which has a first node and a second node and is supplied with an input signal and outputs a signal indicating the potential of the first node and a signal indicating the potential of the second node ,
A first transistor that applies the first potential from a first potential power source to the first node when an input signal having a preset potential is supplied;
A second transistor that applies the second potential from a power source having a second potential lower than the first potential to the second node when a reset signal having a preset potential is supplied; ,
A third transistor that sets the potential of the second node to the second potential when the potential of the first node becomes the first potential;
A fourth transistor that sets the potential of the first node to the second potential when the potential of the second node becomes the second potential;
A voltage application resistor for applying the first potential from the first potential power source to the second node;
A flip-flop circuit characterized by that. 前記電圧印加抵抗は、前記第２のノードが前記第２の電位になったときに、前記第２の電位が保持される程度に高い抵抗値を有する電圧印加トランジスタによって構成された、ことを特徴とする請求項１に記載のフリップフロップ回路。   The voltage application resistor is configured by a voltage application transistor having a resistance value high enough to hold the second potential when the second node becomes the second potential. The flip-flop circuit according to claim 1. 前記電圧印加トランジスタは、アモルファスシリコン薄膜トランジスタによって構成されたものである、
ことを特徴とする請求項２に記載のフリップフロップ回路。 The voltage application transistor is composed of an amorphous silicon thin film transistor,
The flip-flop circuit according to claim 2. 複数のシフト部が接続されて、入力信号をクロック信号に同期させて順次シフトするシフトレジスタにおいて、
前記各シフト部は、
請求項１乃至３のいずれか１項に記載のフリップフロップ回路と、
出力回路と、を備え、
前記出力回路は、
制御端に前記フリップフロップ回路が出力した前記第１のノードの電位を示す信号が供給され、前記第１のノードの電位が前記第１の電位になったときに、電流路の一端に供給されたクロック信号を前記電流路の他端から出力する第５のトランジスタと、
電流路の一端が前記第５トランジスタの前記電流路の他端に接続され、制御端に前記フリップフロップ回路が出力した前記第２のノードの電位を示す信号が供給され、前記第２のノードの電位がオンレベルになったとき、前記電流路の一端の電位を前記第２の電位にする第６のトランジスタと、を備え、
前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、入力信号として次のシフト部に供給し、リセット信号として、前段のシフト部に供給する、
ことを特徴とするシフトレジスタ。 In a shift register to which a plurality of shift units are connected and sequentially shifts an input signal in synchronization with a clock signal,
Each shift unit is
The flip-flop circuit according to any one of claims 1 to 3,
An output circuit,
The output circuit is
A signal indicating the potential of the first node output from the flip-flop circuit is supplied to the control terminal, and is supplied to one end of the current path when the potential of the first node becomes the first potential. A fifth transistor that outputs the clock signal from the other end of the current path;
One end of the current path is connected to the other end of the current path of the fifth transistor, and a signal indicating the potential of the second node output from the flip-flop circuit is supplied to the control terminal. A sixth transistor for setting a potential at one end of the current path to the second potential when the potential is turned on;
A signal at a connection point between the other end of the current path of the fifth transistor and one end of the current path of the sixth transistor is supplied as an input signal to the next shift unit, and the previous shift as a reset signal Supply to the department,
A shift register characterized by that. 行列配置されて、それぞれ、液晶素子を駆動する薄膜トランジスタを備える複数の画素回路と、
請求項４に記載のシフトレジスタによって構成され、前記各シフト部の前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択するゲート信号として、前記各画素回路の前記薄膜トランジスタに出力するゲートドライバと、を備えた、
ことを特徴とする電子機器。 A plurality of pixel circuits arranged in a matrix and each including a thin film transistor that drives a liquid crystal element;
The shift register according to claim 4, wherein a signal at a connection point between the other end of the current path of the fifth transistor and one end of the current path of the sixth transistor of each shift unit, A gate driver that outputs to each thin film transistor of each pixel circuit as a gate signal for selecting a row of each pixel circuit;
An electronic device characterized by that. 行列配置されて、それぞれ、発光素子を駆動する薄膜トランジスタを備える複数の画素回路と、
請求項４に記載のシフトレジスタによって構成され、前記各シフト部の前記第５のトランジスタの前記電流路の他端と前記第６のトランジスタの前記電流路の一端との接続点の信号を、前記各画素回路の行を選択する選択信号として、前記各画素回路の前記薄膜トランジスタに出力するセレクトドライバと、を備えた、
ことを特徴とする電子機器。 A plurality of pixel circuits arranged in a matrix and each including a thin film transistor for driving a light emitting element;
The shift register according to claim 4, wherein a signal at a connection point between the other end of the current path of the fifth transistor and one end of the current path of the sixth transistor of each shift unit, As a selection signal for selecting a row of each pixel circuit, a select driver that outputs to the thin film transistor of each pixel circuit,
An electronic device characterized by that.
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