JP2010039779A - リーダライタ、情報読み出し方法、通信システムおよび通信方法 - Google Patents

リーダライタ、情報読み出し方法、通信システムおよび通信方法 Download PDF

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Abstract

【課題】データを読み出す際に実行される、読み出しデータの復号化、読み出しデータの誤り訂正を高速に行うことが可能な、新規かつ改良された技術を提供する。
【解決手段】リーダライタ10は、リードバッファ120に読み出された暗号化データの暗号化された読み出し対象データを復号化し、読み出し対象データとしてリードRAM170に格納するAESエンジン140と、リードバッファ120に読み出された暗号化データのエラー訂正用データをもとに読み出し対象データの誤り箇所を特定するECC検出部151と、リードRAM170に格納された読み出し対象データを構成するビットのうちで、誤り箇所のビットの値を訂正し、読み出し対象データに誤りがなくなると、読み出し対象データの誤り訂正が完了した旨の通知を制御部11に出力するECC訂正部152と、を備える。
【選択図】図2

Description

本発明は、リーダライタ、情報読み出し方法、通信システムおよび通信方法に関する。
リーダライタがデータを暗号化して書き込む技術には様々なものが開示されている(例えば、特許文献1参照)。
また、リーダライタは、データ書き込み時には、データを暗号化して記憶部に書き込み、データ読み出し時には、記憶部から暗号化されたデータを読み出し、復号化することがある。これによって、記憶部に書き込まれるデータの秘匿性を高めることができる。不揮発性デバイス等のデータに対する暗号化、復号化の処理は、ソフトウェアによるものが一般的であった。
また、リーダライタは、データ読み出し時に、読み出しデータに誤りがあるか否かを判定し、読み出しデータに誤りが存在する場合には、誤り箇所のビットを訂正する処理がなされることがある。これによって、データの信頼性を高めることができる。
特開2006−127288号公報
しかしながら、不揮発性デバイス等のデータに対する暗号化処理、復号化処理は主にソフトウェアによるものであるため、処理に多くの時間を要し、暗号化を行わない場合における処理に比べてリーダライタの性能が劣化するという問題があった。
また、ハードディスク等に対するデータ暗号化においては、ビット化けの発生(データ内における誤りの発生)を考慮していないため、その暗号化技術をビット化けが頻発する不揮発性デバイスに適用することはできないという問題があった。ビット化けは、例えば、NAND型フラッシュメモリ等において頻発する。
本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、データを読み出す際に実行される、読み出しデータの復号化、読み出しデータの誤り訂正を高速に行うことが可能な、新規かつ改良された技術を提供することにある。
上記目的を達成するために、本発明のある観点によれば、第1記憶部と、第2記憶部と、暗号化された読み出し対象データにエラー訂正用データが付与されてなる暗号化データが格納された暗号化データ記憶部と、データ読み出し要求の入力を受け付けると、暗号化データ記憶部の領域のうちで、データ読み出し要求に含まれるアドレスで指定される領域から暗号化データを第1記憶部に読み出す制御部と、第1記憶部に読み出された暗号化データの暗号化された読み出し対象データを取得し、暗号化された読み出し対象データを復号化し、読み出し対象データとして第2記憶部に格納する復号化部と、第1記憶部に読み出された暗号化データのエラー訂正用データを取得し、エラー訂正用データをもとに読み出し対象データに誤りがあるか否かを判定し、読み出し対象データに誤りがあったと判定した場合に、誤り箇所を特定する情報である誤り箇所特定情報を出力するエラー検出部と、第2記憶部に格納された読み出し対象データを構成するビットのうちで、エラー検出部が出力した誤り箇所特定情報によって特定される誤り箇所のビットの値を訂正し、読み出し対象データに誤りがなくなると、読み出し対象データの誤り訂正が完了した旨の通知を制御部に出力するエラー訂正部と、を備える、リーダライタが提供される。
上記した復号化部、エラー検出部、エラー訂正部は、ハードウェアによって構成されていることとしてもよい。
上記した暗号化された読み出し対象データは、CTRモードによって暗号化されたものであり、上記した復号化部は、CTRモードによって暗号化された読み出し対象データを復号化することとしてもよい。
上記したリーダライタは、暗号化データ記憶部に格納された暗号化データの読み出しを制御する上位機器と通信可能な上位機器通信部をさらに備え、上記した制御部は、上位機器通信部を介して、データ読み出し要求の入力を受け付けると、暗号化データ記憶部の領域のうちで、データ読み出し要求に含まれるアドレスで指定される領域から暗号化データを第1記憶部に読み出し、エラー訂正部から読み出し対象データの誤り訂正が完了した旨の通知が入力されると、誤りがなくなった読み出し対象データを第2記憶部から読み出し、上位機器通信部を介して、上位機器に送信することとしてもよい。
本発明によれば、データを読み出す際に実行される、読み出しデータの復号化、読み出しデータの誤り訂正を高速に行うことが可能となる。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。なお、説明は以下の順序で行う。
1. 本実施形態の概要
2. 通信システムの構成
3.1 暗号化・エラー訂正部の構成
3.2 制御部の構成
4. NAND型フラッシュメモリの構成例
5. データライト時の動作
6. CTR初期ベクタの構成
7. データリード時の動作
8. 本実施形態の効果
9. 本実施形態の変形例
[1.本実施形態の概要]
本実施形態におけるリーダライタは、不揮発デバイス、とりわけNAND型デバイスのコントローラ回路として以下の機能を含む。
・NAND型デバイスを制御するバスコントロール回路
・ビット化けデータを検出するためのECC回路
・データの暗号化、および復号化を行う暗号回路
・復号化したデータとビット化け検出処理を待ち合わせるためのデータバッファ
・復号化処理後に検出されたビット化けを最小のペナルティ時間で訂正するための訂正回路
以上の回路により、暗号エンジンによる暗号・復号処理とECCのエラー訂正処理の二つの処理時間の異なるハードウェアを協調動作させることにより、ビット化け発生時においても正常かつ最短時間で平文へ復号可能な機能を提供する。
[2.通信システムの構成]
本実施形態に係る通信システムの構成を説明する。
図1は、本実施形態に係る通信システムの構成を示す図である。図1に示すように、通信システム1は、リーダライタ10と、上位機器600とを備えるものである。
リーダライタ10は、通信インタフェース610と、制御部11と、NAND型フラッシュメモリ(暗号化データ記憶部)500と、RAM400と、暗号化・エラー訂正部12と、SAM320と、RF回路310とを備えるものである。
通信インタフェース(上位機器通信部)610は、上位機器600と通信を行う機能を有するものである。通信インタフェース610としては、例えば、USB(Universal Serial Bus)、UART(Universal Asynchronous Receiver Transmitter)等のインタフェースを使用することが可能である。なお、本実施形態においては、リーダライタ10と上位機器600とが通信インタフェース610を介して通信可能にされていることとするが、上位機器600は、リーダライタ10の内部に組み込まれることとしてもよい。
制御部11は、CPU(Central Processing Unit)等によって構成され、NAND型フラッシュメモリ500からプログラムをRAM(Random Access Memory)400に展開し、実行するものである。
NAND型フラッシュメモリ500は、暗号化データ記憶部の一例として、暗号化された読み出し対象データにエラー訂正用データが付与されてなる暗号化データが格納されるものである。本実施形態による効果は、暗号化データ記憶部にビット化けが頻発する場合に特に顕著となる。
RAM400は、制御部11によって実行されるプログラムを記憶することが可能であり、制御部11がプログラムを実行する過程における演算処理に利用される。
暗号化・エラー訂正部12は、NAND型フラッシュメモリ500に格納されるデータの暗号化や復号化を行う機能を有するとともに、データに誤りが存在する場合には、その誤りを訂正する機能を有するものである。暗号化・エラー訂正部12は、ハードウェアによって構成される。
SAM(Secure Application Module)320は、リーダライタ10が、RF回路310を介してICカード300から読み出したデータの認証を行う機能を有する。
RF(Radio Frequency)回路310は、ICカード300との間で通信を行う機能を有するものである。
上位機器600は、NAND型フラッシュメモリ500に格納されている暗号化データの読み出しを制御する機能を有する。
IC(Integrated Circuit)カード300は、リーダライタ10から書き込まれたデータを保持するものである。保持しているデータは、リーダライタ10から読み出される。
[3.1 暗号化・エラー訂正部の構成]
暗号化・エラー訂正部の構成について説明する。
図2は、暗号化・エラー訂正部の構成を示す図である。図2に示すように、暗号化・エラー訂正部12が有するNANDデバイスインタフェース110には、NAND型フラッシュメモリ500が接続される。また、暗号化・エラー訂正部12は、データリード用バッファとしてリードバッファ120(第1記憶部)を有し、ライト用データバッファとしてライトバッファ130を有する。
ここでは、暗号アルゴリズムとして一ブロックが16ByteであるAES(Advanced Encryption Standard)を想定する。暗号化・エラー訂正部12は、AESのハードウェア演算器として、AESエンジン140(復号化部)を有する。また、暗号化・エラー訂正部12は、AESエンジン140に対する鍵値、ナンス設定用のレジスタとして、AESレジスタ部141を有する。
また、ECC(Error Correcting Code)のアルゴリズムとしては、BCHを想定する。暗号化・エラー訂正部12は、ECC生成回路としてECC生成部150、ECC検出回路としてECC検出部(エラー検出部)151、ECC訂正用回路としてECC訂正部(エラー訂正部)152をそれぞれ有する。
暗号化・エラー訂正部12は、データライト用メモリとしてライトRAM160,そのメモリコントローラとしてメモリインタフェース161を有する。また、データリード用メモリとしてリードRAM170(第2記憶部)、そのメモリコントローラとしてメモリインタフェース171を有する。暗号化・エラー訂正部12は、上位機器600との接続部として外部インタフェース190を有する。
AESエンジン140は、リードバッファ120に読み出された暗号化データの暗号化された読み出し対象データを取得し、暗号化された読み出し対象データを復号化し、読み出し対象データとしてリードRAM170に格納する。暗号化された読み出し対象データは、CTRモードによって暗号化されたものである場合には、AESエンジン140は、CTRモードによって暗号化された読み出し対象データを復号化する。
ECC検出部151は、リードバッファ120に読み出された暗号化データのエラー訂正用データを取得し、エラー訂正用データをもとに読み出し対象データに誤りがあるか否かを判定する。ECC検出部151は、読み出し対象データに誤りがあったと判定した場合に、誤り箇所を特定する情報である誤り箇所特定情報を出力する。
ECC訂正部152は、リードRAM170に格納された読み出し対象データを構成するビットのうちで、ECC検出部151が出力した誤り箇所特定情報によって特定される誤り箇所のビットの値を訂正する。ECC訂正部152は、読み出し対象データに誤りがなくなると、読み出し対象データの誤り訂正が完了した旨の通知を制御部11に出力する。
[3.2 制御部の構成]
制御部11の構成について説明する。
制御部11は、通信インタフェース610を介して、データ読み出し要求の入力を受け付けると、NAND型フラッシュメモリ500の領域のうちで、データ読み出し要求に含まれるアドレスで指定される領域から暗号化データをリードバッファ120に読み出す。制御部11は、ECC訂正部152から読み出し対象データの誤り訂正が完了した旨の通知が入力されると、誤りがなくなった読み出し対象データをリードRAM170から読み出し、通信インタフェース610を介して、上位機器600に送信する。
[4.NAND型フラッシュメモリの構成例]
NAND型フラッシュメモリの構成例について説明する。
図3は、NAND型フラッシュメモリ500の構成を示す図である。図3には、想定する1ページ分のメモリ構成を示す。1ページ内にはデータ領域200と冗長領域201が存在する。データ領域200は、セクタ0(210)、セクタ1(211)、セクタ2(212)、セクタ3(213)から構成される。各セクタは暗号ブロック220をはじめとする複数の暗号ブロックに分割される。また、冗長領域201は、ECC0(230)、ECC1(231)、ECC2(232)、ECC3(233)から構成される。
ECC0(230)は、セクタ0(210)に対するECCである。同様に、ECC1(231)、ECC2(232)、ECC3(233)は、それぞれセクタ1(211)、セクタ2(212)、セクタ3(213)に対するECCである。
[5.データライト時の動作]
以下に、データライト時の動作について記述する。
図4に示すように、上位機器600は、リーダライタ10にアドレス601、平文602を送信するとともに、リーダライタ10にライトの指示を与える。
上位機器600は、外部インタフェース190、メモリインタフェース161を通じ、ライトRAM160に平文602を書き込む。ライトRAM160に書き込まれた平文602は、逐次AESエンジン140に送信される。このとき、AESレジスタ部141への鍵、およびナンスの設定は完了しているものとする。AESエンジン140は、後述の理由によりCTRモードにて平文602の暗号化を行う。
[6.CTR初期ベクタの構成]
AESエンジン140におけるCTRモード演算時に必要なCTR初期ベクタの構成を図6に示す。
図6に示すように、CTR初期ベクタ800は、NAND型フラッシュメモリ500に対するブロックアドレス801、ページアドレス802、セクタナンバ803、およびAESレジスタ部141に設定されたナンス805から構成される。暗号化処理と同時にECC生成部150にてECC503を生成する。
以上により生成された暗号文502、およびECC503は、ライトバッファ130、およびNANDデバイスインタフェース110を通じて、アドレス501を元にNAND型フラッシュメモリ500へのライトが行われる。
[7.データリード時の動作]
以下に、データリード時の動作について記述する。
図5に示すように、上位機器600は、アドレス601に対するリード要求をリーダライタ10に対して送信する。リード要求を受け付けた暗号化・エラー訂正部12は、NANDデバイスインタフェース110を通じてNAND型フラッシュメモリ500から、アドレス501を元に暗号文502、およびECC503を読み込み、リードバッファ120にセットする。リードバッファ120に置かれた暗号文502は、逐次AESエンジン140に送信される。同時にECC演算のためECC検出部151にも送信される。
ここで、暗号文502にビット化けが発生しているときの処理概要について、図7を参照して説明する。
ビット化けを含んだ暗号文ブロック1(ビット化け)901は、AES復号化の処理がECC検出処理よりも先行するため、平文ブロック1(エラー)902がリードRAM170に一時保存される。その後、ECC検出部151にてエラーが検出されると、エラーのビットマップ情報903がECC訂正部152に通知される。エラー通知を受けたECC訂正部152は、リードRAM170に保存された平文ブロック1(エラー)902を読み出し、ビットマップ情報903とXOR演算を行う。これにより訂正平文ブロック1(904)が取得できるので、これをリードRAM170に書き戻す。
リードRAM170に書き込まれたデータは、すべての暗号ブロックの演算が終了した後、外部インタフェース190を通じ、上位機器600へ返却される。
以上により、ビット化けが発生した場合でもソフトウェアの介在なしにデータの復号化、および訂正が可能となる。
[8.本実施形態の効果]
ブロック暗号アルゴリズムにCTRモード(CounTeR mode)を利用することにより、データリード時のビット化けデータに対する誤復号化データの訂正ペナルティを最小限に抑えることが可能となる。
一般的に、AESの復号処理にかかる時間とECCの検出処理にかかる時間とを比較すると、同周波数で100倍程度ECC検出処理に時間がかかる。よって、例えば、CBCモード(Cipher Block Chaining mode)を利用した場合、セクタ内の先頭暗号ブロックにECCエラーが存在すると、後続の暗号ブロックの復号処理の大半が完了した後にECCエラーが通知されることになる。さらに、全ブロックの復号処理を再実行するペナルティが発生してしまう。これはCBCの特性によるものであり、ビット化けを含んだ暗号ブロックが、後続の暗号ブロックの復号化処理に影響してしまうためである。
AESの復号処理とECC検出処理のブランクを埋めるためにリードRAMを搭載しているため、復号処理の完了から遅れて通知されるECCエラー検出に対してもハードウェアでの訂正が可能となる。
以上より、ソフトウェアの介在なしに、ビット化けの発生する信頼性の低いデバイスに対しても暗号・復号処理を高速に行うことが可能となる。
[9.本実施形態の変形例]
上記では、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
本実施形態に係る通信システムの構成を示す図である。 暗号化・エラー訂正部の構成を示す図である。 NAND型フラッシュメモリの構成を示す図である。 データライト時の動作を説明する図である。 データリード時の動作を説明する図である。 CTR初期ベクタの構成を示す図である。 暗号文にビット化けが発生しているときの処理概要を示す図である。
符号の説明
1 通信システム
10 リーダライタ
11 制御部
12 暗号化・エラー訂正部
110 NANDデバイスインタフェース
120 リードバッファ
130 ライトバッファ
140 AESエンジン
141 AESレジスタ部
150 ECC生成部
151 ECC検出部
152 ECC訂正部
160 ライトRAM
161 メモリインタフェース
170 リードRAM
171 メモリインタフェース
190 外部インタフェース
200 データ領域
201 冗長領域
220 暗号ブロック
300 ICカード
310 RF回路
320 SAM
400 RAM
500 NAND型フラッシュメモリ
610 通信インタフェース
800 CTR初期ベクタ
801 ブロックアドレス
802 ページアドレス
803 セクタナンバ
805 ナンス
903 ビットマップ情報

Claims (7)

  1. 第1記憶部と、
    第2記憶部と、
    暗号化された読み出し対象データにエラー訂正用データが付与されてなる暗号化データが格納された暗号化データ記憶部と、
    データ読み出し要求の入力を受け付けると、前記暗号化データ記憶部の領域のうちで、当該データ読み出し要求に含まれるアドレスで指定される領域から前記暗号化データを前記第1記憶部に読み出す制御部と、
    前記第1記憶部に読み出された前記暗号化データの暗号化された読み出し対象データを取得し、当該暗号化された読み出し対象データを復号化し、読み出し対象データとして前記第2記憶部に格納する復号化部と、
    前記第1記憶部に読み出された前記暗号化データのエラー訂正用データを取得し、当該エラー訂正用データをもとに当該読み出し対象データに誤りがあるか否かを判定し、当該読み出し対象データに誤りがあったと判定した場合に、当該誤り箇所を特定する情報である誤り箇所特定情報を出力するエラー検出部と、
    前記第2記憶部に格納された前記読み出し対象データを構成するビットのうちで、前記エラー検出部が出力した当該誤り箇所特定情報によって特定される誤り箇所のビットの値を訂正し、当該読み出し対象データに誤りがなくなると、当該読み出し対象データの誤り訂正が完了した旨の通知を前記制御部に出力するエラー訂正部と、
    を備える、リーダライタ。
  2. 前記復号化部と、前記エラー検出部と、前記エラー訂正部とは、
    ハードウェアによって構成されている、
    請求項1に記載のリーダライタ。
  3. 前記暗号化された読み出し対象データは、
    CTRモードによって暗号化されたものであり、
    前記復号化部は、
    CTRモードによって前記暗号化された読み出し対象データを復号化する、
    請求項2に記載のリーダライタ。
  4. 前記リーダライタは、
    前記暗号化データ記憶部に格納された前記暗号化データの読み出しを制御する上位機器と通信可能な上位機器通信部をさらに備え、
    前記制御部は、
    前記上位機器通信部を介して、前記データ読み出し要求の入力を受け付けると、前記暗号化データ記憶部の領域のうちで、当該データ読み出し要求に含まれるアドレスで指定される領域から前記暗号化データを前記第1記憶部に読み出し、前記エラー訂正部から前記読み出し対象データの誤り訂正が完了した旨の通知が入力されると、当該誤りがなくなった読み出し対象データを前記第2記憶部から読み出し、前記上位機器通信部を介して、前記上位機器に送信する
    請求項1乃至請求項3のいずれか1項に記載のリーダライタ。
  5. 第1記憶部と、第2記憶部と、暗号化された読み出し対象データにエラー訂正用データが付与されてなる暗号化データが格納された暗号化データ記憶部と、制御部と、復号化部と、エラー検出部と、エラー訂正部と、を備えるリーダライタの前記制御部が、データ読み出し要求の入力を受け付けると、前記暗号化データ記憶部の領域のうちで、当該データ読み出し要求に含まれるアドレスで指定される領域から前記暗号化データを前記第1記憶部に読み出すステップと、
    前記復号化部が、前記第1記憶部に読み出された前記暗号化データの暗号化された読み出し対象データを取得し、当該暗号化された読み出し対象データを復号化し、読み出し対象データとして前記第2記憶部に格納するステップと、
    前記エラー検出部が、前記第1記憶部に読み出された前記暗号化データのエラー訂正用データを取得し、当該エラー訂正用データをもとに当該読み出し対象データに誤りがあるか否かを判定し、当該読み出し対象データに誤りがあったと判定した場合に、当該誤り箇所を特定する情報である誤り箇所特定情報を出力するステップと、
    前記エラー訂正部が、前記第2記憶部に格納された前記読み出し対象データを構成するビットのうちで、前記エラー検出部が出力した当該誤り箇所特定情報によって特定される誤り箇所のビットの値を訂正し、当該読み出し対象データに誤りがなくなると、当該読み出し対象データの誤り訂正が完了した旨の通知を前記制御部に出力するステップと、
    を含む、情報読み出し方法。
  6. 暗号化された読み出し対象データにエラー訂正用データが付与されてなる暗号化データの読み出しを制御する上位機器を有するとともに、
    前記上位機器と通信可能な上位機器通信部と、
    第1記憶部と、
    第2記憶部と、
    前記暗号化データが格納された暗号化データ記憶部と、
    前記上位機器通信部を介して、データ読み出し要求の入力を受け付けると、前記暗号化データ記憶部の領域のうちで、当該データ読み出し要求に含まれるアドレスで指定される領域から前記暗号化データを前記第1記憶部に読み出し、前記読み出し対象データの誤り訂正が完了した旨の通知が入力されると、当該誤りがなくなった読み出し対象データを前記第2記憶部から読み出し、前記上位機器通信部を介して、前記上位機器に送信する制御部と、
    前記第1記憶部に読み出された前記暗号化データの暗号化された読み出し対象データを取得し、当該暗号化された読み出し対象データを復号化し、読み出し対象データとして前記第2記憶部に格納する復号化部と、
    前記第1記憶部に読み出された前記暗号化データのエラー訂正用データを取得し、当該エラー訂正用データをもとに当該読み出し対象データに誤りがあるか否かを判定し、当該読み出し対象データに誤りがあったと判定した場合に、当該誤り箇所を特定する情報である誤り箇所特定情報を出力するエラー検出部と、
    前記第2記憶部に格納された前記読み出し対象データを構成するビットのうちで、前記エラー検出部が出力した当該誤り箇所特定情報によって特定される誤り箇所のビットの値を訂正し、当該読み出し対象データに誤りがなくなると、当該読み出し対象データの誤り訂正が完了した旨の通知を前記制御部に出力するエラー訂正部と、
    を備える、リーダライタ
    を有する、通信システム。
  7. 暗号化された読み出し対象データにエラー訂正用データが付与されてなる暗号化データの読み出しを制御する上位機器が、データ読み出し要求を送信するステップと、
    前記上位機器と通信可能な上位機器通信部と、第1記憶部と、第2記憶部と、前記暗号化データが格納された暗号化データ記憶部と、制御部と、復号化部と、エラー検出部と、エラー訂正部と、を備えるリーダライタの前記制御部が、前記上位機器通信部を介して、データ読み出し要求の入力を受け付けると、前記暗号化データ記憶部の領域のうちで、当該データ読み出し要求に含まれるアドレスで指定される領域から前記暗号化データを前記第1記憶部に読み出すステップと、
    前記復号化部が、前記第1記憶部に読み出された前記暗号化データの暗号化された読み出し対象データを取得し、当該暗号化された読み出し対象データを復号化し、読み出し対象データとして前記第2記憶部に格納するステップと、
    前記エラー検出部が、前記第1記憶部に読み出された前記暗号化データのエラー訂正用データを取得し、当該エラー訂正用データをもとに当該読み出し対象データに誤りがあるか否かを判定し、当該読み出し対象データに誤りがあったと判定した場合に、当該誤り箇所を特定する情報である誤り箇所特定情報を出力するステップと、
    前記エラー訂正部が、前記第2記憶部に格納された前記読み出し対象データを構成するビットのうちで、前記エラー検出部が出力した当該誤り箇所特定情報によって特定される誤り箇所のビットの値を訂正し、当該読み出し対象データに誤りがなくなると、当該読み出し対象データの誤り訂正が完了した旨の通知を前記制御部に出力するステップと、
    前記制御部が、前記読み出し対象データの誤り訂正が完了した旨の通知が入力されると、当該誤りがなくなった読み出し対象データを前記第2記憶部から読み出し、前記上位機器通信部を介して、前記上位機器に送信するステップと、
    を含む、通信方法。
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* Cited by examiner, † Cited by third party
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JP2014529132A (ja) * 2011-09-02 2014-10-30 アップル インコーポレイテッド 待ち時間を短縮しホストへのスループットを改善する同時データ転送及びエラー制御

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