JP2010028739A - Amplifier - Google Patents
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Abstract
Description
本発明は、カスコード型トランジスタを有する増幅器に関する。 The present invention relates to an amplifier having a cascode transistor.
情報通信の高度化により、増幅器に対して、年々、利得特性及び出力特性の向上の要求が増加している。そこで、増幅器の利得特性の向上を実現するため、増幅器を構成するトランジスタとして、それまで使用されてきたソース接地トランジスタに替わって、カスコード型トランジスタが採用されている(特許文献1参照。)。なお、カスコード型トランジスタは、ソース接地トランジスタとゲート接地トランジスタとが直列に接続されて構成されたものである。 With the advancement of information communication, there is an increasing demand for amplifiers to improve gain characteristics and output characteristics year by year. Therefore, in order to improve the gain characteristics of the amplifier, a cascode transistor is employed as a transistor constituting the amplifier instead of the common source transistor that has been used so far (see Patent Document 1). The cascode transistor is configured by connecting a common source transistor and a common gate transistor in series.
一方、１個のカスコード型トランジスタだけから増幅器を構成したのでは、充分な出力特性を得ることができない場合がある。そこで、高出力特性を実現するためには、カスコード型トランジスタを複数合成する必要がある（特許文献２参照。）。 On the other hand, if the amplifier is composed of only one cascode transistor, sufficient output characteristics may not be obtained. Therefore, in order to realize high output characteristics, it is necessary to synthesize a plurality of cascode transistors (see Patent Document 2).
しかしながら、複数のカスコード型トランジスタにより増幅器を構成する場合、並列に接続されたカスコード型トランジスタのゲート端子又はドレイン端子間の干渉によって、発振現象を引き起こすループ回路ができる可能性がある。そのようなループ回路ができると、増幅器の安定動作が期待できない。 However, when an amplifier is constituted by a plurality of cascode transistors, there is a possibility that a loop circuit that causes an oscillation phenomenon may be formed due to interference between gate terminals or drain terminals of cascode transistors connected in parallel. If such a loop circuit is made, stable operation of the amplifier cannot be expected.
従って、単に、複数のカスコード型トランジスタを並列に接続するだけでは、増幅器の出力特性の向上を実現することができない。
そこで、本発明の目的は、高出力特性及び高利得特性を有するとともに、安定動作性を有する増幅器を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide an amplifier having high output characteristics and high gain characteristics and stable operation.
上記課題を解決するために、本発明の一側面によれば、複数のカスコードトランジスタと、隣接するカスコードトランジスタ間に配置された抵抗素子と、を具備する増幅器が提供される。カスコードトランジスタはソース接地トランジスタとゲート接地トランジスタとが直列に接続されて構成されていることを特徴とする。また、抵抗素子は、ソース接地トランジスタとゲート接地トランジスタとが接続されている接続ノード間を接続していることを特徴とする。 In order to solve the above-described problem, according to one aspect of the present invention, an amplifier including a plurality of cascode transistors and a resistance element disposed between adjacent cascode transistors is provided. The cascode transistor is characterized in that a grounded-source transistor and a grounded-gate transistor are connected in series. Further, the resistance element is characterized in that it connects between connection nodes to which a common source transistor and a common gate transistor are connected.
本発明によれば、複数のカスコードトランジスタから構成されており、安定動作する増幅器の提供が可能になる。その結果、利得特性及び出力特性が向上した増幅器を提供することが可能となる。 According to the present invention, it is possible to provide an amplifier that includes a plurality of cascode transistors and operates stably. As a result, it is possible to provide an amplifier with improved gain characteristics and output characteristics.
以下に、本発明の実施例１及び２について、図面を用いて詳細に説明する。ただし、実施例１及び２により本発明は限定されない。なお、本実例において、同一の符号を用いた構成要素は同じ機能を果たすので、一度説明したものについて説明を省略する場合がある。 Embodiments 1 and 2 of the present invention will be described below in detail with reference to the drawings. However, the present invention is not limited to the first and second embodiments. Note that in this example, components using the same reference numerals perform the same functions, and thus description of what has been described once may be omitted.
図１は、実施例１に係る増幅器及び信号源回路の回路図を示す図である。増幅器１０は、並列に配置されたN個のカスコードトランジスタ１１、インピーダンス整合回路２１、インピーダンス整合回路２２、容量３３、容量３４、容量３５、（N−１）個の抵抗素子６１、抵抗素子６２、抵抗素子６３、電圧電源１５、インダクタンス９１、及び、グランド７を具備する。信号源回路２０は、抵抗素子６４、信号源８、及び、グランド７を具備する。その結果、増幅器１０は、信号源回路２０から出力される高周波信号を、増幅し、その出力端子より増幅した高周波信号を出力する。 FIG. 1 is a circuit diagram of an amplifier and a signal source circuit according to the first embodiment. The amplifier 10 includes N cascode transistors 11, an impedance matching circuit 21, an impedance matching circuit 22, a capacitor 33, a capacitor 34, a capacitor 35, (N-1) resistor elements 61, a resistor element 62, A resistance element 63, a voltage power supply 15, an inductance 91, and a ground 7 are provided. The signal source circuit 20 includes a resistance element 64, a signal source 8, and a ground 7. As a result, the amplifier 10 amplifies the high frequency signal output from the signal source circuit 20 and outputs the amplified high frequency signal from its output terminal.
カスコードトランジスタ１１は、ソース接地トランジスタ５１、ゲート接地トランジスタ４１、容量３１、及び、グランド７を具備する。カスコードトランジスタ１１は、ソース接地トランジスタ５１のゲートとグランド７間の信号を増幅して、ゲート接地トランジスタ４１のドレインとグランド７間の信号を出力する。 The cascode transistor 11 includes a common source transistor 51, a common gate transistor 41, a capacitor 31, and a ground 7. The cascode transistor 11 amplifies a signal between the gate of the common source transistor 51 and the ground 7 and outputs a signal between the drain of the common gate transistor 41 and the ground 7.
カスコードトランジスタ１１と、隣接するカスコードトランジスタ１１とは、抵抗素子６１で接続されている。具体的には、一方のカスコードトランジスタ１１のソース接地トランジスタ５１のドレインと、ゲート接地トランジスタ４１のソースとの接続点と、他方のカスコードトランジスタ１１の同様な接続点間を抵抗素子６１が接続している。 The cascode transistor 11 and the adjacent cascode transistor 11 are connected by a resistance element 61. Specifically, a resistance element 61 connects between a connection point between the drain of the common-source transistor 51 of one cascode transistor 11 and the source of the common-gate transistor 41 and a similar connection point of the other cascode transistor 11. Yes.
カスコードトランジスタ１１のゲート接地トランジスタ４１のゲートは、隣接するカスコードトランジスタ１１のゲート接地トランジスタ４１のゲートと、抵抗素子６２を介して接続している。ゲート接地トランジスタ４１のゲートは、容量３１を介してグランド７に接続している。 The gate of the common-gate transistor 41 of the cascode transistor 11 is connected to the gate of the common-gate transistor 41 of the cascode transistor 11 via the resistance element 62. The gate of the common-gate transistor 41 is connected to the ground 7 via the capacitor 31.
並列に接続された、複数のカスコードトランジスタ１１のゲート接地トランジスタ４１のソースはインピーダンス整合回路２２に接続している。 The sources of the grounded gate transistors 41 of the plurality of cascode transistors 11 connected in parallel are connected to the impedance matching circuit 22.
並列に接続された、複数のカスコードトランジスタ１１のソース接地トランジスタ５１のゲートはインピーダンス整合回路２１に接続している。ソース接地トランジスタ５１のソースはグランド７に接続している。 The gates of the common source transistors 51 of the plurality of cascode transistors 11 connected in parallel are connected to the impedance matching circuit 21. The source of the common source transistor 51 is connected to the ground 7.
インピーダンス整合回路２１は、信号源回路２０の出力インピーダンスと、カスコードトランジスタ１１の入力インピーダンスとを整合させるための回路である。インピーダンス整合回路２１は、インダクタンス、容量、抵抗素子を組み合わせることにより実現することができる。インピーダンス整合回路２１によって、信号源回路２０から増幅器１０に対して供給される電力が最大となる。 The impedance matching circuit 21 is a circuit for matching the output impedance of the signal source circuit 20 and the input impedance of the cascode transistor 11. The impedance matching circuit 21 can be realized by combining an inductance, a capacitor, and a resistance element. The impedance matching circuit 21 maximizes the power supplied from the signal source circuit 20 to the amplifier 10.
容量３３は、信号源回路２０の出力線に対して直列に接続し、容量３４及びインダクタンス９１は、信号源回路２０の出力線と、グランド７間に直列に接続している。容量３３、３４、及び、インダクタンス９１により、信号源回路２０と、ソース接地トランジスタ５１のゲートと、を接続する線の電位を維持する。 The capacitor 33 is connected in series with the output line of the signal source circuit 20, and the capacitor 34 and the inductance 91 are connected in series between the output line of the signal source circuit 20 and the ground 7. The potentials of the lines connecting the signal source circuit 20 and the gate of the common source transistor 51 are maintained by the capacitors 33 and 34 and the inductance 91.
インピーダンス整合回路２２は、Ｎ個のカスコードトランジスタの出力インピーダンスと、増幅器１０によって駆動される負荷の入力インピーダンスとを整合させるための回路である。インピーダンス整合回路２２によって、増幅器１０から負荷に対して供給される電力が最大となる。 The impedance matching circuit 22 is a circuit for matching the output impedance of the N cascode transistors and the input impedance of the load driven by the amplifier 10. The impedance matching circuit 22 maximizes the power supplied from the amplifier 10 to the load.
容量３５と、増幅器１０の出力線は直列に接続される。抵抗６４及び電圧源１５は、増幅器１０の出力線及びグランド７の間に直列に接続する。容量３５、抵抗素子６４及び電圧源１５は、信号源回路２０の出力と、ソース接地トランジスタ５１のゲートと、を接続する線の電位を維持する。 The capacitor 35 and the output line of the amplifier 10 are connected in series. The resistor 64 and the voltage source 15 are connected in series between the output line of the amplifier 10 and the ground 7. The capacitor 35, the resistance element 64, and the voltage source 15 maintain the potential of a line connecting the output of the signal source circuit 20 and the gate of the common source transistor 51.
信号電源回路２０は、信号源８及び抵抗素子６４が、信号電源回路２０の出力線とグランド７間に直列に接続されることによって、形成されている。 The signal power supply circuit 20 is formed by connecting the signal source 8 and the resistance element 64 in series between the output line of the signal power supply circuit 20 and the ground 7.
増幅器１０は複数のカスコードトランジスタ１１より構成されており、増幅器１０は高利得特性及び高出力特性を有する。また、カスコードトランジスタ１１間が抵抗素子６１により接続されているため、増幅器１０は安定的に動作する。 The amplifier 10 includes a plurality of cascode transistors 11, and the amplifier 10 has high gain characteristics and high output characteristics. Further, since the cascode transistors 11 are connected by the resistance element 61, the amplifier 10 operates stably.
図２に示されている回路図は、増幅器１０の動作の安定性について、シミュレーションするためのものである。 The circuit diagram shown in FIG. 2 is for simulating the operational stability of the amplifier 10.
図２Ａに示す回路図は、カスコードトランジスタ１１の入力ポート間の安定性をシミュレーションするためのものである。そこで、図２Ａに示すシミュレーション回路は、並列に配置された２個のカスコードトランジスタ１１、ゲート接地トランジスタ４１のソースとソース接地トランジスタ５１のドレインとの接続点間を接続する抵抗素子６１、ゲート接地トランジスタ４１のゲート間を接続する抵抗素子６２から構成されている。なお、Ｚ０は特性インピーダンス（例えば、５０Ω）を示す。一方のソース接地トランジスタ５１のゲートは特性インピーダンスＺ０を介して入力ポート１へ接続している。他方のソース接地トランジスタ５１のゲートは特性インピーダンスＺ０を介して入力ポート２へ接続している。ソース接地トランジスタ５１のソースはグランド７へ接続している。ゲート接地トランジスタ４１のゲートは容量３１を介してグランド７へ接続している。一方のゲート接地トランジスタ４１のドレインは出力ポート２に接続している。他方のゲート接地トランジスタ４１のドレインは出力ポート４に接続している。上記より、図２Ａのシミュレーション回路は、図１の増幅器１０において、隣接するカスコードトランジスタを２個抜き出したものであることがわかる。 The circuit diagram shown in FIG. 2A is for simulating the stability between the input ports of the cascode transistor 11. Therefore, the simulation circuit shown in FIG. 2A includes two cascode transistors 11 arranged in parallel, a resistance element 61 that connects between the connection points of the source of the grounded-gate transistor 41 and the drain of the grounded-source transistor 51, and the grounded-gate transistor. It is comprised from the resistive element 62 which connects between 41 gates. Z0 represents a characteristic impedance (for example, 50Ω). The gate of one source grounded transistor 51 is connected to the input port 1 via the characteristic impedance Z0. The gate of the other source grounded transistor 51 is connected to the input port 2 via the characteristic impedance Z0. The source of the common source transistor 51 is connected to the ground 7. The gate of the common-gate transistor 41 is connected to the ground 7 via the capacitor 31. The drain of one of the grounded gate transistors 41 is connected to the output port 2. The drain of the other grounded-gate transistor 41 is connected to the output port 4. From the above, it can be seen that the simulation circuit of FIG. 2A is obtained by extracting two adjacent cascode transistors from the amplifier 10 of FIG.
図２Ｂに示す回路図は、並列に配置されたカスコードトランジスタ１１の出力ポート間の安定性をシミュレーションするためのものである。そこで、図２Ｂに示すシミュレーション回路は、２個のカスコードトランジスタ１１、ゲート接地トランジスタ４１のソースとソース接地トランジスタ５１のドレインとの接続点間を接続する抵抗素子６１、ゲート接地トランジスタ４１のゲート間を接続する抵抗素子６２から構成されている。なお、Ｚ０は特性インピーダンス（例えば、５０Ω）を示す。一方のソース接地トランジスタ５１のゲートは入力ポート１へ接続している。他方のソース接地トランジスタ５１のゲートは入力ポート２へ接続している。ソース接地トランジスタ５１のソースはグランド７へ接続している。ゲート接地トランジスタ４１のゲートは容量３１を介してグランド７へ接続している。一方のゲート接地トランジスタ４１のドレインは特性インピーダンスＺ０を介して出力ポート２に接続している。他方のゲート接地トランジスタ４１のドレインは特性インピーダンスＺ０を介して出力ポート４に接続している。上記より、図２Ｂのシミュレーション回路は、図１の増幅器１０において、隣接するカスコードトランジスタを２個抜き出したものであることがわかる。 The circuit diagram shown in FIG. 2B is for simulating the stability between the output ports of the cascode transistors 11 arranged in parallel. Therefore, the simulation circuit shown in FIG. 2B includes two cascode transistors 11, a resistance element 61 that connects between the connection points of the source of the common-gate transistor 41 and the drain of the common-source transistor 51, and the gate of the common-gate transistor 41. The resistor 62 is connected. Z0 represents a characteristic impedance (for example, 50Ω). The gate of one source grounded transistor 51 is connected to the input port 1. The other source grounded transistor 51 has a gate connected to the input port 2. The source of the common source transistor 51 is connected to the ground 7. The gate of the common-gate transistor 41 is connected to the ground 7 via the capacitor 31. The drain of one of the grounded gate transistors 41 is connected to the output port 2 via the characteristic impedance Z0. The drain of the other grounded-gate transistor 41 is connected to the output port 4 via the characteristic impedance Z0. From the above, it can be seen that the simulation circuit of FIG. 2B is obtained by extracting two adjacent cascode transistors in the amplifier 10 of FIG.
図３によって、図２Ａに示したシミュレーション回路をおいて、シミュレーションによって求めた、入力ポート１、３を入力とした回路特性が示されている。 FIG. 3 shows circuit characteristics obtained by inputting the input ports 1 and 3 in the simulation circuit shown in FIG. 2A.
図３Ａ、図３Ｂ、図３Ｃは入力ポート１、３に対するＫ値を周波数に対してプロットしたグラフを示す。図３Ａは、周波数は０から２０GHzまで、Ｋ値は０から５まで範囲において、シミュレーション回路中の抵抗素子６１が０ohmである場合のシミュレーション結果を示す。図３Ｂは、同様な範囲において、抵抗素子６１が４ohmである場合のシミュレーション結果を示す。図３Ｃは、同様な範囲において、抵抗素子６１が開放状態である場合のシミュレーション結果を示す。図３Ａ乃至図３Ｃに示すグラフによれば、抵抗素子６１が０ohmの時、及び、開放状態においては、Ｋ値が１以下となる周波数領域があり、カスコードトランジスタ間の干渉が大きく、シミュレーション回路の動作が安定していないことを示す。一方、抵抗素子６１が４ohmの時にはＫ値が１以下となる周波数領域がなく、シミュレーション回路の動作が安定していることを示す。 3A, 3B, and 3C show graphs in which K values for input ports 1 and 3 are plotted with respect to frequency. FIG. 3A shows a simulation result when the resistance element 61 in the simulation circuit is 0 ohm in the frequency range from 0 to 20 GHz, the K value in the range from 0 to 5. FIG. 3B shows a simulation result when the resistance element 61 is 4 ohms in the same range. FIG. 3C shows a simulation result when the resistance element 61 is in an open state in the same range. According to the graphs shown in FIGS. 3A to 3C, when the resistance element 61 is 0 ohm and in the open state, there is a frequency region where the K value is 1 or less, and the interference between the cascode transistors is large. Indicates that the operation is not stable. On the other hand, when the resistance element 61 is 4 ohms, there is no frequency region where the K value is 1 or less, indicating that the operation of the simulation circuit is stable.
ここで、入力ポート１と入力ポート３間の信号伝達特性を表す、Ｓパラメータ（S-parameters）をＳ１２、Ｓ２１とし、ＭＡＧ(Maximum Available Gain:最大有能利得)とすると、下記のようにＫ値は表される。 Here, if S parameters (S-parameters) representing signal transfer characteristics between the input port 1 and the input port 3 are S12 and S21 and MAG (Maximum Available Gain) is set, K The value is represented.
Ｋ＝（ＭＧＡ×｜Ｓ１２｜／｜Ｓ２１｜−1）／２
従って、入力ポート１から入力ポート３への信号伝達特性Ｓ２１がＳ１２より大きくなって、Ｋ値が１以下となることは、カスコードトランジスタの不安定性が大きくなることを意味する。
K = (MGA × | S12 | / | S21 | −1) / 2
Therefore, when the signal transfer characteristic S21 from the input port 1 to the input port 3 becomes larger than S12 and the K value becomes 1 or less, it means that the instability of the cascode transistor becomes large.
図３Ｄ、図３Ｅ、図３Ｆは入力ポート１、３に対する、ＳパラメータをＭＧＡで除した値を周波数に対してプロットしたグラフを示す。上記のグラフにおいて、周波数は０から２０GHzまでの範囲であり、ＳパラメータをＭＧＡで除した値は２０から−３０までの範囲である。シミュレーション回路中の抵抗素子６１は、図３Ｄ、図３Ｅ、図３Ｆに対応し、０ohm、４ohm、開放状態である。なお、Ｓパラメータにおいて、Ｓ１２、Ｓ２２は信号伝達特性を示し、Ｓ１１、Ｓ２２は反射特性を示す。また、Ｋ値を求めるにあたっては、図３Ｄ、図３Ｅ、図３Ｆで示すＳパラメータを使用した。 3D, FIG. 3E, and FIG. 3F show graphs in which the values obtained by dividing the S parameter by MGA for the input ports 1 and 3 are plotted against the frequency. In the above graph, the frequency is in the range from 0 to 20 GHz, and the value obtained by dividing the S parameter by MGA is in the range from 20 to -30. The resistance element 61 in the simulation circuit corresponds to FIGS. 3D, 3E, and 3F, and is 0 ohm, 4 ohm, and open state. In the S parameter, S12 and S22 indicate signal transmission characteristics, and S11 and S22 indicate reflection characteristics. In obtaining the K value, the S parameter shown in FIGS. 3D, 3E, and 3F was used.
図４によって、図２Ｂに示したシミュレーション回路をおいて、シミュレーションによって求めた、出力ポート２、４を入力とした回路特性が示されている。 FIG. 4 shows circuit characteristics with the output ports 2 and 4 as inputs obtained by simulation in the simulation circuit shown in FIG. 2B.
図４Ａ、図４Ｂ、図４Ｃは出力ポート２、４に対するＫ値を周波数に対してプロットしたグラフを示す。図４Ａは、周波数は０から２０GHzまで、Ｋ値は０から５まで範囲において、シミュレーション回路中の抵抗素子６１が０ohmである場合のシミュレーション結果を示す。図４Ｂは、同様な範囲において、抵抗素子６１が４ohmである場合のシミュレーション結果を示す。図４Ｃは、同様な範囲において、抵抗素子６１が開放状態である場合のシミュレーション結果を示す。図４Ａ乃至図４Ｃに示すグラフによれば、抵抗素子６１が０ohmの時においては、Ｋ値が１以下となる周波数領域があり、カスコードトランジスタ間の干渉が大きく、シミュレーション回路の動作が安定していないことを示す。一方、抵抗素子６１が４ohmの時、及び、開放状態の時にはＫ値が１以下となる周波数領域がなく、シミュレーション回路の動作が安定していることを示す。 4A, 4B, and 4C show graphs in which K values for output ports 2 and 4 are plotted with respect to frequency. FIG. 4A shows a simulation result when the resistance element 61 in the simulation circuit is 0 ohm in the frequency range of 0 to 20 GHz, the K value in the range of 0 to 5. FIG. 4B shows a simulation result when the resistance element 61 is 4 ohms in the same range. FIG. 4C shows a simulation result when the resistance element 61 is in an open state in the same range. According to the graphs shown in FIGS. 4A to 4C, when the resistance element 61 is 0 ohm, there is a frequency region where the K value is 1 or less, the interference between the cascode transistors is large, and the operation of the simulation circuit is stable. Indicates no. On the other hand, when the resistance element 61 is 4 ohms and in the open state, there is no frequency region in which the K value is 1 or less, indicating that the operation of the simulation circuit is stable.
図４Ｄ、図４Ｅ、図４Ｆは出力ポート２、４に対する、ＳパラメータをＭＧＡで除した値を周波数に対してプロットしたグラフを示す。上記のグラフにおいて、周波数は０から２０GHzまでの範囲であり、ＳパラメータをＭＧＡで除した値は２０から−３０までの範囲である。シミュレーション回路中の抵抗素子６１は、図４Ｄ、図４Ｅ、図４Ｆに対応し、０ohm、４ohm、開放状態である。なお、Ｓパラメータにおいて、Ｓ１２、Ｓ２１は信号伝達特性を示し、Ｓ１１、Ｓ２２は反射特性を示す。また、Ｋ値を求めるにあたっては、図４Ｄ、図４Ｅ、図４Ｆで示すＳパラメータを使用した。 4D, FIG. 4E, and FIG. 4F show graphs in which the values obtained by dividing the S parameter by MGA for the output ports 2 and 4 are plotted against the frequency. In the above graph, the frequency is in the range from 0 to 20 GHz, and the value obtained by dividing the S parameter by MGA is in the range from 20 to -30. The resistance element 61 in the simulation circuit corresponds to FIGS. 4D, 4E, and 4F, and is 0 ohm, 4 ohm, and open state. In the S parameter, S12 and S21 indicate signal transmission characteristics, and S11 and S22 indicate reflection characteristics. In obtaining the K value, the S parameter shown in FIGS. 4D, 4E, and 4F was used.
図５によって、図２Ａのシミュレーション回路に対して、入力ポート１、３に対するＫ値、及び、図２Ｂのシミュレーション回路に対して、出力ポート２、４に対するＫ値を抵抗素子６１の抵抗値に対してプロットしたグラフを示す。 5A, the K value for the input ports 1 and 3 for the simulation circuit of FIG. 2A and the K value for the output ports 2 and 4 for the simulation circuit of FIG. The plotted graph is shown.
図５のグラフにおいて、抵抗値は、Ｘ軸で示され、０ohmから１５ohmまでの範囲であり、K値は、Ｙ軸で示され、０から２．５までの範囲である。 In the graph of FIG. 5, the resistance value is indicated by the X axis and ranges from 0 ohms to 15 ohms, and the K value is indicated by the Y axis and ranges from 0 to 2.5.
出力ポート２、４に対するＫ値は、抵抗値が０ohmのときに、０．４であり、抵抗値が２．５ohm程度になると、Ｋ値は１を超える。その後、出力ポート２、４に対するＫ値は、単調に増加し、抵抗値１０ohm程度でＫ値は２．４となる。 The K value for the output ports 2 and 4 is 0.4 when the resistance value is 0 ohm, and the K value exceeds 1 when the resistance value is about 2.5 ohms. Thereafter, the K value for the output ports 2 and 4 monotonously increases, and the K value becomes 2.4 when the resistance value is about 10 ohms.
入力ポート１、３に対するＫ値は、抵抗値が０ohmのときに、０．６であり、抵抗値の増加とともに、緩やかに増加する。そして、抵抗値が３．５ohm程度になると、Ｋ値は１を超え、抵抗値が４．０ohm程度になると、最大値１．２程度となる。さらに抵抗値が増加すると、Ｋ値は単調に減少し、抵抗値が５．０ohm程度になると、Ｋ値は１以下となる。そして、抵抗値が１０ohm程度になると、Ｋ値は０．６となる。 The K value for the input ports 1 and 3 is 0.6 when the resistance value is 0 ohm, and gradually increases as the resistance value increases. When the resistance value is about 3.5 ohms, the K value exceeds 1, and when the resistance value is about 4.0 ohms, the maximum value is about 1.2. When the resistance value further increases, the K value decreases monotonously, and when the resistance value becomes about 5.0 ohms, the K value becomes 1 or less. When the resistance value is about 10 ohms, the K value becomes 0.6.
上記より、入力ポート１、３に対するＫ値、及び、出力ポート２、４に対するＫ値の双方が、１を超える範囲は、抵抗値３．５ohm程度から抵抗値５．０ohm程度である。 From the above, when both the K value for the input ports 1 and 3 and the K value for the output ports 2 and 4 exceed 1, the resistance value is about 3.5 ohms to the resistance value about 5.0 ohms.
従って、図２Ａ及び図２Ｂのシミュレーション回路が安定に動作するには、カスコードトランジスタを接続する抵抗素子６１の抵抗値が、３．５ohm程度から５．０ohm程度の範囲にあることが望ましい。そして、そのような抵抗値の範囲であれば、図１の増幅器１０も安定に動作することになる。上記のシミュレーション回路は増幅器１０の一部を抜き出したものだからである。 Therefore, in order for the simulation circuit of FIGS. 2A and 2B to operate stably, it is desirable that the resistance value of the resistance element 61 to which the cascode transistor is connected be in the range of about 3.5 ohm to about 5.0 ohm. And if it is the range of such resistance value, the amplifier 10 of FIG. 1 will also operate | move stably. This is because the above simulation circuit is a part of the amplifier 10 extracted.
なお、カスコードトランジスタを構成するゲート接地トランジスタ４１及びソース接地トランジスタ５１の特性の変化や、カスコードトランジスタに寄生する容量、インダクタンス、抵抗の増減によって、増幅器が安定動作する抵抗素子６１の抵抗値の範囲は異なる。しかし、その場合においても、図１の増幅器１０において、隣接する２個のカスコードトランジスタ１１を抜き出して形成した回路について、シミュレーションを行い、Ｋ値が１を超えるように、抵抗素子６１の抵抗値の範囲を適宜変更すれば、増幅器１０の安定動作が確保できることはいうまでもない。さらに、「Ｋ値が１を超えるように」を現実の回路動作に置き換えると、隣接する２個のカスコードトランジスタ１１を抜き出して形成した回路において、カスコードトランジスタ間を接続する抵抗によって、発振が発生しないように、抵抗素子６１の抵抗値の範囲とすることである。その結果、増幅器１０の安定動作が確保できる。 Note that the range of the resistance value of the resistive element 61 in which the amplifier operates stably due to a change in characteristics of the grounded-gate transistor 41 and the grounded-source transistor 51 constituting the cascode transistor and increase / decrease in capacitance, inductance, and resistance parasitic to the cascode transistor is as follows. Different. However, even in that case, a simulation is performed on a circuit formed by extracting two adjacent cascode transistors 11 in the amplifier 10 of FIG. 1, and the resistance value of the resistance element 61 is set so that the K value exceeds 1. Needless to say, stable operation of the amplifier 10 can be ensured by appropriately changing the range. Furthermore, when “so that the K value exceeds 1” is replaced with an actual circuit operation, in a circuit formed by extracting two adjacent cascode transistors 11, oscillation does not occur due to a resistor connecting the cascode transistors. Thus, the resistance value range of the resistance element 61 is set. As a result, stable operation of the amplifier 10 can be ensured.
図６によって、図２Ａ又は図２Ｂのシミュレーション回路に対して、ソース接地トランジスタ５１のドレインとゲート接地トランジスタ４１のソースとの接続ノード間のアイソレーションをプロットしたグラフを示す。 FIG. 6 shows a graph in which the isolation between the connection nodes of the drain of the common-source transistor 51 and the source of the common-gate transistor 41 is plotted with respect to the simulation circuit of FIG. 2A or 2B.
図６Ａのグラフは、抵抗素子６１を開放状態としたときのアイソレーションをプロットしたグラフであり、また、グラフのＸ軸は０から２０ＧＨｚまでの範囲の周波数を表し、さらに、Ｙ軸は−２０から０（ｄｂ）までのアイソレーションを表す。 The graph of FIG. 6A is a graph in which the isolation when the resistance element 61 is in an open state is plotted, the X axis of the graph represents a frequency in the range from 0 to 20 GHz, and the Y axis is −20. Represents isolation from 1 to 0 (db).
図６Ａのグラフによれば、周波数が低い領域（０から８ＧＨｚ程度までの領域）では、接続ノード間のアイソレーションは−８から−６（ｄｂ）となり、アイソレーションが保たれている。しかし、周波数が中程度の領域（１０から１６ＧＨｚ程度までの領域）では、アイソレーションは−４から−２（ｄｂ）となり、アイソレーションの程度が低い状態となっている。ただし、周波数が高い領域（１６から２０ＧＨｚまでの領域）では、アイソレーションの程度は−６から−８（ｄｂ）と回復している。 According to the graph of FIG. 6A, in the region where the frequency is low (the region from 0 to about 8 GHz), the isolation between the connection nodes is -8 to -6 (db), and the isolation is maintained. However, in a medium frequency region (region from 10 to 16 GHz), the isolation is −4 to −2 (db), and the degree of isolation is low. However, in the high frequency region (region from 16 to 20 GHz), the degree of isolation has recovered from −6 to −8 (db).
図６Ｂのグラフは、抵抗素子６１が０ohmであるときのアイソレーションをプロットしたグラフであり、また、グラフのＸ軸は０から２０ＧＨｚまでの範囲の周波数を表し、さらに、Ｙ軸は−２０から０（ｄｂ）までのアイソレーションを表す。 The graph of FIG. 6B is a graph plotting the isolation when the resistance element 61 is 0 ohm, the X axis of the graph represents a frequency in the range from 0 to 20 GHz, and the Y axis is from −20. Represents isolation up to 0 (db).
図６Ｂのグラフによれば、周波数の全領域でアイソレーションは０（ｄｂ）であり、接続ノード間のアイソレーションが保たれていないことを示す。 According to the graph of FIG. 6B, the isolation is 0 (db) in the entire frequency range, indicating that the isolation between the connection nodes is not maintained.
図６Ｃのグラフは、抵抗素子６１が４ohmであるときのアイソレーションをプロットしたグラフである。また、グラフのＸ軸は、０から２０ＧＨｚまでの範囲の周波数を表し、Ｙ軸は−２０から０（ｄｂ）までのアイソレーションを表す。 The graph of FIG. 6C is a graph in which the isolation is plotted when the resistance element 61 is 4 ohms. Also, the X axis of the graph represents the frequency in the range from 0 to 20 GHz, and the Y axis represents the isolation from −20 to 0 (db).
図６Ｃのグラフによれば、周波数の全領域でアイソレーションは−６から−８（ｄｂ）となっており、アイソレーションが保たれていることを示す。 According to the graph of FIG. 6C, the isolation is −6 to −8 (db) in the entire frequency range, indicating that the isolation is maintained.
従って、図６Ａ、Ｂ、Ｃのグラフによれば、抵抗素子６１が開放状態であるときよりも、抵抗素子６１が４ohm程度であるほうが、カスコードトランジスタの接続ノード間のアイソレーションが良好であることがわかる。 Therefore, according to the graphs of FIGS. 6A, 6B, and 6C, the isolation between the connection nodes of the cascode transistor is better when the resistance element 61 is about 4 ohms than when the resistance element 61 is in the open state. I understand.
以上より、実施例１の増幅器１０は、複数のカスコードトランジスタと、隣接するカスコードトランジスタ間に配置された抵抗素子６１と、を具備する。そして、カスコードトランジスタ１１はソース接地トランジスタ５１とゲート接地トランジスタ４１とが直列に接続されて構成されていることを特徴とする。また、抵抗素子６１は、ソース接地トランジスタ５１とゲート接地トランジスタ４１とが接続されている接続ノード間を接続していることを特徴とする。抵抗素子６１の抵抗値の範囲は、隣接する２個のカスコードトランジスタ１１を抜き出して形成した回路において、カスコードトランジスタ間を接続する抵抗によって、発振が発生しないような、抵抗値の範囲である。 As described above, the amplifier 10 according to the first embodiment includes the plurality of cascode transistors and the resistance element 61 disposed between the adjacent cascode transistors. The cascode transistor 11 is characterized in that a common source transistor 51 and a common gate transistor 41 are connected in series. Further, the resistance element 61 is characterized in that it connects between connection nodes to which the common source transistor 51 and the common gate transistor 41 are connected. The resistance value range of the resistance element 61 is a resistance value range in which oscillation does not occur due to a resistance connecting the cascode transistors in a circuit formed by extracting two adjacent cascode transistors 11.
そうすると、実施例１の増幅器１０は、複数のカスコードトランジスタから構成されており、それぞれのカスコードトランジスタは安定動作する。その結果、利得特性及び出力特性が向上した増幅器を提供することが可能となる。 Then, the amplifier 10 according to the first embodiment includes a plurality of cascode transistors, and each cascode transistor operates stably. As a result, it is possible to provide an amplifier with improved gain characteristics and output characteristics.
実施例２は、実施例１の増幅器１０の製造方法に関する。そして、増幅器１０を構成する、並列に配置されたカスコードトランジスタ１１は、ＧａＮ層上に形成されたＨＥＭＴにより構成されている。 The second embodiment relates to a method for manufacturing the amplifier 10 of the first embodiment. The cascode transistor 11 arranged in parallel that constitutes the amplifier 10 is configured by a HEMT formed on the GaN layer.
図７は、増幅器１０を構成する、並列に配置された複数のカスコードトランジスタ１１の内、２個分のカスコードトランジスタの平面的なレイアウトを示す。 FIG. 7 shows a planar layout of two cascode transistors among the plurality of cascode transistors 11 arranged in parallel that constitute the amplifier 10.
図７の平面図において、カスコードトランジスタ１１は、ソース接地トランジスタ５１、ソース接地トランジスタ５１のドレイン領域１１７とゲート接地トランジスタ４１のソース領域１３６と抵抗素子１５０（図１の抵抗素子６１に該当）の一方の端とを接続する配線１３０、ソース接地トランジスタ５１のソース領域１１６と接続する配線１１０、ゲート接地トランジスタ４１、ゲート接地トランジスタ４１のドレイン領域１３７に接続する配線１６０から構成されている。従って、抵抗素子１５０は２個のカスコードトランジタ１１双方と接続している。また、配線１６０は、図７では孤立した電極であるが、すべての配線１６０に接続する電極又はボンディングワイヤ等により、１箇所の信号端子に接続する。さらに、配線１１０は、グランド７に接続している。 In the plan view of FIG. 7, the cascode transistor 11 includes one of the common source transistor 51, the drain region 117 of the common source transistor 51, the source region 136 of the common gate transistor 41, and the resistance element 150 (corresponding to the resistance element 61 in FIG. 1). Are connected to each other, a wiring 110 connected to the source region 116 of the common source transistor 51, a common gate transistor 41, and a wiring 160 connected to the drain region 137 of the common gate transistor 41. Therefore, the resistance element 150 is connected to both of the two cascode transistors 11. Further, although the wiring 160 is an isolated electrode in FIG. 7, it is connected to one signal terminal by an electrode or a bonding wire connected to all the wirings 160. Further, the wiring 110 is connected to the ground 7.
ソース接地トランジスタ５１は、活性領域１１５と、ゲート電極１２０と、活性領域１１５内のソース領域１１６と、活性領域１１５内にあって、ゲート電極１２０を挟んで、ソース領域１１６と隣接するドレイン領域１１７と、から構成されている。なお、2個のカスコードトランジスタ１１のゲート電極１２０双方は、カスコードトランジスタ１１間にある信号入力部１２１と接続している。 The common source transistor 51 includes an active region 115, a gate electrode 120, a source region 116 in the active region 115, and a drain region 117 that is in the active region 115 and is adjacent to the source region 116 with the gate electrode 120 interposed therebetween. And is composed of. Note that both gate electrodes 120 of the two cascode transistors 11 are connected to a signal input unit 121 between the cascode transistors 11.
ゲート接地トランジスタ４１は、活性領域１３５と、ゲート電極１４０と、活性領域１３５内のソース領域１３６と、活性領域１３５内にあって、ゲート電極１４０を挟んで、ソース領域１３６と隣接するドレイン領域１３７と、から構成されている。 The grounded gate transistor 41 includes an active region 135, a gate electrode 140, a source region 136 in the active region 135, and a drain region 137 that is in the active region 135 and is adjacent to the source region 136 with the gate electrode 140 interposed therebetween. And is composed of.
本発明によれば、複数のカスコードトランジスタから構成されており、安定動作する増幅器の提供が可能になる。その結果、利得特性及び出力特性が向上した増幅器を提供することが可能となる。 According to the present invention, it is possible to provide an amplifier that includes a plurality of cascode transistors and operates stably. As a result, it is possible to provide an amplifier with improved gain characteristics and output characteristics.
７ グランド
８ 信号源
１０ 増幅器
１１ カスコードトランジスタ
１５ 電圧電源
２０ 信号源回路
２１、２２ インピーダンス整合回路
３１、３３、３４、３５ 容量
４１ ゲート接地トランジスタ
５１ ソース接地トランジスタ
６１、６２、６３、１５０ 抵抗素子
９１ インダクタンス
１１０、１３０、１６０ 配線
１１６、１３６ ソース領域
１１７、１３７ ドレイン領域
１２０、１４０ ゲート電極
１２１ 信号入力部
１５０ 抵抗素子
7 Ground 8 Signal source 10 Amplifier 11 Cascode transistor 15 Voltage power supply 20 Signal source circuit 21, 22 Impedance matching circuit 31, 33, 34, 35 Capacitance 41 Gate common transistor 51 Common source transistor 61, 62, 63, 150 Resistance element 91 Inductance 110, 130, 160 Wiring 116, 136 Source region 117, 137 Drain region 120, 140 Gate electrode 121 Signal input unit 150 Resistance element
Claims (5)
隣接する前記カスコードトランジスタ同士を接続する抵抗素子と、
を具備することを特徴とする増幅器。 A plurality of cascode transistors arranged in parallel;
A resistance element connecting adjacent cascode transistors; and
An amplifier comprising:
ソース接地トランジスタと、
前記ソース接地トランジスタに直列接続されているゲート接地トランジスタと、
を具備することを特徴とする請求項１記載の増幅器。 The cascode transistor is
A common source transistor;
A common-gate transistor connected in series to the common-source transistor;
The amplifier according to claim 1, further comprising:
第１端子に接続するインピーダンスと、第２端子に接続するインピーダンスとを整合させる第１の整合回路と、
第３端子に接続するインピーダンスと、第４端子に接続するインピーダンスとを整合させる第２の整合回路と、
出力端子と、を備え、
前記入力端子は前記第１の整合回路の前記第１端子と接続し、複数の前記カスコードトランジスタの前記ソース接地トランジスタのゲート電極は、前記第２端子と接続しており、
前記出力端子は前記第２の整合回路の前記第３端子と接続し、複数の前記カスコードトランジスタの前記ゲート接地トランジスタのソース電極は、前記第２端子と接続していることを特徴とする請求項２から請求項４までの内の一つに記載された増幅器。 An input terminal;
A first matching circuit for matching an impedance connected to the first terminal and an impedance connected to the second terminal;
A second matching circuit for matching the impedance connected to the third terminal and the impedance connected to the fourth terminal;
An output terminal,
The input terminal is connected to the first terminal of the first matching circuit, and the gate electrodes of the common-source transistors of the plurality of cascode transistors are connected to the second terminal;
The output terminal is connected to the third terminal of the second matching circuit, and the source electrodes of the common-gate transistors of the plurality of cascode transistors are connected to the second terminal. An amplifier according to one of claims 2 to 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008190977A JP5217728B2 (en) | 2008-07-24 | 2008-07-24 | amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2008190977A JP5217728B2 (en) | 2008-07-24 | 2008-07-24 | amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010028739A true JP2010028739A (en) | 2010-02-04 |
| JP5217728B2 JP5217728B2 (en) | 2013-06-19 |
Family
ID=41734094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008190977A Active JP5217728B2 (en) | 2008-07-24 | 2008-07-24 | amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5217728B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013183412A (en) * | 2012-03-05 | 2013-09-12 | Renesas Electronics Corp | High frequency amplifier |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183416U (en) * | 1986-05-12 | 1987-11-20 | ||
| JPH0197612U (en) * | 1987-12-22 | 1989-06-29 | ||
| JPH10294627A (en) * | 1997-04-21 | 1998-11-04 | Hitachi Ltd | Agc circuit and transmission equipment |
| JP2003092523A (en) * | 2001-07-11 | 2003-03-28 | Fujitsu Ltd | Cascade type distributed amplifier |
-
2008
- 2008-07-24 JP JP2008190977A patent/JP5217728B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183416U (en) * | 1986-05-12 | 1987-11-20 | ||
| JPH0197612U (en) * | 1987-12-22 | 1989-06-29 | ||
| JPH10294627A (en) * | 1997-04-21 | 1998-11-04 | Hitachi Ltd | Agc circuit and transmission equipment |
| JP2003092523A (en) * | 2001-07-11 | 2003-03-28 | Fujitsu Ltd | Cascade type distributed amplifier |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013183412A (en) * | 2012-03-05 | 2013-09-12 | Renesas Electronics Corp | High frequency amplifier |
| CN103312277A (en) * | 2012-03-05 | 2013-09-18 | 瑞萨电子株式会社 | High-frequency amplifier |
| US9209752B2 (en) | 2012-03-05 | 2015-12-08 | Renesas Electronics Corporation | High-frequency amplifier |
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| Publication number | Publication date |
|---|---|
| JP5217728B2 (en) | 2013-06-19 |
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|
| A977 | Report on retrieval |
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