JP2010028628A

JP2010028628A - Operational amplifier

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Publication number: JP2010028628A
Application number: JP2008189697A
Authority: JP
Inventors: Toshio Adachi; 敏男安達
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2008-07-23
Filing date: 2008-07-23
Publication date: 2010-02-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide an operational amplifier which is not large in the circuit scale, does not generate intermodulation distortion because a clock signal is not used, and has a small offset drift voltage. <P>SOLUTION: An operational amplifier includes MOS transistors 1 to 5 and 20 to 24, a first operational amplifier 25, a bias terminal 9 and a reference voltage terminal 26. A differential amplifying circuit 12 that has a pair of input MOS transistors 1 and 2, a current source 5, a positive power supply terminal 11, and a negative power supply terminal 10 is included. A bias circuit 13 for controlling the current of the current source 5 is connected to the current source 5 of the differential amplifying circuit 12 so as to reduce the offset temperature drift. The bias circuit 13 is configured for controlling the current of the current source 5 so that the temperature characteristic of the current, supplied from the current source 5 to the pair of input MOS transistors 1 and 2, is identical to that of the temperature characteristic of the carrier mobility of the pair of input MOS transistors 1 and 2. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、演算増幅器に関し、より詳細には、高い精度の演算を行うため、オフセット温度ドリフトがゼロあるいは小さくした演算増幅器に関するものである。 The present invention relates to an operational amplifier, and more particularly to an operational amplifier in which an offset temperature drift is zero or small in order to perform highly accurate computation.

従来からＣＭＯＳプロセスによる演算増幅器は、アナログ電子回路の広い分野において用いられてきている。この種のＣＭＯＳプロセスによる演算増幅器は、大規模デジタル回路との混載が可能で、かつ高い入力インピ−ダンスを有しているという特徴がある一方、オフセット電圧がバイポーラプロセスのものに比べて大きいという問題があった。これを解消するために、例えば、トリミングによってオフセット電圧がゼロになるように調整することで、この種の問題をある程度カバーすることはできる。しかしながら、トリミングによってオフセット電圧がゼロにしたとしても温度ドリフトがあるために、トリンミングを施した温度から大きく離れた温度で使用する場合には、オフセット電圧は無視できないくらい大きな値となり、高い精度が要求される場合、実用に供することができなかった。 Conventionally, an operational amplifier based on a CMOS process has been used in a wide field of analog electronic circuits. This type of operational amplifier using a CMOS process is characterized in that it can be mixed with a large-scale digital circuit and has a high input impedance, while the offset voltage is larger than that of a bipolar process. There was a problem. In order to solve this problem, this type of problem can be covered to some extent by adjusting the offset voltage to zero by trimming, for example. However, even if the offset voltage is set to zero by trimming, there is a temperature drift, so when using it at a temperature far away from the trimmed temperature, the offset voltage becomes a value that cannot be ignored and requires high accuracy. In that case, it could not be put to practical use.

この問題を解消するために、例えば、特許文献１では、温度特性の補正回路と帰還回路を兼ねた加算回路を組み合わせることで温度ドリフトがゼロになるようにしている。しかしながら、ＭＯＳトランジスタで構成される演算増幅器の場合、温度ドリフトの値がランダムな値となるため、この回路を用いて温度ドリフトを小さくなるようにするには、個別に温度特性を測定してポテンシオメータで（特許文献１のＦｉｇ．２のｐｏｔｅｎｔｉｏｍｅｔｅｒ７２）で調整しなければならず、調整の手間がかかりその調整のための費用が高くなるという問題がある。これを解消する方法としてオートゼロアンプが提案されている。 In order to solve this problem, for example, in Patent Document 1, the temperature drift is made zero by combining a correction circuit for temperature characteristics and an adder circuit that also serves as a feedback circuit. However, in the case of an operational amplifier composed of MOS transistors, the value of temperature drift is a random value. Therefore, in order to reduce temperature drift using this circuit, the temperature characteristics are individually measured and measured. Adjustment with a tensiometer (Fig. 2 potentiometer 72 of Patent Document 1) is required, and there is a problem that adjustment is expensive and the cost for the adjustment is high. An auto zero amplifier has been proposed as a method for solving this problem.

図５は、従来の代表的なオートゼロアンプ回路の回路図である。この回路図は、非特許文献１に開示されているものである。なお、この非特許文献１では、比較器として説明しているが、比較器に負帰還をかけても安定するように（発振しないように）位相補償回路を備えていれば演算増幅器として扱うことができる。 FIG. 5 is a circuit diagram of a conventional typical auto-zero amplifier circuit. This circuit diagram is disclosed in Non-Patent Document 1. Although this non-patent document 1 is described as a comparator, it can be treated as an operational amplifier if a phase compensation circuit is provided so as to be stable (so as not to oscillate) even if negative feedback is applied to the comparator. Can do.

以下、図５に示したオートゼロアンプ回路の構成について説明する。
符号８０はオフセット電圧のない理想的な演算増幅器（以下、オペアンプという）、符号８２はオフセット電圧を有したオペアンプ、符号８１はオペアンプ８２のオフセット電圧がＶｏｓであるオフセット電圧源を模式的に表したもので、オペアンプ８２は理想オペアンプ８０とオフセット電圧源８１とから構成されている。符号８３は容量ＣＡ、符号８４乃至８８はＭＯＳトランジスタであり、いずれもゲート端子に印加する信号によってスイッチ動作する。 Hereinafter, the configuration of the auto zero amplifier circuit shown in FIG. 5 will be described.
Reference numeral 80 is an ideal operational amplifier having no offset voltage (hereinafter referred to as an operational amplifier), reference numeral 82 is an operational amplifier having an offset voltage, and reference numeral 81 is an offset voltage source in which the offset voltage of the operational amplifier 82 is Vos. The operational amplifier 82 includes an ideal operational amplifier 80 and an offset voltage source 81. Reference numeral 83 denotes a capacitor CA, and reference numerals 84 to 88 denote MOS transistors, all of which are switched by a signal applied to the gate terminal.

ここでＭＯＳトランジスタ８５，８７，８８のゲートには、クロック信号Φ１が印加され、ＭＯＳトランジスタ８４，８６のゲートには、クロック信号Φ２が印加されている。クロック信号Φ１とΦ２は、お互いに反転の関係にあり、クロック信号Φ１によって制御されるＭＯＳトランジタがオンとなる場合には、クロック信号Φ２によって制御されるＭＯＳトランジスタはオフとなる。また、逆にクロック信号Φ１によって制御されるＭＯＳトランジタがオフとなる場合には、クロック信号Φ２によって制御されるＭＯＳトランジスタはオンとなる。 Here, the clock signal Φ1 is applied to the gates of the MOS transistors 85, 87, 88, and the clock signal Φ2 is applied to the gates of the MOS transistors 84, 86. The clock signals Φ1 and Φ2 are inverted from each other. When the MOS transistor controlled by the clock signal Φ1 is turned on, the MOS transistor controlled by the clock signal Φ2 is turned off. Conversely, when the MOS transistor controlled by the clock signal Φ1 is turned off, the MOS transistor controlled by the clock signal Φ2 is turned on.

符号８９は入力端子、符号９０は出力端子、符号９１，９３は端子、符号９２はオペアンプの反転入力端子、符号９４はアナロググランド端子、符号９５はオペアンプの非反転入力端子を示している。 Reference numeral 89 is an input terminal, reference numeral 90 is an output terminal, reference numerals 91 and 93 are terminals, reference numeral 92 is an inverting input terminal of the operational amplifier, reference numeral 94 is an analog ground terminal, and reference numeral 95 is a non-inverting input terminal of the operational amplifier.

次に、図５に示したオートゼロアンプ回路の動作について説明する。
先ず、クロック信号Φ１によってＭＯＳトランジスタ８５，８７，８８がオンする状態を表すものとして、このオンしているＭＯＳトランジスタ８５，８７，８８の両端間を配線で直接つなぎ、また、オフしているＭＯＳトランジスタ８４，８６は、その先の配線と端子を含めて回路図から除去することで図６のように簡略化することができる。 Next, the operation of the auto zero amplifier circuit shown in FIG. 5 will be described.
First, assuming that the MOS transistors 85, 87, and 88 are turned on by the clock signal Φ1, both ends of the turned-on MOS transistors 85, 87, and 88 are directly connected by wiring, and the MOS that is turned off. The transistors 84 and 86 can be simplified as shown in FIG. 6 by removing them from the circuit diagram including the wiring and terminals ahead.

図６は、図５に示したオートゼロアンプ回路のクロック信号Φ１期間の状態を説明するための回路図である。この図６によると、理想オペアンプ８０は、出力端子９０と反転入力端子９２が接続されているので、非反転入力端子９５に現れる電圧は、反転入力端子９２の電圧に等しくなる。すなわち、出力端子９０の電圧は、オペアンプ８２のオフセット電圧Ｖｏｓになる。この時、容量８３（ＣＡ）の端子間電圧もＶｏｓになる。 FIG. 6 is a circuit diagram for explaining the state of the clock signal Φ1 period of the auto zero amplifier circuit shown in FIG. According to FIG. 6, since the ideal operational amplifier 80 is connected to the output terminal 90 and the inverting input terminal 92, the voltage appearing at the non-inverting input terminal 95 is equal to the voltage at the inverting input terminal 92. That is, the voltage at the output terminal 90 becomes the offset voltage Vos of the operational amplifier 82. At this time, the voltage between terminals of the capacitor 83 (CA) also becomes Vos.

次に、図５におけるクロック信号Φ１がオフした場合、すなわち、クロック信号Φ２がオンした場合の状態について図６と同様にして、図７のように簡略化することができる。 Next, when the clock signal Φ1 in FIG. 5 is turned off, that is, when the clock signal Φ2 is turned on, the state can be simplified as shown in FIG.

図７は、図５に示したオートゼロアンプ回路のクロック信号Φ２期間の状態を説明するための回路図である。この図７によると、理想オペアンプの非反転端子９５の電圧は、端子間電圧差がＶｏｓである電圧を保持した容量８３（ＣＡ）とオフセット電圧源８１の直列接続になっているため、アナロググランド端子９４の電圧に等しくなる。このために、理想オペアンプ８０の反転入力端子９２の端子電圧は、出力端子９０から反転入力端子９２に負帰還をかけた場合は、アナロググランド端子電圧に等しくなる。すなわち、クロック信号Φ１期間に容量８３（ＣＡ）に保持したオフセット電圧によって、オペアンプ８２のオフセット電圧Ｖｏｓを打ち消したことになる。 FIG. 7 is a circuit diagram for explaining the state of the clock signal Φ2 period of the auto zero amplifier circuit shown in FIG. According to FIG. 7, since the voltage at the non-inverting terminal 95 of the ideal operational amplifier is a series connection of a capacitor 83 (CA) holding a voltage having a voltage difference between terminals Vos and an offset voltage source 81, analog ground It becomes equal to the voltage at the terminal 94. For this reason, the terminal voltage of the inverting input terminal 92 of the ideal operational amplifier 80 becomes equal to the analog ground terminal voltage when negative feedback is applied from the output terminal 90 to the inverting input terminal 92. That is, the offset voltage Vos of the operational amplifier 82 is canceled by the offset voltage held in the capacitor 83 (CA) during the clock signal Φ1.

オペアンプ８２に温度ドリフトがあってオフセット電圧源の電圧Ｖｏｓが変動しあったとしても、クロック信号が連続して動いているので、いつもオフセット電圧を打ち消すことができる。したがって、オフセット温度ドリフトの影響を受けないという特徴がある。また、このオートゼロアンプ回路では、クロック信号Φ１がオンしている期間では、出力が有効でないが、オペアンプ８２にオフセット調整のための回路および調整端子を設けて、さらに別にゼロ調整アンプとオフセット電圧を保持するための容量からなるオフセット電圧調整回路とその出力を調整端子に接続させるような回路を追加することでクロックの状態に関係なくいつも出力が有効にすることもできる。 Even if there is a temperature drift in the operational amplifier 82 and the voltage Vos of the offset voltage source fluctuates, the offset voltage can always be canceled because the clock signal continuously moves. Therefore, there is a feature that it is not affected by the offset temperature drift. Further, in this auto zero amplifier circuit, the output is not effective during the period when the clock signal Φ1 is on, but the operational amplifier 82 is provided with a circuit and an adjustment terminal for offset adjustment, and further, the zero adjustment amplifier and the offset voltage are separately provided. By adding an offset voltage adjustment circuit having a capacity for holding and a circuit for connecting the output to the adjustment terminal, the output can always be made effective regardless of the state of the clock.

米国特許第３７５３１３９号明細書US Pat. No. 3,753,139 ＰＨＩＬＬＩＰＥ．ＡＬＬＥＮ、ＤＯＵＧＬＡＳＲ．ＨＯＬＢＥＲＧ著ＣＭＯＳＡｎａｌｏｇＣｉｒｃｕｉｔＤｅｓｉｇｎ、ＨＯＬＴ，ＲＩＮＥＨＡＲＴＡＮＤＷＩＮＳＴＯＮ，ＩＮＣ３５７〜３６０ページPHILLIP E.E. ALLEN, DOUGLAS R.D. HOLBERG CMOS Analog Circuit Design, HOLT, RINEHART AND WINSTON, INC, pages 357-360 Ｐ．Ｒ．グレイ、Ｐ．Ｊ．フルスト、Ｒ．Ｇ．メイヤー著、浅田邦博、永田譲監訳アナログ集積回路設計技術上巻、第４版培風館５０８ページP. R. Gray, P.A. J. et al. Furst, R.D. G. Mayer, Kunihiro Asada, translated by Joe Nagata Analog Integrated Circuit Design Technology Volume 1, 4th Edition Baifukan 508 pages

しかしながら、このような従来のオートゼロアンプ回路を実現するためには、発振回路などが必要になるなど回路規模が大きいこと、クロック信号と入力信号の干渉による相互変調歪を発生するという問題があった。 However, in order to realize such a conventional auto-zero amplifier circuit, there is a problem that the circuit scale is large, for example, an oscillation circuit is required, and intermodulation distortion due to interference between the clock signal and the input signal occurs. .

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ランダムなオフセットドリフト電圧がある場合でも、回路規模が大きくなく、かつクロック信号を使うことがないので相互変調歪を発生することがないオフセットドリフト電圧の小さな演算増幅器を提供することにある。 The present invention has been made in view of such problems, and the object of the present invention is to perform intermodulation because the circuit scale is not large and a clock signal is not used even when there is a random offset drift voltage. An object of the present invention is to provide an operational amplifier having a small offset drift voltage that does not generate distortion.

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、少なくとも一対の入力ＭＯＳトランジスタ（１，２）と電流源（５）と第一の電源端子（１１）と第二の電源端子（１０）とを有する差動増幅回路（１２）を備えた演算増幅器において、オフセット温度ドリフトが小さくなるように、前記電流源（５）の電流を制御するバイアス回路（１３，１４）を前記差動増幅回路（１２）の前記電流源（５）に接続したことを特徴とする。（図１，図２；実施例１，２） The present invention has been made to achieve such an object, and the invention according to claim 1 provides at least a pair of input MOS transistors (1, 2), a current source (5), and a first power supply terminal. (11) In the operational amplifier having the differential amplifier circuit (12) having the second power supply terminal (10), a bias for controlling the current of the current source (5) so that the offset temperature drift is reduced. A circuit (13, 14) is connected to the current source (5) of the differential amplifier circuit (12). (FIGS. 1 and 2; Examples 1 and 2)

また、請求項２に記載の発明は、請求項１に記載の発明において、前記バイアス回路（１３）は、前記電流源（５）から前記一対の入力ＭＯＳトランジスタ（１，２）に供給する電流の温度特性と、前記一対の入力ＭＯＳトランジスタ（１，２）のキャリア移動度の温度特性が等しくなるように、前記電流源（５）の電流を制御することを特徴とする。（図２；実施例１） According to a second aspect of the present invention, in the first aspect of the present invention, the bias circuit (13) supplies a current supplied from the current source (5) to the pair of input MOS transistors (1, 2). The current of the current source (5) is controlled such that the temperature characteristics of the current source (5) and the temperature characteristics of the carrier mobility of the pair of input MOS transistors (1, 2) are equal. (FIG. 2; Example 1)

また、請求項３に記載の発明は、請求項２に記載の発明において、前記バイアス回路（１３）は、前記差動増幅回路（１２）の前記第一の電源端子（１１）にソース（Ｓ１）が接続され、前記第二の電源端子（１０）にゲート（Ｇ１）が接続された第１のＭＯＳトラジスタ（２０）と、該第１のＭＯＳトラジスタ（２０）のドレイン（Ｄ１）にソース（Ｓ２）が接続された第２のＭＯＳトラジスタ（２１）と、該第２のＭＯＳトラジスタ（２１）のゲート（Ｇ１）に出力端子が接続され、非反転入力端子が基準電圧端子に接続され、反転入力端子が前記第１のＭＯＳトラジスタ（２０）のドレイン（Ｄ１）に接続された第１の演算増幅器（２５）と、前記第２のＭＯＳトラジスタ（２１）のドレイン（Ｄ２）にドレイン（Ｄ３）が接続され、ソース（Ｓ３）が前記第二の電源端子（１０）に接続され、ゲート（Ｇ３）が前記第２のＭＯＳトラジスタ（２１）のドレイン（Ｄ２）に接続された第３のＭＯＳトラジスタ（２２）と、該第３のＭＯＳトラジスタ（２２）のゲート（Ｇ３）にゲート（Ｇ４）が接続され、ソース（Ｓ４）が前記第二の電源端子（１０）に接続された第４のＭＯＳトラジスタ（２３）と、該第４のＭＯＳトラジスタ（２３）のドレイン（Ｄ４）がドレイン（Ｄ５）に接続され、ゲート（Ｇ５）が前記差動増幅回路（１２）の前記電流源（５）に接続され、ソース（Ｓ５）が前記第一の電源端子（１１）に接続された第５のＭＯＳトラジスタ（２４）とを備えたことを特徴とする。（図２；実施例１） According to a third aspect of the present invention, in the second aspect of the present invention, the bias circuit (13) includes a source (S1) connected to the first power supply terminal (11) of the differential amplifier circuit (12). ), And the second power supply terminal (10) has a gate (G1) connected to the first MOS transistor (20), and the drain (D1) of the first MOS transistor (20) has a source ( S2) is connected to the second MOS transistor (21), and the gate (G1) of the second MOS transistor (21) is connected to the output terminal, the non-inverting input terminal is connected to the reference voltage terminal, and is inverted. The first operational amplifier (25) whose input terminal is connected to the drain (D1) of the first MOS transistor (20), and the drain (D3) to the drain (D2) of the second MOS transistor (21) Is connected, A third MOS transistor (22) having a source (S3) connected to the second power supply terminal (10) and a gate (G3) connected to the drain (D2) of the second MOS transistor (21). A fourth MOS transistor (23) having a gate (G4) connected to the gate (G3) of the third MOS transistor (22) and a source (S4) connected to the second power supply terminal (10). And the drain (D4) of the fourth MOS transistor (23) is connected to the drain (D5), and the gate (G5) is connected to the current source (5) of the differential amplifier circuit (12), The source (S5) includes a fifth MOS transistor (24) connected to the first power supply terminal (11). (FIG. 2; Example 1)

また、請求項４に記載の発明は、請求項１に記載の発明において、前記バイアス回路（１４）は、前記一対の入力ＭＯＳトランジスタ（１，２）のゲート・ソース間電圧から前記一対の入力ＭＯＳトランジスタ（１，２）の閾値電圧を引いた値が温度に対して一定になるように前記電流源（５）の電流を制御することを特徴とする。（図３；実施例２） According to a fourth aspect of the present invention, in the first aspect of the present invention, the bias circuit (14) is configured such that the pair of inputs is determined from a gate-source voltage of the pair of input MOS transistors (1, 2). The current of the current source (5) is controlled so that the value obtained by subtracting the threshold voltage of the MOS transistors (1, 2) is constant with respect to temperature. (FIG. 3; Example 2)

また、請求項５に記載の発明は、請求項４に記載の発明において、前記バイアス回路（１４）は、前記差動増幅回路（１２）の前記第一の電源端子（１１）にソース（Ｓ６）が接続された第６のＭＯＳトラジスタ（３０）と、該第６のＭＯＳトラジスタ（２０）のゲート（Ｇ６）及びドレイン（Ｄ６）に接続された抵抗（Ｒ３１）と、該抵抗（Ｒ３１）に接続され、前記差動増幅回路（１２）の前記第二の電源端子（１０）に接続され、抵抗値と電流値の積が一定であるような電流値を有する電流源（３２）とからなり、前記差動増幅回路（１２）の前記電流源（５）が前記抵抗（Ｒ３１）と前記定電流源（３２）の中間点に接続されていることを特徴とする。（図３；実施例２） According to a fifth aspect of the present invention, in the fourth aspect of the present invention, the bias circuit (14) includes a source (S6) connected to the first power supply terminal (11) of the differential amplifier circuit (12). ) Connected to the sixth MOS transistor (30), the resistor (R31) connected to the gate (G6) and the drain (D6) of the sixth MOS transistor (20), and the resistor (R31) And a current source (32) connected to the second power supply terminal (10) of the differential amplifier circuit (12) and having a current value such that the product of the resistance value and the current value is constant. The current source (5) of the differential amplifier circuit (12) is connected to an intermediate point between the resistor (R31) and the constant current source (32). (FIG. 3; Example 2)

また、請求項６に記載の発明は、請求項５に記載の発明において、前記定電流源（３２）は、前記差動増幅回路（１２）の前記電流源（５）にドレイン（Ｄ７）が接続され、ソース（Ｓ７）が前記差動増幅回路（１２）の前記第二の電源端子（１０）に接続された第７のＭＯＳトラジスタ（４０）と、該第７のＭＯＳトラジスタ（４０）のゲート（Ｇ７）にゲート（Ｇ８）及びドレイン（Ｄ８）が接続され、ソース（Ｓ８）が前記差動増幅回路（１２）の前記第二の電源端子（１０）に接続された第８のＭＯＳトラジスタ（４１）と、該第８のＭＯＳトラジスタ（４１）のドレイン（Ｄ８）に一端が接続され、前記差動増幅回路（１２）の前記第一の電源端子（１１）に他端が接続され、前記抵抗（Ｒ３１）と同じ材料の抵抗（Ｒ４２）とからなり、前記第７のＭＯＳトラジスタ（４０）と前記第８のＭＯＳトラジスタ（４１）とがカレントミラー回路を構成していることを特徴とする。（図４；実施例２） According to a sixth aspect of the present invention, in the fifth aspect of the present invention, the constant current source (32) includes a drain (D7) connected to the current source (5) of the differential amplifier circuit (12). A seventh MOS transistor (40) connected and having a source (S7) connected to the second power supply terminal (10) of the differential amplifier circuit (12); and a seventh MOS transistor (40) An eighth MOS transistor in which a gate (G8) and a drain (D8) are connected to the gate (G7), and a source (S8) is connected to the second power supply terminal (10) of the differential amplifier circuit (12). (41) and one end connected to the drain (D8) of the eighth MOS transistor (41), and the other end connected to the first power supply terminal (11) of the differential amplifier circuit (12), Resistance (R42) of the same material as the resistance (R31) Becomes the first 7 MOS Torajisuta (40) and said eighth MOS Torajisuta (41) is characterized in that it constitutes a current mirror circuit. (FIG. 4; Example 2)

本発明によれば、少なくとも一対の入力ＭＯＳトランジスタと電流源と第一の電源端子と第二の電源端子とを有する差動増幅回路を備えた演算増幅器において、オフセット温度ドリフトが小さくなるように、電流源の電流を制御するバイアス回路を差動増幅回路の電流源に接続したので、ランダムなオフセットドリフト電圧がある場合でも、大規模な回路にすることなく、また、クロック信号を使うことなくオフセット温度ドリフトの小さい演算増幅器を提供できる。 According to the present invention, in an operational amplifier including a differential amplifier circuit having at least a pair of input MOS transistors, a current source, a first power supply terminal, and a second power supply terminal, the offset temperature drift is reduced. Since the bias circuit that controls the current of the current source is connected to the current source of the differential amplifier circuit, even if there is a random offset drift voltage, it is possible to offset without using a large-scale circuit or using a clock signal. An operational amplifier with a small temperature drift can be provided.

以下、図面を参照して本発明の実施の形態について説明する。
図１は、代表的な演算増幅器の初段アンプに使用される差動増幅回路の回路図である。図中符号１乃至５はＭＯＳトランジスタで、ＭＯＳトランジスタ１，２は入力ＭＯＳトランジスタ、ＭＯＳトランジスタ３，４はロードＭＯＳトランジスタ、ＭＯＳトランジスタ５は電流源ＭＯＳトランジスタを示している。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a circuit diagram of a differential amplifier circuit used in a first-stage amplifier of a typical operational amplifier. In the figure, reference numerals 1 to 5 are MOS transistors, MOS transistors 1 and 2 are input MOS transistors, MOS transistors 3 and 4 are load MOS transistors, and MOS transistor 5 is a current source MOS transistor.

この差動増幅回路１２の具体的には、ＭＯＳトランジスタ５のソースは、正の電源端子１１に接続し、ＭＯＳトランジスタ５のゲートに接続されたバイアス端子９は、電流を制御するためにバイアス電圧が供給され、ＭＯＳトランジスタ５のドレインは、ＭＯＳトランジスタ１，２のソースを共通接続した端子と接続されている。 Specifically, in the differential amplifier circuit 12, the source of the MOS transistor 5 is connected to the positive power supply terminal 11, and the bias terminal 9 connected to the gate of the MOS transistor 5 is a bias voltage for controlling the current. The drain of the MOS transistor 5 is connected to a terminal that commonly connects the sources of the MOS transistors 1 and 2.

ＭＯＳトランジスタ１，２のゲートに接続された端子６，７には、それぞれ入力信号が供給され、ＭＯＳトランジスタ２のドレインは、ＭＯＳトランジスタ４のドレインと接続され、この端子は同時に差動増幅回路の出力端子８となる。ＭＯＳトランジスタ４のソースは負の電源端子１０に接続され、ＭＯＳトランジスタ４のゲートは、ＭＯＳトランジスタ３のドレインとゲートを共通接続した端子に接続され、さらに、ＭＯＳトランジスタ１のドレインと接続され、ＭＯＳトランジスタ３のソースは、負の電源端子１０に接続されている。 Input signals are respectively supplied to terminals 6 and 7 connected to the gates of the MOS transistors 1 and 2, and the drain of the MOS transistor 2 is connected to the drain of the MOS transistor 4. It becomes the output terminal 8. The source of the MOS transistor 4 is connected to the negative power supply terminal 10, the gate of the MOS transistor 4 is connected to the terminal where the drain and gate of the MOS transistor 3 are connected in common, and further connected to the drain of the MOS transistor 1. The source of the transistor 3 is connected to the negative power supply terminal 10.

図１に示した差動増幅回路１２は、単体で演算増幅器とすることも可能であるが、通常は、出力増幅器と合わせて構成することで演算増幅器を形成する。この場合、演算増幅器のオフセット電圧は、初段アンプとして使用される差動増幅回路１２のオフセット電圧が演算増幅器のオフセットを決定する。したがって、演算増幅器のオフセットを解析するには、図１に示した差動増幅回路１２のオフセット電圧を解析すればよい。 Although the differential amplifier circuit 12 shown in FIG. 1 can be a single operational amplifier, the operational amplifier is normally formed by combining it with an output amplifier. In this case, the offset voltage of the operational amplifier is determined by the offset voltage of the differential amplifier circuit 12 used as the first-stage amplifier. Therefore, in order to analyze the offset of the operational amplifier, the offset voltage of the differential amplifier circuit 12 shown in FIG. 1 may be analyzed.

図１に示した差動増幅回路１２のオフセット電圧Ｖｏｓは、入力ＭＯＳトランジスタ対１，２及び負荷（ロード）ＭＯＳトランジスタ対３，４のミスマッチによって生ずるものであり、このオフセット電圧Ｖｏｓは、（１）式に示すように解析的に求めることができる。
Ｖｏｓ＝ΔＶ₁＋（ｇｍ₃／ｇｍ₁）ΔＶ₃＋（１／２）（Ｖｇｓ₁−Ｖｔｈ₁）［｛Δ（Ｗ₃／Ｌ₃）／（Ｗ₃／Ｌ₃）＋Δμ₃／μ₃＋ΔＣｏｘ₃／Ｃｏｘ₃｝−｛Δ（Ｗ₁／Ｌ₁）／（Ｗ₁／Ｌ₁）＋Δμ₁／μ₁＋ΔＣｏｘ₁／Ｃｏｘ₁｝］・・・（１）
ここで、ｇｍ_jはＭＯＳトランジスタｊ（ｊ＝１〜４）のトランスコンダクタンス値、Ｖｇｓ₁はＭＯＳトランジスタ１のゲート・ソース間電圧、Ｖｔｈ_jはＭＯＳトランジスタｊ（ｊ＝１〜４）の閾値電圧、Ｗ_j、Ｌ_jはそれぞれＭＯＳトランジスタｊ（ｊ＝１〜４）のチャネル幅およびチャネル長、μ_jはＭＯＳトランジスタｊ（ｊ＝１〜４）のキャリア移動度、Ｃｏｘ_jはＭＯＳトランジスタｊ（ｊ＝１〜４）のゲート容量である。またΔで表示された記号は、以下のようにデバイスパラメータのミスマッチ、すなわち、対を形成するＭＯＳトランジスタの性能のずれの量を表している。
ΔＶ₁＝Ｖｔｈ₁−Ｖｔｈ₂ ・・・（２）
ΔＶ₃＝Ｖｔｈ₃−Ｖｔｈ₄ ・・・（３）
Δ（Ｗ₁／Ｌ₁）＝（Ｗ₁／Ｌ₁）−（Ｗ₂／Ｌ₂）・・・（４）
Δ（Ｗ₃／Ｌ₃）＝（Ｗ₃／Ｌ₃）−（Ｗ₄／Ｌ₄）・・・（５）
Δμ₁＝μ₁−μ₂ ・・・（６）
Δμ₃＝μ₃−μ₄ ・・・（７）
ΔＣｏｘ₁＝Ｃｏｘ₁−Ｃｏｘ₂ ・・・（８）
ΔＣｏｘ₃＝Ｃｏｘ₃−Ｃｏｘ₄ ・・・（９） The offset voltage Vos of the differential amplifier circuit 12 shown in FIG. 1 is caused by a mismatch between the input MOS transistor pair 1 and 2 and the load (load) MOS transistor pair 3 and 4. This offset voltage Vos is (1 ) Can be obtained analytically as shown in the equation.
Vos = ΔV ₁ + (gm ₃ / gm ₁ ) ΔV ₃ + (1/2) (Vgs ₁ −Vth ₁ ) [{Δ (W ₃ / L ₃ ) / (W ₃ / L ₃ ) + Δμ ₃ / μ ₃ + ΔCox ₃ / Cox ₃ } − {Δ (W ₁ / L ₁ ) / (W ₁ / L ₁ ) + Δμ ₁ / μ ₁ + ΔCox ₁ / Cox ₁ }] (1)
Here, gm _j is a transconductance value of the MOS transistor j (j = 1 to 4), Vgs ₁ is a gate-source voltage of the MOS transistor 1, and Vth _j is a threshold voltage of the MOS transistor j (j = 1 to 4). , W _j and L _j are the channel width and channel length of the MOS transistor j (j = 1 to 4), μ _j is the carrier mobility of the MOS transistor j (j = 1 to 4), and Cox _j is the MOS transistor j ( j = 1 to 4). Further, a symbol represented by Δ represents a device parameter mismatch, that is, an amount of performance deviation of the MOS transistors forming the pair as follows.
ΔV ₁ = Vth ₁ −Vth ₂ (2)
ΔV ₃ = Vth ₃ −Vth ₄ (3)
Δ (W ₁ / L ₁ ) = (W ₁ / L ₁ ) − (W ₂ / L ₂ ) (4)
Δ (W ₃ / L ₃ ) = (W ₃ / L ₃ ) − (W ₄ / L ₄ ) (5)
Δμ ₁ = μ ₁ −μ ₂ (6)
Δμ ₃ = μ ₃ −μ ₄ (7)
ΔCox ₁ = Cox ₁ −Cox ₂ (8)
ΔCox ₃ = Cox ₃ −Cox ₄ (9)

このオフセット電圧Ｖｏｓの（１）式は、非特許文献２の５０８ページ（６．６９式）をさらに詳細に解析して求めたものである。このオフセット電圧Ｖｏｓを表す式（１）よりオフセット電圧の温度ドリフト値を解析することができる。 The expression (1) of the offset voltage Vos is obtained by further analyzing page 508 (expression 6.69) of Non-Patent Document 2. The temperature drift value of the offset voltage can be analyzed from the expression (1) representing the offset voltage Vos.

（１）式において、ΔＶ_j＝Ｖｔｈ_j−Ｖｔｈ_j+1（ｊ＝１，３）、Δ（Ｗ_j／Ｌ_j）、ΔＣｏｘ_j（ｊ＝１〜４）は温度に依存しない。また、移動度μ_ｊ（ｊ＝１，３）と移動度のミスマッチΔμ_ｊ（ｊ＝１，３）は、温度依存性があるが、その比であるΔμ_ｊ／μ_ｊ（ｊ＝１，３）は、温度依存性を打ち消しあうため温度依存性がない。同様に、ｇｍ１、ｇｍ３も温度依存性があるが、その比である（ｇｍ₃／ｇｍ₁）は、温度依存性を打ち消しあうため温度依存性はない。したがって、式（１）において温度依存性があるのは、ＭＯＳトランジスタ１のゲート・ソース間電圧Ｖｇｓ₁と閾値電圧Ｖｔｈ₁の差（Ｖｇｓ₁−Ｖｔｈ₁）のみである。このゲート・ソース間電圧Ｖｇｓ₁と閾値電圧Ｖｔｈ₁の差（Ｖｇｓ₁−Ｖｔｈ₁）にかかる係数［｛Δ（Ｗ₃／Ｌ₃）／（Ｗ₃／Ｌ₃）＋Δμ₃／μ₃＋ΔＣｏｘ₃／Ｃｏｘ₃｝−｛Δ（Ｗ₁／Ｌ₁）／（Ｗ₁／Ｌ₁）＋Δμ₁／μ₁＋ΔＣｏｘ₁／Ｃｏｘ₁｝］は温度依存性がないが、その符号と大きさはデバイスのミスマッチに依存するので、ランダムな値になる。それ故にＭＯＳトランジスタで構成される演算増幅器の温度ドリフト値はランダムになり、その補正は簡単にできなかった。ＭＯＳトランジスタに流れる電流Ｉ₁と（Ｖｇｓ₁−Ｖｔｈ₁）の関係は、次式で表すことができる。
Ｉ₁＝（Ｗ₁／Ｌ₁）（μ₁Ｃｏｘ₁／２）（Ｖｇｓ₁−Ｖｔｈ₁）² ・・・（１０） In the equation (1), ΔV _j = Vth _j −Vth _{j + 1} (j = 1, 3), Δ (W _j / L _j ), ΔCox _j (j = 1 to 4) does not depend on the temperature. Further, the mobility μ _j (j = 1, 3) and the mobility mismatch Δμ _j (j = 1, 3) are temperature-dependent, but the ratio Δμ _j / μ _j (j = 1, 1). 3) has no temperature dependence because the temperature dependence is canceled out. Similarly, gm1 and gm3 also have temperature dependency, but the ratio (gm ₃ / gm ₁ ) cancels the temperature dependency and has no temperature dependency. Therefore, only the difference (Vgs ₁ −Vth ₁ ) between the gate-source voltage Vgs ₁ and the threshold voltage Vth ₁ of the MOS transistor 1 has temperature dependence in the equation (1). A coefficient [{Δ (W ₃ / L ₃ ) / (W ₃ / L ₃ ) + Δμ ₃ / μ ₃ + ΔCox _{3] related to} the difference (Vgs ₁ −Vth ₁ ) between the gate-source voltage Vgs ₁ and the threshold voltage Vth ₁ / Cox ₃ } − {Δ (W ₁ / L ₁ ) / (W ₁ / L ₁ ) + Δμ ₁ / μ ₁ + ΔCox ₁ / Cox ₁ }] is not temperature dependent, but the sign and size are Because it depends on the mismatch, it becomes a random value. Therefore, the temperature drift value of the operational amplifier composed of MOS transistors becomes random, and the correction cannot be easily performed. The relationship between the current I ₁ flowing through the MOS transistor and (Vgs ₁ −Vth ₁ ) can be expressed by the following equation.
_{_{I 1 = (W 1 / L}} 1) (μ 1 Cox 1/2) (Vgs 1 -Vth 1) 2 ··· (10)

（１０）式において、温度依存性があるのは、キャリア移動度μ₁のみである。ここで、ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓ₁と閾値電圧Ｖｔｈ₁の差（Ｖｇｓ₁−Ｖｔｈ₁）が温度に関係なくいつも一定になるように電流を制御することができれば（１）式より、Ｖｏｓは温度依存性が存在しない。または、ＭＯＳトランジスタに流れる電流Ｉ₁がキャリア移動度μ₁は、温度に比例するように制御することができれば（１０）式より（Ｖｇｓ₁−Ｖｔｈ₁）が一定となって（１）式より、Ｖｏｓは温度依存性が存在しない。 In the equation (10), only the carrier mobility μ ₁ has temperature dependency. Here, if the current can be controlled so that the difference (Vgs ₁ −Vth ₁ ) between the gate-source voltage Vgs ₁ of the MOS transistor and the threshold voltage Vth ₁ is always constant regardless of the temperature, the equation (1) Vos has no temperature dependence. Alternatively, if the current I ₁ flowing through the MOS transistor can be controlled so that the carrier mobility μ ₁ is proportional to the temperature, (Vgs ₁ −Vth ₁ ) becomes constant from the equation (10) and from the equation (1). Vos has no temperature dependence.

次に、具体的なオフセット温度ドリフト依存性のない本発明の演算増幅器の各実施例について説明する。 Next, each embodiment of the operational amplifier of the present invention without specific offset temperature drift dependency will be described.

＜実施例１＞
図２は、本発明に係る演算増幅器の実施例１を説明するための回路図で、本実施例１の演算増幅器は、入力ＭＯＳトランジスタ１，２に流れる電流Ｉ₁が、入力ＭＯＳトランジスタ１，２のキャリア移動度μ₁の温度に比例するように制御するバイアス回路１３を備えている。 <Example 1>
FIG. 2 is a circuit diagram for explaining the first embodiment of the operational amplifier according to the present invention. In the operational amplifier of the first embodiment, the current I ₁ flowing through the input MOS transistors 1 and 2 The bias circuit 13 is controlled to be proportional to the temperature of the carrier mobility μ ₁ of 2.

本実施例１の演算増幅器は、ＭＯＳトランジスタ１乃至５及び２０乃至２４と、第１の演算増幅器２５と、第１の入力端子６と、第２の入力端子７と、出力端子８と、バイアス端子９と、基準電圧端子２６とを備えている。なお、ＭＯＳトランジスタ１乃至５から構成される差動増幅回路１２は、図１で説明した差動増幅回路１２と同じであるため、以下における差動増幅回路１２の説明は省略してある。 The operational amplifier according to the first embodiment includes MOS transistors 1 to 5 and 20 to 24, a first operational amplifier 25, a first input terminal 6, a second input terminal 7, an output terminal 8, and a bias. A terminal 9 and a reference voltage terminal 26 are provided. The differential amplifier circuit 12 including the MOS transistors 1 to 5 is the same as the differential amplifier circuit 12 described with reference to FIG.

本実施例１の演算増幅器は、少なくとも一対の入力ＭＯＳトランジスタ１，２と電流源５と正の電源端子１１と負の電源端子１０を有する差動増幅回路１２を備えている。電流源５の電流を制御するバイアス回路１３は、オフセット温度ドリフトが小さくなるように、差動増幅回路１２の電流源５に接続されている。 The operational amplifier according to the first embodiment includes a differential amplifier circuit 12 having at least a pair of input MOS transistors 1 and 2, a current source 5, a positive power supply terminal 11, and a negative power supply terminal 10. The bias circuit 13 that controls the current of the current source 5 is connected to the current source 5 of the differential amplifier circuit 12 so that the offset temperature drift is reduced.

また、バイアス回路１３は、電流源５から一対の入力ＭＯＳトランジスタ１，２に供給する電流の温度特性と、この一対の入力ＭＯＳトランジスタ１，２のキャリア移動度の温度特性が等しくなるように、電流源５の電流を制御するように構成されている。 Further, the bias circuit 13 is configured so that the temperature characteristic of the current supplied from the current source 5 to the pair of input MOS transistors 1 and 2 is equal to the temperature characteristic of the carrier mobility of the pair of input MOS transistors 1 and 2. The current of the current source 5 is controlled.

また、バイアス回路１３は、第１乃至第５のＭＯＳトラジスタ２０乃至２４と、第１の演算増幅器２５とを備えている。第１のＭＯＳトラジスタ２０のソースＳ１は、差動増幅回路１２の正の電源端子１１に接続され、ゲートＧ１は負の電源端子１０に接続されている。第２のＭＯＳトラジスタ２１のソースＳ２は、第１のＭＯＳトラジスタ２０のドレインＤ１に接続されている。 The bias circuit 13 includes first to fifth MOS transistors 20 to 24 and a first operational amplifier 25. The source S1 of the first MOS transistor 20 is connected to the positive power supply terminal 11 of the differential amplifier circuit 12, and the gate G1 is connected to the negative power supply terminal 10. The source S 2 of the second MOS transistor 21 is connected to the drain D 1 of the first MOS transistor 20.

第１の演算増幅器２５の出力端子は、第２のＭＯＳトラジスタ２１のゲートＧ１に接続され、非反転入力端子は基準電圧端子２６に接続され、反転入力端子は第１のＭＯＳトラジスタ２０のドレインＤ１に接続されている。この非反転入力端子２６には、一定電圧Ｖ２６が供給されている。 The output terminal of the first operational amplifier 25 is connected to the gate G 1 of the second MOS transistor 21, the non-inverting input terminal is connected to the reference voltage terminal 26, and the inverting input terminal is the drain D 1 of the first MOS transistor 20. It is connected to the. The non-inverting input terminal 26 is supplied with a constant voltage V26.

第３のＭＯＳトラジスタ２２のドレインＤ３及びゲートＧ３は、第２のＭＯＳトラジスタ２１のドレインＤ２に接続され、ソースＳ３は負の電源端子１０に接続されている。第４のＭＯＳトラジスタ２３のゲートＧ４は、第３のＭＯＳトラジスタ２２のゲートＧ３及びドレインＤ３に接続され、ソースＳ４は負の電源端子１０に接続されている。 The drain D3 and gate G3 of the third MOS transistor 22 are connected to the drain D2 of the second MOS transistor 21, and the source S3 is connected to the negative power supply terminal 10. The gate G4 of the fourth MOS transistor 23 is connected to the gate G3 and the drain D3 of the third MOS transistor 22, and the source S4 is connected to the negative power supply terminal 10.

第５のＭＯＳトラジスタ２４のドレインＤ５は、第４のＭＯＳトラジスタ２３のドレインＤ４に接続され、ゲートＧ５は差動増幅回路１２の電流源５に接続され、ソースＳ５は正の電源端子１１に接続されている。 The drain D5 of the fifth MOS transistor 24 is connected to the drain D4 of the fourth MOS transistor 23, the gate G5 is connected to the current source 5 of the differential amplifier circuit 12, and the source S5 is connected to the positive power supply terminal 11. Has been.

なお、図２に示した回路は、演算増幅器として機能するもので、通常の演算増幅器のように差動増幅回路１２の後段に出力増幅回路を備えていても本発明の目的であるオフセット温度ドリフト性能に影響はない。 The circuit shown in FIG. 2 functions as an operational amplifier. Even if an output amplifier circuit is provided at the subsequent stage of the differential amplifier circuit 12 as in a normal operational amplifier, the offset temperature drift that is the object of the present invention is provided. There is no impact on performance.

次に、図２に示した演算増幅器の回路動作について説明する。
第１の演算増幅器２５は、ＭＯＳトランジスタ２１と組み合わせることで負帰還ループを形成しているので、端子２７の電圧は、端子２６の電圧Ｖ２６に等しくなる。ここで電圧Ｖ２６の値としてＶｄｄ−Ｖ２６がＶｄｄ−Ｖｓｓ−Ｖｔｈに比べて十分小さい場合、ＭＯＳトランジスタ２０は線形領域で動作する。この場合のＭＯＳトランジスタ２０の電流・電圧特性を次式で表す。
Ｉｄｓ＝（Ｗ／Ｌ）（μＣｏｘ）（Ｖｇｓ−Ｖｔｈ−０．５Ｖｄｓ）Ｖｄｓ
・・・（１１）
ここで、Ｖｄｓ（＝Ｖｄ−Ｖｓ）はＶｄ＝Ｖ２６であるので
Ｖｄｓ＝Ｖ２６−Ｖｄｄ・・・（１２）
となる。ＶｄｓがＶｇｓ−Ｖｔｈに比べて十分小さい時、（１１）式は（１３）式のように簡略化できる。
Ｉｄｓ＝（Ｗ／Ｌ）（μＣｏｘ）（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ・・・（１３） Next, the circuit operation of the operational amplifier shown in FIG. 2 will be described.
Since the first operational amplifier 25 is combined with the MOS transistor 21 to form a negative feedback loop, the voltage at the terminal 27 becomes equal to the voltage V26 at the terminal 26. Here, when Vdd−V26 is sufficiently smaller than Vdd−Vss−Vth as the value of the voltage V26, the MOS transistor 20 operates in a linear region. The current / voltage characteristics of the MOS transistor 20 in this case are expressed by the following equations.
Ids = (W / L) (μCox) (Vgs−Vth−0.5Vds) Vds
(11)
Here, since Vds (= Vd−Vs) is Vd = V26, Vds = V26−Vdd (12)
It becomes. When Vds is sufficiently smaller than Vgs−Vth, equation (11) can be simplified as equation (13).
Ids = (W / L) (μCox) (Vgs−Vth) Vds (13)

（１３）式によれば、ＭＯＳトランジスタ２０に流れる電流は、ＭＯＳトランジスタのキャリア移動度μ以外の項は、温度に対して依存しないいつも一定な値にある。したがって、ＭＯＳトランジスタ２０を流れる電流Ｉｄｓは、移動度μに比例する。この電流Ｉｄｓは、ＭＯＳトランジスタ２２，２３で形成されるカレントミラー回路とＭＯＳトランジスタ２４，５で形成されるカレントミラーによって、差動増幅回路の入力トランジスタに流れる電流もまた、ＭＯＳトランジスタ２０のキャリア移動度μに比例する。したがって、（１）式で表したように、この回路のオフセット電圧は温度によらずにいつも一定になる。 According to the equation (13), the current flowing through the MOS transistor 20 is always a constant value that does not depend on the temperature except for the carrier mobility μ of the MOS transistor. Therefore, the current Ids flowing through the MOS transistor 20 is proportional to the mobility μ. This current Ids is generated by the current mirror circuit formed by the MOS transistors 22 and 23 and the current mirror formed by the MOS transistors 24 and 5, and the current flowing in the input transistor of the differential amplifier circuit is also the carrier movement of the MOS transistor 20. Proportional to degree μ. Therefore, as expressed by equation (1), the offset voltage of this circuit is always constant regardless of the temperature.

＜実施例２＞
図３は、本発明に係る演算増幅器の実施例２を説明するための回路図で、本実施例２の演算増幅器は、入力ＭＯＳトランジスタ１，２のゲート・ソース間電圧Ｖｇｓ₁と閾値電圧Ｖｔｈ₁の差（Ｖｇｓ₁−Ｖｔｈ₁）が温度に関係なくいつも一定になるように電流を制御することができるバイアス回路１４を備えている。 <Example 2>
FIG. 3 is a circuit diagram for explaining an operational amplifier according to a second embodiment of the present invention. The operational amplifier according to the second embodiment has a gate-source voltage Vgs ₁ and a threshold voltage Vth of the input MOS transistors 1 and 2. _A bias circuit 14 is provided that can control the current so that the difference of ₁ (Vgs ₁ −Vth ₁ ) is always constant regardless of the temperature.

本実施例２の演算増幅器は、ＭＯＳトランジスタ１乃至５、３０と、抵抗Ｒ３１と、電流源３２と、第１の入力端子６と、第２の入力端子７と、出力端子８と、バイアス端子９とを備えている。なお、ＭＯＳトランジスタ１乃至５から構成される差動増幅回路１２は、図１で説明した差動増幅回路１２と同じであるため、以下における差動増幅回路１２の説明は省略してある。 The operational amplifier according to the second embodiment includes MOS transistors 1 to 5 and 30, a resistor R31, a current source 32, a first input terminal 6, a second input terminal 7, an output terminal 8, and a bias terminal. 9 and. The differential amplifier circuit 12 including the MOS transistors 1 to 5 is the same as the differential amplifier circuit 12 described with reference to FIG.

本実施例２の演算増幅器は、少なくとも一対の入力ＭＯＳトランジスタ１，２と電流源５と正の電源端子１１と負の電源端子１０を有する差動増幅回路１２を備えている。電流源５の電流を制御するバイアス回路１４は、オフセット温度ドリフトが小さくなるように、差動増幅回路１２の電流源５に接続されている。 The operational amplifier according to the second embodiment includes a differential amplifier circuit 12 having at least a pair of input MOS transistors 1 and 2, a current source 5, a positive power supply terminal 11, and a negative power supply terminal 10. The bias circuit 14 that controls the current of the current source 5 is connected to the current source 5 of the differential amplifier circuit 12 so that the offset temperature drift is reduced.

また、バイアス回路１４は、一対の入力ＭＯＳトランジスタ（１，２）のゲート・ソース間電圧から一対の入力ＭＯＳトランジスタ１，２の閾値電圧を引いた値が温度に対して一定になるように電流源５の電流を制御するように構成されている。 In addition, the bias circuit 14 supplies a current so that a value obtained by subtracting the threshold voltage of the pair of input MOS transistors 1 and 2 from the gate-source voltage of the pair of input MOS transistors (1, 2) is constant with respect to temperature. It is configured to control the current of the source 5.

また、バイアス回路１４は、差動増幅回路１２の正の電源端子１１にソースＳ６が接続された第６のＭＯＳトラジスタ３０と、この第６のＭＯＳトラジスタ２０のゲートＧ６及びドレインＤ６に接続された抵抗Ｒ３１と、この抵抗Ｒ３１に接続され、差動増幅回路１２の負の電源端子１０に接続された電流源３２とから構成されている。また、差動増幅回路１２の電流源５は、抵抗Ｒ３１と電流源３２の中間点に接続されている。 The bias circuit 14 is connected to the sixth MOS transistor 30 having the source S6 connected to the positive power supply terminal 11 of the differential amplifier circuit 12, and to the gate G6 and the drain D6 of the sixth MOS transistor 20. The resistor R31 is connected to the resistor R31, and the current source 32 is connected to the negative power supply terminal 10 of the differential amplifier circuit 12. The current source 5 of the differential amplifier circuit 12 is connected to an intermediate point between the resistor R31 and the current source 32.

なお、図３に示した回路は、演算増幅器として機能するので、通常の演算増幅器のように差動増幅回路１２の後段に出力増幅回路を備えていても本発明の目的であるオフセット温度ドリフト性能に影響はない。 Since the circuit shown in FIG. 3 functions as an operational amplifier, the offset temperature drift performance that is the object of the present invention is provided even if an output amplifier circuit is provided in the subsequent stage of the differential amplifier circuit 12 as in a normal operational amplifier. There is no effect.

次に、図３に示した演算増幅器の回路動作について説明する。
ＭＯＳトランジスタ３０の（Ｗ／Ｌ）は十分大きい値を選択して、そのゲート・ソース間電圧が、ＭＯＳトランジスタ３０の閾値電圧Ｖｔｈに等しくなるようにする。この時、ＭＯＳトランジスタは、強反転動作域でなく、弱反転動作域で動作していることになる。この結果、端子３３の電圧はＶｄｄ−Ｖｔｈとなる。抵抗値Ｒ３１を有した抵抗３１には電流源３２から電流Ｉ３２が流れているので、抵抗の両端子間には電圧Ｉ３２・Ｒ３１が発生する。 Next, the circuit operation of the operational amplifier shown in FIG. 3 will be described.
A sufficiently large value (W / L) of the MOS transistor 30 is selected so that the gate-source voltage becomes equal to the threshold voltage Vth of the MOS transistor 30. At this time, the MOS transistor is operating not in the strong inversion operation region but in the weak inversion operation region. As a result, the voltage at the terminal 33 becomes Vdd−Vth. Since the current I32 flows from the current source 32 to the resistor 31 having the resistance value R31, a voltage I32 · R31 is generated between both terminals of the resistor.

したがって、端子３４の電圧は、Ｖｄｄ−Ｖｔｈ−Ｉ３２・Ｒ３１となる。この端子３４の電圧が、ＭＯＳトランジスタ５のゲートに供給されるのでＭＯＳトランジスタ５に印加するゲート・ソース間電圧Ｖｇｓと閾値電圧Ｖｔｈの差はＩ３２・Ｒ３１となる。ここでＩ３２・Ｒ３１が、温度に依存せずいつも一定になるようにすれば、入力ＭＯＳトランジスタ１，２のゲート電圧Ｖｇｓ、閾値電圧Ｖｔｈの差（Ｖｇｓ−Ｖｔｈ）もまた温度に依存せずにいつも一定になる。 Therefore, the voltage at the terminal 34 is Vdd−Vth−I32 · R31. Since the voltage of the terminal 34 is supplied to the gate of the MOS transistor 5, the difference between the gate-source voltage Vgs applied to the MOS transistor 5 and the threshold voltage Vth is I32 · R31. If I32 · R31 is always constant without depending on the temperature, the difference between the gate voltage Vgs and the threshold voltage Vth (Vgs−Vth) of the input MOS transistors 1 and 2 also does not depend on the temperature. Always constant.

図４は、図３に示した電流源３２の回路図で、Ｉ３２・Ｒ３１がいつも一定になるような具体的な回路例を示している。図４において、符号３０，４０，４１は、ＭＯＳトランジスタで、符号３１，４２は抵抗を示している。なお、ＭＯＳトランジスタ３０及び抵抗３１については、図３に示したＭＯＳトランジスタ及び抵抗と同一であるため、以下における説明は省略してある。 FIG. 4 is a circuit diagram of the current source 32 shown in FIG. 3 and shows a specific circuit example in which I32 · R31 is always constant. In FIG. 4, reference numerals 30, 40, and 41 are MOS transistors, and reference numerals 31 and 42 indicate resistors. The MOS transistor 30 and the resistor 31 are the same as the MOS transistor and the resistor shown in FIG.

電流源３２は、第７のＭＯＳトラジスタ４０と第８のＭＯＳトラジスタ４１とを備えている。第７のＭＯＳトラジスタ４０のドレインＤ７は、差動増幅回路１２の電流源５に接続され、ソースＳ７は差動増幅回路１２の負の電源端子１０に接続されている。 The current source 32 includes a seventh MOS transistor 40 and an eighth MOS transistor 41. The drain D7 of the seventh MOS transistor 40 is connected to the current source 5 of the differential amplifier circuit 12, and the source S7 is connected to the negative power supply terminal 10 of the differential amplifier circuit 12.

第８のＭＯＳトラジスタ４１のゲートＧ８及びドレインＤ８は、第７のＭＯＳトラジスタ４０のゲートＧ７に接続され、ソースＳ８は差動増幅回路１２の負の電源端子１０に接続されている。 The gate G8 and the drain D8 of the eighth MOS transistor 41 are connected to the gate G7 of the seventh MOS transistor 40, and the source S8 is connected to the negative power supply terminal 10 of the differential amplifier circuit 12.

抵抗Ｒ４２の一端は、第８のＭＯＳトラジスタ４１のドレインＤ８に接続され、抵抗Ｒ４２の他端は、差動増幅回路１２の正の電源端子１１に接続されている。 One end of the resistor R42 is connected to the drain D8 of the eighth MOS transistor 41, and the other end of the resistor R42 is connected to the positive power supply terminal 11 of the differential amplifier circuit 12.

第７のＭＯＳトラジスタ４０と第８のＭＯＳトラジスタ４１とはカレントミラー回路を構成しており、それぞれのＭＯＳトランジスタに流れる電流は比例関係にある。ＭＯＳトランジスタ４１に流れる電流は抵抗Ｒ４２を流れる電流に等しい。抵抗Ｒ４２を流れる電流Ｉ４２は（１４）式で表すことができる。
Ｉ４２＝（Ｖｄｄ−Ｖ４３）／Ｒ４２・・・（１４）
ここでＶ４３は端子４３の電圧、Ｒ４２は抵抗４２の抵抗値である。Ｖ４３はＭＯＳトランジスタのゲート電圧であるがＶｄｄがＶ４３に比べて十分大きい場合、Ｖｄｄ−Ｖ４３は温度依存性が極めて小さくなるので温度依存性を無視できる。ＭＯＳトランジスタ４０に流れる電流Ｉ４０は、対をなすＭＯＳトランジスタ４１とのカレントミラー比で決まるが簡単にするためにカレントミラー比を１とする。すると抵抗３１に流れる電流Ｉ３２は（１５）式で表すことができる。
Ｉ３２＝Ｉ４２＝（Ｖｄｄ−Ｖ４３）／Ｒ４２・・・（１５）
ここでＩ３２・Ｒ３１の値は（１５）式より（１６）のようになる。
Ｉ３２・Ｒ３１＝（Ｖｄｄ−Ｖ４３）（Ｒ３１／Ｒ４２）・・・（１６） The seventh MOS transistor 40 and the eighth MOS transistor 41 constitute a current mirror circuit, and the currents flowing through the respective MOS transistors are in a proportional relationship. The current flowing through the MOS transistor 41 is equal to the current flowing through the resistor R42. The current I42 flowing through the resistor R42 can be expressed by equation (14).
I42 = (Vdd−V43) / R42 (14)
Here, V43 is the voltage of the terminal 43, and R42 is the resistance value of the resistor 42. V43 is the gate voltage of the MOS transistor, but when Vdd is sufficiently larger than V43, the temperature dependency of Vdd-V43 becomes extremely small, so that the temperature dependency can be ignored. The current I40 flowing through the MOS transistor 40 is determined by the current mirror ratio with the paired MOS transistor 41, but the current mirror ratio is 1 for simplicity. Then, the current I32 flowing through the resistor 31 can be expressed by equation (15).
I32 = I42 = (Vdd−V43) / R42 (15)
Here, the value of I32 · R31 is as shown in (16) from the equation (15).
I32 · R31 = (Vdd−V43) (R31 / R42) (16)

抵抗Ｒ３１と抵抗Ｒ４２に同じ材料を使用すれば、両者の温度特性は同じであるので、これらの抵抗比Ｒ３１／Ｒ４２は、温度に依存せずいつも一定になる。また、（Ｖｄｄ−Ｖ４３）も温度依存性は無視できるので、（１６）式よりＩ３２・Ｒ３１は、電流源３２に図４に示すような回路１４を使用すれば、温度に依存せずいつも一定にすることができる。 If the same material is used for the resistor R31 and the resistor R42, the temperature characteristics of both are the same, so that the resistance ratio R31 / R42 is always constant regardless of the temperature. Further, since the temperature dependency of (Vdd−V43) is negligible, from the equation (16), if the circuit 14 as shown in FIG. 4 is used for the current source 32, I32 · R31 is always constant without depending on the temperature. Can be.

こうして図３に示した演算増幅器において、入力ＭＯＳトランジスタ１，２のゲート電圧Ｖｇｓ、閾値電圧Ｖｔｈの差（Ｖｇｓ−Ｖｔｈ）もまた温度に依存せずにいつも一定になる。従って、（１）式よりオフセット電圧は温度に対していつも一定になる。 Thus, in the operational amplifier shown in FIG. 3, the difference (Vgs−Vth) between the gate voltage Vgs and the threshold voltage Vth of the input MOS transistors 1 and 2 is also always constant without depending on the temperature. Therefore, the offset voltage is always constant with respect to temperature according to equation (1).

なお、本発明は、オフセットドリフトがゼロあるいは小さい演算増幅器に関するものであり、オフセット電圧をゼロにするものではない。そこで従来から知られているオフセット電圧をゼロにする手法と組み合わせることで、全ての温度範囲にわたってオフセット電圧をゼロにすることができる。 The present invention relates to an operational amplifier with zero or small offset drift, and does not make the offset voltage zero. Therefore, the offset voltage can be made zero over the entire temperature range by combining with a conventionally known method of making the offset voltage zero.

オフセット電圧をゼロにするには、出荷前にオフセットがゼロになるように物理的切断を行うオフセットトリミング、又は出荷前かユーザーにおいて不揮発性メモリを用いてオフセット電圧値を不揮発メモリに記憶させて後に、演算増幅器の出力信号に記憶させた電圧を減算するなどの方法がある。 To make the offset voltage zero, offset trimming is performed so that the offset becomes zero before shipment, or the offset voltage value is stored in the nonvolatile memory before shipment or by the user using the nonvolatile memory. There is a method of subtracting the voltage stored in the output signal of the operational amplifier.

本発明の演算増幅器は、入力ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓ₁と閾値電圧Ｖｔｈ₁の差（Ｖｇｓ₁−Ｖｔｈ₁）が温度に関係なくいつも一定になるように電流を制御することができるので、オフセット電圧Ｖｏｓを表す（１）式によりオフセット温度依存性が存在しない。また、入力ＭＯＳトランジスタに流れる電流Ｉ₁がキャリア移動度μ₁は温度に比例するように制御することができるので、（１０）式及びオフセット電圧Ｖｏｓを表す（１）式によりオフセット温度依存性が存在しない。このような特性を実現するために、僅かな回路を追加するだけで実現できるので、安価でかつクロックによる変調歪のないオフセット電圧が小さい演算増幅器を提供できる。 The operational amplifier of the present invention can control the current so that the difference (Vgs ₁ −Vth ₁ ) between the gate-source voltage Vgs ₁ of the input MOS transistor and the threshold voltage Vth ₁ is always constant regardless of the temperature. Therefore, there is no offset temperature dependency according to the expression (1) representing the offset voltage Vos. Further, since the current I ₁ flowing through the input MOS transistor can be controlled so that the carrier mobility μ ₁ is proportional to the temperature, the offset temperature dependency is expressed by the equation (10) and the equation (1) representing the offset voltage Vos. not exist. In order to realize such a characteristic, it can be realized only by adding a few circuits, so that it is possible to provide an operational amplifier which is inexpensive and has a small offset voltage free from modulation distortion caused by a clock.

代表的な演算増幅器の初段アンプに使用される差動増幅回路の回路図である。It is a circuit diagram of a differential amplifier circuit used for the first stage amplifier of a typical operational amplifier. 本発明に係る演算増幅器の実施例１を説明するための回路図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram for explaining an operational amplifier according to a first embodiment of the present invention. 本発明に係る演算増幅器の実施例２を説明するための回路図である。It is a circuit diagram for demonstrating Example 2 of the operational amplifier which concerns on this invention. 図３に示した電流源の回路図である。FIG. 4 is a circuit diagram of the current source shown in FIG. 3. 従来の代表的なオートゼロアンプ回路の回路図である。It is a circuit diagram of a conventional typical auto-zero amplifier circuit. 図５に示したオートゼロアンプ回路のクロック信号Φ１期間の状態を説明するための回路図である。FIG. 6 is a circuit diagram for explaining a state of the clock signal Φ1 period of the auto zero amplifier circuit shown in FIG. 5. 図５に示したオートゼロアンプ回路のクロック信号Φ２期間の状態を説明するための回路図である。FIG. 6 is a circuit diagram for explaining a state of a clock signal Φ2 period of the auto zero amplifier circuit shown in FIG.

Explanation of symbols

１乃至５ＭＯＳトランジスタ
６，７入力端子
８出力端子
９バイアス端子
１２差動増幅回路
１３バイアス回路
２０乃至２４，３０，４０，４１ＭＯＳトランジスタ
２５第１の演算増幅器
２６非反転入力端子
２７，２８，３３，３４，４３端子
３１，４２抵抗（Ｒ）
８０演算増幅器（オペアンプ）
８１オフセット電圧源
８２オペアンプ
８３容量（ＣＡ）
８４乃至８８ＭＯＳトランジスタ
８９入力端子
９０出力端子
９１，９３端子
９２オペアンプの反転入力端子
９４アナロググランド端子
９５オペアンプの非反転入力端子 1 to 5 MOS transistors 6, 7 Input terminal 8 Output terminal 9 Bias terminal 12 Differential amplifier circuit 13 Bias circuits 20 to 24, 30, 40, 41 MOS transistor 25 First operational amplifier 26 Non-inverting input terminals 27, 28, 33, 34, 43 Terminals 31, 42 Resistance (R)
80 Operational Amplifier (Op Amp)
81 Offset voltage source 82 Operational amplifier 83 Capacitance (CA)
84 to 88 MOS transistor 89 Input terminal 90 Output terminals 91 and 93 Terminal 92 Inverted input terminal of operational amplifier 94 Analog ground terminal 95 Non-inverted input terminal of operational amplifier

Claims

In an operational amplifier including a differential amplifier circuit having at least a pair of input MOS transistors, a current source, a first power supply terminal, and a second power supply terminal,
An operational amplifier, wherein a bias circuit for controlling a current of the current source is connected to the current source of the differential amplifier circuit so as to reduce an offset temperature drift.

The bias circuit controls the current of the current source so that a temperature characteristic of a current supplied from the current source to the pair of input MOS transistors is equal to a temperature characteristic of carrier mobility of the pair of input MOS transistors. The operational amplifier according to claim 1.

The bias circuit includes:
A first MOS transistor having a source connected to the first power supply terminal of the differential amplifier circuit and a gate connected to the second power supply terminal;
A second MOS transistor having a source connected to the drain of the first MOS transistor;
A first operational amplifier having an output terminal connected to the gate of the second MOS transistor, a non-inverting input terminal connected to a reference voltage terminal, and an inverting input terminal connected to the drain of the first MOS transistor;
A third MOS transistor having a drain connected to the drain of the second MOS transistor, a source connected to the second power supply terminal, and a gate connected to the drain of the second MOS transistor;
A fourth MOS transistor having a gate connected to the gate of the third MOS transistor and a source connected to the second power supply terminal;
And a fourth MOS transistor having a drain connected to the drain, a gate connected to the current source of the differential amplifier circuit, and a source connected to the first power supply terminal. The operational amplifier according to claim 2.

The bias circuit controls the current of the current source so that a value obtained by subtracting a threshold voltage of the pair of input MOS transistors from a gate-source voltage of the pair of input MOS transistors is constant with respect to temperature. The operational amplifier according to claim 1.

The bias circuit includes:
A sixth MOS transistor having a source connected to the first power supply terminal of the differential amplifier circuit;
A resistor connected to the gate and drain of the sixth MOS transistor;
A current source connected to the resistor, connected to the second power supply terminal of the differential amplifier circuit, and having a current value such that the product of the resistance value and the current value is constant;
The operational amplifier according to claim 4, wherein the current source of the differential amplifier circuit is connected to an intermediate point between the resistor and the current source.

The current source is
A seventh MOS transistor having a drain connected to the current source of the differential amplifier circuit and a source connected to the second power supply terminal of the differential amplifier circuit;
An eighth MOS transistor having a gate and a drain connected to the gate of the seventh MOS transistor, and a source connected to the second power supply terminal of the differential amplifier circuit;
One end is connected to the drain of the eighth MOS transistor, the other end is connected to the first power supply terminal of the differential amplifier circuit, and the resistor is made of the same material as the resistor.
6. The operational amplifier according to claim 5, wherein the seventh MOS transistor and the eighth MOS transistor form a current mirror circuit.